JP2012235164A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2012235164A
JP2012235164A JP2012181356A JP2012181356A JP2012235164A JP 2012235164 A JP2012235164 A JP 2012235164A JP 2012181356 A JP2012181356 A JP 2012181356A JP 2012181356 A JP2012181356 A JP 2012181356A JP 2012235164 A JP2012235164 A JP 2012235164A
Authority
JP
Japan
Prior art keywords
semiconductor chip
metal plate
semiconductor
semiconductor device
plating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012181356A
Other languages
Japanese (ja)
Inventor
Yukihiro Sato
幸弘 佐藤
Tomoaki Uno
友彰 宇野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012181356A priority Critical patent/JP2012235164A/en
Publication of JP2012235164A publication Critical patent/JP2012235164A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

PROBLEM TO BE SOLVED: To improve reliability of a semiconductor device.SOLUTION: A semiconductor device SM1 comprises a package PA including semiconductor chips 4PH, 4PL on each of which a power MOS FET is formed and a semiconductor chip 4D on which a control circuit controlling an operation of the semiconductor chips 4PH, 4PL. The semiconductor chips 4PH, 4PL, 4D are mounted on die pads 7D1, 7D2, 7D3, respectively. Bonding pads 12S1, 12S2 for a source electrode of the semiconductor chip 4PH on a high-side are electrically connected with the die pad 7D2 through a metal plate 8A. On a top face of the die pad 7D2, a plating layer 9b formed in a region on which the semiconductor chip 4PL is mounted and a plating layer 9c formed in a region on which the metal plate 8A is bonded. The plating layer 9b and the plating layer 9c are separated by sandwiching a region on which a plating layer is not formed.

Description

本発明は、半導体装置に関し、特に、ＤＣ−ＤＣコンバータを含む半導体装置に適用して有効な技術に関する。   The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device including a DC-DC converter.

近年、電源回路等の小型化および高速応答対応を達成するため、電源回路に使用されるパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高周波数化が進んでいる。   In recent years, power MOS / FET (Metal Oxide Semiconductor Field Effect Transistor) used in power supply circuits has been increased in frequency in order to achieve miniaturization of power supply circuits and high-speed response.

特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵやＤＳＰなどは大電流化および高周波数化する傾向にある。このため、そのＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）の電源を制御する非絶縁型ＤＣ−ＤＣコンバータを構成するパワーＭＯＳ・ＦＥＴも大電流および高周波数に対応可能なように技術開発が進められている。   In particular, CPUs and DSPs of desktop and notebook personal computers, servers, game machines and the like tend to increase in current and frequency. For this reason, technology development is also possible so that power MOS-FETs that constitute non-insulated DC-DC converters that control the power supply of the CPU (Central Processing Unit) and DSP (Digital Signal Processor) can also handle large currents and high frequencies. Is underway.

電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。   A DC-DC converter widely used as an example of a power supply circuit has a configuration in which a power MOS FET for a high side switch and a power MOS FET for a low side switch are connected in series. The power MOS FET for the high side switch has a switching function for controlling the DC-DC converter, and the power MOS FET for the low side switch has a switching function for synchronous rectification. The power MOS-FET is alternately turned on / off while synchronizing, thereby converting the power supply voltage.

特開２００７−２６６２１８号公報（特許文献１）には、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、その動作を制御する制御回路が形成された半導体チップとが１つのパッケージに内包された半導体装置に関する技術が記載されている。   Japanese Patent Laid-Open No. 2007-266218 (Patent Document 1) discloses a semiconductor chip in which a power MOS • FET for a high side switch is formed, a semiconductor chip in which a power MOS • FET for a low side switch is formed, and A technique related to a semiconductor device in which a semiconductor chip on which a control circuit for controlling operation is formed is included in one package is described.

特開２００７−２６６２１８号公報JP 2007-266218 A

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

本発明者は、ＤＣ−ＤＣコンバータを構成するハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、これらのパワーＭＯＳ・ＦＥＴの動作を制御する制御回路が形成された半導体チップとを同一のパッケージに封止した半導体装置について検討した。   The present inventor has disclosed a semiconductor chip in which a power MOS • FET for a high-side switch constituting a DC-DC converter is formed, a semiconductor chip in which a power MOS • FET for a low-side switch is formed, and these power MOSs A study was made on a semiconductor device in which a semiconductor chip on which a control circuit for controlling the operation of an FET was formed was sealed in the same package.

この半導体装置では、各半導体チップは、それぞれダイパッド上に搭載されている。ＤＣ−ＤＣコンバータの回路構成上、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップのソース電極を、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップのドレイン電極に電気的に接続する必要がある。この際、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップでは、半導体チップの裏面にドレイン裏面電極が形成されるため、半導体チップをダイパッド上に半田接続し、そのダイパッドと、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップのソース電極用のボンディングパッドとを、金属板を介して電気的に接続することが好ましい。金属板を用いることにより、ボンディングワイヤを用いた場合に比べて、導通損失を低減し、半導体装置の電気的特性を向上させることができる。   In this semiconductor device, each semiconductor chip is mounted on a die pad. Due to the circuit configuration of the DC-DC converter, the source electrode of the semiconductor chip on which the high-side switch power MOS FET is formed is electrically connected to the drain electrode of the semiconductor chip on which the low-side switch power MOS FET is formed. Need to connect to. At this time, in the semiconductor chip in which the power MOS FET for the low-side switch is formed, the drain back electrode is formed on the back surface of the semiconductor chip. Therefore, the semiconductor chip is solder-connected to the die pad, and the die pad and the high side It is preferable to electrically connect a bonding pad for the source electrode of the semiconductor chip on which the power MOS FET for switching is formed via a metal plate. By using the metal plate, the conduction loss can be reduced and the electrical characteristics of the semiconductor device can be improved as compared with the case where a bonding wire is used.

ダイパッドへの半導体チップの接合や金属板の接合には、電気伝導性の向上、熱伝導性の向上、および接合強度の向上などのために、半田を用いることが好ましい。ダイパッドに半導体チップや金属板を半田接続する場合、ダイパッドには予めメッキ層を形成しておくことが望ましい。特に、ダイパッドは、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていることが好ましいが、銅（Ｃｕ）または銅（Ｃｕ）合金は、半田濡れ性がよくないので、銅（Ｃｕ）または銅（Ｃｕ）合金に直接半田接続を行なうと接合領域が安定しない可能性があるため、半田の濡れ性を向上させるために予めメッキ層を形成しておくことが望ましい。   Solder is preferably used for bonding the semiconductor chip to the die pad or the metal plate in order to improve electrical conductivity, thermal conductivity, and bonding strength. When a semiconductor chip or a metal plate is solder-connected to the die pad, it is desirable to form a plating layer on the die pad in advance. In particular, the die pad is preferably formed of copper (Cu) or a copper (Cu) alloy in terms of easy processing, high thermal conductivity, and relatively low cost. Since copper (Cu) alloy does not have good solder wettability, if the solder connection is made directly to copper (Cu) or copper (Cu) alloy, there is a possibility that the joint region may not be stable, so the solder wettability is improved. Therefore, it is desirable to form a plating layer in advance.

このため、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップを搭載しかつ金属板を接合するダイパッドの上面には、半田の濡れ性を向上させるために予めメッキ層を形成しておき、そのメッキ層上に、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップを半田接続しかつ金属板を半田接続することが、接合領域を安定させ、接合強度を高めるためには好ましい。   For this reason, a plating layer is formed in advance on the upper surface of the die pad on which the semiconductor chip on which the power MOS / FET for low-side switch is formed is mounted and the metal plate is bonded to improve solder wettability. In order to stabilize the bonding region and increase the bonding strength, it is preferable to solder-connect the semiconductor chip on which the power MOS FET for the low-side switch is formed on the plating layer and solder the metal plate. .

しかしながら、ダイパッドの上面に形成したメッキ層上に、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップを半田接続しかつ金属板を半田接続した場合、その半導体チップをダイパッドに接合する半田と、金属板をダイパッドに接合する半田とが、半田リフロー工程においてメッキ層上を濡れ拡がってつながり、相互に行き来する可能性がある。これにより、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップをダイパッドに接合する半田の厚みが薄くなったり、逆に金属板をダイパッドに接合する半田の厚みが薄くなったり、あるいは金属板をダイパッドに接合するための半田の移動に伴い金属板も移動してしまう可能性がある。   However, when the semiconductor chip on which the power MOS FET for the low-side switch is formed is solder-connected to the plated layer formed on the upper surface of the die pad and the metal plate is solder-connected, the solder for bonding the semiconductor chip to the die pad There is a possibility that the solder that joins the metal plate to the die pad wets and spreads on the plating layer in the solder reflow process and goes back and forth. As a result, the thickness of the solder for joining the semiconductor chip on which the power MOS FET for low-side switch is formed to the die pad is reduced, or the thickness of the solder for joining the metal plate to the die pad is reduced, or the metal The metal plate may move as the solder moves to join the plate to the die pad.

ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップをダイパッドに接合する半田の厚みが薄くなると、この半導体チップの接合強度が低下したり、半導体チップが傾いてしまう可能性がある。また、金属板をダイパッドに接合する半田の厚みが薄くなると、金属板の接合強度が低下する可能性が有る。また、半田の厚みが薄いと、熱ストレスの歪に対して弱くなる。また、金属板が移動してしまうと、半導体チップにおいて、不必要な部分に金属板が接触してしまい、ショート不良などを生じさせてしまう可能性がある。これらは、半導体装置の信頼性を低下させる。   When the thickness of the solder that joins the semiconductor chip on which the power MOS FET for the low-side switch is formed to the die pad is reduced, there is a possibility that the joining strength of the semiconductor chip is lowered or the semiconductor chip is tilted. Moreover, when the thickness of the solder for joining the metal plate to the die pad is reduced, the joining strength of the metal plate may be reduced. In addition, when the thickness of the solder is thin, the solder is weak against thermal stress distortion. In addition, if the metal plate moves, the metal plate may come into contact with unnecessary portions of the semiconductor chip, which may cause a short circuit failure. These deteriorate the reliability of the semiconductor device.

半田の行き来を抑制するために、ダイパッドにおけるロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップの搭載位置と、金属板の接合位置との間の距離を離すことも考えられるが、これは、半導体装置の大型化（平面寸法の増大）を招いてしまう。   In order to suppress the movement of solder, the distance between the mounting position of the semiconductor chip on which the power MOS FET for low-side switches for the die pad is formed and the bonding position of the metal plate can be considered. This increases the size of the semiconductor device (increases in planar dimensions).

本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

代表的な実施の形態による半導体装置は、ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴが形成されたハイサイド用半導体チップと、前記ＤＣ−ＤＣコンバータのロウサイドＭＯＳＦＥＴが形成されたロウサイド用半導体チップと、前記ハイサイドＭＯＳＦＥＴおよび前記ロウサイドＭＯＳＦＥＴのドライバ回路が形成されたドライバ用半導体チップとを含んでいる。前記ハイサイド用半導体チップ、前記ロウサイド用半導体チップおよび前記ドライバ用半導体チップは、それぞれハイサイド用チップ搭載部、ロウサイド用チップ搭載部およびドライバ用チップ搭載部上に搭載され、前記ハイサイド用半導体チップのソース電極用パッドと前記ロウサイド用チップ搭載部とが金属板によって電気的に接続され、これらは封止体で封止されている。前記ロウサイド用チップ搭載部の上面には、前記ロウサイド用半導体チップを搭載する領域に形成されたロウサイドチップ接続用メッキ層と、前記金属板が接合される領域に形成された金属板接続用メッキ層とが設けられており、前記ロウサイドチップ接続用メッキ層と前記金属板接続用メッキ層とは、メッキ層が形成されていない領域を間に介して離間されている。   A semiconductor device according to a typical embodiment includes a high-side semiconductor chip in which a high-side MOSFET of a DC-DC converter is formed, a low-side semiconductor chip in which a low-side MOSFET of the DC-DC converter is formed, and the high-side semiconductor chip. And a driver semiconductor chip in which a driver circuit for the side MOSFET and the low-side MOSFET is formed. The high-side semiconductor chip, the low-side semiconductor chip, and the driver semiconductor chip are mounted on a high-side chip mounting portion, a low-side chip mounting portion, and a driver chip mounting portion, respectively. The source electrode pad and the low-side chip mounting portion are electrically connected by a metal plate, and these are sealed with a sealing body. On the upper surface of the low-side chip mounting portion, a low-side chip connection plating layer formed in a region where the low-side semiconductor chip is mounted and a metal plate connection plating formed in a region where the metal plate is joined. The low-side chip connecting plating layer and the metal plate connecting plating layer are spaced apart from each other through a region where no plating layer is formed.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。   According to the representative embodiment, the reliability of the semiconductor device can be improved.

本発明の一実施の形態である半導体装置を有するＤＣ−ＤＣコンバータの一例を示す回路図である。It is a circuit diagram which shows an example of the DC-DC converter which has the semiconductor device which is one embodiment of this invention. 図１のＤＣ−ＤＣコンバータの基本動作波形図である。FIG. 2 is a basic operation waveform diagram of the DC-DC converter of FIG. 1. 本発明の一実施の形態である半導体装置の上面図である。It is a top view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の下面図（裏面図）である。It is a bottom view (back view) of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の側面図である。It is a side view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置に用いられている金属板の平面図である。It is a top view of the metal plate used for the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置に用いられている金属板の平面図である。It is a top view of the metal plate used for the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置に用いられている半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられている半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられている半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 図１のＤＣ−ＤＣコンバータを構成する電子部品の実装例の要部平面図である。It is a principal part top view of the example of mounting of the electronic component which comprises the DC-DC converter of FIG. 図１９の実装例の側面図である。It is a side view of the example of mounting of FIG. 本発明の一実施の形態である半導体装置の製造工程の一例を示す製造プロセスフロー図である。It is a manufacturing process flowchart which shows an example of the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造に用いられるリードフレームの平面図である。It is a top view of the lead frame used for manufacture of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の製造に用いられるリードフレームの平面図である。It is a top view of the lead frame used for manufacture of the semiconductor device which is one embodiment of the present invention. 図２３のリードフレームの断面図である。FIG. 24 is a cross-sectional view of the lead frame of FIG. 23. 本発明の一実施の形態である半導体装置の製造工程中の平面図である。It is a top view in the manufacturing process of the semiconductor device which is one embodiment of this invention. 図２５と同じ半導体装置の製造工程中の断面図である。FIG. 26 is a cross-sectional view of the same semiconductor device as in FIG. 25 during a manufacturing step; 図２５に続く半導体装置の製造工程中の平面図である。FIG. 26 is a plan view of the semiconductor device during a manufacturing step following that of FIG. 25; 図２７と同じ半導体装置の製造工程中の断面図である。FIG. 28 is a cross-sectional view of the same semiconductor device as in FIG. 27 during a manufacturing step. 図２８に続く半導体装置の製造工程中の断面図である。FIG. 29 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 28; 図２９に続く半導体装置の製造工程中の平面図である。FIG. 30 is a plan view of the semiconductor device during a manufacturing step following that of FIG. 29; 図３０に続く半導体装置の製造工程中の断面図である。FIG. 31 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 30; 図３１に続く半導体装置の製造工程中の断面図である。FIG. 32 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 31; 本発明者が検討した比較例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the comparative example which this inventor examined. 本発明者が検討した比較例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the comparative example which this inventor examined. 本発明の一実施の形態である半導体装置において、半導体チップに金属板が接合された状態を示す平面図である。In the semiconductor device which is one embodiment of this invention, it is a top view which shows the state by which the metal plate was joined to the semiconductor chip. 本発明の一実施の形態である半導体装置において、半導体チップに金属板が接合された状態を示す平面図である。In the semiconductor device which is one embodiment of this invention, it is a top view which shows the state by which the metal plate was joined to the semiconductor chip. 本発明の一実施の形態である半導体装置に用いられる金属板の変形例を示す平面図である。It is a top view which shows the modification of the metal plate used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる金属板の変形例を示す平面図である。It is a top view which shows the modification of the metal plate used for the semiconductor device which is one embodiment of this invention. 図３７および図３８の金属板を用いた場合の半導体装置の平面透視図である。FIG. 39 is a plan perspective view of the semiconductor device when the metal plate of FIGS. 37 and 38 is used. 本発明の一実施の形態である半導体装置において、半導体チップに図３７の金属板が接合された状態を示す平面図である。FIG. 38 is a plan view showing a state in which the metal plate of FIG. 37 is bonded to the semiconductor chip in the semiconductor device according to the embodiment of the present invention. 本発明の一実施の形態である半導体装置において、半導体チップに図３８の金属板が接合された状態を示す平面図である。FIG. 39 is a plan view showing a state in which the metal plate of FIG. 38 is bonded to the semiconductor chip in the semiconductor device according to the embodiment of the present invention. 本発明の一実施の形態である半導体装置に用いられる金属板の他の変形例を示す平面図である。It is a top view which shows the other modification of the metal plate used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる金属板の他の変形例を示す平面図である。It is a top view which shows the other modification of the metal plate used for the semiconductor device which is one embodiment of this invention. 図４２および図４３の金属板を用いた場合の半導体装置の断面図である。FIG. 44 is a cross-sectional view of the semiconductor device when the metal plate of FIGS. 42 and 43 is used. 本発明の他の実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is other embodiments of the present invention. 図４５の半導体装置に用いられている金属板の平面図である。FIG. 46 is a plan view of a metal plate used in the semiconductor device of FIG. 45. 図４５の半導体装置に用いられている金属板の平面図である。FIG. 46 is a plan view of a metal plate used in the semiconductor device of FIG. 45. 図４５の半導体装置において、半導体チップに図４６の金属板が接合された状態を示す平面図である。46 is a plan view showing a state in which the metal plate of FIG. 46 is bonded to the semiconductor chip in the semiconductor device of FIG. 図４５の半導体装置において、半導体チップに図４７の金属板が接合された状態を示す平面図である。FIG. 46 is a plan view showing a state in which the metal plate of FIG. 47 is bonded to the semiconductor chip in the semiconductor device of FIG.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。   In the present application, the field effect transistor is described as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or simply as a MOS, but a non-oxide film is not excluded as a gate insulating film.

（実施の形態１）
図１は本発明の一実施の形態の半導体装置（半導体パッケージ）ＳＭ１を有するＤＣ−ＤＣコンバータ、ここでは非絶縁型ＤＣ−ＤＣコンバータ（ＤＣ−ＤＣコンバータ）１の一例を示す回路図、図２は図１の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形図をそれぞれ示している。 (Embodiment 1)
1 is a circuit diagram showing an example of a DC-DC converter having a semiconductor device (semiconductor package) SM1 according to an embodiment of the present invention, here, a non-insulated DC-DC converter (DC-DC converter) 1. FIG. FIG. 1 shows a basic operation waveform diagram of the non-insulated DC-DC converter 1 of FIG.

この非絶縁型ＤＣ−ＤＣコンバータ１は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置ＳＭ１と、制御回路３と、入力コンデンサＣｉｎと、出力コンデンサＣｏｕｔと、コイルＬとを有している。なお、符号のＶＩＮは入力電源、ＧＮＤは基準電位（例えばグランド電位で０Ｖ）、Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。   The non-insulated DC-DC converter 1 is used in a power supply circuit of an electronic device such as a desktop personal computer, a notebook personal computer, a server, or a game machine, and includes a semiconductor device SM1 and a control circuit. 3, an input capacitor Cin, an output capacitor Cout, and a coil L. Note that reference numeral VIN denotes an input power supply, GND denotes a reference potential (for example, 0 V as a ground potential), Iout denotes an output current, and Vout denotes an output voltage.

半導体装置ＳＭ１は、駆動回路である２つのドライバ回路（駆動回路）ＤＲ１，ＤＲ２と、２つのパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１とを有している。このドライバ回路ＤＲ１，ＤＲ２およびパワーＭＯＳ・ＦＥＴＱＨ１，ＱＬ１は、１つの同一のパッケージＰＡ（半導体装置ＳＭ１を構成するパッケージＰＡ）内に封止（収容）されている。   The semiconductor device SM1 has two driver circuits (drive circuits) DR1 and DR2 which are drive circuits, and two power MOS-FETs (hereinafter simply referred to as power MOSs) QH1 and QL1. doing. The driver circuits DR1, DR2 and the power MOSFETs QH1, QL1 are sealed (accommodated) in one and the same package PA (package PA constituting the semiconductor device SM1).

ドライバ回路（駆動回路）ＤＲ１，ＤＲ２は、上記制御回路３から供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号に応じて、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。一方のドライバ回路ＤＲ１の出力は、パワーＭＯＳＱＨ１のゲート端子に電気的に接続されている。他方のドライバ回路ＤＲ２の出力は、パワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。この２つのドライバ回路ＤＲ１，ＤＲ２は、同一の半導体チップ（ドライバ用半導体チップ）４Ｄに形成されている。なお、ＶＤＩＮはドライバ回路ＤＲ１，ＤＲ２の入力電源を示している。   The driver circuits (driving circuits) DR1 and DR2 control the potentials of the gate terminals of the power MOSs QH1 and QL1, respectively, according to the pulse width modulation (PWM) signal supplied from the control circuit 3, and the power MOSQH1 , QL1 is a circuit for controlling the operation. The output of one driver circuit DR1 is electrically connected to the gate terminal of the power MOS QH1. The output of the other driver circuit DR2 is electrically connected to the gate terminal of the power MOS QL1. The two driver circuits DR1, DR2 are formed in the same semiconductor chip (driver semiconductor chip) 4D. VDIN indicates an input power supply for the driver circuits DR1 and DR2.

上記パワーＭＯＳＱＨ１，ＱＬ１は、入力電源ＶＩＮの高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）ＧＮＤ供給用の端子（第２電源端子）ＥＴ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｎとの間に直列に接続され、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮと基準電位ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されている。なお、符号のＤｐ１はパワーＭＯＳＱＨ１の寄生ダイオード（内部ダイオード）、Ｄｐ２はパワーＭＯＳＱＬ１の寄生ダイオード（内部ダイオード）を示している。また、符合のＤはパワーＭＯＳＱＨ１，ＱＬ１のドレイン、ＳはパワーＭＯＳＱＨ１，ＱＬ１のソースを示している。   The power MOSs QH1 and QL1 include a terminal (first power supply terminal) ET1 for supplying a high potential (first power supply potential) of the input power supply VIN and a terminal (second power supply potential) GND for supplying a reference potential (second power supply potential). The power supply terminal is connected in series with ET2. That is, the power MOS QH1 has its source / drain path connected in series between the high-potential supply terminal ET1 of the input power source VIN and the output node (output terminal) N, and the power MOS QL1 has its source / drain path Are connected in series between the output node N and the reference potential GND supply terminal ET2. The symbol Dp1 indicates a parasitic diode (internal diode) of the power MOS QH1, and Dp2 indicates a parasitic diode (internal diode) of the power MOS QL1. The symbol D indicates the drains of the power MOSs QH1 and QL1, and S indicates the sources of the power MOSs QH1 and QL1.

パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬにエネルギーを蓄えるためのスイッチ機能を有している。コイルＬは、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷ＬＤの入力）に電力を供給する素子である。   A power MOS (field effect transistor, power transistor) QH1 is a field effect transistor for a high side switch (high potential side: first operating voltage; hereinafter, simply referred to as a high side) for storing energy in the coil L. It has a switch function. The coil L is an element that supplies power to the output of the non-insulated DC-DC converter 1 (the input of the load LD).

このハイサイド用のパワーＭＯＳＱＨ１は、上記半導体チップ４Ｄとは別の半導体チップ（ハイサイド用半導体チップ）４ＰＨに形成されている。また、このパワーＭＯＳ・ＦＥＴＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップ４ＰＨの厚さ方向に形成される。この場合、半導体チップ４ＰＨの主面（半導体チップ４ＰＨの厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。   The high-side power MOS QH1 is formed in a semiconductor chip (high-side semiconductor chip) 4PH different from the semiconductor chip 4D. The power MOS FET QH1 is formed of, for example, an n-channel field effect transistor. Here, the channel of this field effect transistor is formed in the thickness direction of the semiconductor chip 4PH. In this case, the channel width per unit area can be increased and the on-resistance can be reduced as compared with a field effect transistor in which a channel is formed along the main surface of the semiconductor chip 4PH (a surface orthogonal to the thickness direction of the semiconductor chip 4PH). Therefore, the device can be downsized and the packaging can be downsized.

一方、パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、制御回路３からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタである。   On the other hand, a power MOS (field effect transistor, power transistor) QL1 is a field effect transistor for a low side switch (low potential side: second operating voltage; hereinafter, simply referred to as low side) and is synchronized with the frequency from the control circuit 3. Thus, the transistor has a function of rectifying by lowering the resistance of the transistor. That is, the power MOS QL 1 is a rectifying transistor of the non-insulated DC-DC converter 1.

このロウサイド用のパワーＭＯＳＱＬ１は、上記半導体チップ４Ｄ，４ＰＨとは別の半導体チップ（ロウサイド用半導体チップ）４ＰＬに形成されている。このパワーＭＯＳＱＬ１は、例えばｎチャネル型のパワーＭＯＳにより形成されており、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップ４ＰＬの厚さ方向に形成される。チャネルが半導体チップ４ＰＬの厚さ方向に形成されるパワーＭＯＳを使用している理由は、図２の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形に示すように、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップ４ＰＬの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップ４ＰＬの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１を、チャネルが半導体チップ４ＰＬの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図２において、Ｔｏｎはハイサイド用のパワーＭＯＳＱＨ１のオン時のパルス幅、Ｔはパルス周期を示している。   The low-side power MOS QL1 is formed in a semiconductor chip (low-side semiconductor chip) 4PL different from the semiconductor chips 4D and 4PH. The power MOS QL1 is formed of, for example, an n-channel type power MOS, and the channel is formed in the thickness direction of the semiconductor chip 4PL in the same manner as the power MOS QH1. The reason why the power MOS whose channel is formed in the thickness direction of the semiconductor chip 4PL is as shown in the basic operation waveform of the non-insulated DC-DC converter 1 in FIG. The on-time (the time during which the voltage is applied) is longer than the on-time of the high-side power MOS QH1, and the loss due to the on-resistance appears larger than the switching loss. For this reason, the field effect transistor in which the channel is formed in the thickness direction of the semiconductor chip 4PL is used as compared with the case of using the field effect transistor in which the channel is formed along the main surface of the semiconductor chip 4PL. This is because the channel width per unit area can be increased. That is, since the on-resistance can be reduced by forming the low-side power MOS QL1 with a field effect transistor having a channel formed in the thickness direction of the semiconductor chip 4PL, a current flowing through the non-insulated DC-DC converter 1 can be reduced. This is because the voltage conversion efficiency can be improved even if it increases. In FIG. 2, Ton indicates a pulse width when the high-side power MOS QH1 is turned on, and T indicates a pulse period.

なお、上記ハイサイド用のパワーＭＯＳＱＨ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）のハイサイドＭＯＳＦＥＴ（ハイサイド用のＭＯＳＦＥＴ）とみなすことができ、上記ロウサイド用のパワーＭＯＳＱＬ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）のロウサイドＭＯＳＦＥＴ（ロウサイド用のＭＯＳＦＥＴ）とみなすことができる。また、上記ドライバ回路ＤＲ１，ＤＲ２は、パワーＭＯＳＱＨ１，ＱＬ１のドライバ回路（駆動回路）とみなすことができる。   The high-side power MOS QH1 can be regarded as a high-side MOSFET (high-side MOSFET) of a DC-DC converter (here, non-insulated DC-DC converter 1), and the low-side power MOS QL1. Can be regarded as a low-side MOSFET (low-side MOSFET) of a DC-DC converter (here, non-insulated DC-DC converter 1). The driver circuits DR1 and DR2 can be regarded as driver circuits (drive circuits) for the power MOSs QH1 and QL1.

上記制御回路３は、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路であり、例えばＰＷＭ（Pulse Width Modulation）回路によって構成されている。このＰＷＭ回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、パワーＭＯＳＱＨ１，ＱＬ１（すなわち、非絶縁型ＤＣ−ＤＣコンバータ１）の出力電圧（すなわち、パワーＭＯＳＱＨ１，ＱＬ１の電圧スイッチオンの幅（オン時間））が制御されるようになっている。   The control circuit 3 is a circuit that controls the operation of the power MOSs QH1 and QL1, and is configured by, for example, a PWM (Pulse Width Modulation) circuit. This PWM circuit compares the command signal with the amplitude of the triangular wave and outputs a PWM signal (control signal). By this PWM signal, the output voltage of the power MOSs QH1 and QL1 (that is, the non-insulated DC-DC converter 1) (that is, the voltage switch-on width (on time) of the power MOSs QH1 and QL1) is controlled. Yes.

この制御回路３の出力は、ドライバ回路ＤＲ１，ＤＲ２の入力に電気的に接続されている。ドライバ回路ＤＲ１，ＤＲ２のそれぞれの出力は、それぞれパワーＭＯＳＱＨ１のゲート端子およびパワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。   The output of the control circuit 3 is electrically connected to the inputs of the driver circuits DR1 and DR2. The outputs of driver circuits DR1 and DR2 are electrically connected to the gate terminal of power MOS QH1 and the gate terminal of power MOS QL1, respectively.

上記入力コンデンサＣｉｎは、入力電源ＶＩＮから供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを非絶縁型ＤＣ−ＤＣコンバータ１の主回路に供給する電源であり、入力電源ＶＩＮに並列に電気的に接続されている。上記出力コンデンサＣｏｕｔは、上記コイルＬと負荷ＬＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。   The input capacitor Cin is a power source that temporarily stores energy (charge) supplied from the input power source VIN and supplies the stored energy to the main circuit of the non-insulated DC-DC converter 1, and the input power source VIN. Are electrically connected in parallel. The output capacitor Cout is electrically connected between an output wiring connecting the coil L and the load LD and a reference potential GND supply terminal.

非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードＮが設けられている。この出力ノードＮは、出力配線を介してコイルＬと電気的に接続され、さらに出力配線を介して負荷ＬＤと電気的に接続されている。この負荷ＬＤには、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。   The wiring connecting the source of the power MOS QH1 of the non-insulated DC-DC converter 1 and the drain of the power MOS QL1 is provided with the output node N for supplying the output power supply potential to the outside. The output node N is electrically connected to the coil L via the output wiring, and is further electrically connected to the load LD via the output wiring. The load LD includes, for example, a hard disk drive HDD, ASIC (Application Specific Integrated Circuit), FPGA (Field Programmable Gate Array), expansion card (PCI CARD), memory (DDR memory, DRAM (Dynamic RAM), flash memory, etc.), There is a CPU (Central Processing Unit) and the like.

このような非絶縁型ＤＣ−ＤＣコンバータ１では、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＥＴ１からパワーＭＯＳＱＨ１を通じて出力ノードＮに電流（第１電流）Ｉ１が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬの逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。   In such a non-insulated DC-DC converter 1, power supply voltage conversion is performed by alternately turning on / off the power MOSs QH1 and QL1 while synchronizing them. That is, when the high-side power MOS QH1 is on, a current (first current) I1 flows from the terminal ET1 to the output node N through the power MOS QH1. On the other hand, when the high-side power MOS QH1 is off, a current I2 flows due to the counter electromotive voltage of the coil L. The voltage drop can be reduced by turning on the low-side power MOS QL1 when the current I2 is flowing.

次に、図３は図１の半導体装置ＳＭ１の外観を形成するパッケージＰＡの主面側の全体平面図、図４は図３のパッケージＰＡの裏面側の全体平面図、図５は図３および図４のパッケージＰＡの側面図をそれぞれ示している。なお、符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。   3 is an overall plan view of the main surface side of the package PA forming the appearance of the semiconductor device SM1 of FIG. 1, FIG. 4 is an overall plan view of the back surface side of the package PA of FIG. 3, and FIG. The side view of package PA of FIG. 4 is each shown. In addition, the code | symbol X has shown the 1st direction and the code | symbol Y has shown the 2nd direction orthogonal to the 1st direction X.

本実施の形態では、上述のように、ドライバ回路（駆動回路）ＤＲ１，ＤＲ２が形成された半導体チップ４Ｄと、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬとを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＳＭ１としている。こうすることで、非絶縁型ＤＣ−ＤＣコンバータ１の小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。   In the present embodiment, as described above, the semiconductor chip 4D in which the driver circuits (driving circuits) DR1 and DR2 are formed, the semiconductor chip 4PH in which the power MOS QH1 that is a field effect transistor for the high-side switch is formed, The semiconductor chip 4PL on which the power MOS QL1 which is a field effect transistor for the low side switch is formed is integrated (packaged) into one semiconductor package to form one semiconductor device SM1. By doing so, in addition to the reduction in size and thickness of the non-insulated DC-DC converter 1, the wiring parasitic inductance can be reduced, so that higher frequency and higher efficiency can be realized.

このように、本実施の形態の半導体装置ＳＭ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）を含む半導体装置である。換言すれば、半導体装置ＳＭ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）の少なくとも一部を構成する半導体装置であり、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）の少なくとも一部を含んでいる。   Thus, the semiconductor device SM1 of the present embodiment is a semiconductor device including a DC-DC converter (here, a non-insulated DC-DC converter 1). In other words, the semiconductor device SM1 is a semiconductor device that constitutes at least a part of a DC-DC converter (here, non-insulated DC-DC converter 1), and a DC-DC converter (here, non-insulated DC-DC). Including at least part of the converter 1).

本実施の形態の半導体装置ＳＭ１は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型のパッケージ（封止体、封止樹脂体、封止樹脂）ＰＡを有している。すなわち、半導体装置ＳＭ１を構成するパッケージＰＡは、その外観が、互いに厚さ方向に沿って反対側に位置する主面（第１主面）および裏面（第２主面）と、これに交差する側面とで囲まれた薄板状とされている。パッケージＰＡの主面および裏面の平面形状は、例えば八角形状に形成されている。   The semiconductor device SM1 of the present embodiment includes, for example, a QFN (Quad Flat Non-leaded package) type surface mount type package (sealing body, sealing resin body, sealing resin) PA. That is, the external appearance of the package PA constituting the semiconductor device SM1 intersects the main surface (first main surface) and the back surface (second main surface) located on the opposite sides in the thickness direction. It is a thin plate surrounded by the side. The planar shape of the main surface and the back surface of the package PA is, for example, an octagonal shape.

パッケージＰＡの材料（封止樹脂部の材料）は、例えばエポキシ系の樹脂からなるが、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。   The material of the package PA (the material of the sealing resin part) is made of, for example, an epoxy resin, but for the purpose of reducing stress, for example, a biphenyl type to which, for example, a phenolic curing agent, silicone rubber, filler, and the like are added. The thermosetting resin may be used.

このパッケージＰＡの側面および裏面外周には、パッケージＰＡの外周に沿って複数のリード（外部端子）７Ｌが露出されている。ここでは、リード７ＬがパッケージＰＡの外方に大きく突出することなく形成されている。   A plurality of leads (external terminals) 7L are exposed along the outer periphery of the package PA on the outer periphery of the side surface and the back surface of the package PA. Here, the leads 7L are formed without projecting greatly to the outside of the package PA.

また、パッケージＰＡの裏面には、例えば平面略矩形状の３つのダイパッド（第１、第２、第３チップ搭載部）７Ｄ１，７Ｄ２，７Ｄ３の裏面が露出されている。このうち、ダイパッド７Ｄ２の露出面積が最も大きく、次にダイパッド７Ｄ１の露出面積が大きい。最も小さいダイパッド７Ｄ３の１つの角に当たる部分には、位置決め用のテーパＩＭ（インデックスマーク）が形成されている。   Further, on the back surface of the package PA, for example, the back surfaces of three die pads (first, second, and third chip mounting portions) 7D1, 7D2, and 7D3 having a substantially rectangular shape are exposed. Among these, the exposed area of the die pad 7D2 is the largest, and then the exposed area of the die pad 7D1 is large. A taper IM (index mark) for positioning is formed at a portion corresponding to one corner of the smallest die pad 7D3.

ただし、パッケージＰＡの構成はＱＦＮ構成に限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）構成やＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としても良い。ＱＦＰ構成の場合は、複数のリード７Ｌが、パッケージＰＡの四辺（側面および裏面外周）から外方に大きく突出した状態で露出される。ＳＯＰ構成の場合は、複数のリード７Ｌが、パッケージＰＡの二辺（側面および裏面外周）から外方に大きく突出した状態で露出される。   However, the configuration of the package PA is not limited to the QFN configuration and can be variously changed. For example, as another flat package configuration such as a QFP (Quad Flat Package) configuration or an SOP (Small Out-line Package) configuration. Also good. In the case of the QFP configuration, the plurality of leads 7L are exposed in a state of largely protruding outward from the four sides (side surface and rear surface outer periphery) of the package PA. In the case of the SOP configuration, the plurality of leads 7L are exposed in a state of largely protruding outward from the two sides (side surface and rear surface outer periphery) of the package PA.

次に、図６は、図１の半導体装置ＳＭ１の平面透視図であり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図７〜図９は、半導体装置ＳＭ１の断面図（側面断面図）であり、図７は、図６のＹ１−Ｙ１線の断面図に対応し、図８は、図６のＸ１−Ｘ１線の断面図に対応し、図９は、図６のＸ２−Ｘ２線の断面図に対応する。図１０は、図６において、更に金属板８Ａ，８Ｂを外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。図１１は、図１０において、更に半導体チップ４Ｄ，４ＰＨ，４ＰＬを外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。図１２は、図１１において、メッキ層９を透視した状態の半導体装置ＳＭ１の平面透視図である。なお、図１１および図１２は平面図であるが、図面を見易くするために、図１１においてはメッキ層９にハッチングを付し、図１２においてはダイパッド７Ｄ１，７Ｄ２，７Ｄ３、リード配線７ＬＢおよびリード７Ｌにハッチングを付してある。また、図１３は、図６において、半導体チップ４ＰＨ，４ＰＬ，４Ｄ、金属板８Ａ，８Ｂ、ボンディングワイヤＷＡおよびメッキ層９のみを示した平面透視図である。また、図１４は、金属板８Ａの平面図（上面図）であり、図１５は、金属板８Ｂの平面図（上面図）である。なお、図１３〜図１５では、金属板８Ａ，８Ｂの上面での段差を示す線を記載しているが、図６では、図面を見やすくするために、この金属板８Ａ，８Ｂの上面での段差を示す線は記載していない。   Next, FIG. 6 is a plan perspective view of the semiconductor device SM1 of FIG. 1, and shows an overall plan view showing the interior of the package PA seen through. 7 to 9 are sectional views (side sectional views) of the semiconductor device SM1, FIG. 7 corresponds to the sectional view taken along the line Y1-Y1 of FIG. 6, and FIG. 8 shows the X1-X1 line of FIG. 9 corresponds to the sectional view taken along line X2-X2 of FIG. FIG. 10 is a plan perspective view of the semiconductor device SM1 in the state where the metal plates 8A and 8B are further removed (seen through) in FIG. FIG. 11 is a plan perspective view of the semiconductor device SM1 in a state where the semiconductor chips 4D, 4PH, and 4PL are further removed (seen through) in FIG. FIG. 12 is a plan perspective view of the semiconductor device SM1 in a state where the plated layer 9 is seen through in FIG. 11 and 12 are plan views, but in order to make the drawing easy to see, the plating layer 9 is hatched in FIG. 11, and the die pads 7D1, 7D2, and 7D3, the lead wiring 7LB, and the leads in FIG. 7L is hatched. FIG. 13 is a perspective plan view showing only the semiconductor chips 4PH, 4PL, 4D, the metal plates 8A, 8B, the bonding wires WA, and the plating layer 9 in FIG. FIG. 14 is a plan view (top view) of the metal plate 8A, and FIG. 15 is a plan view (top view) of the metal plate 8B. 13 to 15 show lines indicating steps on the upper surfaces of the metal plates 8A and 8B, but FIG. 6 shows the lines on the upper surfaces of the metal plates 8A and 8B in order to make the drawings easier to see. Lines indicating steps are not shown.

パッケージＰＡの内部には、３つのダイパッド（タブ、チップ搭載部）７Ｄ１，７Ｄ２，７Ｄ３の一部と、そのダイパッド７Ｄ１〜７Ｄ３の各々の主面（上面）上に搭載された上記半導体チップ４ＰＨ，４ＰＬ，４Ｄと、２つの金属板（導体板）８Ａ，８Ｂと、ボンディングワイヤ（以下、単にワイヤという）ＷＡと、上記複数のリード７Ｌの一部と、リード配線（配線部）７ＬＢとが封止されている。すなわち、ダイパッド７Ｄ１の一部、ダイパッド７Ｄ２の一部、ダイパッド７Ｄ３の一部、半導体チップ４ＰＨ，４ＰＬ，４Ｄ、金属板８Ａ，８Ｂ、複数のワイヤＷＡ、リード配線７ＬＢ、および複数のリード７Ｌの一部が、封止体ＰＡで覆われて封止されている。   Inside the package PA, a part of three die pads (tabs, chip mounting portions) 7D1, 7D2, 7D3 and the semiconductor chips 4PH mounted on the main surfaces (upper surfaces) of the die pads 7D1 to 7D3, 4PL, 4D, two metal plates (conductor plates) 8A, 8B, bonding wires (hereinafter simply referred to as wires) WA, a part of the plurality of leads 7L, and lead wiring (wiring portion) 7LB are sealed. It has been stopped. That is, a part of the die pad 7D1, a part of the die pad 7D2, a part of the die pad 7D3, the semiconductor chips 4PH, 4PL, 4D, the metal plates 8A and 8B, the plurality of wires WA, the lead wiring 7LB, and one of the plurality of leads 7L. The portion is covered and sealed with the sealing body PA.

ダイパッド７Ｄ１〜７Ｄ３、上記リード７Ｌおよび上記リード配線７ＬＢは、銅（Ｃｕ）または銅（Ｃｕ）合金のような金属（金属材料）を主材料として形成されている。   The die pads 7D1 to 7D3, the lead 7L, and the lead wiring 7LB are formed using a metal (metal material) such as copper (Cu) or a copper (Cu) alloy as a main material.

ダイパッド７Ｄ１〜７Ｄ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッド７Ｄ１〜７Ｄ３は、その各々の中心が、パッケージＰＡの中心からずれて配置されている。このうち、ダイパッド７Ｄ２の全体面積が最も大きく、次にダイパッド７Ｄ１の全体面積が大きく、ダイパッド７Ｄ３の全体面積が最も小さい。ダイパッド７Ｄ１，７Ｄ２は、各々の長辺が互いに沿うように配置されている。ダイパッド７Ｄ３は、その一つの辺が、ダイパッド７Ｄ１の短辺に沿い、かつ、ダイパッド７Ｄ３の上記一つの辺に交差する他の一つの辺が、ダイパッド７Ｄ２の長辺に沿うように配置されている。ダイパッド７Ｄ１は、半導体チップ４ＰＨを搭載するチップ搭載部（ハイサイド用チップ搭載部）であり、ダイパッド７Ｄ２は、半導体チップ４ＰＬを搭載するチップ搭載部（ロウサイド用チップ搭載部）であり、ダイパッド７Ｄ３は、半導体チップ４Ｄを搭載するチップ搭載部（ドライバ用チップ搭載部）である。   The die pads 7D1 to 7D3 are arranged adjacent to each other in a state of being separated from each other with a predetermined interval. The die pads 7D1 to 7D3 are arranged such that their centers are shifted from the center of the package PA. Of these, the entire area of the die pad 7D2 is the largest, the entire area of the die pad 7D1 is next, and the entire area of the die pad 7D3 is the smallest. The die pads 7D1 and 7D2 are arranged so that the long sides thereof are along each other. The die pad 7D3 is arranged so that one side thereof is along the short side of the die pad 7D1 and the other side intersecting with the one side of the die pad 7D3 is along the long side of the die pad 7D2. . The die pad 7D1 is a chip mounting part (high-side chip mounting part) for mounting the semiconductor chip 4PH, the die pad 7D2 is a chip mounting part (low-side chip mounting part) for mounting the semiconductor chip 4PL, and the die pad 7D3 is A chip mounting portion (driver chip mounting portion) for mounting the semiconductor chip 4D.

このようなダイパッド７Ｄ１〜７Ｄ３の裏面（下面）の一部は、上記のようにパッケージＰＡの裏面から露出されており、半導体チップ４ＰＨ，４ＰＬ，４Ｄの動作時に発生した熱は、主に半導体チップ４ＰＨ，４ＰＬ，４Ｄの裏面（下面）からダイパッド７Ｄ１〜７Ｄ３を通じて外部に放熱される。このため、各ダイパッド７Ｄ１〜７Ｄ３は、そこに搭載される各半導体チップ４ＰＨ，４ＰＬ，４Ｄの面積よりも大きく形成されている。これにより、放熱性を向上させることができる。   A part of the back surface (lower surface) of the die pads 7D1 to 7D3 is exposed from the back surface of the package PA as described above, and the heat generated during the operation of the semiconductor chips 4PH, 4PL, 4D is mainly the semiconductor chip. Heat is radiated to the outside through the die pads 7D1 to 7D3 from the back surface (lower surface) of 4PH, 4PL, and 4D. For this reason, each die pad 7D1-7D3 is formed larger than the area of each semiconductor chip 4PH, 4PL, 4D mounted there. Thereby, heat dissipation can be improved.

このようなダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの主面（上面）において、半導体チップ４Ｄ，４ＰＨ，４ＰＬが接触される領域、ワイヤＷＡが接触される領域、金属板８Ａ，８Ｂが接触される領域には、銀（Ａｇ）などからなるメッキ層（めっき層）９が形成されている。なお、図１１において、メッキ層９が形成された領域を、ハッチングを付して示してある。   In the main surfaces (upper surfaces) of such die pads 7D1 to 7D3, leads 7L, and lead wirings 7LB, regions where the semiconductor chips 4D, 4PH, 4PL are in contact, regions where the wires WA are contacted, and metal plates 8A, 8B are in contact In the region to be formed, a plating layer (plating layer) 9 made of silver (Ag) or the like is formed. In FIG. 11, the region where the plating layer 9 is formed is shown with hatching.

メッキ層９は、ダイパッド７Ｄ１の主面（上面）において半導体チップ４ＰＨが搭載される領域に形成されたメッキ層（ハイサイドチップ接続用メッキ層）９ａを有している。メッキ層９は、更に、ダイパッド７Ｄ２の主面（上面）において半導体チップ４ＰＬが搭載される領域に形成されたメッキ層（ロウサイドチップ接続用メッキ層）９ｂと、ダイパッド７Ｄ２の主面（上面）において金属板８Ａが接合される領域に形成されたメッキ層（金属板接続用メッキ層）９ｃも有している。メッキ層９は、更に、ダイパッド７Ｄ３の主面（上面）において半導体チップ４Ｄが搭載される領域に形成されたメッキ層（ドライバチップ接続用メッキ層）９ｄも有している。メッキ層９は、更に、リード配線７ＬＢの主面（上面）において金属板８Ｂの第２部分８Ｂ２が接合される領域に形成されたメッキ層（第２メッキ層）９ｅ１と、リード配線７ＬＢの主面（上面）において金属板８Ｂの第３部分８Ｂ３が接合される領域に形成されたメッキ層（第２メッキ層）９ｅ２も有している。メッキ層９は、更に、リード７Ｌの主面（上面）においてワイヤＷＡが接続される領域に形成されたメッキ層９ｆも有している。すなわち、メッキ層９には、メッキ層９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２，９ｆがある。   The plating layer 9 has a plating layer (high-side chip connection plating layer) 9a formed in a region where the semiconductor chip 4PH is mounted on the main surface (upper surface) of the die pad 7D1. The plating layer 9 further includes a plating layer (low-side chip connection plating layer) 9b formed in a region where the semiconductor chip 4PL is mounted on the main surface (upper surface) of the die pad 7D2, and a main surface (upper surface) of the die pad 7D2. In FIG. 9, the metal plate 8A is also provided with a plating layer (metal plate connection plating layer) 9c formed in the region to be joined. The plating layer 9 further includes a plating layer (driver chip connection plating layer) 9d formed in a region where the semiconductor chip 4D is mounted on the main surface (upper surface) of the die pad 7D3. The plating layer 9 further includes a plating layer (second plating layer) 9e1 formed in a region where the second portion 8B2 of the metal plate 8B is joined on the main surface (upper surface) of the lead wiring 7LB, and the main surface of the lead wiring 7LB. It also has a plating layer (second plating layer) 9e2 formed in a region where the third portion 8B3 of the metal plate 8B is joined on the surface (upper surface). The plated layer 9 further includes a plated layer 9f formed in a region to which the wire WA is connected on the main surface (upper surface) of the lead 7L. That is, the plating layer 9 includes plating layers 9a, 9b, 9c, 9d, 9e1, 9e2, and 9f.

詳細は後述するが、ダイパッド７Ｄ２の主面（上面）において、メッキ層（ロウサイドチップ接続用メッキ層）９ｂとメッキ層（金属板接続用メッキ層）９ｃとは、メッキ層９が形成されていない領域を間に介して、互いに離間している。また、リード配線７ＬＢの主面（上面）において、メッキ層（第１メッキ層）９ｅ１とメッキ層（第２メッキ層）９ｅ２とは、メッキ層９が形成されていない領域を間に介して、互いに離間している。   Although details will be described later, on the main surface (upper surface) of the die pad 7D2, the plating layer (plating layer for low-side chip connection) 9b and the plating layer (plating layer for metal plate connection) 9c are formed with the plating layer 9. They are separated from each other with no area in between. Further, on the main surface (upper surface) of the lead wiring 7LB, the plating layer (first plating layer) 9e1 and the plating layer (second plating layer) 9e2 are interposed through a region where the plating layer 9 is not formed. They are separated from each other.

ダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢは、金属材料により形成されているが、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていることが好ましい。また、ダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢが同じ金属材料（好ましくは銅または銅合金）で形成されていれば、同じリードフレーム（後述のリードフレーム５１に対応）を用いて半導体装置ＳＭ１を製造できるので、より好ましい。しかしながら、銅（Ｃｕ）または銅（Ｃｕ）合金は、半田濡れ性がよくないため、半田接合部にはメッキ層９を半田接続の前に形成しておくことが望ましい。ダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢに形成されたメッキ層９は、ダイパッド７Ｄ１〜７Ｄ３におけるメッキ層９が形成されていない領域よりも、半田濡れ性が良好である。   The die pads 7D1 to 7D3, the lead 7L, and the lead wiring 7LB are formed of a metal material, but are easy to process, have high thermal conductivity, and are relatively inexpensive, so that they are copper (Cu) or copper (Cu ) It is preferably formed of an alloy. Further, if the die pads 7D1 to 7D3, the leads 7L, and the lead wirings 7LB are formed of the same metal material (preferably copper or copper alloy), the semiconductor device SM1 using the same lead frame (corresponding to a lead frame 51 described later). Is more preferable. However, since copper (Cu) or a copper (Cu) alloy does not have good solder wettability, it is desirable to form a plating layer 9 at the solder joint before soldering. The plating layer 9 formed on the die pads 7D1 to 7D3 and the lead wiring 7LB has better solder wettability than the region where the plating layer 9 is not formed on the die pads 7D1 to 7D3.

ここで、半田を介して接続（接合）することを半田接続と称する。本実施の形態では、後述する接着層１１ａ，１１ｂ，１１ｃは半田により形成されているので、半導体チップ４ＰＨ，４ＰＬ，４Ｄはダイパッド７Ｄ１，７Ｄ２，７Ｄ３（メッキ層９ａ，９ｂ，９ｄ）にそれぞれ半田接続されている。また、後述するように、金属板８Ａは半導体チップ４ＰＨのパッド１２Ｓ１，１２Ｓ２とダイパッド７Ｄ２（メッキ層９ｃ）とに半田接続され、金属板８Ｂは半導体チップ４ＰＬのパッド１５Ｓ１〜１５Ｓ３とリード配線７ＬＢ（メッキ層９ｅ１，９ｅ２）とに半田接続されている。   Here, connecting (joining) via solder is referred to as solder connection. In this embodiment, since adhesive layers 11a, 11b, and 11c described later are formed by solder, the semiconductor chips 4PH, 4PL, and 4D are soldered to the die pads 7D1, 7D2, and 7D3 (plating layers 9a, 9b, and 9d), respectively. It is connected. As will be described later, the metal plate 8A is solder-connected to the pads 12S1 and 12S2 of the semiconductor chip 4PH and the die pad 7D2 (plating layer 9c), and the metal plate 8B is connected to the pads 15S1 to 15S3 of the semiconductor chip 4PL and the lead wiring 7LB ( Solder-connected to the plating layers 9e1, 9e2).

メッキ層９としては、銀（Ａｇ）めっき層、ニッケル−パラジウム（Ｎｉ−Ｐｄ）めっき層、金（Ａｕ）めっき層、またはニッケル（Ｎｉ）めっき層などを用いることができるが、半田濡れ性向上の観点からは、銀（Ａｇ）めっき層または金（Ａｕ）めっき層が好ましく、低コスト化も考慮すると、銀（Ａｇ）めっき層が最も好ましい。メッキ層９の厚みは、例えば２〜３μｍ程度である。   As the plating layer 9, a silver (Ag) plating layer, a nickel-palladium (Ni-Pd) plating layer, a gold (Au) plating layer, a nickel (Ni) plating layer, or the like can be used. From this point of view, a silver (Ag) plating layer or a gold (Au) plating layer is preferable, and a silver (Ag) plating layer is most preferable in consideration of cost reduction. The thickness of the plating layer 9 is, for example, about 2 to 3 μm.

ダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢの主面においてメッキ層９（９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２）を設けたことにより、ダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢでは、半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂとダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢとを接続する半田の濡れ拡がりを抑制することができる。これにより、半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂとダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢとの接着性を向上させることができる。   By providing the plating layer 9 (9a, 9b, 9c, 9d, 9e1, 9e2) on the main surfaces of the die pads 7D1 to 7D3 and the lead wiring 7LB, the semiconductor chips 4D, 4PH, 4PL and the metal plates 8A and 8B, the die pads 7D1 to 7D3, and the lead wiring 7LB can be prevented from spreading the solder. Thereby, the adhesiveness between the semiconductor chips 4D, 4PH, 4PL and the metal plates 8A, 8B and the die pads 7D1 to 7D3 and the lead wiring 7LB can be improved.

また、リード７Ｌの主面においてワイヤＷＡが接触される領域にメッキ層９（９ｆ）を設けたことにより、ワイヤＷＡとリード７Ｌとの圧着の安定性を向上させることができる。   Further, by providing the plating layer 9 (9f) in the region where the wire WA is in contact with the main surface of the lead 7L, the stability of the crimping between the wire WA and the lead 7L can be improved.

また、このダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７Ｌの裏面側の一部は、その総厚が（他の部分に比べて）相対的に薄くなっている。このため、パッケージＰＡの封止材料（封止樹脂材料）がダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７Ｌの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７ＬとパッケージＰＡの封止材料（封止樹脂材料）との密着性を向上させることができるので、ダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７Ｌの剥離や変形不良を低減または防止することができる。特に最も面積が大きいダイパッド７Ｄ２の外周において、リード配線７ＬＢとの対向部および２つのダイパッド７Ｄ１，７Ｄ３の対向部には凹凸状のパターンが形成されている。これにより、ダイパッド７Ｄ２とパッケージＰＡの封止材料との密着性を向上させることができるので、最も面積が大きいダイパッド７Ｄ２の剥離や変形不良を低減または防止することができる。   Further, the total thickness of the die pads 7D1 to 7D3, the lead wiring 7LB, and a part of the back side of the lead 7L is relatively thin (compared to other parts). For this reason, the sealing material (sealing resin material) of the package PA enters the thin portions on the back side of the die pads 7D1 to 7D3, the lead wiring 7LB, and the leads 7L. As a result, the adhesion between the die pads 7D1 to 7D3, the lead wiring 7LB and the lead 7L and the sealing material (sealing resin material) of the package PA can be improved. Therefore, the die pads 7D1 to 7D3, the lead wiring 7LB and the lead 7L Peeling or deformation defects can be reduced or prevented. In particular, on the outer periphery of the die pad 7D2 having the largest area, a concavo-convex pattern is formed on a portion facing the lead wiring 7LB and a portion facing the two die pads 7D1 and 7D3. Thereby, since the adhesiveness between the die pad 7D2 and the sealing material of the package PA can be improved, peeling or deformation failure of the die pad 7D2 having the largest area can be reduced or prevented.

また、パッケージＰＡの裏面（下面）で、リード７Ｌの下面およびダイパッド７Ｄ１，７Ｄ２，７Ｄ３の下面が露出しているが、パッケージＰＡの裏面で露出するリード７Ｌの下面およびダイパッド７Ｄ１，７Ｄ２，７Ｄ３の下面上には、メッキ層１０が形成されている。このメッキ層１０は、パッケージＰＡ形成後に形成されたメッキ層であり、好ましくは半田めっき層である。メッキ層１０は、半導体装置ＳＭ１を後述の配線基板４１などに実装する際に、パッケージＰＡの裏面で露出するリード７Ｌの下面およびダイパッド７Ｄ１，７Ｄ２，７Ｄ３の下面を、後述の配線基板４１の配線４２ａ〜４２ｄに半田接続しやすいように設けられている。一方、上記メッキ層９は、パッケージＰＡ形成前（半導体チップ４Ｄ，４ＰＨ，４ＰＬのダイボンディング前）に形成されたメッキ層であり、ダイパッド７Ｄ１，７Ｄ２，７Ｄ３、リード配線７ＬＢおよびリード７Ｌの上面に形成されており、パッケージＰＡで覆われている（すなわちパッケージＰＡ内に封止されている）。メッキ層９については、後でより詳細に説明する。   Further, the lower surface of the lead 7L and the lower surfaces of the die pads 7D1, 7D2, and 7D3 are exposed on the rear surface (lower surface) of the package PA, but the lower surface of the lead 7L and the die pads 7D1, 7D2, and 7D3 exposed on the rear surface of the package PA are exposed. A plating layer 10 is formed on the lower surface. The plating layer 10 is a plating layer formed after the package PA is formed, and is preferably a solder plating layer. When the semiconductor device SM1 is mounted on the wiring board 41, which will be described later, the plated layer 10 is formed on the lower surface of the leads 7L and the lower surfaces of the die pads 7D1, 7D2, 7D3 exposed on the back surface of the package PA. 42a to 42d are provided so as to be easily soldered. On the other hand, the plating layer 9 is a plating layer formed before the package PA is formed (before die bonding of the semiconductor chips 4D, 4PH, and 4PL), and is formed on the upper surfaces of the die pads 7D1, 7D2, and 7D3, the lead wiring 7LB, and the leads 7L. It is formed and covered with the package PA (that is, sealed in the package PA). The plated layer 9 will be described in detail later.

ダイパッド（ハイサイド用チップ搭載部）７Ｄ１は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッド７Ｄ１の互いに交差する二辺（パッケージＰＡの外周に沿った二辺）には、その二辺に沿って、上記複数のリード７Ｌのうちの複数のリード７Ｌ１が一体的に接続されている。すなわち、ダイパッド７Ｄ１と複数のリード７Ｌ１とは、一体的に形成されている。この複数のリード７Ｌ１には、上記端子ＥＴ１が電気的に接続され、上記高電位の入力電源ＶＩＮが供給されるようになっている。   The die pad (high-side chip mounting portion) 7D1 is formed in a planar rectangular shape in which the length in the first direction X is longer than the length in the second direction Y. A plurality of leads 7L1 among the plurality of leads 7L are integrally connected to two sides (two sides along the outer periphery of the package PA) intersecting each other of the die pad 7D1. That is, the die pad 7D1 and the plurality of leads 7L1 are integrally formed. The plurality of leads 7L1 are electrically connected to the terminal ET1, and are supplied with the high potential input power source VIN.

このダイパッド７Ｄ１の主面（上面）上には、上記パワートランジスタ用の半導体チップ（半導体チップ）４ＰＨが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッド７Ｄ１に向けた状態で搭載されている。   On the main surface (upper surface) of the die pad 7D1, the power transistor semiconductor chip (semiconductor chip) 4PH faces the main surface (front surface, upper surface) upward, and the back surface (lower surface) faces the die pad 7D1. It is mounted in a state facing toward.

半導体チップ４ＰＨは、上記半導体チップ４Ｄよりも細長い平面長方形状に形成されており、半導体チップ４ＰＨの長辺がダイパッド７Ｄ１の長手方向に沿うように配置されている。半導体チップ４ＰＨの平面積は、半導体チップ４Ｄの平面積よりも大きい。また、半導体チップ４ＰＨの長辺および短辺の総和は、上記半導体チップ４Ｄの長辺および短辺の総和よりも大きい。   The semiconductor chip 4PH is formed in a planar rectangular shape that is longer than the semiconductor chip 4D, and is arranged so that the long side of the semiconductor chip 4PH is along the longitudinal direction of the die pad 7D1. The plane area of the semiconductor chip 4PH is larger than the plane area of the semiconductor chip 4D. The sum of the long side and the short side of the semiconductor chip 4PH is larger than the sum of the long side and the short side of the semiconductor chip 4D.

この半導体チップ４ＰＨの裏面の電極は、導電性の接着層（半田）１１ａを介してダイパッド７Ｄ１に接合され電気的に接続されている。この半導体チップ４ＰＨの裏面の電極は、半導体チップ４ＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のドレインＤに電気的に接続されている。すなわち、半導体チップ４ＰＨの裏面の電極は、上記ハイサイド用のパワーＭＯＳＱＨ１のドレイン電極に対応し、後述の裏面電極ＢＥがこれに対応する。上記接着層１１ａおよび後述の接着層１１ｂ，１１ｃは、半田により形成されており、例えば鉛（Ｐｂ）−錫（Ｓｎ）系の半田を用いることができる。   The electrode on the back surface of the semiconductor chip 4PH is joined and electrically connected to the die pad 7D1 via a conductive adhesive layer (solder) 11a. The electrode on the back surface of the semiconductor chip 4PH is electrically connected to the drain D of the high-side power MOS QH1 formed in the semiconductor chip 4PH. That is, the electrode on the back surface of the semiconductor chip 4PH corresponds to the drain electrode of the high-side power MOS QH1, and the back electrode BE described later corresponds to this. The adhesive layer 11a and adhesive layers 11b and 11c described later are formed of solder. For example, lead (Pb) -tin (Sn) solder can be used.

また、この半導体チップ４ＰＨの主面（表面、上面）上には、ゲート電極用のボンディングパッド（以下、単にパッドという）１２Ｇと、ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４とが配置されている。このうち、ゲート電極用のパッド１２Ｇとソース電極用のパッド１２Ｓ３，１２Ｓ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド）であり、ソース電極用のパッド１２Ｓ１，１２Ｓ２は、金属板８Ａ接続用の電極（パッド電極、電極パッド）である。   On the main surface (surface, upper surface) of the semiconductor chip 4PH, a gate electrode bonding pad (hereinafter simply referred to as a pad) 12G and source electrode pads 12S1, 12S2, 12S3, 12S4 are arranged. ing. Of these, the gate electrode pad 12G and the source electrode pads 12S3 and 12S4 are electrodes (pad electrodes, electrode pads) for connecting the wire WA, and the source electrode pads 12S1 and 12S2 are the metal plate 8A. It is a connection electrode (pad electrode, electrode pad).

半導体チップ４ＰＨのゲート電極用のパッド１２Ｇは、半導体チップ４ＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極に電気的に接続されている。すなわち、半導体チップ４ＰＨのゲート電極用のパッド１２Ｇは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極用パッド（ボンディングパッド）に対応する。このゲート電極用のパッド１２Ｇは、半導体チップ４ＰＨの長手方向の一端側（半導体チップ４Ｄに対向する側の端部）に配置されている。半導体チップ４ＰＨは、上記ゲート電極用のパッド１２Ｇが上記半導体チップ４Ｄ側を向いた状態で配置されている。ゲート電極用のパッド１２Ｇは、ワイヤＷＡ（単数または複数）を通じて、半導体チップ４Ｄの主面のパッド１３Ａと電気的に接続されている。ワイヤＷＡは、例えば金（Ａｕ）などの金属の細線によって形成されている。   The pad 12G for the gate electrode of the semiconductor chip 4PH is electrically connected to the gate electrode of the high-side power MOS QH1 formed in the semiconductor chip 4PH. That is, the gate electrode pad 12G of the semiconductor chip 4PH corresponds to the gate electrode pad (bonding pad) of the high-side power MOS QH1. The gate electrode pad 12G is disposed on one end side in the longitudinal direction of the semiconductor chip 4PH (the end on the side facing the semiconductor chip 4D). The semiconductor chip 4PH is arranged with the gate electrode pad 12G facing the semiconductor chip 4D side. The gate electrode pad 12G is electrically connected to the pad 13A on the main surface of the semiconductor chip 4D through the wire WA (s). The wire WA is formed of a thin metal wire such as gold (Au), for example.

半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４は、半導体チップ４ＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳに電気的に接続されている。すなわち、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４は、上記ハイサイド用のパワーＭＯＳＱＨ１のソース電極用パッド（ボンディングパッド）に対応する。ソース電極用のパッド１２Ｓ１，１２Ｓ２は、上記ゲート電極用のパッド１２Ｇやソース電極用のパッド１２Ｓ３，１２Ｓ４よりも大きく、半導体チップ４ＰＨの長手方向（第１方向Ｘ）に沿って延在する長方形状に形成されている。一方、ソース電極用のパッド１２Ｓ３，１２Ｓ４は、上記ゲート電極用のパッド１２Ｇが配置された半導体チップ４ＰＨの長手方向の一端側（半導体チップ４Ｄに対向する側の端部）に配置されている。ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４同士は、半導体チップ４ＰＨの最上層の保護膜（絶縁膜、後述の保護膜３２に対応）によって分離されているが、後述のように、保護膜（半導体チップ４ＰＨの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。   The source electrode pads 12S1, 12S2, 12S3, and 12S4 of the semiconductor chip 4PH are electrically connected to the source S of the high-side power MOS QH1 formed in the semiconductor chip 4PH. That is, the source electrode pads 12S1, 12S2, 12S3, and 12S4 of the semiconductor chip 4PH correspond to the source electrode pads (bonding pads) of the high-side power MOS QH1. The source electrode pads 12S1 and 12S2 are larger than the gate electrode pad 12G and the source electrode pads 12S3 and 12S4, and have a rectangular shape extending along the longitudinal direction (first direction X) of the semiconductor chip 4PH. Is formed. On the other hand, the source electrode pads 12S3 and 12S4 are arranged on one end side in the longitudinal direction of the semiconductor chip 4PH on which the gate electrode pad 12G is arranged (the end portion on the side facing the semiconductor chip 4D). The source electrode pads 12S1, 12S2, 12S3, and 12S4 are separated from each other by the uppermost protective film (insulating film, corresponding to a protective film 32 described later) of the semiconductor chip 4PH. In the lower layer of (the uppermost protective film of the semiconductor chip 4PH), they are integrally formed and electrically connected.

半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２（すなわち、上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳ）は、金属板（ハイサイド用金属板）８Ａを通じて、ダイパッド７Ｄ２と電気的に接続されている。これにより、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２とダイパッド７Ｄ２とをワイヤによって接続する場合に比べて、ハイサイド用のパワーＭＯＳＱＨ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。   The source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH (that is, the source S of the high-side power MOS QH1) are electrically connected to the die pad 7D2 through the metal plate (high-side metal plate) 8A. . Thereby, the on-resistance of the high-side power MOS QH1 can be reduced as compared with the case where the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH and the die pad 7D2 are connected by wires. For this reason, package resistance can be reduced and conduction loss can be reduced.

なお、金属板８Ａは、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４のうち、パッド１２Ｓ１，１２Ｓ２に導電性の接着層（半田）１１ｂを介して接合されており、パッド１２Ｓ３，１２Ｓ４には接合（接着層１１ｂで接合）されていない。しかしながら、上述のように、パッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４は、保護膜（半導体チップ４ＰＨの最上層の保護膜）の下層では一体的に形成されて電気的に接続されているため、パッド１２Ｓ３，１２Ｓ４もパッド１２Ｓ１，１２Ｓ２を介して金属板８Ａに電気的に接続され、更に金属板８Ａを通じてダイパッド７Ｄ２と電気的に接続された状態となっている。   The metal plate 8A is joined to the pads 12S1, 12S2 of the pads 12S1, 12S2, 12S3, 12S4 for the source electrode of the semiconductor chip 4PH via the conductive adhesive layer (solder) 11b, and the pad 12S3. , 12S4 is not bonded (bonded by the adhesive layer 11b). However, as described above, since the pads 12S1, 12S2, 12S3, and 12S4 are integrally formed and electrically connected below the protective film (the uppermost protective film of the semiconductor chip 4PH), the pads 12S3 , 12S4 are also electrically connected to the metal plate 8A through the pads 12S1 and 12S2, and further electrically connected to the die pad 7D2 through the metal plate 8A.

この金属板８Ａは、例えば銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板８Ａが銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板８Ａを用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板８Ａの第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。金属板８Ａは、以下のような第１部分８Ａ１と第２部分８Ａ２と第３部分８Ａ３とを一体的に有している。   The metal plate 8A is formed of a metal (metal material) having high electrical conductivity and heat conductivity such as copper (Cu), copper (Cu) alloy, aluminum (Al), or aluminum (Al) alloy. It is more preferable that the metal plate 8A is formed of copper (Cu) or a copper (Cu) alloy in that it is easy to process, has high thermal conductivity, and is relatively inexpensive. In this way, the cost of the semiconductor device SM1 can be reduced by using the metal plate 8A formed of a metal material cheaper than gold instead of the wire formed of gold (Au). The dimensions (widths) of the metal plate 8A in the first direction X and the second direction Y are respectively larger than the diameter of the wire WA. The metal plate 8A integrally includes a first portion 8A1, a second portion 8A2, and a third portion 8A3 as described below.

第１部分（チップコンタクト部、ハイサイドチップコンタクト部）８Ａ１は、導電性の接着層１１ｂを介してソース電極用のパッド１２Ｓ１，１２Ｓ２と接合され電気的に接続された部分であり、例えば矩形状である。第１部分８Ａ１は、図７および図９に示されるように、断面で見ると、半導体チップ４ＰＨの主面に沿うように平坦に形成されている。   The first portion (chip contact portion, high-side chip contact portion) 8A1 is a portion that is joined and electrically connected to the source electrode pads 12S1 and 12S2 via the conductive adhesive layer 11b. It is. As shown in FIGS. 7 and 9, the first portion 8A1 is formed flat so as to be along the main surface of the semiconductor chip 4PH when viewed in cross section.

第２部分（搭載部コンタクト部、チップ搭載部コンタクト部）８Ａ２は、導電性の接着層（半田）１１ｃを介してダイパッド７Ｄ２（より具体的にはダイパッド７Ｄ２の上面に設けられたメッキ層９ｃ）と接合され電気的に接続された部分である。第２部分８Ａ２は、ダイパッド７Ｄ２の一部（メッキ層９ｃが形成されている領域）に平面的に重なっている。第２部分８Ａ２は、図７に示されるように、断面で見ると、ダイパッド７Ｄ２の主面に沿うように平坦に形成されている。   The second part (mounting part contact part, chip mounting part contact part) 8A2 is connected to the die pad 7D2 (more specifically, the plating layer 9c provided on the upper surface of the die pad 7D2) via the conductive adhesive layer (solder) 11c. It is the part joined and electrically connected. The second portion 8A2 planarly overlaps a part of the die pad 7D2 (region where the plating layer 9c is formed). As shown in FIG. 7, the second portion 8A2 is formed flat so as to be along the main surface of the die pad 7D2 when viewed in cross section.

第３部分（中間部）８Ａ３は、第１部分８Ａ１と第２部分８Ａ２とをつなぐ（連結する）部分である。第３部分８Ａ３は、第１部分８Ａ１の長辺からその長辺に交差する第２方向Ｙに沿って延び、半導体チップ４ＰＨの長辺を跨いで、ダイパッド７Ｄ２上の第２部分８Ａ２まで延びている（延在している）。すなわち、第３部分８Ａ３および第２部分８Ａ２は、第１部分８Ａ１とダイパッド７Ｄ２（メッキ層９ｃ）とを接続するように、第１部分８Ａ１の長辺側から第２方向Ｙに沿って延びるように設けられている。   The third portion (intermediate portion) 8A3 is a portion that connects (connects) the first portion 8A1 and the second portion 8A2. The third portion 8A3 extends from the long side of the first portion 8A1 along the second direction Y intersecting the long side, and extends to the second portion 8A2 on the die pad 7D2 across the long side of the semiconductor chip 4PH. Yes (extends). That is, the third portion 8A3 and the second portion 8A2 extend along the second direction Y from the long side of the first portion 8A1 so as to connect the first portion 8A1 and the die pad 7D2 (plating layer 9c). Is provided.

また、第３部分８Ａ３は、図７に示されるように、断面で見ると、半導体チップ４ＰＨとダイパッド７Ｄ２との間で、半導体チップ４ＰＨの主面から遠ざかるように第１部分８Ａ１および第２部分８Ａ２の高さよりも高くなっている。これにより、接着層１１ｂの材料が半導体チップ４ＰＨの側面側に漏れ難くすることができるので、接着層１１ｂの材料による半導体チップ４ＰＨの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。   Further, as shown in FIG. 7, the third portion 8A3 has a first portion 8A1 and a second portion so as to be away from the main surface of the semiconductor chip 4PH between the semiconductor chip 4PH and the die pad 7D2 when viewed in cross section. It is higher than the height of 8A2. Thereby, the material of the adhesive layer 11b can be prevented from leaking to the side surface side of the semiconductor chip 4PH, and therefore the conduction failure between the main surface (source S) and the back surface (drain D) of the semiconductor chip 4PH due to the material of the adhesive layer 11b. Can be reduced.

なお、ここで言う高さは、ダイパッド７Ｄ１〜７Ｄ３の裏面を基準としてそこからパッケージＰＡの厚さ方向（半導体チップ４ＰＨの主面に対して垂直に交差する方向）に向かって離れた位置までの距離を言う。また、上記接着層１１ｂ，１１ｃは、上記接着層１１ａと同一材料（すなわち半田）で形成されている。   The height here refers to the distance from the back surface of the die pads 7D1 to 7D3 to the position away from the thickness direction of the package PA (direction perpendicular to the main surface of the semiconductor chip 4PH). Say distance. The adhesive layers 11b and 11c are formed of the same material (that is, solder) as the adhesive layer 11a.

半導体チップ４ＰＨおよび半導体チップ４ＰＬは、平面矩形状であり、それぞれ、一組の長辺と、これに交差する一組の短辺とを有しているが、半導体チップ４ＰＨと半導体チップ４ＰＬとは、互いの長辺同士が対向しており、金属板８Ａは、半導体チップ４ＰＬに対向する半導体チップ４ＰＨの長辺に交差するように配置されている。   Each of the semiconductor chip 4PH and the semiconductor chip 4PL has a planar rectangular shape, and each has a pair of long sides and a pair of short sides intersecting with the semiconductor chip 4PH and the semiconductor chip 4PL. The long sides of each other are opposed to each other, and the metal plate 8A is disposed so as to intersect with the long side of the semiconductor chip 4PH facing the semiconductor chip 4PL.

この金属板８Ａは、発熱源となる半導体チップ４ＰＨの主面の一部を覆うように配置されている。これにより、半導体チップ４ＰＨは、金属板８Ａおよびダイパッド７Ｄ１によって挟み込まれている。すなわち、半導体チップ４ＰＨで生じた熱は、半導体チップ４ＰＨの裏面からダイパッド７Ｄ１を通じて放散される他に、半導体チップ４ＰＨの主面から金属板８Ａを通じて放散されるようになっている。この結果、半導体チップ４ＰＨで発生した熱の放散性を向上させることができる。   The metal plate 8A is disposed so as to cover a part of the main surface of the semiconductor chip 4PH serving as a heat source. As a result, the semiconductor chip 4PH is sandwiched between the metal plate 8A and the die pad 7D1. That is, the heat generated in the semiconductor chip 4PH is dissipated from the back surface of the semiconductor chip 4PH through the die pad 7D1, and from the main surface of the semiconductor chip 4PH through the metal plate 8A. As a result, the dissipating property of the heat generated in the semiconductor chip 4PH can be improved.

ただし、金属板８Ａの第１部分８Ａ１の面積は、半導体チップ４ＰＨの主面の面積またはソース電極用のパッド１２Ｓ１，１２Ｓ２の配置領域の総面積よりも小さい。そして、金属板８Ａは、その第１部分８Ａ１が半導体チップ４ＰＨの主面内に収まり、半導体チップ４ＰＨの外側に、はみ出さないように配置されている。金属板８Ａの上記第１部分８Ａ１の面積を、半導体チップ４ＰＨの主面の面積またはソース電極用のパッド１２Ｓ１，１２Ｓ２の配置領域の面積よりも小さくすることにより、接着層１１ｂの材料が半導体チップ４ＰＨの側面側に漏れないようにすることができるので、接着層１１ｂの材料による半導体チップ４ＰＨの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。   However, the area of the first portion 8A1 of the metal plate 8A is smaller than the area of the main surface of the semiconductor chip 4PH or the total area of the arrangement regions of the source electrode pads 12S1 and 12S2. The metal plate 8A is arranged such that the first portion 8A1 is within the main surface of the semiconductor chip 4PH and does not protrude outside the semiconductor chip 4PH. By making the area of the first portion 8A1 of the metal plate 8A smaller than the area of the main surface of the semiconductor chip 4PH or the arrangement area of the source electrode pads 12S1 and 12S2, the material of the adhesive layer 11b becomes the semiconductor chip. Since it can be prevented from leaking to the side surface side of 4PH, conduction failure between the main surface (source S) and the back surface (drain D) of the semiconductor chip 4PH due to the material of the adhesive layer 11b can be reduced.

また、半導体チップ４ＰＨの四隅が金属板８Ａによって覆われないようになっている。すなわち、半導体チップ４ＰＨの四隅の真上には金属板８Ａが配置されておらず、半導体チップ４ＰＨの四隅は金属板８Ａから露出されている。これにより、金属板８Ａの接合後の外観検査において、金属板８Ａと半導体チップ４ＰＨとを接続する接着層１１ｂの様子を半導体チップ４ＰＨの４隅で観測することができる。この結果、半導体装置ＳＭ１の信頼性および歩留まりを向上させることができる。   Further, the four corners of the semiconductor chip 4PH are not covered with the metal plate 8A. That is, the metal plate 8A is not disposed directly above the four corners of the semiconductor chip 4PH, and the four corners of the semiconductor chip 4PH are exposed from the metal plate 8A. Thereby, in the appearance inspection after joining the metal plate 8A, the appearance of the adhesive layer 11b connecting the metal plate 8A and the semiconductor chip 4PH can be observed at the four corners of the semiconductor chip 4PH. As a result, the reliability and yield of the semiconductor device SM1 can be improved.

また、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ３（すなわち、上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳ）は、ワイヤＷＡ（単数または複数）を通じて、半導体チップ４Ｄの主面のパッド１３Ｂと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ３に接合され、ワイヤＷＡの他端は半導体チップ４Ｄのパッド１３Ｂに接合されている。また、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ４は、ワイヤＷＡ（単数または複数）を通じて、複数のリード７Ｌのうちの、ダイパッド７Ｄ１，７Ｄ２，７Ｄ３に連結されていないリード７Ｌ５の１つと電気的に接続されている。   Also, the source electrode pad 12S3 of the semiconductor chip 4PH (that is, the source S of the high-side power MOS QH1) is electrically connected to the pad 13B on the main surface of the semiconductor chip 4D through the wire WA (single or plural). It is connected. That is, one end of the wire WA is joined to the source electrode pad 12S3 of the semiconductor chip 4PH, and the other end of the wire WA is joined to the pad 13B of the semiconductor chip 4D. The source electrode pad 12S4 of the semiconductor chip 4PH is electrically connected to one of the leads 7L5 that are not connected to the die pads 7D1, 7D2, and 7D3 among the plurality of leads 7L through the wire WA (single or plural). It is connected.

なお、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２には、金属板８Ａが接合されており、ワイヤＷＡは接続されていない。しかしながら、上述のように、ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４は、保護膜（半導体チップ４ＰＨの最上層の保護膜）の下層では一体的に形成されて電気的に接続されているため、パッド１２Ｓ１，１２Ｓ２もパッド１２Ｓ３を介して、パッド１２Ｓ３に接続されているワイヤＷＡに電気的に接続され、更にこのワイヤＷＡを通じて半導体チップ４Ｄのパッド１３Ｂと電気的に接続された状態となっている。   Note that the metal plate 8A is bonded to the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH, and the wire WA is not connected thereto. However, as described above, the source electrode pads 12S1, 12S2, 12S3, and 12S4 are integrally formed and electrically connected below the protective film (the uppermost protective film of the semiconductor chip 4PH). Therefore, the pads 12S1 and 12S2 are also electrically connected to the wire WA connected to the pad 12S3 via the pad 12S3, and further connected to the pad 13B of the semiconductor chip 4D through the wire WA. ing.

ダイパッド（ロウサイド用チップ搭載部）７Ｄ２は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッド７Ｄ２には、上記複数のリード７Ｌのうちの複数のリード７Ｌ２が一体的に接続されている。すなわち、ダイパッド７Ｄ２と複数のリード７Ｌ２とは、一体的に形成されている。この複数のリード７Ｌ２には、上記出力ノードＮが電気的に接続される。   The die pad (low-side chip mounting portion) 7D2 is formed in a planar rectangular shape in which the length in the first direction X is longer than the length in the second direction Y. A plurality of leads 7L2 among the plurality of leads 7L are integrally connected to the die pad 7D2. That is, the die pad 7D2 and the plurality of leads 7L2 are integrally formed. The output node N is electrically connected to the plurality of leads 7L2.

このダイパッド７Ｄ２の主面（上面）上には、上記パワートランジスタ用の半導体チップ４ＰＬが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッド７Ｄ２に向けた状態で搭載されている。   On the main surface (upper surface) of the die pad 7D2, the semiconductor chip 4PL for the power transistor has its main surface (front surface, upper surface) facing up and its back surface (lower surface) facing the die pad 7D2. It is mounted with.

半導体チップ４ＰＬは、平面長方形状に形成されており、半導体チップ４ＰＬの長辺がダイパッド７Ｄ２の長手方向に沿うように配置されている。半導体チップ４ＰＬの平面積は、上記半導体チップ４ＰＨおよび半導体チップ４Ｄの各々の平面積よりも大きい。また、半導体チップ４ＰＬの長辺および短辺の各々は、上記半導体チップ４ＰＨの長辺および短辺の各々よりも大きい。   The semiconductor chip 4PL is formed in a planar rectangular shape, and is arranged so that the long side of the semiconductor chip 4PL is along the longitudinal direction of the die pad 7D2. The plane area of the semiconductor chip 4PL is larger than the plane area of each of the semiconductor chip 4PH and the semiconductor chip 4D. Each of the long side and the short side of the semiconductor chip 4PL is larger than each of the long side and the short side of the semiconductor chip 4PH.

この半導体チップ４ＰＬの裏面の電極は、導電性の接着層１１ａを介してダイパッド７Ｄ２に接合され電気的に接続されている。この半導体チップ４ＰＬの裏面の電極は、半導体チップ４ＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のドレインＤに電気的に接続されている。すなわち、半導体チップ４ＰＬの裏面の電極は、上記ロウサイド用のパワーＭＯＳＱＬ１のドレイン電極に対応し、後述の裏面電極ＢＥがこれに対応する。   The electrode on the back surface of the semiconductor chip 4PL is joined and electrically connected to the die pad 7D2 via the conductive adhesive layer 11a. The electrode on the back surface of the semiconductor chip 4PL is electrically connected to the drain D of the low-side power MOS QL1 formed in the semiconductor chip 4PL. That is, the back electrode of the semiconductor chip 4PL corresponds to the drain electrode of the low-side power MOS QL1, and the back electrode BE described later corresponds to this.

また、この半導体チップ４ＰＬの主面（表面、上面）上には、ゲート電極用のボンディングパッド（以下、単にパッドという）１５Ｇと、ソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４とが配置されている。このうち、ゲート電極用のパッド１５Ｇとソース電極用のパッド１５Ｓ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド）であり、ソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３は、金属板８Ｂ接続用の電極（パッド電極、電極パッド）である。   Further, on the main surface (surface, upper surface) of the semiconductor chip 4PL, a gate electrode bonding pad (hereinafter simply referred to as a pad) 15G and source electrode pads 15S1, 15S2, 15S3, and 15S4 are disposed. ing. Of these, the gate electrode pad 15G and the source electrode pad 15S4 are electrodes (pad electrodes, electrode pads) for wire WA connection, and the source electrode pads 15S1, 15S2, and 15S3 are the metal plate 8B. It is a connection electrode (pad electrode, electrode pad).

半導体チップ４ＰＬのゲート電極用のパッド１５Ｇは、半導体チップ４ＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。すなわち、半導体チップ４ＰＬのゲート電極用のパッド１５Ｇは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極用パッド（ボンディングパッド）に対応する。このゲート電極用のパッド１５Ｇは、半導体チップ４ＰＬの長手方向の一端側の角部近傍に配置されている。半導体チップ４ＰＬは、上記ゲート電極用のパッド１５Ｇが上記半導体チップ４Ｄ側を向いた状態で配置されている。ゲート電極用のパッド１５Ｇは、ワイヤＷＡ（単数または複数）を通じて、上記半導体チップ４Ｄの主面のパッド１３Ｃと電気的に接続されている。   The pad 15G for the gate electrode of the semiconductor chip 4PL is electrically connected to the gate electrode of the low-side power MOS QL1 formed in the semiconductor chip 4PL. In other words, the gate electrode pad 15G of the semiconductor chip 4PL corresponds to the gate electrode pad (bonding pad) of the low-side power MOS QL1. The gate electrode pad 15G is arranged in the vicinity of a corner on one end side in the longitudinal direction of the semiconductor chip 4PL. The semiconductor chip 4PL is arranged in a state where the gate electrode pad 15G faces the semiconductor chip 4D side. The gate electrode pad 15G is electrically connected to the pad 13C on the main surface of the semiconductor chip 4D through the wire WA (s).

半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４は、半導体チップ４ＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳに電気的に接続されている。すなわち、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４は、上記ロウサイド用のパワーＭＯＳＱＬ１のソース電極用パッド（ボンディングパッド）に対応する。ソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，は、上記ゲート電極用のパッド１５Ｇやソース電極用のパッド１５Ｓ４よりも大きく、半導体チップ４ＰＬの長手方向（第１方向Ｘ）に沿って延在する長方形状に形成されている。一方、ソース電極用のパッド１５Ｓ４は、上記ゲート電極用のパッド１５Ｇが配置された半導体チップ４ＰＬの長手方向の一端側の角部近傍に配置されている。ソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４同士は、半導体チップ４ＰＬの最上層の保護膜（絶縁膜、後述の保護膜３２に対応）によって分離されているが、後述のように、保護膜（半導体チップ４ＰＬの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。   The source electrode pads 15S1, 15S2, 15S3, and 15S4 of the semiconductor chip 4PL are electrically connected to the source S of the low-side power MOS QL1 formed in the semiconductor chip 4PL. That is, the source electrode pads 15S1, 15S2, 15S3, and 15S4 of the semiconductor chip 4PL correspond to the source electrode pads (bonding pads) of the low-side power MOS QL1. The source electrode pads 15S1, 15S2, 15S3 are larger than the gate electrode pad 15G and the source electrode pad 15S4, and extend along the longitudinal direction (first direction X) of the semiconductor chip 4PL. It is formed in a shape. On the other hand, the source electrode pad 15S4 is disposed in the vicinity of a corner on one end side in the longitudinal direction of the semiconductor chip 4PL on which the gate electrode pad 15G is disposed. The source electrode pads 15S1, 15S2, 15S3, and 15S4 are separated from each other by a protective film (insulating film, corresponding to a protective film 32 described later) on the uppermost layer of the semiconductor chip 4PL. In the lower layer of (the uppermost protective film of the semiconductor chip 4PL), they are integrally formed and electrically connected.

ソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３（すなわち、上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳ）は、金属板（ロウサイド用金属板）８Ｂを通じて、リード配線７ＬＢと電気的に接続されている。これにより、ソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３とリード配線７ＬＢとをワイヤによって接続する場合に比べて、ロウサイド用のパワーＭＯＳＱＬ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。   The source electrode pads 15S1, 15S2, and 15S3 (that is, the source S of the low-side power MOS QL1) are electrically connected to the lead wiring 7LB through the metal plate (low-side metal plate) 8B. Thereby, the on-resistance of the low-side power MOS QL1 can be reduced as compared with the case where the source electrode pads 15S1, 15S2, 15S3 and the lead wiring 7LB are connected by wires. For this reason, package resistance can be reduced and conduction loss can be reduced.

なお、金属板８Ｂは、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４のうち、パッド１５Ｓ１，１５Ｓ２，１５Ｓ３に導電性の接着層１１ｂを介して接合されており、パッド１５Ｓ４には接合（接着層１１ｂで接合）されていない。しかしながら、上述のように、パッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４は、保護膜（半導体チップ４ＰＬの最上層の保護膜）の下層では一体的に形成されて電気的に接続されているため、パッド１５Ｓ４もパッド１５Ｓ１，１５Ｓ２，１５Ｓ３を介して金属板８Ｂに電気的に接続され、更に金属板８Ｂを通じてリード配線７ＬＢと電気的に接続された状態となっている。   The metal plate 8B is joined to the pads 15S1, 15S2, and 15S3 through the conductive adhesive layer 11b among the source electrode pads 15S1, 15S2, 15S3, and 15S4 of the semiconductor chip 4PL, and is connected to the pad 15S4. Are not joined (joined by the adhesive layer 11b). However, as described above, since the pads 15S1, 15S2, 15S3, and 15S4 are integrally formed and electrically connected below the protective film (the uppermost protective film of the semiconductor chip 4PL), the pads 15S4 Are also electrically connected to the metal plate 8B through the pads 15S1, 15S2, and 15S3, and further electrically connected to the lead wiring 7LB through the metal plate 8B.

この金属板８Ｂは、好ましくは上記金属板８Ａと同じ材料（金属材料）で形成されており、例えば銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金等のような導電性および熱伝導性の高い金属によって形成されている。上記金属板８Ａと同様に金属板８Ｂも、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板８Ｂを用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板８Ｂの第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。また、金属板８Ｂの平面積は、金属板８Ａの平面積よりも大きい。金属板８Ｂは、以下のような第１部分８Ｂ１と、第２部分８Ｂ２と、第３部分８Ｂ３と、第４部分８Ｂ４と、第５部分８Ｂ５とを一体的に有している。   The metal plate 8B is preferably made of the same material (metal material) as the metal plate 8A, such as copper (Cu), copper (Cu) alloy, aluminum (Al) or aluminum (Al) alloy. It is made of a highly conductive and highly heat conductive metal. Similarly to the metal plate 8A, the metal plate 8B can be processed more easily, has high thermal conductivity, and is relatively inexpensive, so long as it is formed of copper (Cu) or a copper (Cu) alloy. preferable. In this way, the cost of the semiconductor device SM1 can be reduced by using the metal plate 8B formed of a metal material cheaper than gold instead of the wire formed of gold (Au). The dimensions (widths) of the metal plate 8B in the first direction X and the second direction Y are each larger than the diameter of the wire WA. Further, the plane area of the metal plate 8B is larger than the plane area of the metal plate 8A. The metal plate 8B integrally includes a first part 8B1, a second part 8B2, a third part 8B3, a fourth part 8B4, and a fifth part 8B5 as described below.

第１部分（チップコンタクト部、ロウサイドチップコンタクト部）８Ｂ１は、導電性の接着層１１ｂを介してソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３と接合され電気的に接続された部分であり、例えば矩形状である。第１部分８Ｂ１は、図７および図８に示されるように、断面で見ると、半導体チップ４ＰＬの主面に沿うように平坦に形成されている。   The first portion (chip contact portion, low side chip contact portion) 8B1 is a portion that is joined and electrically connected to the source electrode pads 15S1, 15S2, and 15S3 via the conductive adhesive layer 11b. It is rectangular. As shown in FIGS. 7 and 8, first portion 8B1 is formed flat so as to be along the main surface of semiconductor chip 4PL when viewed in cross section.

第２部分（第１コンタクト部）８Ｂ２および第３部分（第２コンタクト部）８Ｂ３は、それぞれ、導電性の接着層１１ｃを介してリード配線７ＬＢ（より具体的にはダイパッド７Ｄ２の上面に設けられたメッキ層９ｅ１，９ｅ２）と接合され電気的に接続された部分である。第２部分８Ｂ２および第３部分８Ｂ３は、それぞれ、リード配線７ＬＢの一部（メッキ層９ｅ１，９ｅ２が形成されている領域）に平面的に重なっている。第２部分８Ｂ２および第３部分８Ｂ３は、図７および図８に示されるように、断面で見ると、リード配線７ＬＢの主面に沿うように平坦に形成されている。   The second portion (first contact portion) 8B2 and the third portion (second contact portion) 8B3 are respectively provided on the upper surface of the lead pad 7LB (more specifically, the die pad 7D2) via the conductive adhesive layer 11c. Further, it is a portion joined and electrically connected to the plated layers 9e1, 9e2). The second portion 8B2 and the third portion 8B3 each overlap with a part of the lead wiring 7LB (a region where the plating layers 9e1 and 9e2 are formed) in plan view. As shown in FIGS. 7 and 8, the second portion 8B2 and the third portion 8B3 are formed flat so as to be along the main surface of the lead wiring 7LB when viewed in cross section.

第４部分（第１中間部）８Ｂ４は、第１部分（ロウサイドチップコンタクト部）８Ｂ１と第２部分（第１コンタクト部）８Ｂ２とをつなぐ（連結する）部分であり、第５部分（第２中間部）８Ｂ５は、第１部分（ロウサイドチップコンタクト部）８Ｂ１と第３部分（第２コンタクト部）８Ｂ３とをつなぐ（連結する）部分である。第４部分８Ｂ４は、第１部分８Ｂ１の短辺からその短辺に交差する第１方向Ｘに沿って延び、半導体チップ４ＰＬの短辺を跨いで、リード配線７ＬＢ上の第２部分８Ｂ２まで延びている（延在している）。第５部分８Ｂ５は、第１部分８Ｂ１の長辺からその長辺に交差する第２方向Ｙに沿って延び、半導体チップ４ＰＬの長辺を跨いで、リード配線７ＬＢ上の第３部分８Ｂ３まで延びている（延在している）。   The fourth part (first intermediate part) 8B4 is a part that connects (connects) the first part (low-side chip contact part) 8B1 and the second part (first contact part) 8B2, and the fifth part (first part). The second intermediate portion 8B5 is a portion that connects (connects) the first portion (low-side chip contact portion) 8B1 and the third portion (second contact portion) 8B3. The fourth portion 8B4 extends from the short side of the first portion 8B1 along the first direction X intersecting the short side, and extends to the second portion 8B2 on the lead wiring 7LB across the short side of the semiconductor chip 4PL. (Extends). The fifth portion 8B5 extends from the long side of the first portion 8B1 along the second direction Y intersecting the long side, and extends to the third portion 8B3 on the lead wiring 7LB across the long side of the semiconductor chip 4PL. (Extends).

すなわち、第４部分８Ｂ４および第２部分８Ｂ２は、第１部分８Ｂ１とリード配線７ＬＢ（メッキ層９ｅ１）とを接続するように、第１部分８Ｂ１の短辺側から第１方向Ｘに沿って延びるように設けられている。また、第５部分８Ｂ５および第３部分８Ｂ３は、第１部分８Ｂ１とリード配線７ＬＢ（メッキ層９ｅ２）とを接続するように、第１部分８Ｂ１の長辺側から第２方向Ｙに沿って延びるように設けられている。   That is, the fourth portion 8B4 and the second portion 8B2 extend along the first direction X from the short side of the first portion 8B1 so as to connect the first portion 8B1 and the lead wiring 7LB (plating layer 9e1). It is provided as follows. The fifth portion 8B5 and the third portion 8B3 extend along the second direction Y from the long side of the first portion 8B1 so as to connect the first portion 8B1 and the lead wiring 7LB (plating layer 9e2). It is provided as follows.

また、第４部分８Ｂ４および第５部分８Ｂ５は、図７および図８に示されるように、断面で見ると、半導体チップ４ＰＬとリード配線７ＬＢとの間で、半導体チップ４ＰＬの主面から遠ざかるように第１部分８Ｂ１の高さよりも高くなっている。これにより、接着層１１ｂの材料が半導体チップ４ＰＬの側面側に漏れ難くすることができるので、接着層１１ｂの材料による半導体チップ４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。   Further, as shown in FIGS. 7 and 8, the fourth portion 8B4 and the fifth portion 8B5 are separated from the main surface of the semiconductor chip 4PL between the semiconductor chip 4PL and the lead wiring 7LB when viewed in cross section. The height of the first portion 8B1 is higher. This makes it difficult for the material of the adhesive layer 11b to leak to the side surface side of the semiconductor chip 4PL. Therefore, poor conduction between the main surface (source S) and the back surface (drain D) of the semiconductor chip 4PL due to the material of the adhesive layer 11b. Can be reduced.

この金属板８Ｂは、発熱源となる半導体チップ４ＰＬの主面の一部を覆うように配置されている。これにより、半導体チップ４ＰＬは、金属板８Ｂおよびダイパッド７Ｄ２によって挟み込まれている。すなわち、半導体チップ４ＰＬで生じた熱は、半導体チップ４ＰＬの裏面からダイパッド７Ｄ２を通じて放散される他に、半導体チップ４ＰＬの主面から金属板８Ｂを通じて放散されるようになっている。この結果、半導体チップ４ＰＬで発生した熱の放散性を向上させることができる。   The metal plate 8B is arranged so as to cover a part of the main surface of the semiconductor chip 4PL which becomes a heat source. Thereby, the semiconductor chip 4PL is sandwiched between the metal plate 8B and the die pad 7D2. That is, the heat generated in the semiconductor chip 4PL is dissipated from the back surface of the semiconductor chip 4PL through the die pad 7D2, and is also dissipated from the main surface of the semiconductor chip 4PL through the metal plate 8B. As a result, the dissipating property of the heat generated in the semiconductor chip 4PL can be improved.

ただし、金属板８Ｂの第１部分８Ｂ１の面積は、半導体チップ４ＰＬの主面の面積またはソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３の配置領域の総面積よりも小さい。そして、金属板８Ｂは、その第１部分８Ｂ１が半導体チップ４ＰＬの主面内に収まり、半導体チップ４ＰＬの外側に、はみ出さないように配置されている。これにより、接着層１１ｂの材料が半導体チップ４ＰＬの側面側に漏れないようにすることができるので、接着層１１ｂの材料による半導体チップ４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。   However, the area of the first portion 8B1 of the metal plate 8B is smaller than the area of the main surface of the semiconductor chip 4PL or the total area of the arrangement region of the source electrode pads 15S1, 15S2, and 15S3. The metal plate 8B is arranged such that the first portion 8B1 is within the main surface of the semiconductor chip 4PL and does not protrude outside the semiconductor chip 4PL. As a result, the material of the adhesive layer 11b can be prevented from leaking to the side surface side of the semiconductor chip 4PL. Conduction failure can be reduced.

また、半導体チップ４ＰＬの四隅が金属板８Ｂによって覆われないようになっている。すなわち、半導体チップ４ＰＬの四隅の真上には金属板８Ｂが配置されておらず、半導体チップ４ＰＬの四隅は金属板８Ｂから露出されている。これにより、金属板８Ｂの接合後の外観検査において、金属板８Ｂと半導体チップ４ＰＬとを接続する接着層１１ｂの様子を半導体チップ４ＰＬの４隅で観測することができる。この結果、半導体装置ＳＭ１の信頼性および歩留まりを向上させることができる。   Further, the four corners of the semiconductor chip 4PL are not covered with the metal plate 8B. That is, the metal plate 8B is not disposed directly above the four corners of the semiconductor chip 4PL, and the four corners of the semiconductor chip 4PL are exposed from the metal plate 8B. Thereby, in the appearance inspection after joining the metal plate 8B, the appearance of the adhesive layer 11b connecting the metal plate 8B and the semiconductor chip 4PL can be observed at the four corners of the semiconductor chip 4PL. As a result, the reliability and yield of the semiconductor device SM1 can be improved.

また、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ４（すなわち、上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳ）は、ワイヤＷＡ（単数または複数）を通じて、上記半導体チップ４Ｄの主面のパッド１３Ｄと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ４に接合され、ワイヤＷＡの他端は半導体チップ４Ｄのパッド１３Ｄに接合されている。   Also, the source electrode pad 15S4 of the semiconductor chip 4PL (that is, the source S of the low-side power MOS QL1) is electrically connected to the pad 13D on the main surface of the semiconductor chip 4D through the wire WA (single or plural). It is connected. That is, one end of the wire WA is joined to the source electrode pad 15S4 of the semiconductor chip 4PL, and the other end of the wire WA is joined to the pad 13D of the semiconductor chip 4D.

なお、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４のうち、パッド１５Ｓ４にはワイヤＷＡが接続されているが、パッド１５Ｓ１，１５Ｓ２，１５Ｓ３には金属板８Ｂが接続されており、ワイヤＷＡは接続されていない。しかしながら、上述のように、ソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４は、保護膜（半導体チップ４ＰＬの最上層の保護膜）の下層では一体的に形成されて電気的に接続されているため、パッド１５Ｓ１，１５Ｓ２，１５Ｓ３もパッド１５Ｓ４を介して、パッド１５Ｓ４に接続されたワイヤＷＡに電気的に接続され、更にこのワイヤＷＡを通じて半導体チップ４Ｄのパッド１３Ｄと電気的に接続された状態となっている。   Of the pads 15S1, 15S2, 15S3, and 15S4 for the source electrode of the semiconductor chip 4PL, the wire WA is connected to the pad 15S4, but the metal plate 8B is connected to the pads 15S1, 15S2, and 15S3. The wire WA is not connected. However, as described above, the source electrode pads 15S1, 15S2, 15S3, and 15S4 are integrally formed and electrically connected below the protective film (the uppermost protective film of the semiconductor chip 4PL). Therefore, the pads 15S1, 15S2, and 15S3 are also electrically connected to the wire WA connected to the pad 15S4 via the pad 15S4, and are further electrically connected to the pad 13D of the semiconductor chip 4D through the wire WA. It has become.

上記リード配線７ＬＢは、ダイパッド７Ｄ２の１つの角部の近傍に、ダイパッド７Ｄ２から離れた状態で隣接して配置されている。リード配線７ＬＢの平面形状は、ダイパッド７Ｄ２の１つの角部を挟んで交差する短辺と長辺に沿って延びる平面Ｌ字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。したがって、半導体装置ＳＭ１の電気的特性を向上させることができる。   The lead wiring 7LB is disposed adjacent to one corner of the die pad 7D2 while being separated from the die pad 7D2. The planar shape of the lead wiring 7LB is a plane L-shaped pattern extending along the short side and the long side that intersect with each other across one corner of the die pad 7D2. Thereby, since the current path of the main circuit can be shortened, inductance can be reduced. Therefore, the electrical characteristics of the semiconductor device SM1 can be improved.

また、リード配線７ＬＢには、上記複数のリード７Ｌのうちの複数のリード７Ｌ３が一体的に接続されている。すなわち、リード配線７ＬＢと複数のリード７Ｌ３とは、一体的に形成されている。この複数のリード７Ｌ３には、上記端子ＥＴ２が電気的に接続され、上記基準電位ＧＮＤが供給されるようになっている。従って、リード配線７ＬＢおよびそれに一体的に接続された複数のリード７Ｌ３は、グランド電位供給用のグランド端子部とみなすことができる。   A plurality of leads 7L3 among the plurality of leads 7L are integrally connected to the lead wiring 7LB. That is, the lead wiring 7LB and the plurality of leads 7L3 are integrally formed. The plurality of leads 7L3 are electrically connected to the terminal ET2, and are supplied with the reference potential GND. Therefore, the lead wiring 7LB and the plurality of leads 7L3 integrally connected thereto can be regarded as a ground terminal portion for supplying a ground potential.

このように複数のリード７Ｌ３をリード配線７ＬＢにまとめて接続したことにより、複数のリード７Ｌ３が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、基準電位ＧＮＤを強化することができる。このような構成は、ロウサイド用のパワーＭＯＳＱＬ１のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーＭＯＳＱＬ１のソース側のオン抵抗を低減できるので、パワーＭＯＳＱＬ１の導通損失を低減できる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、基準電位ＧＮＤを強化できるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。   Since the plurality of leads 7L3 are collectively connected to the lead wiring 7LB in this way, the volume can be increased as compared with the case where the plurality of leads 7L3 are divided, so that the wiring resistance can be reduced and the reference potential GND is set. Can be strengthened. Such a configuration is a configuration that takes into account that an increase in the on-resistance on the source side of the low-side power MOS QL1 greatly affects an increase in switching loss. That is, with the configuration as described above, the on-resistance on the source side of the power MOS QL1 can be reduced, so that the conduction loss of the power MOS QL1 can be reduced. Therefore, the voltage conversion efficiency of the non-insulated DC-DC converter 1 can be improved. In addition, since the reference potential GND can be strengthened, the operational stability of the non-insulated DC-DC converter 1 can be improved.

さらに、上記ダイパッド（ドライバ用チップ搭載部）７Ｄ３は、平面略矩形状に形成されている。このダイパッド７Ｄ３には、上記複数のリード７Ｌのうちの複数のリード７Ｌ４が一体的に接続されている。すなわち、ダイパッド７Ｄ３と複数のリード７Ｌ４とは、一体的に形成されている。このダイパッド７Ｄ３の主面（上面）上には、上記ドライバ回路ＤＲ１，ＤＲ２が形成された半導体チップ４Ｄが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッド７Ｄ３に向けた状態で搭載されている。   Further, the die pad (driver chip mounting portion) 7D3 is formed in a substantially rectangular shape on a plane. A plurality of leads 7L4 among the plurality of leads 7L are integrally connected to the die pad 7D3. That is, the die pad 7D3 and the plurality of leads 7L4 are integrally formed. On the main surface (upper surface) of the die pad 7D3, the semiconductor chip 4D on which the driver circuits DR1 and DR2 are formed faces the main surface (front surface, upper surface) upward and the rear surface (lower surface) faces the die pad. It is mounted in a state facing 7D3.

この半導体チップ４Ｄも平面矩形状に形成されている。３つの半導体チップ４ＰＨ，４ＰＬ，４Ｄは、その各々の中心が、パッケージＰＡの中心からずれて配置されている。半導体チップ４Ｄの主面に形成されたパッドのうち、半導体チップ４ＰＨ（パワーＭＯＳＱＨ１）とワイヤＷＡで接続されるパッド１３Ａ，１３Ｂは、半導体チップ４Ｄの主面において、半導体チップ４ＰＨと隣接する側の辺に沿って配置され、半導体チップ４ＰＬ（パワーＭＯＳＱＬ１）とワイヤＷＡで接続されるパッド１３Ｃ，１３Ｄは、半導体チップ４Ｄの主面において、半導体チップ４ＰＬと隣接する側の辺に沿って配置されている。これにより、ワイヤＷＡの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。   This semiconductor chip 4D is also formed in a planar rectangular shape. The three semiconductor chips 4PH, 4PL, and 4D are arranged such that their centers are shifted from the center of the package PA. Of the pads formed on the main surface of the semiconductor chip 4D, the pads 13A and 13B connected to the semiconductor chip 4PH (power MOSQH1) by the wire WA are on the side adjacent to the semiconductor chip 4PH on the main surface of the semiconductor chip 4D. The pads 13C and 13D arranged along the side and connected to the semiconductor chip 4PL (power MOSQL1) by the wire WA are arranged along the side adjacent to the semiconductor chip 4PL on the main surface of the semiconductor chip 4D. Yes. Thereby, since the length of the wire WA can be further shortened, the parasitic inductance generated in the wiring path can be further reduced.

また、半導体チップ４Ｄは、半導体チップ４Ｄと半導体チップ４ＰＨとの距離が、半導体チップ４Ｄと半導体チップ４ＰＬとの距離よりも短くなるように配置されている。そして、半導体チップ４Ｄと半導体チップ４ＰＨ（パワーＭＯＳＱＨ１のソース、ゲート）とを電気的に接続するワイヤＷＡの長さは、半導体チップ４Ｄと半導体チップ４ＰＬ（パワーＭＯＳＱＬ１のソース、ゲート）とを電気的に接続するワイヤＷＡよりも短く形成されている。これにより、半導体チップ４ＰＨのスイッチング損失を低減することができる。   Further, the semiconductor chip 4D is arranged such that the distance between the semiconductor chip 4D and the semiconductor chip 4PH is shorter than the distance between the semiconductor chip 4D and the semiconductor chip 4PL. The length of the wire WA that electrically connects the semiconductor chip 4D and the semiconductor chip 4PH (source and gate of the power MOS QH1) is such that the semiconductor chip 4D and the semiconductor chip 4PL (source and gate of the power MOS QL1) are electrically connected. It is formed shorter than the wire WA connected to the. Thereby, the switching loss of the semiconductor chip 4PH can be reduced.

また、半導体チップ４Ｄの主面には、上記パッド１３Ａ〜１３Ｄの他に、ドライバ回路ＤＲ１，ＤＲ２の各々の信号入力、または信号出力電極用のパッド１３Ｅおよび基準電位ＧＮＤ電極用のパッド１３Ｆが配置されている。このパッド１３Ｅは、複数本のワイヤＷＡを通じて、複数のリード７Ｌのうちの、ダイパッド７Ｄ１，７Ｄ２，７Ｄ３とは接続されていないリード７Ｌ５と電気的に接続されている。また、パッド１３Ｆは、複数本のワイヤＷＡを通じて、上記リード７Ｌ４（７Ｌ）と電気的に接続されている。   In addition to the pads 13A to 13D, the signal input or signal output electrode pad 13E and the reference potential GND electrode pad 13F of the driver circuits DR1 and DR2 are arranged on the main surface of the semiconductor chip 4D. Has been. The pad 13E is electrically connected to a lead 7L5 that is not connected to the die pads 7D1, 7D2, and 7D3 among the plurality of leads 7L through a plurality of wires WA. The pad 13F is electrically connected to the lead 7L4 (7L) through a plurality of wires WA.

上記のような半導体チップ４Ｄ，４ＰＨ，４ＰＬの平面積の違いは、以下の理由からである。すなわち、ドライバ回路ＤＲ１，ＤＲ２を有する半導体チップ４Ｄは、パワーＭＯＳＱＨ１，ＱＬ１のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ外形サイズを小さくしたい。これに対し、パワーＭＯＳＱＨ１，ＱＬ１では、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ４ＰＨ，４ＰＬの外形サイズは、半導体チップ４Ｄの外形サイズよりも大きく形成されている。さらに、図２に示したように、ロウサイド用のパワーＭＯＳＱＬ１は、ハイサイド用のパワーＭＯＳＱＨ１よりもオン時間が長いため、パワーＭＯＳＱＬ１のオン抵抗は、パワーＭＯＳＱＨ１のオン抵抗よりもさらに低減する必要がある。このため、半導体チップ４ＰＬの外形サイズは、半導体チップ４ＰＨの外形サイズよりも大きく形成されている。   The difference in plane area between the semiconductor chips 4D, 4PH, and 4PL as described above is as follows. That is, the semiconductor chip 4D having driver circuits DR1, DR2 since a control circuit for controlling the gate of the power MOS QH1, QL1, taking into account the size of the whole package, desirable to reduce as much as possible external size. On the other hand, in the power MOSs QH1 and QL1, it is desired to reduce the on-resistance generated in the transistor as much as possible. The on-resistance can be reduced by increasing the channel width per unit transistor cell area. For this reason, the outer size of the semiconductor chips 4PH and 4PL is formed larger than the outer size of the semiconductor chip 4D. Further, as shown in FIG. 2, since the low-side power MOS QL1 has a longer on-time than the high-side power MOS QH1, the on-resistance of the power MOS QL1 needs to be further reduced than the on-resistance of the power MOS QH1. is there. For this reason, the outer size of the semiconductor chip 4PL is formed larger than the outer size of the semiconductor chip 4PH.

次に、上記パワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨおよび上記パワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの構成について説明する。   Next, the configuration of the semiconductor chip 4PH on which the power MOS QH1 is formed and the semiconductor chip 4PL on which the power MOS QL1 is formed will be described.

図１６は、半導体チップ４ＰＨまたは半導体チップ４ＰＬの要部断面図である。図１７は、半導体チップ４ＰＨまたは半導体チップ４ＰＬの他の要部断面図であり、絶縁膜２８よりも上層の構造が示されている。図１８は、図１７に金属板８Ａ（半導体チップ４ＰＬの場合は金属板８Ｂ）およびワイヤＷＡを付加して示した断面図である。なお、以下では、半導体チップ４ＰＨの構成について図１６〜図１８を参照して説明するが、半導体チップ４ＰＬの構成についても基本的には同じ説明を適用することができ、その場合、半導体チップ４ＰＨ、パワーＭＯＳＱＨ１、パッド１２Ｇおよびパッド１２Ｓ１〜１２Ｓ４を、半導体チップ４ＰＬ、パワーＭＯＳＱＬ１、パッド１５Ｇおよびパッド１５Ｓ１〜１５Ｓ４にそれぞれ読み替えればよい。   FIG. 16 is a cross-sectional view of a main part of the semiconductor chip 4PH or the semiconductor chip 4PL. FIG. 17 is a cross-sectional view of another main part of the semiconductor chip 4PH or the semiconductor chip 4PL, and shows a structure above the insulating film. FIG. 18 is a cross-sectional view in which a metal plate 8A (a metal plate 8B in the case of the semiconductor chip 4PL) and a wire WA are added to FIG. In the following, the configuration of the semiconductor chip 4PH will be described with reference to FIGS. 16 to 18, but the same description can be basically applied to the configuration of the semiconductor chip 4PL. The power MOSQH1, the pad 12G, and the pads 12S1 to 12S4 may be read as the semiconductor chip 4PL, the power MOSQL1, the pad 15G, and the pads 15S1 to 15S4, respectively.

上記パワーＭＯＳＱＨ１は、半導体チップ４ＰＨを構成する半導体基板（以下、単に基板という）２１の主面に形成されている。図１６に示されるように、基板２１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）２１ａと、基板本体２１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）２１ｂとを有している。このため、基板２１は、いわゆるエピタキシャルウエハである。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、パワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＱＨ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳで形成されている。 The power MOS QH1 is formed on the main surface of a semiconductor substrate (hereinafter simply referred to as a substrate) 21 constituting the semiconductor chip 4PH. As shown in FIG. 16, the substrate 21 includes a substrate body (semiconductor substrate, semiconductor wafer) 21a made of, for example, n + -type single crystal silicon into which arsenic (As) is introduced, and a main surface of the substrate body 21a. And an epitaxial layer (semiconductor layer) 21b made of, for example, an n − type silicon single crystal. For this reason, the substrate 21 is a so-called epitaxial wafer. A field insulating film (element isolation region) 22 made of, for example, silicon oxide is formed on the main surface of the epitaxial layer 21b. A plurality of unit transistor cells constituting the power MOS QH1 are formed in an active region surrounded by the field insulating film 22 and the p-type well PWL1 below the field insulating film 22, and the power MOS QH1 includes the plurality of unit transistor cells in parallel. It is formed by being connected to. Each unit transistor cell is formed of, for example, an n-channel power MOS having a trench gate structure.

上記基板本体２１ａおよびエピタキシャル層２１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板２１（半導体チップ４ＰＨ）の裏面には、ドレイン電極用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＳＭ１においては、半導体チップ４ＰＨのこの裏面電極ＢＥは、上記接着層１１ａを介して上記ダイパッド７Ｄ１（メッキ層９ａ）に接合されて電気的に接続される。一方、半導体チップ４ＰＬの場合は、半導体チップ４ＰＬの裏面電極ＢＥは、上記接着層１１ａを介して上記ダイパッド７Ｄ２（メッキ層９ｂ）に接合されて電気的に接続される。   The substrate body 21a and the epitaxial layer 21b have a function as a drain region of the unit transistor cell. On the back surface of the substrate 21 (semiconductor chip 4PH), a back electrode (back surface drain electrode, drain electrode) BE for a drain electrode is formed. The back electrode BE is formed by, for example, stacking a titanium (Ti) layer, a nickel (Ni) layer, and a gold (Au) layer in order from the back surface of the substrate 21. In the semiconductor device SM1, the back electrode BE of the semiconductor chip 4PH is joined and electrically connected to the die pad 7D1 (plating layer 9a) via the adhesive layer 11a. On the other hand, in the case of the semiconductor chip 4PL, the back electrode BE of the semiconductor chip 4PL is joined to and electrically connected to the die pad 7D2 (plating layer 9b) through the adhesive layer 11a.

また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域２４はソース用の半導体領域である。 Further, the p-type semiconductor region 23 formed in the epitaxial layer 21b has a function as a channel formation region of the unit transistor cell. Further, the n + type semiconductor region 24 formed on the p type semiconductor region 23 has a function as a source region of the unit transistor cell. Therefore, the semiconductor region 24 is a source semiconductor region.

また、基板２１には、その主面から基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。また、溝２５内には、上記ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物（例えばリン）が添加された多結晶シリコン膜からなる。ゲート電極２７は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１６の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。 Further, the substrate 21 has a groove 25 extending from the main surface thereof in the thickness direction of the substrate 21. Groove 25 penetrates the n + -type semiconductor region n + -type semiconductor region 24 and the p-type semiconductor region 23 from the upper surface 24 are formed so as to terminate in the epitaxial layer 21b of the lower layer. A gate insulating film 26 made of, for example, silicon oxide is formed on the bottom and side surfaces of the groove 25. A gate electrode 27 is embedded in the trench 25 with the gate insulating film 26 interposed therebetween. The gate electrode 27 is made of, for example, a polycrystalline silicon film to which an n-type impurity (for example, phosphorus) is added. The gate electrode 27 has a function as the gate electrode of the unit transistor cell. On part of the field insulating film 22, a gate lead-out wiring part 27a made of the same conductive film as the gate electrode 27 is formed. The gate electrode 27 and the gate lead-out wiring part 27a are: They are integrally formed and electrically connected to each other. In the region not shown in the cross-sectional view of FIG. 16, the gate electrode 27 and the gate lead-out wiring portion 27a are integrally connected. The gate lead-out wiring part 27a is electrically connected to the gate wiring 30G through a contact hole 29a formed in the insulating film 28 covering it.

一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、上記ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜、例えばアルミニウム膜（またはアルミニウム合金膜）を形成し、この金属膜（アルミニウム膜またはアルミニウム合金膜）をパターニングすることにより形成することができる。このため、ゲート配線３０Ｇおよびソース配線３０Ｓは、アルミニウム膜またはアルミニウム合金膜などからなる。 On the other hand, the source line 30S is electrically connected to the source n + -type semiconductor region 24 through a contact hole 29b formed in the insulating film 28. Further, the source line 30S is electrically connected to a p + type semiconductor region 31 formed between the n + type semiconductor region 24 and adjacent to the n + type semiconductor region 24 above the p type semiconductor region 23. The p-type semiconductor region 23 for formation is electrically connected. In the gate wiring 30G and the source wiring 30S, a metal film such as an aluminum film (or an aluminum alloy film) is formed on the insulating film 28 in which the contact holes 29a and 29b are formed so as to fill the contact holes 29a and 29b. It can be formed by patterning a film (aluminum film or aluminum alloy film). Therefore, the gate wiring 30G and the source wiring 30S are made of an aluminum film or an aluminum alloy film.

ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップ４ＰＨの最上層の膜（絶縁膜）である。   The gate wiring 30G and the source wiring 30S are covered with a protective film (insulating film) 32 made of polyimide resin or the like. This protective film 32 is the uppermost film (insulating film) of the semiconductor chip 4PH.

保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分がゲート電極用の上記パッド１２Ｇであり、開口部３３から露出するソース配線３０Ｓ部分がソース電極用の上記パッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４である。上記のようにソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４は、最上層では保護膜３２によって分離されているが、ソース配線３０Ｓを通じて互いに電気的に接続されている。   An opening 33 is formed in a part of the protective film 32 so as to expose a part of the gate wiring 30G and the source wiring 30S in the lower layer, and a portion of the gate wiring 30G exposed from the opening 33 is a gate. The portion of the source wiring 30S exposed from the opening 33, which is the electrode pad 12G, is the pad 12S1, 12S2, 12S3, 12S4 for the source electrode. As described above, the source electrode pads 12S1, 12S2, 12S3, and 12S4 are separated from each other by the protective film 32 in the uppermost layer, but are electrically connected to each other through the source wiring 30S.

パッド１２Ｇ，１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４の表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４が形成されている。金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能を有している。   A metal layer 34 is formed on the surfaces of the pads 12G, 12S1, 12S2, 12S3, and 12S4 (that is, on the gate wiring 30G and the source wiring 30S exposed at the bottom of the opening 33) by plating or the like. . The metal layer 34 is formed by a laminated film of a metal layer 34a formed on the gate wiring 30G and the source wiring 30S and a metal layer 34b formed thereon. The lower metal layer 34a is made of nickel (Ni), for example, and mainly has a function of suppressing or preventing oxidation of aluminum in the underlying gate wiring 30G and the source wiring 30S. Further, the upper metal layer 34b is made of, for example, gold (Au) and mainly has a function of suppressing or preventing oxidation of nickel in the underlying metal layer 34a.

半導体装置ＳＭ１においては、図１８に示されるように、半導体チップ４ＰＨのパッド１２Ｓ１，１２Ｓ２に金属板８Ａが接着層１１ｂを介して接合され、半導体チップ４ＰＨのパッド１２Ｇ，１２Ｓ４にワイヤＷＡが接続される。一方、半導体チップ４ＰＬの場合は、半導体チップ４ＰＬのパッド１５Ｓ１，１５Ｓ２，１５Ｓ３に金属板８Ｂが接着層１１ｂを介して接合され、半導体チップ４ＰＬのパッド１５ＧにワイヤＷＡが接続される。   In the semiconductor device SM1, as shown in FIG. 18, the metal plate 8A is bonded to the pads 12S1 and 12S2 of the semiconductor chip 4PH via the adhesive layer 11b, and the wires WA are connected to the pads 12G and 12S4 of the semiconductor chip 4PH. The On the other hand, in the case of the semiconductor chip 4PL, the metal plate 8B is bonded to the pads 15S1, 15S2, and 15S3 of the semiconductor chip 4PL via the adhesive layer 11b, and the wire WA is connected to the pad 15G of the semiconductor chip 4PL.

パッド１２Ｇ，１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４の表面に金属層３４を形成したことにより、ゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの表面の酸化を抑制または防止することができる。このため、パッド１２Ｓ１，１２Ｓ２に対する接着層１１ｂの接着性を向上させることができるので、金属板８Ａとパッド１２Ｓ１，１２Ｓ２との接着力を向上させることができる。また、金属板８Ａとパッド１２Ｓ１，１２Ｓ２との接続部分での抵抗値の増大を回避することができる。   By forming the metal layer 34 on the surfaces of the pads 12G, 12S1, 12S2, 12S3, and 12S4, oxidation of the aluminum surfaces of the gate wiring 30G and the source wiring 30S can be suppressed or prevented. For this reason, since the adhesiveness of the contact bonding layer 11b with respect to pad 12S1, 12S2 can be improved, the adhesive force of 8 A of metal plates and pad 12S1, 12S2 can be improved. Further, it is possible to avoid an increase in resistance value at the connection portion between the metal plate 8A and the pads 12S1 and 12S2.

このようなハイサイド用のパワーＭＯＳＱＨ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップ４ＰＨの厚さ方向に沿って形成される。 The operating current of the unit transistor of the high-side power MOSQH1 is such that the side surface of the gate electrode 27 (that is, the side surface of the trench 25) is between the epitaxial layer 21b for drain and the n + -type semiconductor region 24 for source. ) Along the thickness direction of the substrate 21. That is, a channel is formed along the thickness direction of the semiconductor chip 4PH.

このように、半導体チップ４ＰＨ，４ＰＬは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板２１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。   Thus, the semiconductor chips 4PH and 4PL are semiconductor chips on which vertical MOSFETs (power MOSFETs) having a trench gate structure are formed. Here, the vertical MOSFET corresponds to a MOSFET in which the current between the source and the drain flows in the thickness direction of the semiconductor substrate (substrate 21) (direction substantially perpendicular to the main surface of the semiconductor substrate).

次に、図１９は上記非絶縁型ＤＣ−ＤＣコンバータ１を構成する電子部品の実装例の要部平面図、図２０は図１９の非絶縁型ＤＣ−ＤＣコンバータ１を矢印４０で示す方向から見た側面図である。   Next, FIG. 19 is a plan view of an essential part of an example of mounting electronic components constituting the non-insulated DC-DC converter 1, and FIG. FIG.

配線基板４１は、例えばプリント配線基板からなり、その主面には、パッケージＰＡ，ＰＦ，ＰＧおよびチップ部品ＣＡ，ＣＢ，ＣＣが搭載されている。なお、図１９では配線基板４１の配線４２ａ〜４２ｄの様子が分かるようにパッケージＰＡを透かして示している。また、図１９は、平面図であるが、図面を見易くするため、配線基板４１の配線４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅにハッチングを付してある。   The wiring board 41 is made of, for example, a printed wiring board, and packages PA, PF, PG and chip parts CA, CB, CC are mounted on the main surface thereof. In FIG. 19, the package PA is shown in a transparent manner so that the state of the wirings 42 a to 42 d of the wiring board 41 can be understood. Further, FIG. 19 is a plan view, but the wirings 42a, 42b, 42c, 42d, and 42e of the wiring board 41 are hatched to make the drawing easy to see.

パッケージＰＦには、上記制御回路３が形成され、パッケージＰＧには、上記負荷ＬＤが形成されている。チップ部品ＣＡには、上記コイルＬが形成され、チップ部品ＣＢには、上記入力コンデンサＣｉｎが形成され、チップ部品ＣＣには、上記出力コンデンサＣｏｕｔが形成されている。   The control circuit 3 is formed in the package PF, and the load LD is formed in the package PG. The coil L is formed in the chip component CA, the input capacitor Cin is formed in the chip component CB, and the output capacitor Cout is formed in the chip component CC.

入力電源ＶＩＮの供給用の端子ＥＴ１は、配線基板４１の配線４２ａを通じてパッケージＰＡ（半導体装置ＳＭ１）のリード７Ｌ１およびダイパッド７Ｄ１に電気的に接続されている。基準電位ＧＮＤの供給用の端子ＥＴ２は、配線基板４１の配線４２ｂを通じてパッケージＰＡ（半導体装置ＳＭ１）のリード７Ｌ３に電気的に接続されている。配線４２ａ，４２ｂ間には、チップ部品ＣＢ（入力コンデンサＣｉｎ）が電気的に接続されている。   The terminal ET1 for supplying the input power VIN is electrically connected to the lead 7L1 and the die pad 7D1 of the package PA (semiconductor device SM1) through the wiring 42a of the wiring board 41. The terminal ET2 for supplying the reference potential GND is electrically connected to the lead 7L3 of the package PA (semiconductor device SM1) through the wiring 42b of the wiring board 41. A chip component CB (input capacitor Cin) is electrically connected between the wirings 42a and 42b.

パッケージＰＡ（半導体装置ＳＭ１）のリード７Ｌ５には、配線基板４１の配線４２ｃを通じてパッケージＰＦ（制御回路３）のリード（端子）４３が電気的に接続されている。パッケージＰＡ（半導体装置ＳＭ１）の出力用の端子であるリード７Ｌ２およびダイパッド７Ｄ２は、配線基板４１の配線４２ｄを通じてチップ部品ＣＡ（コイルＬ）の一端に電気的に接続されている。チップ部品ＣＡ（コイルＬ）の他端は、配線基板４１の配線４２ｅに電気的に接続されている。   A lead (terminal) 43 of the package PF (control circuit 3) is electrically connected to the lead 7L5 of the package PA (semiconductor device SM1) through the wiring 42c of the wiring board 41. The lead 7L2 and the die pad 7D2, which are output terminals of the package PA (semiconductor device SM1), are electrically connected to one end of the chip component CA (coil L) through the wiring 42d of the wiring board 41. The other end of the chip component CA (coil L) is electrically connected to the wiring 42e of the wiring board 41.

この配線４２ｅには、パッケージＰＧ（負荷ＬＤ）の入力用のリード（端子）が電気的に接続されている。パッケージＰＧ（負荷ＬＤ）の基準電位用のリード（端子）は、上記配線４２ｂに電気的に接続されている。また、配線４２ｂ，４２ｅ間には、上記チップ部品ＣＣ（出力コンデンサＣｏｕｔ）が電気的に接続されている。   An input lead (terminal) for the package PG (load LD) is electrically connected to the wiring 42e. A lead (terminal) for reference potential of the package PG (load LD) is electrically connected to the wiring 42b. The chip component CC (output capacitor Cout) is electrically connected between the wirings 42b and 42e.

また、半導体装置ＳＭ１は配線基板４１に半田実装される、すなわち、半導体装置ＳＭ１の裏面（下面）で露出するリード７Ｌおよびダイパッド７Ｄ１，７Ｄ２は、配線基板４１の配線４２ａ〜４２ｄに半田を介して接合されて電気的に接続される。半導体装置ＳＭ１を配線基板４１に半田実装する際の半田リフロー時に、半導体装置ＳＭ１内の接着層１１ａ，１１ｂ，１１ｃを構成する半田が溶融しないように、半導体装置ＳＭ１内の接着層１１ａ，１１ｂ，１１ｃを構成する半田の融点を、半導体装置ＳＭ１を配線基板４１に半田実装する際の半田リフロー温度よりも高くしておくことが好ましい。例えば、上記接着層１１ａ，１１ｂ，１１ｃを高融点半田（例えば融点３２０℃程度）により構成し、半導体装置ＳＭ１を配線基板４１に半田実装する際の半田リフロー温度を２６０℃程度とすればよい。これにより、配線基板４１に実装した後の半導体装置ＳＭ１の信頼性を、より向上させることができる。   The semiconductor device SM1 is solder-mounted on the wiring board 41. That is, the leads 7L and the die pads 7D1 and 7D2 exposed on the back surface (lower surface) of the semiconductor device SM1 are soldered to the wirings 42a to 42d of the wiring board 41. Joined and electrically connected. At the time of solder reflow when the semiconductor device SM1 is solder-mounted on the wiring substrate 41, the adhesive layers 11a, 11b, 11b, 11b, 11b, 11b, 11b, 11b, 11c, 11b, 11c, 11b, 11c, 11c, 11c, The melting point of the solder constituting 11c is preferably set higher than the solder reflow temperature when the semiconductor device SM1 is solder-mounted on the wiring board 41. For example, the adhesive layers 11a, 11b, and 11c may be made of a high melting point solder (for example, a melting point of about 320 ° C.), and the solder reflow temperature when the semiconductor device SM1 is solder mounted on the wiring board 41 may be about 260 ° C. Thereby, the reliability of the semiconductor device SM1 after being mounted on the wiring board 41 can be further improved.

次に、本実施の形態の半導体装置ＳＭ１の製造方法の一例について説明する。   Next, an example of a method for manufacturing the semiconductor device SM1 of the present embodiment will be described.

図２１は、本実施の形態の半導体装置ＳＭ１の製造工程の一例を示す製造プロセスフロー図（工程フロー図）である。図２２および図２３は、本実施の形態の半導体装置の製造に用いられるリードフレーム５１の平面図（上面図）である。図２４は、図２３のＹ２−Ｙ２線の断面図であり、図２３のＹ２−Ｙ２線の位置は、上記図６のＹ１−Ｙ１線の位置に対応するものである。また、図２２および図２３は、リードフレーム５１の同じ領域が示されているが、図２２はメッキ層９形成前の段階のリードフレーム５１が示され、図２３はメッキ層９形成後の段階のリードフレーム５１が示されている。なお、図２３は平面図であるが、図面を見易くするために、図２３においてはメッキ層９にハッチングを付してある。また、図２２および図２３には、リードフレーム５１のうち、一つのパッケージＰＡ（半導体装置ＳＭ１）に対応する領域（そこから１つの半導体装置ＳＭ１が製造される領域）が示されている。実際には、リードフレーム５１は、図２２および図２３に示される構造を単位構造として、この単位構造が複数連結された（繰り返された）多連のリードフレームである。   FIG. 21 is a manufacturing process flowchart (process flowchart) showing an example of a manufacturing process of the semiconductor device SM1 of the present embodiment. 22 and 23 are plan views (top views) of the lead frame 51 used for manufacturing the semiconductor device of the present embodiment. 24 is a cross-sectional view taken along line Y2-Y2 of FIG. 23, and the position of line Y2-Y2 of FIG. 23 corresponds to the position of line Y1-Y1 of FIG. 22 and FIG. 23 show the same region of the lead frame 51. FIG. 22 shows the lead frame 51 before the plating layer 9 is formed, and FIG. 23 shows the stage after the plating layer 9 is formed. A lead frame 51 is shown. Although FIG. 23 is a plan view, in order to make the drawing easy to see, the plated layer 9 is hatched in FIG. 22 and 23 show a region (a region from which one semiconductor device SM1 is manufactured) corresponding to one package PA (semiconductor device SM1) in the lead frame 51. Actually, the lead frame 51 is a multiple lead frame in which a plurality of unit structures are connected (repeated) with the structure shown in FIGS. 22 and 23 as a unit structure.

半導体装置ＳＭ１（パッケージＰＡ）を製造するには、まず、リードフレーム５１および半導体チップ４ＰＨ，４ＰＬ，４Ｄを準備する（図２１のステップＳ１）。   To manufacture the semiconductor device SM1 (package PA), first, the lead frame 51 and the semiconductor chips 4PH, 4PL, 4D are prepared (step S1 in FIG. 21).

リードフレーム５１は、金属材料により形成されているが、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅または銅合金で形成することが好ましい。リードフレーム５１は、例えば次のようにして準備することができる。   The lead frame 51 is formed of a metal material, but is preferably formed of copper or a copper alloy in that it is easy to process, has high thermal conductivity, and is relatively inexpensive. The lead frame 51 can be prepared as follows, for example.

すなわち、まず、銅または銅合金からなる金属板をフォトリソグラフィ技術およびエッチング技術などを用いて加工することにより、図２２に示されるように、半導体装置ＳＭ１を構成するのに必要なダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢを一体的に有するリードフレーム５１を作製する。ダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢは、リードフレーム５１のフレーム枠（図示せず）などに連結されて保持されている。それから、図２３および図２４に示されるように、リードフレーム５１のダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの上面に、上記メッキ層９を形成する。この際、リードフレーム５１において、メッキ層９を形成しない領域をレジスト膜で覆ってからめっき処理（好ましくは電解めっき処理）を施すことで、リードフレーム５１のダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの上面に上記メッキ層９、すなわち上記メッキ層９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２，９ｆを形成する。また、レジスト膜の代わりにゴムマスクなどを用いてメッキ層９を形成することもできる。なお、メッキ層９形成の際にレジスト膜を用いれば、メッキ層９のパターン精度を、より高めることができる。ダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの上面において、上記メッキ層９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２，９ｆがどの領域に形成されるかは、上述の通りであるので、ここではその説明は省略する。このようにして、メッキ層９（９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２，９ｆ）が形成されたリードフレーム５１が準備される。   That is, first, by processing a metal plate made of copper or a copper alloy using a photolithography technique, an etching technique, and the like, as shown in FIG. 22, die pads 7D1 to 7D3 necessary for configuring the semiconductor device SM1. Then, the lead frame 51 having the lead 7L and the lead wiring 7LB integrally is manufactured. The die pads 7D1 to 7D3, the lead 7L, and the lead wiring 7LB are connected to and held by a frame frame (not shown) of the lead frame 51 and the like. Then, as shown in FIGS. 23 and 24, the plating layer 9 is formed on the top surfaces of the die pads 7D1 to 7D3, the leads 7L, and the lead wirings 7LB of the lead frame 51. At this time, a region of the lead frame 51 where the plating layer 9 is not formed is covered with a resist film, and then a plating process (preferably an electrolytic plating process) is performed, so that the die pads 7D1 to 7D3, leads 7L, and lead wiring of the lead frame 51 are applied. The plating layer 9, that is, the plating layers 9a, 9b, 9c, 9d, 9e1, 9e2, and 9f are formed on the upper surface of 7LB. Also, the plating layer 9 can be formed using a rubber mask or the like instead of the resist film. If a resist film is used when forming the plating layer 9, the pattern accuracy of the plating layer 9 can be further increased. Since the areas where the plating layers 9a, 9b, 9c, 9d, 9e1, 9e2, and 9f are formed on the upper surfaces of the die pads 7D1 to 7D3, the leads 7L, and the lead wirings 7LB are as described above, here The description is omitted. In this way, the lead frame 51 on which the plating layer 9 (9a, 9b, 9c, 9d, 9e1, 9e2, 9f) is formed is prepared.

また、半導体チップ４ＰＨ，４ＰＬ，４Ｄは、それぞれ、半導体ウエハ（半導体基板）に必要な半導体素子などを形成してから、ダイシングなどにより半導体ウエハを各半導体チップに分離することなどにより、準備することができる。なお、半導体チップ４Ｄ，４ＰＨ，４ＰＬは、それぞれ別々の半導体ウエハを用いて形成される。   The semiconductor chips 4PH, 4PL, and 4D are prepared by forming necessary semiconductor elements on the semiconductor wafer (semiconductor substrate) and then separating the semiconductor wafer into the respective semiconductor chips by dicing or the like. Can do. The semiconductor chips 4D, 4PH, and 4PL are formed using different semiconductor wafers.

ステップＳ１において、先にリードフレーム５１を準備してから半導体チップ４ＰＨ，４ＰＬ，４Ｄを準備しても、先に半導体チップ４ＰＨ，４ＰＬ，４Ｄを準備してからリードフレーム５１を準備しても、あるいは、リードフレーム５１と半導体チップ４ＰＨ，４ＰＬ，４Ｄとを同時に準備してもよい。   In step S1, the semiconductor chip 4PH, 4PL, 4D is prepared after preparing the lead frame 51 first, or the lead frame 51 is prepared after preparing the semiconductor chips 4PH, 4PL, 4D first, Alternatively, the lead frame 51 and the semiconductor chips 4PH, 4PL, 4D may be prepared simultaneously.

ステップＳ１でリードフレーム５１および半導体チップ４ＰＨ，４ＰＬ，４Ｄを準備した後、リードフレーム５１のダイパッド７Ｄ１，７Ｄ２，７Ｄ３上に、半導体チップ４ＰＨ，４ＰＬ，４Ｄをダイボンディングする（図２１のステップＳ２）。図２５および図２６は、それぞれステップＳ２のダイボンディング工程を行なった段階の平面図（図２５）および断面図（図２６）であり、上記図２３および図２４に対応する平面図および断面図が示されている。   After preparing the lead frame 51 and the semiconductor chips 4PH, 4PL, 4D in step S1, the semiconductor chips 4PH, 4PL, 4D are die-bonded on the die pads 7D1, 7D2, 7D3 of the lead frame 51 (step S2 in FIG. 21). . 25 and 26 are a plan view (FIG. 25) and a cross-sectional view (FIG. 26), respectively, at the stage where the die bonding process of step S2 has been performed, and the plan view and cross-sectional view corresponding to FIG. 23 and FIG. It is shown.

ステップＳ２のダイボンディング工程では、ダイパッド７Ｄ１の上面のメッキ層９ａ上、ダイパッド７Ｄ２の上面のメッキ層９ｂ上、およびダイパッド７Ｄ３の上面のメッキ層９ｄ上に、それぞれ半田ペースト１１を配置（塗布、供給）してから、ダイパッド７Ｄ１，７Ｄ２，７Ｄ３の上面のメッキ層９ａ，９ｂ，９ｄ上に、半田ペースト１１を介して半導体チップ４ＰＨ，４ＰＬ，４Ｄを搭載（配置）する。すなわち、ダイパッド７Ｄ１の上面のメッキ層９ａ上、ダイパッド７Ｄ２の上面のメッキ層９ｂ上、およびダイパッド７Ｄ３の上面のメッキ層９ｄ上に、それぞれ半田ペースト１１を介して半導体チップ４ＰＨ，４ＰＬ，４Ｄを搭載する。なお、半導体チップ４ＰＨ，４ＰＬ，４Ｄは、その主面（ボンディングパッド形成側の主面）を上に向け、かつ、その裏面をダイパッド７Ｄ１，７Ｄ２，７Ｄ３に対向させた状態で、半田ペースト１１を介してダイパッド７Ｄ１，７Ｄ２，７Ｄ３の上面のメッキ層９ａ，９ｂ，９ｄ上に搭載される。半田ペースト１１の粘着性により、半導体チップ４ＰＨ，４ＰＬ，４Ｄは、ダイパッド７Ｄ１，７Ｄ２，７Ｄ３（メッキ層９ａ，９ｂ，９ｄ）に仮接着（仮固定）される。半田ペースト１１は、例えば鉛（Ｐｂ）−錫（Ｓｎ）系の半田（例えば鉛−錫−銀−銅合金などからなる半田）を主材料として形成されている。   In the die bonding process of step S2, solder paste 11 is disposed (applied and supplied) on the plating layer 9a on the upper surface of the die pad 7D1, on the plating layer 9b on the upper surface of the die pad 7D2, and on the plating layer 9d on the upper surface of the die pad 7D3. After that, the semiconductor chips 4PH, 4PL, and 4D are mounted (arranged) on the plating layers 9a, 9b, and 9d on the upper surfaces of the die pads 7D1, 7D2, and 7D3 via the solder paste 11. That is, the semiconductor chips 4PH, 4PL, and 4D are mounted on the plating layer 9a on the upper surface of the die pad 7D1, the plating layer 9b on the upper surface of the die pad 7D2, and the plating layer 9d on the upper surface of the die pad 7D3 via the solder paste 11, respectively. To do. The semiconductor chips 4PH, 4PL, and 4D have the main surface (the main surface on the bonding pad formation side) facing upward and the back surface of the semiconductor chips 4PH, 4PL, and 4D facing the die pads 7D1, 7D2, and 7D3. And mounted on the plating layers 9a, 9b, 9d on the upper surface of the die pads 7D1, 7D2, 7D3. Due to the adhesiveness of the solder paste 11, the semiconductor chips 4PH, 4PL, 4D are temporarily bonded (temporarily fixed) to the die pads 7D1, 7D2, 7D3 (plating layers 9a, 9b, 9d). The solder paste 11 is formed using, for example, lead (Pb) -tin (Sn) -based solder (for example, solder made of lead-tin-silver-copper alloy) as a main material.

ステップＳ２のダイボンディング工程の後、半田ペースト１１を介して半導体チップ４ＰＨ，４ＰＬ上に金属板８Ａ，８Ｂを搭載（配置）する（図２１のステップＳ３）。図２７および図２８は、それぞれステップＳ３の金属板８Ａ，８Ｂ搭載工程を行なった段階の平面図（図２７）および断面図（図２８）であり、上記図２３および図２４に対応する平面図および断面図が示されている。   After the die bonding process in step S2, the metal plates 8A and 8B are mounted (arranged) on the semiconductor chips 4PH and 4PL via the solder paste 11 (step S3 in FIG. 21). 27 and 28 are a plan view (FIG. 27) and a cross-sectional view (FIG. 28) at the stage where the metal plate 8A, 8B mounting step of step S3 is performed, respectively, and a plan view corresponding to FIG. 23 and FIG. And a cross-sectional view is shown.

ステップＳ３の金属板８Ａ，８Ｂ搭載工程では、まず、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２上、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３上、ダイパッド７Ｄ２の上面のメッキ層９ｃ上、およびリード配線７ＬＢの上面のメッキ層９ｅ１，９ｅ２上に、それぞれ半田ペースト１１を配置（塗布、供給）する。それから、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの平面位置を合わせ、半導体チップ４ＰＨ，４ＰＬ上に、半田ペースト１１を介して金属板８Ａ，８Ｂを搭載（配置）する。半田ペースト１１の粘着性により、金属板８Ａは、半導体チップ４ＰＨおよびダイパッド７Ｄ２（メッキ層９ｃ）に仮接着（仮固定）され、金属板８Ｂは、半導体チップ４ＰＬおよびリード配線７ＬＢ（メッキ層９ｅ１，９ｅ２）に仮接着（仮固定）される。   In the step of mounting the metal plates 8A, 8B in step S3, first, plating is performed on the source electrode pads 12S1, 12S2 of the semiconductor chip 4PH, on the source electrode pads 15S1, 15S2, 15S3 of the semiconductor chip 4PL, and on the upper surface of the die pad 7D2. Solder paste 11 is disposed (applied and supplied) on layer 9c and on plating layers 9e1 and 9e2 on the upper surface of lead wiring 7LB. Then, the planar positions of the metal plates 8A and 8B and the semiconductor chips 4PH and 4PL are aligned, and the metal plates 8A and 8B are mounted (arranged) on the semiconductor chips 4PH and 4PL via the solder paste 11. Due to the adhesiveness of the solder paste 11, the metal plate 8A is temporarily bonded (temporarily fixed) to the semiconductor chip 4PH and the die pad 7D2 (plating layer 9c), and the metal plate 8B is bonded to the semiconductor chip 4PL and the lead wiring 7LB (plating layer 9e1, 9e2) is temporarily bonded (temporarily fixed).

ステップＳ３の金属板８Ａ，８Ｂ搭載工程の後、半田リフロー処理（熱処理）を行う（図２１のステップＳ４）。図２９は、ステップＳ４の半田リフロー処理を行なった段階の断面図であり、上記図２４に対応する断面図が示されている。   After the metal plate 8A, 8B mounting process in step S3, a solder reflow process (heat treatment) is performed (step S4 in FIG. 21). FIG. 29 is a cross-sectional view at the stage where the solder reflow process in step S4 is performed, and a cross-sectional view corresponding to FIG. 24 is shown.

ステップＳ４の半田リフロー処理により、半田ペースト１１が溶融、固化（再固化）され、上記接着層１１ａ，１１ｂ，１１ｃとなる。すなわち、ステップＳ２のダイボンディング工程において半導体チップ４ＰＨ，４ＰＬ，４Ｄの裏面とダイパッド７Ｄ１，７Ｄ２，７Ｄ３の上面のメッキ層９ａ，９ｂ，９ｄとの間に介在させた半田ペースト１１が、ステップＳ４の半田リフロー処理で溶融、固化（再固化）して、上記接着層１１ａとなる。また、ステップＳ３の金属板８Ａ，８Ｂ搭載工程において、金属板８Ａと半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２との間、および金属板８Ｂと半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３との間に介在させた半田ペースト１１が、ステップＳ４の半田リフロー処理で溶融、固化（再固化）して、上記接着層１１ｂとなる。また、ステップＳ３の金属板８Ａ，８Ｂ搭載工程において、金属板８Ａとダイパッド７Ｄ２の上面のメッキ層９ｃとの間、および金属板８Ｂとリード配線７ＬＢの上面のメッキ層９ｅ１，９ｅ２との間に介在させた半田ペースト１１が、ステップＳ４の半田リフロー処理で溶融、固化（再固化）して、上記接着層１１ｃとなる。ステップＳ４の半田リフローの温度は、例えば３４０〜３５０℃程度とすることができる。また、半田ペースト１１を構成する半田の融点は、例えば３２０℃程度とすることができる。   By the solder reflow process in step S4, the solder paste 11 is melted and solidified (re-solidified) to form the adhesive layers 11a, 11b, and 11c. That is, the solder paste 11 interposed between the back surfaces of the semiconductor chips 4PH, 4PL, 4D and the plating layers 9a, 9b, 9d on the upper surfaces of the die pads 7D1, 7D2, 7D3 in the die bonding process of step S2 is performed in step S4. It is melted and solidified (re-solidified) by the solder reflow process to form the adhesive layer 11a. Further, in the step of mounting the metal plates 8A and 8B in step S3, between the metal plate 8A and the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH, and between the metal plate 8B and the source electrode pads 15S1 of the semiconductor chip 4PL. The solder paste 11 interposed between 15S2 and 15S3 is melted and solidified (re-solidified) by the solder reflow process in step S4, and becomes the adhesive layer 11b. Further, in the step of mounting the metal plates 8A and 8B in step S3, between the metal plate 8A and the plating layer 9c on the upper surface of the die pad 7D2, and between the metal plate 8B and the plating layers 9e1 and 9e2 on the upper surface of the lead wiring 7LB. The intervening solder paste 11 is melted and solidified (re-solidified) by the solder reflow process in step S4 to form the adhesive layer 11c. The temperature of the solder reflow in step S4 can be set to about 340 to 350 ° C., for example. Further, the melting point of the solder constituting the solder paste 11 can be set to about 320 ° C., for example.

ステップＳ４の半田リフロー処理により、半導体チップ４ＰＨ，４ＰＬ，４Ｄがダイパッド７Ｄ１〜７Ｄ３に固着（接合）されるとともに、金属板８Ａ，８Ｂが、半導体チップ４ＰＨ，４ＰＬ、ダイパッド７Ｄ２およびリード配線７ＬＢに固着（接合）される。ここで、金属板８Ａの第１部分８Ａ１の裏面（下面）が、接着層１１ｂを介して半導体チップ４ＰＨの主面のソース電極用のパッド１２Ｓ１，１２Ｓ２に接合（接着）され、金属板８Ａの第２部分８Ａ２の裏面（下面）が、接着層１１ｃを介してダイパッド７Ｄ２（メッキ層９ｃ）に接合（接着）される。また、金属板８Ｂの第１部分８Ｂ１の裏面（下面）が、接着層１１ｂを介して半導体チップ４ＰＬの主面のソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３に接合（接着）され、金属板８Ｂの第２部分８Ｂ２および第３部分８Ｂ３の裏面（下面）が、接着層１１ｃを介してリード配線７ＬＢ（メッキ層９ｅ１，９ｅ２）に接合（接着）される。   By the solder reflow process in step S4, the semiconductor chips 4PH, 4PL, 4D are fixed (bonded) to the die pads 7D1 to 7D3, and the metal plates 8A, 8B are fixed to the semiconductor chips 4PH, 4PL, the die pad 7D2 and the lead wiring 7LB. (Joined). Here, the back surface (lower surface) of the first portion 8A1 of the metal plate 8A is bonded (adhered) to the source electrode pads 12S1 and 12S2 on the main surface of the semiconductor chip 4PH via the adhesive layer 11b, and the metal plate 8A The back surface (lower surface) of the second portion 8A2 is bonded (adhered) to the die pad 7D2 (plated layer 9c) via the adhesive layer 11c. Further, the back surface (lower surface) of the first portion 8B1 of the metal plate 8B is bonded (adhered) to the source electrode pads 15S1, 15S2, and 15S3 on the main surface of the semiconductor chip 4PL via the adhesive layer 11b, and the metal plate 8B. The back surfaces (lower surfaces) of the second portion 8B2 and the third portion 8B3 are joined (adhered) to the lead wiring 7LB (plated layers 9e1, 9e2) through the adhesive layer 11c.

ステップＳ４の半田リフロー処理の後、洗浄処理を施す（図２１のステップＳ５）。ステップＳ５の洗浄処理では、例えば、ステップＳ４の半田リフロー処理で生じたフラックスをアルコール溶液等に浸漬することで除去した後、プラズマ洗浄処理を施すことで半導体チップ４Ｄのボンディングパッドやリードフレーム５１のリード７Ｌにおけるメッキ層９ｆの金属面を表出させる。   After the solder reflow process in step S4, a cleaning process is performed (step S5 in FIG. 21). In the cleaning process of step S5, for example, the flux generated in the solder reflow process of step S4 is removed by immersing in an alcohol solution or the like, and then a plasma cleaning process is performed to bond the bonding pads and the lead frame 51 of the semiconductor chip 4D. The metal surface of the plating layer 9f in the lead 7L is exposed.

ステップＳ５の洗浄工程の後、ワイヤボンディング工程を行なう（図２１のステップＳ６）。図３０は、ステップＳ６のワイヤボンディング工程を行なった段階の平面図であり、上記図２３に対応する平面図が示されている。   After the cleaning process in step S5, a wire bonding process is performed (step S6 in FIG. 21). FIG. 30 is a plan view of the stage where the wire bonding process of step S6 is performed, and a plan view corresponding to FIG. 23 is shown.

ステップＳ６のワイヤボンディング工程では、半導体チップ４ＰＨ，４ＰＬ，４Ｄのパッド間や、半導体チップ４ＰＨ，４Ｄのパッドとリード７Ｌ上のメッキ層９ｆとの間を、ワイヤＷＡで電気的に接続する。この際、上述のように、半導体チップ４ＰＨのパッド１２Ｇと半導体チップ４Ｄのパッド１３Ａとの間がワイヤＷＡで接続され、半導体チップ４ＰＨのパッド１２Ｓ３と半導体チップ４Ｄのパッド１３Ｂとの間がワイヤＷＡで接続される。また、半導体チップ４ＰＬのパッド１５Ｇと半導体チップ４Ｄのパッド１３Ｃとの間がワイヤＷＡで接続され、半導体チップ４ＰＬのパッド１５Ｓ４と半導体チップ４Ｄのパッド１３Ｄとの間がワイヤＷＡで接続される。また、半導体チップ４Ｄの上記パッド１３Ｅ，１３Ｆとリード７Ｌ上のメッキ層９ｆとの間がワイヤＷＡで接続され、半導体チップ４ＰＨのパッド１２Ｓ４とリード７Ｌ上のメッキ層９ｆとの間がワイヤＷＡで接続される。   In the wire bonding step of step S6, the pads of the semiconductor chips 4PH, 4PL, 4D and the pads of the semiconductor chips 4PH, 4D and the plating layer 9f on the lead 7L are electrically connected by the wire WA. At this time, as described above, the pad 12G of the semiconductor chip 4PH and the pad 13A of the semiconductor chip 4D are connected by the wire WA, and the pad WA of the semiconductor chip 4PH and the pad 13B of the semiconductor chip 4D are connected by the wire WA. Connected with. The pad 15G of the semiconductor chip 4PL and the pad 13C of the semiconductor chip 4D are connected by a wire WA, and the pad 15S4 of the semiconductor chip 4PL and the pad 13D of the semiconductor chip 4D are connected by a wire WA. The pads 13E and 13F of the semiconductor chip 4D and the plating layer 9f on the lead 7L are connected by a wire WA, and the pads WA of the semiconductor chip 4PH and the plating layer 9f on the lead 7L are connected by a wire WA. Connected.

ステップＳ６のワイヤボンディング工程の後、モールド工程（樹脂封止工程、例えばトランスファモールド工程）を行って、半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂを、パッケージＰＡを構成する樹脂で封止する（図２１のステップＳ７）。図３１は、ステップＳ７のモールド工程を行なった段階の断面図であり、上記図２４に対応する断面図が示されている。   After the wire bonding process in step S6, a molding process (resin sealing process, for example, transfer molding process) is performed to seal the semiconductor chips 4D, 4PH, 4PL and the metal plates 8A, 8B with a resin constituting the package PA. (Step S7 in FIG. 21). FIG. 31 is a cross-sectional view of the stage where the molding process of step S7 is performed, and a cross-sectional view corresponding to FIG. 24 is shown.

ステップＳ７のモールド工程の後、パッケージＰＡから露出するリードフレーム５１（リード７Ｌおよびダイパッド７Ｄ１〜７Ｄ３）の表面に、メッキ層（半田めっき層）１０を形成する（図２１のステップＳ８）。   After the molding process in step S7, a plating layer (solder plating layer) 10 is formed on the surface of the lead frame 51 (lead 7L and die pads 7D1 to 7D3) exposed from the package PA (step S8 in FIG. 21).

ステップＳ８のめっき処理の後、パッケージＰＡから突出するリードフレーム５１（リード７Ｌ）を切断、除去する（図２１のステップＳ９）。図３２は、ステップＳ９の切断工程を行なった段階の断面図であり、上記図２４に対応する断面図が示されている。この図３２は、上記図７に相当する。   After the plating process in step S8, the lead frame 51 (lead 7L) protruding from the package PA is cut and removed (step S9 in FIG. 21). FIG. 32 is a cross-sectional view at the stage where the cutting process of step S9 is performed, and a cross-sectional view corresponding to FIG. 24 is shown. FIG. 32 corresponds to FIG.

このようにして、半導体装置ＳＭ１が製造される。   In this way, the semiconductor device SM1 is manufactured.

次に、本実施の形態の半導体装置ＳＭ１において、ダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの主面（上面）に形成したメッキ層９について、より詳細に説明する。   Next, in the semiconductor device SM1 of the present embodiment, the plating layer 9 formed on the main surface (upper surface) of the die pads 7D1 to 7D3, the leads 7L, and the lead wirings 7LB will be described in more detail.

本実施の形態の半導体装置ＳＭ１においては、上記図１１などに示されるように、ダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの主面（上面）には、部分的にメッキ層９が形成されている。   In semiconductor device SM1 of the present embodiment, as shown in FIG. 11 and the like, plating layer 9 is partially formed on the main surfaces (upper surfaces) of die pads 7D1 to 7D3, leads 7L, and lead wiring 7LB. ing.

このうち、リード７Ｌの上面に形成されたメッキ層９（すなわちメッキ層９ｆ）は、ワイヤＷＡとリード７Ｌとの接続（圧着）の安定性を向上させるために設けられたものである。このため、半導体装置ＳＭ１が有する複数のリード７Ｌのうち、ワイヤＷＡが接続されるリード７Ｌの上面（ワイヤＷＡが接続される領域）にメッキ層９ｆが形成され、ワイヤＷＡが接続されないリード７Ｌの上面にはメッキ層９は形成されていない。   Among these, the plating layer 9 (that is, the plating layer 9f) formed on the upper surface of the lead 7L is provided in order to improve the stability of the connection (crimping) between the wire WA and the lead 7L. For this reason, among the plurality of leads 7L included in the semiconductor device SM1, the plated layer 9f is formed on the upper surface (region to which the wire WA is connected) of the lead 7L to which the wire WA is connected, and the lead 7L to which the wire WA is not connected is formed. The plating layer 9 is not formed on the upper surface.

ダイパッド７Ｄ１の上面に形成されたメッキ層９（すなわちメッキ層９ａ）は、その上に搭載する半導体チップ４ＰＨとダイパッド７Ｄ１との接着層（半田）１１ａによる接合の安定性を向上させたり、半導体チップ４ＰＨとダイパッド７Ｄ１とを接合する接着層（半田）１１ａの濡れ拡がりをメッキ層９ａ内に抑制するために設けられたものである。このため、ダイパッド７Ｄ１の上面のうち、半導体チップ４ＰＨが搭載される領域にメッキ層９ａが形成され、半導体チップ４ＰＨの平面寸法よりもダイパッド７Ｄ１の上面のメッキ層９ａの平面寸法が若干大きく、ダイパッド７Ｄ１の上面のメッキ層９ａは、その上に搭載された半導体チップ４ＰＨを平面的に内包している。例えば、ダイパッド７Ｄ１の上面において、半導体チップ４ＰＨの裏面の四辺からそれぞれ１００μｍ程度外側に広げた領域までメッキ層９ａが形成されている。これにより、ダイパッド７Ｄ１上への半導体チップ４ＰＨの接合信頼性をより向上させることができる。   The plated layer 9 (that is, the plated layer 9a) formed on the upper surface of the die pad 7D1 improves the stability of bonding by the adhesive layer (solder) 11a between the semiconductor chip 4PH and the die pad 7D1 mounted thereon, or the semiconductor chip. It is provided to suppress the wetting and spreading of the adhesive layer (solder) 11a that joins 4PH and the die pad 7D1 in the plating layer 9a. For this reason, a plating layer 9a is formed in a region where the semiconductor chip 4PH is mounted on the upper surface of the die pad 7D1, and the planar dimension of the plating layer 9a on the upper surface of the die pad 7D1 is slightly larger than the planar dimension of the semiconductor chip 4PH. The plating layer 9a on the upper surface of 7D1 includes the semiconductor chip 4PH mounted thereon in a plane. For example, on the upper surface of the die pad 7D1, the plating layer 9a is formed from the four sides of the back surface of the semiconductor chip 4PH to a region extending about 100 μm outward. Thereby, the joining reliability of the semiconductor chip 4PH on the die pad 7D1 can be further improved.

リード配線７ＬＢの上面に形成されたメッキ層９（すなわちメッキ層９ｅ１，９ｅ２）は、金属板８Ｂ（の第２部分８Ｂ２および第３部分８Ｂ３）とリード配線７ＬＢとの接着層（半田）１１ｃによる接合の安定性を向上させたり、金属板８Ｂ（の第２部分８Ｂ２および第３部分８Ｂ３）とリード配線７ＬＢとを接合する接着層（半田）１１ｃの濡れ拡がりをメッキ層９ｅ１，９ｅ２内に抑制するために設けられたものである。このため、リード配線７ＬＢの上面のうち、金属板８Ｂの第２部分８Ｂ２が接着層（半田）１１ｃを介して接合される領域と、金属板８Ｂの第３部分８Ｂ３が接着層（半田）１１ｃを介して接合される領域とに、それぞれメッキ層９ｅ１，９ｅ２が形成され、リード配線７ＬＢの上面の他の領域にはメッキ層９は形成されていない。   The plating layer 9 (that is, the plating layers 9e1 and 9e2) formed on the upper surface of the lead wiring 7LB is formed by an adhesive layer (solder) 11c between the metal plate 8B (second portion 8B2 and third portion 8B3 thereof) and the lead wiring 7LB. Improves the stability of the joint, and suppresses the wetting and spreading of the adhesive layer (solder) 11c that joins the metal plate 8B (the second part 8B2 and the third part 8B3) and the lead wiring 7LB to the plating layers 9e1 and 9e2. It is provided to do. Therefore, on the upper surface of the lead wiring 7LB, the region where the second portion 8B2 of the metal plate 8B is joined via the adhesive layer (solder) 11c and the third portion 8B3 of the metal plate 8B are the adhesive layer (solder) 11c. Plated layers 9e1 and 9e2 are formed in the regions joined through the lead wire 7LB, respectively, and the plated layer 9 is not formed in other regions on the upper surface of the lead wiring 7LB.

ここで、リード配線７ＬＢの上面に形成されたメッキ層９には、金属板８Ｂの第２部分８Ｂ２が接着層（半田）１１ｃを介して接合される領域に形成されたメッキ層９ｅ１と、金属板８Ｂの第３部分８Ｂ３が接着層（半田）１１ｃを介して接合される領域に形成されたメッキ層９ｅ２とがある。金属板８Ｂの第２部分８Ｂ２が接合されるリード配線７ＬＢの上面のメッキ層９ｅ１と、金属板８Ｂの第３部分８Ｂ３が接合されるリード配線７ＬＢの上面のメッキ層９ｅ２とは、リード配線７ＬＢの上面においてメッキ層９が形成されていない領域を間に介して、互いに離間している。金属板８Ｂの第２部分８Ｂ２の平面寸法よりもリード配線７ＬＢの上面のメッキ層９ｅ１の平面寸法が若干大きく、リード配線７ＬＢの上面のメッキ層９ｅ１は、そこに接合された金属板８Ｂの第２部分８Ｂ２を平面的に内包している。また、金属板８Ｂの第３部分８Ｂ３の平面寸法よりもリード配線７ＬＢの上面のメッキ層９ｅ２の平面寸法が若干大きく、リード配線７ＬＢの上面のメッキ層９ｅ２は、そこに接合された金属板８Ｂの第３部分８Ｂ３を平面的に内包している。   Here, the plating layer 9 formed on the upper surface of the lead wiring 7LB includes a plating layer 9e1 formed in a region where the second portion 8B2 of the metal plate 8B is bonded via an adhesive layer (solder) 11c, and a metal There is a plating layer 9e2 formed in a region where the third portion 8B3 of the plate 8B is bonded via an adhesive layer (solder) 11c. The plating layer 9e1 on the upper surface of the lead wiring 7LB to which the second portion 8B2 of the metal plate 8B is joined, and the plating layer 9e2 on the upper surface of the lead wiring 7LB to which the third portion 8B3 of the metal plate 8B is joined include the lead wiring 7LB. Are spaced apart from each other with a region where the plating layer 9 is not formed therebetween. The planar dimension of the plating layer 9e1 on the upper surface of the lead wiring 7LB is slightly larger than the planar dimension of the second portion 8B2 of the metal plate 8B, and the plating layer 9e1 on the upper surface of the lead wiring 7LB is the second dimension of the metal plate 8B bonded thereto. The two portions 8B2 are included in a plane. Further, the planar dimension of the plating layer 9e2 on the upper surface of the lead wiring 7LB is slightly larger than the planar dimension of the third portion 8B3 of the metal plate 8B, and the plating layer 9e2 on the upper surface of the lead wiring 7LB is bonded to the metal plate 8B. The third portion 8B3 is included in a plane.

また、ダイパッド７Ｄ２の上面において、半導体チップ４ＰＬが搭載される領域と、金属板８Ａの第２部分８Ａ２が接着層（半田）１１ｃを介して接合される領域とに、それぞれメッキ層９（すなわちメッキ層９ｂ，９ｃ）が形成されており、ダイパッド７Ｄ２の上面の他の領域にはメッキ層９は形成されていない。ここで、ダイパッド７Ｄ２の上面に形成されたメッキ層９には、半導体チップ４ＰＬが接着層（半田）１１ａを介して接合（搭載）される領域に形成されたメッキ層９ｂと、金属板８Ａの第２部分８Ａ２が接着層（半田）１１ｃを介して接合される領域に形成されたメッキ層９ｃとがある。金属板８Ａの第２部分８Ａ２が接合されるダイパッド７Ｄ２の上面のメッキ層９ｃと、半導体チップ４ＰＬが搭載（接合）されるダイパッド７Ｄ２の上面のメッキ層９ｂとは、ダイパッド７Ｄ２の上面においてメッキ層９が形成されていない領域を間に介して、互いに離間している。   In addition, on the upper surface of the die pad 7D2, a plating layer 9 (that is, a plating layer) is provided in a region where the semiconductor chip 4PL is mounted and a region where the second portion 8A2 of the metal plate 8A is bonded via an adhesive layer (solder) 11c. Layers 9b and 9c) are formed, and the plating layer 9 is not formed on the other region of the upper surface of the die pad 7D2. Here, the plated layer 9 formed on the upper surface of the die pad 7D2 includes a plated layer 9b formed in a region where the semiconductor chip 4PL is joined (mounted) via an adhesive layer (solder) 11a, and a metal plate 8A. There is a plating layer 9c formed in a region where the second portion 8A2 is joined via an adhesive layer (solder) 11c. The plating layer 9c on the upper surface of the die pad 7D2 to which the second portion 8A2 of the metal plate 8A is bonded and the plating layer 9b on the upper surface of the die pad 7D2 on which the semiconductor chip 4PL is mounted (bonded) are a plating layer on the upper surface of the die pad 7D2. They are separated from each other with a region where 9 is not formed therebetween.

ダイパッド７Ｄ２の上面に形成されたメッキ層９ｂは、その上に搭載する半導体チップ４ＰＬとダイパッド７Ｄ２との接着層（半田）１１ａによる接合の安定性を向上させたり、半導体チップ４ＰＬとダイパッド７Ｄ２とを接合する接着層（半田）１１ａの濡れ拡がりをメッキ層９ｂ内に抑制するために設けられたものである。このため、ダイパッド７Ｄ２の上面のうち、半導体チップ４ＰＬが搭載される領域にメッキ層９ｂが形成され、半導体チップ４ＰＬの平面寸法よりもダイパッド７Ｄ２の上面のメッキ層９ｂの平面寸法が若干大きく、ダイパッド７Ｄ２の上面のメッキ層９ｂは、その上に搭載された半導体チップ４ＰＬを平面的に内包している。例えば、ダイパッド７Ｄ２の上面において、半導体チップ４ＰＬの裏面の四辺からそれぞれ１００μｍ程度外側に広げた領域までメッキ層９ｂが形成されている。これにより、ダイパッド７Ｄ２上への半導体チップ４ＰＬの接合信頼性をより向上させることができる。   The plating layer 9b formed on the upper surface of the die pad 7D2 improves the stability of the bonding by the adhesive layer (solder) 11a between the semiconductor chip 4PL and the die pad 7D2 mounted thereon, or the semiconductor chip 4PL and the die pad 7D2. The adhesive layer (solder) 11a to be joined is provided in order to suppress wetting and spreading in the plating layer 9b. For this reason, a plating layer 9b is formed in a region where the semiconductor chip 4PL is mounted on the upper surface of the die pad 7D2, and the planar dimension of the plating layer 9b on the upper surface of the die pad 7D2 is slightly larger than the planar dimension of the semiconductor chip 4PL. The plating layer 9b on the upper surface of 7D2 includes the semiconductor chip 4PL mounted thereon in a plane. For example, on the upper surface of the die pad 7D2, the plating layer 9b is formed from the four sides of the back surface of the semiconductor chip 4PL to a region extending about 100 μm outward. Thereby, the joining reliability of the semiconductor chip 4PL on the die pad 7D2 can be further improved.

また、ダイパッド７Ｄ２の上面に形成されたメッキ層９ｃは、金属板８Ａ（の第２部分８Ａ２）とダイパッド７Ｄ２との接着層（半田）１１ｃによる接合の安定性を向上させたり、金属板８Ａ（の第２部分８Ａ２）とダイパッド７Ｄ２とを接合する接着層（半田）１１ｃの濡れ拡がりをメッキ層９ｃ内に抑制するために設けられたものである。金属板８Ａの第２部分８Ａ２の平面寸法よりもダイパッド７Ｄ２の上面のメッキ層９ｃの平面寸法が若干大きく、ダイパッド７Ｄ２の上面のメッキ層９ｃは、そこに接合された金属板８Ａの第２部分８Ａ２を平面的に内包している。   Further, the plating layer 9c formed on the upper surface of the die pad 7D2 improves the stability of bonding by the adhesive layer (solder) 11c between the metal plate 8A (second portion 8A2 thereof) and the die pad 7D2, or the metal plate 8A ( The second portion 8A2) and the die pad 7D2 are provided to suppress the wetting and spreading of the adhesive layer (solder) 11c in the plating layer 9c. The plane size of the plating layer 9c on the upper surface of the die pad 7D2 is slightly larger than the plane size of the second portion 8A2 of the metal plate 8A, and the plating layer 9c on the upper surface of the die pad 7D2 is the second portion of the metal plate 8A bonded thereto. 8A2 is included in a plane.

本実施の形態では、ダイパッド７Ｄ２の上面（主面）において、半導体チップ４ＰＬを搭載するメッキ層９ｂと、金属板８Ａ（の第２部分８Ａ２）を接合するメッキ層９ｃとを、それぞれ独立に設けて、互いに分離している。   In the present embodiment, on the upper surface (main surface) of the die pad 7D2, a plating layer 9b for mounting the semiconductor chip 4PL and a plating layer 9c for bonding the metal plate 8A (second portion 8A2 thereof) are provided independently. Are separated from each other.

ダイパッド７Ｄ３の上面に形成されたメッキ層９（すなわちメッキ層９ｄ）は、その上に搭載する半導体チップ４Ｄとダイパッド７Ｄ３との接着層（半田）１１ａによる接合の安定性を向上させたり、半導体チップ４Ｄとダイパッド７Ｄ３とを接合する接着層（半田）１１ａの濡れ拡がりをメッキ層９ｄ内に抑制するために設けられたものである。このため、ダイパッド７Ｄ３の上面のうち、半導体チップ４Ｄが搭載される領域にメッキ層９ｄが形成され、半導体チップ４Ｄの平面寸法よりもダイパッド７Ｄ３の上面のメッキ層９ｄの平面寸法が若干大きく、ダイパッド７Ｄ３の上面のメッキ層９ｄは、その上に搭載された半導体チップ４Ｄを平面的に内包している。例えば、ダイパッド７Ｄ３の上面において、半導体チップ４Ｄの裏面の四辺からそれぞれ１００μｍ程度外側に広げた領域までメッキ層９ｄが形成されている。これにより、ダイパッド７Ｄ３上への半導体チップ４Ｄの接合信頼性をより向上させることができる。   The plated layer 9 (that is, the plated layer 9d) formed on the upper surface of the die pad 7D3 improves the stability of bonding by the adhesive layer (solder) 11a between the semiconductor chip 4D and the die pad 7D3 mounted thereon, or the semiconductor chip. It is provided to suppress the wetting and spreading of the adhesive layer (solder) 11a that joins 4D and the die pad 7D3 in the plating layer 9d. For this reason, a plated layer 9d is formed in the region where the semiconductor chip 4D is mounted on the upper surface of the die pad 7D3, and the planar dimension of the plated layer 9d on the upper surface of the die pad 7D3 is slightly larger than the planar dimension of the semiconductor chip 4D. The plated layer 9d on the upper surface of 7D3 encloses the semiconductor chip 4D mounted thereon in a plane. For example, on the upper surface of the die pad 7D3, the plating layer 9d is formed from the four sides of the back surface of the semiconductor chip 4D to a region extending about 100 μm outward. Thereby, the joining reliability of the semiconductor chip 4D on the die pad 7D3 can be further improved.

図３３および図３４は、本発明者が検討した比較例の半導体装置の断面図（図３３）および平面透視図（図３４）であり、それぞれ本実施の形態の上記図７および図１１に対応するものである。なお、図３４は平面図であるが、図面を見易くするために、上記図１１と同様に図３４においても、メッキ層１０９にハッチングを付してある。   33 and 34 are a cross-sectional view (FIG. 33) and a plan perspective view (FIG. 34) of the semiconductor device of the comparative example examined by the present inventors, and correspond to FIGS. 7 and 11 of the present embodiment, respectively. To do. Although FIG. 34 is a plan view, in order to make the drawing easy to see, the plating layer 109 is also hatched in FIG. 34 as in FIG.

図３３および図３４の比較例の半導体装置では、本実施の形態のメッキ層９に相当するメッキ層１０９を形成しているが、本実施の形態とは異なり、ダイパッド７Ｄ２の上面において、半導体チップ４ＰＬを搭載する領域のメッキ層１０９と金属板８Ａを接合する領域のメッキ層１０９とをつなげて、１つの大面積パターンのメッキ層１０９を形成している。また、本実施の形態とは異なり、リード配線７ＬＢの上面において、金属板８Ｂの第２部分８Ｂ２を接合する領域のメッキ層１０９と金属板８Ｂの第３部分８Ｂ３を接合する領域のメッキ層１０９とをつなげて１つのパターンのメッキ層１０９を形成している。この場合、図３３および図３４に示されるように、ダイパッド７Ｄ２の上面の同じメッキ層１０９において、半導体チップ４ＰＬを半田１１１で接合し、かつ金属板８Ａを半田１１１で接合することになる。この比較例の場合、次のような問題があることが、本発明者の検討により分かった。   In the semiconductor device of the comparative example of FIG. 33 and FIG. 34, the plated layer 109 corresponding to the plated layer 9 of the present embodiment is formed. However, unlike the present embodiment, the semiconductor chip is formed on the upper surface of the die pad 7D2. The plating layer 109 in the region where 4PL is mounted and the plating layer 109 in the region where the metal plate 8A is joined are connected to form one large area pattern plating layer 109. Further, unlike the present embodiment, on the upper surface of the lead wiring 7LB, the plating layer 109 in the region where the second portion 8B2 of the metal plate 8B is joined and the plating layer 109 in the region where the third portion 8B3 of the metal plate 8B is joined. Are connected to each other to form a plating layer 109 having one pattern. In this case, as shown in FIGS. 33 and 34, in the same plating layer 109 on the upper surface of the die pad 7D2, the semiconductor chip 4PL is joined by the solder 111, and the metal plate 8A is joined by the solder 111. In the case of this comparative example, it has been found by the inventor's examination that there are the following problems.

すなわち、ダイパッド７Ｄ２の上面の同じメッキ層１０９に、半導体チップ４ＰＬと金属板８Ａとをそれぞれ半田１１１で接合する場合、半田リフロー工程（上記ステップＳ４に対応する工程）において、半導体チップ４ＰＬをダイパッド７Ｄ２に接合する半田１１１と、金属板８Ａをダイパッド７Ｄ２に接合する半田１１１とが、ダイパッド７Ｄ２上の同じメッキ層１０９上を濡れ拡がってつながり、相互に行き来する可能性がある。このため、半導体チップ４ＰＬをダイパッド７Ｄ２に接合する半田１１１の厚みが薄くなったり、逆に金属板８Ａをダイパッド７Ｄ２に接合する半田１１１の厚みが薄くなったり、あるいは金属板８Ａをダイパッド７Ｄ２に接合する半田１１１の移動に伴い金属板８Ａが移動してしまう可能性がある。   That is, when the semiconductor chip 4PL and the metal plate 8A are respectively joined to the same plating layer 109 on the upper surface of the die pad 7D2 by the solder 111, the semiconductor chip 4PL is attached to the die pad 7D2 in the solder reflow process (process corresponding to step S4 above). There is a possibility that the solder 111 that joins the metal plate 8A and the solder 111 that joins the metal plate 8A to the die pad 7D2 are wetted and spread on the same plating layer 109 on the die pad 7D2, and go back and forth. Therefore, the thickness of the solder 111 that joins the semiconductor chip 4PL to the die pad 7D2 is reduced, or the thickness of the solder 111 that joins the metal plate 8A to the die pad 7D2 is reduced, or the metal plate 8A is joined to the die pad 7D2. As the solder 111 moves, the metal plate 8A may move.

半導体チップ４ＰＬをダイパッド７Ｄ２に接合する半田１１１の厚みが薄くなると、半導体チップ４ＰＬの接合強度が低下したり、半導体チップ４ＰＬが傾いてしまう可能性がある。また、金属板８Ａをダイパッド７Ｄ２に接合する半田１１１の厚みが薄くなると、金属板８Ａの接合強度が低下する可能性が有る。また、半田１１１の厚みが薄いと、熱ストレスの歪に対して弱くなる。また、金属板８Ａが移動してしまうと、半導体チップ４ＰＨにおいて、不必要な部分に金属板８Ａが接触してしまい、ショート不良などを生じさせてしまう可能性がある。これらは、半導体装置の信頼性を低下させる。   If the thickness of the solder 111 that joins the semiconductor chip 4PL to the die pad 7D2 is reduced, the joining strength of the semiconductor chip 4PL may be reduced or the semiconductor chip 4PL may be inclined. Further, when the thickness of the solder 111 that joins the metal plate 8A to the die pad 7D2 is reduced, the joining strength of the metal plate 8A may be reduced. Moreover, if the thickness of the solder 111 is thin, it becomes weak against the distortion of the thermal stress. Further, if the metal plate 8A moves, the metal plate 8A may come into contact with unnecessary portions in the semiconductor chip 4PH, which may cause a short circuit failure. These deteriorate the reliability of the semiconductor device.

特に、ダイパッド７Ｄ２における金属板８Ａ接合部と、半導体チップ４ＰＬ搭載部とはかなり近接しているため、図３３および図３４の比較例のように、共通のメッキ層１０９に金属板８Ａと半導体チップ４ＰＬとを半田接続した場合、半田リフロー工程（上記ステップＳ４の半田リフローに対応する工程）において、半導体チップ４ＰＬを接合する半田１１１と、金属板８Ａを接合する半田１１１とがつながって相互に行き来しやすい。半田１１１の行き来を抑制するために、ダイパッド７Ｄ２上の共通のメッキ層１０９に金属板８Ａと半導体チップ４ＰＬとを半田接続する点は変えずに、ダイパッド７Ｄ２の上面における金属板８Ａ接合部と半導体チップ４ＰＬ搭載部との間の距離を離そうとすると、半導体装置の大型化（平面寸法の増大）を招いてしまう。   In particular, since the metal plate 8A joint portion in the die pad 7D2 and the semiconductor chip 4PL mounting portion are quite close to each other, the metal plate 8A and the semiconductor chip are formed on the common plating layer 109 as in the comparative example of FIGS. When 4PL is solder-connected, in the solder reflow process (process corresponding to the solder reflow in step S4), the solder 111 that joins the semiconductor chip 4PL and the solder 111 that joins the metal plate 8A are connected to and from each other. It's easy to do. In order to suppress the movement of the solder 111, the point that the metal plate 8A and the semiconductor chip 4PL are solder-connected to the common plating layer 109 on the die pad 7D2 is not changed, and the junction between the metal plate 8A and the semiconductor on the upper surface of the die pad 7D2 If the distance between the chip 4PL mounting portion is increased, the semiconductor device is increased in size (increase in planar dimensions).

それに対して、本実施の形態では、ダイパッド７Ｄ２の上面において、メッキ層９ｂとメッキ層９ｃとをつなげることなく、それぞれ独立して設けている。すなわち、ダイパッド７Ｄ２の上面において、金属板８Ａ（の第２部分８Ａ２）が接合されるメッキ層９ｃと、半導体チップ４ＰＬが搭載（接合）されるメッキ層９ｂとは、ダイパッド７Ｄ２の上面においてメッキ層９が形成されていない領域を間に介して、分離（離間）されている。   On the other hand, in the present embodiment, the plating layer 9b and the plating layer 9c are provided independently on the upper surface of the die pad 7D2 without being connected. That is, on the upper surface of the die pad 7D2, the plating layer 9c to which the metal plate 8A (second portion 8A2 thereof) is bonded and the plating layer 9b on which the semiconductor chip 4PL is mounted (bonded) are plated on the upper surface of the die pad 7D2. They are separated (separated) through a region where 9 is not formed.

このため、半導体チップ４ＰＬをダイパッド７Ｄ２に接合する接着層（半田）１１ａは、メッキ層９ｂ上を濡れ拡がることはできるが、濡れ拡がりはメッキ層９ｂの領域内に制限され、メッキ層９ｂ上の領域の外部にまで濡れ拡がることはできない。従って、半導体チップ４ＰＬをダイパッド７Ｄ２に接合する接着層（半田）１１ａは、金属板８Ａ（の第２部分８Ａ２）が接合されるメッキ層９ｃ上には、移動できない。同様に、金属板８Ａ（の第２部分８Ａ２）をダイパッド７Ｄ２に接合する接着層（半田）１１ｃは、メッキ層９ｃ上を濡れ拡がることはできるが、濡れ拡がりはメッキ層９ｃの領域内に制限され、メッキ層９ｃ上の領域の外部にまで濡れ拡がることはできない。従って、金属板８Ａ（の第２部分８Ａ２）をダイパッド７Ｄ２に接合する接着層（半田）１１ｃは、半導体チップ４ＰＬが接合されるメッキ層９ｂ上には、移動できない。   For this reason, the adhesive layer (solder) 11a that joins the semiconductor chip 4PL to the die pad 7D2 can wet and spread on the plating layer 9b, but the wet spreading is limited within the region of the plating layer 9b, and the plating layer 9b It cannot spread out of the area. Accordingly, the adhesive layer (solder) 11a that joins the semiconductor chip 4PL to the die pad 7D2 cannot move onto the plating layer 9c to which the metal plate 8A (second portion 8A2) is joined. Similarly, the adhesive layer (solder) 11c that joins the metal plate 8A (second portion 8A2 thereof) to the die pad 7D2 can wet and spread on the plated layer 9c, but the wet spread is limited within the region of the plated layer 9c. Thus, it cannot spread to the outside of the region on the plating layer 9c. Therefore, the adhesive layer (solder) 11c that joins the metal plate 8A (second portion 8A2 thereof) to the die pad 7D2 cannot move onto the plating layer 9b to which the semiconductor chip 4PL is joined.

このため、半導体チップ４ＰＬをダイパッド７Ｄ２（メッキ層９ｂ）に接合する接着層（半田）１１ａの厚みは、半導体チップ４ＰＬのダイボンディング前にダイパッド７Ｄ２のメッキ層９ｂ上に付与する半田量（メッキ層９ｂ上への上記半田ペースト１１の供給量）によって規定され、半導体チップ４ＰＬをダイパッド７Ｄ２（メッキ層９ｂ）に接合する接着層（半田）１１ａの厚みが変動するのを抑制または防止することができる。従って、半導体チップ４ＰＬをダイパッド７Ｄ２（メッキ層９ｂ）に接合する接着層（半田）１１ａの厚みが薄くなるのを防止できる。同様に、金属板８Ａ（の第２部分８Ａ２）をダイパッド７Ｄ２（メッキ層９ｃ）に接合する接着層（半田）１１ｃの厚みは、金属板８Ａの接合前にダイパッド７Ｄ２のメッキ層９ｃ上に付与する半田量（メッキ層９ｃ上への上記半田ペースト１１の供給量）によって規定され、金属板８Ａ（の第２部分８Ａ２）をダイパッド７Ｄ２（メッキ層９ｃ）に接合する接着層（半田）１１ｃの厚みが変動するのを抑制または防止することができる。従って、金属板８Ａ（の第２部分８Ａ２）をダイパッド７Ｄ２（メッキ層９ｃ）に接合する接着層（半田）１１ｃの厚みが薄くなるのを防止できる。これにより、半導体チップ４ＰＬの接合強度を向上させることができ、半導体チップ４ＰＬが傾くのを防止でき、金属板８Ａ（の第２部分８Ａ２）の接合強度を向上させることができる。また、接着層１１ａ，１１ｃの厚みが薄くなるのを防止できるので、熱ストレスの歪に対する耐久性を向上させることができる。また、金属板８Ａが移動してしまうのを抑制または防止することができ、ショート不良を防止できる。従って、半導体装置ＳＭ１およびそれを用いたＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）の信頼性を向上させることができる。   Therefore, the thickness of the adhesive layer (solder) 11a that joins the semiconductor chip 4PL to the die pad 7D2 (plating layer 9b) is the amount of solder (plating layer) applied on the plating layer 9b of the die pad 7D2 before die bonding of the semiconductor chip 4PL. The amount of the adhesive layer (solder) 11a that joins the semiconductor chip 4PL to the die pad 7D2 (plating layer 9b) can be suppressed or prevented. . Therefore, it is possible to prevent the thickness of the adhesive layer (solder) 11a that joins the semiconductor chip 4PL to the die pad 7D2 (plating layer 9b) from decreasing. Similarly, the thickness of the adhesive layer (solder) 11c for joining the metal plate 8A (second portion 8A2 thereof) to the die pad 7D2 (plating layer 9c) is provided on the plating layer 9c of the die pad 7D2 before joining the metal plate 8A. Of an adhesive layer (solder) 11c that is defined by the amount of solder to be applied (amount of supply of the solder paste 11 onto the plated layer 9c) and joins the metal plate 8A (second portion 8A2 thereof) to the die pad 7D2 (plated layer 9c). It is possible to suppress or prevent the thickness from changing. Therefore, it is possible to prevent the thickness of the adhesive layer (solder) 11c that joins the metal plate 8A (second portion 8A2 thereof) to the die pad 7D2 (plating layer 9c) from being reduced. Thereby, the joining strength of the semiconductor chip 4PL can be improved, the semiconductor chip 4PL can be prevented from being tilted, and the joining strength of the metal plate 8A (second portion 8A2 thereof) can be improved. Moreover, since it can prevent that the thickness of the contact bonding layers 11a and 11c becomes thin, durability with respect to distortion of a thermal stress can be improved. Further, the movement of the metal plate 8A can be suppressed or prevented, and a short circuit failure can be prevented. Therefore, the reliability of the semiconductor device SM1 and the DC-DC converter using the semiconductor device SM1 (here, the non-insulated DC-DC converter 1) can be improved.

なお、上述のように、メッキ層９ｂとメッキ層９ｃによって半田の濡れ広がりが制限されるため、半導体装置ＳＭ１においては、ダイパッド７Ｄ２の上面において、メッキ層９ｂとメッキ層９ｃとの間のメッキ層９が形成されていない領域上には、接着層（半田）１１ｃは配置されていない状態となっている。   As described above, since the solder wetting and spreading is limited by the plating layer 9b and the plating layer 9c, in the semiconductor device SM1, the plating layer between the plating layer 9b and the plating layer 9c is formed on the upper surface of the die pad 7D2. The adhesive layer (solder) 11c is not disposed on the region where 9 is not formed.

また、図１１に示されるメッキ層９ｂとメッキ層９ｃとの間の間隔（距離）Ｗ１は、１００μｍ以上（すなわちＷ１≧１００μｍ）が好ましい。これにより、上記ステップＳ４の半田リフロー工程において、半導体チップ４ＰＬをダイパッド７Ｄ２（メッキ層９ｂ）に接合する接着層（半田）１１ａと、金属板８Ａをダイパッド７Ｄ２（メッキ層９ｃ）に接合する接着層（半田）１１ｃとがつながって相互に行き来するのを、的確に防止することができるようになる。   Further, the interval (distance) W1 between the plating layer 9b and the plating layer 9c shown in FIG. 11 is preferably 100 μm or more (that is, W1 ≧ 100 μm). Thereby, in the solder reflow process in step S4, the adhesive layer (solder) 11a for joining the semiconductor chip 4PL to the die pad 7D2 (plating layer 9b) and the adhesive layer for joining the metal plate 8A to the die pad 7D2 (plating layer 9c). It is possible to accurately prevent the (solder) 11c from being connected to and from each other.

また、図１１に示されるメッキ層９ｂとメッキ層９ｃとの間の間隔（距離）Ｗ１は、１ｍｍ以下（すなわちＷ１≦１ｍｍ）が好ましい。これにより、半導体装置ＳＭ１の大型化（大面積化）を抑制できるとともに、抵抗増大を抑制できる。   Further, the distance (distance) W1 between the plating layer 9b and the plating layer 9c shown in FIG. 11 is preferably 1 mm or less (that is, W1 ≦ 1 mm). Thereby, an increase in size (an increase in area) of the semiconductor device SM1 can be suppressed, and an increase in resistance can be suppressed.

また、本実施の形態では、リード配線７ＬＢの上面において、メッキ層９ｅ１とメッキ層９ｅ２とをつなげることなく、それぞれ独立して設けている。すなわち、リード配線７ＬＢの上面において、金属板８Ｂの第２部分８Ｂ２が接合されるメッキ層９ｅ１と、金属板８Ｂの第３部分８Ｂ３が接合されるメッキ層９ｅ２とは、リード配線７ＬＢの上面においてメッキ層９が形成されていない領域を間に介して、分離（離間）されている。   In the present embodiment, the plating layer 9e1 and the plating layer 9e2 are provided independently on the upper surface of the lead wiring 7LB without being connected. That is, on the upper surface of the lead wiring 7LB, the plating layer 9e1 to which the second portion 8B2 of the metal plate 8B is bonded and the plating layer 9e2 to which the third portion 8B3 of the metal plate 8B is bonded are on the upper surface of the lead wiring 7LB. They are separated (separated) through a region where the plating layer 9 is not formed.

このため、金属板８Ｂの第２部分８Ｂ２をリード配線７ＬＢに接合する接着層（半田）１１ｃは、メッキ層９ｅ１上を濡れ拡がることはできるが、濡れ拡がりはメッキ層９ｅ１の領域内に制限され、メッキ層９ｅ１上の領域の外部にまで濡れ拡がることはできない。従って、金属板８Ｂの第２部分８Ｂ２をリード配線７ＬＢに接合する接着層（半田）１１ｃは、金属板８Ｂの第３部分８Ｂ３が接合されるメッキ層９ｅ２上には、移動できない。同様に、金属板８Ｂの第３部分８Ｂ３をリード配線７ＬＢに接合する接着層（半田）１１ｃは、メッキ層９ｅ２上を濡れ拡がることはできるが、濡れ拡がりはメッキ層９ｅ２の領域内に制限され、メッキ層９ｅ２上の領域の外部にまで濡れ拡がることはできない。従って、金属板８Ｂの第３部分８Ｂ３をリード配線７ＬＢに接合する接着層（半田）１１ｃは、金属板８Ｂの第２部分８Ｂ２が接合されるメッキ層９ｅ１上には、移動できない。   For this reason, the adhesive layer (solder) 11c for joining the second portion 8B2 of the metal plate 8B to the lead wiring 7LB can wet and spread on the plated layer 9e1, but the wet spread is limited within the region of the plated layer 9e1. In addition, it cannot spread to the outside of the region on the plating layer 9e1. Accordingly, the adhesive layer (solder) 11c that joins the second portion 8B2 of the metal plate 8B to the lead wiring 7LB cannot move onto the plating layer 9e2 to which the third portion 8B3 of the metal plate 8B is joined. Similarly, the adhesive layer (solder) 11c that joins the third portion 8B3 of the metal plate 8B to the lead wiring 7LB can spread over the plated layer 9e2, but the wet spread is limited within the region of the plated layer 9e2. In addition, it cannot spread to the outside of the region on the plating layer 9e2. Accordingly, the adhesive layer (solder) 11c that joins the third portion 8B3 of the metal plate 8B to the lead wiring 7LB cannot move onto the plating layer 9e1 to which the second portion 8B2 of the metal plate 8B is joined.

このため、金属板８Ｂの第２部分８Ｂ２をリード配線７ＬＢ（メッキ層９ｅ１）に接合する接着層（半田）１１ｃの厚みは、金属板８Ｂの接合前にリード配線７ＬＢのメッキ層９ｅ１上に付与する半田量（メッキ層９ｅ１上への上記半田ペースト１１の供給量）によって規定され、金属板８Ｂの第２部分８Ｂ２をリード配線７ＬＢ（メッキ層９ｅ１）に接合する接着層（半田）１１ｃの厚みが変動するのを抑制または防止することができる。従って、金属板８Ｂの第２部分８Ｂ２をリード配線７ＬＢ（メッキ層９ｅ１）に接合する接着層（半田）１１ｃの厚みが薄くなるのを防止できる。同様に、金属板８Ｂの第３部分８Ｂ３をリード配線７ＬＢ（メッキ層９ｅ２）に接合する接着層（半田）１１ｃの厚みは、金属板８Ｂの接合前にリード配線７ＬＢのメッキ層９ｅ２上に付与する半田量（メッキ層９ｅ２上への上記半田ペースト１１の供給量）によって規定され、金属板８Ｂの第３部分８Ｂ３をリード配線７ＬＢ（メッキ層９ｅ２）に接合する接着層（半田）１１ｃの厚みが変動するのを抑制または防止することができる。従って、金属板８Ｂの第３部分８Ｂ３をリード配線７ＬＢ（メッキ層９ｅ２）に接合する接着層（半田）１１ｃの厚みが薄くなるのを防止できる。これにより、金属板８Ｂ（の第２部分８Ｂ２および第３部分８Ｂ３）の接合強度を向上させることができ、また、接着層１１ｃの厚みが薄くなるのを防止できるので、熱ストレスの歪に対する耐久性を向上させることができる。また、金属板８Ｂが移動してしまうのを抑制または防止することができ、ショート不良を防止できる。従って、半導体装置ＳＭ１およびそれを用いたＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）の信頼性を向上させることができる。   For this reason, the thickness of the adhesive layer (solder) 11c for joining the second portion 8B2 of the metal plate 8B to the lead wiring 7LB (plating layer 9e1) is provided on the plating layer 9e1 of the lead wiring 7LB before joining the metal plate 8B. The thickness of the adhesive layer (solder) 11c that is defined by the amount of solder (the amount of the solder paste 11 supplied onto the plating layer 9e1) and joins the second portion 8B2 of the metal plate 8B to the lead wiring 7LB (plating layer 9e1). Can be suppressed or prevented. Therefore, it is possible to prevent the thickness of the adhesive layer (solder) 11c that joins the second portion 8B2 of the metal plate 8B to the lead wiring 7LB (plating layer 9e1). Similarly, the thickness of the adhesive layer (solder) 11c for joining the third portion 8B3 of the metal plate 8B to the lead wiring 7LB (plating layer 9e2) is provided on the plating layer 9e2 of the lead wiring 7LB before joining the metal plate 8B. The thickness of the adhesive layer (solder) 11c that is defined by the amount of solder (the amount of the solder paste 11 supplied onto the plating layer 9e2) and joins the third portion 8B3 of the metal plate 8B to the lead wiring 7LB (plating layer 9e2). Can be suppressed or prevented. Therefore, it is possible to prevent the thickness of the adhesive layer (solder) 11c that joins the third portion 8B3 of the metal plate 8B to the lead wiring 7LB (plating layer 9e2) from being reduced. As a result, the bonding strength of the metal plate 8B (the second portion 8B2 and the third portion 8B3 thereof) can be improved, and the thickness of the adhesive layer 11c can be prevented from being reduced. Can be improved. Moreover, it can suppress or prevent that the metal plate 8B moves, and can prevent a short circuit defect. Therefore, the reliability of the semiconductor device SM1 and the DC-DC converter using the semiconductor device SM1 (here, the non-insulated DC-DC converter 1) can be improved.

次に、本実施の形態で用いた金属板８Ａ，８Ｂの形状について、更に詳細に説明する。   Next, the shape of the metal plates 8A and 8B used in the present embodiment will be described in more detail.

図３５は、半導体装置ＳＭ１において、半導体チップ４ＰＨに金属板８Ａが接合された状態を示す平面図（上面図）である。上記図６において、半導体チップ４ＰＨおよび金属板８Ａのみを抜き出して拡大して示し、他の部材の図示を省略したものが、図３５に相当する。また、図３６は、半導体装置ＳＭ１において、半導体チップ４ＰＬに金属板８Ｂが接合された状態を示す平面図（上面図）である。上記図６において、半導体チップ４ＰＬおよび金属板８Ｂのみを抜き出して拡大して示し、他の部材の図示を省略したものが、図３６に相当する。   FIG. 35 is a plan view (top view) showing a state where the metal plate 8A is bonded to the semiconductor chip 4PH in the semiconductor device SM1. In FIG. 6, only the semiconductor chip 4PH and the metal plate 8A are extracted and enlarged, and the illustration of other members is omitted, which corresponds to FIG. FIG. 36 is a plan view (top view) showing a state in which the metal plate 8B is bonded to the semiconductor chip 4PL in the semiconductor device SM1. FIG. 36 corresponds to FIG. 36 in which only the semiconductor chip 4PL and the metal plate 8B are extracted and enlarged, and the other members are not shown in FIG.

金属板８Ａは、上述のように、半導体チップ４ＰＨの表面（上面）に設けられたソース電極用のパッド１２Ｓ１，１２Ｓ２に接続（半田接続）された第１部分（ハイサイドチップコンタクト部）８Ａ１と、ダイパッド７Ｄ２上に設けられたメッキ層９ｃに接続（半田接続）された第２部分（搭載部コンタクト部）８Ａ２と、両者を繋ぐ第３部分（中間部）８Ａ３とから構成されている。第３部分（中間部）８Ａ３は、半導体チップ４ＰＨの周縁部と接触しないように半導体チップ４ＰＨから遠ざかるように離間された形状を有している。   As described above, the metal plate 8A includes the first portion (high-side chip contact portion) 8A1 connected (soldered) to the source electrode pads 12S1 and 12S2 provided on the surface (upper surface) of the semiconductor chip 4PH. The second portion (mounting portion contact portion) 8A2 connected (soldered) to the plating layer 9c provided on the die pad 7D2 and the third portion (intermediate portion) 8A3 connecting the two. The third portion (intermediate portion) 8A3 has a shape separated from the semiconductor chip 4PH so as not to contact the peripheral edge of the semiconductor chip 4PH.

金属板８Ａの第１部分８Ａ１の下面（半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２の接合される領域）と、金属板８Ａの第２部分８Ａ２の下面（ダイパッド７Ｄ２上のメッキ層９ｃに接合される領域）には、メッキ層（図示せず）が形成されていればより好ましく、このメッキ層として好ましい材料（金属材料）は、メッキ層９に関して好ましい材料（金属材料）として例示したものと同様である。金属板８Ａの第１部分８Ａ１の下面と第２部分８Ａ２の下面とにメッキ層（好ましくは銀メッキ層）を設けることにより、金属板８Ａと半導体チップ４ＰＨのパッド１２Ｓ１，１２Ｓ２およびダイパッド７Ｄ２（メッキ層９ｃ）との接合強度を高めることができる。   The lower surface of the first portion 8A1 of the metal plate 8A (region where the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH are joined) and the lower surface of the second portion 8A2 of the metal plate 8A (on the plating layer 9c on the die pad 7D2). It is more preferable that a plating layer (not shown) is formed in the region to be joined, and a preferable material (metal material) for the plating layer is exemplified as a preferable material (metal material) for the plating layer 9. It is the same. By providing a plating layer (preferably a silver plating layer) on the lower surface of the first portion 8A1 and the lower surface of the second portion 8A2 of the metal plate 8A, the pads 12S1 and 12S2 and the die pad 7D2 (plating) of the metal plate 8A and the semiconductor chip 4PH are provided. The bonding strength with the layer 9c) can be increased.

金属板８Ａの第３部分（中間部）８Ａ３には、開口部（第１開口部）６１が形成されている。金属板８Ａの第３部分（中間部）８Ａ３において、開口部６１は、第１部分８Ａ１側から第２部分８Ａ２側に（すなわち第２方向Ｙに沿って）延在するように形成されており、好ましくは、第１方向Ｘの寸法よりも第２方向Ｙの寸法の方が大きい長方形状の平面形状を有している。金属板８Ａにおいて、開口部６１は、少なくとも１つ形成されるが、複数（ここでは２つ）形成されていればより好ましい。   An opening (first opening) 61 is formed in the third portion (intermediate portion) 8A3 of the metal plate 8A. In the third portion (intermediate portion) 8A3 of the metal plate 8A, the opening 61 is formed to extend from the first portion 8A1 side to the second portion 8A2 side (that is, along the second direction Y). Preferably, it has a rectangular planar shape in which the dimension in the second direction Y is larger than the dimension in the first direction X. In the metal plate 8A, at least one opening 61 is formed, but it is more preferable if a plurality (two in this case) are formed.

開口部６１を設けたことにより、金属板８Ａが熱応力によって変形し易くなるので、金属板８Ａと半導体チップ４ＰＨとの接合部（接着層１１ｂ）や金属板８Ａとダイパッド７Ｄ２との接合部（接着層１１ｃ）への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置ＳＭ１の信頼性を、より向上させることができる。   Since the opening 61 is provided, the metal plate 8A is easily deformed by thermal stress. Therefore, the joint between the metal plate 8A and the semiconductor chip 4PH (adhesive layer 11b) and the joint between the metal plate 8A and the die pad 7D2 ( The burden on the adhesive layer 11c) can be reduced. That is, since stress and strain can be reduced, the reliability of the semiconductor device SM1 can be further improved.

本実施の形態においては、図３５に示されるように、半導体チップ４ＰＨに金属板８Ａが接合された状態（上記ステップＳ４の半田リフロー工程以降）で、金属板８Ａに設けた開口部６１が、半導体チップ４ＰＨの表面（上面）に設けられたソース電極用のパッド１２Ｓ１，１２Ｓ２の一部と平面的に重なっている。すなわち、半導体チップ４ＰＨの上方から見て、金属板８Ａの開口部６１から、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２の一部が露出された状態となっている。図３５の場合は、金属板８Ａの開口部６１は、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１の一部と平面的に重なっており、半導体チップ４ＰＨの上方から見て、金属板８Ａの開口部６１から半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１の一部が露出された状態となっている。換言すれば、平面的に見て、金属板８Ａの開口部６１は、半導体チップ４ＰＨの長辺（半導体チップ４ＰＬに対向する側の長辺）を横切って、半導体チップ４ＰＨのソース電極用のパッド（ここではパッド１２Ｓ１）に達するまで延在している。   In the present embodiment, as shown in FIG. 35, the opening 61 provided in the metal plate 8A in a state where the metal plate 8A is bonded to the semiconductor chip 4PH (after the solder reflow process in step S4), A portion of the source electrode pads 12S1 and 12S2 provided on the surface (upper surface) of the semiconductor chip 4PH overlaps in a planar manner. That is, when viewed from above the semiconductor chip 4PH, the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH are partially exposed from the opening 61 of the metal plate 8A. In the case of FIG. 35, the opening 61 of the metal plate 8A overlaps with a part of the source electrode pad 12S1 of the semiconductor chip 4PH in plan view, and the opening of the metal plate 8A is viewed from above the semiconductor chip 4PH. A portion of the source electrode pad 12S1 of the semiconductor chip 4PH is exposed from the portion 61. In other words, when viewed in a plan view, the opening 61 of the metal plate 8A crosses the long side of the semiconductor chip 4PH (the long side on the side facing the semiconductor chip 4PL) and the pad for the source electrode of the semiconductor chip 4PH. It extends until it reaches (here, pad 12S1).

このようにするためには、金属板８Ａの第３部分（中間部）８Ａ３に形成した開口部６１が、金属板８Ａの第１部分８Ａ１の一部にも入っている（延長されている）ようにすればよい。すなわち、金属板８Ａの第１部分８Ａ１の一部にも開口部６１が延長されている（形成されている）ように、金属板８Ａの第３部分８Ａ３から第１部分８Ａ１の一部にかけて開口部６１を形成し、第１部分８Ａ１に開口部６１の一方の端部が位置するようにすればよい。これにより、金属板８Ａの第１部分８Ａ１が半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２に接合されるとともに、金属板８Ａの開口部６１から半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２の一部（ここではパッド１２Ｓ１の一部）を露出させることができる。   In order to do this, the opening 61 formed in the third portion (intermediate portion) 8A3 of the metal plate 8A is also included (extended) in a part of the first portion 8A1 of the metal plate 8A. What should I do? That is, the opening 61 extends from a part of the first part 8A1 of the metal plate 8A to a part of the first part 8A1 so that the opening 61 is extended (formed) in part of the first part 8A1 of the metal plate 8A. The portion 61 may be formed so that one end of the opening 61 is positioned in the first portion 8A1. Thus, the first portion 8A1 of the metal plate 8A is joined to the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH, and the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH from the opening 61 of the metal plate 8A. Part (here, part of the pad 12S1) can be exposed.

本実施の形態では、半導体チップ４ＰＨに金属板８Ａが接合された状態で、半導体チップ４ＰＨの上方から見て、金属板８Ａの開口部６１から、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２の一部が露出された状態となっている。このため、上記ステップＳ７のモールド（樹脂封止）工程を行なう前（好ましくは上記ステップＳ４の半田リフロー工程後で上記ステップＳ６のワイヤボンディング工程前）に、金属板８Ａの第１部分８Ａ１と半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２とを接合する接着層１１ｂの状態や量を、金属板８Ａの開口部６１から外観検査により観察することができる。すなわち、接着層１１ｂが過剰となっていないか（接着層１１ｂがパッド１２Ｓ１，１２Ｓ２上の領域よりも外部に溢れていないか）を、金属板８Ａの開口部６１から観察（確認）することができる。金属板８Ａの開口部６１からの観察により、接着層１１ｂが過剰となっていると判断された場合には、半導体チップ４ＰＨの上面のソース電極用パッド１２Ｓ１，１２Ｓ２と半導体チップ４ＰＨの側面（この側面はドレイン電位となっている）とが導電性の接着層１１ｂを介してショートする可能性があるため、選別、除去すればよく、以降の工程には、接着層１１ｂの状態や量が良好と判断されたものだけを送ることができる。これにより、半導体装置ＳＭ１の信頼性をより向上させることができ、また、組み立ての最終工程まで半導体装置ＳＭ１を製造しなくとも短絡等の不良の発生を見つけることができるため、半導体装置ＳＭ１の製造コストを低減でき、半導体装置ＳＭ１の製造歩留まりを向上させることができる。   In the present embodiment, when the metal plate 8A is bonded to the semiconductor chip 4PH, the source electrode pads 12S1, 12S2 of the semiconductor chip 4PH are viewed from the opening 61 of the metal plate 8A when viewed from above the semiconductor chip 4PH. Is partly exposed. Therefore, before performing the molding (resin sealing) process in step S7 (preferably after the solder reflow process in step S4 and before the wire bonding process in step S6), the first portion 8A1 of the metal plate 8A and the semiconductor The state and amount of the adhesive layer 11b joining the source electrode pads 12S1 and 12S2 of the chip 4PH can be observed from the opening 61 of the metal plate 8A by visual inspection. That is, it is possible to observe (confirm) from the opening 61 of the metal plate 8A whether the adhesive layer 11b is excessive (whether the adhesive layer 11b overflows outside the region on the pads 12S1, 12S2). it can. If it is determined from observation from the opening 61 of the metal plate 8A that the adhesive layer 11b is excessive, the source electrode pads 12S1 and 12S2 on the upper surface of the semiconductor chip 4PH and the side surfaces of the semiconductor chip 4PH (this May be short-circuited through the conductive adhesive layer 11b, and may be selected and removed. In the subsequent steps, the state and amount of the adhesive layer 11b are good. Only those that are judged to be sent can be sent. As a result, the reliability of the semiconductor device SM1 can be further improved, and a defect such as a short circuit can be found without manufacturing the semiconductor device SM1 until the final assembly process. Costs can be reduced and the manufacturing yield of the semiconductor device SM1 can be improved.

金属板８Ａの開口部６１と半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２（ここではパッド１２Ｓ１）との重なり領域の第２方向Ｙの長さＬ１（すなわち、半導体チップ４ＰＨの上方から見て、金属板８Ａの開口部６１から露出されるソース電極用のパッド１２Ｓ１，１２Ｓ２の第２方向Ｙの長さＬ１）は、好ましくは１００〜２００μｍ程度である（図３５参照）。これにより、接着層１１ｂが過剰となっていないかを、金属板８Ａの開口部６１から容易に観察（確認）できるようになる。 The length L 1 in the second direction Y of the overlapping region of the opening 61 of the metal plate 8A and the source electrode pads 12S1 and 12S2 (here, the pad 12S1) of the semiconductor chip 4PH (ie, viewed from above the semiconductor chip 4PH). The length L 1 in the second direction Y of the source electrode pads 12S1 and 12S2 exposed from the opening 61 of the metal plate 8A is preferably about 100 to 200 μm (see FIG. 35). Thereby, it can be easily observed (confirmed) from the opening 61 of the metal plate 8A whether the adhesive layer 11b is excessive.

また、金属板８Ｂは、上述のように、半導体チップ４ＰＬの上面に設けられたソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３に接続（半田接続）された第１部分（ロウサイドチップコンタクト部）８Ｂ１と、リード配線（グランド端子部）７ＬＢ上に設けられたメッキ層（第１メッキ層）９ｅ１に接続（半田接続）された第２部分（第１コンタクト部）８Ｂ２と、両者を繋ぐ第４部分（第１中間部）８Ｂ４とを有している。第４部分（第１中間部）８Ｂ４は、半導体チップ４ＰＬの周縁部と接触しないように半導体チップ４ＰＬから遠ざかるように離間された形状を有している。金属板８Ｂは、更に、リード配線（グランド端子部）７ＬＢ上に設けられたメッキ層（第２メッキ層）９ｅ２に接続（半田接続）された第３部分（第２コンタクト部）８Ｂ３と、第１部分８Ｂ１および第３部分８Ｂ３間を繋ぐ第５部分（第２中間部）８Ｂ５とを有している。第５部分（第２中間部）８Ｂ５は、半導体チップ４ＰＬの周縁部と接触しないように半導体チップ４ＰＬから遠ざかるように離間された形状を有している。これら第１〜第５部分８Ｂ１〜８Ｂ５により金属板８Ｂが構成されている。   Further, the metal plate 8B is, as described above, the first portion (low-side chip contact portion) 8B1 connected (soldered) to the source electrode pads 15S1, 15S2, and 15S3 provided on the upper surface of the semiconductor chip 4PL. And a second part (first contact part) 8B2 connected (soldered) to a plating layer (first plating layer) 9e1 provided on the lead wiring (ground terminal part) 7LB, and a fourth part connecting the two (First intermediate portion) 8B4. The fourth portion (first intermediate portion) 8B4 has a shape spaced apart from the semiconductor chip 4PL so as not to contact the peripheral edge of the semiconductor chip 4PL. The metal plate 8B further includes a third portion (second contact portion) 8B3 connected (soldered) to a plating layer (second plating layer) 9e2 provided on the lead wiring (ground terminal portion) 7LB, It has the 5th part (2nd intermediate part) 8B5 which connects between 1 part 8B1 and 3rd part 8B3. The fifth portion (second intermediate portion) 8B5 has a shape spaced apart from the semiconductor chip 4PL so as not to contact the peripheral edge of the semiconductor chip 4PL. These first to fifth portions 8B1 to 8B5 constitute a metal plate 8B.

金属板８Ａの場合と同様に、金属板８Ｂの第１部分８Ｂ１の下面（半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１〜１５Ｓ３に接合される領域）と、第２部分８Ｂ２および第３部分８Ｂ３の下面（リード配線７ＬＢ上のメッキ層９ｅ１，９ｅ２に接合される領域）とには、メッキ層（図示せず）が形成されていればより好ましい。このメッキ層として好ましい材料（金属材料）は、メッキ層９に関して好ましい材料（金属材料）として例示したものと同様である。これにより、金属板８Ｂと半導体チップ４ＰＬのパッド１５Ｓ１〜１５Ｓ３およびリード配線７ＬＢ（メッキ層９ｅ１，９ｅ２）との接合強度を高めることができる。   Similarly to the case of the metal plate 8A, the lower surface of the first portion 8B1 of the metal plate 8B (region bonded to the source electrode pads 15S1 to 15S3 of the semiconductor chip 4PL), the second portion 8B2, and the third portion 8B3. It is more preferable that a plating layer (not shown) is formed on the lower surface (region bonded to the plating layers 9e1 and 9e2 on the lead wiring 7LB). A preferable material (metal material) for the plating layer is the same as that exemplified as a preferable material (metal material) for the plating layer 9. Thereby, the bonding strength between the metal plate 8B, the pads 15S1 to 15S3 of the semiconductor chip 4PL, and the lead wiring 7LB (plating layers 9e1 and 9e2) can be increased.

金属板８Ｂの第４部分（中間部）８Ｂ４には、開口部（第２開口部）６１ａが形成され、金属板８Ｂの第５部分（中間部）８Ｂ５には、開口部（第２開口部）６１ｂが形成されている。金属板８Ｂの第４部分（中間部）８Ｂ４において、開口部６１ａは、第１部分８Ｂ１側から第２部分８Ｂ２側に（すなわち第１方向Ｘに沿って）延在するように形成されており、好ましくは、第２方向Ｙの寸法よりも第１方向Ｘの寸法の方が大きい長方形状の平面形状を有している。また、金属板８Ｂの第５部分（中間部）８Ｂ５において、開口部６１ｂは、第１部分８Ｂ１側から第３部分８Ｂ３側に（すなわち第２方向Ｙに沿って）延在するように形成されており、好ましくは、第１方向Ｘの寸法よりも第２方向Ｙの寸法の方が大きい長方形状の平面形状を有している。金属板８Ｂにおいて、開口部６１ａ，６１ｂは、少なくとも１つ形成されるが、複数（ここでは開口部６１ａが１つと開口部６１ｂが３つ）形成されていればより好ましい。   An opening (second opening) 61a is formed in the fourth portion (intermediate portion) 8B4 of the metal plate 8B, and an opening (second opening) is formed in the fifth portion (intermediate portion) 8B5 of the metal plate 8B. ) 61b is formed. In the fourth portion (intermediate portion) 8B4 of the metal plate 8B, the opening 61a is formed to extend from the first portion 8B1 side to the second portion 8B2 side (that is, along the first direction X). Preferably, it has a rectangular planar shape in which the dimension in the first direction X is larger than the dimension in the second direction Y. Further, in the fifth portion (intermediate portion) 8B5 of the metal plate 8B, the opening 61b is formed to extend from the first portion 8B1 side to the third portion 8B3 side (that is, along the second direction Y). Preferably, it has a rectangular planar shape in which the dimension in the second direction Y is larger than the dimension in the first direction X. In the metal plate 8B, at least one opening 61a, 61b is formed, but it is more preferable that a plurality (here, one opening 61a and three openings 61b) are formed.

上記金属板８Ａの場合と同様、開口部６１ａ，６１ｂを設けたことにより、金属板８Ｂが熱応力によって変形し易くなるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）や金属板８Ｂとリード配線７ＬＢとの接合部（接着層１１ｃ）への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置ＳＭ１の信頼性を、より向上させることができる。   As in the case of the metal plate 8A, since the openings 61a and 61b are provided, the metal plate 8B is easily deformed by thermal stress. Therefore, the joint (adhesive layer 11b) between the metal plate 8B and the semiconductor chip 4PL, It is possible to reduce the burden on the joint portion (adhesive layer 11c) between the metal plate 8B and the lead wiring 7LB. That is, since stress and strain can be reduced, the reliability of the semiconductor device SM1 can be further improved.

本実施の形態においては、図３６に示されるように、半導体チップ４ＰＬに金属板８Ｂが接合された状態（上記ステップＳ４の半田リフロー工程以降）で、金属板８Ｂに設けた開口部６１ａ，６１ｂが、半導体チップ４ＰＬの上面に設けられたソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３の一部と平面的に重なっている。すなわち、半導体チップ４ＰＬの上方から見て、金属板８Ｂの開口部６１ａ，６１ｂから、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３の一部が露出された状態となっている。図３６の場合は、金属板８Ｂの開口部６１ａは、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ２の一部と平面的に重なっており、半導体チップ４ＰＬの上方から見て、金属板８Ｂの開口部６１ａから半導体チップ４ＰＬのソース電極用のパッド１５Ｓ２の一部が露出された状態となっている。また、図３６の場合は、金属板８Ｂの開口部６１ｂは、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ３の一部と平面的に重なっており、半導体チップ４ＰＬの上方から見て、金属板８Ｂの開口部６１ｂから半導体チップ４ＰＬのソース電極用のパッド１５Ｓ３の一部が露出された状態となっている。換言すれば、平面的に見て、金属板８Ｂの開口部６１ａは、半導体チップ４ＰＬの短辺（リード配線７ＬＢに対向する側の短辺）を横切って、半導体チップ４ＰＬのソース電極用のパッド（ここではパッド１５Ｓ２）に達するまで延在している。また、金属板８Ｂの開口部６１ｂは、半導体チップ４ＰＬの長辺（リード配線７ＬＢに対向する側の長辺）を横切って、半導体チップ４ＰＬのソース電極用のパッド（ここではパッド１５Ｓ３）に達するまで延在している。   In the present embodiment, as shown in FIG. 36, the openings 61a and 61b provided in the metal plate 8B in a state where the metal plate 8B is joined to the semiconductor chip 4PL (after the solder reflow process in step S4). However, the source electrode pads 15S1, 15S2 and 15S3 provided on the upper surface of the semiconductor chip 4PL are overlapped in plan view. That is, when viewed from above the semiconductor chip 4PL, the source electrode pads 15S1, 15S2, and 15S3 of the semiconductor chip 4PL are partially exposed from the openings 61a and 61b of the metal plate 8B. In the case of FIG. 36, the opening 61a of the metal plate 8B overlaps with a part of the source electrode pad 15S2 of the semiconductor chip 4PL in a plan view, and the opening of the metal plate 8B is viewed from above the semiconductor chip 4PL. A portion of the source electrode pad 15S2 of the semiconductor chip 4PL is exposed from the portion 61a. In the case of FIG. 36, the opening 61b of the metal plate 8B overlaps with a part of the source electrode pad 15S3 of the semiconductor chip 4PL in plan view, and the metal plate 8B is viewed from above the semiconductor chip 4PL. A part of the pad 15S3 for the source electrode of the semiconductor chip 4PL is exposed from the opening 61b. In other words, when viewed in a plan view, the opening 61a of the metal plate 8B crosses the short side of the semiconductor chip 4PL (the short side facing the lead wiring 7LB) and the pad for the source electrode of the semiconductor chip 4PL. It extends until it reaches (here, pad 15S2). The opening 61b of the metal plate 8B crosses the long side of the semiconductor chip 4PL (the long side on the side facing the lead wiring 7LB) and reaches the source electrode pad (here, the pad 15S3) of the semiconductor chip 4PL. It extends to.

このようにするためには、金属板８Ｂの第４部分（第１中間部）８Ｂ４に形成した開口部６１ａが、金属板８Ｂの第１部分８Ｂ１の一部にも入っている（延長されている）ようにすればよい。すなわち、金属板８Ｂの第１部分８Ｂ１の一部にも開口部６１ａが延長されている（形成されている）ように、金属板８Ｂの第４部分８Ｂ４から第１部分８Ｂ１の一部にかけて開口部６１ａを形成し、第１部分８Ｂ１に開口部６１ａの一方の端部が位置するようにすればよい。同様に、金属板８Ｂの第５部分（第２中間部）８Ｂ５に形成した開口部６１ｂが、金属板８Ｂの第１部分８Ｂ１の一部にも入っている（延長されている）ようにすればよい。すなわち、金属板８Ｂの第１部分８Ｂ１の一部にも開口部６１ｂが延長されている（形成されている）ように、金属板８Ｂの第５部分８Ｂ５から第１部分８Ｂ１の一部にかけて開口部６１ｂを形成し、第１部分８Ｂ１に開口部６１ｂの一方の端部が位置するようにすればよい。これにより、金属板８Ｂの第１部分８Ｂ１が半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３に接合されるとともに、金属板８Ｂの開口部６１ａ，６１ｂから半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３の一部（ここではパッド１５Ｓ２の一部とパッド１５Ｓ３の一部）を露出させることができる。   In order to do this, the opening 61a formed in the fourth portion (first intermediate portion) 8B4 of the metal plate 8B is also included in a part of the first portion 8B1 of the metal plate 8B (extended). You can do that. That is, the opening 61a extends from (forms to) a part of the first part 8B1 of the metal plate 8B so that the opening extends from the fourth part 8B4 to a part of the first part 8B1 of the metal plate 8B. A portion 61a may be formed so that one end of the opening 61a is positioned in the first portion 8B1. Similarly, the opening 61b formed in the fifth portion (second intermediate portion) 8B5 of the metal plate 8B is also inserted (extended) into a part of the first portion 8B1 of the metal plate 8B. That's fine. That is, the opening 61b extends from (forms to) a part of the first part 8B1 of the metal plate 8B so that the opening extends from the fifth part 8B5 to a part of the first part 8B1 of the metal plate 8B. A portion 61b may be formed so that one end of the opening 61b is positioned in the first portion 8B1. Thus, the first portion 8B1 of the metal plate 8B is joined to the source electrode pads 15S1, 15S2, and 15S3 of the semiconductor chip 4PL, and the source electrodes of the semiconductor chip 4PL are opened from the openings 61a and 61b of the metal plate 8B. Part of the pads 15S1, 15S2, and 15S3 (here, part of the pad 15S2 and part of the pad 15S3) can be exposed.

本実施の形態では、半導体チップ４ＰＬに金属板８Ｂが接合された状態で、半導体チップ４ＰＬの上方から見て、金属板８Ｂの開口部６１ａ，６１ｂから、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３の一部が露出された状態となっている。このため、上記ステップＳ７のモールド（樹脂封止）工程を行なう前（好ましくは上記ステップＳ４の半田リフロー工程後で上記ステップＳ６のワイヤボンディング工程前）に、金属板８Ｂの第１部分８Ｂ１と半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３とを接合する接着層１１ｂの状態や量を、金属板８Ｂの開口部６１ａ，６１ｂから外観検査により観察することができる。すなわち、接着層１１ｂが過剰となっていないか（接着層１１ｂがパッド１５Ｓ１，１５Ｓ２，１５Ｓ３上の領域よりも外部に溢れていないか）を、金属板８Ｂの開口部６１ａ，６１ｂから観察（確認）することができる。この外観検査は、上記金属板８Ａの開口部６１から接着層１１ｂを観察する外観検査と同時に行なうことができる。金属板８Ｂの開口部６１ａ，６１ｂからの観察により、接着層１１ｂが過剰となっていると判断された場合には、半導体チップ４ＰＬの上面のソース電極用のパッド１５Ｓ１〜１５Ｓ３と半導体チップ４ＰＬの側面（この側面はドレイン電位となっている）とが導電性の接着層１１ｂを介してショートする可能性があるため、選別、除去すればよく、以降の工程には、接着層１１ｂの状態や量が良好と判断されたものだけを送ることができる。これにより、半導体装置ＳＭ１の信頼性をより向上させることができ、また、組み立ての最終工程まで半導体装置ＳＭ１を製造しなくとも短絡等の不良の発生を見つけることができるため、半導体装置ＳＭ１の製造コストを低減でき、半導体装置ＳＭ１の製造歩留まりを向上させることができる。   In the present embodiment, when the metal plate 8B is bonded to the semiconductor chip 4PL, the source electrode pad 15S1 of the semiconductor chip 4PL is seen from the openings 61a and 61b of the metal plate 8B when viewed from above the semiconductor chip 4PL. , 15S2 and 15S3 are partially exposed. Therefore, before performing the molding (resin sealing) step in step S7 (preferably after the solder reflow step in step S4 and before the wire bonding step in step S6), the first portion 8B1 of the metal plate 8B and the semiconductor The state and amount of the adhesive layer 11b joining the source electrode pads 15S1, 15S2, and 15S3 of the chip 4PL can be observed from the openings 61a and 61b of the metal plate 8B by visual inspection. That is, whether or not the adhesive layer 11b is excessive (whether the adhesive layer 11b overflows outside the region on the pads 15S1, 15S2, and 15S3) is observed (confirmed) from the openings 61a and 61b of the metal plate 8B. )can do. This appearance inspection can be performed simultaneously with the appearance inspection for observing the adhesive layer 11b from the opening 61 of the metal plate 8A. When it is determined by observation from the openings 61a and 61b of the metal plate 8B that the adhesive layer 11b is excessive, the source electrode pads 15S1 to 15S3 on the upper surface of the semiconductor chip 4PL and the semiconductor chip 4PL Since there is a possibility that the side surface (this side surface is at the drain potential) may be short-circuited via the conductive adhesive layer 11b, it may be selected and removed. In the subsequent steps, the state of the adhesive layer 11b and Only what is judged to be good can be sent. As a result, the reliability of the semiconductor device SM1 can be further improved, and a defect such as a short circuit can be found without manufacturing the semiconductor device SM1 until the final assembly process. Costs can be reduced and the manufacturing yield of the semiconductor device SM1 can be improved.

金属板８Ｂの開口部６１ａと半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１〜１５Ｓ３との重なり領域の第１方向Ｘの長さＬ２と、金属板８Ｂの開口部６１ｂと半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１〜１５Ｓ３との重なり領域の第２方向Ｙの長さＬ３とは、好ましくはそれぞれ１００〜２００μｍ程度である（図３６参照）。これにより、接着層１１ｂが過剰となっていないかを、金属板８Ｂの開口部６１ａ，６１ｂから容易に観察（確認）できるようになる。 The length L 2 of the first direction X of the overlap region between the pad 15S1~15S3 for source electrode of the opening 61a and the semiconductor chip 4PL metal plate 8B, the source electrode of the opening 61b and the semiconductor chip 4PL metal plate 8B the length L 3 of the second direction Y of the overlap region between the pad 15S1~15S3 of use, preferably each about 100-200 [mu] m (see FIG. 36). Thereby, it can be easily observed (confirmed) from the openings 61a and 61b of the metal plate 8B whether the adhesive layer 11b is excessive.

図３７は、金属板８Ａの変形例の平面図であり、図３８は、金属板８Ｂの変形例の平面図であり、それぞれ上記図１４および図１５に対応するものである。図３９は、図３７および図３８の変形例の金属板８Ａ，８Ｂを用いた場合の半導体装置ＳＭ１の平面透視図であり、上記図６に対応するものである。図４０は、半導体装置ＳＭ１において、半導体チップ４ＰＨに図３７の金属板８Ａが接合された状態を示す平面図（上面図）であり、上記図３５に対応するものである。図４１は、半導体装置ＳＭ１において、半導体チップ４ＰＬに図３８の金属板８Ｂが接合された状態を示す平面図（上面図）であり、上記図３６に対応するものである。   FIG. 37 is a plan view of a modification of the metal plate 8A, and FIG. 38 is a plan view of a modification of the metal plate 8B, which corresponds to FIGS. 14 and 15, respectively. FIG. 39 is a plan perspective view of the semiconductor device SM1 when using the metal plates 8A and 8B of the modified example of FIGS. 37 and 38, and corresponds to FIG. FIG. 40 is a plan view (top view) showing a state in which the metal plate 8A of FIG. 37 is bonded to the semiconductor chip 4PH in the semiconductor device SM1, and corresponds to FIG. 41 is a plan view (top view) showing a state in which the metal plate 8B of FIG. 38 is joined to the semiconductor chip 4PL in the semiconductor device SM1, and corresponds to FIG.

図３７に示される変形例の金属板８Ａでは、上記開口部６１の代わりに、第２部分８Ａ２および第３部分８Ａ３にスリット（切り込み、分割溝）７１を設けている。すなわち、金属板８Ａにおいて、上記開口部６１を金属板８Ａの第２部分８Ａ２を完全に横切るまで伸ばすことで、開口部６１の代わりにスリット７１を形成している。これにより、金属板８Ａの第２部分８Ａ２および第３部分８Ａ３をスリット７１によって複数の部分に分割して、平面櫛の歯状としている。   In the metal plate 8A of the modified example shown in FIG. 37, slits (notches and division grooves) 71 are provided in the second portion 8A2 and the third portion 8A3 instead of the opening 61. That is, in the metal plate 8A, the slits 71 are formed instead of the openings 61 by extending the opening 61 until it completely crosses the second portion 8A2 of the metal plate 8A. Thus, the second portion 8A2 and the third portion 8A3 of the metal plate 8A are divided into a plurality of portions by the slits 71 to form a planar comb tooth shape.

同様に、図３８に示される変形例の金属板８Ｂでは、上記開口部６１ａの代わりに、第２部分８Ｂ２および第４部分８Ｂ４にスリット（切り込み、分割溝）７１ａを設け、上記開口部６１ｂの代わりに、第３部分８Ｂ３および第５部分８Ｂ３にスリット（切り込み、分割溝）７１ｂを設けている。すなわち、金属板８Ｂにおいて、上記開口部６１ａを金属板８Ｂの第２部分８Ｂ２を完全に横切るまで伸ばすことで、開口部６１ａの代わりにスリット７１ａを形成し、上記開口部６１ｂを金属板８Ｂの第３部分８Ｂ３を完全に横切るまで伸ばすことで、開口部６１ｂの代わりにスリット７１ｂを形成している。これにより、金属板８Ｂの第２部分８Ｂ２および第４部分８Ｂ４をスリット７１ａによって複数の部分に分割して平面櫛の歯状とし、金属板８Ｂの第３部分８Ｂ３および第５部分８Ｂ５をスリット７１ｂによって複数の部分に分割して平面櫛の歯状としている。   Similarly, in the metal plate 8B of the modified example shown in FIG. 38, slits (cuts and division grooves) 71a are provided in the second portion 8B2 and the fourth portion 8B4 instead of the opening 61a, and the opening 61b Instead, slits (cuts and dividing grooves) 71b are provided in the third portion 8B3 and the fifth portion 8B3. That is, in the metal plate 8B, the opening 61a is extended until it completely crosses the second portion 8B2 of the metal plate 8B, thereby forming a slit 71a instead of the opening 61a, and the opening 61b is formed on the metal plate 8B. A slit 71b is formed instead of the opening 61b by extending the third portion 8B3 until it completely crosses the third portion 8B3. Accordingly, the second portion 8B2 and the fourth portion 8B4 of the metal plate 8B are divided into a plurality of portions by the slit 71a to form a planar comb tooth shape, and the third portion 8B3 and the fifth portion 8B5 of the metal plate 8B are slit 71b. Is divided into a plurality of parts to form a tooth shape of a planar comb.

ここで、開口部６１，６１ａ，６１ｂは、図１４および図１５に示されるように、周囲を金属板８Ａ，８Ｂを構成する金属板で囲まれているが、スリット７１，７１ａ，７１ｂは、図３７および図３８に示されるように、一方の端部が金属板８Ａ，８Ｂを構成する金属板で囲まれずに開放されたものである。   Here, as shown in FIGS. 14 and 15, the openings 61, 61 a, 61 b are surrounded by metal plates that constitute the metal plates 8 </ b> A, 8 </ b> B, but the slits 71, 71 a, 71 b are As shown in FIGS. 37 and 38, one end is opened without being surrounded by the metal plates constituting the metal plates 8A and 8B.

金属板８Ａ，８Ｂにスリット７１，７１ａ，７１ｂを設けたことにより、金属板８Ａ，８Ｂが熱応力によって変形し易くなるので、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの接合部（接着層１１ｂ）や金属板８Ａ，８Ｂとダイパッド７Ｄ２またはリード配線７ＬＢとの接合部（接着層１１ｃ）への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置ＳＭ１の信頼性を、より向上させることができる。   Since the metal plates 8A and 8B are provided with the slits 71, 71a, and 71b, the metal plates 8A and 8B are easily deformed by thermal stress. It is possible to reduce the burden on the bonding portion (adhesive layer 11c) between the layer 11b) and the metal plates 8A and 8B and the die pad 7D2 or the lead wiring 7LB. That is, since stress and strain can be reduced, the reliability of the semiconductor device SM1 can be further improved.

また、図４０に示されるように、半導体チップ４ＰＨに金属板８Ａが接合された状態で、金属板８Ａに設けたスリット７１が、半導体チップ４ＰＨの表面（上面）に設けられたソース電極用のパッド１２Ｓ１，１２Ｓ２の一部と平面的に重なっている。すなわち、半導体チップ４ＰＨの上方から見て、金属板８Ａのスリット７１から、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２の一部（ここではパッド１２Ｓ１の一部）が露出された状態となっている。換言すれば、平面的に見て、金属板８Ａのスリット７１は、半導体チップ４ＰＨの長辺（半導体チップ４ＰＬに対向する側の長辺）を横切って、半導体チップ４ＰＨのソース電極用のパッド（ここではパッド１２Ｓ１）に達するまで延在している。   As shown in FIG. 40, the slit 71 provided on the metal plate 8A is provided for the source electrode provided on the surface (upper surface) of the semiconductor chip 4PH in a state where the metal plate 8A is bonded to the semiconductor chip 4PH. It overlaps with a part of the pads 12S1, 12S2 in a plane. That is, when viewed from above the semiconductor chip 4PH, the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH (part of the pad 12S1 here) are exposed from the slit 71 of the metal plate 8A. ing. In other words, when viewed in a plan view, the slit 71 of the metal plate 8A crosses the long side of the semiconductor chip 4PH (the long side on the side facing the semiconductor chip 4PL) and the pad for the source electrode of the semiconductor chip 4PH ( Here, it extends until it reaches the pad 12S1).

このようにするためには、金属板８Ａに形成したスリット７１が、金属板８Ａの第１部分８Ａ１の一部にも入っている（延長されている）ようにすればよい。すなわち、金属板８Ａの第１部分８Ａ１の一部にもスリット７１が延長されている（形成されている）ように、金属板８Ａの第２部分８Ａ２および第３部分８Ａ３から第１部分８Ａ１の一部にかけてスリット７１を形成し、第１部分８Ａ１にスリット７１の端部が位置するようにすればよい。   In order to do this, the slit 71 formed in the metal plate 8A may be included (extended) in part of the first portion 8A1 of the metal plate 8A. That is, the slit 71 is extended (formed) in a part of the first portion 8A1 of the metal plate 8A so that the second portion 8A2 and the third portion 8A3 to the first portion 8A1 of the metal plate 8A. A slit 71 may be formed over a portion so that the end of the slit 71 is positioned in the first portion 8A1.

金属板８Ｂについても同様であり、図４１に示されるように、半導体チップ４ＰＬに金属板８Ｂが接合された状態で、金属板８Ｂに設けたスリット７１ａ，７１ｂが、半導体チップ４ＰＬの表面（上面）に設けられたソース電極用のパッド１５Ｓ１〜１５Ｓ３の一部と平面的に重なっている。すなわち、半導体チップ４ＰＬの上方から見て、金属板８Ｂのスリット７１ａ，７１ｂから、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１〜１５Ｓ３の一部が露出された状態となっている。換言すれば、平面的に見て、金属板８Ｂのスリット７１ａは、半導体チップ４ＰＬの短辺（リード配線７ＬＢに対向する側の短辺）を横切って、半導体チップ４ＰＬのソース電極用のパッド（ここではパッド１５Ｓ２）に達するまで延在している。また、金属板８Ｂのスリット７１ｂは、半導体チップ４ＰＬの長辺（リード配線７ＬＢに対向する側の長辺）を横切って、半導体チップ４ＰＬのソース電極用のパッド（ここではパッド１５Ｓ３）に達するまで延在している。   The same applies to the metal plate 8B. As shown in FIG. 41, in a state where the metal plate 8B is joined to the semiconductor chip 4PL, the slits 71a and 71b provided in the metal plate 8B are formed on the surface (upper surface) of the semiconductor chip 4PL. ) And a part of the source electrode pads 15S1 to 15S3 provided in the plane. That is, as viewed from above the semiconductor chip 4PL, the source electrode pads 15S1 to 15S3 of the semiconductor chip 4PL are partially exposed from the slits 71a and 71b of the metal plate 8B. In other words, when viewed in a plan view, the slit 71a of the metal plate 8B crosses the short side of the semiconductor chip 4PL (the short side on the side facing the lead wiring 7LB) and the pad for the source electrode of the semiconductor chip 4PL ( Here, it extends until it reaches the pad 15S2). The slit 71b of the metal plate 8B crosses the long side of the semiconductor chip 4PL (the long side on the side facing the lead wiring 7LB) until it reaches the source electrode pad (here, the pad 15S3) of the semiconductor chip 4PL. It is extended.

このようにするためには、金属板８Ｂに形成したスリット７１ａ，７１ｂが、金属板８Ｂの第１部分８Ｂ１の一部にも入っている（延長されている）ようにすればよい。すなわち、金属板８Ｂの第１部分８Ｂ１の一部にもスリット７１ａが延長されている（形成されている）ように、金属板８Ｂの第２部分８Ｂ２および第４部分８Ｂ４から第１部分８Ｂ１の一部にかけてスリット７１ａを形成し、第１部分８Ｂ１にスリット７１ａの端部が位置するようにすればよい。また、金属板８Ｂの第１部分８Ｂ１の一部にもスリット７１ｂが延長されている（形成されている）ように、金属板８Ｂの第３部分８Ｂ３および第５部分８Ｂ５から第１部分８Ｂ１の一部にかけてスリット７１ｂを形成し、第１部分８Ｂ１にスリット７１ｂの端部が位置するようにすればよい。   In order to do this, the slits 71a and 71b formed in the metal plate 8B may be included (extended) in part of the first portion 8B1 of the metal plate 8B. That is, the slit 71a is extended (formed) in a part of the first portion 8B1 of the metal plate 8B, so that the second portion 8B2 and the fourth portion 8B4 to the first portion 8B1 of the metal plate 8B. The slit 71a may be formed over a portion so that the end of the slit 71a is positioned in the first portion 8B1. Further, the slit 71b is extended (formed) in a part of the first portion 8B1 of the metal plate 8B, so that the third portion 8B3 and the fifth portion 8B5 to the first portion 8B1 of the metal plate 8B. A slit 71b may be formed over a portion so that the end of the slit 71b is positioned in the first portion 8B1.

これにより、上記開口部６１，６１ａ，６１ｂの場合に説明したように、スリットの場合でも、上記ステップＳ７のモールド工程を行なう前に、金属板８Ａ，８Ｂの第１部分８Ａ１，８Ｂ１と半導体チップ４ＰＨ，４ＰＬのソース電極用のパッド１２Ｓ１，１２Ｓ２，１５Ｓ１〜１５Ｓ３とを接合する接着層１１ｂの状態や量を、金属板８Ａ，８Ｂのスリット７１，７１ａ，７１ｂから外観検査により観察することができる。この外観検査は、好ましくは、上記ステップＳ４の半田リフロー工程後で上記ステップＳ６のワイヤボンディング工程前に行なわれる。この外観検査により、接着層１１ｂが過剰となっていると判断された場合には、上述のようにショート不良の可能性があるため、選別、除去し、以降の工程には、接着層１１ｂの状態や量が良好と判断されたものだけを送るようにすることができる。これにより、半導体装置ＳＭ１の信頼性をより向上させることができ、また、組み立ての最終工程まで半導体装置ＳＭ１を製造しなくとも短絡等の不良の発生を見つけることができるため、半導体装置ＳＭ１の製造コストを低減でき、半導体装置ＳＭ１の製造歩留まりを向上させることができる。   As a result, as described in the case of the openings 61, 61a, 61b, even in the case of the slit, the first portions 8A1, 8B1 of the metal plates 8A, 8B and the semiconductor chip are performed before the molding step of the step S7. The state and amount of the adhesive layer 11b joining the 4PH, 4PL source electrode pads 12S1, 12S2, 15S1 to 15S3 can be observed from the slits 71, 71a, 71b of the metal plates 8A, 8B by visual inspection. . This appearance inspection is preferably performed after the solder reflow process in step S4 and before the wire bonding process in step S6. If it is determined by the appearance inspection that the adhesive layer 11b is excessive, there is a possibility of short-circuit failure as described above. Therefore, the adhesive layer 11b is selected and removed. Only those that are judged to be in good condition and quantity can be sent. As a result, the reliability of the semiconductor device SM1 can be further improved, and a defect such as a short circuit can be found without manufacturing the semiconductor device SM1 until the final assembly process. Costs can be reduced and the manufacturing yield of the semiconductor device SM1 can be improved.

更に、本発明者の検討によれば、半導体チップ４ＰＨ，４ＰＬのソース電極用パッドとダイパッド７Ｄ２及びリード配線７ＬＢとを金属板８Ａ，８Ｂを介して接続した場合、ステップＳ４の半田リフローにおいて、ダイパッド７Ｄ２及びリード配線７ＬＢと金属板８Ａ，８Ｂを接合する半田（接着層１１ｃを構成する半田）が金属板８Ａ，８Ｂの下面（裏面）を伝って半導体チップ４ＰＨ，４ＰＬまで移動する可能性があることが分かった。半田（接着層１１ｃを構成する半田）が金属板８Ａ，８Ｂの下面を伝って半導体チップ４ＰＨ，４ＰＬまで移動し、半導体チップ４ＰＨ，４ＰＬの側面（この側面はドレイン電位となっている）に付着してしまうと、半導体チップ４ＰＨ，４ＰＬに形成されたパワーＭＯＳＱＨ１，ＱＬ１のソース−ドレイン間のショートを招く可能性がある。このような現象は、ダイパッド７Ｄ２と金属板８Ａとを接合する半田やリード配線７ＬＢと金属板８Ｂとを接合する半田（すなわち接着層１１ｃを構成する半田）の量が過剰な場合に生じ得る。   Further, according to the study by the present inventor, when the source electrode pads of the semiconductor chips 4PH and 4PL are connected to the die pad 7D2 and the lead wiring 7LB via the metal plates 8A and 8B, the die pad is used in the solder reflow in step S4. 7D2 and the lead wiring 7LB and the solder that joins the metal plates 8A and 8B (solder constituting the adhesive layer 11c) may move to the semiconductor chips 4PH and 4PL through the lower surfaces (back surfaces) of the metal plates 8A and 8B. I understood that. Solder (solder constituting the adhesive layer 11c) travels down the lower surfaces of the metal plates 8A and 8B to the semiconductor chips 4PH and 4PL and adheres to the side surfaces of the semiconductor chips 4PH and 4PL (the side surfaces are at the drain potential). As a result, there is a possibility of causing a short circuit between the source and drain of the power MOSs QH1 and QL1 formed in the semiconductor chips 4PH and 4PL. Such a phenomenon may occur when the amount of solder that joins the die pad 7D2 and the metal plate 8A or solder that joins the lead wiring 7LB and the metal plate 8B (that is, the solder that constitutes the adhesive layer 11c) is excessive.

本実施の形態では、上述のようにメッキ層９ｂとメッキ層９ｃとを離間させたことやメッキ層９ｅ１とメッキ層９ｅ２とを離間させたことにより、メッキ層９ｂとメッキ層９ｃとの間やメッキ層９ｅ１とメッキ層９ｅ２との間での半田の行き来を防止できるので、ダイパッド７Ｄ２と金属板８Ａとを接合する半田やリード配線７ＬＢと金属板８Ｂとを接合する半田（すなわち接着層１１ｃを構成する半田）の量が過剰になるのを防止できる。このため、接着層１１ｃを構成する半田が金属板８Ａの下面を伝って半導体チップ４ＰＨに移動するのを抑制または防止することができる。従って、接着層１１ｃを構成する半田が金属板８Ａ，８Ｂの下面を伝って半導体チップ４ＰＨ，４ＰＬまで移動するのを抑制することができる。   In the present embodiment, as described above, the plating layer 9b and the plating layer 9c are separated from each other, and the plating layer 9e1 and the plating layer 9e2 are separated from each other. Since it is possible to prevent the solder from going back and forth between the plating layer 9e1 and the plating layer 9e2, the solder for joining the die pad 7D2 and the metal plate 8A or the solder for joining the lead wiring 7LB and the metal plate 8B (that is, the adhesive layer 11c) It is possible to prevent an excessive amount of solder). For this reason, it can suppress or prevent that the solder which comprises the adhesion layer 11c moves to the semiconductor chip 4PH along the lower surface of the metal plate 8A. Accordingly, it is possible to suppress the solder constituting the adhesive layer 11c from moving to the semiconductor chips 4PH and 4PL along the lower surfaces of the metal plates 8A and 8B.

しかしながら、半導体装置ＳＭ１の更なる信頼性の向上のためには、接着層１１ｃを構成する半田が金属板８Ａ，８Ｂの下面を伝って半導体チップ４ＰＨ，４ＰＬまで移動していないかを、外観検査により確認できるようにすることが望ましい。このため、金属板８Ａ，８Ｂに開口部６１，６１ａ，６１ｂまたはスリット７１，７１ａ，７１ｂを設けることで、接着層１１ｃを構成する半田が金属板８Ａ，８Ｂの下面を伝って半導体チップ４ＰＨ，４ＰＬまで移動していないかを、上記外観検査の際に、金属板８Ａ，８Ｂの開口部６１，６１ａ，６１ｂまたはスリット７１，７１ａ，７１ｂから確認（観察）することができる。これにより、半導体装置ＳＭ１の信頼性を更に向上させることができ、また、組み立ての最終工程まで半導体装置ＳＭ１を製造しなくとも短絡等の不良の発生を更に的確に見つけることができるため、半導体装置ＳＭ１の製造コストを更に低減でき、半導体装置ＳＭ１の製造歩留まりを更に向上させることができる。   However, in order to further improve the reliability of the semiconductor device SM1, an appearance inspection is performed to determine whether the solder constituting the adhesive layer 11c has moved to the semiconductor chips 4PH and 4PL along the lower surfaces of the metal plates 8A and 8B. It is desirable to be able to confirm by For this reason, by providing the openings 61, 61a, 61b or the slits 71, 71a, 71b in the metal plates 8A, 8B, the solder constituting the adhesive layer 11c travels along the lower surfaces of the metal plates 8A, 8B, and the semiconductor chips 4PH, Whether or not it has moved to 4PL can be confirmed (observed) from the openings 61, 61a, 61b or the slits 71, 71a, 71b of the metal plates 8A, 8B during the visual inspection. As a result, the reliability of the semiconductor device SM1 can be further improved, and the occurrence of a defect such as a short circuit can be found more accurately without manufacturing the semiconductor device SM1 until the final assembly process. The manufacturing cost of SM1 can be further reduced, and the manufacturing yield of the semiconductor device SM1 can be further improved.

また、上記では、金属板８Ａ，８Ｂに開口部６１，６１ａ，６１ｂを設ける場合と、スリット７１，７１ａ，７１ｂを設ける場合について説明したが、金属板８Ａ，８Ｂにスリット７１，７１ａ，７１ｂを設けた場合に比べて、金属板８Ａ，８Ｂに開口部６１，６１ａ，６１ｂを設けた場合の方が、次のような利点を得られる。   In the above description, the case where the openings 61, 61a, 61b are provided in the metal plates 8A, 8B and the case where the slits 71, 71a, 71b are provided are described. However, the slits 71, 71a, 71b are provided in the metal plates 8A, 8B. Compared to the case where the openings 61, 61a, 61b are provided in the metal plates 8A, 8B, the following advantages can be obtained.

すなわち、図３７〜図４１のように金属板８Ａにスリット７１を設けた場合には、ダイパッド７Ｄ２（メッキ層９ｃ）に接合される金属板８Ａの第２部分８Ａ２がスリット７１によって複数の部分に分割される。このため、ダイパッド７Ｄ２のメッキ層９ｃ上への半田ペースト１１の塗布状態によっては、金属板８Ａの第２部分８Ａ２の複数に分割された部分同士で、半田（接着層１１ｃ）の量が少ないものと多いものとが生じる可能性があり、これは、金属板８Ａとダイパッド７Ｄ２との接合強度向上には不利に働く。金属板８Ａの第２部分８Ａ２の複数に分割された部分同士で、半田（接着層１１ｃ）の量が少ないものと多いものとが混在すると、熱ストレスによる歪が集中しやすく、半導体装置の信頼性が低下する可能性がある。金属板８Ｂにスリット７１ａ，７１ｂを設けた場合も同様である。   That is, when the slit 71 is provided in the metal plate 8A as shown in FIGS. 37 to 41, the second portion 8A2 of the metal plate 8A joined to the die pad 7D2 (plating layer 9c) is divided into a plurality of portions by the slit 71. Divided. For this reason, depending on the application state of the solder paste 11 on the plating layer 9c of the die pad 7D2, the amount of the solder (adhesive layer 11c) is small between the divided portions of the second portion 8A2 of the metal plate 8A. This may disadvantageously improve the bonding strength between the metal plate 8A and the die pad 7D2. If a portion with a small amount of solder (adhesive layer 11c) and a portion with a large amount of solder (adhesive layer 11c) are mixed in the second portion 8A2 of the metal plate 8A, distortion due to thermal stress tends to concentrate, and the reliability of the semiconductor device May be reduced. The same applies when the slits 71a and 71b are provided in the metal plate 8B.

それに対して、図６、図１３、図１４および図３５のように金属板８Ａにスリット７１ではなく開口部６１を設けた場合には、ダイパッド７Ｄ２（メッキ層９ｃ）に接合される金属板８Ａの第２部分８Ａ２は、複数の部分に分割されず、一体的な部分で構成される。このため、ダイパッド７Ｄ２のメッキ層９ｃ上への半田ペースト１１の塗布状態にムラがあったとしても、ステップＳ４の半田リフロー処理で金属板８Ａの第２部分８Ａ２の下面全体が半田で濡れ、金属板８Ａの第２部分８Ａ２の下面全体がダイパッド７Ｄ２（メッキ層９ｃ）に接着層１１ｃ（半田）を介して安定して接合される。これにより、金属板８Ａとダイパッド７Ｄ２との接合強度を向上させることができ、また、熱ストレスによる歪に対する耐性を向上させることができる。従って、半導体装置ＳＭ１の信頼性を、より向上させることができる。金属板８Ｂの場合も同様である。すなわち、図６、図１３、図１５および図３６のように金属板８Ｂにスリット７１ａではなく開口部６１ａを設けた場合には、リード配線７ＬＢ（メッキ層９ｅ１）に接合される金属板８Ｂの第２部分８Ｂ２は、複数の部分に分割されず、一体的な部分で構成される。同様に、金属板８Ｂにスリット７１ｂではなく開口部６１ｂを設けた場合には、リード配線７ＬＢ（メッキ層９ｅ２）に接合される金属板８Ｂの第３部分８Ｂ３は、複数の部分に分割されず、一体的な部分で構成される。このため、リード配線７ＬＢのメッキ層９ｅ１，９ｅ２上への半田ペースト１１の塗布状態にムラがあったとしても、ステップＳ４の半田リフロー処理で金属板８Ｂの第２部分８Ｂ２の下面全体と第３部分８Ｂ３の下面全体とが半田で濡れ、リード配線７ＬＢ（メッキ層９ｅ１，９ｅ２）に接着層１１ｃ（半田）を介して安定して接合される。これにより、金属板８Ｂとリード配線７ＬＢとの接合強度を向上させることができ、熱ストレスによる歪に対する耐性を向上させることができるので、半導体装置ＳＭ１の信頼性を、より向上させることができる。   In contrast, when the opening 61 is provided in the metal plate 8A instead of the slit 71 as shown in FIGS. 6, 13, 14 and 35, the metal plate 8A joined to the die pad 7D2 (plating layer 9c). The second part 8A2 is not divided into a plurality of parts but is formed as an integral part. For this reason, even if there is unevenness in the application state of the solder paste 11 on the plating layer 9c of the die pad 7D2, the entire lower surface of the second portion 8A2 of the metal plate 8A is wetted with the solder by the solder reflow process in step S4. The entire lower surface of the second portion 8A2 of the plate 8A is stably bonded to the die pad 7D2 (plating layer 9c) via the adhesive layer 11c (solder). As a result, the bonding strength between the metal plate 8A and the die pad 7D2 can be improved, and the resistance to distortion caused by thermal stress can be improved. Therefore, the reliability of the semiconductor device SM1 can be further improved. The same applies to the metal plate 8B. That is, when the opening 61a is provided in the metal plate 8B instead of the slit 71a as shown in FIGS. 6, 13, 15 and 36, the metal plate 8B joined to the lead wiring 7LB (plating layer 9e1) The second portion 8B2 is not divided into a plurality of portions and is configured as an integral portion. Similarly, when the opening 61b is provided instead of the slit 71b in the metal plate 8B, the third portion 8B3 of the metal plate 8B joined to the lead wiring 7LB (plating layer 9e2) is not divided into a plurality of portions. , Composed of an integral part. For this reason, even if there is unevenness in the application state of the solder paste 11 on the plating layers 9e1 and 9e2 of the lead wiring 7LB, the entire bottom surface of the second portion 8B2 of the metal plate 8B and the third surface can be obtained by the solder reflow process in step S4. The entire lower surface of the portion 8B3 is wetted with solder, and is stably bonded to the lead wiring 7LB (plated layers 9e1 and 9e2) via the adhesive layer 11c (solder). As a result, the bonding strength between the metal plate 8B and the lead wiring 7LB can be improved, and the resistance to strain caused by thermal stress can be improved, so that the reliability of the semiconductor device SM1 can be further improved.

図４２は、金属板８Ａの他の変形例の平面図であり、図４３は、金属板８Ｂの他の変形例の平面図であり、それぞれ上記図１４および図１５に対応するものである。図４４は、図４２および図４３の変形例の金属板８Ａ，８Ｂを用いた場合の半導体装置ＳＭ１の断面図であり、上記図７に対応するものである。なお、図４４には、金属板８Ａ，８Ｂの突起８１を通る断面が示されている。   FIG. 42 is a plan view of another modification of the metal plate 8A, and FIG. 43 is a plan view of another modification of the metal plate 8B, which corresponds to FIGS. 14 and 15, respectively. FIG. 44 is a cross-sectional view of the semiconductor device SM1 when using the metal plates 8A and 8B of the modified example of FIGS. 42 and 43, and corresponds to FIG. FIG. 44 shows a cross section passing through the protrusions 81 of the metal plates 8A and 8B.

図４２および図４３の変形例の金属板８Ａ，８Ｂでは、金属板８Ａの第１部分８Ａ１の下面（半導体チップ４ＰＨに対向する面）と金属板８Ｂの第１部分８Ｂ１の下面（半導体チップ４ＰＬに対向する面）とに、それぞれ突起（突起部、突出部、凸部）８１が形成されている。金属板８Ａの第１部分８Ａ１の下面と金属板８Ｂの第１部分８Ｂ１の下面に突起８１を設けることにより、接着層１１ｂの厚さを強制的に確保することができる。これにより、金属板８Ａ，８Ｂ（第１部分８Ａ１，８Ｂ１）と半導体チップ４ＰＨ，４ＰＬとの対向面間の接着層１１ｂを厚くすることができ、接着層１１ｂの厚さを、金属板８Ａ，８Ｂ（第１部分８Ａ１，８Ｂ１）と半導体チップ４ＰＨ，４ＰＬとの対向面内において均一にすることができる。このため、金属板８Ａ，８Ｂが半導体チップ４ＰＨ，４ＰＬの主面に対して傾くのを抑制または防止でき、また、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの接合力をより向上させることができる。   In the metal plates 8A and 8B of the modified examples of FIGS. 42 and 43, the lower surface of the first portion 8A1 of the metal plate 8A (surface facing the semiconductor chip 4PH) and the lower surface of the first portion 8B1 of the metal plate 8B (semiconductor chip 4PL). Projections (projections, projections, and projections) 81 are respectively formed on the surface facing the surface. By providing the protrusions 81 on the lower surface of the first portion 8A1 of the metal plate 8A and the lower surface of the first portion 8B1 of the metal plate 8B, the thickness of the adhesive layer 11b can be forcibly ensured. Thereby, the adhesive layer 11b between the opposing surfaces of the metal plates 8A and 8B (first portions 8A1 and 8B1) and the semiconductor chips 4PH and 4PL can be thickened, and the thickness of the adhesive layer 11b can be changed to the metal plates 8A and 8B. 8B (first portions 8A1, 8B1) and the semiconductor chips 4PH, 4PL can be made uniform in the facing surface. For this reason, it is possible to suppress or prevent the metal plates 8A and 8B from being inclined with respect to the main surfaces of the semiconductor chips 4PH and 4PL, and to further improve the bonding force between the metal plates 8A and 8B and the semiconductor chips 4PH and 4PL. Can do.

突起８１は、金属板８Ａの第１部分８Ａ１の下面と金属板８Ｂの第１部分８Ｂ１の下面とに、それぞれ２個以上配置することが好ましく、また、金属板８Ａ，８Ｂのそれぞれにおいて、突起８１の高さは同じであることが好ましく、これにより、金属板８Ａ，８Ｂが半導体チップ４ＰＨ，４ＰＬの主面に対して傾かないようにすることができる。   Two or more protrusions 81 are preferably arranged on each of the lower surface of the first portion 8A1 of the metal plate 8A and the lower surface of the first portion 8B1 of the metal plate 8B, and the protrusions 81 are respectively formed on the metal plates 8A and 8B. The heights of 81 are preferably the same, so that the metal plates 8A and 8B can be prevented from being inclined with respect to the main surfaces of the semiconductor chips 4PH and 4PL.

また、上記図３７〜図４１における金属板８Ａ，８Ｂにおいて、突起８１を設けることもでき、また、後述の実施の形態２における金属板８Ａ，８Ｂにおいて、突起８１を設けることもできる。   37 to 41, protrusions 81 can be provided on metal plates 8A and 8B, and protrusions 81 can be provided on metal plates 8A and 8B in the second embodiment described later.

（実施の形態２）
図４５は、本実施の形態の半導体装置ＳＭ１の平面透視図であり、上記実施の形態１の図６に対応するものである。図４６は、図４５の半導体装置ＳＭ１に用いられている金属板８Ａの平面図（上面図）であり、図４７は、図４５の半導体装置ＳＭ１に用いられている金属板８Ｂの平面図（上面図）であり、それぞれ上記実施の形態１の図１４および図１５に対応するものである。図４８は、図４５の半導体装置ＳＭ１において、半導体チップ４ＰＨに図４６の金属板８Ａが接合された状態を示す平面図（上面図）であり、上記図３５に対応するものである。図４９は、図４５の半導体装置ＳＭ１において、半導体チップ４ＰＬに図４７の金属板８Ｂが接合された状態を示す平面図（上面図）であり、上記図３６に対応するものである。 (Embodiment 2)
FIG. 45 is a plan perspective view of the semiconductor device SM1 of the present embodiment, and corresponds to FIG. 6 of the first embodiment. 46 is a plan view (top view) of the metal plate 8A used in the semiconductor device SM1 of FIG. 45, and FIG. 47 is a plan view of the metal plate 8B used in the semiconductor device SM1 of FIG. And corresponds to FIGS. 14 and 15 of the first embodiment. FIG. 48 is a plan view (top view) showing a state in which the metal plate 8A of FIG. 46 is joined to the semiconductor chip 4PH in the semiconductor device SM1 of FIG. 45, and corresponds to FIG. FIG. 49 is a plan view (top view) showing a state in which the metal plate 8B of FIG. 47 is joined to the semiconductor chip 4PL in the semiconductor device SM1 of FIG. 45, and corresponds to FIG.

図４５〜図４９と図６、図１４、図１５、図３５および図３６とを比べると分かるように、図４５に示される本実施の形態の半導体装置ＳＭ１は、金属板８Ａ，８Ｂの形状が、上記実施の形態１の半導体装置ＳＭ１と以下の点で異なっている。それ以外は、本実施の形態は、上記実施の形態１とほぼ同様であるので、相違点についてのみ説明する。   45 to 49 and FIGS. 6, 14, 15, 35, and 36, the semiconductor device SM1 of the present embodiment shown in FIG. 45 has the shape of the metal plates 8A and 8B. However, the semiconductor device SM1 of the first embodiment is different in the following points. Otherwise, the present embodiment is almost the same as the first embodiment, and only the differences will be described.

本実施の形態では、図４５、図４６および図４８に示されるように、金属板８Ａにおける開口部６１の長さ（Ｙ方向の寸法）が、上記実施の形態１（図１４）の金属板８Ａの場合に比べて、短くなっている。すなわち、上記実施の形態１では、図１４などに示されるように、金属板８Ａの開口部６１の一方の端部（第２部分８Ａ２に近い側の端部）が、金属板８Ａの第２部分８Ａ２に到達していたのに対して、本実施の形態では、図４５などに示されるように、金属板８Ａの開口部６１の一方の端部（第２部分８Ａ２に近い側の端部）が、金属板８Ａの第２部分８Ａ２に到達せずに、金属板８Ａの第３部分８Ａ３の途中に位置している。本実施の形態では、金属板８Ａの開口部６１の長さ（Ｙ方向の寸法）を短くしたことで、金属板８Ａの強度を高めることができる。   In the present embodiment, as shown in FIGS. 45, 46 and 48, the length of the opening 61 (the dimension in the Y direction) in the metal plate 8A is the metal plate of the first embodiment (FIG. 14). Compared to the case of 8A, it is shorter. That is, in the first embodiment, as shown in FIG. 14 and the like, one end of the opening 61 of the metal plate 8A (the end close to the second portion 8A2) is the second end of the metal plate 8A. In contrast to reaching the portion 8A2, in the present embodiment, as shown in FIG. 45 and the like, one end of the opening 61 of the metal plate 8A (the end close to the second portion 8A2). ) Does not reach the second portion 8A2 of the metal plate 8A but is positioned in the middle of the third portion 8A3 of the metal plate 8A. In the present embodiment, the strength of the metal plate 8A can be increased by shortening the length (dimension in the Y direction) of the opening 61 of the metal plate 8A.

但し、本実施の形態では、図４８に示されるように、平面的に見て、金属板８Ａの開口部６１は、半導体チップ４ＰＨの長辺（半導体チップ４ＰＬに対向する側の長辺）を横切って、金属板８Ａの第３部分８Ａ３の途中まで延在している。このため、上記実施の形態１と同様、本実施の形態においても、平面的に見て、半導体チップ４ＰＨの長辺（半導体チップ４ＰＬに対向する側の長辺）が、金属板８Ａの開口部６１を横切っている。そして、金属板８Ａにおける開口部６１の他方の端部（第１部分８Ａ１に近い側の端部）の位置は、上記実施の形態１（図１４参照）と本実施の形態２（図４６参照）とで同じである。   However, in the present embodiment, as shown in FIG. 48, the opening 61 of the metal plate 8A has a long side of the semiconductor chip 4PH (long side on the side facing the semiconductor chip 4PL) as viewed in a plan view. The crossing extends to the middle of the third portion 8A3 of the metal plate 8A. For this reason, as in the first embodiment, also in the present embodiment, the long side of the semiconductor chip 4PH (the long side on the side facing the semiconductor chip 4PL) is an opening of the metal plate 8A in plan view. 61 is crossed. The position of the other end (the end close to the first portion 8A1) of the opening 61 in the metal plate 8A is the same as in the first embodiment (see FIG. 14) and the second embodiment (see FIG. 46). ) And the same.

このため、上記実施の形態１と同様、本実施の形態においても、図４８に示されるように、半導体チップ４ＰＨに金属板８Ａが接合された状態（上記ステップＳ４の半田リフロー工程以降）で、金属板８Ａに設けた開口部６１が、半導体チップ４ＰＨの表面（上面）に設けられたソース電極用のパッド１２Ｓ１，１２Ｓ２の一部と平面的に重なっている。すなわち、半導体チップ４ＰＨの上方から見て、金属板８Ａの開口部６１から、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２の一部が露出された状態となっている。   For this reason, as in the first embodiment, also in the present embodiment, as shown in FIG. 48, in a state where the metal plate 8A is bonded to the semiconductor chip 4PH (after the solder reflow process in step S4), The opening 61 provided in the metal plate 8A overlaps a part of the source electrode pads 12S1 and 12S2 provided on the surface (upper surface) of the semiconductor chip 4PH. That is, when viewed from above the semiconductor chip 4PH, the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH are partially exposed from the opening 61 of the metal plate 8A.

従って、上記実施の形態１と同様、本実施の形態の場合も、上記ステップＳ７のモールド工程を行なう前（好ましくは上記ステップＳ４の半田リフロー工程後で上記ステップＳ６のワイヤボンディング工程前）に、金属板８Ａの第１部分８Ａ１と半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２とを接合する接着層１１ｂの状態や量を、金属板８Ａの開口部６１から外観検査により観察することができる。これにより、半導体装置ＳＭ１の信頼性をより向上させることができ、また、組み立ての最終工程まで半導体装置ＳＭ１を製造しなくとも短絡等の不良の発生を見つけることができるため、半導体装置ＳＭ１の製造コストを低減でき、半導体装置ＳＭ１の製造歩留まりを向上させることができる。   Therefore, as in the first embodiment, also in the present embodiment, before performing the molding process in step S7 (preferably after the solder reflow process in step S4 and before the wire bonding process in step S6). The state and amount of the adhesive layer 11b that joins the first portion 8A1 of the metal plate 8A and the source electrode pads 12S1 and 12S2 of the semiconductor chip 4PH can be observed from the opening 61 of the metal plate 8A by visual inspection. . As a result, the reliability of the semiconductor device SM1 can be further improved, and a defect such as a short circuit can be found without manufacturing the semiconductor device SM1 until the final assembly process. Costs can be reduced and the manufacturing yield of the semiconductor device SM1 can be improved.

金属板８Ｂの開口部６１ａ，６１ｂについてもほぼ同様である。すなわち、本実施の形態では、図４５、図４７および図４９に示されるように、金属板８Ｂにおける開口部６１ａの長さ（Ｘ方向の寸法）および開口部６１ｂの長さ（Ｙ方向の寸法）が、上記実施の形態１（図１５）の金属板８Ｂの場合に比べて、短くなっている。   The same applies to the openings 61a and 61b of the metal plate 8B. That is, in this embodiment, as shown in FIGS. 45, 47 and 49, the length of the opening 61a (dimension in the X direction) and the length of the opening 61b (dimension in the Y direction) in the metal plate 8B. ) Is shorter than the case of the metal plate 8B of the first embodiment (FIG. 15).

すなわち、上記実施の形態１では、図１５などに示されるように、金属板８Ｂの開口部６１ａの一方の端部（第２部分８Ｂ２に近い側の端部）が、金属板８Ｂの第２部分８Ｂ２に到達し、金属板８Ｂの開口部６１ｂの一方の端部（第３部分８Ｂ３に近い側の端部）が、金属板８Ｂの第３部分８Ｂ３に到達していた。それに対して、本実施の形態では、図４７などに示されるように、金属板８Ｂの開口部６１ａの一方の端部（第２部分８Ｂ２に近い側の端部）が、金属板８Ｂの第２部分８Ｂ２に到達せずに、金属板８Ｂの第４部分８Ｂ４の途中に位置しており、また、金属板８Ｂの開口部６１ｂの一方の端部（第３部分８Ｂ３に近い側の端部）が、金属板８Ｂの第３部分８Ｂ３に到達せずに、金属板８Ｂの第５部分８Ｂ５の途中に位置している。本実施の形態では、金属板８Ｂの開口部６１ａ，６１ｂの長さを短くしたことで、金属板８Ｂの強度を高めることができる。   That is, in the first embodiment, as shown in FIG. 15 and the like, one end of the opening 61a of the metal plate 8B (the end close to the second portion 8B2) is the second end of the metal plate 8B. The portion 8B2 was reached, and one end of the opening 61b of the metal plate 8B (the end close to the third portion 8B3) reached the third portion 8B3 of the metal plate 8B. On the other hand, in the present embodiment, as shown in FIG. 47 and the like, one end of the opening 61a of the metal plate 8B (the end close to the second portion 8B2) is the second end of the metal plate 8B. It does not reach the second portion 8B2 but is located in the middle of the fourth portion 8B4 of the metal plate 8B, and is also one end of the opening 61b of the metal plate 8B (the end on the side closer to the third portion 8B3) ) Does not reach the third portion 8B3 of the metal plate 8B, but is positioned in the middle of the fifth portion 8B5 of the metal plate 8B. In the present embodiment, the strength of the metal plate 8B can be increased by shortening the lengths of the openings 61a and 61b of the metal plate 8B.

但し、本実施の形態では、図４９に示されるように、平面的に見て、金属板８Ｂの開口部６１ａは、半導体チップ４ＰＬの短辺（リード配線７ＬＢに対向する側の短辺）を横切って、金属板８Ｂの第４部分８Ｂ４の途中まで延在しており、また、金属板８Ｂの開口部６１ｂは、半導体チップ４ＰＬの長辺（リード配線７ＬＢに対向する側の長辺）を横切って、金属板８Ｂの第５部分８Ｂ５の途中まで延在している。このため、上記実施の形態１と同様、本実施の形態においても、平面的に見て、半導体チップ４ＰＬの短辺（リード配線７ＬＢに対向する側の短辺）が金属板８Ｂの開口部６１ａを横切り、半導体チップ４ＰＬの長辺（リード配線７ＬＢに対向する側の長辺）が金属板８Ｂの開口部６１ｂを横切っている。そして、金属板８Ｂにおける開口部６１ａ，６１ｂの他方の端部（第１部分８Ｂ１に近い側の端部）の位置は、上記実施の形態１（図１５参照）と本実施の形態２（図４７参照）とで同じである。   However, in the present embodiment, as shown in FIG. 49, the opening 61a of the metal plate 8B has a short side (short side on the side facing the lead wiring 7LB) of the semiconductor chip 4PL as viewed in plan. The metal plate 8B extends to the middle of the fourth portion 8B4 of the metal plate 8B, and the opening 61b of the metal plate 8B extends along the long side of the semiconductor chip 4PL (the long side on the side facing the lead wiring 7LB). The crossing extends to the middle of the fifth portion 8B5 of the metal plate 8B. For this reason, as in the first embodiment, also in the present embodiment, the short side of the semiconductor chip 4PL (the short side facing the lead wiring 7LB) is the opening 61a of the metal plate 8B in plan view. The long side of the semiconductor chip 4PL (the long side on the side facing the lead wiring 7LB) crosses the opening 61b of the metal plate 8B. And the position of the other edge part (edge part near the 1st part 8B1) of opening part 61a, 61b in the metal plate 8B is the said Embodiment 1 (refer FIG. 15), and this Embodiment 2 (FIG. 47).

このため、上記実施の形態１と同様、本実施の形態においても、図４９に示されるように、半導体チップ４ＰＬに金属板８Ｂが接合された状態（上記ステップＳ４の半田リフロー工程以降）で、金属板８Ｂに設けた開口部６１ａ，６１ｂが、半導体チップ４ＰＬの上面に設けられたソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３の一部と平面的に重なっている。すなわち、半導体チップ４ＰＬの上方から見て、金属板８Ｂの開口部６１ａ，６１ｂから、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２，１５Ｓ３の一部が露出された状態となっている。   Therefore, as in the first embodiment, in the present embodiment, as shown in FIG. 49, the metal plate 8B is bonded to the semiconductor chip 4PL (after the solder reflow process in step S4). The openings 61a and 61b provided in the metal plate 8B overlap with a part of the source electrode pads 15S1, 15S2 and 15S3 provided on the upper surface of the semiconductor chip 4PL. That is, when viewed from above the semiconductor chip 4PL, the source electrode pads 15S1, 15S2, and 15S3 of the semiconductor chip 4PL are partially exposed from the openings 61a and 61b of the metal plate 8B.

従って、上記実施の形態１と同様、本実施の形態の場合も、上記ステップＳ７のモールド工程を行なう前（好ましくは上記ステップＳ４の半田リフロー工程後で上記ステップＳ６のワイヤボンディング工程前）に、金属板８Ｂの第１部分８Ｂ１と半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１〜１５Ｓ３とを接合する接着層１１ｂの状態や量を、金属板８Ｂの開口部６１ａ，６１ｂから外観検査により観察することができる。これにより、半導体装置ＳＭ１の信頼性をより向上させることができ、また、組み立ての最終工程まで半導体装置ＳＭ１を製造しなくとも短絡等の不良の発生を見つけることができるため、半導体装置ＳＭ１の製造コストを低減でき、半導体装置ＳＭ１の製造歩留まりを向上させることができる。   Therefore, as in the first embodiment, also in the present embodiment, before performing the molding process in step S7 (preferably after the solder reflow process in step S4 and before the wire bonding process in step S6). The state and amount of the adhesive layer 11b that joins the first portion 8B1 of the metal plate 8B and the source electrode pads 15S1 to 15S3 of the semiconductor chip 4PL are observed from the openings 61a and 61b of the metal plate 8B by appearance inspection. Can do. As a result, the reliability of the semiconductor device SM1 can be further improved, and a defect such as a short circuit can be found without manufacturing the semiconductor device SM1 until the final assembly process. Costs can be reduced and the manufacturing yield of the semiconductor device SM1 can be improved.

また、本実施の形態では、図４５、図４６および図４８に示されるように、金属板８Ａの第２部分８Ａ２の幅（Ｘ方向の寸法）を、金属板８Ａの第１部分８Ａ１および第３部分８Ａ３の幅（Ｘ方向の寸法）よりも小さくしている。また、本実施の形態では、図４５、図４７および図４９に示されるように、金属板８Ｂにおいて、第２部分８Ｂ２の幅（Ｙ方向の寸法）を第４部分８Ｂ４の幅（Ｙ方向の寸法）よりも小さくし、第３部分８Ｂ３の幅（Ｘ方向の寸法）を第５部分８Ｂ５の幅（Ｘ方向の寸法）よりも小さくしている。これにより、ダイパッド７Ｄ２のメッキ層９ｃ上、リード配線７ＬＢのメッキ層９ｅ１上、およびリード配線７ＬＢのメッキ層９ｅ２上に塗布する上記半田ペースト１１の塗布面積を縮小することができる。   In the present embodiment, as shown in FIGS. 45, 46 and 48, the width (dimension in the X direction) of the second portion 8A2 of the metal plate 8A is set to the first portion 8A1 and the first portion of the metal plate 8A. The width is smaller than the width (the dimension in the X direction) of the three portions 8A3. In the present embodiment, as shown in FIGS. 45, 47 and 49, in the metal plate 8B, the width of the second portion 8B2 (dimension in the Y direction) is set to the width of the fourth portion 8B4 (Y direction). The width (dimension in the X direction) of the third portion 8B3 is smaller than the width (dimension in the X direction) of the fifth portion 8B5. Thereby, the application area of the solder paste 11 applied on the plating layer 9c of the die pad 7D2, the plating layer 9e1 of the lead wiring 7LB, and the plating layer 9e2 of the lead wiring 7LB can be reduced.

また、本実施の形態では、図４５、図４７および図４９に示されるように、金属板８Ｂにおいて、第３部分８Ｂ３に隣接する領域の第５部分８Ｂ５に開口部９１を設けている。金属板８Ｂの開口部６１ａ，６１ｂの長さを短くした代わりに、金属板８Ｂに開口部９１を設けることで、金属板８Ｂの強度向上と、熱応力による金属板８Ｂの変形のし易さとのバランスをとることができる。開口部９１は、不要であれば、その形成を省略することもできる。   In the present embodiment, as shown in FIGS. 45, 47, and 49, in the metal plate 8B, the opening 91 is provided in the fifth portion 8B5 in the region adjacent to the third portion 8B3. By providing the opening 91 in the metal plate 8B instead of shortening the length of the openings 61a and 61b of the metal plate 8B, the strength of the metal plate 8B is improved and the metal plate 8B is easily deformed by thermal stress. Can be balanced. The opening 91 can be omitted if unnecessary.

また、上記図４２〜図４４の変形例と同様に、図４５〜図４９に示される本実施の形態でも、金属板８Ａの第１部分８Ａ１の下面（半導体チップ４ＰＨに対向する面）と金属板８Ｂの第１部分８Ｂ１の下面（半導体チップ４ＰＬに対向する面）とに、上記図４２および図４３の変形例の金属板８Ａ，８Ｂにおける突起８１と同様の突起８１が、例えば２つずつ形成されている。突起８１の高さ（金属板８Ａの第１部分８Ａ１の下面または金属板８Ｂの第１部分８Ｂ１の下面からの高さ）は、例えば０．０５ｍｍ程度とすることができる。金属板８Ａ，８Ｂの突起８１を通る断面図については、上記図４４と同様であるので、ここではその図示は省略する。本実施の形態においても、金属板８Ａ，８Ｂに突起８１を設けた効果は、上記図４２〜図４４の変形例の金属板８Ａ，８Ｂの場合と同様であり、金属板８Ａ，８Ｂに突起８１を設けることで、接着層１１ｂの厚さの確保と、接着層１１ｂの厚さの均一化を、より的確に実現できる。   42 to 44, the lower surface of the first portion 8A1 of the metal plate 8A (the surface facing the semiconductor chip 4PH) and the metal are also used in the present embodiment shown in FIGS. On the lower surface of the first portion 8B1 of the plate 8B (the surface facing the semiconductor chip 4PL), for example, two protrusions 81 similar to the protrusions 81 in the metal plates 8A and 8B of the modified example of FIGS. Is formed. The height of the protrusion 81 (the height from the lower surface of the first portion 8A1 of the metal plate 8A or the lower surface of the first portion 8B1 of the metal plate 8B) can be set to, for example, about 0.05 mm. The sectional view passing through the protrusions 81 of the metal plates 8A and 8B is the same as that shown in FIG. 44, and is not shown here. Also in this embodiment, the effect of providing the protrusions 81 on the metal plates 8A and 8B is the same as that of the metal plates 8A and 8B of the modified examples of FIGS. 42 to 44, and the protrusions are formed on the metal plates 8A and 8B. By providing 81, securing of the thickness of the adhesive layer 11b and equalization of the thickness of the adhesive layer 11b can be realized more accurately.

また、上記実施の形態１の上記図６などでは、半導体チップ４ＰＨのパッド１２Ｓ３，１２Ｓ４，１２Ｇおよび半導体チップ４ＰＬのパッド１５Ｓ４，１５Ｇのそれぞれに、ワイヤＷＡが複数本（ここでは２本）接続された場合を示しているが、それらの各パッドに接続するワイヤＷＡの数を、それぞれ１本とすることもできる。図４５の半導体装置ＳＭ１には、半導体チップ４ＰＨのパッド１２Ｓ３，１２Ｓ４，１２Ｇおよび半導体チップ４ＰＬのパッド１５Ｓ４，１５Ｇのそれぞれに接続するワイヤＷＡの数を１本とした場合が示されている。このようにすることで、ワイヤＷＡの総数を減らして、半導体装置のコストを低減できる。   Further, in FIG. 6 and the like of the first embodiment, a plurality of wires WA (two in this case) are connected to the pads 12S3, 12S4, 12G of the semiconductor chip 4PH and the pads 15S4, 15G of the semiconductor chip 4PL, respectively. In this case, the number of wires WA connected to each of these pads may be one. 45 shows a case where the number of wires WA connected to each of the pads 12S3, 12S4, 12G of the semiconductor chip 4PH and the pads 15S4, 15G of the semiconductor chip 4PL is one. By doing so, the total number of wires WA can be reduced, and the cost of the semiconductor device can be reduced.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、半導体装置に適用して有効である。   The present invention is effective when applied to a semiconductor device.

１ 非絶縁型ＤＣ−ＤＣコンバータ（ＤＣ−ＤＣコンバータ）
３ 制御回路
４Ｄ 半導体チップ
４ＰＨ 半導体チップ
４ＰＬ 半導体チップ
７Ｄ１，７Ｄ２，７Ｄ３ ダイパッド
７Ｌ，７Ｌ１，７Ｌ２，７Ｌ３，７Ｌ４，７Ｌ５ リード
７ＬＢ リード配線
８Ａ 金属板
８Ａ１ 第１部分
８Ａ２ 第２部分
８Ａ３ 第３部分
８Ｂ 金属板
８Ｂ１ 第１部分
８Ｂ２ 第２部分
８Ｂ３ 第３部分
８Ｂ４ 第４部分
８Ｂ５ 第５部分
９，９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２，９ｆ メッキ層
１０ メッキ層
１１ 半田ペースト
１１ａ，１１ｂ，１１ｃ 接着層（半田）
１２Ｇ ボンディングパッド（ゲート用）
１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４ ボンディングパッド（ソース用）
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ，１３Ｆ ボンディングパッド
１５Ｇ ボンディングパッド（ゲート用）
１５Ｓ１，１５Ｓ２，１５Ｓ３，１５Ｓ４ ボンディングパッド（ソース用）
２１ 半導体基板
２１ａ 基板本体
２１ｂ エピタキシャル層
２２ フィールド絶縁膜
２３ 半導体領域
２４ 半導体領域
２５ 溝
２６ ゲート絶縁膜
２７ ゲート電極
２７ａ ゲート引き出し用の配線部
２８ 絶縁膜
２９ａ，２９ｂ コンタクトホール
３０Ｇ ゲート配線
３０Ｓ ソース配線
３１ 半導体領域
３２ 保護膜
３３ 開口部
３４，３４ａ，３４ｂ 金属層
４１ 配線基板
４２ａ〜４２ｅ 配線
４３ リード
５１ リードフレーム
６１，６１ａ，６１ｂ 開口部
７１，７１ａ，７１ｂ スリット
８１ 突起
９１ 開口部
１０９ メッキ層
１１１ 半田
ＢＥ 裏面電極
ＣＡ，ＣＢ，ＣＣ チップ部品
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
Ｄ ドレイン
ＤＲ１，ＤＲ２ ドライバ回路
ＥＴ１ 端子
ＥＴ２ 端子
Ｄｐ１，Ｄｐ２ 寄生ダイオード
ＩＭ 位置決め用のテーパ
Ｌ コイル
ＬＤ 負荷
Ｎ 出力ノード
ＰＡ パッケージ（封止体）
ＰＢ，ＰＣ，ＰＤ，ＰＥ，ＰＦ，ＰＧ パッケージ
ＰＷＬ１ ｐ型ウエル
ＱＨ１，ＱＬ１ パワーＭＯＳ・ＦＥＴ（パワートランジスタ）
Ｓ ソース
ＳＭ１ 半導体装置
Ｔ パルス周期
Ｔｏｎ パルス幅
ＶＩＮ 入力電源
ＷＡ ボンディングワイヤ 1 Non-insulated DC-DC converter (DC-DC converter)
3 Control Circuit 4D Semiconductor Chip 4PH Semiconductor Chip 4PL Semiconductor Chip 7D1, 7D2, 7D3 Die Pad 7L, 7L1, 7L2, 7L3, 7L4, 7L5 Lead 7LB Lead Wiring 8A Metal Plate 8A1 1st Part 8A2 2nd Part 8A3 3rd Part 8B Metal Plate 8B1 1st part 8B2 2nd part 8B3 3rd part 8B4 4th part 8B5 5th part 9, 9a, 9b, 9c, 9d, 9e1, 9e2, 9f Plating layer 10 Plating layer 11 Solder paste 11a, 11b, 11c Adhesion Layer (solder)
12G bonding pad (for gate)
12S1, 12S2, 12S3, 12S4 Bonding pads (for source)
13A, 13B, 13C, 13D, 13E, 13F Bonding pad 15G Bonding pad (for gate)
15S1, 15S2, 15S3, 15S4 Bonding pad (for source)
21 Semiconductor substrate 21a Substrate body 21b Epitaxial layer 22 Field insulating film 23 Semiconductor region 24 Semiconductor region 25 Groove 26 Gate insulating film 27 Gate electrode 27a Gate lead wiring part 28 Insulating films 29a and 29b Contact hole 30G Gate wiring 30S Source wiring 31 Semiconductor region 32 Protective film 33 Opening 34, 34a, 34b Metal layer 41 Wiring boards 42a-42e Wiring 43 Lead 51 Lead frames 61, 61a, 61b Opening 71, 71a, 71b Slit 81 Protrusion 91 Opening 109 Plating layer 111 Solder BE Back electrode CA, CB, CC Chip component Cin Input capacitor Cout Output capacitor D Drain DR1, DR2 Driver circuit ET1 Terminal ET2 Terminal Dp1, Dp2 Parasitic diode IM Taper L for positioning L Yl LD load N output node PA package (sealing body)
PB, PC, PD, PE, PF, PG Package PWL1 P-type well QH1, QL1 Power MOS FET (Power Transistor)
S source SM1 semiconductor device T pulse period Ton pulse width VIN input power supply WA bonding wire

Claims (14)

パワーＭＯＳＦＥＴを備え、ソース電極パッドおよびゲート電極パッドが配置された表面と、ドレイン電極が形成された裏面と、を有する半導体チップと、
前記半導体チップが搭載された上面を有するチップ搭載部と、
前記半導体チップの前記ソース電極パッドと電気的に接続されたリードと、
前記半導体チップの前記ソース電極パッドと前記リードとに電気的に接続された金属板と、
前記半導体チップ、前記チップ搭載部の一部、前記リードの一部、および前記金属板を封止する封止体と、を有し、
前記金属板は、前記半導体チップの前記ソース電極パッドに電気的に接続された第１部分、前記リードに電気的に接続された第２部分、および前記第１部分と前記第２部分とに連結された第３部分、を有し、
前記金属板の前記第３部分には、開口部が形成されている半導体装置。 A semiconductor chip comprising a power MOSFET and having a front surface on which a source electrode pad and a gate electrode pad are disposed and a back surface on which a drain electrode is formed;
A chip mounting portion having an upper surface on which the semiconductor chip is mounted;
A lead electrically connected to the source electrode pad of the semiconductor chip;
A metal plate electrically connected to the source electrode pad and the lead of the semiconductor chip;
A sealing body for sealing the semiconductor chip, a part of the chip mounting part, a part of the lead, and the metal plate;
The metal plate is connected to a first part electrically connected to the source electrode pad of the semiconductor chip, a second part electrically connected to the lead, and the first part and the second part. A third portion,
A semiconductor device in which an opening is formed in the third portion of the metal plate. 請求項１に記載の半導体装置において、
平面視において、前記開口部と前記半導体チップの前記ソース電極パッドとは重なっている半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which the opening and the source electrode pad of the semiconductor chip overlap in plan view. 請求項２に記載の半導体装置において、
平面視において、前記開口部から前記半導体チップの前記ソース電極パッドの一部が露出している半導体装置。 The semiconductor device according to claim 2,
A semiconductor device in which a part of the source electrode pad of the semiconductor chip is exposed from the opening in a plan view. 請求項１に記載の半導体装置において、
平面視において、前記開口部は前記半導体チップの一部の辺を横断し、前記半導体チップの前記ソース電極パッドに達するまで延びている半導体装置。 The semiconductor device according to claim 1,
In plan view, the opening extends across a part of the semiconductor chip and reaches the source electrode pad of the semiconductor chip. 請求項４に記載の半導体装置において、
前記半導体チップは四角形状であって、前記開口部が横断しているのは、前記半導体チップの一部の長辺である半導体装置。 The semiconductor device according to claim 4,
The semiconductor chip has a quadrangular shape, and the opening crosses the semiconductor device which is a long side of a part of the semiconductor chip. 請求項１に記載の半導体装置において、
前記開口部は、前記金属板の前記第１部分から前記第２部分に向かう第１方向に沿って延びている半導体装置。 The semiconductor device according to claim 1,
The opening is a semiconductor device extending along a first direction from the first portion toward the second portion of the metal plate. 請求項６に記載の半導体装置において、
前記開口部の前記第１方向における幅が、前記第１方向に直交する第２方向における幅よりも大きい長方形状の平面形状である半導体装置。 The semiconductor device according to claim 6.
A semiconductor device having a rectangular planar shape in which a width of the opening in the first direction is larger than a width in a second direction orthogonal to the first direction. 請求項１に記載の半導体装置において、
前記封止体の一部が、前記開口部内に充填されている半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which a part of the sealing body is filled in the opening. 請求項１に記載の半導体装置において、
前記開口部は、前記金属板の前記第３部分に複数形成されている半導体装置。 The semiconductor device according to claim 1,
A plurality of the openings are formed in the third portion of the metal plate. 第１パワーＭＯＳＦＥＴを備え、第１ソース電極パッドおよび第１ゲート電極パッドが配置された表面と、第１ドレイン電極が形成された裏面と、を有する第１半導体チップと、
第２パワーＭＯＳＦＥＴを備え、第２ソース電極パッドおよび第２ゲート電極パッドが配置された表面と、第２ドレイン電極が形成された裏面と、を有する第２半導体チップと、
前記第１半導体チップが搭載された上面を有する第１チップ搭載部と、
前記第２半導体チップが搭載された上面を有し、前記第１半導体チップの前記第１ソース電極パッドと電気的に接続された第２チップ搭載部と、
前記第２半導体チップの前記第２ソース電極パッドと電気的に接続されたリードと、
前記第１半導体チップの前記第１ソース電極パッドと前記第２チップ搭載部とに電気的に接続された第１金属板と、
前記第２半導体チップの前記第２ソース電極パッドと前記リードとに電気的に接続された第２金属板と、
前記第１および第２半導体チップ、前記第１および第２チップ搭載部の一部、前記リードの一部、および前記第１および第２金属板を封止する封止体と、を有し、
前記第１金属板は、前記第１半導体チップの前記第１ソース電極パッドに電気的に接続された第１部分、前記第２チップ搭載部に接続された第２部分、および前記第１部分と前記第２部分とに連結された第３部分、を有し、
前記第２金属板は、前記第２半導体チップの前記第２ソース電極パッドに電気的に接続された第４部分、前記リードに接続された第５部分、および前記第４部分と前記第５部分とに連結された第６部分、を有し、
前記第１金属板の前記第３部分には第１開口部が形成され、前記第２金属板の前記第６部分には第２開口部が形成されている半導体装置。 A first semiconductor chip comprising a first power MOSFET and having a surface on which a first source electrode pad and a first gate electrode pad are disposed; and a back surface on which a first drain electrode is formed;
A second semiconductor chip comprising a second power MOSFET and having a surface on which the second source electrode pad and the second gate electrode pad are disposed and a back surface on which the second drain electrode is formed;
A first chip mounting portion having an upper surface on which the first semiconductor chip is mounted;
A second chip mounting portion having an upper surface on which the second semiconductor chip is mounted and electrically connected to the first source electrode pad of the first semiconductor chip;
A lead electrically connected to the second source electrode pad of the second semiconductor chip;
A first metal plate electrically connected to the first source electrode pad of the first semiconductor chip and the second chip mounting portion;
A second metal plate electrically connected to the second source electrode pad and the lead of the second semiconductor chip;
A sealing body that seals the first and second semiconductor chips, a part of the first and second chip mounting portions, a part of the lead, and the first and second metal plates;
The first metal plate includes a first portion electrically connected to the first source electrode pad of the first semiconductor chip, a second portion connected to the second chip mounting portion, and the first portion. A third portion connected to the second portion,
The second metal plate includes a fourth portion electrically connected to the second source electrode pad of the second semiconductor chip, a fifth portion connected to the lead, and the fourth portion and the fifth portion. And a sixth portion connected to
A semiconductor device in which a first opening is formed in the third portion of the first metal plate, and a second opening is formed in the sixth portion of the second metal plate. 請求項１０に記載の半導体装置において、
前記第１半導体チップは、ＤＣ−ＤＣコンバータのハイサイド用チップであって、
前記第２半導体チップは、ＤＣ−ＤＣコンバータのロウサイド用チップである半導体装置。 The semiconductor device according to claim 10.
The first semiconductor chip is a high-side chip of a DC-DC converter,
The semiconductor device, wherein the second semiconductor chip is a low-side chip of a DC-DC converter. 請求項１１に記載の半導体装置において、
前記第２金属板の平面積は、前記第１金属板の平面積よりも大きい半導体装置。 The semiconductor device according to claim 11,
A semiconductor device in which a plane area of the second metal plate is larger than a plane area of the first metal plate. パワーＭＯＳＦＥＴを備え、ソース電極パッドおよびゲート電極パッドが配置された表面と、ドレイン電極が形成された裏面と、を有する半導体チップと、
前記半導体チップが搭載された上面を有するチップ搭載部と、
前記半導体チップの前記ソース電極パッドと電気的に接続されたリードと、
前記半導体チップの前記ソース電極パッドと前記リードとに電気的に接続された金属板と、
前記半導体チップ、前記チップ搭載部の一部、前記リードの一部、および前記金属板を封止する封止体と、を有し、
前記金属板は、前記半導体チップの前記ソース電極パッドに電気的に接続された第１部分、前記リードに電気的に接続された第２部分、および前記第１部分と前記第２部分とに連結された第３部分、を有し、
前記第１金属板の前記第３部分には、スリットが形成され、前記スリットは前記金属板の前記第２部分を横切る半導体装置。 A semiconductor chip comprising a power MOSFET and having a front surface on which a source electrode pad and a gate electrode pad are disposed and a back surface on which a drain electrode is formed;
A chip mounting portion having an upper surface on which the semiconductor chip is mounted;
A lead electrically connected to the source electrode pad of the semiconductor chip;
A metal plate electrically connected to the source electrode pad and the lead of the semiconductor chip;
A sealing body for sealing the semiconductor chip, a part of the chip mounting part, a part of the lead, and the metal plate;
The metal plate is connected to a first part electrically connected to the source electrode pad of the semiconductor chip, a second part electrically connected to the lead, and the first part and the second part. A third portion,
A semiconductor device in which a slit is formed in the third portion of the first metal plate, and the slit crosses the second portion of the metal plate. パワーＭＯＳＦＥＴを備え、ソース電極パッドおよびゲート電極パッドが配置された表面と、ドレイン電極が形成された裏面と、を有する半導体チップと、
前記半導体チップが搭載された上面を有するチップ搭載部と、
前記半導体チップの前記ソース電極パッドと電気的に接続されたリードと、
前記半導体チップの前記ソース電極パッドと前記リードとに電気的に接続された金属板と、
前記半導体チップ、前記チップ搭載部の一部、前記リードの一部、および前記金属板を封止する封止体と、を有する半導体装置。 A semiconductor chip comprising a power MOSFET and having a front surface on which a source electrode pad and a gate electrode pad are disposed and a back surface on which a drain electrode is formed;
A chip mounting portion having an upper surface on which the semiconductor chip is mounted;
A lead electrically connected to the source electrode pad of the semiconductor chip;
A metal plate electrically connected to the source electrode pad and the lead of the semiconductor chip;
A semiconductor device comprising: the semiconductor chip; a part of the chip mounting portion; a part of the lead; and a sealing body that seals the metal plate.
JP2012181356A 2012-08-20 2012-08-20 Semiconductor device Pending JP2012235164A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012181356A JP2012235164A (en) 2012-08-20 2012-08-20 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012181356A JP2012235164A (en) 2012-08-20 2012-08-20 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008231978A Division JP5107839B2 (en) 2008-09-10 2008-09-10 Semiconductor device

Publications (1)

Publication Number Publication Date
JP2012235164A true JP2012235164A (en) 2012-11-29

Family

ID=47435109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012181356A Pending JP2012235164A (en) 2012-08-20 2012-08-20 Semiconductor device

Country Status (1)

Country Link
JP (1) JP2012235164A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016072421A (en) * 2014-09-30 2016-05-09 ルネサスエレクトロニクス株式会社 Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354702A (en) * 1998-06-02 1999-12-24 Siliconix Inc Ic chip package with directly fixed leads
JP2000114445A (en) * 1998-09-25 2000-04-21 Internatl Rectifier Corp Semiconductor package
JP2004342735A (en) * 2003-05-14 2004-12-02 Renesas Technology Corp Semiconductor device and power supply system
JP2007266218A (en) * 2006-03-28 2007-10-11 Renesas Technology Corp Semiconductor device, and its manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354702A (en) * 1998-06-02 1999-12-24 Siliconix Inc Ic chip package with directly fixed leads
JP2000114445A (en) * 1998-09-25 2000-04-21 Internatl Rectifier Corp Semiconductor package
JP2004342735A (en) * 2003-05-14 2004-12-02 Renesas Technology Corp Semiconductor device and power supply system
JP2007266218A (en) * 2006-03-28 2007-10-11 Renesas Technology Corp Semiconductor device, and its manufacturing method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016072421A (en) * 2014-09-30 2016-05-09 ルネサスエレクトロニクス株式会社 Semiconductor device

Similar Documents

Publication Publication Date Title
JP5107839B2 (en) Semiconductor device
JP4916745B2 (en) Manufacturing method of semiconductor device
JP6161251B2 (en) Semiconductor device and manufacturing method thereof
JP4426955B2 (en) Semiconductor device
JP5443837B2 (en) Semiconductor device
TWI624930B (en) Method of forming a semiconductor device
JP4445351B2 (en) Semiconductor module
JP2006222298A (en) Semiconductor device and manufacturing method thereof
KR20060041974A (en) Semiconductor device
KR20150056531A (en) Method for producing semiconductor device, and semiconductor device
TW201413892A (en) Semiconductor device and method of manufacturing the same
JP5315378B2 (en) Semiconductor device for DC / DC converter
JP2012235164A (en) Semiconductor device
JP5648095B2 (en) Semiconductor device
JP2011228719A (en) Semiconductor device for dc/dc converter
JP5493021B2 (en) Semiconductor device
JP5254398B2 (en) Semiconductor device
JP5431406B2 (en) Semiconductor device
JP2013128040A (en) Semiconductor device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140826