JP5431406B2 - Semiconductor device - Google Patents

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伸悌 松浦
幸弘 佐藤
啓一 大川
徹也 川島
喜章 芦田
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ルネサスエレクトロニクス株式会社
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Description

本発明は、半導体装置およびその製造技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and its manufacturing technology, in particular, to a technique effectively applied to a semiconductor device having a power supply circuit.

近年、電源回路等の小型化および高速応答対応を達成するため、電源回路に使用されるパワーMOS・FET(Metal Oxide Semiconductor Field Effect Transistor)の高周波数化が進んでいる。 In recent years, in order to achieve the miniaturization and high-speed response corresponding such as a power circuit, a high frequency of the power MOS · FET (Metal Oxide Semiconductor Field Effect Transistor) used for the power supply circuit is progressing.

特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のCPUやDSPなどは大電流化および高周波数化する傾向にある。 In particular, desktop and notebook personal computers, such as a CPU or DSP, such as servers or game machines tend to large current and high frequency of. このため、そのCPU(Central Processing Unit)やDSP(Digital Signal Processor)の電源を制御する非絶縁型DC−DCコンバータを構成するパワーMOS・FETも大電流および高周波数に対応可能なように技術開発が進められている。 Thus, the CPU (Central Processing Unit) or a DSP (Digital Signal Processor) technology developed to allow cope power MOS · FET constituting the non-insulated DC-DC converter for controlling power to a large current and high frequency It has been promoted.

電源回路の一例として広く使用されているDC−DCコンバータは、ハイサイドスイッチ用のパワーMOS・FETとロウサイドスイッチ用のパワーMOS・FETとが直列に接続された構成を有している。 DC-DC converter that is widely used as an example of a power supply circuit, a power MOS · FET for power MOS · FET and low-side switch for high-side switch has a connection in series. ハイサイドスイッチ用のパワーMOS・FETは、DC−DCコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーMOS・FETは同期整流用のスイッチ機能を有しており、これら2つのパワーMOS・FETが同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。 Power MOS · FET for high-side switch has a switch function for control of the DC-DC converter, the power MOS · FET for low-side switch has a switch function for synchronous rectification, the two and performs conversion of the power supply voltage by the power MOS · FET is turned on / off alternately while synchronizing.

例えば特開2002−217416号公報(特許文献1参照)には、ハイサイドスイッチ用のパワーMOS・FETとロウサイドスイッチ用のパワーMOS・FETとを同一のパッケージ内に収容し、ハイサイド用のパワーMOS・FETとロウサイド用のパワーMOS・FETとの間の電圧変換効率を向上させる技術が開示されている。 For example, JP 2002-217416 discloses (see Patent Document 1), and houses the power MOS · FET for power MOS · FET and low-side switch for high-side switch in the same package, for the high side technology for improving the voltage conversion efficiency between the power MOS · FET and the power MOS · FET for low side is disclosed.

また、例えば特開2001−25239号公報(特許文献2参照)には、制御回路とドライバ回路とパワーMOS・FETとを1チップ化したDC−DCコンバータにおいて問題となるノイズを抵抗およびコンデンサにより低減する技術が開示されている。 The reduction, for example, in JP 2001-25239 discloses (see Patent Document 2), the control circuit and the driver circuit and the power MOS · FET and the single chip the DC-DC resistor and a capacitor noise becomes a problem in the converter It discloses a technique.

特開2002−217416号公報 JP 2002-217416 JP 特開2001−25239号公報 JP 2001-25239 JP

ところで、本発明者は、上記DC−DCコンバータの構成について検討した。 Incidentally, the present inventor has studied the structure of the DC-DC converter. 以下は、公知とされた技術ではないが、本発明者によって検討された構成であり、その概要は次のとおりである。 The following is not a technique which is known, is a structure that has been studied by the present inventors, the outline is as follows.

本発明者が検討した技術では、DC−DCコンバータを構成するハイサイドスイッチ用のパワーMOS・FETが形成された半導体チップと、ロウサイドスイッチ用のパワーMOS・FETが形成された半導体チップと、これらのパワーMOS・FETの動作を制御する制御回路が形成された半導体チップとが同一のパッケージに封止されている。 In the technique studied by the present inventors, the semiconductor chip in which the power MOS · FET for high-side switch is formed which constitutes the DC-DC converter, a semiconductor chip in which the power MOS · FET for low-side switch is formed, a semiconductor chip control circuit is formed to control the operation of these power MOS · FET is sealed in the same package.

ハイサイドスイッチ用のパワーMOS・FETが形成された半導体チップのソース電極と、ロウサイドスイッチ用のパワーMOS・FETが形成された半導体チップのドレイン電極に接続されるダイパッドとは、複数のボンディングワイヤを通じて電気的に接続されている。 And the source electrode of the semiconductor chip in which the power MOS · FET for high-side switch is formed, the die pad power MOS · FET for low-side switch is connected to the drain electrode of the semiconductor chip formed in a plurality of bonding wires It is electrically connected through. また、ロウサイドスイッチ用のパワーMOS・FETが形成された半導体チップのソース電極と、GND電源用のリードとは、複数のボンディングワイヤを通じて電気的に接続されている。 Further, the source electrode of the semiconductor chip in which the power MOS · FET for low-side switch is formed, and the lead for GND power, are electrically connected through a plurality of bonding wires.

しかし、このような構成を有する半導体装置においては、上記のように複数のボンディングワイヤを用いた接続構成を採用しているので、パッケージ抵抗、ソース電極を形成する金属(アルミニウム)の拡がり抵抗に伴う導通損失が増大する、という問題があることを本発明者は見出した。 However, in a semiconductor device having such a structure, because it uses the connection configuration using a plurality of bonding wires, as described above, it involves the package resistance, the spreading resistance of the metal (aluminum) to form the source electrode conduction loss increases, that there is a problem that the present inventors have found.

そこで、本発明の目的は、半導体装置の電気的特性を向上させることのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the electrical characteristics of the semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

すなわち、本発明は、第1、第2および第3半導体チップを同一の封止体に収容する半導体装置において、前記第1半導体チップのソース電極と、前記第2半導体チップのドレイン電極とを第1金属板を通じて電気的に接続し、前記第2半導体チップのソース電極と、外部端子とを第2金属板を通じて電気的に接続する構成を有しており、 That is, the present invention provides a semiconductor device that accommodates the first, sealing of the same to the second and third semiconductor chip, and the source electrode of the first semiconductor chip, and a drain electrode of the second semiconductor chip first electrically connected via first metal plate, and the source electrode of the second semiconductor chip has a structure for electrically connecting through the external terminal and the second metal plate,
前記第2金属板は、前記第2半導体チップのソース電極に接続された第1部分と、前記第2半導体チップの1つの角を挟んで交差する2つの辺のうちの一方の辺を跨いで延在する第2部分と、前記第2部分から分かれた状態で、前記2つの辺のうちの他方の辺を跨いで延在する第3部分とを一体的に有するものである。 The second metal plate has a first portion connected to the source electrode of the second semiconductor chip, across one side of the two sides intersecting each other across one corner of the second semiconductor chip a second portion extending, in a state divided from said second portion and has integrally a third portion extending across the other side of said two sides.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

すなわち、前記第2金属板は、前記第2半導体チップのソース電極に接続された第1部分と、前記第2半導体チップの1つの角を挟んで交差する2つの辺のうちの一方の辺を跨いで延在する第2部分と、前記第2部分から分かれた状態で、前記2つの辺のうちの他方の辺を跨いで延在する第3部分とを一体的に有することにより、半導体装置の損失を低減できるので、半導体装置の電気的特性を向上させることができる。 That is, the second metal plate has a first portion connected to the source electrode of the second semiconductor chip, one of the sides of the two sides intersecting each other across one corner of the second semiconductor chip across at a second portion extending in a state of separated from said second portion, by which integrally includes a third portion extending across the other side of said two sides, a semiconductor device since loss can be reduced, thereby improving the electrical characteristics of the semiconductor device.

本発明の一実施の形態である半導体装置を有する非絶縁型DC−DCコンバータの一例の回路図である。 It is an example circuit diagram of the non-insulated DC-DC converter including a semiconductor device in an embodiment of the present invention. 図1の非絶縁型DC−DCコンバータの基本動作波形図である。 It is a basic operating waveform diagram of the non-insulated DC-DC converter of FIG. 図1の半導体装置の外観を形成するパッケージの主面側の全体平面図である。 It is an overall plan view of a package of the main surface side forming the external appearance of the semiconductor device in FIG. 図3のパッケージの裏面側の全体平面図である。 It is an overall plan view of the back side of the package of FIG. 図3および図4のパッケージの側面図である。 It is a side view of the package of FIGS. 図1のパッケージの内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside of the package of FIG. 図6のX1−X1線の断面図である。 It is a sectional view taken on line X1-X1 of FIG. 図6のY1−Y1線の断面図である。 It is a sectional view along line Y1-Y1 of FIG. 図1のパッケージの内部構成の説明図である。 It is an illustration of the internal configuration of the package of FIG 1. 図6の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 Is an overall plan view showing watermark internal state of the package was removed metal plate of FIG. 図6の金属板および半導体チップを外した状態のパッケージの内部を透かして見せた全体平面図である。 Is an overall plan view showing watermark internal metal plate and the state of the package was removed semiconductor chip of FIG. 図6のハイサイド用の電界効果トランジスタが形成された半導体チップの最上層を示した全体平面図である。 Field effect transistor for high-side of FIG. 6 is an overall plan view showing the top layer of the semiconductor chip is formed. 図12の半導体チップの最上の配線層を示した全体平面図である。 Whole showed uppermost wiring layer of the semiconductor chip of FIG. 12 is a plan view. 図12の半導体チップのゲート電極層を示した全体平面図である。 Whole showed the gate electrode layer of the semiconductor chip of FIG. 12 is a plan view. 図14の半導体チップの領域Aの拡大平面図である。 Is an enlarged plan view of a region A of the semiconductor chip of FIG. 14. 図12のX2−X2線の断面図である。 It is a cross-sectional view of line X2-X2 in FIG. 12. 図12のY2−Y2線の断面図である。 It is a cross-sectional view of the line Y2-Y2 of FIG. 図16の半導体チップに形成された単位トランジスタセルの拡大断面図である。 It is an enlarged sectional view of the unit transistor cells formed on a semiconductor chip of FIG. 16. 図12のX3−X3線の最上層および最上の配線層の断面図である。 It is a cross-sectional view of the top layer and the uppermost wiring layer of the line X3-X3 in FIG. 12. 図19に金属板およびボンディングワイヤを付加して示した断面図である。 It is a cross sectional view illustrating by adding a metal plate and a bonding wire 19. 図6のロウサイド用の電界効果トランジスタが形成された半導体チップの最上層を示した全体平面図である。 Field effect transistor for low side of FIG. 6 is an overall plan view showing the top layer of the semiconductor chip is formed. 図21の半導体チップの最上の配線層を示した全体平面図である。 It is an overall plan view showing the uppermost wiring layer of the semiconductor chip of FIG. 21. 図21の半導体チップのゲート電極層を示した全体平面図である。 Is an overall plan view showing the gate electrode layer of the semiconductor chip of FIG. 21. 図23の半導体チップの領域Bの拡大平面図である。 Is an enlarged plan view of a region B of the semiconductor chip of FIG. 23. 本発明者が検討した半導体装置の全体平面図である。 It is an overall plan view of a semiconductor device examined by the present inventors. 本実施の形態の半導体装置と図25の半導体装置との電圧変換効率を比較して示したグラフ図である。 Comparing the voltage conversion efficiency between a semiconductor device and FIG. 25 of the present embodiment is a graph showing. 本実施の形態の半導体装置と図25の半導体装置との損失を比較して示したグラフ図である。 By comparing the loss of the semiconductor device of the semiconductor device and FIG. 25 of the present embodiment is a graph showing. 本発明者が検討した他の半導体装置の全体平面図である。 It is an overall plan view of another semiconductor device examined by the present inventors. 本発明者が検討した他の半導体装置の全体平面図である。 It is an overall plan view of another semiconductor device examined by the present inventors. 本発明者が検討したさらに他の半導体装置の全体平面図である。 It is an overall plan view of still another semiconductor device examined by the present inventors. 図3の半導体装置を有する非絶縁型DC−DCコンバータを構成する電子部品の実装例の要部平面図である。 It is a fragmentary plan view of a mounting example of the electronic components of the non-insulated DC-DC converter including a semiconductor device of FIG. 図31の非絶縁型DC−DCコンバータを矢印Fで示す方向から見た側面図である。 The non-isolated DC-DC converter of FIG. 31 is a side view seen from a direction indicated by an arrow F. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 図33のX5−X5線の断面図である。 It is a cross-sectional view of the line X5-X5 in FIG. 33. 図33のY5−Y5線の断面図である。 It is a cross-sectional view of the line Y5-Y5 in FIG. 33. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 図36のX6−X6線の断面図である。 It is a cross-sectional view of a line X6-X6 in FIG. 36. 図36のY6−Y6線の断面図である。 It is a cross-sectional view of Y6-Y6 line in FIG. 36. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 図39のX7−X7線の断面図である。 It is a cross-sectional view of a line X7-X7 in FIG. 39. 図39のY7−Y7線の断面図である。 It is a cross-sectional view of a line Y7-Y7 in FIG. 39. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 図42のX8−X8線の断面図である。 It is a cross-sectional view of the line X8-X8 in FIG. 42. 図42のY8−Y8線の断面図である。 It is a cross-sectional view of Y8-Y8 line in FIG. 42. 本発明者が検討した金属板の全体平面図である。 It is an overall plan view of the metal plate examined by the inventor. 図45のX9−X9線の断面図である。 It is a cross-sectional view of X9-X9 line in FIG. 45. 図45の矢印Jの方向から見た側面図である。 It is a side view from the direction of arrow J in FIG. 45. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 図48のX10−X10線の断面図である。 It is a cross-sectional view of the line X10-X10 of Figure 48. 図48のY10−Y10線の断面図である。 It is a cross-sectional view of Y10-Y10 line of Fig. 48. 図48等の金属板の要部側面図である。 It is a fragmentary side view of the metal plate of FIG. 48 or the like. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 図52の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 Is an overall plan view showing watermark internal state of the package was removed metal plate of FIG. 52. 図52のX11−X11線の断面図である。 It is a cross-sectional view of the line X11-X11 of Figure 52. 図52のY11−Y11線の断面図である。 It is a cross-sectional view of Y11-Y11 line of Fig. 52. 図52の半導体装置のハイサイド用の電界効果トランジスタが形成された半導体チップの製造工程中の要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor chip field effect transistors are formed for the high-side of the semiconductor device in FIG 52. 図56に続く半導体チップの製造工程中の要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the subsequent semiconductor chip in FIG. 56. 図57に続く半導体チップの製造工程中の要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the subsequent semiconductor chip in FIG. 57. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of a semiconductor device according to another embodiment of the present invention. 図60のX13−X13線の断面図である。 It is a cross-sectional view of the line X13-X13 of Figure 60. 図60のY13−Y13線の断面図である。 It is a cross-sectional view of the line Y13-Y13 in FIG. 60. 図60の金属板の要部拡大断面図である。 It is an enlarged sectional view of the metal plate of FIG 60. 本発明の他の実施の形態である半導体装置を有する非絶縁型DC−DCコンバータの一例の回路図である。 An example of the non-insulated DC-DC converter including a semiconductor device according to another embodiment of the present invention is a circuit diagram of a. 図64の半導体装置のパッケージの内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside the package of the semiconductor device in FIG 64. 図65の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 Is an overall plan view showing watermark internal state of the package was removed metal plate of FIG 65. 図65の半導体装置のロウサイドスイッチ用のパワートランジスタが形成された半導体チップの最上層を示した全体平面図である。 A power transistor for low-side switch of the semiconductor device in FIG. 65 is an overall plan view showing the top layer of the semiconductor chip is formed. 図67のロウサイドスイッチ用のパワートランジスタが形成された半導体チップの最上の配線層を示した全体平面図である。 It is an overall plan view showing the uppermost wiring layer of the semiconductor chip in which the power transistor is formed for low-side switch of Figure 67. 図67のロウサイドスイッチ用のパワートランジスタが形成された半導体チップのゲート電極層を示した全体平面図である。 A power transistor for low-side switch of FIG. 67 is an overall plan view showing the gate electrode layer of the semiconductor chip is formed. 図70は図67のY15−Y15線の断面図である。 Figure 70 is a cross-sectional view of Y15-Y15 line of Fig. 67. 本発明の他の実施の形態である半導体装置のパッケージPAの内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside of the package PA of a semiconductor device according to another embodiment of the present invention. 図71の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 Is an overall plan view showing watermark internal state of the package was removed metal plate of FIG 71. 図71および図72の半導体装置の半導体チップの最上の配線層を示した全体平面図である。 Whole showed uppermost wiring layer of the semiconductor chip of the semiconductor device of FIG. 71 and FIG. 72 is a plan view. 図73の半導体チップのゲート電極層と金属板との位置関係を示した全体平面図である。 Is an overall plan view showing the positional relationship between the gate electrode layer and the metal plate of the semiconductor chip of FIG. 73. 図73の半導体チップのゲート電極層を示した全体平面図である。 Is an overall plan view showing the gate electrode layer of the semiconductor chip of FIG. 73. 図75の領域Kの拡大平面図である。 It is an enlarged plan view of area K of Figure 75. 本発明の一実施の形態である半導体装置の製造工程のフロー図である。 It is a flow diagram of the process of manufacturing the semiconductor device in an embodiment of the present invention. 図77の半導体装置の製造工程で用いるリードフレームの一例の平面図である。 It is a plan view of an example of a lead frame used in the manufacturing process of the semiconductor device in FIG 77. 図77の半導体装置のダイボンディング工程後のリードフレームの単位領域の拡大平面図である。 It is an enlarged plan view of the unit area of ​​the lead frame after the die bonding step of the semiconductor device in FIG 77. 図77の半導体装置の製造工程で用いる金属板フレームの一例の平面図である。 It is a plan view of an example of a metal plate frame used in the manufacturing process of the semiconductor device in FIG 77. 図77の半導体装置の金属板ボンディング工程後のリードフレームの単位領域の拡大平面図である。 It is an enlarged plan view of the unit area of ​​the lead frame after the metal plate bonding step of the semiconductor device in FIG 77. 図77の半導体装置のワイヤボンディング工程後のリードフレームの単位領域の拡大平面図である。 It is an enlarged plan view of the unit area of ​​the lead frame after wire bonding step of the semiconductor device in FIG 77. 図77の半導体装置のモールド工程後のリードフレームの単位領域の拡大平面図である。 It is an enlarged plan view of the unit area of ​​the lead frame after the molding process of the semiconductor device in FIG 77. 本発明の他の実施の形態である半導体装置の製造工程のフロー図である。 It is a flow diagram of the process of manufacturing the semiconductor device in another embodiment of the present invention. 本発明のさらに他の実施の形態である半導体装置の製造工程中のリードフレームの1つの単位領域の拡大平面図である。 It is an enlarged plan view of one unit area of ​​the lead frame in the manufacturing process of a semiconductor device which is another embodiment of the present invention. 図85のX16−X16線の断面図である。 It is a cross-sectional view of the X16-X16 line in FIG. 85. 図85のY16−Y16線の断面図である。 It is a cross-sectional view of Y16-Y16 line of Fig. 85. 図85に続く半導体装置の製造工程中のリードフレームの1つの単位領域の拡大平面図である。 It is an enlarged plan view of one unit area of ​​the lead frame of the semiconductor device during the manufacturing process subsequent to FIG. 85. 図88のX17−X17線の断面図である。 It is a cross-sectional view of the X17-X17 line in FIG. 88. 図88のY17−Y17線の断面図である。 It is a cross-sectional view of Y17-Y17 line of Fig. 88. 図88に続く半導体装置のワイヤボンディング工程後のリードフレームの単位領域の拡大平面図である。 It is an enlarged plan view of the unit area of ​​the lead frame after wire bonding step of the semiconductor device continued from FIG. 88. 図85〜図91を用いて説明した半導体装置の製造方法で製造された半導体装置のパッケージ内部を透かして見せた全体平面図である。 Is an overall plan view inside the package a watermark showing a semiconductor device manufactured by the manufacturing method of the semiconductor device described with reference to FIGS. 85 to FIG 91. 図92のX18−X18線の断面図である。 It is a cross-sectional view of the X18-X18 line in FIG. 92. 図92のY18−Y18線の断面図である。 It is a cross-sectional view of Y18-Y18 line of Fig. 92. 図64の半導体装置の他の例のパッケージの内部を透かして見せた全体平面図である。 It is an overall plan view showing watermark inside of another example of a package of the semiconductor device in FIG 64. 図95の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 Is an overall plan view showing watermark internal state of the package was removed metal plate of FIG 95. 図95の半導体装置のロウサイドスイッチ用のパワートランジスタが形成された半導体チップの最上層を示した全体平面図である。 A power transistor for low-side switch of the semiconductor device in FIG. 95 is an overall plan view showing the top layer of the semiconductor chip is formed. 図97の半導体チップのロウサイドスイッチ用のパワートランジスタが形成された最上の配線層を示した全体平面図である。 A power transistor for low-side switch of the semiconductor chip of FIG. 97 is an overall plan view showing the uppermost wiring layer is formed.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 If necessary for convenience in the following embodiments will be explained, divided into plural sections or embodiments, unless otherwise specified, they are not mutually unrelated and one has relationships examples of part or all of, details, or a supplementary explanation. また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiments, the number of elements (including number of pieces, values, amount, range, and the like), when limited to particular numbers of cases and principle than the specific etc. except, the invention is not limited to that particular number, it may be less specific number or more. さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, components (including element steps) unless otherwise such are considered to be the case principally apparent indispensable from explicit, it is not necessarily indispensable needless to say. 同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。 Similarly, in the following embodiments, except the shape of the components, when referring to a positional relationship or the like, a case or the like in particular considered not if expressly and principle clearly dictates otherwise, substantially the shape approximation or is intended to include such as those similar to the like. このことは、上記数値および範囲についても同様である。 This also applies to the above values ​​and ranges. また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。 Also, components having the same function in all the drawings for describing the embodiments are to be omitted same as reference numeral, whenever possible the repeated explanation thereof. 以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings.

(実施の形態1) (Embodiment 1)
図1は本実施の形態1の半導体装置を有する非絶縁型DC−DCコンバータ1の一例の回路図、図2は図1の非絶縁型DC−DCコンバータ1の基本動作波形図をそれぞれ示している。 Figure 1 is an example circuit diagram of the non-insulated DC-DC converter 1 having a semiconductor device of the first embodiment, FIG. 2 shows the basic operating waveform diagram of the non-insulated DC-DC converter 1 of FIG. 1, respectively there.

この非絶縁型DC−DCコンバータ1は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置2と、制御回路3と、入力コンデンサCinと、出力コンデンサCoutと、コイルLとを有している。 This non-insulated DC-DC converter 1, for example, desktop personal computers, notebook personal computers have been used in the power supply circuit of an electronic device such as a server or a gaming device, a semiconductor device 2, the control circuit 3, has an input capacitor Cin, an output capacitor Cout, and a coil L. なお、符号のVINは入力電源、GNDは基準電位(例えばグランド電位で0V)、Ioutは出力電流、Voutは出力電圧を示している。 Incidentally, VIN code input supply, GND reference potential (e.g. 0V in the ground potential), Iout is the output current, Vout denotes an output voltage.

半導体装置2は、2つのドライバ回路DR1,DR2と、2つのパワーMOS・FET(Metal Oxide Semiconductor Field Effect Transistor:以下、単にパワーMOSと略す)QH1,QL1とを有している。 The semiconductor device 2 includes two driver circuits DR1, DR2, two power MOS · FET: and (Metal Oxide Semiconductor Field Effect Transistor hereinafter simply referred to as power MOS) QH1, and a QL1. このドライバ回路DR1,DR2およびパワーMOS・FETQH1,QL1は、1つの同一のパッケージPA内に封止(収容)されている。 The driver circuit DR1, DR2 and the power MOS · FETQH1, QL1 are sealed (housed) in one and the same package PA.

ドライバ回路DR1,DR2は、上記制御回路3から供給されたパルス幅変調(Pulse Width Modulation:PWM)信号に応じて、それぞれパワーMOSQH1,QL1のゲート端子の電位を制御し、パワーMOSQH1,QL1の動作を制御する回路である。 Driver circuits DR1, DR2 and the control circuit 3 a pulse width modulation which is supplied from (Pulse Width Modulation: PWM) in response to the signal, respectively control the potential of the gate terminal of the power MOS QH1, QL1, operation of the power MOS QH1, QL1 is a circuit that controls the. 一方のドライバ回路DR1の出力は、パワーMOSQH1のゲート端子に電気的に接続されている。 The output of one driver circuit DR1 is electrically coupled to the gate terminal of the power MOS QH1. 他方のドライバ回路DR2の出力は、パワーMOSQL1のゲート端子に電気的に接続されている。 The output of the other driver circuit DR2 is electrically coupled to the gate terminal of the power MOS QL1. この2つのドライバ回路DR1,DR2は、同一の半導体チップ4Dに形成されている。 The two driver circuits DR1, DR2 are formed on the same semiconductor chip 4D. なお、VDINはドライバ回路DR1,DR2の入力電源を示している。 Incidentally, VDIN denotes the input power of the driver circuit DR1, DR2.

上記パワーMOSQH1,QL1は、入力電源VINの高電位(第1の電源電位)供給用の端子(第1電源端子)ET1と、基準電位(第2の電源電位)GND供給用の端子(第2電源端子)ET2との間に直列に接続されている。 The power MOS QH1, QL1 is a high potential (first power supply potential) of the input power supply VIN and terminal for supplying (first power supply terminal) ET1, the reference potential (second power supply potential) terminal for GND supply (second It is connected in series between the power supply terminal) ET2. すなわち、パワーMOSQH1は、そのソース・ドレイン経路が、入力電源VINの高電位供給用の端子ET1と出力ノード(出力端子)Nとの間に直列に接続され、パワーMOSQL1は、そのソース・ドレイン経路が出力ノードNと基準電位GND供給用の端子ET2との間に直列に接続されている。 That is, the power MOSQH1 has its source-drain path is connected in series between the terminal ET1 for high potential supply of the input power supply VIN and an output node (output terminal) N, power MOSQL1 the source-drain path thereof There are connected in series between the output node N and the reference potential GND supply terminal ET2. なお、符号のDp1はパワーMOSQH1の寄生ダイオード(内部ダイオード)、Dp2はパワーMOSQL1の寄生ダイオード(内部ダイオード)を示している。 Incidentally, the parasitic diode (internal diode) of Dp1 code power MOS QH1, Dp2 denotes the parasitic diode of the power MOS QL1 (internal diode). また、符合のDはパワーMOSQH1,QL1のドレイン、SはパワーMOSQH1,QL1のソースを示している。 Further, D tally the drain of the power MOS QH1, QL1, S denotes the source of the power MOS QH1, QL1.

パワーMOS(第1電界効果トランジスタ、パワートランジスタ)QH1は、ハイサイドスイッチ(高電位側:第1動作電圧;以下、単にハイサイドという)用の電界効果トランジスタであり、上記コイルLにエネルギーを蓄えるためのスイッチ機能を有している。 Power MOS (first field effect transistor, power transistor) QH1 is a high-side switch (high potential side: first operating voltage; hereinafter, simply referred to as high side) is a field effect transistor for, storing energy in the coil L and it has a switch function for. コイルLは、非絶縁型DC−DCコンバータ1の出力(負荷LDの入力)に電力を供給する素子である。 Coil L is an element for supplying power to the output of the non-insulated DC-DC converter 1 (the input of the load LD).

このハイサイド用のパワーMOSQH1は、上記半導体チップ4Dとは別の半導体チップ4PHに形成されている。 Power MOSQH1 for this high side is formed in another semiconductor chip 4PH and the semiconductor chip 4D. また、このパワーMOS・FETQH1は、例えばnチャネル型の電界効果トランジスタにより形成されている。 Further, the power MOS · FETQH1 is formed by a field effect transistor, for example, an n-channel type. ここでは、この電界効果トランジスタのチャネルが半導体チップ4PHの厚さ方向に形成される。 Here, the channel of the field effect transistor is formed in the thickness direction of the semiconductor chip 4PH. この場合、半導体チップ4PHの主面(半導体チップ4PHの厚さ方向に直交する面)に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。 In this case, can increase the channel width per unit area than the field-effect transistor whose channel is formed along the main surface of the semiconductor chip 4PH (plane perpendicular to the thickness direction of the semiconductor chip 4PH), reduce the on-resistance it is possible to, it is possible to reduce the size of the device, it is possible to reduce the size of the packaging.

一方、パワーMOS(第2電界効果トランジスタ、パワートランジスタ)QL1は、ロウサイドスイッチ(低電位側:第2動作電圧;以下、単にロウサイドという)用の電界効果トランジスタであり、制御回路3からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。 Meanwhile, the power MOS (second field effect transistor, power transistor) QL1 is low-side switch (low potential side: second operating voltage; hereinafter, simply referred to as low side) is a field effect transistor for the frequency from the control circuit 3 synchronously to lower the resistance of the transistor has a function of performing rectification. すなわち、パワーMOSQL1は、非絶縁型DC−DCコンバータ1の整流用のトランジスタである。 That is, the power MOSQL1 is a transistor for rectification of the non-insulated DC-DC converter 1.

このロウサイド用のパワーMOSQL1は、上記半導体チップ4D,4PHとは別の半導体チップ4PLに形成されている。 The power MOSQL1 for low side, said semiconductor chip 4D, and 4PH is formed on another semiconductor chip 4PL. このパワーMOSQL1は、例えばnチャネル型のパワーMOSにより形成されており、上記パワーMOSQH1と同様にチャネルが半導体チップ4PLの厚さ方向に形成される。 The power MOSQL1, for example n is formed by a channel type power MOS, similarly to the power MOSQH1 channel is formed in the thickness direction of the semiconductor chip 4PL. チャネルが半導体チップ4PLの厚さ方向に形成されるパワーMOSを使用している理由は、図2の非絶縁型DC−DCコンバータ1の基本動作波形に示すように、ロウサイド用のパワーMOSQL1は、そのオン時間(電圧を印加している間の時間)が、ハイサイド用のパワーMOSQH1のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。 The reason for using the power MOS whose channel is formed in the thickness direction of the semiconductor chip 4PL, as shown in the basic operating waveform of the non-insulated DC-DC converter 1 in FIG. 2, power MOSQL1 for low side is its on-time (time during which the voltage is applied) is longer than the on time of the power MOSQH1 for high side, the loss due to on-resistance than the switching losses appear larger. このため、チャネルが半導体チップ4PLの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップ4PLの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。 Therefore, those who use the field-effect transistor whose channel is formed in the thickness direction of the semiconductor chip 4PL is, as compared with the case of using a field effect transistor whose channel is formed along the main surface of the semiconductor chip 4PL it is because it increases the channel width per unit area. すなわち、ロウサイド用のパワーMOSQL1を、チャネルが半導体チップ4PLの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC−DCコンバータ1に流れる電流が増大しても電圧変換効率を向上させることができるからである。 That is, the power MOSQL1 for low side, by forming a field effect transistor whose channel is formed in the thickness direction of the semiconductor chip 4PL, since the on-resistance can be reduced, the current flowing through the non-insulated DC-DC converter 1 it is increased because it is possible to improve the voltage conversion efficiency. なお、図2において、Tonはハイサイド用のパワーMOSQH1のオン時のパルス幅、Tはパルス周期を示している。 Incidentally, in FIG. 2, Ton is the on time of the pulse width of the power MOSQH1 for high side, T is shows the pulse period.

上記制御回路3は、パワーMOSQH1,QL1の動作を制御する回路であり、例えばPWM(Pulse Width Modulation)回路によって構成されている。 The control circuit 3 is a circuit for controlling the operation of the power MOS QH1, QL1, for example is constituted by a PWM (Pulse Width Modulation) circuit. このPWM回路は、指令信号と三角波の振幅とを比較してPWM信号(制御信号)を出力する。 The PWM circuit outputs a PWM signal (control signal) by comparing the amplitude of the command signal and a triangular wave. このPWM信号により、パワーMOSQH1,QL1(すなわち、非絶縁型DC−DCコンバータ1)の出力電圧(すなわち、パワーMOSQH1,QL1の電圧スイッチオンの幅(オン時間))が制御されるようになっている。 The PWM signal, the power MOS QH1, QL1 (that is, non-insulated DC-DC converter 1) output voltage (i.e., power MOS QH1, QL1 voltage switch-on of the width (on-time)) is designed to be controlled there.

この制御回路3の出力は、ドライバ回路DR1,DR2の入力に電気的に接続されている。 The output of the control circuit 3 is electrically connected to an input of the driver circuit DR1, DR2. ドライバ回路DR1,DR2のそれぞれの出力は、それぞれパワーMOSQH1のゲート端子およびパワーMOSQL1のゲート端子に電気的に接続されている。 Respective outputs of the driver circuits DR1, DR2 is electrically connected to the gate terminal of the gate terminal and the power MOSQL1 power MOSQH1 respectively.

上記入力コンデンサCinは、入力電源VINから供給されたエネルギー(電荷)を一時的に蓄えて、その蓄えたエネルギーを非絶縁型DC−DCコンバータ1の主回路に供給する電源であり、入力電源VINに並列に電気的に接続されている。 The input capacitor Cin is stored is supplied from the input power supply VIN energy (charge) temporarily, a power supply supplies the stored energy to the main circuit of the non-insulated DC-DC converter 1, an input power source VIN It is electrically connected in parallel to the. 上記出力コンデンサCoutは、上記コイルLと負荷LDとを結ぶ出力配線と基準電位GND供給用の端子との間に電気的に接続されている。 The output capacitor Cout is electrically connected between the terminals of the output lines for supplying reference potential GND connecting the said coil L and the load LD.

非絶縁型DC−DCコンバータ1のパワーMOSQH1のソースと、パワーMOSQL1のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードNが設けられている。 A non-isolated source of the DC-DC converter 1 of the power MOS QH1, the wiring connecting the drain of the power MOS QL1, and supplies to the outside the output node N is provided an output power supply potential. この出力ノードNは、出力配線を介してコイルLと電気的に接続され、さらに出力配線を介して負荷LDと電気的に接続されている。 This output node N is electrically connected to the coil L through the output wiring and is further connected via an output wiring load LD electrically. この負荷LDには、例えばハードディスクドライブHDD、ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、拡張カード(PCI CARD)、メモリ(DDRメモリ、DRAM(Dynamic RAM)、フラッシュメモリ等)、CPU(Central Processing Unit)等がある。 The load LD, for example, a hard disk drive HDD, ASIC (Application Specific Integrated Circuit), FPGA (Field Programmable Gate Array), expansion card (PCI CARD), memory (DDR memory, DRAM (Dynamic RAM), flash memory, etc.), and the like CPU (Central Processing Unit).

このような非絶縁型DC−DCコンバータ1では、パワーMOSQH1,QL1で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。 In such a non-insulated DC-DC converter 1, and performs conversion of the power supply voltage by turning on / off alternately while synchronizing with power MOS QH1, QL1. すなわち、ハイサイド用のパワーMOSQH1がオンの時、端子ET1からパワーMOSQH1を通じて出力ノードNに電流(第1電流)I1が流れる。 That is, when the power MOS QH1 for high side is on, current from the terminal ET1 to the output node N through the power MOS QH1 (first current) I1 flows. 一方、ハイサイド用のパワーMOSQH1がオフの時、コイルLの逆起電圧により電流I2が流れる。 On the other hand, the power MOSQH1 for high side is off, a current I2 flows through the counter electromotive voltage of the coil L. この電流I2が流れている時にロウサイド用のパワーMOSQL1をオンすることで、電圧降下を少なくすることができる。 By turning on the power MOSQL1 for low side while this current I2 is flowing, it is possible to reduce the voltage drop.

次に、図3は図1の半導体装置2の外観を形成するパッケージPAの主面側の全体平面図、図4は図3のパッケージPAの裏面側の全体平面図、図5は図3および図4のパッケージPAの側面図をそれぞれ示している。 Next, FIG. 3 is an overall plan view of a main surface side of the package PA forming the outer appearance of the semiconductor device 2 of FIG. 1, FIG. 4 is an overall plan view of the back side of the package PA of FIG. 3, FIG. 5 is 3 and side view of the package PA of FIG. 4 respectively show. なお、符号Xは第1方向、符号Yは第1方向Xに直交する第2方向を示している。 Incidentally, symbol X is a first direction, symbol Y indicates a second direction orthogonal to the first direction X.

本実施の形態1の半導体装置2は、例えばQFN(Quad Flat Non-leaded package)型の面実装型のパッケージ(封止体)PAを有している。 The semiconductor device 2 of the first embodiment has, for example, QFN (Quad Flat Non-leaded package) type surface mounting package (sealing body) PA. すなわち、パッケージPAは、その外観が、互いに厚さ方向に沿って反対側に位置する主面(第1主面)および裏面(第2主面)と、これに交差する側面とで囲まれた薄板状とされている。 That is, the package PA is its appearance, surrounded by the main surface (first main surface) and back surface (second main surface) positioned on the opposite side along the thickness direction to each other, and side surfaces intersecting to It is in the shape of a thin plate. パッケージPAの主面および裏面の平面形状は、例えば八角形状に形成されている。 Main surface and the back surface of the planar shape of the package PA is formed, for example octagonal shape.

パッケージPAの材料は、例えばエポキシ系の樹脂からなるが、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。 Material of the package PA is, for example, an epoxy-based resin, because such reduce the stress reduction, for example a phenolic curing agent, by using a thermosetting resin biphenyl type silicone rubber and a filler, etc. are added it may be.

このパッケージPAの側面および裏面外周には、パッケージPAの外周に沿って複数のリード(外部端子)7Lが露出されている。 The side and back side outer periphery of the package PA, along the outer periphery of the package PA plurality of leads (external terminals) 7L are exposed. ここでは、リード7LがパッケージPAの外方に大きく突出することなく形成されている。 Here is formed without lead 7L greatly protrudes outward of the package PA.

また、パッケージPAの裏面には、例えば平面略矩形状の3つのダイパッド(第1、第2、第3チップ搭載部)7D1,7D2,7D3の裏面が露出されている。 Further, on the back surface of the package PA, for example, flat, substantially rectangular three die pad (first, second, third chip mounting portion) back surface of 7D1,7D2,7D3 are exposed. このうち、ダイパッド7D2の露出面積が最も大きく、次にダイパッド7D1の露出面積が大きい。 Of these, the exposed area of ​​the die pad 7D2 is the largest, then a large exposed area of ​​the die pad 7D1. 最も小さいダイパッド7D3の1つの角に当たる部分には、位置決め用のテーパIM(インデックスマーク)が形成されている。 The portion corresponding to one corner of the smallest die pad 7D3, tapered IM (index mark) for positioning is formed.

ただし、パッケージPAの構成はQFN構成に限定されるものではなく種々変更可能であり、例えばQFP(Quad Flat Package)構成やSOP(Small Out-line Package)構成等のような別のフラットパッケージ構成としても良い。 However, the configuration of the package PA is be variously modified without being limited to QFN configuration, as for example, QFP (Quad Flat Package) structure and SOP (Small Out-line Package) another flat package structure, such as structure it may be. QFP構成の場合は、複数のリード7Lが、パッケージPAの四辺(側面および裏面外周)から外方に大きく突出した状態で露出される。 For QFP structure, a plurality of leads 7L are exposed on and greatly protruding outward from the package PA four sides (side surfaces and rear surface outer peripheral). SOP構成の場合は、複数のリード7Lが、パッケージPAの二辺(側面および裏面外周)から外方に大きく突出した状態で露出される。 For SOP configuration, the leads 7L are exposed two sides of the package PA from (the side surface and the rear surface outer peripheral) while greatly protruding outward.

次に、図6は図1のパッケージPAの内部を透かして見せた全体平面図、図7は図6のX1−X1線の断面図、図8は図6のY1−Y1線の断面図、図9は図1のパッケージPAの内部構成の説明図、図10は図6の金属板を外した状態のパッケージPAの内部を透かして見せた全体平面図、図11は図6の金属板および半導体チップを外した状態のパッケージPAの内部を透かして見せた全体平面図をそれぞれ示している。 Next, FIG. 6 is an overall plan view showing watermark inside of the package PA of FIG. 1, FIG. 7 is a cross-sectional view of line X1-X1 in FIG. 6, FIG. 8 is a sectional view along line Y1-Y1 of FIG. 6, Figure 9 is an explanatory view of the internal structure of the package PA of FIG. 1, FIG. 10 is an overall plan view showing watermark inside of the package PA of being removed a metal plate of Figure 6, Figure 11 is a metal plate of FIG. 6 and the overall plan view showing watermark inside of the package PA of disconnected semiconductor chips are shown, respectively.

パッケージPAの内部には、3つのダイパッド(タブ、チップ搭載部)7D1,7D2,7D3の一部と、そのダイパッド7D1〜7D3の各々の主面(第1主面)上に搭載された上記半導体チップ4PH,4PL,4Dと、2つの金属板8A,8Bと、ボンディングワイヤ(以下、単にワイヤという)WAと、上記複数のリード7Lの一部と、リード配線(配線部)7LBとが封止されている。 Inside the package PA, 3 single die pad (tab, chip mounting portion) and a portion of 7D1,7D2,7D3, onboard the semiconductor on each major surface of the die pad 7D1~7D3 (first main surface) and chip 4PH, 4PL, 4D, and two metal plates 8A, 8B, the bonding wire (hereinafter, simply referred to as wire) and WA, a portion of the plurality of leads 7L, the lead wire (wiring part) 7LB and sealing It is.

ダイパッド7D1〜7D3、上記リード7Lおよび上記リード配線7LBは、例えば42アロイ等のような金属を主材料として形成されている。 Die pad 7D1~7D3, the lead 7L and the lead wire 7LB is a metal such as for example 42 alloy is formed as a main material. ダイパッド7D1〜7D3、リード7Lおよびリード配線7LBの他の材料として、例えば銅(Cu)または銅の表面に表面から順にニッケル(Ni)、パラジウム(Pd)および金(Au)をメッキしたものを使用しても良い。 Die pad 7D1~7D3, used as another material of the lead 7L, and the lead wire 7LB, for example, copper (Cu) or nickel from the surface in order on the surface of the copper (Ni), palladium (Pd) and gold those plated with (Au) it may be.

ダイパッド7D1〜7D3は、互いに所定の間隔を持って分離された状態で隣接して配置されている。 Die pad 7D1~7D3 are arranged adjacent in a state of being separated with a predetermined distance from each other. ダイパッド7D1〜7D3は、その各々の中心が、パッケージPAの中心からずれて配置されている。 Die pad 7D1~7D3, the center of each of which are disposed offset from the center of the package PA. このうち、ダイパッド7D2の全体面積が最も大きく、次にダイパッド7D1の全体面積が大きい。 Of these, the largest total area of ​​the die pad 7D2, then the whole area of ​​the die pad 7D1 is large. ダイパッド7D1,7D2は、各々の長辺が互いに沿うように配置されている。 Die pad 7D1,7D2, each of the long sides are arranged along each other. ダイパッド7D3は、その一つの辺が、ダイパッド7D1の短辺に沿い、かつ、ダイパッド7D3の上記一つの辺に交差する他の一つの辺が、ダイパッド7D2の長辺に沿うように配置されている。 Die pad 7D3, the one side is along the short sides of the die pad 7D1, and other one side intersecting with the one side of the die pad 7D3 are arranged along the long sides of the die pad 7D2 .

このようなダイパッド7D1〜7D3の裏面(第2主面)の一部は、上記のようにパッケージPAの裏面から露出されており、半導体チップ4PH,4PL,4Dの動作時に発生した熱は、主に半導体チップ4PH,4PL,4Dの裏面(第2主面)からダイパッド7D1〜7D3を通じて外部に放熱される。 Some of such back surface of the die pad 7D1~7D3 (second main surface) is exposed from the back surface of the package PA as described above, the semiconductor chip 4PH, 4PL, heat generated during operation of the 4D mainly the semiconductor chip 4PH in, 4PL, is radiated to the outside through the die pad 7D1~7D3 from the back surface of 4D (second main surface). このため、各ダイパッド7D1〜7D3は、各半導体チップ4PH,4PL,4Dの面積よりも大きく形成されている。 Therefore, each die pad 7D1~7D3, each semiconductor chip 4PH, 4PL, it is formed larger than the area of ​​the 4D. これにより、放熱性を向上させることができる。 Thus, it is possible to improve heat dissipation.

このようなダイパッド7D1〜7D3、リード7Lおよびリード配線7LBの主面において、半導体チップ4D,4PH,4PLが接触される領域、ワイヤWAが接触される領域、金属板8A,8Bが接触される領域(図11のハッチングで示す部分)には、例えば銀(Ag)等からなるメッキ層9が形成されている。 Such die pad 7D1~7D3, in the main surface of the lead 7L, and the lead wire 7LB, region where the semiconductor chip 4D, 4PH, region 4PL is contacted, the area where the wire WA is contacted, the metal plate 8A, 8B are contacted (the portion indicated by hatching in FIG. 11) is, for example, a plating layer 9 made of silver (Ag) or the like is formed. これにより、ダイパッド7D1〜7D3およびリード配線7LBでは、半導体チップ4D,4PH,4PLおよび金属板8A,8Bとダイパッド7D1〜7D3およびリード配線7LBとを接続する半田の濡れ拡がりを抑制することができる。 Thus, the die pad 7D1~7D3 and the lead wire 7LB, it is possible to suppress the semiconductor chips 4D, 4PH, the solder wet-spreading connecting 4PL and metal plates 8A, 8B and the die pad 7D1~7D3 and the lead wiring 7LB. これにより、半導体チップ4D,4PH,4PLおよび金属板8A,8Bとダイパッド7D1〜7D3およびリード配線7LBとの接着性を向上させることができる。 Thus, the semiconductor chip 4D, 4PH, it is possible to improve the adhesion between 4PL and metal plates 8A, 8B and the die pad 7D1~7D3 and the lead wire 7LB.

また、ワイヤWAとリード7Lとの圧着の安定性を向上させることができる。 Further, it is possible to improve the stability of the pressure contact between the wire WA and the lead 7L. なお、ダイパッド7D1〜7D3、リード配線7LBおよびリード7Lの主面にメッキ層9を形成しない場合もある。 Incidentally, the die pad 7D1~7D3, may not form a plating layer 9 on the main surface of the lead wire 7LB and leads 7L. また、リード7LのワイヤWA接触部のみに上記メッキ層9を形成しても良い。 It is also possible to form the plating layer 9 only the wire WA contact portion of the lead 7L.

また、このダイパッド7D1〜7D3、リード配線7LBおよびリード7Lの裏面側の一部は、その総厚が相対的に薄くなっている。 Further, the die pad 7D1~7D3, the part of the back surface side of the lead wire 7LB, and the lead 7L, the total thickness thereof becomes relatively thin. このため、パッケージPAの封止材料がダイパッド7D1〜7D3、リード配線7LBおよびリード7Lの裏面側の薄い部分に入り込むようになっている。 Thus, the sealing material of the package PA die pad 7D1~7D3, adapted to enter the thin portions of the back side of the lead wire 7LB and leads 7L. これにより、ダイパッド7D1〜7D3、リード配線7LBおよびリード7LとパッケージPAの封止材料との密着性を向上させることができるので、ダイパッド7D1〜7D3、リード配線7LBおよびリード7Lの剥離や変形不良を低減または防止することができる。 Thus, the die pad 7D1~7D3, since it is possible to improve the adhesion between the sealing material of the lead wire 7LB and leads 7L and the package PA, die pad 7D1~7D3, the lead wire 7LB, and the lead 7L peeling or deformation failure it can be reduced or prevented. 特に最も面積が大きいダイパッド7D2の外周において、リード配線7LBとの対向部および2つのダイパッド7D1,7D3の対向部には凹凸状のパターンが形成されている。 In particular, the outer periphery of the largest area die pad 7D2, uneven pattern is formed on the facing portion of the facing portion and two die pads 7D1,7D3 the lead wiring 7LB. これにより、ダイパッド7D2とパッケージPAの封止材料との密着性を向上させることができるので、最も面積が大きいダイパッド7D2の剥離や変形不良を低減または防止することができる。 Thus, it is possible to improve the adhesion between the sealing material of the die pad 7D2 and package PA, it is possible to reduce or prevent peeling or deformation failure of the largest area die pad 7D2.

上記ダイパッド7D1は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。 The die pad 7D1, the length of the first direction X is formed in a long flat rectangular shape than the length in the second direction Y. ダイパッド7D1の互いに交差する二辺には、その二辺に沿って上記複数のリード7L1(7L)が一体的に接続されている。 The two sides crossing each other of the die pad 7D1, the plurality of leads 7L1 (7L) is integrally connected along its two sides. この複数のリード7L1には、上記端子ET1が電気的に接続され、上記高電位の入力電源VINが供給されるようになっている。 This multiple leads 7L1, the terminal ET1 is electrically connected, the input power supply VIN of the high potential are supplied.

このダイパッド7D1の主面(第1主面)上には、上記パワートランジスタ用の半導体チップ(第1半導体チップ)4PHが、その主面(第1主面)を上に向け、かつ、その裏面(第2主面)をダイパッド7D1に向けた状態で搭載されている。 On the main surface (first main surface) of the die pad 7D1, the semiconductor chip for the power transistor (first semiconductor chip) 4PH is, toward the main surface (first main surface) above and its back surface is mounted in a state where the (second main surface) toward the die pad 7D1.

半導体チップ4PHは、上記半導体チップ(第3半導体チップ)4Dよりも細長い平面長方形状に形成されており、半導体チップ4PHの長辺がダイパッド7D1の長手方向に沿うように配置されている。 The semiconductor chip 4PH, said semiconductor chip (third semiconductor chip) is formed in an elongated rectangular plane than 4D, the long sides of the semiconductor chip 4PH are arranged along the longitudinal direction of the die pad 7D1. 半導体チップ4PHの平面積は、半導体チップ4Dの平面積よりも大きい。 Plane area of ​​the semiconductor chip 4PH is larger than the planar area of ​​the semiconductor chip 4D. また、半導体チップ4PHの長辺および短辺の総和は、上記半導体チップ4Dの長辺および短辺の総和よりも大きい。 A sum of the long sides and short sides of the semiconductor chip 4PH is greater than the sum of the long sides and short sides of the semiconductor chip 4D.

この半導体チップ4PHの裏面の電極は、導電性の接着層11aを介してダイパッド7D1に接合され電気的に接続されている。 The back surface of the electrode of the semiconductor chip 4PH is joined to the die pad 7D1 via the adhesive layer 11a of conductive are electrically connected. この半導体チップ4PHの裏面の電極は、上記ハイサイド用のパワーMOSQH1のドレインDに電気的に接続されている。 The electrode on the back surface of the semiconductor chip 4PH is electrically connected to the drain D of the power MOSQH1 for high side. 上記接着層11aは、例えば鉛(Pb)−錫(Sn)の半田または銀(Ag)ペーストにより形成されている。 The adhesive layer 11a is, for example lead (Pb) - is formed by solder or silver (Ag) paste tin (Sn).

また、この半導体チップ4PHの主面(第1主面)上には、ゲート電極用のボンディングパッド(以下、単にパッドという)12Gと、ソース電極用のパッド12S1,12S2,12S3とが配置されている。 In addition, over the main surface (first main surface) of the semiconductor chip 4PH, bonding pads (hereinafter, simply pad hereinafter) for gate electrode and 12G, is disposed a pad 12S1,12S2,12S3 for source electrode there.

ゲート電極用のパッド12Gは、上記ハイサイド用のパワーMOSQH1のゲート電極に電気的に接続されている。 Pad 12G for gate electrode is electrically connected to the gate electrode of the power MOSQH1 for high side. このゲート電極用のパッド12Gは、半導体チップ4PHの長手方向の一端側に配置されている。 The pads 12G for gate electrode is disposed on one longitudinal end of the semiconductor chip 4PH. 半導体チップ4PHは、上記ゲート電極用のパッド12Gが上記半導体チップ4D側を向いた状態で配置されている。 The semiconductor chip 4PH, the pad 12G for the gate electrode is disposed in a state facing the semiconductor chip 4D side. ゲート電極用のパッド12Gは、複数本のワイヤWAを通じて、後述の半導体チップ4Dの主面のパッド13Aと電気的に接続されている。 Pad 12G for gate electrode, through a plurality of wires WA, and is electrically connected to the pads 13A of the main surface of the semiconductor chip 4D described later. ワイヤWAは、例えば金(Au)によって形成されている。 Wire WA is formed by for example, gold (Au).

上記ソース電極用のパッド12S1,12S2,12S3は、上記ハイサイド用のパワーMOSQH1のソースSに電気的に接続されている。 Pad 12S1,12S2,12S3 for source electrode is electrically connected to the source S of the power MOSQH1 for high side. ソース電極用のパッド(第1ソース電極領域)12S1,12S2は、上記ゲート電極用のパッド12Gやソース電極用のパッド12S3よりも大きく、半導体チップ4PHの長手方向(第1方向X)に沿って延在する長方形状に形成されている。 Pads for the source electrode (first source electrode region) 12S1,12S2 is larger than the pad 12S3 of pads 12G and the source electrode for the gate electrode, along the longitudinal direction of the semiconductor chip 4PH (first direction X) It is formed in the extending rectangular. 一方、ソース電極用のパッド(第2ソース電極領域)12S3は、上記ゲート電極用のパッド12Gが配置された半導体チップ4PHの長手方向の一端側に配置されている。 On the other hand, the pads for the source electrode (second source electrode region) 12S3 are arranged in the longitudinal direction of the one end side of the semiconductor chip 4PH pad 12G is disposed for the gate electrode. 相対的に大きなパッド12S1,12S2同士は、半導体チップ4PHの最上層の保護膜(絶縁膜)によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。 Relatively large pad 12S1,12S2 each other, but are separated by the uppermost layer of the protective film of the semiconductor chip 4PH (insulating film), as described later, in the lower layer of the protective film electrically connected are integrally formed It is. また、相対的に大きなパッド12S1,12S2と、相対的に小さなパッド12S3とは、半導体チップ4PHの最上層の保護膜(絶縁膜)によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。 Moreover, a relatively large pad 12S1,12S2, relatively small pad 12S3 has been separated by the protective film in the uppermost layer of the semiconductor chip 4PH (insulating film), as described below, the lower protective layer in is electrically connected are integrally formed.

ソース電極用のパッド12S1,12S2,12S3(すなわち、上記ハイサイド用のパワーMOSQH1のソースS)は、上記金属板8Aを通じて、ダイパッド7D2と電気的に接続されている。 Pads for the source electrode 12S1,12S2,12S3 (i.e., the source S of the power MOSQH1 for high side), through the metal plate 8A, is electrically connected to the die pad 7D2. これにより、ソース電極用のパッド12S1,12S2,12S3とダイパッド7D2とをワイヤによって接続する場合に比べて、半導体チップ4PHでのアルミ拡がり抵抗を低減でき、ハイサイド用のパワーMOSQH1のオン抵抗を低減できる。 Thus, as compared with the case of connecting the pad 12S1,12S2,12S3 and the die pad 7D2 for source electrode by a wire, reduces the aluminum spreading resistance in the semiconductor chip 4PH, reducing the on resistance of the power MOSQH1 for high side it can. このため、パッケージ抵抗を低減でき、導通損失を低減できる。 Therefore, it is possible to reduce the package resistance, the conduction loss can be reduced.

この金属板8Aは、例えば銅(Cu)またはアルミニウム(Al)等のような導電性および熱伝導性の高い金属によって形成されている。 The metal plate 8A is formed by, for example, copper (Cu) or aluminum (Al) conductivity and a high thermal conductivity metal, such as. このように、金(Au)で形成されるワイヤに代えて、金よりも安価な銅またはアルミニウムで形成される金属板8Aを用いることにより、半導体装置2のコストを低減できる。 Thus, instead of the wire formed of gold (Au), by using a metal plate 8A formed of inexpensive copper or aluminum than gold, it is possible to reduce the cost of the semiconductor device 2. 金属板8Aの第1方向Xおよび第2方向Yの寸法は、ワイヤWAの直径よりも大きい。 The dimensions of the first direction X and second direction Y of the metal plate 8A is larger than the diameter of the wire WA. 金属板8Aは、以下のような第1部分8A1と第2部分8A2とを一体的に有している。 Metal plate 8A is integrally has a first portion 8A1 as follows and the second portion 8A2.

第1部分8A1は、導電性の接着層11bを介してソース電極用のパッド12S1,12S2と接合され電気的に接続された矩形状の部分である。 The first portion 8A1 is electrically connected to a rectangular-shaped portion is joined to the pad 12S1,12S2 for source electrode via the adhesive layer 11b of the conductive. 第1部分8A1は、図8および図9に示すように、断面で見ると、半導体チップ4PHの主面に沿うように平坦に形成されている。 The first part 8A1, as shown in FIGS. 8 and 9, when viewed in cross section, is formed flat along the main surface of the semiconductor chip 4PH.

第2部分8A2は、第1部分8A1の長辺からその長辺に交差する第2方向Yに沿って延び、半導体チップ4PHの長辺を跨いでダイパッド7D2の一部に重なる位置まで延びている。 The second portion 8A2 extends along a second direction Y intersecting the long side of the long sides of the first part 8A1, and extends to a position overlapping a portion of the die pad 7D2 across the long side of the semiconductor chip 4PH . 第2部分8A2の第2方向Yの先端部の裏面は、導電性の接着層11cを介してダイパッド7D2と接合され電気的に接続されている。 The back surface of the distal end of the second direction Y of the second portion 8A2 is bonded to the die pad 7D2 via the adhesive layer 11c of conductive are electrically connected.

また、第2部分8A2は、第1部分8A1の長手方向(第1方向X)の角から角まで延びている。 The second portion 8A2 extends from the longitudinal (first direction X) corner of the first portion 8A1 to the corner. また、第2部分8A2は、図8および図9に示すように、断面で見ると、半導体チップ4PHとダイパッド7D2との間で、半導体チップ4PHの主面から遠ざかるように第1部分8A1の高さよりも高くなっている。 The second portion 8A2, as shown in FIGS. 8 and 9, when viewed in cross-section, between the semiconductor chip 4PH and the die pad 7D2, high in the first part 8A1 away from the main surface of the semiconductor chip 4PH It is higher than that of. これにより、接着層11bの材料が半導体チップ4PHの側面側に漏れ難くすることができるので、接着層11bの材料による半導体チップ4PHの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 Thus, the material of the adhesive layer 11b can be made hard to leak to the side surface side of the semiconductor chip 4PH, conduction of the main surface of the semiconductor chip 4PH by material of the adhesive layer 11b (the source S) and the back surface (drain D) poor It can be reduced.

なお、ここで言う高さは、ダイパッド7D1〜7D3の裏面を基準としてそこからパッケージPAの厚さ方向(半導体チップ4PHの主面に対して垂直に交差する方向)に向かって離れた位置までの距離を言う。 The height referred to herein is, from which the back surface of the die pad 7D1~7D3 as a reference to a position away toward the package PA thickness direction (direction intersecting perpendicularly to the main surface of the semiconductor chip 4PH) It refers to the distance. また、上記接着層11b,11cは、上記接着層11aと同一材料で形成されている。 Further, the adhesive layer 11b, 11c are formed in the adhesive layer 11a of the same material.

この金属板8Aは、発熱源となる半導体チップ4PHの主面の一部を覆うように配置されている。 The metal plate 8A is disposed so as to cover a part of the main surface of the semiconductor chip 4PH as a heat source. これにより、半導体チップ4PHは、金属板8Aおよびダイパッド7D1によって挟み込まれている。 Thus, the semiconductor chip 4PH is sandwiched by the metal plate 8A and the die pad 7D1. すなわち、半導体チップ4PHで生じた熱は、半導体チップ4PHの裏面からダイパッド7D1を通じて放散される他に、半導体チップ4PHの主面から金属板8Aを通じて放散されるようになっている。 In other words, heat generated in the semiconductor chip 4PH, in addition to being dissipated through the die pad 7D1 from the back surface of the semiconductor chip 4PH, is adapted to be dissipated through the metal plate 8A from the main surface of the semiconductor chip 4PH. この結果、半導体チップ4PHで発生した熱の放散性を向上させることができる。 As a result, it is possible to improve the radiation characteristic of the heat generated in the semiconductor chip 4PH.

ただし、金属板8Aの第1部分8A1の面積は、半導体チップ4PHの主面の面積またはソース電極用のパッド12S1,12S2の配置領域の総面積よりも小さい。 However, the area of ​​the first part 8A1 of the metal plate 8A is smaller than the total area of ​​the arrangement region of the pad 12S1,12S2 for the area or the source electrode of the main surface of the semiconductor chip 4PH. そして、金属板8Aは、その第1部分8A1が半導体チップ4PHの主面内に収まり、半導体チップ4PHの外側に、はみ出さないように配置されている。 Then, the metal plate 8A, the first part 8A1 fits in the main surface of the semiconductor chip 4PH, outside the semiconductor chip 4PH, it is arranged so as not to protrude.

これは、金属板8Aの上記第1部分8A1の面積が、半導体チップ4PHの主面の面積またはソース電極用のパッド12S1,12S2の配置領域の面積よりも大きいと、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。 This is the area of ​​the first part 8A1 of the metal plate 8A is the greater than the area of ​​the arrangement region of the pad 12S1,12S2 for the area or the source electrode of the main surface of the semiconductor chip 4PH, encounter the following problems that there due to the fact that the present inventors have for the first time heading.

すなわち、金属板8Aの上記第1部分8A1の面積が半導体チップ4PHの主面の面積等よりも大きく、第1部分8A1が半導体チップ4PHの外側に、はみ出すと、金属板8Aの裏面の接着層11bの材料の一部が、半導体チップ4PHの側面側に漏れ、さらには半導体チップの裏面にまで達してしまう。 That is, the area of ​​the first part 8A1 of the metal plate 8A is larger than the area or the like of the main surface of the semiconductor chip 4PH, outside the first portion 8A1 is a semiconductor chip 4PH, when protruded, the adhesive layer of the back surface of the metal plate 8A some of 11b of the material, leakage to the side surface side of the semiconductor chip 4PH, more will reach the back surface of the semiconductor chip. この結果、半導体チップ4PHの主面(ソースS)と裏面(ドレインD)とが接着層11bの材料によって導通してしまう問題が生じ易くなるからである。 As a result, since the main surface of the semiconductor chip 4PH (source S) and the back surface (the drain D) is likely to occur is a problem that was conducted by the material of the adhesive layer 11b.

そこで、本実施の形態1では、金属板8Aの上記第1部分8A1の面積を、半導体チップ4PHの主面の面積またはソース電極用のパッド12S1,12S2の配置領域の面積よりも小さくすることにより、接着層11bの材料が半導体チップ4PHの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PHの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 Therefore, in the first embodiment, the area of ​​the first part 8A1 of the metal plate 8A, is made smaller than the area of ​​the arrangement region of the pad 12S1,12S2 for the area or the source electrode of the main surface of the semiconductor chip 4PH since the material of the adhesive layer 11b can be prevented from leaking to the side surface side of the semiconductor chip 4PH, conduction of the main surface of the semiconductor chip 4PH by material of the adhesive layer 11b (the source S) and the back surface (drain D) poor It can be reduced.

また、半導体チップ4PHの四隅が金属板8Aによって覆われないようになっている。 Further, the four corners of the semiconductor chip 4PH is prevented covered by the metal plate 8A. すなわち、半導体チップ4PHの四隅の真上には金属板8Aが配置されておらず、半導体チップ4PHの四隅は金属板8Aから露出されている。 That is, not disposed metal plate 8A is directly above the four corners of the semiconductor chip 4PH, the four corners of the semiconductor chip 4PH is exposed from the metal plate 8A. これにより、金属板8Aの接合後の外観検査において、金属板8Aと半導体チップ4PHとを接続する接続層11bの様子を半導体チップ4PHの4隅で観測することができる。 Thus, in the appearance inspection after the bonding of the metal plate 8A, it is possible to observe the state of the connection layer 11b that connects the metal plate 8A and the semiconductor chip 4PH at four corners of the semiconductor chip 4PH. この結果、半導体装置2の信頼性および歩留まりを向上させることができる。 As a result, it is possible to improve the reliability and yield of the semiconductor device 2. これについては後述する。 This will be described later.

また、金属板8Aは、第2部分8A2の最上部(第1部分8A1の高さよりも高い部分)が半導体チップ4PHとダイパッド7D2との間に位置するように配置されている。 The metal plate 8A is top of the second portion 8A2 (portion higher than the height of the first part 8A1) is arranged to be positioned between the semiconductor chip 4PH and the die pad 7D2. 特にその最上部の側面に形成された吊り部8A3が、半導体チップ4PHとダイパッド7D2との間に位置するように配置されている。 Especially its top of the hanging portion formed on the side surface 8A3 is arranged so as to be positioned between the semiconductor chip 4PH and the die pad 7D2. この吊り部8A3は、金属板フレームと、個々の金属板8Aとを接続し支持する部分である。 The hanging portion 8A3 is a portion that supports connected to the metal plate frame and each of the metal plate 8A.

これは、この吊り部8A3が半導体チップ4PHのパッド12S1,12S2やダイパッド7D2の直上に位置すると、以下のような問題が生じる場合があることを本発明者が初めて見出したことによる。 This is the hanging portion 8A3 is the located directly above the pad 12S1,12S2 and the die pad 7D2 semiconductor chip 4PH, due to the fact that the present inventors have found for the first time that in some cases the following problems arise.

すなわち、吊り部8A3の切断面には切り屑(バリ)が残される場合があるが、吊り部8A3が半導体チップ4PHのパッド12S1,12S2やダイパッド7D2の直上に位置すると、その切り屑がパッド12S1,12S2に当たりパッド12S1,12S2を傷つけたり、その切り屑が金属板8Aとダイパッド7D2との間に入り込み金属板8Aが傾いたりする問題が生じ易くなるからである。 Namely, the hanging portion there is a case cut debris in the cut surface of the 8A3 (burrs) are left hanging part when 8A3 is located directly above the pad 12S1,12S2 and the die pad 7D2 semiconductor chip 4PH, 12S1 the chip pad , or damage the contact pads 12S1,12S2 in 12S2, because the chip is likely problem arises that enter or inclined metal plates 8A between the metal plate 8A and the die pad 7D2.

そこで、本実施の形態1では、上記のような構成にすることにより、吊り部8A3の切断面に切り屑が残されていたとしても、吊り部8A3の位置がパッド12S1,12S2やダイパッド7D2から遠ざかるので、上記切り屑に起因するパッド12S1,12S2の損傷や金属板8Aのダイパッド7D2に対する傾き不良の発生を低減または防止することができる。 Therefore, in the first embodiment, by the above-described configuration, even scrap cut on the cut surface of the hanging portion 8A3 has been left from the position of the hanging portion 8A3 pads 12S1,12S2 and the die pad 7D2 because away, it is possible to reduce or prevent the occurrence of gradient poor against the die pad 7D2 damage or metal plate 8A of the pad 12S1,12S2 due to the swarf.

また、上記ソース電極用のパッド12S1,12S2,12S3(すなわち、上記ハイサイド用のパワーMOSQH1のソースS)は、複数のワイヤWAを通じて、上記半導体チップ4Dの主面のパッド13Bと電気的に接続されている。 The pad for source electrode 12S1,12S2,12S3 (i.e., the source S of the power MOSQH1 for high side), through a plurality of wires WA, electrically connected to the pad 13B of the main surface of the semiconductor chip 4D It is. すなわち、ワイヤWAの一端は、ソース電極用のパッド12S3に接合され、ワイヤWAの他端はパッド13Bに接合されている。 That is, one end of the wire WA is bonded to the pad 12S3 for the source electrode and the other end of the wire WA is joined to the pad 13B. 図9に示すように、ワイヤWAの最上部の高さH1は、金属板8Aの最上部の高さH2よりも高い。 As shown in FIG. 9, the height H1 of the top of the wire WA is higher than the height of the top H2 of the metal plate 8A. ただし、ワイヤWAの最上部の高さを、金属板8Aの最上部の高さよりも低くしても良い。 However, the top of the height of the wire WA, may be lower than the height of the uppermost metal plate 8A.

上記ダイパッド7D2は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。 The die pad 7D2, the length of the first direction X is formed in a long flat rectangular shape than the length in the second direction Y. ダイパッド7D2には、上記複数のリード7L2(7L)が一体的に接続されている。 The die pad 7D2, the plurality of leads 7L2 (7L) are integrally connected. この複数のリード7L2には、上記出力ノードNが電気的に接続される。 This multiple leads 7L2, the output node N is electrically connected.

このダイパッド7D2の主面(第1主面)上には、上記パワートランジスタ用の半導体チップ(第2半導体チップ)4PLが、その主面(第1主面)を上に向け、かつ、その裏面(第2主面)をダイパッド7D2に向けた状態で搭載されている。 On the main surface of the die pad 7D2 (first main surface), a semiconductor chip for the power transistor (second semiconductor chip) 4PL is, toward the main surface (first main surface) above and its back surface is mounted in a state where the (second main surface) toward the die pad 7D2.

半導体チップ4PLは、平面長方形状に形成されており、半導体チップ4PLの長辺がダイパッド7D2の長手方向に沿うように配置されている。 The semiconductor chip 4PL is formed in a planar rectangular shape, the long sides of the semiconductor chip 4PL are arranged along the longitudinal direction of the die pad 7D2. 半導体チップ4PLの平面積は、上記半導体チップ4PHおよび半導体チップ4Dの各々の平面積よりも大きい。 Plane area of ​​the semiconductor chip 4PL is larger than the planar area of ​​each of the semiconductor chips 4PH and the semiconductor chip 4D. また、半導体チップ4PLの長辺および短辺の各々は、上記半導体チップ4PHの長辺および短辺の各々よりも大きい。 Further, each of the long sides and short sides of the semiconductor chip 4PL is larger than each of the long sides and short sides of the semiconductor chip 4PH.

この半導体チップ4PLの裏面の電極は、導電性の接着層11aを介してダイパッド7D2に接合され電気的に接続されている。 The back surface of the electrode of the semiconductor chip 4PL is joined to the die pad 7D2 via the adhesive layer 11a of conductive are electrically connected. この半導体チップ4PLの裏面の電極は、上記ロウサイド用のパワーMOSQL1のドレインDに電気的に接続されている。 The electrode on the back surface of the semiconductor chip 4PL is electrically connected to the drain D of the power MOSQL1 for the low side.

また、この半導体チップ4PLの主面(第1主面)上には、ゲート電極用のボンディングパッド(以下、単にパッドという)15Gと、ソース電極用のパッド15S1,12S2とが配置されている。 Further, on the main surface (first main surface) of the semiconductor chip 4PL is a bonding pad (hereinafter simply pads hereinafter) for gate electrode and 15G, it is disposed a pad 15S1,12S2 for the source electrode.

ゲート電極用のパッド15Gは、上記ロウサイド用のパワーMOSQL1のゲート電極に電気的に接続されている。 Pad 15G for gate electrode is electrically connected to the gate electrode of the power MOSQL1 for the low side. このゲート電極用のパッド15Gは、半導体チップ4PLの長手方向の一端側の角部近傍に配置されている。 The pads 15G for gate electrode is arranged near the corner of one longitudinal end of the semiconductor chip 4PL. 半導体チップ4PLは、上記ゲート電極用のパッド15Gが上記半導体チップ4D側を向いた状態で配置されている。 The semiconductor chip 4PL, the pad 15G for the gate electrode is disposed in a state facing the semiconductor chip 4D side. ゲート電極用のパッド15Gは、複数本のワイヤWAを通じて、上記半導体チップ4Dの主面のパッド13Cと電気的に接続されている。 Pad 15G for gate electrode, through a plurality of wires WA, and is electrically and pad 13C of the main surface of the semiconductor chip 4D connected.

上記ソース電極用のパッド15S1,15S2は、上記ロウサイド用のパワーMOSQL1のソースSに電気的に接続されている。 Pad 15S1,15S2 for source electrode is electrically connected to the source S of the power MOSQL1 for the low side. ソース電極用のパッド(第3ソース電極領域)15S1は、上記ゲート電極用のパッド15Gやソース電極用のパッド15S2よりも大きく、半導体チップ4PLの短方向(第2方向Y)に沿って延びる複数の長方形状部分と、半導体チップ4PLの長手方向(第1方向X)に沿って延びる長方形状部分とが一体になって平面櫛の歯状に形成されている。 Pads for the source electrode (third source electrode region) 15S1 is larger than the pad 15S2 of pads 15G and the source electrode for the gate electrode, a plurality extending along the direction of the short sides of the semiconductor chip 4PL (second direction Y) a rectangular portion of a longitudinal rectangular portion extending along a (first direction X) of the semiconductor chip 4PL are formed on tooth-like planar comb is integral. 一方、ソース電極用のパッド(第4ソース電極領域)15S2は、上記ゲート電極用のパッド15Gが配置された半導体チップ4PLの長手方向の一端側の角部近傍に配置されている。 On the other hand, the pads for the source electrode (fourth source electrode region) 15S2 is disposed near the corner of one longitudinal end side of the semiconductor chip 4PL pad 15G for the gate electrode is disposed. これらの相対的に大きなパッド15S1と、相対的に小さなパッド15S2とは、半導体チップ4PLの最上層の保護膜(絶縁膜)によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。 These relatively large pad 15S1, relatively small pad 15S2 has been separated by the protective film in the uppermost layer of the semiconductor chip 4PL (insulating film), as described below, integral with the lower protective layer are electrically connected are formed.

ソース電極用のパッド15S1,15S2(すなわち、上記ロウサイド用のパワーMOSQL1のソースS)は、上記金属板8Bを通じて、リード配線7LBと電気的に接続されている。 Pads for the source electrode 15S1,15S2 (i.e., the source S of the power MOSQL1 for the low-side), via the metal plate 8B, and is electrically connected to the lead wiring 7LB. これにより、ソース電極用のパッド15S1,15S2とリード配線7LBとをワイヤによって接続する場合に比べて、半導体チップ4PLでのアルミ拡がり抵抗を低減でき、ロウサイド用のパワーMOSQL1のオン抵抗を低減できる。 Thus, as compared with the case of connecting the pads 15S1,15S2 for the source electrode and the lead wire 7LB by wire, reduces the aluminum spreading resistance in the semiconductor chip 4PL, can reduce the on-resistance of the power MOSQL1 for low side. このため、パッケージ抵抗を低減でき、導通損失を低減できる。 Therefore, it is possible to reduce the package resistance, the conduction loss can be reduced. アルミ拡がり抵抗については後述する。 It will be described later aluminum spreading resistance.

この金属板8Bは、例えば銅(Cu)またはアルミニウム(Al)等のような導電性および熱伝導性の高い金属によって形成されている。 The metal plate 8B is formed of, for example, copper (Cu) or aluminum (Al) conductivity and a high thermal conductivity metal, such as. これにより、金(Au)で形成されるワイヤに代えて、低コストな銅またはアルミニウムで形成される金属板8Bを用いることにより、半導体装置2のコストを低減できる。 Thus, instead of the wire formed of gold (Au), by using a metal plate 8B is formed of a low-cost copper or aluminum, it is possible to reduce the cost of the semiconductor device 2. 金属板8Bの第1方向Xおよび第2方向Yの寸法は、ワイヤWAの直径よりも大きい。 The dimensions of the first direction X and second direction Y of the metal plate 8B is larger than the diameter of the wire WA. また、金属板8Bの平面積は、上記金属板8Aの平面積よりも大きい。 Further, the planar area of ​​the metal plate 8B is larger than the planar area of ​​the metal plate 8A. 金属板8Bは、以下のような第1部分8B1と、第2部分8B2と、第3部分8B3とを一体的に有している。 Metal plate 8B has a first portion 8B1 as described below, the second portion 8B2, integrally has a third portion 8B3.

第1部分8B1は、導電性の接着層11bを介してソース電極用のパッド15S1,15S2と接合され電気的に接続された矩形状の部分である。 The first portion 8B1 are electrically connected to a rectangular-shaped portion is joined to the pad 15S1,15S2 for source electrode via the adhesive layer 11b of the conductive. 第1部分8B1は、図7に示すように、断面で見ると、半導体チップ4PLの主面に沿うように平坦に形成されている。 The first part 8B1, as shown in FIG. 7, when viewed in cross section, is formed flat along the main surface of the semiconductor chip 4PL.

第2部分8B2および第3部分8B3は、それぞれ第1部分8B1とリード配線7LBとを接続するように設けられている。 The second portion 8B2 and the third portion 8B3 are respectively provided so as to connect the lead wire 7LB first portion 8B1.

第2部分8B2は、第1部分8B1の短辺からその短辺に交差(直交)する第1方向Xに沿って延び、半導体チップ4PLの短辺を跨いでリード配線7LBの一部に重なる位置まで連続的に延びている。 The second portion 8B2 extends along a first direction X intersecting at its short side from the short side of the first portion 8B1 (orthogonal) position overlapping a portion of the lead wire 7LB across short sides of the semiconductor chip 4PL It extends continuously up to. この第2部分8B2の第1方向Xの先端部の裏面は、導電性の接着層11cを介してリード配線7LBと接合され電気的に接続されている。 The back surface of the distal end of the first direction X of the second portion 8B2 via the adhesive layer 11c of the conductive is bonded to the lead wire 7LB are electrically connected.

また、この第2部分8B2は、上記第1部分8B1の長辺のうち、上記第3部分8B3が形成されていない長辺と上記第1部分8B1の短辺とで挟まれる一方の角から、その第1部分8B1の短辺に沿ってその短辺の途中の位置まで連続的に延びている。 Further, the second portion 8B2, out of the long side of the first portion 8B1, from one corner sandwiched between the short sides of the long side and the first portion 8B1 of the third portion 8B3 is not formed, along the short side of the first portion 8B1 which extends continuously to a position in the middle of the short sides. すなわち、第2部分8B2は、第1部分8B1の短辺の一方の角から他方の角まで延びていない。 That is, the second portion 8B2 does not extend from one corner of the short side of the first portion 8B1 to the other corner. これにより、第2部分8B2と第3部分8B3との間に位置する半導体チップ4PLの角部が第2部分8B2によって覆われることなく露出されるようになっている。 Thus, so that the corners of the semiconductor chip 4PL located between the second portion 8B2 and the third portion 8B3 is exposed without being covered with the second portion 8B2.

また、第2部分8B2は、図7、図8および図9に示すように、断面で見ると、半導体チップ4PLとリード配線7LBとの間で、半導体チップ4PLの主面から遠ざかるように第1部分8B1の高さよりも高くなっている。 The second portion 8B2 is 7, 8 and 9, when viewed in cross-section, between the semiconductor chip 4PL and the lead wire 7LB, first away from the main surface of the semiconductor chip 4PL It is higher than the height of the portion 8B1. これにより、接着層11bの材料が半導体チップ4PLの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PLの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 Thus, the material of the adhesive layer 11b because it is possible to prevent leakage of the side surface of the semiconductor chip 4PL, the main surface of the semiconductor chip 4PL by material of the adhesive layer 11b (the source S) and the back surface (drain D) it is possible to reduce the conduction failure.

上記第3部分8B3は、第1部分8B1の長辺からその長辺に交差する第2方向Yに沿って延び、半導体チップ4PLの短辺に交差する長辺を跨いでリード配線7LBの一部に重なる位置まで連続的に延びている。 The third portion 8B3 extends along a second direction Y intersecting the long side of the long sides of the first portion 8B1, a portion of the lead wire 7LB astride the long sides intersecting the short sides of the semiconductor chip 4PL extend continuously to a position that overlaps in. この第3部分8B3の第2方向Yの先端部の裏面は、導電性の接着層11cを介してリード配線7LBと接合され電気的に接続されている。 The back surface of the distal end of the second direction Y of the third portion 8B3 via the adhesive layer 11c of the conductive is bonded to the lead wire 7LB are electrically connected. この第3部分8B3は、第1部分8B1の長手方向(第1方向X)の一方の角から他方の角の近傍まで延びている。 The third portion 8B3 extends from one corner of the longitudinal direction of the first portion 8B1 (first direction X) to the vicinity of the other corner.

また、第3部分8B3は、図8および図9に示すように、断面で見ると、半導体チップ4PLとリード配線7LBとの間で、半導体チップ4PLの主面から遠ざかるように第1部分8B1の高さよりも高くなっている部分を有している。 The third part 8B3, as shown in FIGS. 8 and 9, when viewed in cross-section, between the semiconductor chip 4PL and the lead wire 7LB, of the first portion 8B1 away from the main surface of the semiconductor chip 4PL It has a portion which is higher than the height. これにより、接着層11bの材料が半導体チップ4PLの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PLの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 Thus, the material of the adhesive layer 11b because it is possible to prevent leakage of the side surface of the semiconductor chip 4PL, the main surface of the semiconductor chip 4PL by material of the adhesive layer 11b (the source S) and the back surface (drain D) it is possible to reduce the conduction failure.

なお、ここで言う高さも、ダイパッド7D1〜7D3の裏面を基準としてそこからパッケージPAの厚さ方向(半導体チップ4PLの主面に対して垂直に交差する方向)に向かって離れた位置までの距離を言う。 Incidentally, the height referred to herein, the distance from which the back surface of the die pad 7D1~7D3 as a reference to a position away toward the package PA thickness direction (direction intersecting perpendicularly to the main surface of the semiconductor chip 4PL) you say.

この金属板8Bは、発熱源となる半導体チップ4PLの主面の一部を覆うように配置されている。 The metal plate 8B is disposed so as to cover a part of the main surface of the semiconductor chip 4PL as a heat source. これにより、半導体チップ4PLは、金属板8Bおよびダイパッド7D2によって挟み込まれている。 Thus, the semiconductor chip 4PL is sandwiched by the metal plate 8B and the die pad 7D2. すなわち、半導体チップ4PLで生じた熱は、半導体チップ4PLの裏面からダイパッド7D2を通じて放散される他に、半導体チップ4PLの主面から金属板8Bを通じて放散されるようになっている。 In other words, heat generated in the semiconductor chip 4PL, in addition to being dissipated through the die pad 7D2 from the back surface of the semiconductor chip 4PL, is adapted to be dissipated through the metal plate 8B from the main surface of the semiconductor chip 4PL. この結果、半導体チップ4PLで発生した熱の放散性を向上させることができる。 As a result, it is possible to improve the radiation characteristic of the heat generated in the semiconductor chip 4PL.

ただし、金属板8Bの第1部分8B1の面積は、上記と同様の理由から、半導体チップ4PLの主面の面積またはソース電極用のパッド15S1の配置領域の面積よりも小さい。 However, the area of ​​the first portion 8B1 of the metal plate 8B, from the same reason as described above, smaller than the area of ​​the arrangement region of the pad 15S1 for the area or the source electrode of the main surface of the semiconductor chip 4PL. これにより、接着層11bの材料が半導体チップ4PLの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PLの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 Thus, the material of the adhesive layer 11b because it is possible to prevent leakage of the side surface of the semiconductor chip 4PL, the main surface of the semiconductor chip 4PL by material of the adhesive layer 11b (the source S) and the back surface (drain D) it is possible to reduce the conduction failure.

また、半導体チップ4PLの四隅が金属板8Bによって覆われないようになっている。 Further, the four corners of the semiconductor chip 4PL is prevented covered by the metal plate 8B. すなわち、半導体チップ4PLの四隅の真上には金属板8Bが配置されておらず、半導体チップ4PHの四隅は金属板8Bから露出されている。 That is, not disposed metal plate 8B is directly above the four corners of the semiconductor chip 4PL, the four corners of the semiconductor chip 4PH is exposed from the metal plate 8B. これにより、金属板8Bの接合後の外観検査において、金属板8Bと半導体チップ4PLとを接続する接続層11bの様子を半導体チップ4PLの4隅で観測することができる。 Thus, in the appearance inspection after the bonding of the metal plate 8B, it is possible to observe the state of the connection layer 11b that connects the metal plate 8B and the semiconductor chip 4PL in four corners of the semiconductor chip 4PL. この結果、半導体装置2の信頼性および歩留まりを向上させることができる。 As a result, it is possible to improve the reliability and yield of the semiconductor device 2. これについては後述する。 This will be described later.

また、金属板8Bは、第3部分8B3の最上部(第1部分8B1の高さよりも高い部分)が半導体チップ4PLとリード配線7LBとの間に位置するように配置されている。 The metal plate 8B are top of the third portion 8B3 (portion higher than the height of the first portion 8B1) are arranged to be positioned between the semiconductor chip 4PL and the lead wiring 7LB. 特にその最上部の側面に形成された吊り部8B4が、上記と同様の理由から、半導体チップ4PLとリード配線7LBとの間に位置するように配置されている。 Especially its top of the hanging portion formed on the side surface 8B4 is, for the same reason as described above, are arranged so as to be positioned between the semiconductor chip 4PL and the lead wiring 7LB. この吊り部8B4は、金属板フレームと、個々の金属板8Bとを接続し支持する部分である。 The hanging portion 8B4 is a portion that supports connected to the metal plate frame and each of the metal plate 8B. これにより、吊り部8B4の切断面に切り屑が残されていたとしても、吊り部8B4の位置がパッド15S1やリード配線7LBから遠ざかるので、上記切り屑に起因するパッド15S1の損傷や金属板8Bのリード配線7LBに対する傾き不良の発生を低減または防止することができる。 Thus, even scrap cut on the cut surface of the hanging portion 8B4 has been left hanging portion the position of the 8B4 moves away from the pad 15S1 and the lead wire 7LB, damage and the metal plate 8B pads 15S1 due to the swarf it is possible to reduce or prevent the occurrence of inclination defective for the lead wire 7LB.

また、上記ソース電極用のパッド15S1,15S2(すなわち、上記ロウサイド用のパワーMOSQL1のソースS)は、複数のワイヤWAを通じて、上記半導体チップ4Dの主面のパッド13Dと電気的に接続されている。 The pad for source electrode 15S1,15S2 (i.e., the source S of the power MOSQL1 for the low-side), through a plurality of wires WA, is connected the semiconductor chips 4D of the main surface of the pad 13D and electrically . すなわち、ワイヤWAの一端は、ソース電極用のパッド15S2に接合され、ワイヤWAの他端はパッド13Dに接合されている。 That is, one end of the wire WA is bonded to the pad 15S2 for the source electrode and the other end of the wire WA is joined to the pad 13D. 図9に示すように、このワイヤWAの最上部の高さH1も、金属板8Bの最上部の高さH2よりも高い。 As shown in FIG. 9, the top of the height of the wire WA H1 also greater than the height of the top H2 of the metal plate 8B. ただし、ワイヤWAの最上部の高さを、金属板8Bの最上部の高さよりも低くしても良い。 However, the top of the height of the wire WA, may be lower than the height of the top of the metal plate 8B. なお、金属板8A,8Bの各部の高さは設計上同じである。 The metal plate 8A, the height of the 8B of each part is the same design.

上記リード配線7LBは、ダイパッド7D2の1つの角部の近傍に、ダイパッド7D2から離れた状態で隣接して配置されている。 The lead wire 7LB is in the vicinity of one corner of the die pad 7D2, it is disposed adjacent in the state apart from the die pad 7D2. リード配線7LBの平面形状は、ダイパッド7D2の1つの角部を挟んで交差する短辺と長辺に沿って延びる平面L字状のパターンとされている。 Lead planar shape of the wiring 7LB is a flat L-shaped pattern extending along the short side and long side crossing across one corner of the die pad 7D2. これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。 Thus, since it reduces the current path of the main circuit, the inductance can be reduced. したがって、半導体装置2の電気的特性を向上させることができる。 Therefore, it is possible to improve the electrical characteristics of the semiconductor device 2.

また、リード配線7LBには、複数のリード7L3が一体的に接続されている。 Further, the lead wire 7LB, a plurality of leads 7L3 are integrally connected. この複数のリード7L3には、上記端子ET2が電気的に接続され、上記基準電位GNDが供給されるようになっている。 This multiple leads 7L3, the terminal ET2 is electrically connected, the reference potential GND are supplied. このように複数のリード7L3をリード配線7LBにまとめて接続したことにより、複数のリード7L3が分割されているよりも体積を増加させることができるので、配線抵抗を低減でき、基準電位GNDを強化することができる。 Enhanced by connecting in this way together multiple leads 7L3 to the lead wire 7LB, it is possible plurality of leads 7L3 increases the volume than is split, it is possible to reduce the wiring resistance, the reference potential GND can do. このような構成は、ロウサイド用のパワーMOSQL1のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。 Such a configuration is a configuration in which the increase in the source side of the on-resistance of the power MOSQL1 for low side is considering that greatly influences the increase in switching loss. すなわち、上記のような構成にすることにより、パワーMOSQL1のソース側のオン抵抗を低減できるので、パワーMOSQL1の導通損失を低減できる。 That is, by the above-described configuration, it is possible to reduce the source side of the on-resistance of the power MOS QL1, can reduce conduction loss of the power MOS QL1. したがって、非絶縁型DC−DCコンバータ1の電圧変換効率を向上させることができる。 Therefore, it is possible to improve the voltage conversion efficiency of the non-insulated DC-DC converter 1. また、基準電位GNDを強化できるので、非絶縁型DC−DCコンバータ1の動作安定性を向上させることができる。 Since strengthen the reference potential GND, and can improve the operational stability of the non-insulated DC-DC converter 1.

さらに、上記ダイパッド7D3は、平面略矩形状に形成されている。 Further, the die pad 7D3 is formed in a flat, substantially rectangular shape. このダイパッド7D3には、複数のリード7L4が一体的に接続されている。 The die pad 7D3, a plurality of leads 7L4 are integrally connected. このダイパッド7D3の主面(第1主面)上には、上記ドライバ回路DR1,DR2が形成された半導体チップ4Dがその主面(第1主面)を上に向け、かつ、その裏面(第2主面)をダイパッド7D3に向けた状態で搭載されている。 On the main surface of the die pad 7D3 (first main surface), the semiconductor chip 4D to the driver circuit DR1, DR2 are formed facing up its main surface (first main surface), and its back surface (the It is mounted in a state with its second main surface) to the die pad 7D3.

この半導体チップ4Dも平面矩形状に形成されている。 The semiconductor chip 4D is also formed in a planar rectangular shape. 3つの半導体チップ4PH,4PL,4Dは、その各々の中心が、パッケージPAの中心からずれて配置されている。 Three semiconductor chips 4PH, 4PL, 4D, the center of each of which are disposed offset from the center of the package PA. 半導体チップ4Dの主面の上記パワーMOSQH2,QL1と接続されるパッド13A〜13Dは、半導体チップ4Dの主面において、半導体チップ4PH,4PLのそれぞれと隣接する側の2辺に沿って配置されている。 Pad 13A~13D to be connected to the power MOSQH2, QL1 of the main surface of the semiconductor chip. 4D, in the main surface of the semiconductor chip 4D, the semiconductor chip 4PH, are disposed along two sides adjacent the side with each 4PL there. これにより、ワイヤWAの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。 Accordingly, since the length of the wire WA can be further shortened, it is possible to further reduce the parasitic inductance occurring in the wiring path.

また、半導体チップ4Dは、半導体チップ4Dと半導体チップ4PHとの距離が、半導体チップ4Dと半導体チップ4PLとの距離よりも短くなるように配置されている。 The semiconductor chip 4D, the distance between the semiconductor chip 4D and the semiconductor chip 4PH is arranged to be shorter than the distance between the semiconductor chip 4D and the semiconductor chip 4PL. そして、半導体チップ4Dと半導体チップ4PH(パワーMOSQH1のソース、ゲート)と電気的に接続するワイヤWAの長さは、半導体チップ4Dと半導体チップ4PL(パワーMOSQL1のソース、ゲート)とを電気的に接続するワイヤWAよりも短く形成されている。 Then, the semiconductor chip 4D and the semiconductor chip 4PH (source of the power MOS QH1, gate) length of the wire WA that electrically connects the, the semiconductor chip 4D and the semiconductor chip 4PL (source of the power MOS QL1, gate) electrically the It is formed shorter than the wire WA to be connected. これにより、半導体チップ4PHのスイッチング損失を低減することができる。 Thus, it is possible to reduce the switching losses of the semiconductor chip 4PH.

また、半導体チップ4Dの主面には、上記パッド13A〜13Dの他に、ドライバ回路DR1,DR2の各々の信号入力、または信号出力電極用のパッド13Eおよび基準電位GND電極用のパッド13Fが配置されている。 Further, the main surface of the semiconductor chip 4D, in addition to the pad 13A to 13D, the driver circuit DR1, DR2 each signal input, or pad 13F is disposed of pads 13E and the reference potential GND electrode for signal output electrode of It is. このパッド13Eは、複数本のワイヤWAを通じてリード7L5(7L)と電気的に接続されている。 The pad 13E is electrically connected to the lead 7L5 and (7L) through a plurality of wires WA. また、パッド13Fは、複数本のワイヤWAを通じて、上記リード7L4(7L)と電気的に接続されている。 The pad 13F, through a plurality of wires WA, and is electrically connected to the lead 7L4 (7L).

上記のような半導体チップ4D,4PH,4PLの平面積の違いは、以下の理由からである。 The semiconductor chip 4D, as described above, 4PH, difference in plane area of ​​4PL is for the following reasons. すなわち、ドライバ回路DR1,DR2を有する半導体チップ4Dは、パワーMOSQH1,QL1のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ外形サイズを小さくしたい。 That is, the semiconductor chip 4D having driver circuits DR1, DR2 since a control circuit for controlling the gate of the power MOS QH1, QL1, taking into account the size of the whole package, desirable to reduce as much as possible external size. これに対し、パワーMOSQH1,QL1では、トランジスタ内に生じるオン抵抗をできるだけ低減したい。 In contrast, in the power MOS QH1, QL1, want to reduce as much as possible on-resistance occurring in the transistor. オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。 In order to reduce the on-resistance can be realized by widening the channel width per unit transistor cell area. このため、半導体チップ4PH,4PLの外形サイズは、半導体チップ4Dの外形サイズよりも大きく形成されている。 Therefore, semiconductor chips 4PH, outer size of 4PL is larger than the outer size of the semiconductor chip 4D. さらに、図2に示したように、ロウサイド用のパワーMOSQL1は、ハイサイド用のパワーMOSQH1よりもオン時間が長いため、パワーMOSQL1のオン抵抗は、パワーMOSQH1のオン抵抗よりもさらに低減する必要がある。 Furthermore, as shown in FIG. 2, power MOSQL1 for low side is longer on-time than the power MOSQH1 for high side, on-resistance of the power MOSQL1 the need to further reduce than the on resistance of the power MOSQH1 is there. このため、半導体チップ4PLの外形サイズは、半導体チップ4PHの外形サイズよりも大きく形成されている。 Therefore, the outer size of the semiconductor chip 4PL is larger than the outer size of the semiconductor chip 4PH.

次に、上記パワーMOSQH1が形成された半導体チップ4PHの構成を説明する。 Next, the configuration of the semiconductor chip 4PH that the power MOSQH1 is formed.

図12は半導体チップ4PHの最上層を示した全体平面図、図13は半導体チップ4PHの最上の配線層を示した全体平面図、図14は半導体チップ4PHのゲート電極層を示した全体平面図、図15は図14の半導体チップ4PHの領域Aの拡大平面図である。 Figure 12 is a whole showed the uppermost layer of the semiconductor chip 4PH plan view, FIG. 13 is a whole showed the uppermost wiring layer of the semiconductor chip 4PH plan view, FIG. 14 is an overall plan view showing a gate electrode layer of the semiconductor chip 4PH FIG. 15 is an enlarged plan view of region a of the semiconductor chip 4PH in FIG. また、図16は図12のX2−X2線の断面図、図17は図12のY2−Y2線の断面図、図18は図16の単位トランジスタセルの拡大断面図、図19は図12のX3−X3線の最上層および最上の配線層の断面図、図20は図19に金属板8AおよびワイヤWAを付加して示した断面図である。 Further, FIG. 16 line X2-X2 cross-sectional view of FIG. 12, FIG. 17 line Y2-Y2 sectional view of FIG. 12, FIG. 18 is an enlarged sectional view of a unit transistor cell of FIG. 16, 19 in FIG. 12 sectional view of the top layer and the uppermost wiring layer of the line X3-X3, Fig 20 is a sectional view showing, in addition to metal plates 8A and wire WA in FIG. なお、符号のGはパワーMOSQH1(またはパワーMOSQL1)のゲートを示している。 Incidentally, G code indicates a gate of the power MOS QH1 (or power MOS QL1). また、図13では、図面を見易くするため最上の配線層の配線にハッチングを付した。 Further, in FIG. 13, hatched in the wiring of the uppermost wiring layer for easy understanding. また、図14および図15では、図面を見易くするためゲート配線およびゲート電極にハッチングを付した。 Also, 14 and 15, hatched in the gate wiring and a gate electrode for easy understanding.

半導体チップ4PHの平面形状は、例えば第1方向Xの長さが第2方向Yの長さよりも長い長方形状とされている。 The planar shape of the semiconductor chip 4PH is longer rectangular shape than, for example, the length of the first direction X is the length in the second direction Y. 半導体チップ4PHは、素子が形成される主面(デバイス形成面:第1主面)と、これに対して半導体チップ4PHの厚さ方向に沿って反対側に位置する裏面(裏面電極形成面:第2主面)とを有している。 The semiconductor chip 4PH is the main surface of the element is formed: and (device formation surface first main surface), which is located on the opposite side along the thickness direction of the semiconductor chip 4PH the rear surface (back surface electrode forming surface: and a second main surface) and.

半導体チップ4PHの最上層には、保護膜18が形成されている。 The uppermost layer of the semiconductor chip 4PH, protective film 18 is formed. 保護膜18は、例えば酸化シリコン(SiO )膜および窒化シリコン(Si )膜の積層膜あるいはその積層膜上にポリイミド膜のような有機膜が積層されることで形成されている。 Protective film 18, for example, an organic film such as a silicon oxide (SiO 2) film and a silicon nitride (Si 3 N 4) film laminated film or polyimide film on the laminate film is formed by being laminated.

この保護膜18の下層の最上層の配線層には、ゲート配線19Gおよびソース配線19Sが形成されている。 The uppermost wiring layer of the lower layer of the protective film 18, the gate wiring 19G and source wiring 19S are formed. このゲート配線19Gおよびソース配線19Sは、例えばチタンタングステン(TiW)等のようなバリアメタル層とアルミニウム(Al)等のようなメタル層とを下層から順に積み重ねて形成されている。 The gate wiring 19G and source wiring 19S is, for example, a metal layer such as a barrier metal layer and such as aluminum (Al), such as titanium tungsten (TiW) or the like from the lower layer is formed by stacking in sequence. なお、ゲート配線19Gおよびソース配線19Sにおいて、パッド12G,12S1〜12S3の領域以外の部分は、保護膜18によって覆われている。 Incidentally, the gate wiring 19G and source wiring 19S, pads 12G, portions other than the region of 12S1~12S3 is covered with a protective film 18.

上記保護膜18の一部には、その下層のゲート配線19Gやソース配線19Sの一部が露出されるような開口部20が形成されている。 Some of the protective film 18 has an opening 20 as a part of the gate wiring 19G and source wiring 19S of the lower layer is exposed is formed. この開口部20から露出するゲート配線19G部分がゲート電極用のパッド12Gであり、開口部20から露出するソース配線19S部分がソース電極用のパッド12S1〜12S3である。 The gate wiring 19G portion exposed from the opening 20 is a pad 12G for gate electrode, the source wiring 19S portion exposed from the opening 20 is a pad 12S1~12S3 for source electrode.

本実施の形態1では、このようなパッド12G,12S1〜12S3の表面(金属板8Aが接触する面)の全面に金属層21が形成されている。 In the first embodiment, such a pad 12G, the metal layer 21 on the entire surface (surface on which the metal plate 8A is in contact) of 12S1~12S3 are formed. 金属層21は、ゲート配線19Gやソース配線19S上に形成された金属層21aと、その上に形成された金属層21bとの積層膜によって形成されている。 Metal layer 21 is formed by a laminated film of a metal layer 21a formed over the gate wiring 19G and source wiring 19S, and the metal layer 21b formed thereon. 下層の金属層21aは、例えばニッケル(Ni)からなり、主として下地のゲート配線19Gやソース配線19Sのアルミニウムの酸化を抑制または防止する機能を有している。 Underlying metal layer 21a is made of, for example, nickel (Ni), and has a function mainly to suppress or prevent oxidation of aluminum in the gate wiring 19G and source wiring 19S underlying. また、その上層の金属層21bは、例えば金(Au)からなり、主として下地の金属層21aのニッケルの酸化を抑制または防止する機能を有している。 The metal layer 21b of the upper layer is made of, for example, gold (Au), and has a function mainly to suppress or prevent oxidation of the nickel of the underlying metal layer 21a.

金属層21aは、ニッケルに代えてチタン(Ti)によって形成しても良い。 Metal layer 21a may be formed by titanium (Ti) instead of nickel. また、金属層21bは、金に代えてバナジウムによって形成しても良い。 The metal layer 21b may be formed by vanadium in place of gold. なお、金属層21は、例えば無電解メッキ法により形成されている。 The metal layer 21 is formed of, for example, by an electroless plating method. この場合、金属層21a,21bは金属のみに反応し、保護膜18とは反応しないので、マスクレスで金属層21a,21bを形成することができる。 In this case, the metal layer 21a, 21b reacts only to the metal, it does not react with the protective film 18 can be formed of metal layers 21a, and 21b in maskless.

このような金属層21を設けた理由は、金属層21が形成されていないと、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。 Reason for providing such a metal layer 21, the metal layer 21 is not formed, due to the fact that the present inventors have found for the first time that in some cases the following problem. すなわち、金属層21が形成されておらず、ゲート配線19Gやソース配線19Sのアルミニウムの表面が開口部20から露出されていると、その露出表面のアルミニウムの表面が酸化される問題である。 In other words, not being a metal layer 21 is formed, the surface of the aluminum of the gate wiring 19G and source wiring 19S is exposed from the opening 20, the aluminum surface of the exposed surface is a problem to be oxidized. このようにパッド12S1,12S2の表面が酸化されてしまうと、半田や銀ペースト等からなる上記接着層11bがパッド12S1,12S2に上手く付かなくなり、金属板8Aとパッド12S1,12S2との接着力の低下や金属板8Aとパッド12S1,12S2との接続部分での抵抗値の増大を招く。 Thus the surface of the pad 12S1,12S2 is oxidized, the adhesive layer 11b made of solder, silver paste or the like is not adhere well to the pad 12S1,12S2, the adhesion between the metal plate 8A and the pad 12S1,12S2 It leads to an increase in resistance value at the connection portion between the reduced and the metal plate 8A and the pad 12S1,12S2.

これに対して、本実施の形態1では、パッド12G,12S1〜12S3の表面に金属層21を形成したことにより、ゲート配線19Gやソース配線19Sのアルミニウムの表面の酸化を抑制または防止することができる。 In contrast, in the first embodiment, the pad 12G, by forming the metal layer 21 on the surface of the 12S1~12S3, is possible to suppress or prevent oxidation of the surface of the aluminum of the gate wiring 19G and source wiring 19S it can. このため、パッド12S1,12S2に対する接着層11bの接着性を向上させることができるので、金属板8Aとパッド12S1,12S2との接着力を向上させることができる。 Therefore, it is possible to improve the adhesion of the adhesive layer 11b with the pads 12S1,12S2, it is possible to improve the adhesion between the metal plate 8A and the pad 12S1,12S2. また、金属板8Aとパッド12S1,12S2との接続部分での抵抗値の増大を回避することができる。 Further, it is possible to avoid an increase in the resistance value at the connection portion between the metal plate 8A and the pad 12S1,12S2.

なお、上記半導体チップ4Dのパッド13A〜13Fの表面には金属層21が形成されていない。 Incidentally, the surface of the pad 13A~13F of the semiconductor chip 4D not metal layer 21 is formed. これは、パッド13A〜13FにはワイヤWAが接続されるためである。 This is the pad 13A~13F is because the wire WA is connected. すなわち、ワイヤ接続の場合、パッド13A〜13Fの表面に形成された酸化膜を超音波振動等により除去しながらボンディングするため、金属層21を形成する必要がないからである。 That is, in the case of wire connections, for bonding while removing the oxide film formed on the surface of the pad 13A~13F by ultrasonic vibration or the like, it is not necessary to form the metal layer 21.

上記ゲート配線19Gは、ゲートパッド部19G1と、ゲートフィンガ部19G2,19G3とを一体的に有している。 The gate wiring 19G includes a gate pad portion 19G1, integrally has a gate finger portion 19G2,19G3.

ゲートパッド部19G1は、上記パッド12Gが配置される相対的に幅広の領域であり、半導体チップ4PHの長手方向(第1方向X)の一端側において、半導体チップ4PHの短方向(第2方向Y)の中央に配置されている。 The gate pad part 19G1 is a region of relatively wide that the pad 12G is disposed at one end side in the longitudinal direction of the semiconductor chip 4PH (first direction X), the short direction of the semiconductor chip 4PH (second direction Y ) is disposed in the center of.

一方のゲートフィンガ部19G2は、半導体チップ4PHの主面の外周近傍にその外周に沿って形成されている。 One gate finger portion 19G2 is formed along the outer periphery in the vicinity of the outer periphery of the main surface of the semiconductor chip 4PH. 他方のゲートフィンガ部(ゲート配線)19G3は、半導体チップ4PHの短方向(第2方向Y)の中央に半導体チップ4PHの長手方向(第1方向X)に沿って延在した状態で形成されている。 Other gate finger portion (gate wiring) 19G3 is formed in a state in which the short direction extending along the longitudinal direction of the semiconductor chip 4PH (first direction X) in the center of the (second direction Y) of the semiconductor chip 4PH there. このゲートフィンガ部19G3の一端はゲートパッド部19G1に接続されているが、他端は上記ゲートフィンガ部19G2から離れた位置で終端している。 One end of the gate finger portion 19G3 is connected to the gate pad portion 19G1, the other end terminates at a position away from the gate finger portion 19G2. このようなゲートフィンガ19G2,19G3を設けることにより、パワーMOSQH1のゲート抵抗を低減できるので、非絶縁型DC−DCコンバータ1の大電流化および高周波化に対応可能となっている。 By providing such a gate finger 19G2,19G3, it is possible to reduce the gate resistance of the power MOS QH1, has become adaptable to large current and high frequency of non-insulated DC-DC converter 1.

このようなゲート配線19Gは、その下層のゲート配線22G1,22G2およびゲート電極22G3に電気的に接続されている。 The gate wiring 19G is electrically connected to the gate line 22G1,22G2 and the gate electrode 22G3 the underlying. ゲート配線22G1,22G2およびゲート電極22G3は、例えば低抵抗な多結晶シリコンによって一体的に形成され互いに電気的に接続されている。 Gate wiring 22G1,22G2 and the gate electrode 22G3, for example is integrally formed electrically connected to each other by a low resistance polycrystalline silicon.

一方のゲート配線22G1は、半導体チップ4PHの主面の外周近傍(ゲートフィンガ部19G2の真下)にその外周に沿って形成されている。 One gate wiring 22G1 is formed along the outer periphery in the vicinity of the outer periphery of the main surface of the semiconductor chip 4PH (just below the gate finger portion 19G2). 他方のゲート配線22G2は、半導体チップ4PHの短方向(第2方向Y)の中央(上記ゲートフィンガ部19G3の真下)に半導体チップ4PHの長手方向(第1方向Y)に沿って延在した状態で形成されている。 State and the other gate lines 22G2, extending along a central longitudinal direction of the semiconductor chip 4PH to (directly below the gate finger portion 19G3) (first direction Y) of the short direction of the semiconductor chip 4PH (second direction Y) in are formed. ゲート配線22G2の長手方向両端は、ゲート配線22G1と接続されている。 Longitudinal ends of the gate wiring 22G2 is connected to the gate wiring 22G1.

上記ゲート電極22G3は、図14および図15に示すように、例えばストライプ状に配置されている。 The gate electrode 22G3, as shown in FIGS. 14 and 15, are arranged for example in a stripe pattern. すなわち、半導体チップ4PHの短方向(第2方向Y)に沿って帯状に延びるゲート電極22G3が、半導体チップ4PHの長手方向(第1方向X)に沿って所望の間隔毎に複数並んで配置されている。 That is, the gate electrode 22G3 extending in a band shape along the direction of the short sides of the semiconductor chip 4PH (second direction Y) are arranged side by side a plurality every desired intervals along the longitudinal direction of the semiconductor chip 4PH (first direction X) ing. ただし、ゲート電極22G3の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。 However, planar arrangement shape of the gate electrode 22G3 is be variously changed is not limited to the stripe shape, for example it may be a planar grid pattern.

各ゲート電極22G3は、その一端が半導体チップ4PHの中央のゲート配線22G2に接続され、他端が半導体チップ4PHの外周のゲート配線22G1に接続されている。 Each gate electrode 22G3 has one end connected to the gate line 22G2 in the center of the semiconductor chip 4PH, the other end is connected to the gate line 22G1 of the periphery of the semiconductor chip 4PH. この個々のゲート電極22G3は、ハイサイド用のパワーMOSQH1の単位トランジスタセルのゲート電極を形成する部材である。 The individual gate electrodes 22G3 is a member that forms a gate electrode of the unit transistor cells of the power MOSQH1 for high side. この複数のゲート電極22G3の延在方向(半導体チップ4PHの短方向(第2方向Y))の総和が、パワーMOSQH1のゲート幅(チャネル幅)になっている。 The sum of the plurality of the extending direction of the gate electrode 22G3 (short direction of the semiconductor chip 4PH (second direction Y)) has become the gate width of the power MOS QH1 (channel width).

一方、半導体チップ4PHの最上の配線層の上記ソース配線19Sは、半導体チップ4PHの主面上において、上記ゲートパッド部19G1およびゲートフィンガ部19G2,19G3によって取り囲まれた位置に、ゲートパッド部19G1およびゲートフィンガ部19G2,19G3から絶縁された状態で配置されている。 On the other hand, the source wiring 19S of the uppermost wiring layer of the semiconductor chip 4PH is on the main surface of the semiconductor chip 4PH, a position surrounded by the gate pad portion 19G1 and gate finger portion 19G2,19G3, the gate pad portion 19G1 and They are arranged in a state of being insulated from the gate finger unit 19G2,19G3.

上記のようにソース電極用のパッド12S1〜12S3は、最上層では保護膜18によって分離されているが、ソース配線19Sを通じて互いに電気的に接続されている。 Pad 12S1~12S3 for source electrode as described above, but are separated by the protective layer 18 is the uppermost layer, are electrically connected to each other through the source wiring 19S. ここで、本実施の形態1では、金属板8Aが接続されるパッド12S1と、ワイヤWAが接続されるパッド12S3との間には保護膜(絶縁膜)18が設けられている(特に図19および図20参照)。 Here, in the first embodiment, the pad 12S1 metal plate 8A is connected, the protective film (insulating film) 18 is provided between the pad 12S3 the wire WA is connected (in particular FIG. 19 and see FIG. 20).

これは、金属板8AとワイヤWAとが同一パッケージPA内に混在する半導体装置2においては、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。 This is because the semiconductor device 2 and the metal plate 8A and the wire WA mixed in the same package PA is by the present inventors have found for the first time that in some cases the following problem. すなわち、金属板8Aが接続されるパッド12S1と、ワイヤWAが接続されるパッド12S3との間に保護膜18が無いと、パッド12S1,12S2に金属板8Aを接合した際に、半田や銀ペースト等の接着層11bが、パッド12S1からパッド12S3に流れ込む。 That is, the pad 12S1 metal plate 8A is connected, when there is no protective layer 18 between the pad 12S3 the wire WA is connected, when bonding the metal plate 8A to pad 12S1,12S2, solder or silver paste adhesive layers 11b etc. is, flows from the pad 12S1 the pad 12S3. 後述のようにワイヤWAは、金属板8Aを接合した後にパッド12S3に接続されるが、そのワイヤWA接続の際に、パッド12S3に接着層11bが存在するとワイヤWAを上手く接続できない。 Wire WA as described below, which is connected after joining the metal plates 8A to pad 12S3, when the wire WA connected, can not successfully connect wires WA when the adhesive layer 11b to the pad 12S3 is present.

そこで、本実施の形態1では、パッド12S1と、パッド12S3との間に保護膜18を設けることにより、パッド12S1,12S2に接着層11bを介して金属板8Aを接合した際に、その接着層11bがワイヤWA接続用の隣のパッド12S3に流れ込むのを保護膜18によってせき止めることができる。 Therefore, in the first embodiment, the pad 12S1, by providing the protective layer 18 between the pad 12S3, upon joining the metal plates 8A via the adhesive layer 11b to the pad 12S1,12S2, the adhesive layer 11b is from flowing into the pad 12S3 next to the wire WA connected can dam by the protective film 18. このため、ワイヤWA接続の際に、パッド12S3の露出表面に接着層11bが存在しないようにすることができるので、ワイヤWAをパッド12S3に良好に接続することができる。 Therefore, when the wire WA connected, adhesive layer 11b on the exposed surface of the pad 12S3 can be prevented there, the wire WA can be satisfactorily connected to the pad 12S3. このため、半導体装置2の歩留まりおよび信頼性を向上させることができる。 Therefore, it is possible to improve the yield and reliability of the semiconductor device 2.

このような半導体チップ4PHを構成する半導体基板(以下、単に基板という)4Sは、例えばn 型のシリコン単結晶の半導体層4S1と、その上層に形成された、例えばn 型のシリコン単結晶からなるエピタキシャル層4S2とを有している(特に図16〜図18参照)。 Semiconductor substrate constituting such a semiconductor chip 4PH (hereinafter, simply referred to as substrate) 4S is, for example, a semiconductor layer 4S1 of n + -type silicon single crystal, which is formed as an upper layer, for example, the n - -type silicon single crystal and a epitaxial layer 4S2 consisting (see in particular FIGS. 16 to 18). このエピタキシャル層4S2の主面には、例えば酸化シリコン(SiO 等)からなるフィールド絶縁膜25が形成されている。 This main surface of the epitaxial layer 4S2, for example a field insulating film 25 made of silicon oxide (SiO 2 or the like) is formed. このフィールド絶縁膜25とその下層のp型ウエルPWL1とに囲まれた活性領域にパワーMOSQH1を構成する複数の単位トランジスタセルが形成されている。 The field insulating film 25 and a plurality of unit transistor cells constituting the power MOSQH1 the active region surrounded by the the underlying p-type well PWL1 is formed. パワーMOSQH1は、複数の単位トランジスタセルが並列に接続されることで形成されている。 Power MOSQH1 is formed by a plurality of unit transistor cells are connected in parallel.

各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のパワーMOSで形成されている。 Each unit transistor cell is formed of, for example, an n-channel power MOS trench gate structure. トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。 With trench gate structure, miniaturization and high integration of the unit transistor cells is possible.

上記半導体層4S1およびエピタキシャル層4S2は、上記単位トランジスタセルのドレイン領域としての機能を有している。 The semiconductor layer 4S1 and epitaxial layer 4S2 has a function as a drain region of the unit transistor cells. 基板4S(半導体チップ4PH)の裏面には、ドレイン電極用の裏面電極BEが形成されている。 The back surface of the substrate 4S (semiconductor chip 4PH), back electrode BE for the drain electrode is formed. この裏面電極BEは、例えば基板4Sの裏面から順にチタン(Ti)層、ニッケル(Ni)層および金(Au)層を積み重ねてなり、上記ダイパッド7D1と電気的に接続される。 The back electrode BE is, for example, titanium (Ti) layer from the back in the order of the substrate 4S, made by stacking nickel (Ni) layer and a gold (Au) layer, is electrically connected to the die pad 7D1.

また、エピタキシャル層4S2中に形成されたp型の半導体領域26は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。 Further, p-type semiconductor region 26 formed in the epitaxial layer 4S2 has a function as a channel formation region of the unit transistor cells. さらに、そのp型の半導体領域26の上部に形成されたn 型の半導体領域27は、上記単位トランジスタセルのソース領域としての機能を有している。 Further, n + -type semiconductor region 27 formed in the upper portion of the p-type semiconductor region 26 has a function as the source region of the unit transistor cells.

また、基板4Sには、その主面から基板4Sの厚さ方向に延びる溝30が形成されている。 Further, the substrate 4S, grooves 30 extending from the main surface in the thickness direction of the substrate 4S is formed. 溝30は、n 型の半導体領域27の上面からn 型の半導体領域27およびp型の半導体領域26を貫通し、その下層のエピタキシャル層4S2中で終端するように形成されている。 Groove 30 penetrates the n + -type semiconductor region 27 and the p-type semiconductor region 26 from the upper surface of the n + -type semiconductor regions 27 are formed so as to terminate in the epitaxial layer 4S2 thereunder. この溝30の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜31が形成されている。 The bottom and side surfaces of the groove 30, for example, the gate insulating film 31 made of silicon oxide is formed. また、溝30内には、上記ゲート絶縁膜31を介して上記ゲート電極22G3が埋め込まれている。 Also within the groove 30, the gate electrode 22G3 is embedded through the gate insulating film 31. このゲート電極22G3は、上記のようにゲート配線22G1,22G2と一体的に形成され電気的に接続されている。 The gate electrode 22G3 is integrally formed with the gate line 22G1,22G2 as described above are electrically connected. ゲート配線22G1,20G2は、それを覆う絶縁膜32に形成されたコンタクトホール33aを通じてゲートフィンガ部19G2,19G3と電気的に接続されている。 Gate wiring 22G1,20G2 is electrically connected to the gate finger portion 19G2,19G3 through the contact hole 33a formed in the insulating film 32 covering it.

一方、上記ソース電極用のパッド12S1〜12S3は、絶縁膜32に形成されたコンタクトホール33bを通じてソース用のn 型の半導体領域27と電気的に接続されている。 On the other hand, the pad 12S1~12S3 for source electrode is electrically and semiconductor region 27 of the n + -type for the source connected through a contact hole 33b formed in the insulating film 32. また、上記ソース電極用のパッド12S1〜12S3は、p型の半導体領域26の上部であってn 型の半導体領域27の隣接間に形成されたp 型の半導体領域35に電気的に接続され、これを通じてチャネル形成用のp型の半導体領域26と電気的に接続されている。 The pad 12S1~12S3 for source electrode is electrically connected to the p + -type semiconductor region 35 formed between adjacent an upper portion of the p-type semiconductor region 26 n + -type semiconductor region 27 It is, through which are p-type semiconductor region 26 and electrically connected to the channel formation.

このようなハイサイド用のパワーMOSQH1の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層4S2とソース用のn 型の半導体領域27との間をゲート電極22G3の側面(すなわち、溝30の側面)に沿って基板4Sの厚さ方向に流れるようになっている。 The operating current of the unit transistor of the power MOSQH1 for such high side, the side surface of the gate electrode 22G3 between the epitaxial layer 4S2 and the n + -type semiconductor region 27 for source for the drain (i.e., the side surface of the groove 30 so that the flow in the thickness direction of the substrate 4S along). すなわち、チャネルが半導体チップ4PHの厚さ方向に沿って形成される。 That is, the channel is formed along the thickness direction of the semiconductor chip 4PH.

次に、上記パワーMOSQL1が形成された半導体チップ4PLの構成を説明する。 Next, the configuration of the semiconductor chip 4PL to the power MOSQL1 is formed.

図21は半導体チップ4PLの最上層を示した全体平面図、図22は半導体チップ4PLの最上の配線層を示した全体平面図、図23は半導体チップ4PLのゲート電極層を示した全体平面図、図24は図23の半導体チップ4PLの領域Bの拡大平面図をそれぞれ示している。 Figure 21 is an overall plan view showing the top layer of the semiconductor chip 4PL, 22 is an overall plan view showing the uppermost wiring layer of the semiconductor chip 4PL, 23 is an overall plan view showing a gate electrode layer of the semiconductor chip 4PL FIG. 24 shows an enlarged plan view of area B of the semiconductor chip 4PL in FIG 23, respectively.

なお、図22では、図面を見易くするため最上の配線層の配線にハッチングを付す。 In FIG. 22, hatched wiring of the uppermost wiring layer for easy understanding. また、図23および図24では、図面を見易くするためゲート配線およびゲート電極にハッチングを付す。 Further, in FIG. 23 and FIG. 24, hatched gate wiring and a gate electrode for easy understanding. また、半導体チップ4PLの断面構成は、上記パワーMOSQH1が形成された半導体チップ4PHと同じなので、半導体チップ4PLの断面構成は上記図16〜図20を用いて説明する。 The sectional configuration of the semiconductor chip 4PL is the same as the semiconductor chip 4PH that the power MOSQH1 is formed, cross-sectional structure of a semiconductor chip 4PL will be described with reference to FIG 16 to FIG 20. すなわち、図21のX4−X4線の断面図は図17と同じである。 That is, cross-sectional view of the line X4-X4 in FIG. 21 is the same as FIG. 17. また、図21のY3−Y3線の断面図は図16と同じである。 Further, sectional view taken along line Y3-Y3 of FIG. 21 is the same as FIG. 16. また、図21のY4−Y4線の断面図は図19および図20と同じである。 The cross-sectional view of the line Y4-Y4 in FIG. 21 is the same as FIG. 19 and FIG. 20. さらに、ロウサイド用のパワーMOSQL1の単位トランジスタの断面構成は図18と同じである。 Furthermore, cross-sectional configuration of the unit transistor of the power MOSQL1 for low side is the same as FIG. 18.

半導体チップ4PLの平面形状は、例えば第1方向Xの長さが第2方向Yの長さよりも長い長方形状とされている。 The planar shape of the semiconductor chip 4PL is longer rectangular shape than, for example, the length of the first direction X is the length in the second direction Y. 半導体チップ4PLは、素子が形成される主面(デバイス形成面:第1主面)と、これに対して半導体チップ4PLの厚さ方向に沿って反対側に位置する裏面(裏面電極形成面:第2主面)とを有している。 The semiconductor chip 4PL is the main surface of the element is formed: and (device formation surface first main surface), which is located on the opposite side along the thickness direction of the semiconductor chip 4PL the rear surface (back surface electrode forming surface: and a second main surface) and.

半導体チップ4PHの最上層にも、上記と同様の保護膜18が形成されている。 Also the uppermost layer of the semiconductor chip 4PH, protective film 18 similar to the above are formed. この保護膜18の一部には、その下層の最上層の配線層のゲート配線19Gやソース配線19Sの一部が露出されるような開口部20が開口されている。 This part of the protective film 18 has an opening 20 as a part is exposed in the gate wiring 19G and source wiring 19S of the uppermost wiring layer of the lower layer is opened. この開口部20から露出するゲート配線19G部分がゲート電極用のパッド15Gであり、開口部20から露出するソース配線19S部分がソース電極用のパッド15S1,15S2である。 The gate wiring 19G portion exposed from the opening 20 is a pad 15G for gate electrode, the source wiring 19S portion exposed from the opening 20 is a pad 15S1,15S2 for source electrode. なお、ゲート配線19Gおよびソース配線19Sにおいて、パッド15G,15S1,15S2の領域以外の部分は、保護膜18によって覆われている。 Incidentally, the gate wiring 19G and source wiring 19S, pads 15G, portions other than the region of 15S1,15S2 is covered with a protective film 18.

本実施の形態1でも、このようなパッド15G,15S1,15S2の表面(金属板8Bが接触する面)の全面に上記金属層21が形成されている。 Even the first embodiment, such a pad 15G, the metal layer 21 is formed on the entire surface (surface on which the metal plate 8B is in contact) of 15S1,15S2. このようにパッド15G,15S1,15S2の表面に金属層21を形成したことにより、上記と同様に、半導体チップ4PLにおけるゲート配線19Gやソース配線19Sのアルミニウムの表面の酸化を抑制または防止することができる。 Thus the pad 15G, by forming the metal layer 21 on the surface of the 15S1,15S2, in the same manner as described above, is possible to suppress or prevent oxidation of the surface of the aluminum of the gate wiring 19G and source wiring 19S in the semiconductor chip 4PL it can. このため、パッド15S1に対する接着層11bの接着性を向上させることができるので、金属板8Bとパッド15S1との接着力を向上させることができる。 Therefore, it is possible to improve the adhesion of the adhesive layer 11b with the pads 15S1, it is possible to improve the adhesion between the metal plate 8B and the pad 15S1. また、金属板8Bとパッド15S1との接続部分での抵抗値の増大を回避することができる。 Further, it is possible to avoid an increase in the resistance value at the connection portion between the metal plate 8B and the pad 15S1.

上記半導体チップ4PLのゲート配線19Gは、ゲートパッド部19G1と、ゲートフィンガ部19G2,19G3とを一体的に有している。 Gate wiring 19G of the semiconductor chip 4PL includes a gate pad portion 19G1, integrally has a gate finger portion 19G2,19G3.

半導体チップ4PLのゲートパッド部19G1は、上記パッド15Gが配置される相対的に幅広の領域であり、半導体チップ4PLの長辺と短辺とが交差する角部の近傍に配置されている。 The gate pad part 19G1 of the semiconductor chip 4PL is an area relatively wide that the pad 15G is disposed, the long and short sides of the semiconductor chip 4PL is arranged in the vicinity of the corners intersect.

半導体チップ4PLのゲートフィンガ部19G2は、半導体チップ4PLの主面の外周近傍にその外周に沿って形成されている。 Gate finger portion of the semiconductor chip 4PL 19G2 is formed along the outer periphery in the vicinity of the outer periphery of the main surface of the semiconductor chip 4PL. また、半導体チップ4PLのゲートフィンガ部19G3は、半導体チップ4PLの主面の長手方向(第1方向X)を複数に分割するように、半導体チップ4PLの長手方向に沿って所定の間隔毎に複数配置されている。 The gate finger portions 19G3 of the semiconductor chip 4PL is to divide the longitudinal direction of the main surface of the semiconductor chip 4PL (first direction X) in a plurality, the plurality along the longitudinal direction of the semiconductor chip 4PL at predetermined intervals It is located. 各ゲートフィンガ部19G3は、半導体チップ4PLの長辺のうち、ゲートパッド部19G1が配置されている側の長辺に沿って延在するゲートフィンガ部19G2の一部から、その向かい側のゲートフィンガ部19G2に向かって半導体チップ4PLの短方向(第2方向Y)に沿って延在し、その向かい側のゲートフィンガ19G2から離れた位置で終端している。 Each gate finger portions 19G3, of the long sides of the semiconductor chip 4PL, the portion of the gate finger portion 19G2 extending along the long side of the side where the gate pad portion 19G1 are disposed, the gate finger portion opposite the extending along the shorter direction of the semiconductor chip 4PL (second direction Y) towards the 19G2, and terminates at a position away from the gate finger 19G2 opposite it. このため、本実施の形態1では、半導体チップ4PH,4PLの各々のゲートフィンガ部19G3が互いに交差(直交)するような配置になっている。 Therefore, in the first embodiment, the semiconductor chip 4PH, gate finger portion 19G3 of each 4PL is in place as each other intersecting (orthogonal). このゲートフィンガ19G2,19G3を設けることにより、ロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、非絶縁型DC−DCコンバータ1の大電流化および高周波化に対応可能となっている。 By providing the gate finger 19G2,19G3, it is possible to reduce the gate resistance of the power MOSQL1 for low side, and can correspond to high current and high frequency of non-insulated DC-DC converter 1.

このような半導体チップ4PLのゲート配線19Gは、上記と同様に、その下層のゲート配線22G1,22G2およびゲート電極22G3に電気的に接続されている。 Gate wiring 19G of the semiconductor chip 4PL, in the same manner as mentioned above, is electrically connected to the gate line 22G1,22G2 and the gate electrode 22G3 the underlying. 半導体チップ4PLの場合もゲート配線22G1,22G2およびゲート電極22G3の材料は上記したのと同じである。 Material of the gate wiring 22G1,22G2 and the gate electrode 22G3 in the case of the semiconductor chip 4PL are the same as described above.

半導体チップ4PLのゲート配線22G1は、半導体チップ4PLの主面の外周近傍(ゲートフィンガ部19G2の真下)にその外周に沿って形成されている。 Gate wiring 22G1 of the semiconductor chip 4PL is formed along the outer periphery in the vicinity of the outer periphery of the main surface of the semiconductor chip 4PL (just below the gate finger portion 19G2). ゲート配線22G2は、上記ゲートフィンガ部19G3の真下に配置されている。 Gate wiring 22G2 is disposed directly below the gate finger portion 19G3. すなわち、ゲート配線22G2は、半導体チップ4PLの主面の長手方向(第1方向X)を複数に分割するように、半導体チップ4PLの長手方向に沿って所定の間隔毎に複数配置されている。 That is, the gate wirings 22G2, as to divide the longitudinal direction of the main surface of the semiconductor chip 4PL (first direction X) in a plurality, and a plurality disposed at predetermined intervals along the longitudinal direction of the semiconductor chip 4PL. 各ゲート配線22G2は、その長手方向(第2方向Y)の両端がゲート配線22G1と接続されている。 Each gate wiring 22G2 Both ends in the longitudinal direction (second direction Y) is connected to the gate wiring 22G1.

半導体チップ4PLのゲート電極22G3は、図23および図24に示すように、例えばストライプ状に配置されている。 Gate electrodes 22G3 of the semiconductor chip 4PL is arranged as shown in FIGS. 23 and 24, for example in a stripe pattern. すなわち、半導体チップ4PLの長手方向(第1方向X)に沿って帯状に延びるゲート電極22G3が、半導体チップ4PLの短方向(第2方向Y)に沿って所望の間隔毎に複数並んで配置されている。 That is, the gate electrode 22G3 extending in a band shape along the longitudinal direction of the semiconductor chip 4PL (first direction X) are arranged side by side a plurality every desired intervals along the short direction of the semiconductor chip 4PL (second direction Y) ing. ただし、この場合もゲート電極22G3の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。 However, planar arrangement shape of the gate electrode 22G3 Again is can be variously changed is not limited to the stripe shape, for example it may be a planar grid pattern.

個々のゲート電極22G3は、ロウサイド用のパワーMOSQL1の単位トランジスタセルのゲート電極を形成する部材である。 Individual gate electrode 22G3 is a member that forms a gate electrode of the unit transistor cells of the power MOSQL1 for low side. この複数のゲート電極22G3の延在方向(半導体チップ4PLの長手方向(第1方向X))の総和が、パワーMOSQL1のゲート幅(チャネル幅)になっている。 The sum of the plurality of the extending direction of the gate electrode 22G3 (longitudinal direction of the semiconductor chip 4PL (first direction X)) has become the gate width of the power MOS QL1 (channel width).

一方、半導体チップ4PLの最上の配線層のソース配線19Sは、半導体チップ4PHの主面上において、上記ゲートパッド部19G1およびゲートフィンガ部19G2,19G3によって取り囲まれた位置に、ゲートパッド部19G1およびゲートフィンガ部19G2,19G3から絶縁された状態で配置されている。 Meanwhile, source wiring 19S of the uppermost wiring layer of the semiconductor chip 4PL is on the main surface of the semiconductor chip 4PH, a position surrounded by the gate pad portion 19G1 and gate finger portion 19G2,19G3, the gate pad portion 19G1 and gate They are arranged in a state of being insulated from the finger portions 19G2,19G3.

上記のように半導体チップ4PLのソース電極用のパッド15S1,15S2は、最上層では保護膜18によって分離されているが、ソース配線19Sを通じて互いに電気的に接続されている。 Pad 15S1,15S2 for the source electrode of the semiconductor chip 4PL as described above has been separated by the protective layer 18 is the uppermost layer, are electrically connected to each other through the source wiring 19S. 金属板8Bが接続されるパッド15S1と、ワイヤWAが接続されるパッド15S2との間に、上記と同様の理由から保護膜(絶縁膜)18が設けられている(特に図19および図20参照)。 A pad 15S1 of the metal plate 8B is connected between the pad 15S2 the wire WA is connected, the protective film for the same reason as described above (insulating film) 18 is provided (see in particular FIGS. 19 and 20 ). これにより、パッド15S1に接着層11bを介して金属板8Bを接合した際に、その接着層11bがワイヤWA接続用の隣のパッド15S2に流れ込むのを保護膜18によってせき止めることができる。 Thus, when bonding the metal plate 8B via the adhesive layer 11b to the pad 15S1, the adhesive layer 11b can be dam by the protective film 18 from flowing into the pad 15S2 next to the wire WA connected. このため、ワイヤWA接続の際に、パッド15S2の露出表面に接着層11bが存在しないようにすることができるので、ワイヤWAをパッド15S2に良好に接続することができる。 Therefore, when the wire WA connected, adhesive layer 11b on the exposed surface of the pad 15S2 can be prevented there, the wire WA can be satisfactorily connected to the pad 15S2. このため、半導体装置2の歩留まりおよび信頼性を向上させることができる。 Therefore, it is possible to improve the yield and reliability of the semiconductor device 2.

この半導体チップ4PLを構成する基板4Sは、例えばn 型のシリコン単結晶の半導体層4S1と、その上層に形成された、例えばn 型のシリコン単結晶からなるエピタキシャル層4S2とを有している。 Substrate 4S constituting the semiconductor chip 4PL, for example a semiconductor layer 4S1 of n + -type silicon single crystal, the layer formed, for example, the n - and an epitaxial layer 4S2 consisting -type silicon single crystal there. このエピタキシャル層4S2の主面には、上記と同様のフィールド絶縁膜25が形成されている。 This main surface of the epitaxial layer 4S2, similar to those described above the field insulating film 25 is formed. このフィールド絶縁膜25とその下層のp型ウエルPWL1とに囲まれた活性領域にパワーMOSQL1を構成する複数の単位トランジスタセルが形成されている。 The field insulating film 25 and a plurality of unit transistor cells constituting the power MOSQL1 the active region surrounded by the the underlying p-type well PWL1 is formed. パワーMOSQL1は、複数の単位トランジスタセルが並列に接続されることで形成されている。 Power MOSQL1 is formed by a plurality of unit transistor cells are connected in parallel. 各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のパワーMOSで形成されている。 Each unit transistor cell is formed of, for example, an n-channel power MOS trench gate structure. トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。 With trench gate structure, miniaturization and high integration of the unit transistor cells is possible.

上記半導体層4S1およびエピタキシャル層4S2は、上記単位トランジスタセルのドレイン領域としての機能を有している。 The semiconductor layer 4S1 and epitaxial layer 4S2 has a function as a drain region of the unit transistor cells. 基板4S(半導体チップ4PL)の裏面には、ドレイン電極用の裏面電極BEが形成されている。 The back surface of the substrate 4S (semiconductor chip 4PL), back electrode BE for the drain electrode is formed. この裏面電極BEは、例えば金(Au)からなり、上記ダイパッド7D2と電気的に接続される。 The back electrode BE is made of, for example, gold (Au), are electrically connected to the die pad 7D2.

また、エピタキシャル層4S2中に形成されたp型の半導体領域26は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。 Further, p-type semiconductor region 26 formed in the epitaxial layer 4S2 has a function as a channel formation region of the unit transistor cells. さらに、そのp型の半導体領域26の上部に形成されたn 型の半導体領域27は、上記単位トランジスタセルのソース領域としての機能を有している。 Further, n + -type semiconductor region 27 formed in the upper portion of the p-type semiconductor region 26 has a function as the source region of the unit transistor cells.

また、基板4Sには、上記と同様に溝30が形成されている。 Further, the substrate 4S, grooves 30 in the same manner as described above is formed. この溝30の底面および側面には、上記と同様にゲート絶縁膜31が形成されている。 This is the bottom and side surfaces of the groove 30, the gate insulating film 31 in the same manner as described above is formed. また、溝30内には、上記ゲート絶縁膜31を介してロウサイド用のパワーMOSQL1の上記ゲート電極22G3が埋め込まれている。 Also within the groove 30, the gate electrode 22G3 the power MOSQL1 for low side through the gate insulating film 31 is buried. このゲート電極22G3は、上記のようにゲート配線22G1,22G2と一体的に形成され電気的に接続されている。 The gate electrode 22G3 is integrally formed with the gate line 22G1,22G2 as described above are electrically connected. ゲート配線22G1,20G2は、それを覆う絶縁膜32に形成されたコンタクトホール33aを通じてゲートフィンガ部19G2,19G3と電気的に接続されている。 Gate wiring 22G1,20G2 is electrically connected to the gate finger portion 19G2,19G3 through the contact hole 33a formed in the insulating film 32 covering it.

一方、上記ソース電極用のパッド15S1,15S2は、絶縁膜32に形成されたコンタクトホール33bを通じてソース用のn 型の半導体領域27と電気的に接続されている。 On the other hand, the pad 15S1,15S2 for source electrode is electrically and semiconductor region 27 of the n + -type for the source connected through a contact hole 33b formed in the insulating film 32. また、上記ソース電極用のパッド15S1,15S2は、p型の半導体領域26の上部であってn 型の半導体領域27の隣接間に形成されたp 型の半導体領域35に電気的に接続され、これを通じてチャネル形成用のp型の半導体領域26と電気的に接続されている。 The pad 15S1,15S2 for source electrode is electrically connected to the p + -type semiconductor region 35 formed between adjacent an upper portion of the p-type semiconductor region 26 n + -type semiconductor region 27 It is, through which are p-type semiconductor region 26 and electrically connected to the channel formation.

このようなロウサイド用のパワーMOSQL1の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層4S2とソース用のn 型の半導体領域27との間をゲート電極22G3の側面(すなわち、溝30の側面)に沿って基板4Sの厚さ方向に流れるようになっている。 Such operating current of the unit transistor of the power MOSQL1 for low side is a side of the gate electrode 22G3 between the epitaxial layer 4S2 and the n + -type semiconductor region 27 for source for the drain (i.e., the side surface of the groove 30) so that the flow in the thickness direction of the substrate 4S along. すなわち、チャネルが半導体チップ4PLの厚さ方向に沿って形成される。 That is, the channel is formed along the thickness direction of the semiconductor chip 4PL.

ところで、半導体チップ4PHのソース電極用のパッド12S1,12S2とダイパッド7D2とをワイヤで接続し、また、半導体チップ4PLのソース電極用のパッド15S1とリード配線7LBとをワイヤで接続する構成の場合、上記アルミ拡がり抵抗が大きくなるので、ソース配線19S(ゲート配線19G)の薄膜化を阻害する問題がある。 Incidentally, the pad 12S1,12S2 and the die pad 7D2 for the source electrode of the semiconductor chip 4PH connected by wires, and when the pad 15S1 and the lead wiring 7LB for the source electrode of the semiconductor chip 4PL the configuration of connecting a wire, since the aluminum spreading resistance increases, there is a problem that inhibits thinning of the source wiring 19S (gate wiring 19G).

このアルミ拡がり抵抗とは、アルミニウム等で形成された最上の配線層の配線(すなわち、ソース配線19Sおよびゲート配線19G)において、半導体チップ4PH,4PLの主面に沿う方向に形成される抵抗を言う。 And the aluminum spreading resistance refers in the wiring of the uppermost wiring layer formed of aluminum or the like (i.e., the source wiring 19S and the gate wiring 19G), the semiconductor chip 4PH, a resistor formed in a direction along the main surface of 4PL . ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLでは、ワイヤの接続点を半導体チップ4PLの外周よりにしなければならないので、ワイヤの接合点から半導体チップ4PLの中央よりの単位トランジスタまでの距離が長くなり、アルミ拡がり抵抗が特に大きくなってしまう。 In the semiconductor chip 4PL power MOSQL1 is formed for low side, since they must be the connection point of the wire on the outer periphery of the semiconductor chip 4PL, the distance from the junction of the wire to the unit transistor of the center of the semiconductor chip 4PL is long will, aluminum spreading resistance becomes particularly large. 半導体チップ4PL側で、ワイヤの接合点を半導体チップ4PLの外周よりにしなければならない理由は、ワイヤの接合点を半導体チップ4PLの中央よりにするとワイヤのループが高くなりワイヤがパッケージPAから露出してしまうので、あまりリード配線7LBから遠い位置にワイヤを接続することができないからである。 In the semiconductor chip 4PL side, why should the junction of the wire to the outer periphery of the semiconductor chip 4PL, when the junction of the wire to the center of the semiconductor chip 4PL higher the wire loop wire is exposed from the package PA since it would, it is not possible to connect the wire to a position far from the very lead wire 7LB.

これに対して、本実施の形態1では、ワイヤに代えて金属板8A,8Bを用いるので、アルミ拡がり抵抗を下げることができる。 In contrast, in the first embodiment, the metal plate 8A in place of the wire, so using 8B, it is possible to reduce the aluminum spreading resistance. このため、半導体チップ4PH,4PLの最上の配線層の配線(すなわち、ソース配線19Sおよびゲート配線19G)の厚さを薄くすることができる。 Therefore, it is possible to reduce the thickness of the semiconductor chip 4PH, the uppermost wiring layer of the wiring 4PL (i.e., the source wiring 19S and the gate wiring 19G).

半導体チップ4PH,4PLのソース配線19Sおよびゲート配線19Gの厚さは、下地のゲート配線22G1,22G2およびゲート電極22G3の段差をかくす程度(例えば下地の絶縁膜32の厚さ(約1μm))の厚さは必要であるが、本実施の形態1では、ソース配線19Sおよびゲート配線19Gの厚さZ1を、上記エピタキシャル層4S2の厚さZ2よりも薄くすることができる。 Semiconductor chip 4PH, the source wiring 19S and a thickness of the gate wiring 19G of 4PL the degree to conceal the step of the gate wiring 22G1,22G2 and the gate electrode 22G3 the underlying (e.g., thickness of the underlying insulating film 32 (about 1 [mu] m)) of the thickness is required, in the first embodiment, the thickness Z1 of the source wiring 19S and the gate wiring 19G, may be thinner than the thickness Z2 of the epitaxial layer 4S2. なお、エピタキシャル層4S2の厚さZ2は、例えば4μm程度である。 The thickness Z2 of the epitaxial layer 4S2 is, for example, about 4 [mu] m.

このように半導体チップ4PH,4PLのゲート配線19Gおよびソース配線19Sの厚さを薄くすることができることにより、半導体チップ4PH,4PLのゲート配線19Gおよびソース配線19Sの加工工程を容易にすることができるので、半導体装置2のコストを低減できる。 Thus semiconductor chip 4PH, by being able to reduce the thickness of the gate wiring 19G and source wiring 19S of 4PL, can facilitate the semiconductor chip 4PH, the gate wiring 19G and source wiring 19S processing steps 4PL since, it is possible to reduce the cost of the semiconductor device 2. また、後述するように、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの上記ゲートフィンガ部19G3の配置の自由度を向上させることができるので、半導体装置2の電気的特性を向上させることができる。 As will be described later, it is possible to improve the flexibility of the arrangement of the gate finger portions 19G3 of the semiconductor chip 4PL power MOSQL1 is formed for low side, to improve the electrical characteristics of the semiconductor device 2 it can.

次に、上記のような半導体装置2の効果について説明する。 Next, a description will be given of an effect of the semiconductor device 2 as described above.

図25は、本発明者が検討した半導体装置の全体平面図である。 Figure 25 is an overall plan view of a semiconductor device examined by the present inventors. 図25でもパッケージPBの内部を透かして見せている。 It is showing to watermark the inside of the package PB also in FIG. 25. この半導体装置では、半導体チップ4PHのソース電極用のパッド12S1,12S2とダイパッド7D2とを複数のワイヤWBで電気的に接続し、半導体チップ4PLのソース電極用のパッド15s1とリード配線7LBとを複数のワイヤWBで電気的に接続している。 In this semiconductor device, electrically connecting the pad 12S1,12S2 and the die pad 7D2 for the source electrode of the semiconductor chip 4PH a plurality of wires WB, a plurality of the pads 15s1 and the lead wiring 7LB for the source electrode of the semiconductor chip 4PL It is electrically connected by wires WB. それ以外は、半導体装置2と同じである。 Otherwise, the same as the semiconductor device 2.

図26は、本実施の形態1の半導体装置2と図25の半導体装置との電圧変換効率を比較して示したグラフ図である。 Figure 26 is a graph showing comparing the voltage conversion efficiency of the semiconductor device of the semiconductor device 2 and 25 of the first embodiment. 符号のMは本実施の形態1の半導体装置2、Wは図25の半導体装置の測定結果を示している。 M numerals semiconductor device 2, W of the first embodiment shows the measurement results of the semiconductor device in FIG 25. 試験条件は、入力電源VINが12V、出力電流Ioutが25A、出力電圧Voutが1.3V、動作周波数が1MHzである。 The test conditions, the input power supply VIN is 12V, the output current Iout is 25A, the output voltage Vout is 1.3V, the operating frequency is 1 MHz. 本実施の形態1の半導体装置2では、電圧変換効率を図25の半導体装置よりも1.8%程度向上させることができた。 In the semiconductor device 2 of the first embodiment, it could be improved by about 1.8% than that of the semiconductor device in FIG. 25 the voltage conversion efficiency.

図27は、本実施の形態1の半導体装置2と図25の半導体装置との損失を比較して示したグラフ図である。 Figure 27 is a graph comparatively showing the loss of the semiconductor device of the semiconductor device 2 and 25 of the first embodiment. 試験条件は、図26で示した電圧変換効率の測定の場合と同じである。 Test conditions are the same as in the measurement of the voltage conversion efficiency shown in FIG. 26. 本実施の形態1の半導体装置2では、損失を図25の半導体装置よりも0.85W程度低減させることができた。 In the semiconductor device 2 of the first embodiment, it could be reduced by about 0.85W than the semiconductor device in FIG 25 losses.

次に、図28および図29は、本発明者が検討した他の半導体装置の全体平面図である。 Next, FIGS. 28 and 29 is an overall plan view of another semiconductor device examined by the present inventors. 図28および図29でもパッケージPC,PDの内部を透かして見せている。 Package PC even FIGS. 28 and 29, is showing to watermark the inside of the PD. なお、図28および図29では半導体チップ4Dを省略している。 Incidentally, it is omitted semiconductor chip 4D in FIGS. 28 and 29.

図28の半導体装置では、半導体チップ4PLに取り付けられた金属板8Cに上記第2部分が無い。 In the semiconductor device in FIG. 28, the second part is not in the metal plate 8C attached to the semiconductor chip 4PL. それ以外は、半導体装置2と同じである。 Otherwise, the same as the semiconductor device 2.

本発明者の検討によれば、図28の半導体装置の場合は、図25の半導体装置に比較して、オン抵抗を低減できるので、導通損失を低減できたが、図25の半導体装置に比較して、インダクタンスが高くなりスイッチング損失が高くなった。 According to the studies of the present inventors, in the case of the semiconductor device in FIG. 28, as compared with the semiconductor device of FIG. 25, it is possible to reduce the on-resistance, but was able to reduce conduction losses, compared to the semiconductor device of FIG. 25 to, switching loss inductance is high is higher.

図29の半導体装置では、半導体チップ4PLに取り付けられた金属板8Dに第2部分8D2が一体的に設けられているもののその幅(半導体チップ4PLの短方向の長さ)が本実施の形態1の半導体装置2の金属板8Bの第2部分8B2よりも狭い。 In the semiconductor device in FIG. 29, the form (the length of the short direction of the semiconductor chip 4PL) is present its width although second portion 8D2 in the metal plate 8D attached to the semiconductor chip 4PL is integrally provided 1 narrower than the second portion 8B2 of the semiconductor device 2 of the metal plate 8B. それ以外は、半導体装置2と同じである。 Otherwise, the same as the semiconductor device 2.

本発明者の検討によれば、図29の半導体装置の場合は、オン抵抗および導通損失を図28の半導体装置よりも低減できるとともに、インダクタンスおよびスイッチング損失を図25の半導体装置よりも低減できた。 According to the studies of the present inventors, in the case of the semiconductor device in FIG 29, with the on-resistance and conduction loss can be reduced than the semiconductor device in FIG 28, could also be reduced than the semiconductor device in FIG. 25 the inductance and switching losses .

さらに、本発明者の検討によれば、実施の形態1の半導体装置2の場合は、オン抵抗および導通損失を図29の半導体装置の場合よりもさらに低減できる上、インダクタンスおよびスイッチング損失を図29の半導体装置の場合よりもさらに低減できた。 Further, according to the studies of the present inventors, in the case of the semiconductor device 2 of the first embodiment, FIG on the on-resistance and conduction loss can be further reduced than the case of the semiconductor device in FIG. 29, the inductance and switching losses 29 It was further reduced than in the case of the semiconductor device. したがって、本実施の形態の半導体装置2は、動作周波数が高い場合により効果が大きい。 Accordingly, the semiconductor device 2 of this embodiment, a large effect by when the operating frequency is high.

次に、図30は、本発明者が検討したさらに他の半導体装置の全体平面図である。 Next, FIG. 30 is an overall plan view of still another semiconductor device examined by the present inventors. 図30でもパッケージPEの内部を透かして見せている。 Also in FIG. 30 is showing watermark inside the package PE. なお、図30のX1−X1線の断面図は図7と同じである。 The cross-sectional view of line X1-X1 in FIG. 30 is the same as that shown in FIG. また、図30のY1−Y1線の断面図は図8と同じである。 The cross-sectional view along line Y1-Y1 of FIG. 30 is the same as FIG.

半導体チップ4PLに接合された金属板8Eは、第1部分8E1、第2部分8E2、第3部分8E3および第4部分8E4を有している。 Metal plate 8E bonded to the semiconductor chip 4PL are first portion 8E1, the second portion 8E2, and a third portion 8E3 and fourth portion 8E4. 第1部分8E1、第2部分8E2および第3部分8E3は、上記金属板8Bの第1部分8B1、第2部分8B2および第3部分8B3に相当している。 The first portion 8E1, second portion 8E2 and the third portion 8E3 corresponds to the first portion 8B1, the second portion 8B2 and the third portion 8B3 of the metal plate 8B. この場合は、第2部分8E2と第3部分8E3とが、それらの間の第4部分8E4を介して連続的に繋がっている。 In this case, the second portion 8E2 and the third portion 8E3 has continuously connected via a fourth portion 8E4 therebetween. このため、半導体チップ4PLの1つの角部は金属板8Eによって完全に覆われている。 Thus, one corner of the semiconductor chip 4PL is completely covered by the metal plate 8E.

この図30の構成の場合、上記図28および図29で説明した検討結果によれば、本実施の形態1の構成の場合よりも、オン抵抗および導通損失を低減できるとともに、インダクタンスおよびスイッチング損失を低減できることが予想される。 In the configuration of FIG. 30, according to the study results described in FIG. 28 and FIG. 29, than in the configuration of the first embodiment, it is possible to reduce the on-resistance and conduction losses, the inductance and switching losses can be reduced is expected. しかし、図30の構成の場合は、以下のような3つの問題があることを本発明者が初めて見出した。 However, in the case of the configuration of FIG. 30, the present inventors have found for the first time that there are three problems as follows.

第1の問題は、図30の金属板8Eの構成の場合、半導体チップ4PLの1つの角部(破線Eで示す箇所)が金属板8Eによって完全に隠れてしまうので、その角部において上記接着層11bの様子を検査することができず、半導体チップ4PL上の短絡不良を見逃す虞があり、半導体装置2の信頼性や量産性が低下する、という問題である。 The first problem, in the configuration of the metal plate 8E in FIG. 30, since one corner of the semiconductor chip 4PL (portion indicated by a broken line E) will completely hidden by the metal plate 8E, the adhesive in the corner portions can not be inspected how the layers 11b, there is a possibility of missing a short circuit on a semiconductor chip 4PL, reliability and mass productivity of the semiconductor device 2 is lowered, a problem.

これに対して、本実施の形態1では、図6等に示したように、金属板8Bの第2部分8B2および第3部分8B3が上記のように互いに分かれていて、半導体チップ4PLの角部を覆わないようになっている。 In contrast, in the first embodiment, as shown in FIG. 6 or the like, a second portion of the metal plate 8B 8B2 and the third portion 8B3 is divided from each other as described above, the corners of the semiconductor chip 4PL so as not to cover the. このため、本実施の形態1では、半導体チップ4PLの四隅で接着層11bの様子を検査することができるので、短絡不良の発見確率を高めることができる。 Therefore, in the first embodiment, it is possible to inspect the state of the adhesive layer 11b at the four corners of the semiconductor chip 4PL, it is possible to increase the detection probability of short circuit. このため、半導体装置2の信頼性を向上させることができる。 Therefore, it is possible to improve the reliability of the semiconductor device 2. また、半導体装置2の量産性を向上させることができる。 Further, it is possible to improve the mass productivity of the semiconductor device 2.

第2の問題は、図30の金属板8Eの構成の場合、金属板8Eの角部(第4部分8E4)を連続して凹凸加工するため、半導体チップ4PLとの接続性やリード配線7LBとの接続部の平坦性の確保が難しい、という問題である。 A second problem, in the configuration of the metal plate 8E in FIG. 30, for roughened corners of the metal plate 8E (the fourth portion 8E4) in succession, connected with the semiconductor chip 4PL and the lead wire 7LB it is difficult to secure the flatness of the connecting portion, a problem.

これに対して、本実施の形態1では、図6等に示したように、金属板8Bの第2部分8B2および第3部分8B3が上記のように互いに分かれているので、連続的な凹凸加工の必要がない。 In contrast, in the first embodiment, as shown in FIG. 6 or the like, since the second portion of the metal plate 8B 8B2 and the third portion 8B3 are divided from each other as described above, continuous patterned indentation there is no need of. このため、金属板8Bと半導体チップ4PLとの接続性を向上させることができる。 Therefore, it is possible to improve the connection between the metal plate 8B and the semiconductor chip 4PL. また、金属板8Bにおけるリード配線7LBとの接続部の平坦性をより向上させることができるので、金属板8Bとリード配線7LBとの接続性を向上させることができる。 Further, it is possible to improve the flatness of the connecting portion between the lead wire 7LB the metal plate 8B, it is possible to improve the connection between the metal plate 8B and the lead wiring 7LB. また、半導体装置2の量産性を向上させることができる。 Further, it is possible to improve the mass productivity of the semiconductor device 2.

第3の問題は、ワイヤに代えて金属板を用いる半導体装置では、金属板8Bの材料(Cu等)と半導体チップ4PLの材料(Si等)との熱膨張係数差が大きいので熱により生じる応力の問題が重要な課題の1つであるが、図30の金属板8Eの場合は、第2部分8E2と第3部分8E3とが、それらの間(角部)の第4部分8E4で連続的に繋がっているため剛性が大きく、温度変化による変形がし難い。 Stresses third problem, in a semiconductor device using a metal plate instead of the wire, caused by thermal expansion coefficient difference between the material (Si or the like) of the material of the metal plate 8B and (Cu, etc.) the semiconductor chip 4PL large thermal Although the problem is one of the important issues in the case of the metal plate 8E in FIG. 30, a second portion 8E2 and the third portion 8E3 is continuously fourth portion 8E4 therebetween (corner) greater rigidity because it is connected to, hard to deform due to temperature changes. このため、金属板8Eと半導体チップ4PLとの接合部(接着層11b)への負担が増加する。 Therefore, the burden of the joint between the metal plate 8E and the semiconductor chip 4PL to (adhesive layer 11b) is increased. この結果、応力・歪みが高くなり、早期破壊発生の可能性が高くなる。 As a result, it increases the stress and strain, possibility of early fracture increases.

これに対して、本実施の形態1の金属板8Bでは、図6等に示したように、金属板8Bの第2部分8B2および第3部分8B3が上記のように互いに分かれているので、図30のような金属板8Eに比べて変形し易い。 In contrast, in the first embodiment the metal plate 8B, as shown in FIG. 6 or the like, since the second portion of the metal plate 8B 8B2 and the third portion 8B3 are divided from each other as described above, FIG. easily deformed as compared with the metal plate 8E, such as 30. このため、金属板8Bと半導体チップ4PLとの接合部(接着層11b)への応力を低減できるので、その接合部への負担を低減させることができる。 Therefore, since it is possible to reduce the stress of the joint between the metal plate 8B and the semiconductor chip 4PL to (adhesive layer 11b), thereby reducing the burden on the joint. すなわち、応力・歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

次に、図31は上記非絶縁型DC−DCコンバータ1を構成する電子部品の実装例の要部平面図、図32は図31の非絶縁型DC−DCコンバータ1を矢印Fで示す方向から見た側面図である。 Next, FIG. 31 is a fragmentary plan view of the implementation of the electronic components constituting the non-insulated DC-DC converter 1, Fig. 32 is a direction indicated by the non-insulated DC-DC converter 1 in FIG. 31 by arrows F is a side view as viewed.

配線基板38は、例えばプリント配線基板からなり、その主面には、パッケージPA,PF,PGおよびチップ部品CA,CB,CCが搭載されている。 Wiring board 38 is made of, for example, a printed wiring board, the main surface thereof, the package PA, PF, PG and chip components CA, CB, CC is mounted. なお、図31では配線基板38の配線39a〜39dの様子が分かるようにパッケージPAを透かして示している。 2 also shows watermark package PA as can be seen how the wiring 39a~39d of the wiring board 38 in FIG. 31. また、図31では図面を見易くするため配線基板38の配線39a〜39eにハッチングを付す。 Further, hatching lines 39a~39e wiring board 38 for clarity of drawing in FIG. 31.

パッケージPFには、上記制御回路3が形成され、パッケージPGには、上記負荷LDが形成されている。 The package PF, the control circuit 3 is formed, the package PG, the load LD is formed. チップ部品CAには、上記コイルLが形成され、チップ部品CBには、上記入力コンデンサCinが形成され、チップ部品CCには、上記出力コンデンサCoutが形成されている。 The chip component CA, the coil L is formed, the chip component CB, the input capacitor Cin is formed, the chip part CC, the output capacitor Cout is formed.

入力電源VINの供給用の端子ET1は、配線基板38の配線39aを通じてパッケージPAのリード7L1およびダイパッド7D1に電気的に接続されている。 Terminal ET1 for applying power VIN is electrically connected to the lead 7L1 and the die pad 7D1 of the package PA through wires 39a of the wiring board 38. 基準電位GNDの供給用の端子ET2は、配線基板38の配線39bを通じてパッケージPFのリード7L3に電気的に接続されている。 Terminal ET2 for supplying reference potential GND is electrically connected to the lead 7L3 of the package PF through the wiring 39b of the wiring board 38. 配線39a,39b間には、チップ部品CB(入力コンデンサCin)が電気的に接続されている。 Wire 39a, is between 39 b, the chip component CB (input capacitor Cin) are electrically connected.

パッケージPA(半導体装置2)のリード7L5には、配線基板38の配線39cを通じてパッケージPF(制御回路3)のリード40Lが電気的に接続されている。 The lead 7L5 of the package PA (semiconductor device 2), leads 40L package PF (control circuit 3) are electrically connected through the wiring 39c of the wiring board 38. パッケージPA(半導体装置2)の出力用の端子であるリード7L2およびダイパッド7D2は、配線基板38の配線39dを通じてチップ部品CA(コイル)の一端に電気的に接続されている。 Lead 7L2 and the die pad 7D2 is a terminal for output of the package PA (semiconductor device 2) is electrically connected to one end of the chip component CA (coil) through the wiring 39d of the wiring substrate 38. チップ部品CA(コイル)の他端は、配線基板38の配線39eに電気的に接続されている。 The other end of the chip component CA (coil) is electrically connected to the wiring 39e of the wiring substrate 38.

この配線39eには、パッケージPG(負荷LD)の入力用のリードが電気的に接続されている。 The wiring 39e, the package PG (load LD) of leads for input is electrically connected. パッケージPG(負荷LD)の基準電位用のリードは、上記配線39bに電気的に接続されている。 Package PG leads for reference potential (load LD) is electrically connected to the wiring 39 b. また、配線39b,39e間には、上記チップ部品CC(出力コンデンサCout)が電気的に接続されている。 The wiring 39 b, is between 39e, the chip component CC (output capacitor Cout) are electrically connected.

(実施の形態2) (Embodiment 2)
本実施の形態2では、上記金属板8Bの構成が前記実施の形態1と異なる。 In the second embodiment, the configuration of the metal plate 8B is different from the first embodiment. それ以外の構成は、前記実施の形態1と同じである。 Other configurations are the same as in the first embodiment.

図33は本実施の形態2の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図34および図35はそれぞれ図33のX5−X5線およびY5−Y5線の断面図である。 Figure 33 is a cross-sectional view of the entire plan view showed watermark inside of the package PA of the semiconductor device 2 of the second embodiment, FIGS. 34 and 35 are line X5-X5 and line Y5-Y5, respectively, in FIG 33 .

まず、本実施の形態2においては、金属板8Bの第1部分8B1の外周に窪み45(ハッチングを付す)が形成されている。 First, in the second embodiment, 45 dimples in the outer periphery of the first portion 8B1 of the metal plate 8B (hatched) is formed. このため、金属板8Bの外周の窪み45の形成領域の厚さは、金属板8Bの第1部分8B1の中央部分の厚さよりも薄くなっている。 Therefore, the thickness of the outer periphery of the recess 45 in the formation region of the metal plate 8B is thinner than the thickness of the central portion of the first portion 8B1 of the metal plate 8B. これにより、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)への負担を低減させることができる。 Thus, the metal plate 8B is easily deformed by thermal stress, it is possible to reduce the burden on the joint portion between the metal plate 8B and the semiconductor chip 4PL to (adhesive layer 11b). すなわち、応力・歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

窪み45は、金属板8Bの上面側(半導体チップ4PLとの対向面とは反対側のパッケージPAの封止材料が接する面側)に形成するのが好ましい。 Indentation 45 is preferably formed on the upper surface side of the metal plate 8B (the side where the sealing material on the opposite side of the package PA contacts the surface facing the semiconductor chip 4PL). 窪み45を半導体チップ4PLの対向面側に形成すると窪み45に接着層11bが入り込み、窪み45の効果が低減してしまうからである。 Indentation 45 is adhesive layer 11b enters the recess 45 and formed on the opposite surface side of the semiconductor chip 4PL, because the effect of the recess 45 will be reduced.

また、本実施の形態1においては、窪み45が金属板8Bの第1部分8B1の外周の大半の部分に形成されているが、窪み45は、金属板8Bの第1部分8B1の外周の少なくとも一部(例えば金属板8Bの長辺のみや角部のみ等)に形成するだけでも良い。 In the first embodiment, the recess 45 is formed on the outer periphery majority portion of the first portion 8B1 of the metal plate 8B, the depression 45, at least the outer periphery of the first portion 8B1 of the metal plate 8B may only formed in a part (e.g., only the long sides or only the corners of the metal plate 8B and the like). 特に金属板8Bの第1部分8B1の外周の角部(四隅)は金属板8Bの第1部分8B1の中央から最も遠く、最も大きな応力がかかるので、その角部に窪み45を形成することは応力を緩和する上で好ましい。 Especially corners of the outer periphery of the first portion 8B1 of the metal plate 8B (the four corners) is farthest from the center of the first portion 8B1 of the metal plate 8B, since the greatest stress is applied, to form a recess 45 at its corners It preferred in order to relieve the stress.

この窪み45が形成された部分の金属板8Bの厚さは、金属板8Bの厚さの半分またはそれ以下が好ましい。 The thickness of the metal plate 8B of the recess 45 is formed parts, one half of the thickness of the metal plate 8B or less is preferable. 窪み45の断面形状は階段状になっているが、金属板8Bの外周の厚さが金属板8Bの外方に向かって次第に薄くなるようにしても良い。 Cross-sectional shape of the recess 45 is in a stepped but may be gradually thinner thickness of the outer periphery of the metal plate 8B is toward the outside of the metal plate 8B.

なお、ここでは面積が相対的に大きな金属板8Bの第1部分8B1の外周に窪み45を設けた場合について説明したが、相対的に面積の小さな金属板8Aの第1部分8A1の外周に同様に窪みを形成しても良い。 Here, the description has been given of the case in which a 45 dent the outer periphery of the first portion 8B1 of the area is relatively large metal plate 8B, similar to the outer periphery of the first part 8A1 of the small metal plate 8A of relatively area it may be formed a depression in.

次に、本実施の形態2においては、金属板8Bの第2部分8B2および第3部分8B3に、リード配線7LB側から金属板8Bの第1部分8B1に向かって延びるスリット(切り込み、分割溝)46が形成されている。 Then, in the second embodiment, the second portion 8B2 and the third portion 8B3 of the metal plate 8B, a slit extending from the lead wire 7LB side to the first portion 8B1 of the metal plate 8B (the cut, dividing groove) 46 is formed. このため、第2部分8B2および第3部分8B3は、それぞれ複数の部分に分割されて平面櫛の歯状に形成されている。 Thus, second portion 8B2 and the third portion 8B3 is formed on each tooth divided by a plane comb into a plurality of portions. これにより、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)や金属板8Bとリード配線7LBとの接合部(接着層11c)への負担を低減させることができる。 Thus, the metal plate 8B is easily deformed by thermal stress, the joint between the metal plate 8B and the semiconductor chip 4PL junction with the (adhesive layer 11b) and the metal plate 8B and the lead wire 7LB to (adhesive layer 11c) it is possible to reduce the burden. すなわち、応力・歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

ここでは、第3部分8B3の両外側の分割部分の幅(第1方向Xの長さ)が、中央の分割部分の幅(第1方向Xの長さ)に比べて太い場合が例示されている。 Here, the width of both sides of the divided portions of the third portion 8B3 (length in the first direction X) is, if thicker than the center of the divided portion of the width (length in the first direction X) is exemplified there. これは、第3部分8B3において最も外側の分割部分には、吊り部8B3が一体的に形成されているので、吊り部8B3の切断時に受ける力で変形しないように幅を広くして強度を高めたものである。 This is the outermost dividing portion in the third portion 8B3, since the hanging portion 8B3 is formed integrally, widely to strength width so as not to deform by forces encountered when cutting the hanging portion 8B3 enhanced those were. ただし、第3部分8B3の複数の分割部分の幅(第1方向Xの長さ)を全て均等にしても良い。 However, it may be all the widths of the plurality of divided portions of the third portion 8B3 (length in the first direction X) uniformly.

スリット46の深さは、応力緩和の観点からは半導体チップ4PLの外周位置まで入り込んだ方が好ましい。 The depth of the slit 46, it is preferable that enters to the peripheral position of the semiconductor chip 4PL in terms of stress relaxation. しかし、あまりスリット46を深くすると、インダクタンスやオン抵抗の低減効果を損なう虞があるので、それらを考慮することが好ましい。 However, when too deep slit 46, there is a possibility that impair the effect of reducing the inductance and on-resistance, it is preferable to consider them. ここでは、スリット46の先端(第1部分8B1に向かう方向の先端)が、第2部分8B2および第3部分8B3の上記最上部の途中位置で終端している場合が例示されている。 Here, the tip of the slit 46 (the direction of the distal end toward the first portion 8B1) If the terminating is illustrated in the middle position of the top of the second portion 8B2 and the third portion 8B3.

スリット46の深さ(第1部分8B1に向かう方向の長さ)は、少なくとも第2部分8B2および第3部分8B3とリード配線7LBとを接合する接着層11cの盛り上がりによりスリット46が埋まってしまわない程度の深さにすることが好ましい。 The depth of the slit 46 (the length in the direction toward the first portion 8B1) are not Shimawa filled slit 46 by protrusion of the adhesive layer 11c for joining the at least a second portion 8B2 and the third portion 8B3 and the lead wire 7LB it is preferred that the degree of depth. スリット46が接着層11cにより埋まってしまうと応力緩和の効果が充分得られない虞があるからである。 Slit 46 there is a possibility that not obtained sufficient effect of the thus filled by the adhesive layer 11c stress relaxation.

また、スリット46の深さを、第2部分8B2および第3部分8B3の折り曲げ位置(第2部分8B2および第3部分8Bをリード配線7LBに接続するために折り曲げる部分の位置)よりも深くすることが好ましい。 Further, the depth of the slit 46, to be deeper than the folded position of the second portion 8B2 and the third portion 8B3 (position of the portion for bending in order to connect the second portion 8B2 and the third portion 8B to the lead wire 7LB) It is preferred. これにより、第2部分8B2および第3部分8B3の折り曲げ部分が細くなるので、第2部分8B2および第3部分8B3の折り曲げを容易にすることができる。 Accordingly, since the bent portion of the second portion 8B2 and the third portion 8B3 becomes narrower, it is possible to facilitate the folding of the second portion 8B2 and the third portion 8B3.

次に、本実施の形態2においては、金属板8Bの第1部分8B1に、その上下面を貫通する円形状の複数の穴(開口部)47Aが形成されている。 Then, in the second embodiment, the first portion 8B1 of the metal plate 8B, a plurality of circular holes (openings) 47A which penetrates the upper and lower surfaces are formed. これにより、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)への負担を低減させることができる。 Thus, the metal plate 8B is easily deformed by thermal stress, it is possible to reduce the burden on the joint portion between the metal plate 8B and the semiconductor chip 4PL to (adhesive layer 11b). すなわち、応力・歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

3つの穴47Aは、金属板8Bに流れる電流IAの流れを阻害しないように、また、金属板8Bを半導体チップ4PL上に搭載する際に金属板8Bを吸着する吸着エリアVAを確保できるように、金属板8Bの第1部分8B1の1つの対角線に沿って所定の間隔毎に並んで配置されている。 Three holes 47A so as not to inhibit the flow of current IA flowing through the metal plate 8B, also so as to ensure the suction area VA of adsorbing metal plate 8B when mounting a metal plate 8B on the semiconductor chip 4PL They are arranged side by side at predetermined intervals along one diagonal line of the first portion 8B1 of the metal plate 8B.

3つの穴47Aの1つは、金属板8Bの第1部分8B1のほぼ中央に形成されている。 One of the three holes 47A is formed substantially in the center of the first portion 8B1 of the metal plate 8B. 他の2つの穴47Aは、金属板8Bの第1部分8B1を4等分したときに、互いに対角に位置する2つのエリアの各々のほぼ中央に形成されている。 The other two holes 47A, the first portion 8B1 of the metal plate 8B to 4 when aliquoted, and is formed substantially in the center of each of the two areas located diagonally from each other.

なお、本実施の形態2では、金属板8Bに、窪み45、スリット46および穴47Aを設けた場合について説明したが、これに限定されるものではなく、金属板8Aに、窪み45、スリット46および穴47Aを設けても良い。 In the second embodiment, the metal plate 8B, the depression 45 has been described for the case where the slits 46 and holes 47A, is not limited thereto, the metal plate 8A, recess 45, the slit 46 and the holes 47A may be provided.

また、本実施の形態2では、金属板8A,8Bに、窪み45、スリット46および穴47Aの3つ全てを設ける場合について説明したが、これに限定されるものではなく、金属板8A,8Bに、窪み45、スリット46および穴47Aの少なくとも1つを設けるだけでも良い。 In the second embodiment, the metal plates 8A, in 8B, the depression 45 has described the case of providing all three of slits 46 and holes 47A, is not limited thereto, the metal plate 8A, 8B , the recess 45, may be provided only at least one of the slits 46 and holes 47A.

(実施の形態3) (Embodiment 3)
本実施の形態3では、上記金属板8Bに形成される応力緩和用の穴の形状が前記実施の形態2と異なる。 In the third embodiment, the shape of the holes for the stress relaxation is formed on the metal plate 8B is different from the second embodiment. それ以外の構成は、前記実施の形態1,2と同じである。 Other configurations are the same as the first and second embodiments.

図36は本実施の形態3の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図37および図38はそれぞれ図36のX6−X6線およびY6−Y6線の断面図である。 Figure 36 is a cross-sectional view of the entire plan view showed watermark inside of the package PA of the semiconductor device 2 of embodiment 3, 37 and 38 line X6-X6 of each Figure 36 and Y6-Y6 line .

本実施の形態3においては、金属板8Bの第1部分8B1に、その上下面を貫通する1つの細長い穴(開口部)47Bが形成されている。 In the third embodiment, the first portion 8B1 of the metal plate 8B, 1 one elongated hole (opening) 47B which penetrates the upper and lower surfaces are formed. 穴47Bは、金属板8Bの長手方向(第1方向X)をほぼ2分割するように、金属板8Bの第1部分8B1の中央にI字状に配置されている。 Holes 47B are longitudinal direction of the metal plate 8B (the first direction X) so as to be substantially divided into two, are arranged in I-shape in the middle of the first portion 8B1 of the metal plate 8B.

すなわち、穴47Bは、金属板8Bの長手方向(第1方向X)に対して直交する方向(第2方向Y)に沿って、第1部分8B1の一方の長辺の近傍から他方の長辺の近傍まで細長く延びている。 That is, the holes 47B along the direction (second direction Y) perpendicular to the longitudinal direction of the metal plate 8B (first direction X), the other long side from the vicinity of one long side of the first portion 8B1 extending elongated to the vicinity of the. ただし、穴47Bは、金属板8Bを完全に2つに分離してしまうものでなく、金属板8Bにおいて穴47Bの左右の部分は一体的に接続され電気的に接続されている。 However, the hole 47B is not intended to become separated into two completely metal plate 8B, the left and right portions of the holes 47B in the metal plate 8B is electrically connected are integrally connected.

このような穴47Bを設けることにより、金属板8Bを見かけ上に半分にしたのと同じ状態にすることができるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)に加わる熱応力を前記実施の形態2よりも低減できる。 By providing such a hole 47B, it is possible to the same state as that in half the apparent metal plate 8B, heat applied to the joint portion between the metal plate 8B and the semiconductor chip 4PL (adhesive layer 11b) stress can be reduced than the second embodiment of. すなわち、応力・歪みをさらに低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to further reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

なお、発明者の実測結果によれば、金属板8Bに比較的大きな穴47Bを設けた場合でも、穴47Bに接着層11bが入り込むため電気的特性に変化はなかった。 Incidentally, according to the inventor's measurement results, even in the case where the relatively large hole 47B in the metal plate 8B, there was no change in the electrical characteristics for the adhesive layer 11b enters the hole 47B. また、穴47Bに接着層11bが入り込んでも、上記のように応力を下げることができた。 Also enters the adhesive layer 11b into the hole 47B, the stress can be lowered as described above.

(実施の形態4) (Embodiment 4)
本実施の形態4では、上記金属板8Bに形態される応力緩和用の穴の外周に窪みを形成する例を説明する。 In the fourth embodiment, an example of forming a depression on the outer circumference of the hole for stress relaxation to be form the metal plate 8B. それ以外の構成は、前記実施の形態1,2,3と同じである。 Other configurations are the same as the form 1, 2, 3 of the embodiment.

図39は本実施の形態4の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図40および図41はそれぞれ図39のX7−X7線およびY7−Y7線の断面図である。 Figure 39 is a cross-sectional view of the entire plan view showed watermark inside of the package PA of the semiconductor device 2 of the embodiment 4, X7-X7 line in FIG. 40 and FIG. 41 respectively Figure 39 and line Y7-Y7 .

本実施の形態4においては、金属板8Bの第1部分8B1に形成された穴47Bの外周に窪み45が形成されている。 In the fourth embodiment, 45 dimples in the outer periphery of the first portion 8B1 in the formed hole 47B of the metal plate 8B is formed. この穴47Bの外周の窪み45の形成状態は、前記実施の形態2で説明した第1部分8B1の外周の窪み45の形成状態と同じである。 45 the state of formation of the recess in the outer periphery of the hole 47B is the same as the state of formation of the outer periphery of the recess 45 of the first portion 8B1 which is described in the second embodiment.

熱応力は金属板8Bの中央から遠いほど大きくなるが、前記実施の形態3のように金属板8Bの長手方向中央に穴47Bを配置した場合、応力測定の基準となる位置は、穴47Bによって分けられる左右の第1部分8B1の各々の中央になる。 Thermal stress becomes larger as farther from the center of the metal plate 8B, when placed in the longitudinal direction center bore 47B of the metal plate 8B as the third embodiment, the position serving as a reference for stress measurement, the hole 47B at the center of each of the first portion of the left and right divided 8B1. この観点からすると、穴47Bの外周も、分けられた第1部分8B1の各々の中央から遠い位置になる。 From this point of view, the outer periphery of the hole 47B also becomes farther from the center of each of the first portion 8B1 which is divided.

そこで、本実施の形態4においては、穴47Bの外周にも窪み45を設けることにより、金属板8Bを前記実施の形態3の場合よりもさらに変形し易くすることができるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)に加わる応力をさらに低減させることができる。 Therefore, in the fourth embodiment, by providing the 45 recess in the outer periphery of the hole 47B, it is possible to further easily deformed than the metal plate 8B in the third embodiment, the metal plate 8B the stress applied to the joint portion between the semiconductor chip 4PL (adhesive layer 11b) can be further reduced. すなわち、応力・歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

(実施の形態5) (Embodiment 5)
本実施の形態5では、金属板8Bに形態される応力緩和用の穴の配置が前記実施の形態3と異なる。 In the fifth embodiment, as in the third arrangement of the embodiment of the holes for the stress relaxation is the form the metal plate 8B different. それ以外の構成は、前記実施の形態1〜3と同じである。 Other configurations are the same as the first to third embodiments.

図42は本実施の形態5の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図43および図44はそれぞれ図42のX8−X8線およびY8−Y8線の断面図である。 Figure 42 is a cross-sectional view of a semiconductor device overall plan view showed watermark internal second package PA, FIGS. 43 and 44 X8-X8 line and Y8-Y8 line in each diagram 42 of the fifth embodiment .

本実施の形態5においては、金属板8Bの第1部分8B1に、その上下面を貫通する4つの穴(開口部)47Cが形成されている。 In the fifth embodiment, the first portion 8B1 of the metal plate 8B, 4 single hole through the top and bottom surfaces (opening) 47C is formed. この4つの穴47Cは、金属板8Bの第1部分8B1をほぼ均等に4分割するように、第1部分8B1の中央に十字状に配置されている。 The four holes 47C, as substantially equally divided into four first portion 8B1 of the metal plate 8B, are arranged in a cross shape at the center of the first portion 8B1.

すなわち、金属板8Bの第1部分8B1には、第1部分8B1の長手方向(第1方向X)中央に、その長手方向に対して直交する方向(第2方向Y)に沿って配置された2つの細長い穴47Cと、第1部分8B1の短方向(第2方向Y)中央に、その短方向に対して直交する方向(第1方向X)に沿って配置された2つの細長い穴47Cとが配置されている。 That is, the first portion 8B1 of the metal plate 8B is a longitudinal direction (first direction X) the center of the first portion 8B1, arranged along the direction (second direction Y) perpendicular to the longitudinal direction and two elongated holes 47C, in the short direction (second direction Y) center of the first portion 8B1, and two elongated holes 47C arranged along a direction (first direction X) perpendicular to the shorter direction There has been placed. 4つの穴47Cの平面形状および平面寸法は互いに等しい。 The planar shape and planar dimensions of the four holes 47C are equal to each other. ただし、4つの穴47Cは、金属板8Bを完全に4つに分離してしまうものでなく、金属板8Bの4つの分割部分は一体的に接続され電気的に接続されている。 However, four holes 47C is not intended to thereby completely separate the four metal plates 8B, four divided portions of the metal plate 8B is electrically connected are integrally connected.

このような十字状の穴47Cを設けることにより、金属板8Bの面積を見かけ上に4分の1にしたのと同じ状態にすることができるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)に加わる熱応力を前記実施の形態3よりも低減できる。 By providing such a cross-shaped hole 47C, it is possible to the same state as that in a quarter to an apparent surface area of ​​the metal plate 8B, the junction between the metal plate 8B and the semiconductor chip 4PL thermal stress applied to the (adhesive layer 11b) can be reduced than the third embodiment of the. すなわち、応力・歪みをさらに低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to further reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

なお、本実施の形態5の場合も、前記実施の形態4と同様に、4つの穴47Cの外周に窪み45を設けても良い。 Also in the case of the fifth embodiment, similarly to the fourth embodiment, it may be a recess 45 provided on the outer periphery of the four holes 47C.

(実施の形態6) (Embodiment 6)
本実施の形態6では、上記金属板の裏面に応力緩和用の凹みを形成する例を説明する。 In the sixth embodiment, an example of forming a recess for stress relief on the back surface of the metal plate.

図45は本発明者が検討した金属板8Bの全体平面図、図46は図45のX9−X9線の断面図、図47は図45の矢印Jの方向から見た側面図である。 Figure 45 is an overall plan view of the metal plate 8B studied by the present inventor, Fig. 46 X9-X9 sectional view taken along line in FIG. 45, FIG. 47 is a side view from the direction of arrow J in FIG. 45.

ここでは、金属板8Bの裏面(半導体チップ4PLに対向する面)に上記応力を緩和するための凹み48Aが形成されている。 Here, recess 48A for relaxing the stress on the back surface (surface facing the semiconductor chip 4PL) of the metal plate 8B is formed. 凹み48Aの平面位置、平面形状および平面寸法は、前記実施の形態3で説明した穴47Bと同じである。 Plane position of the recess 48A, the planar shape and planar size is the same as the hole 47B described in the third embodiment. この場合の凹み48Aの長手方向の両端は、金属板8Bの短方向の両側面まで達しておらず、その手前で終端している。 Both ends in the longitudinal direction of the recess 48A in this case does not reach both sides in the short direction of the metal plate 8B, and terminates at its front.

この場合も前記実施の形態2〜5の窪み45と同様の理由から、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)に加わる熱応力を低減できる。 In this case the same reason as the recess 45 in the form 2-5 of the embodiment, since the metal plate 8B is easily deformed by thermal stresses, applied to the joint portion between the metal plate 8B and the semiconductor chip 4PL (adhesive layer 11b) it is possible to reduce the thermal stress.

しかし、この場合は、以下のような問題があることを本発明者は初めて見出した。 However, in this case, it was present inventors have first found that there are the following problems. すなわち、金属板8Bの裏面を半導体チップ4PLの主面に接合する際に凹み48A内の空気が上手く抜けない場合があり、凹み48A内にボイドが形成される場合がある。 That is, there is a case where the air in the recess 48A can not be pulled out well in joining the rear surface of the metal plate 8B on the main surface of the semiconductor chip 4PL, sometimes voids are formed in the recess 48A. このため、半導体装置2の電気的特性、信頼性および歩留まりが低下する場合がある。 Therefore, electrical characteristics of the semiconductor device 2, the reliability and yield may be lowered.

そこで、本実施の形態6では、上記凹み内の空気が抜けるようにした。 Therefore, in the sixth embodiment, and so the air in the recess escapes. 図48は本実施の形態6の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図49および図50はそれぞれ図48のX10−X10線およびY10−Y10線の断面図、図51は図48等の金属板8Bの要部側面図である。 Figure 48 is an overall plan view showed watermark inside of the package PA of the semiconductor device 2 according to the sixth embodiment, FIGS. 49 and 50 are cross-sectional views of a line X10-X10 and Y10-Y10 line of each diagram 48, Fig. 51 is a fragmentary side view of the metal plate 8B in FIG. 48 or the like.

本実施の形態6では、金属板8Bの裏面(半導体チップ4PLに対向する面)に上記応力を緩和するための凹み48Bが形成されている。 In the sixth embodiment, recess 48B for relaxing the stress on the back surface (surface facing the semiconductor chip 4PL) of the metal plate 8B is formed. 凹み48Bの平面位置および幅(第1方向Xの長さ)は、前記実施の形態3で説明した穴47Bと同じである。 Planar position and width (length in the first direction X) of the recess 48B is the same as the hole 47B described in the third embodiment. 凹み48Bの深さは、例えば金属板8Bの厚さの半分程度である。 The depth of the recess 48B is an example, about the thickness of the metal plate 8B half. この場合も前記実施の形態2〜5の窪み45と同様の理由から、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部(接着層11b)に加わる熱応力を低減できる。 In this case the same reason as the recess 45 in the form 2-5 of the embodiment, since the metal plate 8B is easily deformed by thermal stresses, applied to the joint portion between the metal plate 8B and the semiconductor chip 4PL (adhesive layer 11b) it is possible to reduce the thermal stress. すなわち、応力・歪みをさらに低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to further reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

ただし、本実施の形態6では、凹み48Bの長手方向両端が金属板8Bの短方向の両側面を貫通している。 However, in the sixth embodiment, both longitudinal ends of the recess 48B extends through both sides of the short direction of the metal plate 8B. これにより、金属板8Bの裏面を半導体チップ4PLの主面に接合する際に、凹み48B内の空気を金属板8Bの側面から外部に逃がすことができる。 Thus, in joining the rear surface of the metal plate 8B on the main surface of the semiconductor chip 4PL, the air in the recess 48B can be transmitted to the outside from the side surface of the metal plate 8B. このため、凹み48B内にボイドが形成されるのを防止できる。 Therefore, it is possible to prevent the voids are formed in the recess 48B. したがって、半導体装置2の電気的特性、信頼性および歩留まりを確保することができる。 Therefore, the electrical characteristics of the semiconductor device 2, it is possible to ensure the reliability and yield.

(実施の形態7) (Embodiment 7)
本実施の形態7では、半導体チップの外周の厚さが半導体チップの中央よりも薄く形成されている例を説明する。 In Embodiment 7, the thickness of the periphery of the semiconductor chip will be described an example that is formed thinner than the center of the semiconductor chip.

図52は本実施の形態7の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図53は図52の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図、図54は図52のX11−X11線の断面図、図55は図52のY11−Y11線の断面図をそれぞれ示している。 Figure 52 is an overall plan view showing watermark inside of the package PA of the semiconductor device 2 according to the seventh embodiment, FIG. 53 is watermark interior of the package PA of disconnected metal plates 8A, 8B of Figure 52 showing overall plan view and FIG. 54 line X11-X11 sectional view of FIG. 52, FIG. 55 is a cross-sectional view taken along Y11-Y11 line of Fig. 52, respectively.

本実施の形態7の半導体装置2においては、最も大きな半導体チップ4PLの外周に窪み50(ハッチングを付す)が形成されている。 In the semiconductor device 2 according to the seventh embodiment is the largest semiconductor chip 4PL 50 indentation on the outer circumference of the (hatched) is formed. このため、半導体チップ4PLの外周の窪み50の形成領域の厚さは、半導体チップ4PLの中央部分の厚さよりも薄くなっている。 Therefore, the thickness of the outer periphery of the recess 50 in the formation region of the semiconductor chip 4PL is thinner than the thickness of the central portion of the semiconductor chip 4PL. これにより、半導体チップ4PLが熱応力によって変形し易くなるので、半導体チップ4PLとダイパッド7D2との接合部(接着層11a)に加わる応力を低減させることができる。 Thus, since the semiconductor chip 4PL is easily deformed by thermal stress, it is possible to reduce the stress applied to the joint portion between the semiconductor chip 4PL and the die pad 7D2 (adhesive layer 11a). すなわち、応力・歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

窪み50は、半導体チップ4PLの主面側(ダイパッド7D2との対向面とは反対側のパッケージPAの封止材料が接する面側)に形成するのが好ましい。 Recess 50 is preferably formed on the main surface of the semiconductor chip 4PL (surface on which the sealing material on the opposite side of the package PA contacts the opposing surface of the die pad 7D2). 窪み50をダイパッド7D2の対向面側に形成すると窪み50に接着層11aが入り込み、窪み50の効果が低減してしまうからである。 Recesses 50 in the recess 50 and formed on the opposite side of the die pad 7D2 adhesive layer 11a enters, because the effect of the recess 50 will be reduced.

また、本実施の形態7においては、窪み50が半導体チップ4PLの外周全体に形成されている(図53参照)が、窪み50は、半導体チップ4PLの外周の少なくとも一部(例えば半導体チップ4PLの長辺のみや角部のみ等)に形成するだけでも良い。 Further, in Embodiment 7, recess 50 is formed on the entire periphery of the semiconductor chip 4PL (see FIG. 53), the recess 50, at least a portion of the periphery of the semiconductor chip 4PL (e.g. semiconductor chip 4PL It may only be formed in the body, etc.) of the long side only and corners. 特に半導体チップ4PLの外周の角部(四隅)は半導体チップ4PLの主面中央から最も遠く、最も大きな応力がかかるので、その角部に窪み50を形成することは応力を緩和する上で好ましい。 Especially corners of the outer periphery of the semiconductor chip 4PL (four corners) is farthest from the main surface center of the semiconductor chip 4PL, since the greatest stress is applied, to form a 50 recess in its corner portions preferable for relieving the stress.

この窪み50が形成された部分の半導体チップ4PLの厚さは、半導体チップ4PLの厚さの半分またはそれ以下が好ましい。 The thickness of the semiconductor chip 4PL of the recess 50 is formed parts, one half of the thickness of the semiconductor chip 4PL or less is preferable. 窪み50の断面形状は階段状になっているが、半導体チップ4PLの外周の厚さが半導体チップ4PLの外方に向かって次第に薄くなるようにしても良い。 Recess 50 of the cross-sectional shape is in a stepped, but the thickness of the periphery of the semiconductor chip 4PL may also be gradually thinner toward the outside of the semiconductor chip 4PL.

なお、ここでは面積が相対的に大きな半導体チップ4PLの外周に窪み50を設けた場合について説明したが、相対的に面積の小さな半導体チップ4PHの外周に同様に窪みを形成しても良い。 Here, the description has been given of the case in which a 50 recess on the outer periphery of the area is relatively large semiconductor chip 4PL may be formed a recess similar to the outer periphery of the small semiconductor chips 4PH relatively area. また、本実施の形態7では、前記実施の形態2〜6と同様に、金属板8Bの第1部分8B1の外周に窪み45が形成されている。 Further, in the seventh embodiment, as in Embodiment 2-6 of the embodiment, 45 dimples in the outer periphery of the first portion 8B1 of the metal plate 8B is formed.

これらの構成以外は、前記実施の形態1と同じである。 Other than these configurations are the same as in the first embodiment. なお、本実施の形態7においては、前記実施の形態2〜6で説明したように、前記スリット46、前記穴47A,47B,47Cおよび前記凹み48A,48Bの少なくとも1つを追加しても良い。 Incidentally, in Embodiment 7, as described in Embodiment 2-6 of the embodiment, the slit 46, the holes 47A, 47B, 47C and the depressions 48A, may be added at least one of the 48B .

次に、上記のような半導体チップ4PLの主面外周の窪み50の形成方法の一例を図56〜図58により説明する。 Next, an example of a method for forming the recess 50 of the main surface periphery of the semiconductor chip 4PL as described above by Figure 56 to Figure 58. 図56〜図58は窪み50の形成工程中の半導体ウエハの要部断面図を示している。 Figure 56 to Figure 58 is a fragmentary cross-sectional view of a semiconductor wafer during recess 50 forming process of.

まず、図56に示すように、半導体チップ4PLを形成するための半導体ウエハ4Wをダイシングテープ51に貼り付ける。 First, as shown in FIG. 56, pasted semiconductor wafer 4W for forming a semiconductor chip 4PL the dicing tape 51. 半導体ウエハ4Wは、複数の半導体チップ4PLの領域が形成された平面略円形状の半導体薄板からなり、その主面(半導体チップ4PLの主面)を上に向け、その裏面(半導体チップ4PLの裏面)をダイシングテープ51に向けた状態でダイシングテープ51に貼り付けられている。 Semiconductor wafer 4W includes a plurality of semiconductor chips 4PL flat, substantially circular semiconductor thin plate region is formed of, for the main surface (the main surface of the semiconductor chip 4PL) above, the rear surface of the rear surface (the semiconductor chip 4PL ) is adhered to the dicing tape 51 in a state directed to the dicing tape 51. その後、ダイシング装置のダイシングソー52Aを回転させた状態で半導体ウエハ4Wの主面のダイシングエリアに当てて半導体ウエハ4Wを完全に切断する。 Thereafter, to completely cut the semiconductor wafer 4W against the dicing area of ​​the main surface of the semiconductor wafer 4W while rotating the dicing saw 52A of the dicing apparatus.

続いて、図57に示すように、ダイシングソー52Aよりも幅の広いダイシングソー52Bを回転させた状態で半導体ウエハ4Wの主面のダイシングエリアに当てる。 Subsequently, as shown in FIG. 57, against the dicing area of ​​the main surface of the semiconductor wafer 4W while rotating the wide dicing saw 52B in width than the dicing saw 52A. この時、ダイシングソー52A,52Bの切断線は一致している。 In this case, a dicing saw 52A, 52B of the cutting line are matched. また、ダイシングソー52Bでは、半導体ウエハ4Wの主面から裏面まで完全に切断せず、その深さが半導体ウエハ4Wの厚さの半分程度になるようにする。 Further, the dicing saw 52B, not completely disconnected from the main surface of the semiconductor wafer 4W to the back surface, the depth is set to be about half the thickness of the semiconductor wafer 4W. なお、ダイシングソー52A,52Bによる切断の順序は逆でも良い。 Incidentally, dicing saw 52A, the order of cleavage by 52B may be reversed.

このように歯の幅が異なる2つのダイシングソー52A,52Bを用いてステップダイシング処理を施すことにより、図58に示すように、半導体チップ4PLの外周に窪み50を形成することができる。 Thus the width of the teeth is two different dicing saw 52A, by performing the steps dicing processing using 52B, as shown in FIG. 58, it is possible to form the 50 recess on the outer periphery of the semiconductor chip 4PL.

(実施の形態8) (Embodiment 8)
本実施の形態8では、ハイサイド用のパワーMOSQH1が形成された半導体チップ4PHに接合された金属板8Aの第2部分8A2が複数に分割されている例を説明する。 In Embodiment 8, an example in which the second portion 8A2 of the power MOSQH1 for high side is bonded to the semiconductor chip 4PH formed metal plate 8A is divided into a plurality.

図59は本実施の形態8の半導体装置2のパッケージPAの内部を透かして見せた全体平面図である。 Figure 59 is an overall plan view showing watermark inside of the package PA of the semiconductor device 2 according to the eighth embodiment. なお、図59のX12−X12線の断面図は図37と同じである。 The cross-sectional view of the line X12-X12 in FIG. 59 is the same as FIG. 37. また、図59のY12−Y12線の断面図は図38と同じである。 The cross-sectional view of Y12-Y12 line of Fig. 59 is the same as FIG. 38.

本実施の形態8では、ハイサイド用のパワーMOSQH1が形成された半導体チップ4PHに接合された金属板8Aの第2部分8A2に、ダイパッド7D2側から金属板8Aの第1部分8A1に向かって延びるスリット(切り込み、分割溝)46が形成されている。 In Embodiment 8, the second portion 8A2 of the bonded metal plates 8A to the semiconductor chip 4PH power MOSQH1 for high side is formed, extending toward the first portion 8A1 of the metal plate 8A from the die pad 7D2 side slit (cut, dividing groove) 46 is formed. このため、第2部分8A2は、それぞれ複数の部分に分割されて平面櫛の歯状に形成されている。 Thus, second portion 8A2 are formed on each tooth divided by a plane comb into a plurality of portions. これにより、金属板8Aが熱応力によって変形し易くなるので、金属板8Aと半導体チップ4PHとの接合部(接着層11b)および金属板8Aとダイパッド7D2との接合部(接着層11b)に加わる熱応力を低減できるので、それら接合部への負担を低減させることができる。 Thus, the metal plate 8A is easily deformed by thermal stresses, applied to the joint portion between the metal plate 8A and the semiconductor chip 4PH junction with the (adhesive layer 11b) and the metal plate 8A and the die pad 7D2 (adhesive layer 11b) can be reduced thermal stresses, it is possible to reduce the burden on their joints. すなわち、応力・歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。 That is, it is possible to reduce the stress and strain, it is possible to improve the reliability and yield of the semiconductor device 2.

これ以外の構成は前記実施の形態1,3と同じである。 Other configurations are the same as the form 1,3 of the embodiment. なお、本実施の形態8においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4〜6のようにしても良い。 Also in the eighth embodiment, the shape of the hole 47B of the metal plate 8B, may be of the embodiment 2,4~6. また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。 Further, the semiconductor chip 4PL, the outer periphery of 4PH, may be formed a recess 50 as in the seventh embodiment.

(実施の形態9) (Embodiment 9)
本実施の形態9では、上記金属板8A,8Bの裏面に突起を形成する例を説明する。 In Embodiment 9, an example of forming the protrusions on the rear surface of the metal plate 8A, 8B.

図60は本実施の形態9の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図61は図60のX13−X13線の断面図、図62は図60のY13−Y13線の断面図、図63は図60の金属板8A,8Bの要部拡大断面図である。 Figure 60 is an overall plan view showing watermark inside of the package PA of the semiconductor device 2 of this embodiment 9, FIG. 61 is a sectional view of the line X13-X13 of FIG. 60, FIG. 62 line Y13-Y13 in FIG. 60 sectional view, FIG. 63 is a metal plate 8A of FIG. 60 is an enlarged cross-sectional view of 8B.

本実施の形態9では、金属板8A,8Bの裏面(半導体チップ4PH,4PLに対向する面)に突起53が形成されている。 In Embodiment 9, the metal plate 8A, 8B of the back projection 53 is formed (semiconductor chip 4PH, the surface facing the 4PL). 突起53を設けず、接着層11bの自然厚さでは、金属板8A,8Bと半導体チップ4PH,4PLとの対向面間の接着層11bを厚くすることが難しく、接着層11bの厚さが不均一になる場合がある。 Without providing the protrusion 53, the natural thickness of the adhesive layer 11b, a metal plate 8A, 8B and the semiconductor chip 4PH, it is difficult to increase the thickness of the adhesive layer 11b between the opposing surfaces of the 4PL, the thickness of the adhesive layer 11b is not it may become uniform. このため、金属板8A,8Bが半導体チップ4PH,4PLの主面に対して傾いたり、上記のような熱応力によって接着層11bの薄いところから金属板8A,8Bが剥がれたりする場合がある。 Therefore, there is a case where the metal plate 8A, 8B semiconductor chip 4PH, or inclined with respect to the main surface of 4PL, or peeling the metal plate 8A, 8B from where thin adhesive layer 11b by thermal stress as described above.

そこで、本実施の形態9では、金属板8A,8Bの裏面に突起53を設けることにより、接着層11bの厚さを強制的に確保するようにした。 Therefore, in the ninth embodiment, the metal plates 8A, by providing a projection 53 on the rear surface of 8B, and so as to forcibly secure the thickness of the adhesive layer 11b. これにより、金属板8A,8Bと半導体チップ4PH,4PLとの対向面間の接着層11bを厚くすることができ、接着層11bの厚さを、金属板8A,8Bと半導体チップ4PH,4PLとの対向面内において均一にすることができる。 Thus, the metal plate 8A, 8B and the semiconductor chip 4PH, it is possible to increase the thickness of the adhesive layer 11b between the opposing surfaces of the 4PL, a thickness of the adhesive layer 11b, a metal plate 8A, 8B and the semiconductor chip 4PH, and 4PL it can be made uniform in the opposite inner surfaces. このため、金属板8A,8Bが半導体チップ4PH,4PLの主面に対して傾くのを抑制または防止できる。 Therefore, the metal plate 8A, 8B can be suppressed or prevented from tilting semiconductor chip 4PH, to the main surface of the 4PL. また、金属板8A,8Bと半導体チップ4PH,4PLとの接着力を向上させることができるので、金属板8A,8Bの剥離を抑制または防止できる。 The metal plate 8A, 8B and the semiconductor chip 4PH, it is possible to improve the adhesion between 4PL, metal plates 8A, can be suppressed or prevented from delamination 8B.

突起53は、金属板8A,8Bの各々の裏面に2個配置されている。 Projection 53 is a metal plate 8A, are arranged two on the rear surface of each of 8B. 各々の金属板8A,8Bにおいて、2個の突起53は、金属板8A,8Bの長手方向の中心線を境にして左右対称に配置されている。 Each of the metal plates 8A, in 8B, 2 pieces of projections 53 are disposed symmetrically with the metal plate 8A, the longitudinal center line of 8B as a boundary. また、各々の金属板8A,8Bにおいて、2個の突起53の平面寸法および突出高さは同じである。 Further, each metal plate 8A, in 8B, the planar dimension and the projection height of the two projections 53 are the same. これにより、金属板8A,8Bが半導体チップ4PH,4PLの主面に対して傾かないようにすることができる。 This makes it possible to metal plate 8A, 8B is prevented inclined semiconductor chips 4PH, to the main surface of the 4PL.

ただし、突起53の数や配置は、これに限定されるものではなく種々変更可能であり、例えば金属板8A,8Bの各々の裏面に配置される突起53の数を3個以上にしても良い。 However, the number and arrangement of the projections 53 is can be variously modified without being limited thereto, may for example, a metal plate 8A, even if the number of projections 53 disposed on the rear surface of each of the 8B in 3 or more . 突起53を3個配置する場合は、突起53が、例えば正三角形の各々の角に配置されるようにしても良い。 When placing three projections 53, the projections 53, for example be disposed in each of the corners of an equilateral triangle. これにより、金属板8A,8Bが互いに交差する方向で支持されるので、金属板8A,8Bを安定した状態で配置できる。 Thus, the metal plate 8A, since 8B is supported by intersecting directions, can be arranged metal plates 8A, the 8B in a stable state. このため、金属板8A,8Bの傾きをさらに抑制または防止できる。 Therefore, the metal plates 8A, the inclination of the 8B can be further suppressed or prevented.

なお、突起53は、例えばエンボス加工によって形成されている。 Incidentally, the projections 53 are formed, for example by embossing. エンボス加工は、凹凸が互いに逆になっている上型と下型とで金属板8A,8Bを挟み込み圧することによって金属板8A,8Bに凹凸を形成する成形方法である。 Embossing is a molding method for forming irregularities metal plate 8A, the 8B by pressure sandwiching the metal plates 8A, the 8B in the upper and lower molds that irregularities are reversed to each other. このエンボス加工に代えて、例えば圧印加工を用いても良い。 Instead of this embossing may be used, for example coining. 圧印加工は、一方の型に突起形成用の凹部を持つ上下2つの型で金属板8A,8Bを挟み込んで圧することによって金属板8A,8Bに凹凸を形成する成形方法である。 Coining is a molding method for forming irregularities metal plate 8A, the 8B by pressure sandwiching the metal plates 8A, the 8B at two upper and lower molds to one of the mold having a recess for the protrusion forming. いずれの場合も加工が容易であり、コストの増大を招くこともない。 Is also easily processed cases, there is no increase in cost.

これ以外の構成は前記実施の形態1,3と同じである。 Other configurations are the same as the form 1,3 of the embodiment. なお、本実施の形態9においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4〜6のようにしても良い。 Also in the ninth embodiment, the shape of the hole 47B of the metal plate 8B, may be of the embodiment 2,4~6. また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。 Further, the semiconductor chip 4PL, the outer periphery of 4PH, may be formed a recess 50 as in the seventh embodiment. また、前記実施の形態8のように金属板8Aの第2部分8A2を複数個に分割しても良い。 Further, the second portion 8A2 of the metal plate 8A may be divided into a plurality as in the eighth embodiment.

(実施の形態10) (Embodiment 10)
本実施の形態10では、ロウサイド用のパワーMOSQL1にショットキーバリアダイオード(Schottky Barrier Diode)SBDを並列に接続した例を説明する。 In the tenth embodiment, an example of connecting the Schottky barrier diode (Schottky Barrier Diode) SBD in parallel to the power MOSQL1 for low side.

図64は、本実施の形態10の半導体装置2を有する非絶縁型DC−DCコンバータ1の一例の回路図である。 Figure 64 is a circuit diagram showing an example of the non-insulated DC-DC converter 1 including a semiconductor device 2 of the tenth embodiment.

本実施の形態10では、半導体装置2のロウサイド用のパワーMOSQL1に並列にショットキーバリアダイオードSBDが電気的に接続されている。 In the tenth embodiment, the Schottky barrier diode SBD is electrically connected in parallel to the power MOSQL1 for low side of the semiconductor device 2. すなわち、ショットキーバリアダイオードSBDは、そのアノードが、ロウサイド用のパワーMOSQL1のソースS(すなわち、基準電位GND供給用の端子ET2)に電気的に接続され、カソードが、ロウサイド用のパワーMOSQL1のドレインD(すなわち、半導体装置2の出力配線(出力ノードN))に電気的に接続されている。 That is, the Schottky barrier diode SBD is an anode, the source S (i.e., the reference potential terminal ET2 for GND supply) power MOSQL1 for low side is connected to the electrically, cathode, drain of the power MOSQL1 for low side D (i.e., the output lines of the semiconductor device 2 (the output node N)) are electrically connected to. ショットキーバリアダイオードSBDは、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PL内に形成されている。 Schottky barrier diode SBD is formed in a semiconductor chip 4PL power MOSQL1 for low side is formed.

ショットキーバリアダイオードSBDの順方向電圧VFは、ロウサイド用のパワーMOSQL1の寄生ダイオードDp2の順方向電圧VFよりも低い。 Shot forward voltage VF of the Schottky barrier diode SBD is lower than the forward voltage VF of the parasitic diode Dp2 power MOSQL1 for low side. このように、順方向電圧VFが寄生ダイオードDp2よりも低いショットキーバリアダイオードSBDをロウサイド用のパワーMOSQL1に並列に接続することにより、ロウサイド用のパワーMOSQL1をオフにした時のデットタイムの電圧降下を小さくすることができるので、ダイオードの導通損失を低減でき、また、逆回復時間(trr)の高速化によりダイオードリカバリー損失を低減できる。 Thus, by forward voltage VF connects the lower the Schottky barrier diode SBD than the parasitic diode Dp2 in parallel with the power MOSQL1 for low side, the voltage drop of the dead time when turning off the power MOSQL1 for low side since it is possible to reduce, can reduce conduction loss of the diode, also possible to reduce the diode recovery loss faster reverse recovery time (trr). これ以外の回路構成は、図1および図2で説明したのと同じなので省略する。 The circuit configuration of the other will be omitted because it is the same as that described in FIGS.

次に、図65は図64の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図66は図65の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図である。 Next, FIG. 65 is an overall plan view showing watermark inside of the package PA of the semiconductor device 2 of FIG. 64, FIG. 66 is watermark interior of the package PA of disconnected metal plates 8A, 8B of Figure 65 showing and is an overall plan view.

本実施の形態10では、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLにショットキーバリアダイオードSBD(破線で示す)が形成されている。 In the tenth embodiment, the semiconductor chip 4PL power MOSQL1 for low side is formed a Schottky barrier diode SBD (shown by broken lines) are formed. これにより、パワーMOSQL1とショットキーバリアダイオードSBDとを接続する配線に寄生する寄生インダクタンスを大幅に低減することができるので、デットタイム期間中に、寄生ダイオードDp2よりもショットキーバリアダイオードSBDに電流が流れるようにすることができる。 Thus, since the parasitic inductance parasitic to the wiring connecting the power MOSQL1 and the Schottky barrier diode SBD can be significantly reduced, during the dead time period, the current to the Schottky barrier diode SBD than the parasitic diode Dp2 it is possible to flow. したがって、ダイオードの導通損失およびリカバリー損失を低減することができるので、非絶縁型DC−DCコンバータ1の電源電圧の変換効率を向上させることができる。 Therefore, it is possible to reduce conduction loss and recovery loss of the diode, it is possible to improve the conversion efficiency of the power supply voltage of the non-insulated DC-DC converter 1.

また、ショットキーバリアダイオードSBDの効果を充分に発揮できるので、ドライバ回路DR1,DR2が形成された半導体チップ4D内で寄生のnpn型のバイポーラトランジスタがオンしてしまうのを抑制または防止でき、半導体チップ4D内の回路の消費電流の増大を抑制または防止できる。 Further, the shot since the effect of the Schottky barrier diode SBD can be sufficiently exhibited, it is possible to suppress or prevent the driver circuits DR1, DR2 are parasitic in the semiconductor chip 4D formed npn type bipolar transistor is turned on, the semiconductor the increase in current consumption of the circuit in the chip 4D can be suppressed or prevented.

さらに、ショットキーバリアダイオードSBDと、ロウサイド用のパワーMOSQL1とを同じ半導体チップ4PLに形成したことにより、システムを小型化することができる。 Furthermore, a Schottky barrier diode SBD, by forming a power MOSQL1 for low side on the same semiconductor chip 4PL, it is possible to reduce the size of the system.

この場合、半導体チップ4PLのソース電極用のパッド15S1は、ショットキーバリアダイオードSBDのアノード電極でもある。 In this case, the pad 15S1 for source electrode of the semiconductor chip 4PL is also the anode electrode of the Schottky barrier diode SBD. このソース電極とアノード電極との共通電極であるパッド15S1は、金属板8Aに電気的に接続され、これを通じてリード配線7LBと電気的に接続され、さらに基準電位GND用の端子ET2に電気的に接続される。 Pad 15S1 is a common electrode between the source electrode and the anode electrode is electrically connected to the metal plate 8A, through which is connected to the lead wire 7LB electrically, electrically to a terminal ET2 for further reference potential GND It is connected.

また、ここでは、ショットキーバリアダイオードSBDが、半導体チップ4PLの短方向(第2方向Y)の中央に配置されている。 Further, here, the Schottky barrier diode SBD is disposed at the center in the short direction of the semiconductor chip 4PL (second direction Y). これにより、ショットキーバリアダイオードSBDとリード配線7LBとの距離が遠くならないようにすることができる。 Thus, it is possible to make the distance between the Schottky barrier diode SBD and the lead wiring 7LB is not far away. このため、ショットキーバリアダイオードSBDのアノード側の寄生インダクタンスを増加させることもない。 Therefore, there is no increase the anode side of the parasitic inductance of the Schottky barrier diode SBD.

また、ショットキーバリアダイオードSBDを半導体チップ4PLの短方向(第2方向Y)の中央に配置することにより、パワーMOSQL1とリード配線7LBとの距離も遠くならないようにすることができる。 Further, by disposing the Schottky barrier diode SBD in the middle of the short direction of the semiconductor chip 4PL (second direction Y), the distance between the power MOSQL1 and the lead wiring 7LB can also be prevented from becoming distant. このため、パワーMOSQL1のソース側の寄生インダクタンスを増加させることもないので、パワーMOSQL1での損失増加も抑制できる。 Therefore, there is no increase the source-side parasitic inductances of the power MOS QL1, can be suppressed increase in loss in the power MOS QL1.

これ以外の構成は、前記実施の形態1,3と同じである。 Other configurations are similar to those according 1,3 of the embodiment. なお、本実施の形態10においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4〜6のようにしても良い。 Also in the tenth embodiment, the shape of the hole 47B of the metal plate 8B, may be of the embodiment 2,4~6. また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。 Further, the semiconductor chip 4PL, the outer periphery of 4PH, may be formed a recess 50 as in the seventh embodiment. また、前記実施の形態8のように金属板8Aの第2部分8A2を複数個に分割しても良い。 Further, the second portion 8A2 of the metal plate 8A may be divided into a plurality as in the eighth embodiment. さらに、前記実施の形態9のように金属板8A,8Bの裏面に突起53を設けても良い。 Furthermore, the metal plates 8A, may be a projection 53 provided on the back surface of the 8B as the ninth embodiment.

次に、図67は図65の半導体装置2の半導体チップ4PLの最上層を示した全体平面図、図68は図67の半導体チップ4PLの最上の配線層を示した全体平面図、図69は図67の半導体チップ4PLのゲート電極層を示した全体平面図、図70は図67のY15−Y15線の断面図である。 Next, FIG. 67 is an overall plan view showing the top layer of the semiconductor chip 4PL the semiconductor device 2 of FIG. 65, FIG. 68 is a whole showed the uppermost wiring layer of the semiconductor chip 4PL in Figure 67 a plan view, FIG. 69 the semiconductor chip overall plan view showing a gate electrode layer of 4PL in FIG. 67, FIG. 70 is a sectional view of Y15-Y15 line of Fig. 67. なお、図67のX4−X4線の断面図は図17と同じである。 The cross-sectional view of the line X4-X4 in FIG. 67 is the same as FIG. 17. また、図67のY3−Y3線の断面図は図16と同じである。 Further, sectional view taken along line Y3-Y3 of FIG. 67 is the same as FIG. 16. さらに、図67のY4−Y4線の断面図は図19および図20と同じである。 Furthermore, cross-sectional view of the line Y4-Y4 in FIG. 67 is the same as FIG. 19 and FIG. 20.

前記と同様に、半導体チップ4PLの平面形状は、例えば第1方向Xの長さが第2方向Yの長さよりも長い長方形状とされている。 As before, the planar shape of the semiconductor chip 4PL is longer rectangular shape than, for example, the length of the first direction X is the length in the second direction Y. この半導体チップ4PLの主面の第2方向Yの中央には、上記ショットキーバリアダイオードSBDの形成領域が第1方向Xに沿って所定の間隔毎に形成されている。 The in the center of the second direction Y of the main surface of the semiconductor chip 4PL, forming regions of the Schottky barrier diode SBD is formed at predetermined intervals along the first direction X. 各ショットキーバリアダイオードSBDの形成領域は、第2方向Yに延在するゲートフィンガ部19G2,19G3の隣接間に配置されている。 Forming regions of the Schottky barrier diode SBD is disposed between adjacent gate fingers 19G2,19G3 extending in the second direction Y.

このショットキーバリアダイオードSBDの形成領域の第2方向Yの上下には、上記パワーMOSQL1を形成する複数の単位トランジスタセルがショットキーバリアダイオードSBDの形成領域を挟むように配置されている。 Above and below the second direction Y of the formation region of the Schottky barrier diode SBD, a plurality of unit transistor cells forming the power MOSQL1 is arranged so as to sandwich the formation region of the Schottky barrier diode SBD. 見方を変えると、半導体チップ4PLの主面のパワーMOSQL1の複数の単位トランジスタセルの形成領域は、上記ショットキーバリアダイオードSBDの形成領域の配置により、第2方向Yの上下に、ほぼ均等に2分割されている。 Put differently, forming regions of a plurality of unit transistor cells of the power MOSQL1 the main surface of the semiconductor chip 4PL is the arrangement of forming region of the Schottky barrier diode SBD, above and below the second direction Y, substantially uniformly 2 It is divided.

これにより、ショットキーバリアダイオードSBDの形成領域を半導体チップ4PLの一方の辺に偏らせて配置した場合よりも、ショットキーバリアダイオードSBDから最も遠いパワーMOSQL1の単位トランジスタセルまでの距離を短くすることができる。 Thus, the Schottky barrier diode than the forming region is arranged to bias the one side of the semiconductor chip 4PL of SBD, reducing the distance from the Schottky barrier diode SBD up unit transistor cell farthest power MOSQL1 can.

特にパワーMOSQL1の複数の単位トランジスタセルの形成領域を、半導体チップ4PLの短方向で2分割することにより、ショットーバリアダイオードSBDの形成領域を半導体チップ4PLの長手方向中央に、半導体チップ4PLの短方向に沿って延在配置した場合よりも、ショットキーバリアダイオードSBDから最も遠いパワーMOSQL1の単位トランジスタセルまでの距離を短くできる。 In particular the formation region of the plurality of unit transistor cells of the power MOS QL1, by bisecting the short direction of the semiconductor chip 4PL, the formation region of the shot over barrier diode SBD center in the longitudinal direction of the semiconductor chip 4PL, the semiconductor chip 4PL short of than when extending arranged along the direction, it can reduce the distance from the Schottky barrier diode SBD up unit transistor cell farthest power MOS QL1.

上記のようにソース電極用のパッド15S1は、ロウサイド用のパワーMOSQL2のソース電極と、ショットキーバリアダイオードSBDのアノード電極との共通電極となっている。 Pad 15S1 for source electrode as described above, has the source electrode of the power MOSQL2 for low side, and the common electrode and the anode electrode of the Schottky barrier diode SBD. すなわち、パッド15S1を形成するソース配線19Sの上記バリアメタル層(例えばチタンタングステン)は、ショットキーバリアダイオードSBDの形成領域において、絶縁膜32に形成されたコンタクトホール33cを通じてエピタキシャル層4S2の主面と接触しており、そのバリアメタル層とエピタキシャル層4S2との接触部にショットキーバリアダイオードSBDが形成されている。 That is, the barrier metal layer (e.g., titanium-tungsten) of the source wiring 19S forming the pad 15S1 is, in a region of the Schottky barrier diode SBD, the surface of the epitaxial layer 4S2 through a contact hole 33c formed in the insulating film 32 contact and a Schottky barrier diode SBD is formed on the contact portion between the barrier metal layer and the epitaxial layer 4S2. ここでは、エピタキシャル層4S2の不純物濃度が、ショットキーバリアダイオードSBDのリーク電流を低減するため、やや低い濃度(例えば5×10 15 /cm 程度)に設定されている。 Here, an impurity concentration of the epitaxial layer 4S2 is, to reduce the leakage current of the Schottky barrier diode SBD, is set to a slightly lower concentration (e.g., about 5 × 10 15 / cm 3) .

また、半導体チップ4PLの裏面電極BEは、ロウサイド用のパワーMOSQL2のドレイン電極と、ショットキーバリアダイオードSBDのカソード電極との共通電極となっている。 Further, the back electrode BE of the semiconductor chip 4PL is made and the drain electrode of the power MOSQL2 for low side, and the common electrode and the cathode electrode of the Schottky barrier diode SBD. これ以外の構成は、前記実施の形態1で説明した構成と同じである。 Other configurations are the same as that described in the first embodiment.

(実施の形態11) (Embodiment 11)
本実施の形態11では、ロウサイド用のパワーMOSが形成された半導体チップ4PLのゲート配線19Gの配置の変形例について説明する。 In Embodiment 11, a description will be given of a variation of the arrangement of the gate wiring 19G of the semiconductor chip 4PL power MOS for low side is formed.

前記実施の形態1〜10では、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面に、複数の縦長のゲートフィンガ部19G3を半導体チップ4PLの長手方向に沿って配置する場合について説明した。 Embodiment 10 of the embodiment, the main surface of the semiconductor chip 4PL power MOSQL1 for low side is formed, it has been described a case of placing along a plurality of elongated gate finger portion 19G3 in the longitudinal direction of the semiconductor chip 4PL .

ただし、ゲートフィンガ部19G3の配置は、これに限定されるものではなく、複数の横長のゲートフィンガ部19G3を、半導体チップ4PLの短方向に沿って配置しても良い。 However, the arrangement of the gate finger portion 19G3 is not limited thereto, the gate finger portion 19G3 of the plurality of horizontal, may be arranged along a short direction of the semiconductor chip 4PL. この場合、半導体チップ4PLのソース配線19Sがゲートフィンガ部19G3によって半導体チップ4PLの短方向に沿って複数の部分に区分けされるようになり、半導体チップ4PLの短方向に沿って複数のソース電極用のパッド15S1が配置されるようになる。 In this case, to be divided into a plurality of partial source wiring 19S of the semiconductor chip 4PL along the short direction of the semiconductor chip 4PL by the gate finger portions 19G3, a plurality of source electrodes along the short direction of the semiconductor chip 4PL pad 15S1 is to be placed in.

この構成の場合、半導体チップ4PLの長い方向に低抵抗なアルミニウム等からなるゲートフィンガ部19G3を配置できる。 In this configuration, it can be disposed gate finger portions 19G3 made of low resistance such as aluminum long direction of the semiconductor chip 4PL. また、同じ分割数でも半導体チップ4PLの短方向に区切った方が多結晶シリコンで形成されるゲート電極22G3の長さを短くできる。 Further, the length of the gate electrode 22G3 the person who separated in the short direction of the semiconductor chip 4PL even with the same number of divisions is formed of polycrystalline silicon can be shortened. これらにより、ロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、ロウサイド用のパワーMOSQL1のスイッチング損失を低減でき、ロウサイド用のパワーMOSQL1のスイッチング速度を向上させることができる。 These, since it is possible to reduce the gate resistance of the power MOSQL1 for low side, can reduce the switching loss of the power MOSQL1 for low side, it is possible to improve the switching speed of the power MOSQL1 for low side.

しかし、図25に示したように、半導体チップ4PLのソース電極用のパッド15S1と、リード配線7LBとを複数のワイヤWBで接続する構成の場合は、複数の縦長のゲートフィンガ部19G3を半導体チップ4PLの長手方向に沿って配置することが必須である。 However, as shown in FIG. 25, the pad 15S1 for source electrode of the semiconductor chip 4PL, if the structure for connecting the lead wire 7LB a plurality of wires WB, the semiconductor chip a plurality of elongated gate finger portion 19G3 it is essential to place along the longitudinal direction of the 4PL.

これは、ワイヤ接続の場合に、半導体チップ4PLにおいて複数の横長のゲートフィンガ部19G3を半導体チップ4PLの短方向に沿って配置する構成を採用すると、上記アルミ拡がり抵抗が大きくなってしまうからである。 This is the case of the wire connection, when employing the configuration to place along a plurality of horizontally long gate finger portion 19G3 in the short direction of the semiconductor chip 4PL semiconductor chip 4PL, because the aluminum spreading resistance is increased . アルミ拡がり抵抗が大きくなる理由は、以下のとおりである。 The reason for aluminum spreading resistance is increased, is as follows.

すなわち、ワイヤWBの場合、半導体チップ4PLの短方向に沿って配置されたソース電極用のパッド15S1のうち、リード配線7LBに最も近いパッド15S1部分に接続しなければならないので、ワイヤWBの接続位置から最も遠い位置にあるパッド15S1までの距離が長くなる上、ソース配線19Sにおける電流の流れがゲートフィンガ部19G3によって阻害されるからである。 That is, in the case of wire WB, out of the pad 15S1 for source electrode disposed along the short direction of the semiconductor chip 4PL, since they must be connected to the nearest pad 15S1 portion to the lead wire 7LB, the connection position of the wires WB on the distance to the pad 15S1 longer located farthest from, because current flow in the source wiring 19S is inhibited by the gate finger portions 19G3.

ワイヤWBをリード配線7LBに最も近いパッド15S1部分に接続しなければならない理由は、上記のように、ワイヤWBの場合、半導体チップ4PLの短方向に沿って並ぶパッド15S1のうち、リード配線7LBから遠い方向にあるパッド15S1に接続すると、ワイヤWBのループが高くなりワイヤWBの一部がパッケージPAから露出してしまうからである。 Reason must be connected to wires WB nearest pad 15S1 portion to the lead wire 7LB, as described above, when the wire WB, out of the pad 15S1 arranged along the short direction of the semiconductor chip 4PL, the lead wire 7LB When connected to the pad 15S1 in the far direction, part of the loop is high becomes wires WB wires WB is because thus exposed from the package PA.

これに対して、本実施の形態では、上記したように半導体チップ4PLのソース電極用のパッド15S1とリード配線7LBとを金属板8Bによって電気的に接続するので、アルミ拡がり抵抗を低減できる。 In contrast, in the present embodiment, the above-mentioned manner pad 15S1 for source electrode of the semiconductor chip 4PL and the lead wire 7LB because electrically connected by the metal plate 8B, thereby reducing the aluminum spreading resistance. このため、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面に、複数の横長のゲートフィンガ部19G3を、半導体チップ4PLの短方向に沿って配置することができる。 Therefore, the main surface of the semiconductor chip 4PL power MOSQL1 for low side is formed, the gate finger portion 19G3 of the plurality of horizontal, can be arranged along a short direction of the semiconductor chip 4PL.

図71は本実施の形態11の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図72は図71の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図である。 Figure 71 is an overall plan view showing watermark inside of the package PA of the semiconductor device 2 of this embodiment 11, FIG. 72 showing with watermark interior of the package PA of disconnected metal plates 8A, 8B of Figure 71 and is an overall plan view. また、図73は図71および図72の半導体装置2の半導体チップ4PH,4PLの最上の配線層を示した全体平面図、図74は図73の半導体チップ4PH,4PLのゲート電極層と金属板8A,8Bとの位置関係を示した全体平面図、図75は図73の半導体チップ4PH,4PLのゲート電極層を示した全体平面図、図76は図75の領域Kの拡大平面図である。 Further, FIG. 73 FIG. 71 and the semiconductor device 2 of the semiconductor chip 4PH in FIG. 72, the uppermost entire plan view showing a wiring layer of 4PL, FIG. 74 is a semiconductor chip 4PH in FIG. 73, a gate electrode layer and the metal plate 4PL 8A, overall plan view showing the positional relationship between 8B, is in Figure 75 is the semiconductor chip 4PH, overall plan view showing a gate electrode layer of 4PL in FIG. 73, FIG. 76 is an enlarged plan view of area K of Figure 75 . なお、図71のX15−X15線の断面図は図37と同じである。 The cross-sectional view of the X15-X15 line in FIG. 71 is the same as FIG. 37. また、図71のY16−Y16線の断面図は図38と同じである。 The cross-sectional view of Y16-Y16 line of Fig. 71 is the same as FIG. 38.

本実施の形態11では、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面に、複数の横長のゲートフィンガ部19G3が、半導体チップ4PLの短方向に沿って配置されている。 In Embodiment 11, the main surface of the semiconductor chip 4PL power MOSQL1 is formed for low side gate finger portions 19G3 of the plurality of horizontally are arranged along a short direction of the semiconductor chip 4PL. これにより、半導体チップ4PLの長い方向に低抵抗なアルミニウム等からなるゲートフィンガ部19G3を配置できる。 This allows placing the gate finger portions 19G3 made of low resistance such as aluminum long direction of the semiconductor chip 4PL. また、同じ分割数でも半導体チップ4PLの短方向に区切った方が多結晶シリコンで形成されるゲート電極22G3の長さを短くできる。 Further, the length of the gate electrode 22G3 the person who separated in the short direction of the semiconductor chip 4PL even with the same number of divisions is formed of polycrystalline silicon can be shortened. これらにより、ロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、ロウサイド用のパワーMOSQL1のスイッチング損失を低減でき、ロウサイド用のパワーMOSQL1のスイッチング速度を向上させることができる。 These, since it is possible to reduce the gate resistance of the power MOSQL1 for low side, can reduce the switching loss of the power MOSQL1 for low side, it is possible to improve the switching speed of the power MOSQL1 for low side.

本実施の形態11では、図72および図73に示すように、半導体チップ4PLの主面のソース電極用のパッド15S1が平面櫛歯状に形成されている。 In Embodiment 11, as shown in FIGS. 72 and 73, the pad 15S1 for source electrode of the main surface of the semiconductor chip 4PL is formed in a planar comb shape. ただし、本実施の形態11では、ソース電極用のパッド15S1は、櫛歯の歯に当たる部分が、半導体チップ4PLの長手方向(第1方向X)に延在している。 However, in this embodiment 11, the pad 15S1 for source electrode portion corresponding to the teeth of the comb teeth extend in the longitudinal direction of the semiconductor chip 4PL (first direction X).

また、本実施の形態11では、図73に示すように、半導体チップ4PLの複数のゲートフィンガ部19G3が、半導体チップ4PLの長手方向(第1方向X)に沿って延びる横長の形状に形成されており、パッケージPA内の半導体チップ4PH,4PLの各々のゲートフィンガ部19G3が互いに平行に沿うような配置になっている。 Further, in the present embodiment 11, as shown in FIG. 73, a plurality of gate finger portions 19G3 of the semiconductor chip 4PL is formed in a horizontally long shape extending along the longitudinal direction (first direction X) of the semiconductor chip 4PL and has the semiconductor chip 4PH in the package PA, gate finger portion 19G3 of each 4PL is in parallel along arrangement with each other.

半導体チップ4PLのゲートフィンガ部19G3は、半導体チップ4PLの主面の短方向(第2方向Y)を複数部分に分割するように、半導体チップ4PLの短方向に沿って所定の間隔毎に複数配置されている。 Gate finger portions 19G3 of the semiconductor chip 4PL, as to divide the short direction of the main surface of the semiconductor chip 4PL (second direction Y) in a plurality of portions, the plurality disposed at predetermined intervals along the direction of the short sides of the semiconductor chip 4PL It is. そして、半導体チップ4PLの各ゲートフィンガ部19G3は、半導体チップ4PLの短辺のうち、ゲートパッド部19G1が配置されている側の短辺に沿って延在するゲートフィンガ部19G2の一部から、その向かい側の短辺のゲートフィンガ部19G2に向かって半導体チップ4PLの長手方向(第1方向X)に沿って延在し、その向かい側の短辺のゲートフィンガ19G2から離れた位置で終端している。 Each gate finger portions 19G3 of the semiconductor chip 4PL, of the short sides of the semiconductor chip 4PL, from a portion of the gate finger portion 19G2 extending along the short side of the side where the gate pad portion 19G1 are arranged, extending along the longitudinal direction of the semiconductor chip 4PL toward the gate finger portion 19G2 of the short side opposite the (first direction X), and terminates at a position away from the gate finger 19G2 of the short side opposite the . このため、図74に示すように、金属板8Bの長手方向の一方の短辺(図71および図74の右側の短辺)は、ゲートフィンガ部19G3と交差(直交)している。 Therefore, as shown in FIG. 74, one short side in the longitudinal direction of the metal plate 8B (right short side in FIG. 71 and FIG. 74) intersects the gate finger portions 19G3 (orthogonal).

なお、半導体チップ4PLの各ゲートフィンガ部19G3が、半導体チップ4PLの短辺のうち、ゲートパッド部19G1が配置されている側の短辺に沿って延在するゲートフィンガ部19G2の一部から延在している理由は、以下のとおりである。 Each gate finger portions 19G3 of the semiconductor chip 4PL is, among the short sides of the semiconductor chip 4PL, extending from a portion of the gate finger portion 19G2 extending along the short side of the side where the gate pad part 19G1 is located reason for Mashimashi is as follows.

すなわち、半導体チップ4PLの短辺のうち、ゲートパッド部19G1から離れている側の短辺に沿って延在するゲートフィンガ部19G2の一部から延在すると、ゲートパッド部19G1からゲートフィンガ部19G3までの距離が長くなりゲート電流の供給速度が低くなるからである。 That is, of the short sides of the semiconductor chip 4PL, when extending from a portion of the gate finger portion 19G2 extending along the short side of the side away from the gate pad portion 19G1, gate finger portion from the gate pad portion 19G1 19G3 the feed rate of distances become longer gate currents up is because lower.

本実施の形態11の場合、ゲート配線19Gやソース配線19Sの下層のゲート電極層では、図75および図76に示すように、ゲート配線22G2が、半導体チップ4PLの主面の短方向(第2方向Y)を複数に分割するように、半導体チップ4PLの短方向に沿って所定の間隔毎に複数配置されている。 In this embodiment 11, the gate electrode layer of the lower layer of the gate wiring 19G and source wiring 19S, as shown in FIG. 75 and FIG. 76, the gate wiring 22G2 is short direction of the main surface of the semiconductor chip 4PL (second so as to divide the direction Y) in a plurality, and a plurality disposed at predetermined intervals along the direction of the short sides of the semiconductor chip 4PL. 各ゲート配線22G2は、その長手方向(第1方向X)の両端が半導体チップ4PLの外周のゲート配線22G1と接続されている。 Each gate wiring 22G2 Both ends in the longitudinal direction (first direction X) is connected to the gate wiring 22G1 of the periphery of the semiconductor chip 4PL.

本実施の形態11においても、半導体チップ4PLのゲート電極22G3は、ゲート配線22G1,22G2と一体的に形成され、その配置は、例えばストライプ状に配置されている。 Also in the eleventh embodiment, the gate electrode 22G3 in the semiconductor chip 4PL is a gate wiring 22G1,22G2 integrally formed, the arrangement is arranged for example in a stripe pattern. ただし、本実施の形態11では、複数のゲート配線22G2で区分けされた各領域において、半導体チップ4PLの短方向(第2方向Y)に沿って帯状に延びるゲート電極22G3が、半導体チップ4PLの長手方向(第1方向X)に沿って所望の間隔毎に複数並んで配置されている。 However, in this embodiment 11, in each region which is divided by a plurality of gate wirings 22G2, gate electrodes 22G3 and extending in a band shape along the direction of the short sides of the semiconductor chip 4PL (second direction Y) is a longitudinal semiconductor chip 4PL along a direction (first direction X) are arranged side by side a plurality every desired intervals. ただし、この場合もゲート電極22G3の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。 However, planar arrangement shape of the gate electrode 22G3 Again is can be variously changed is not limited to the stripe shape, for example it may be a planar grid pattern.

これ以外の構成は前記実施の形態1,3と同じである。 Other configurations are the same as the form 1,3 of the embodiment. なお、本実施の形態11においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4〜6のようにしても良い。 Also in the eleventh embodiment, the shape of the hole 47B of the metal plate 8B, may be of the embodiment 2,4~6. また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。 Further, the semiconductor chip 4PL, the outer periphery of 4PH, may be formed a recess 50 as in the seventh embodiment. また、前記実施の形態8のように金属板8Aの第2部分8A2を複数個に分割しても良い。 Further, the second portion 8A2 of the metal plate 8A may be divided into a plurality as in the eighth embodiment. また、前記実施の形態9のように金属板8A,8Bの裏面に突起53を設けても良い。 The metal plate 8A, may be a projection 53 provided on the back surface of the 8B as the ninth embodiment. さらに、前記実施の形態10のように半導体チップ4PLにショットキーバリアダイオードSBDを設けても良い。 Further, the semiconductor chip 4PL may be provided a Schottky barrier diode SBD as the form 10 of the embodiment.

(実施の形態12) (Embodiment 12)
本実施の形態12では、本実施の形態1〜11で説明した半導体装置2の製造方法の一例を図77のフロー図に沿って説明する。 In Embodiment 12, an example of a manufacturing method of the semiconductor device 2 described in Embodiment 1 to 11 of the present embodiment along the flow diagram of Figure 77. なお、ここでは、前記実施の形態3で説明した半導体装置2の製造方法を一例として説明する。 Here, explaining the manufacturing method of the semiconductor device 2 described in the third embodiment as an example.

まず、半導体ウエハを用意する(工程100)。 First, a semiconductor wafer (step 100). 半導体ウエハは、例えばシリコン単結晶を母材とする平面略円形状の半導体薄板からなり、その厚さ方向に沿って互いに反対側に位置する主面(第1主面)および裏面(第2主面)を有している。 Semiconductor wafer, for example, a silicon single crystal made flat, substantially circular semiconductor thin plate as a base material, the main surface (first main surface) and back surface (second main located opposite to each other along the thickness direction It has a surface).

続いて、ウエハプロセス(前工程を経て)半導体ウエハに複数の半導体チップの領域を形成する。 Subsequently, (via pre-process) wafer process to form a region of a plurality of semiconductor chips on a semiconductor wafer. なお、ここで言う半導体チップは、上記半導体チップ4D,4PH,4PLのことであるが、それぞれの半導体チップ4D,4PH,4PLは別々の半導体ウエハに形成される。 The semiconductor chip herein is the semiconductor chip 4D, 4PH, but is that of 4PL, the semiconductor chips 4D, 4PH, 4PL are formed on separate semiconductor wafers. また、上記ウエハプロセスは、基板4S1上にエピタキシャル層4S2を形成した半導体ウエハを出発材料として、例えば不純物導入工程、導体膜や絶縁膜の堆積工程、導体膜や絶縁膜のエッチング工程および電極配線の形成工程等を経て、半導体ウエハ上の複数の半導体チップの各々にパッドを形成するまでの工程を言う。 Furthermore, the wafer process, a semiconductor wafer formed with epitaxial layer 4S2 on the substrate 4S1 as starting materials, for example, an impurity introduction step, the steps of depositing the conductive film or an insulating film, a conductive film or an insulating film etching step and the electrode wiring through a forming process or the like, it refers to the process to form a pad to each of the plurality of semiconductor chips on a semiconductor wafer.

その後、半導体チップ4PH,4PLが形成されている半導体ウエハについては、例えば無電解メッキ処理を施すことにより、半導体ウエハの複数の半導体チップ4PH,4PLのパッド12G,12S1,12S2,12S3,15G1,15S1,15S2の表面に、例えばニッケルおよび金のメッキ層を下層から順に形成する。 Thereafter, the semiconductor chip 4PH, for semiconductor wafer 4PL is formed, for example, by performing an electroless plating process, a plurality of semiconductor chips 4PH, 4PL pad 12G of the semiconductor wafer, 12S1,12S2,12S3,15G1,15S1 , the surface of the 15S2, for example, to form a plating layer of nickel and gold in this order from below. これにより、パッド12G,12S1,12S2,12S3,15G1,15S1,15S2の表面に上記金属層21を形成する(工程101)。 Thus, the pad 12G, to form the metal layer 21 on the surface of the 12S1,12S2,12S3,15G1,15S1,15S2 (step 101).

次いで、ダイシングテープを用意する(工程102)。 Then, providing a dicing tape (step 102). このダイシングテープの接着面に半導体ウエハの裏面を貼り付ける(工程103)。 Paste back surface of the semiconductor wafer to the adhesive surface of the dicing tape (step 103). 続いて、ダイシングテープに貼り付けられた半導体ウエハをダイシング装置に搬入し、個々の半導体チップに分離する(工程104)。 Subsequently, it carries the semiconductor wafer stuck to the dicing tape in a dicing apparatus, separated into individual semiconductor chips (step 104). その後、半田ペーストを用意する(工程105A)。 Then, to prepare a solder paste (step 105A). 半田ペーストは、例えば鉛−錫−銀−銅合金を主材料として形成されている。 Solder paste, for example, a lead - tin - silver - copper alloy is formed as a main material.

また、リードフレーム(配線基板、フレーム体)を用意する(工程106)。 Also, providing a lead frame (wiring board, the frame body) (step 106). 図78は、上記リードフレーム7の一例の平面図である。 Figure 78 is a plan view of an example of the lead frame 7. リードフレーム7は、例えば42アロイ等からなり、例えば56個(4列×14連)の単位領域LUが配置されている。 Lead frame 7, for example, a 42 alloy or the like, the unit region LU of example 56 (4 rows × 14 stations) are arranged. 各単位領域LUには、1つの半導体装置2を構成するのに必要なダイパッド7D1〜7D3、リード7Lおよびリード配線7LBが一体的に配置されている。 Each unit region LU, 1 single semiconductor device 2 die pads required to construct the 7D1~7D3, leads 7L, and the lead wire 7LB are arranged integrally.

次いで、リードフレーム7の各単位領域LUのダイパッド7D3上に、上記半田ペーストを介して半導体チップ4Dを搭載する。 Then, on each unit region LU of the die pad 7D3 of the lead frame 7, a semiconductor chip is mounted 4D via the solder paste. 続いて、リードフレーム7の各単位領域LUのダイパッド7D1上に、上記半田ペーストを介して半導体チップ4PHを搭載する。 Subsequently, on each unit region LU of the die pad 7D1 of the lead frame 7, a semiconductor chip is mounted 4PH through the solder paste. その後、リードフレーム7の各単位領域LUのダイパッド7D2上に、上記半田ペーストを介して半導体チップ4PLを搭載する(ダイボンディング工程107)。 Thereafter, on each unit region LU of the die pad 7D2 of the lead frame 7, for mounting the semiconductor chip 4PL through the solder paste (die bonding step 107). 半導体チップ4D,4PH,4PLの搭載順序は種々変更可能である。 Semiconductor chips 4D, 4PH, mounting order of 4PL can be variously modified.

図79は、上記ダイボンディング工程後のリードフレーム7の単位領域LUの拡大平面図である。 Figure 79 is an enlarged plan view of a unit region LU of the lead frame 7 after the die bonding step. リードフレーム7の単位領域LUのダイパッド7D1〜7D3上には、半導体チップ4PH,4PL,4Dがその主面を上に向け、かつ、その裏面をダイパッド7D1〜7D3に対向させた状態で上記半田ペーストを介して搭載されている。 On the unit region LU of the die pad 7D1~7D3 lead frame 7, a semiconductor chip 4PH, 4PL, 4D toward the top of the main surface thereof, and the solder paste in a state of being opposed to the back surface to the die pad 7D1~7D3 It is mounted via a.

次いで、半田ペーストを用意する(工程108A)。 Then, to prepare a solder paste (step 108A). この半田ペーストは、上記工程105Aで用意したものと同じである。 The solder paste is the same as that prepared in the above step 105A. 工程105A,108Aで用意された半田ペーストは、上記接着層11a〜11cを形成する材料である。 Step 105A, is provided with 108A solder paste is a material for forming the adhesive layer 11 a to 11 c.

また、金属板フレーム(フレーム体)を用意する(工程109)。 Furthermore, preparing a metal plate frame (frame body) (step 109). 図80は、上記金属板フレーム8の一例の平面図である。 Figure 80 is a plan view of an example of the metal plate frame 8. 金属板フレーム8は、例えば銅等からなり、例えば16個(1列×16連)の単位領域MUが配置されている。 The metal plate frame 8 is made of, for example, copper or the like, for example, the unit area MU sixteen (stations 1 row × 16) is arranged. 各単位領域MUには、1つの半導体装置2を構成するのに必要な金属板8A,8Bが一体的に配置されている。 Each unit region MU, metal plates 8A necessary to constitute one semiconductor device 2, 8B are arranged integrally.

本実施の形態12では、金属板8A,8Bと金属フレーム8とを一体的に接続する吊り部8A3,8B4が、金属板8A,8Bの第1部分8A1,8B1(半導体チップ4PH,4PLの主面内に平面的に重なる部分でパッド12S1,12S2,15s1が接続される部分)の各々から離れた位置に形成されている。 In Embodiment 12, the metal plate 8A, 8B and the metal frame 8 and the hanging portion 8A3,8B4 for integrally connecting the metal plate 8A, the first portion of 8B 8A1,8B1 (semiconductor chips 4PH, Lord 4PL pad 12S1,12S2,15s1 in part planarly overlapping in the plane is formed at a position apart from each of the portions) connected. これにより、吊り部8A3,8B4を切断した時にその切断面に切り屑(バリ)が残されていたとしても、吊り部8A3,8B4の位置が半導体チップ4PH,4PLから遠ざかるので、上記切り屑に起因する不具合の発生を低減または防止することができる。 Thus, even if the waste over to the cut surface when cutting the hanging portion 8A3,8B4 (burrs) were left, the position of the hanging portion 8A3,8B4 moves away semiconductor chip 4PH, from 4PL, in the swarf it is possible to reduce or prevent caused by malfunction.

また、本実施の形態12では、金属板フレーム8の単位領域MU内での金属板8A,8Bが、互いの長辺を沿わせた状態で、その長辺に交差(直交)する方向(第2方向Y)に沿って並んで配置されている。 Further, in Embodiment 12, the metal plate 8A in unit area MU of the metal plate frame 8, 8B is in a state in which along the long side of each other, the direction (the crossing (perpendicular) to the long side They are arranged side by side along the second direction Y). しかも、金属板フレーム8の各単位領域MU内での金属板8A,8Bの配置(平面位置関係および隣接間距離)は、半導体チップ4PH,4PL上に搭載後の金属板8A,8Bの配置(平面位置関係および隣接間距離)と同じになっている。 Moreover, the metal plates 8A, the arrangement of the 8B in each unit region MU of the metal plate frame 8 (the plane positional relationship and distance between adjacent), the semiconductor chip 4PH, metal plates 8A after mounting on 4PL, 8B the arrangement of ( It has become flat positional relationship and distance between adjacent) the same.

次いで、金属板フレーム8の一組の金属板8A,8Bの吊り部8A3,8B4を切断した後、その一組の金属板8A,8Bを真空吸着して、上記リードフレーム7の単位領域LUのダイパッド7D1〜7D3上の半導体チップ4PH,4PLの直上に移送する。 Then, a pair of metal plates 8A of the metal plate frame 8, after cutting the hanging portion 8A3,8B4 of 8B, a pair of metal plates 8A that, 8B and vacuum suction, the unit region LU of the lead frame 7 the semiconductor chip 4PH on the die pad 7D1~7D3, transferred to just above the 4PL. この時、本実施の形態12では、金属板フレーム8の各単位領域MU内での金属板8A,8Bの配置状態(平面位置関係および隣接間距離)を維持したまま、分離後の金属板8A,8Bを半導体チップ4PH,4PLの直上に移送する。 At this time, in this embodiment 12, while maintaining the metal plate 8A in each unit region MU of the metal plate frame 8, 8B arrangement state of the (planar positional relationship and distance between adjacent) metal plates 8A after separation , transferring the 8B semiconductor chip 4PH, directly above the 4PL.

続いて、金属板8A,8Bと半導体チップ4PH,4PLとの平面位置を合わせた後、半導体チップ4PH,4PH上に、上記半田ペーストを介して金属板8A,8Bの両方を一括して搭載する。 Subsequently, the metal plates 8A, 8B and the semiconductor chip 4PH, after aligning the planar position of the 4PL, semiconductor chips 4PH, on 4PH, mounted collectively metal plates 8A, both 8B through the solder paste . このような金属板ボンディング工程をリードフレーム7の単位領域LU毎に実施し、リードフレーム7の全ての単位領域LUの半導体チップ4PH,4PL上に金属板8a,8Bを搭載する(工程110)。 Such a metal plate bonding step is performed for each unit area of ​​the lead frame 7 LU such, all the unit regions LU of the semiconductor chip 4PH the lead frame 7 is mounted a metal plate 8a, the 8B on 4PL (step 110). このように、本実施の形態12では、金属板A,8Bの両方を半導体チップ4PH,4PL上に一括して搭載することができるので、金属板8A,8Bを別々に搭載する場合に比べて、金属板8A,8Bの搭載工程の簡略化と時間短縮とを実現することができる。 Thus, in the twelfth embodiment, the metal plate A, 8B both the semiconductor chip 4PH of, it is possible to mount collectively on 4PL, as compared with the case of mounting the metal plate 8A, 8B separately , it is possible to realize the shortening simplification and time of the metal plate 8A, 8B of the mounting process.

図81は、金属板8A,8B搭載後のリードフレーム7の単位領域LUの拡大平面図を示している。 Figure 81 is an enlarged plan view of a unit region LU of the metal plate 8A, a lead frame 7 after 8B mounted. 金属板8Aの第1部分8A1の裏面は、上記半田ペーストを介して半導体チップ4PHの主面のソース電極用のパッド12S1,12S2に接着され、金属板8Aの第2部分8A2の先端部分の裏面は、上記半田ペーストを介してダイパッド7D2に接着されている。 The rear surface of the first part 8A1 of the metal plate 8A is through the solder paste is adhered to the pad 12S1,12S2 for source electrode of the main surface of the semiconductor chip 4PH, the rear surface of the front end portion of the second portion 8A2 of the metal plate 8A It is bonded to the die pad 7D2 via the solder paste. また、金属板8Bの第1部分8B1の裏面は、上記半田ペーストを介して半導体チップ4PLの主面のソース電極用のパッド15S1に接着され、金属板8Bの第2部分8B2および第3部分8B3の先端部分の裏面は、上記半田ペーストを介してリード配線7LBに接着されている。 Further, the rear surface of the first portion 8B1 of the metal plate 8B is bonded to the pad 15S1 for source electrode of the main surface of the semiconductor chip 4PL through the solder paste, the second portion 8B2 and the third portion of the metal plate 8B 8B3 the back surface of the tip portion of the is bonded to the lead wiring 7LB through the solder paste.

次いで、リードフレーム7の各単位領域LUの半導体チップ4PH,4PL上に半田ペーストを介して金属板8A,8Bを搭載した後、例えば350度の熱処理を加える。 Then added each unit region LU of the semiconductor chip 4PH the lead frame 7, the metal plate 8A through the solder paste on 4PL, after mounting the 8B, the heat treatment of, for example, 350 degrees. これにより、半導体チップ4PH,4PL,4Dとダイパッド7D1〜7D3との間の半田ペーストと、半導体チップ4PH,4PLと金属板8A,8Bとの間の半田ペーストと、金属板8Aとダイパッド7D2との間の半田ペーストと、金属板8Bとリード配線7LDとの間の半田ペーストを一括して溶融し、半導体チップ4PH,4PL,4Dをダイパッド7D1〜7D3に固着(接合)する。 Thus, the semiconductor chip 4PH, 4PL, the solder paste between 4D and the die pad 7D1~7D3, semiconductor chips 4PH, of the solder paste between 4PL and the metal plate 8A, 8B, the metal plate 8A and the die pad 7D2 and solder paste between, and collectively melting the solder paste between the metal plate 8B and the lead wire 7LD, semiconductor chips 4PH, 4PL, secured to 4D to the die pad 7D1~7D3 (bonding) to. また、これと同時に、金属板8A,8Bを半導体チップ4PH,4PL、ダイパッド7D2およびリード配線7LBに固着(接合)する(リフロ工程111A)。 At the same time, the metal plate 8A, 8B the semiconductor chip 4PH, 4PL, secured to the die pad 7D2 and the lead wires 7LB to (joining) (reflow step 111A). このように、本実施の形態12では、半導体チップ4PH,4PL,4Dをダイパッド7D1〜7D3に固着すると同時に、金属板8A,8Bを半導体チップ4PH,4PLに固着することができるので、半導体装置2の製造時間を短縮することができる。 Thus, in the twelfth embodiment, a semiconductor chip 4PH, 4PL, 4D and simultaneously secured to the die pad 7D1~7D3 the metal plates 8A, 8B and the semiconductor chip 4PH, it is possible to fix the 4PL, the semiconductor device 2 it is possible to shorten the manufacturing time. また、熱処理等を低減できるので、半導体装置2の信頼性および歩留まりを向上させることができる。 Further, since it is possible to reduce the heat treatment or the like, it is possible to improve the reliability and yield of the semiconductor device 2.

次いで、洗浄処理を施す(工程112)。 Then, subjected to washing treatment (step 112). ここでは、上記リフロ工程111で生じたフラックスをアルコール溶液等に浸漬することで除去した後、プラズマ洗浄処理を施すことで半導体チップ4Dのパッド13A〜13F等やリードフレーム7のリード7Lにおけるワイヤ接続部の金属面を表出させる。 Here, after the flux produced by the reflow process 111 is removed by immersing in an alcohol solution or the like, the wire connecting the semiconductor chip 4D pad 13A~13F like and leads 7L of the lead frame 7 by performing plasma cleaning process to expose the metal surface of the part.

続いて、ワイヤWAを用意し(工程113)、リードフレーム7の各単位領域LU毎に、半導体チップ4Dのパッド13A〜13Fと、リードフレーム7のリード7LとをワイヤWAによって接続する(ワイヤボンディング工程114)。 Subsequently, prepared wire WA (step 113), for each unit region LU of the lead frame 7, a pad 13A~13F semiconductor chip 4D, the lead 7L of the lead frame 7 are connected by a wire WA (wire bonding step 114). 図82は、ワイヤWA接続後のリードフレーム7の単位領域LUの拡大平面図を示している。 Figure 82 is an enlarged plan view of a unit region LU of the lead frame 7 after the wire WA connected. ワイヤWAは、超音波振動を用いてパッド13A〜13Fに接続する。 Wire WA is connected to a pad 13A~13F using ultrasonic vibration.

ここで、ワイヤWAを接続した後に金属板8A,8Bを半導体チップ4PH,4PLに接続することも考えられるが、そのようにすると、金属板8A,8Bの搭載接続時に金属板8A,8BがワイヤWAに接触してワイヤWAが変形してしまうおそれがある。 Here, the metal plate 8A after connecting the wire WA, 8B semiconductor chip 4PH, it is conceivable to connect to the 4PL, Doing so, the metal plate 8A, 8B metal plate 8A when mounting connection, 8B wire contacting the WA there is a possibility that the wire WA is deformed. また、金属板8A,8Bの接続後の上記洗浄処理工程112の際にワイヤWAにストレスが加わり信頼性や歩留まりの観点から好ましくない。 The metal plate 8A, not preferable in terms of reliability and yield stress is applied to the wire WA during the cleaning process 112 after 8B connection.

これに対して、本実施の形態12では、上記金属板8A,8Bの接続工程111後(上記洗浄処理工程112後)に、ワイヤWAを接続することにより、金属板8A,8Bの接触に起因するワイヤWAの変形不良を防止できる。 In contrast, in this embodiment 12, the metal plate 8A, the 8B after the connection step 111 (after the cleaning process 112), by connecting the wire WA, the metal plates 8A, due to 8B contact the deformation failure of the wire WA can be prevented that. また、金属板8A,8Bの接続後の上記洗浄処理の際にはワイヤWAが形成されていないので、洗浄処理工程112時にワイヤWAにストレスが加わることもない。 The metal plate 8A, the wire WA is the time of the cleaning process after 8B connection is not formed, that no applied stress to the cleaning process 112 at wire WA. このため、半導体装置2の信頼性および歩留まりを確保することができる。 Therefore, it is possible to ensure the reliability and yield of the semiconductor device 2.

次いで、パッケージPA形成用の樹脂を用意する(工程115)。 Then, to prepare a resin of the package PA formation (step 115). この樹脂は、例えばエポキシ系樹脂を主材料とするものである。 The resin, for example, is to an epoxy resin as a main material. 続いて、その樹脂を用いて、リードフレーム7の複数の単位領域LUの半導体チップ4D,4PH,4PLおよび金属板8A,8Bをトランスファーモールド法によって一括して封止する(モールド工程116)。 Subsequently, the resin using a plurality of unit regions LU of the semiconductor chip 4D of the lead frame 7, 4PH, 4PL and metal plates 8A, 8B and sealed collectively by transfer molding (molding step 116). 図83は、モールド工程116後のリードフレーム7の単位領域LUの拡大平面図を示している。 Figure 83 is an enlarged plan view of a unit region LU of the lead frame 7 after the molding step 116. ここでは、リードフレーム7の複数の単位領域LUを一括して封止するが、リードフレーム7の各単位領域LUのパッケージPAは互いに分離している。 Here, sealed in a lump a plurality of unit regions LU of the lead frame 7, the package PA of each unit region LU of the lead frame 7 are separated from each other.

なお、リードフレーム7の複数の単位領域LUを一体的な樹脂封止体で封止し、後にこれを個々の単位領域LU毎に切断して、個々のパッケージPAを得る方法もある。 Incidentally, there is sealed with integral resin sealing body a plurality of unit regions LU of the lead frame 7, later which was cut into each unit region LU, a method of obtaining individual packages PA.

次いで、パッケージPAに対して熱処理を施した後(キュアベーク処理工程117)、パッケージPA形成用の樹脂バリ等を除去し、さらに、パッケージPAから露出するリードフレーム7(リード7L)の表面に、例えば錫(Sn)およびビスマス(Bi)を下層から順にメッキする(工程118)。 Then, after performing heat treatment on the package PA (cure baking process step 117) to remove the resin burrs or the like for packaging PA formed, further, on the surface of the lead frame 7 exposed from the package PA (lead 7L), e.g. tin (Sn) and bismuth (Bi) is plated in order from the lower layer (step 118). 続いて、パッケージPAの表面の所望の位置に、例えばレーザ等によりマーク等を形成した後(工程119)、パッケージPAから露出するリード7Lを切断することにより、リードフレーム7から個々のパッケージPAを切り出す(工程120)。 Subsequently, the desired position of the surface of the package PA, for example, after forming a mark or the like by a laser or the like (step 119), by cutting the lead 7L exposed from the package PA, individual packages PA from the lead frame 7 cutting (step 120). このようにして半導体装置2を製造する。 Thus manufacturing a semiconductor device 2.

(実施の形態13) (Embodiment 13)
本実施の形態13においては、上記接着層11a〜11cの材料として、上記半田ペーストに代えて銀ペーストを用いる場合の半導体装置の製造方法について説明する。 In the thirteenth embodiment, as a material of the adhesive layer 11 a to 11 c, a manufacturing method will be described a semiconductor device in the case of using a silver paste in place of the solder paste.

図84は、本実施の形態13の半導体装置2の製造フロー図である。 Figure 84 is a manufacturing flow diagram of the semiconductor device 2 of the thirteenth embodiment.

本実施の形態13においては、工程105B,108Bにおいて銀ペーストを用意し、ダイボンディングの工程107および金属板ボンディングの工程110においては、上記半田ペーストに代えて銀ペーストを用いる。 In Embodiment 13, the silver paste preparing step 105B, the 108B, in step 107 and the metal plate bonding step 110 of die bonding, using a silver paste in place of the solder paste.

金属板ボンディングの工程110の後、図77のリフロ工程111Aに代えてキュアベークを施す(工程111B)。 After step 110 of the metal plate bonding, subjected to cure baking in place of the reflow process 111A of FIG. 77 (step 111B).

このキュアベークの工程111Bでは、例えば180度〜200度程度の熱処理を施すことにより、上記銀ペースト中のエポキシ系樹脂を硬化させて、半導体チップ4PH,4PL,4Dをダイパッド7D1〜7D3に固着(接合)すると同時に、金属板8A,8Bを半導体チップ4PH,4PL、ダイパッド7D2およびリード配線7LBに固着(接合)する。 In step 111B of this cure baking, for example, by applying a heat treatment at about 180 degrees to 200 degrees, to cure the epoxy resin of the silver paste, fixing the semiconductor chip 4PH, 4PL, the 4D the die pad 7D1~7D3 (junction ) Then the same time, the metal plate 8A, 8B the semiconductor chip 4PH, 4PL, sticking to the die pad 7D2 and the lead wire 7LB (bonding).

この場合、図77の洗浄処理の工程112を無くすことができる。 In this case, it is possible to eliminate the step 112 of the cleaning process in FIG. 77. このため、半導体装置2の製造時間を前記実施の形態12の場合よりも短縮できる。 Therefore, it can be shortened than the manufacturing time of the semiconductor device 2 of the embodiment 12. また、半導体装置2の信頼性および歩留まりを向上させることができる。 Further, it is possible to improve the reliability and yield of the semiconductor device 2. また、半導体装置2のコストを低減できる。 Further, it is possible to reduce the cost of the semiconductor device 2.

これ以外の工程の順序や内容は前記実施の形態12と同じである。 Order and content of the other processes are the same as the twelfth embodiment.

(実施の形態14) (Embodiment 14)
本実施の形態14では、半導体装置2の他の製造方法の一例を図77(または図82)の製造フロー図に沿って図85〜図94により説明する。 In Embodiment 14, an example of another method for manufacturing the semiconductor device 2 along the production flow diagram of Fig. 77 (or FIG. 82) will be described with reference to FIG. 85 to FIG 94.

本実施の形態14では、前記実施の形態12,13と同様に、工程100から工程107を経て、リードフレーム7の各単位領域LUのダイパッド7D1〜7D3上に、上記半田ペーストまたは銀ペーストを介して半導体チップ4PH,4PL,4Dを搭載した後、金属板ボンディングの工程110において、以下のようにする。 In Embodiment 14, as in Embodiment 12 and 13 of the embodiment, through the step 107 from step 100, on each unit region LU of the die pad 7D1~7D3 of the lead frame 7 via the solder paste or silver paste semiconductor Te chip 4PH, 4PL, after mounting the 4D, in step 110 of the metal plate bonding, the following steps.

まず、図85〜図87に示すように、リードフレーム7のダイパッド7D1,7D2上に搭載された半導体チップ4PH,4PLの主面上に、上記半田ペーストまたは銀ペースト等からなる接着層11bを介して金属板55A,55Bを搭載する。 First, as shown in FIG. 85 FIG. 87, the semiconductor chip 4PH mounted on the die pad 7D1,7D2 the lead frame 7, on the main surface of 4PL, via the adhesive layer 11b made of the solder paste or silver paste or the like mounted metal plate 55A, the 55B Te.

図85は本実施の形態14の半導体装置の製造工程中のリードフレーム7の1つの単位領域の拡大平面図、図86は図85のX16−X16線の断面図、図87は図85のY16−Y16線の断面図を示している。 Figure 85 is an enlarged plan view of one unit area of ​​the lead frame 7 in the process of manufacturing a semiconductor device of the present embodiment 14, FIG. 86 is a sectional view of the X16-X16 line in FIG. 85, Y16 of FIG. 87 FIG. 85 It shows a cross-sectional view of -Y16 line.

金属板55A,55Bは、例えば銅(Cu)またはアルミニウム(Al)等のような導電性および熱伝導性の高い金属によって形成されている。 Metal plates 55A, 55B are formed by, for example, copper (Cu) or aluminum (Al) conductivity and a high thermal conductivity metal, such as. 金属板55A,55Bの平面形状は、例えば共に単純な長方形状に形成されている。 The planar shape of the metal plate 55A, 55B are formed, for example, on both a simple rectangular shape. 金属板55A,55Bの厚さは互いに等しいが、平面寸法が異なっており、半導体チップ4PL上の金属板55Bの平面積(長手方向および短方向の寸法)の方が、半導体チップ4PH上の金属板55Aの平面積(長手方向および短方向の寸法)よりも大きい。 Metal plate 55A, although the equal thickness of 55B, have different planar dimension, the direction of the plane area of ​​the metal plate 55B on the semiconductor chip 4PL (longitudinal and short dimensions), the metal on the semiconductor chip 4PH greater than the plane area of ​​the plate 55A (the longitudinal direction and the short dimension).

金属板55A,55Bは、その長手方向が半導体チップ4PH,4PLの長手方向と一致するように、半導体チップ4PH,4PLの主面上に搭載されている。 Metal plates 55A, 55B, the longitudinal direction of the semiconductor chip 4PH, to coincide with the longitudinal direction of 4PL, semiconductor chips 4PH, are mounted on the main surface of 4PL. 金属板55Aの裏面は、接着層11bを介して半導体チップ4PHの主面のソース電極用のパッド12S1,12S2に接着されている。 The back surface of the metal plate 55A is bonded to the pad 12S1,12S2 for source electrode of the main surface of the semiconductor chip 4PH via the adhesive layer 11b. 一方、金属板55Bの裏面は、接着層11bを介して半導体チップ4PLの主面のソース電極用の15S1に接着されている。 On the other hand, the rear surface of the metal plate 55B is bonded to the 15S1 for source electrode of the main surface of the semiconductor chip 4PL via the adhesive layer 11b.

一方の金属板55Aは、その平面寸法(平面積)が、半導体チップ4PHの平面寸法(平面積)またはソース電極用のパッド12S1,12S2の配置領域の総面積よりも小さく形成されており、金属板55Aの外周が半導体チップ4PHの外周の外側に、はみ出さず半導体チップ4PHの主面内に収まった状態で搭載されている。 One of the metal plates 55A, the planar size (planar area), is formed smaller than the total area of ​​the arrangement region of the planar size (planar area) or the pad 12S1,12S2 for the source electrode of the semiconductor chip 4PH, metal outside periphery of the outer periphery of the semiconductor chip 4PH plate 55A, are mounted in a state of fall in the main surface of the semiconductor chip 4PH without protruding.

また、他方の金属板55Bも、その平面寸法(平面積)が半導体チップ4PLの平面寸法(平面積)またはソース電極用のパッド15S1の配置領域の平面積よりも小さく形成されており、金属板55Bの外周が半導体チップ4PLの外側に、はみ出さず半導体チップ4PLの主面内に収まった状態で搭載されている。 Further, other metal plate 55B is also formed smaller than the plane area of ​​the arrangement region of its planar size (planar area) of the planar dimensions of the semiconductor chip 4PL (planar area) or the pad 15S1 for source electrode, the metal plate outside periphery of the semiconductor chip 4PL of 55B, are mounted in a state of fall in the main surface of the semiconductor chip 4PL without protruding.

これは、上記した半導体チップ4PH,4PLの主面(ソースS)と裏面(ドレインD)とが接着層11bの材料によって導通してしまう問題を考慮した構成である。 This is a configuration above-described semiconductor chips 4PH, the main surface of the 4PL (source S) and the back surface (the drain D) considering problem of conducting the material of the adhesive layer 11b. すなわち、金属板55A,55Bが半導体チップ4PH,4PLの外側に、はみ出さないことにより、接着層11bの材料が半導体チップ4PH,4PLの側面側に漏れ難くすることができるので、接着層11bの材料による半導体チップ4PH,4PLの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 That is, the metal plate 55A, 55B is a semiconductor chip 4PH, outside the 4PL, by not protrude, material semiconductor chip 4PH the adhesive layer 11b, it is possible to make it difficult to leak to the side of 4PL, the adhesive layer 11b the semiconductor chip 4PH by materials, can reduce conduction failure between the main surface of 4PL (source S) and the back surface (drain D).

このような金属板55A,55Bの搭載工程においては、金属板55A,55Bを別々に吸引して別々に半導体チップ4PH,4PLの主面上に搭載しても良いが、前記実施の形態12,13と同様に、金属板55A,55Bを予め搭載状態と同じ配置で準備しておいて一括して吸引し、リードフレーム7の単位領域LU毎に一括して半導体チップ4PH,4PLの主面上に搭載しても良い。 In such a metal plate 55A, 55B mounting step of the metal plates 55A, 55B separately suction to separate the semiconductor chips 4PH, may be mounted on the main surface of 4PL, the twelfth embodiment, similar to 13, the metal plates 55A, 55B and sucked together with previously prepared in the same arrangement as the mounting state, the semiconductor chip 4PH, on the main surface of 4PL collectively for each unit region LU of the lead frame 7 it may be mounted to. これにより、金属板55A,55Bを別々に搭載する場合に比べて、金属板55A,55Bの搭載工程の簡略化と時間短縮とを実現することができる。 This makes it possible to metal plate 55A, 55B to be compared with the case of mounting separately, to realize the shortening simplification and time of the metal plates 55A, 55B of the mounting process.

なお、この段階の半導体チップ4PHとダイパッド7D1との間および半導体チップ4PLとダイパッド7D2との間の接着層11aは、上記半田ペーストまたは銀ペーストによって形成されている。 The adhesive layer 11a of and between the semiconductor chip 4PL and the die pad 7D2 between the semiconductor chip 4PH and the die pad 7D1 at this stage is formed by the solder paste or silver paste.

続いて、図88〜図90に示すように、リードフレーム7の単位領域LUの半導体チップ4PH,4PLの主面上の金属板55A,55B上に、上記半田ペーストまたは銀ペースト等からなる接着層11cを介して金属板56A,56B,56Cを搭載する。 Subsequently, as shown in FIG. 88 to FIG. 90, a unit region LU of the semiconductor chip 4PH the lead frame 7, the metal plate 55A on the main surface of 4PL, on the 55B, the adhesive layer made of the solder paste or silver paste or the like through 11c mounted metal plates 56A, 56B, and 56C.

図88は本実施の形態14の半導体装置の製造工程中のリードフレーム7の1つの単位領域の拡大平面図、図89は図88のX17−X17線の断面図、図90は図88のY17−Y17線の断面図を示している。 Figure 88 is an enlarged plan view of one unit area of ​​the lead frame 7 in the process of manufacturing a semiconductor device of the present embodiment 14, FIG. 89 is a sectional view of the X17-X17 line in FIG. 88, Y17 of FIG. 90 FIG. 88 It shows a cross-sectional view of -Y17 line.

金属板56Aは、金属板55Aとダイパッド7D2とを電気的に接続する部材である。 Metal plate 56A is a member that electrically connects the metal plate 55A and the die pad 7D2. 金属板56Aの一端の裏面は接着層11cを介して金属板55Aに接着され、金属板56Aの他端の裏面は接着層11cを介してダイパッド7D2に接着されている。 The back surface of one end of the metal plate 56A is adhered to the metal plate 55A via the adhesive layer 11c, the back surface of the other end of the metal plate 56A is bonded to the die pad 7D2 via the adhesive layer 11c.

また、金属板56B,56Cは、金属板55Bとリード配線7LBとを電気的に接続する部材である。 The metal plate 56B, 56C are members for electrically connecting the metal plate 55B and the lead wire 7LB. 金属板56B,56Cの一端の裏面は、裏面は接着層11cを介して金属板55Bに接着され、金属板56B,56Cの他端の裏面は接着層11cを介してリード配線7LBに接着されている。 Metal plate 56B, the rear surface of the one end of the 56C, the back surface is adhered to the metal plate 55B via the adhesive layer 11c, a metal plate 56B, the rear surface of the other end of the 56C is adhered to the lead wire 7LB via the adhesive layer 11c there.

この金属板55B側の2つの金属板56B,56Cは、互いに交差するように配置されている。 Two metal plates 56B of the metal plate 55B side, 56C are disposed so as to intersect with each other. すなわち、金属板56Bは、半導体チップ4PLの短辺から半導体チップ4PLの長手方向に沿って延在するように配置され、金属板56Cは、半導体チップ4PLの長辺から半導体チップ4PLの短方向に沿って延在するように配置されている。 That is, the metal plate 56B is disposed so as to extend along the longitudinal direction of the semiconductor chip 4PL from the short side of the semiconductor chip 4PL, metal plate 56C is in the direction of the short sides of the semiconductor chip 4PL from the long sides of the semiconductor chip 4PL It is arranged to extend along.

ただし、これら3つの金属板56A〜56Cは、全く同一構成のものである。 However, these three metal plates 56A~56C are those exactly the same configuration. すなわち、金属板56A〜56Cの材料は、上記金属板55A,55Bと同じである。 That is, the material of the metal plate 56A~56C are the same as the metal plate 55A, 55B. また、金属板56A〜56Cの外形および寸法(長手方向および短方向の寸法、厚さ)は、平面的にも立体的にも互いに同じである。 Furthermore, external and size (longitudinal and short dimensions, thickness) of the metal plate 56A~56C are identical to each other in plan view to be stereoscopically.

前記実施の形態1〜13では、半導体チップ4PH,4PLの大きさに合わせて別々の外形および寸法の金属板8A,8Bを用意しなければならないのに対して、本実施の形態14では、半導体チップ4PH,4PLの大きさに関わらず、金属板56A〜56Cを共通化することができる。 Embodiment 1-13 of the embodiment, the semiconductor chip 4PH, metal plates 8A separate outer and dimensions according to the size of 4PL, whereas it is necessary to prepare 8B, in Embodiment 14 of the present embodiment, the semiconductor chip 4PH, regardless of the size of 4PL, it is possible to share the metal plate 56A to 56C. これにより、半導体チップ4PHとダイパッド7D2とを金属板で接続し、半導体チップ4PLとリード配線7LBとを金属板で接続する構成を有する半導体装置2の製造工程を簡略化することができる。 Thus, the semiconductor chip 4PH and the die pad 7D2 connected by a metal plate, a semiconductor chip 4PL and the lead wiring 7LB can simplify the manufacturing process of the semiconductor device 2 having the configuration of connecting a metal plate.

また、本実施の形態14では、金属板8A,8Bを、半導体チップ4PH,4PLに直接接する金属板55A,55Bと、ダイパッド7D2やリード7Lに直接接する金属板56A〜56Cとに分けていることにより、一体型の金属板8A,8Bに比べて、位置合わせ制度を緩和することができる。 Further, in Embodiment 14, the metal plates 8A, the 8B, semiconductor chips 4PH, metal plate 55A, and 55B in direct contact with 4PL, it is divided into the metal plate 56A~56C in direct contact with the die pad 7D2 and leads 7L Accordingly, integrated metal plate 8A, compared to 8B, it is possible to relax the positioning system.

また、このような金属板56A,56B,56Cは、第1部分56A1,56B1,56C1と、第2部分56A2,56B2,56C2とを一体的に有している。 Further, such metal plates 56A, 56B, 56C includes a first portion 56A1,56B1,56C1, integrally has a second portion 56A2,56B2,56C2.

第1部分56A1,56B1,56C1は、導電性の接着層11bを介して金属板8A,8Bと接合される長方形状の部分である。 The first portion 56A1,56B1,56C1 is a rectangular portion which is joined metal plates 8A, 8B and via the adhesive layer 11b of the conductive. この第1部分56A1,56B1,56C1は、図89および図90に示すように、断面で見ると、半導体チップ4PH,4PLの主面に沿うように平坦に形成されている。 The first part 56A1,56B1,56C1, as shown in FIG. 89 and FIG. 90, when viewed in cross section, a semiconductor chip 4PH, along the main surface of 4PL is formed flat.

第2部分56A2,56B2,56C2は、第1部分56A1,56B1,56C1から各々の方向に半導体チップ4PH,4PLの辺を跨いで延在し、ダイパッド7D2またはリード配線7LBの一部に重なる部分である。 The second portion 56A2,56B2,56C2 a semiconductor chip 4PH in a direction from each first portion 56A1,56B1,56C1, extends across the sides of 4PL, die pad 7D2 or overlap a portion of the lead wire 7LB is there. この第2部分56A2,56B2,56C2は、図89および図90に示すように、断面で見ると、半導体チップPLと、リード配線7LBとの間で、半導体チップ4PLの主面から遠ざかるように第1部分56A1,56B1,56C1の高さよりも高くなっている。 The second part 56A2,56B2,56C2, as shown in FIG. 89 and FIG. 90, when viewed in cross-section, and the semiconductor chip PL, between the lead wire 7LB, first away from the main surface of the semiconductor chip 4PL It is higher than the height of the first part 56A1,56B1,56C1. これにより、金属板56A2,56B2,56C2の裏面を、半導体チップ4PH,4PLの主面から離すことができる。 This makes it possible to separate the back surface of the metal plate 56A2,56B2,56C2, semiconductor chips 4PH, from the main surface of 4PL. このため、金属板56A,56B,56Cの裏面の接着層11cの材料が半導体チップ4PH,4PLの側面側に漏れ難くすることができるので、接着層11cの材料による半導体チップ4PH,4PLの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 Therefore, the metal plates 56A, 56B, the material is a semiconductor chip 4PH adhesive layer 11c of the back surface of 56C, it is possible to make it difficult to leak to the side surface side of 4PL, the semiconductor chip 4PH by material of the adhesive layer 11c, the main surface of the 4PL It can be reduced conduction failure (source S) and the back surface (drain D).

また、この第2部分56A2,56B2,56C2の最上部の側面に、金属板56A〜56Cをフレームに支持する吊り部を設けても良い。 Moreover, the top side of the second portion 56A2,56B2,56C2, may be provided hanging portion for supporting the metal plate 56A~56C the frame. これにより、その吊り部の切断面に切り屑が残されていたとしても、吊り部の位置がパッド12S1,12S2、ダイパッド7D2またはリード配線7LBから遠ざけることができるので、上記切り屑に起因するパッド12S1,12S2の損傷や金属板56A〜56Cのダイパッド7D2およびリード配線7LBに対する傾き不良の発生を低減または防止することができる。 Thus, even if the debris cut on the cut surface of the hanging portion has been left, it is possible away position of the hanging portion pad 12S1,12S2, die pad 7D2 or from the lead wire 7LB, pads due to the swarf it is possible to reduce or prevent the occurrence of gradient poor against the die pad 7D2 and the lead wiring 7LB damage or metal plate 56A~56C of 12S1,12S2.

なお、ここで言う高さは、ダイパッド7D1〜7D3の裏面を基準としてそこからパッケージPAの厚さ方向(半導体チップ4PH,4PLの主面に対して垂直に交差する方向)に向かって離れた位置までの距離を言う。 The height referred to herein is the thickness direction of the package PA therefrom back surface of the die pad 7D1~7D3 as a reference position spaced toward the (semiconductor chip 4PH, direction intersecting perpendicularly to the main surface of 4PL) It refers to the distance of up to.

このような金属板56A〜56Cの搭載工程においては、金属板56A〜56Cを別々に吸引して別々に金属板55A,55B上に搭載しても良いが、前記実施の形態12,13と同様に、金属板56A〜56Cを予め搭載状態と同じ配置で準備しておいて一括して吸引し、リードフレーム7の単位領域LU毎に一括して金属板55A,55B上に搭載しても良い。 In the mounting process of the metal plate 56A to 56C, the metal plate 56A to 56C separately suction to separate the metal plate 55A, or it be mounted onto 55B, similarly to Embodiment 12 and 13 of the embodiment to, be prepared in the same arrangement as the preloading state of the metal plate 56A~56C sucked at once, the metal plate 55A are collectively for each unit area of ​​the lead frame 7 LU, it may be mounted on the 55B . これにより、金属板56A〜56Cを別々に搭載する場合に比べて、金属板56A〜55Cの搭載工程の簡略化と時間短縮とを実現することができる。 Thus, compared to the case of mounting a metal plate 56A~56C separately to achieve a shortening simplification and time step of mounting the metal plate 56A~55C.

次いで、接着層11a,11b,11cとして半田ペーストを用いた場合は、前記実施の形態12で説明したリフロ工程111Aを施した後、洗浄工程112を施す。 Then, in the case of using the adhesive layer 11a, 11b, 11c as a solder paste, after having been subjected to reflow process 111A described in the twelfth embodiment, it performs the washing step 112. 一方、接着層11a,11b,11cとして銀ペーストを用いた場合は、前記実施の形態13で説明したキュアベーク工程111Bを施す。 On the other hand, in the case of using the adhesive layer 11a, 11b, a silver paste as 11c, subjected to a cure baking process 111B described in Embodiment 13 of the embodiment.

ここでは、前記実施の形態12,13と同様に、リフロ工程111Aまたはキュアベーク工程111Bにより、半導体チップ4PH,4PL,4Dをダイパッド7D1〜7D3に固着(接合)し、金属板55A,55Bを半導体チップ4PH,4PLに固着(接合)し、金属板56A〜56Cを金属板55A,55B、ダイパッド7D2およびリード配線7LBに固着(接合)する。 Here, as in Embodiment 12 and 13 of the embodiment, the reflow process 111A or cure baking step 111B, the semiconductor chip 4PH, 4PL, securing the 4D die pad 7D1~7D3 and (bonding), the semiconductor chip metal plate 55A, the 55B 4PH, secured to the 4PL and (bonding), fixing the metal plate 56A~56C metal plates 55A, 55B, the die pad 7D2 and the lead wire 7LB (bonding) to. これにより、半導体装置2の製造時間を短縮することができる。 Thus, it is possible to shorten the manufacturing time of the semiconductor device 2. また、熱処理等を低減できるので、半導体装置2の信頼性および歩留まりを向上させることができる。 Further, since it is possible to reduce the heat treatment or the like, it is possible to improve the reliability and yield of the semiconductor device 2.

続いて、ワイヤWAを用意し(工程113)、前記実施の形態12,13と同様に、リードフレーム7の各単位領域LU毎に、半導体チップ4Dのパッド13A〜13Fと、リードフレーム7のリード7LとをワイヤWAによって接続する(ワイヤボンディング工程114)。 Subsequently, prepared wire WA (step 113), as in Embodiment 12 and 13 of the embodiment, in each unit region LU of the lead frame 7, a pad 13A~13F semiconductor chip 4D, leads of the lead frame 7 and 7L are connected by wire WA (wire bonding step 114).

図91は、本実施の形態14の場合のワイヤWA接続後のリードフレーム7の単位領域LUの拡大平面図を示している。 Figure 91 is an enlarged plan view of a unit region LU of the wire WA connected after the lead frame 7 in the present embodiment 14. ここでも、上記金属板55A,55B,56A〜56Cの接続工程111A,111Bの後(上記洗浄処理工程112の後)に、ワイヤWAを接続する。 Again, the metal plate 55A, 55B, 56A to 56C of the connection step 111A, after 111B (after the cleaning process 112), to connect the wires WA. これにより、金属板55A,55B,56A〜56Cの接触に起因するワイヤWAの変形不良を防止できる。 Thus, the metal plate 55A, 55B, a deformation failure of the wire WA resulting from contact 56A~56C prevented. また、金属板55A,55B,56A〜56Cの接続後の上記洗浄処理の際にはワイヤWAが形成されておらず、洗浄処理工程112時にワイヤWAにストレスが加わることもないので、半導体装置2の信頼性および歩留まりを確保することができる。 The metal plate 55A, 55B, not formed wire WA is the time of the cleaning process after connection 56A to 56C, since it is no applied stress to the cleaning process 112 at wire WA, the semiconductor device 2 it is possible to ensure the reliability and yield.

次いで、前記実施の形態12,13と同様に、パッケージPA形成用の樹脂を用意した後(工程115)、その樹脂を用いて、リードフレーム7の複数の単位領域LUの半導体チップ4D,4PH,4PLおよび金属板55A,55B,56A〜56Cをトランスファーモールド法によって一括して封止する(モールド工程116)。 Then, as in Embodiment 12 and 13 of the embodiment, after preparing a resin for package PA formation (step 115), by using the resin, a plurality of unit regions LU of the semiconductor chip 4D of the lead frame 7, 4PH, 4PL and the metal plate 55A, 55B, and sealed together by transfer molding a 56A to 56C (molding step 116).

次いで、前記実施の形態12,13と同様に、キュアベーク処理工程117、メッキ処理工程118、マーキング工程119およびフレーム切断工程120を経て半導体装置2を製造する。 Then, as in Embodiment 12 and 13 of the embodiment, cure baking process 117, a plating process step 118, to manufacture the semiconductor device 2 through the marking process 119 and Frame cutting step 120.

図92は、本実施の形態14の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図93は図92のX18−X18線の断面図、図94は図92のY18−Y18線の断面図をそれぞれ示している。 Figure 92 is a whole plan view showing watermark inside of the package PA of the semiconductor device 2 of this embodiment 14, FIG. 93 is a sectional view of the X18-X18 line in FIG. 92, FIG. 94 is Y18-Y18 in FIG. 92 It shows a cross-sectional view taken along a line, respectively.

ハイサイド用のパワーMOSQH1が形成された半導体チップ4PHの主面のソース電極用のパッド12S1,12S2は、金属板55A,56Aを通じてダイパッド7D2に電気的に接続されている。 Pad 12S1,12S2 for source electrode of the main surface of the semiconductor chip 4PH power MOSQH1 is formed for the high side, the metal plate 55A, and is electrically connected to the die pad 7D2 through 56A.

一方、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面のソース電極用のパッド15S1は、金属板55B,56B,56Cを通じてリード配線7LBに電気的に接続されている。 On the other hand, the pad 15S1 for source electrode of the main surface of the semiconductor chip 4PL power MOSQL1 for low side is formed, the metal plate 55B, 56B, and is electrically connected to the lead wiring 7LB through 56C.

上記金属板55A,55Bの厚さは、上記金属板56A〜56Cの厚さよりも厚い。 The thickness of the metal plate 55A, 55B is greater than the thickness of the metal plate 56A to 56C. これは、金属板55A,55Bには、半導体チップ4PH,4PLのソース電極用のパッド12S1,12S2,15S1における上記アルミ拡がり抵抗を低減する機能を持たせているためである。 This metal plate 55A, the 55B, because the semiconductor chip 4PH, at the pad 12S1,12S2,15S1 for the source electrode of the 4PL has to have a function of reducing the aluminum spreading resistance.

また、金属板55A,55Bは、金属板56A〜56Cを、半導体チップ4PH,4PLの主面から金属板55A,55Bの厚さ分だけ遠ざける機能も有している。 The metal plates 55A, 55B is a metal plate 56A to 56C, also has a semiconductor chip 4PH, metal plate 55A from the main surface of 4PL, functions away by the thickness of the 55B. これにより、金属板56A,56B,56Cの裏面を、半導体チップ4PH,4PLの主面および側面から遠ざけることができるので、金属板56A,56B,56Cの裏面の接着層11cの材料が半導体チップ4PH,4PLの側面側に漏れ難くすることができる。 Thus, the metal plates 56A, 56B, the rear surface of the 56C, the semiconductor chip 4PH, it is possible away from the main surface and side surfaces of 4PL, metal plates 56A, 56B, the material is a semiconductor chip 4PH adhesive layer 11c on the back surface of the 56C , it is possible to make it difficult to leak to the side surface side of the 4PL. このため、接着層11cの材料による半導体チップ4PH,4PLの主面(ソースS)と裏面(ドレインD)との導通不良を低減できる。 Thus, the material according to the semiconductor chip 4PH adhesive layer 11c, can reduce conduction failure between the main surface of 4PL (source S) and the back surface (drain D).

これ以外の構成は前記実施の形態11と同じである。 Other configurations are the same as the eleventh embodiment. なお、本実施の形態14においても、前記実施の形態1〜11で説明した構成を採用しても良い。 Also in the fourteenth embodiment, it may be adopted described in Embodiment 1 to 11 of the embodiment.

例えば前記実施の形態1で説明したのと同様に、半導体チップ4PLのゲートフィンガ部19G3の配置を縦長(半導体チップ4PLの短方向に長い形状)にしても良い。 For example in the same manner as the described in the first embodiment, the arrangement of the gate finger portions 19G3 of the semiconductor chip 4PL may be vertically long (long in the direction of the short sides of the semiconductor chip 4PL).

また、前記応力緩和の観点から金属板55A,55B,56A〜56Cに、その主裏面間を貫通する穴を設けても良い。 The metal plate 55A in terms of the stress relaxation, 55B, to 56A to 56C, may be a hole penetrating between the main rear surface. この場合の穴の形状は、前記実施の形態2〜6等で説明したいずれのものでも良い。 The shape of the hole of the case may be any of those described in Embodiment 2-6, etc. of the embodiment.

また、前記応力緩和の観点から、前記実施の形態2等で説明したのと同様に、金属板55A,55Bの外周や金属板56A〜56Cの第1部分56A1,56B1,56C1の外周に、前記窪み45を形成しても良い。 Also, the terms of stress relaxation, in the same manner as described in the embodiment 2 or the like, a metal plate 55A, the outer periphery of the first portion 56A1,56B1,56C1 of 55B of the outer circumference and the metal plate 56A to 56C, the it may be formed in a recess 45.

また、前記応力緩和の観点から、前記実施の形態7で説明したのと同様に、半導体チップ4PL,4PHの外周に、前記窪み50を形成しても良い。 Further, in view of the stress relaxation, in the same way as described in the seventh embodiment, the semiconductor chip 4PL, the outer periphery of 4PH, it may be formed the recess 50.

また、前記応力緩和の観点から、前記実施の形態2,8等で説明したのと同様に、金属板56A〜56Cの第2部分56A2,56B2,56C2に前記スリット46を設けて複数個に分割しても良い。 Also, it split in terms of the stress relaxation, in the same manner as described in the embodiment 2 and 8 or the like, into a plurality by providing the slit 46 in the second portion 56A2,56B2,56C2 metal plate 56A~56C it may be.

また、前記実施の形態9で説明したのと同様に、金属板55A,55Bの裏面(半導体チップ4PH,4PLの主面との対向面)や金属板56A〜56Cの裏面(金属板55A,55Bとの対向面)に、前記突起53を設けても良い。 Further, in the same manner as described in the ninth embodiment, the metal plates 55A, 55B of the back surface (the semiconductor chip 4PH, the surface facing the main surface of 4PL) or a metal plate 56A~56C the back (metal plate 55A, 55B the opposing surface) between, may be provided the projection 53.

さらに、前記実施の形態10で説明したのと同様に、半導体チップ4PLにショットキーバリアダイオードSBDを設けても良い。 Further, in the same manner as described in Embodiment 10 of the embodiment may be provided a Schottky barrier diode SBD the semiconductor chip 4PL.

(実施の形態15) (Embodiment 15)
図95は図64の半導体装置2の他の例のパッケージPAの内部を透かして見せた全体平面図、図96は図95の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図、図97は図95の半導体装置2の半導体チップ4PLの最上層を示した全体平面図、図98は図97の半導体チップ4PLの最上の配線層を示した全体平面図である。 Figure 95 is an overall plan view showing watermark inside of the package PA of another example of the semiconductor device 2 of FIG. 64, FIG. 96 is watermark interior of the package PA of disconnected metal plates 8A, 8B of Figure 95 show the overall plan view, FIG. 97 is an overall plan view showing the top layer of the semiconductor chip 4PL the semiconductor device 2 of FIG. 95, FIG. 98 is a whole plan view showing the uppermost wiring layer of the semiconductor chip 4PL in FIG. 97 is there.

なお、図95のY6−Y6線の断面図は図38と同じである。 The cross-sectional view of Y6-Y6 line in FIG. 95 is the same as FIG. 38. また、図95のX13−X13線の断面図は図61と同じである。 The cross-sectional view of the line X13-X13 in FIG. 95 is the same as FIG. 61. また、図95のY13−Y13線の断面図は図62と同じである。 The cross-sectional view of the line Y13-Y13 in FIG. 95 is the same as FIG. 62.

また、図97のX4−X4線の断面図は図17と同じである。 The cross-sectional view of the line X4-X4 in FIG. 97 is the same as FIG. 17. また、図97のY3−Y3線の断面図は図16と同じである。 Further, sectional view taken along line Y3-Y3 of FIG. 97 is the same as FIG. 16. また、図97のY4−Y4線の断面図は図19および図20と同じである。 The cross-sectional view of the line Y4-Y4 in FIG. 97 is the same as FIG. 19 and FIG. 20. さらに、図97のY15−Y15線の断面図は図70と同じである。 Furthermore, cross-sectional view of Y15-Y15 line of Fig. 97 is the same as FIG. 70. また、図97の半導体チップ4PLのゲート電極層は図69と同じなので説明を省略する。 Further, the gate electrode layer of the semiconductor chip 4PL in FIG. 97 will be omitted because it is the same as FIG. 69.

金属板8Aの外形は、前記実施の形態8の図59で説明したものと同じである。 The outer shape of the metal plate 8A is the same as that described in Figure 59 of the eighth embodiment. 金属板8Aの裏面(半導体チップ4PHの主面との対向面)には、前記実施の形態9の図60〜図63で説明したのと同様に突起53が形成されている。 The rear surface of the metal plate 8A (surface facing the main surface of the semiconductor chip 4PH) is a diagram 60 Figure 63 Similarly projection 53 as described in the ninth embodiment is formed.

金属板8Bについては、前記実施の形態9の図60〜図62等で説明したものと同じである。 For the metal plate 8B are the same as those described in such Figure 60 Figure 62 of the ninth embodiment.

本実施の形態15で異なるのは、図96に示すように、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの最上層のパッド15S1が複数個(ここでは、例えば5個)に分割されていることである。 The difference is in the form 15 of the present embodiment, as shown in FIG. 96, the uppermost layer of the pad 15S1 a plurality (here, for example, five) of the semiconductor chip 4PL power MOSQL1 for low side is formed is divided into It is that you are.

各パッド15S1は、半導体チップ4PLの短方向に沿う長さが、半導体チップ4PLの長手方向に沿う長さよりも長い長方形状とされており、半導体チップ4PLの長手方向に沿って並んで配置されている。 Each pad 15S1 is, the length along the direction of the short sides of the semiconductor chip 4PL is, are longer rectangle than longitudinally along the length of the semiconductor chip 4PL, are arranged side by side along the longitudinal direction of the semiconductor chip 4PL there. 各パッド15S1の表面には上記と同様に金属層21が形成されている。 The surface of each pad 15S1 are the same metal layer 21 is formed.

ただし、各パッド15S1は、最上層では保護膜18によって分離されているものの、前記実施の形態1〜10と同様に、図98に示すように、最上の配線層のソース配線19Sにより一体的に接続されている。 However, each pad 15S1, although are separated by the protective layer 18 is the uppermost layer, as in Embodiment 10 of the embodiment, as shown in FIG. 98, integrally with the source wiring 19S of the uppermost wiring layer It is connected.

すなわち、本実施の形態15においても、ゲートフィンガ部19G3の配置自体は、前記実施の形態1〜10と同様であり、ソース配線19Sを複数個に分離してしまうものではない。 That is, in the fifteenth embodiment, the arrangement itself of the gate finger portion 19G3 is the same as in Embodiment 10 of the embodiment, does not result in separation of the source wiring 19S into a plurality. ゲートフィンガ部19G3の一端は、半導体チップ4PLの一方の長辺(パッド15Gが配置されている側の長辺)のゲートフィンガ部19G2に一体的に接続されているが、ゲートフィンガ部19G3の他端(先端)は、半導体チップ4PLの他方の長辺のゲートフィンガ部19G2に接続されておらず、そのゲートフィンガ部19G2の手前で終端している。 One end of the gate finger portion 19G3 has been integrally connected to the gate finger portion 19G2 of one long side of the semiconductor chip 4PL (long side of the side where the pad 15G is disposed), the other gate finger portion 19G3 end (tip) is not connected to the gate finger portion 19G2 of the other long side of the semiconductor chip 4PL, and terminates short of the gate finger portion 19G2. このため、ソース配線19Sの平面形状は前記実施の形態1〜10と同様に平面櫛歯状に形成されている。 Therefore, the planar shape of the source wiring 19S are formed in the same manner in a planar comb shape and form 10 of the embodiment.

ただし、前記したように、金属板8Bを用いる構造の場合、ソース配線19Sのアルミ拡がり抵抗を下げることができる。 However, as described above, in the structure using the metal plate 8B, it is possible to reduce the aluminum spreading resistance of the source wiring 19S. また、半導体チップ4PLの外周近傍にワイヤ接続用のパッド領域を配置する必要もない。 It is also unnecessary to arrange a pad area for wire connection in the vicinity of the outer periphery of the semiconductor chip 4PL.

そこで、本実施の形態15においては、半導体チップ4PLのソース用のパッド15S1を複数個に分割し、各ゲートフィンガ部19G3の先端を可能な限り、その先端の延長線上にあるゲートフィンガ部19G2に近づけるようにしている。 Therefore, in the fifteenth embodiment, the pad 15S1 for source of the semiconductor chip 4PL divided into a plurality, as far as possible the tip of each gate finger portions 19G3, the gate finger portion 19G2 in an extension of the tip so that close.

すなわち、本実施の形態15においては、ロウサイド側の半導体チップ4PLにおける各ゲートフィンガ部19G3の終端位置を、前記実施の形態1〜10の場合よりも遠い位置まで延ばしているので、各ゲートフィンガ部19G3の長さを前記実施の形態1〜10の場合よりも長くすることができる。 That is, in the fifteenth embodiment, the end position of each gate finger portions 19G3 in a low-side side of the semiconductor chip 4PL, since extended to a position farther than in the form 10 of the embodiment, the gate finger portions the length of the 19G3 can be made longer than in the embodiment 10 of the embodiment.

このため、半導体チップ4PLのロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、スイッチング速度を向上させることができる。 Therefore, since it is possible to reduce the gate resistance of the power MOSQL1 for low side of the semiconductor chip 4PL, it is possible to improve the switching speed. したがって、非絶縁型DC−DCコンバータ1の大電流化および高周波化に対応可能となっている。 Therefore, it becomes possible to cope with large current and high frequency of non-insulated DC-DC converter 1.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 Or more, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiment, various modifications are possible without departing from the scope of the invention It goes without saying.

例えば前記実施の形態1〜15では、トレンチゲート構成のパワーMOS構成とした場合について説明したが、これに限定されるものではなくプレーナ型のパワーMOSを用いても良い。 For example, in the embodiment 15, the trench has been described for the case where the power MOS structure of the gate structure may be used by the planar type power MOS not limited thereto. この場合、基板の主面上にゲート絶縁膜を介してゲート電極が配置される。 In this case, the gate electrode is disposed via a gate insulating film on the main surface of the substrate. ゲート電極が対向する基板の主面部分にチャネルが形成される。 Gate electrode channel is formed in the main surface portion of the substrate opposite. すなわち、動作電流は基板の主面(基板の厚さ方向に対して交差する面)に沿って流れる部分を有する。 That is, the operating current has a portion that flows along the principal surface of the substrate (the surface intersecting the thickness direction of the substrate).

また、前記実施の形態1〜15では、1つの負荷LDに1つの半導体装置2が接続されている場合について説明したが、これに限定されるものではなく、例えば1つの負荷LDに対して複数個の半導体装置2が並列に接続される場合もある。 Further, in the 1-15 of the embodiment, a plurality for one but one semiconductor device 2 to the load LD has been described when connected, is not limited thereto, for example, one load LD sometimes pieces of the semiconductor device 2 are connected in parallel. このような回路システムでは、入力電源電位Vin、基準電位GNDおよび制御回路3は、複数個の半導体装置2に共通とする。 In such a circuit system, the input power supply potential Vin, the reference potential GND and the control circuit 3 is common to a plurality of semiconductor device 2. このような回路システムでは、パワーMOSQH1,QL1およびドライバ回路DR1,DR2がそれぞれ別々にパッケージングされていると、システム全体の小型化が阻害される。 In such a circuit system, the power MOS QH1, QL1 and driver circuits DR1, DR2 are separately packaged respectively, miniaturization of the whole system is inhibited. これに対して、本実施の形態で説明した構成では、パワーMOSQH1,QL1、ドライバ回路dr,DR2が同一のパッケージPAに収容されているので、システム全体を小型にすることができる。 In contrast, in the configuration described in this embodiment, the power MOS QH1, QL1, since the driver circuit dr, DR2 are accommodated in the same package PA, it can be the entire system compact.

また、前記実施の形態11等では、ロウサイド側の半導体チップ4PLの主面のパッド15S1を櫛歯状に形成した場合について説明したが、これに限定されるものではなく、前記実施の形態15と同様に(同様の理由で)、最上層のパッド15S1を複数に分割しても良い。 Further, in the embodiments 11 and the like, but the pad 15S1 of the main surface of the low-side side of the semiconductor chip 4PL been described as being formed in a comb shape, is not limited thereto, and the fifteenth embodiment Similarly (for the same reason), it may be divided uppermost pad 15S1 multiple. この場合、複数のパッド15S1の各々は、半導体チップ4PLの長手方向に沿って長い長方形状に形成されており、その各々の長辺が沿う状態で半導体チップ4PLの短方向に沿って並んで配置される。 In this case, each of the plurality of pads 15S1 is formed in a long rectangular shape along the longitudinal direction of the semiconductor chip 4PL, arranged along the short direction of the semiconductor chip 4PL state along the long side of each It is. ただし、この場合も各パッド15S1は、最上層では保護膜18によって分離されているものの、前記実施の形態15と同様に、最上の配線層のソース配線19Sにより一体的に接続されている。 However, in this case the pad is also the 15S1, although are separated by the protective layer 18 is the uppermost layer, similarly to the fifteenth embodiment, it is integrally connected by the source wiring 19S of the uppermost wiring layer. このような構成によれば、前記実施の形態11の場合よりもロウサイド側の半導体チップ4PLにおける各ゲートフィンガ部19G3の長さを前記実施の形態11の場合よりも長くすることができる。 According to such a configuration, it can be made longer than the length of each gate finger portions 19G3 in the low side of the semiconductor chip 4PL than in the embodiment 11 of the embodiment 11. このため、半導体チップ4PLのロウサイド用のパワーMOSQL1のゲート抵抗をさらに低減できるので、スイッチング速度をさらに向上させることができる。 Therefore, it is possible to further reduce the gate resistance of the power MOSQL1 for low side of the semiconductor chip 4PL, it is possible to further improve the switching speed. したがって、非絶縁型DC−DCコンバータ1の大電流化および高周波化に対応可能となっている。 Therefore, it becomes possible to cope with large current and high frequency of non-insulated DC-DC converter 1.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータまたはゲーム機等のような電子機器の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばネットワーク電源システムに用いるDC−DCコンバータにも適用できる。 The case of applying the invention made by the present inventors that the background and became a FIELD desktop personal computers, the power supply circuit of an electronic device such as a notebook personal computer or a game machine in the above description has been described, it can be variously applied is not limited thereto, can also be applied to DC-DC converter used, for example, in a network power supply system.

本発明は、半導体装置の製造業に適用できる。 The present invention is applicable to the semiconductor device manufacturing industry.

1 非絶縁型DC−DCコンバータ 2 半導体装置 3 制御回路4D 半導体チップ(第3半導体チップ) 1 non-insulated DC-DC converter 2 semiconductor device 3 control circuit 4D semiconductor chip (third semiconductor chip)
4PH 半導体チップ(第1半導体チップ) 4PH semiconductor chip (first semiconductor chip)
4PL 半導体チップ(第2半導体チップ) 4PL semiconductor chip (second semiconductor chip)
4S 半導体基板4S1 半導体層4S2 エピタキシャル層 7 リードフレーム7D1,7D2,7D3 ダイパッド(チップ搭載部) 4S semiconductor substrate 4S1 semiconductor layer 4S2 epitaxial layer 7 leadframe 7D1,7D2,7D3 die pad (chip mounting portion)
7L,7L1,7L2,7L3,7L4,7L5 リード(外部端子) 7L, 7L1,7L2,7L3,7L4,7L5 lead (external terminal)
7LB リード配線(配線部) 7LB lead wire (wiring portion)
8 金属板フレーム8A 金属板(第1金属板) 8 metal plate frame 8A metal plate (first metal plate)
8A1 第1部分8A2 第2部分8A3 吊り部8B 金属板(第2金属板) 8A1 first portion 8A2 second portion 8A3 hanging portion 8B metal plate (second metal plate)
8B1 第1部分8B2 第2部分8B3 第3部分8B4 第4部分8C 金属板8D 金属板8E 金属板8E1 第1部分8E2 第2部分8E3 第3部分8E4 第4部分 9 メッキ層11a〜11c 接着層12G ボンディングパッド12S1,12S2 ボンディングパッド(第1ソース電極領域) 8B1 first portion 8B2 second portion 8B3 third portion 8B4 fourth portion 8C metal plate 8D metal plate 8E metal plate 8E1 first portion 8E2 second portion 8E3 third portion 8E4 fourth portion 9 plating layer 11a~11c adhesive layer 12G bonding pads 12S1,12S2 bonding pad (first source electrode region)
12S3 ボンディングパッド(第2ソース電極領域) 12S3 bonding pad (second source electrode region)
13A,13B,13C,13D,13E,13F ボンディングパッド15G ボンディングパッド15S1 ボンディングパッド(第3ソース電極領域) 13A, 13B, 13C, 13D, 13E, 13F bonding pads 15G bonding pads 15S1 bonding pads (third source electrode region)
15S2 ボンディングパッド(第4ソース電極領域) 15S2 bonding pad (fourth source electrode region)
18 保護膜19G ゲート配線19G1 ゲートパッド部19G2,19G3 ゲートフィンガ部19S ソース配線20a〜20d 開口部21,21a,21b 金属層22G1,22G2 ゲート配線22G3 ゲート電極25 フィールド絶縁膜26 半導体領域27 半導体領域30 溝31 ゲート絶縁膜32 絶縁膜33a,33b,33c コンタクトホール35 半導体領域38 配線基板39a〜39e 配線40L リード45 窪み46 スリット47A,47B,47C 穴48A 凹み48B 凹み50 窪み51 ダイシングテープ52A ダイシングソー52B ダイシングソー53 突起55A 金属板(第1金属板) 18 protective film 19G gate wiring 19G1 gate pad portion 19G2,19G3 gate finger portion 19S source wiring 20a~20d openings 21, 21a, 21b metallic layer 22G1,22G2 gate wiring 22G3 gate electrode 25 field insulating film 26 the semiconductor regions 27 the semiconductor region 30 groove 31 gate insulating film 32 insulating film 33a, 33b, 33c contact holes 35 semiconductor region 38 wiring board 39a~39e wiring 40L lead 45 recess 46 slit 47A, 47B, 47C hole 48A recessed 48B recess 50 recess 51 dicing tape 52A dicing saw 52B dicing saw 53 projecting 55A metal plate (first metal plate)
55B 金属板(第2金属板) 55B metal plate (second metal plate)
56A 金属板(第3金属板) 56A metal plate (the third metal plate)
56B 金属板(第4金属板) 56B the metal plate (the fourth metal plate)
56C 金属板(第5金属板) 56C metal plate (fifth metal plate)
LD 負荷QH1,QL1 パワーMOS・FET(パワートランジスタ) LD load QH1, QL1 power MOS · FET (power transistor)
Cin 入力コンデンサCout 出力コンデンサ L コイルDR1,DR2 ドライバ回路 D ドレイン S ソースIM 位置決め用のテーパVIN 入力電源ET1 端子(第1電源端子) Cin input capacitor Cout output capacitor L coil DR1, DR2 driver circuit D drain S tapered VIN input power ET1 terminal of the source IM positioning (first power supply terminal)
ET2 端子(第2電源端子) ET2 terminal (second power supply terminal)
N 出力ノードDp1,Dp2 寄生ダイオードTon パルス幅 T パルス周期PA パッケージ(封止体) N output nodes Dp1, Dp2 parasitic diode Ton pulse width T pulse period PA package (sealing body)
PB,PC,PD,PE,PF,PG パッケージPWL1 p型ウエルBE 裏面電極WA ボンディングワイヤWB ボンディングワイヤCA,CB,CC チップ部品SBD ショットキーバリアダイオードLU 単位領域MU 単位領域 PB, PC, PD, PE, PF, PG package PWL1 p-type well BE backside electrode WA bonding wires WB bonding wire CA, CB, CC chip component SBD Schottky barrier diode LU unit area MU unit area

Claims (8)

  1. 導電体からなる第1、第2、第3チップ搭載部と、 First, second made of a conductor, and a third chip mounting portion,
    前記第1、第2、第3チップ搭載部の周囲に配置された複数の外部端子と、 Said first and second plurality of external terminals arranged around the third chip mounting portion,
    第1電界効果トランジスタを含む第1半導体チップと、 A first semiconductor chip including a first field effect transistor,
    第2電界効果トランジスタを含む第2半導体チップと、 A second semiconductor chip including a second field effect transistor,
    前記第1、第2電界効果トランジスタを駆動する回路を含む第3半導体チップと、 Said first, third semiconductor chip including a circuit for driving the second field effect transistor,
    前記第1、第2、第3チップ搭載部の一部、前記複数の外部端子の一部および前記第1、第2、第3半導体チップを覆う封止体とを備え、 It said first, second, part of the third chip mounting portion, and a sealing member covering the plurality of part and the first external terminal, second, third semiconductor chip,
    前記第1、第2、第3半導体チップは、それぞれ前記第1、第2、第3チップ搭載部上に配置され、 It said first, second, third semiconductor chip, wherein each first, second, are located on the third chip mounting portion,
    前記複数の外部端子は、 Said plurality of external terminals,
    前記第1電界効果トランジスタのドレインに第1電源を供給する第1電源端子と、 A first power supply terminal for supplying a first power source to the drain of said first field effect transistor,
    前記第2電界効果トランジスタのソースに、前記第1電源よりも電位の低い第2電源を供給する第2電源端子とを備え、 A source of the second field effect transistor, and a second power supply terminal for supplying a second power lower potential than said first power supply,
    前記第1電界効果トランジスタのソースと、前記第2電界効果トランジスタのドレインとを電気的に接続する第1金属板と、 And a source of the first field effect transistor, a first metal plate for electrically connecting the drain of the second field effect transistor,
    前記第2半導体チップ上から前記第2電源端子に向かって延びるように配置され、前記第2電界効果トランジスタのソースと、前記第2電源端子とを電気的に接続する第2金属板とを備え、 The second is arranged so as to extend toward the second power supply terminal from the semiconductor chip, and the source of the second field effect transistor, a second metal plate for electrically connecting the second power supply terminal, the provided,
    前記第2金属板は、前記第2半導体チップ上に配置され、前記第2半導体チップ上のソース電極パッドに接続される第1部分、および前記第1部分から前記第2電源端子に向かって延びる第2部分を有し、 The second metal plate is disposed on the second semiconductor chip, extending toward the first portion connected to the source electrode pad on the second semiconductor chip, and said second power supply terminal from said first portion a second portion,
    前記第2金属板の前記第1部分には、開口部が形成され、かつ前記第2金属板の前記第1部分の前記開口部の周囲の部分は一体的に接続され、電気的に接続されている半導体装置。 Wherein the first portion of the second metal plate, an opening is formed, and the periphery portion of the opening of the first portion of the second metal plate is integrally connected, it is electrically connected in which the semiconductor device.
  2. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第2金属板の前記第1部分は、導電性の接着層を介して前記第2半導体チップ上の前記ソース電極パッドに接続されており、 The first portion of the second metal plate is connected to the source electrode pad on the second semiconductor chip via a conductive adhesive layer,
    前記第2金属板の前記開口部内には前記接着層の一部が入り込んでいる半導体装置。 The semiconductor device has entered a part of the adhesive layer in said opening of said second metal plate.
  3. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記開口部は、前記第2金属板の上下面を貫通する円形状の穴である半導体装置。 The opening, the semiconductor device is a circular hole through the upper and lower surfaces of the second metal plate.
  4. 請求項1 記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第2金属板に、複数の前記開口部が形成されている半導体装置。 Wherein the second metal plate, a semi-conductor device that has a plurality of the opening is formed.
  5. 請求項1 記載の半導体装置において、 The semiconductor device according to claim 1,
    前記封止体は、第1側面と、前記第1側面に対向する第2側面と、前記第1側面および前記第2側面との間に設けられた第3側面と、前記第3側面に対向する第4側面とを有し、 The encapsulant includes a first side, a second side opposite the first side, a third side surface disposed between the first side and the second side face, opposite said third side and a fourth side surfaces,
    前記第2電源端子の1つは、前記第1側面から露出し、 One of the second power supply terminal is exposed from the first side surface,
    前記第2電源端子の他の1つは、前記第3側面から露出し、 Another one of the second power supply terminal is exposed from the third side,
    前記第2金属板は、前記第1部分から前記第2電源端子の1つに向かって延びる第2部分、および前記第1部分から前記第2電源端子の他の一つに向かって延びる第3部分をさらに有する半導体装置。 The second metal plate extends toward a second portion extending toward the one of the previous SL said second power supply terminal from the first portion, and from the first portion to another one of said second power supply terminal first 3 the semiconductor device further have a portion.
  6. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第1部分は、前記第2半導体チップ上の前記ソース電極パッドの面積よりも小さい半導体装置。 Wherein the first portion is smaller semiconductor device than the area of the source electrode pads on the second semiconductor chip.
  7. 導電体からなるチップ搭載部と、 A chip mounting part made of a conductor,
    前記チップ搭載部の周囲に配置された外部端子と、 And external terminals arranged around the chip mounting portion,
    前記チップ搭載部上に搭載され、電界効果トランジスタを含む半導体チップと、 Wherein mounted on the chip mounting portion, a semiconductor chip including a field effect transistor,
    前記半導体チップの前記電界効果トランジスタのソースと、前記外部端子とを電気的に接続する金属板と、 And a source of the field effect transistor of the semiconductor chip, and a metal plate for electrically connecting the external terminals,
    前記チップ搭載部の一部、前記外部端子の一部、前記半導体チップ、および前記金属板を覆う封止体と、を備え、 Some of the chip mounting portion, a portion of said external terminals, and a sealing member covering said semiconductor chip, and said metal plate,
    前記金属板は、前記半導体チップ上に配置され、前記半導体チップ上のソース電極パッドに接続される第1部分、および前記第1部分から前記外部端子に向かって延びる第2部分を有し、 The metal plate, the disposed on the semiconductor chip, the first portion connected to the source electrode pad on the semiconductor chip, and a second portion from said first portion extends toward said external terminal,
    前記金属板の前記第1部分には、開口部が形成され、かつ前記金属板の前記第1部分の前記開口部の周囲の部分は一体的に接続され、電気的に接続されている半導体装置。 The first portion of the metal plate, an opening is formed, and the periphery portion of the opening of the first portion of the metal plate are integrally connected, the semiconductor device is electrically connected .
  8. 請求項7に記載の半導体装置において、 The semiconductor device according to claim 7,
    前記第1部分は、前記半導体チップ上の前記ソース電極パッドの面積よりも小さい半導体装置。 Wherein the first portion is smaller semiconductor device than the area of the source electrode pad on the semiconductor chip.
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* Cited by examiner, † Cited by third party
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JPH07118514B2 (en) * 1989-04-24 1995-12-18 株式会社東芝 Solder bump type semiconductor device
JPH0936186A (en) * 1995-07-24 1997-02-07 Hitachi Ltd Power semiconductor module and its mounting method
JP2001068587A (en) * 1999-08-25 2001-03-16 Hitachi Ltd Semiconductor device
WO2001015230A1 (en) * 1999-08-25 2001-03-01 Hitachi, Ltd. Electronic device
JP4226200B2 (en) * 2000-07-25 2009-02-18 三菱電機株式会社 Semiconductor device and manufacturing method thereof
JP4085768B2 (en) * 2002-10-08 2008-05-14 トヨタ自動車株式会社 Soldering method of the upper electrode, power module, and an upper electrode
JP4173751B2 (en) * 2003-02-28 2008-10-29 株式会社ルネサステクノロジ Semiconductor device
JP2005217072A (en) * 2004-01-28 2005-08-11 Renesas Technology Corp Semiconductor device
JP4489485B2 (en) * 2004-03-31 2010-06-23 株式会社ルネサステクノロジ Semiconductor device
JP4565879B2 (en) * 2004-04-19 2010-10-20 ルネサスエレクトロニクス株式会社 Semiconductor device

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