JP2012227692A - Pwm signal generation device - Google Patents
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Abstract
Description
本発明は、ＰＷＭ信号生成装置に関し、特に、複写機やプリンタに搭載される、モーター制御や画像制御等の制御用ＡＳＩＣの省電力技術に関する。 The present invention relates to a PWM signal generation apparatus, and more particularly, to a power saving technique of a control ASIC for motor control, image control, and the like mounted in a copying machine or a printer.
従来、ＰＷＭ信号生成回路では、クロック信号の片エッジをトリガとし、そのクロック信号の１周期をＰＷＭ信号の分解能の最小単位としてカウンタ回路でカウントし、ＰＷＭ信号のＯＮ／ＯＦＦ時間を制御する技術が提案されている（特許文献１、２参照）。
Conventionally, in a PWM signal generation circuit, one edge of a clock signal is used as a trigger, and one cycle of the clock signal is counted by a counter circuit as a minimum unit of resolution of the PWM signal, and the ON / OFF time of the PWM signal is controlled. It has been proposed (see
図１５は、従来のＰＷＭ信号生成装置の概略構成を示すブロック図である。 FIG. 15 is a block diagram showing a schematic configuration of a conventional PWM signal generation device.
図１５において、カウンタ１０１は、自走のｎビット（一般的にはニブルの整数倍）で構成されたバイナリカウンタである。レジスタ（ＡＣＣ）１０２は、カウンタ１０１と同一ビット長（レジスタ長）で構成されたレジスタである。
In FIG. 15, a
デジタルコンパレータ１０５は、カウンタ１０１、レジスタ１０２のそれぞれに対応するＬＳＢ（Least Significant Bit）からＭＳＢ（Most Significant Bit）をビット毎に比較する。そして、全ビットの値が一致したときにデジタルコンパレータ１０５の出力が「１」となる。その出力「１」は、信号線１１０に出力され、Ｔフリップフロップ（ＴＦＦ）１０６のＴ入力端子に供給され、また、同時にＣＰＵ１０４の割り込み入力端子に供給される。
The
ＲＯＭ１０３には、ＣＰＵ１０４により実行されるプログラムやデータが格納されている。ＣＰＵ１０４は、レジスタ１０２の出力信号を信号線１０９を介して入力する。また、ＣＰＵ１０４は、信号線１１２を介してレジスタ１０２に接続されている。
The
クロック信号は、信号線１０７を介して、カウンタ１０１、ＣＰＵ１０４、及びデジタルコンパレータ１０５に供給されている。カウンタ１０１の制御信号入力端子Ｒは、信号線１１３を介して、ＣＰＵ１０４の制御信号出力端子に接続されている。
The clock signal is supplied to the
ＣＰＵ１０４がシステム動作可能な状態になると、ＲＯＭ１０３からＰＷＭ信号の制御情報、例えば、生成するＰＷＭ信号波形のＬレベルの期間のデータを取り出し、レジスタ１０２にセットする。次に、ＣＰＵ１０４は、信号線１１３を通じて、カウンタ１０１にカウント開始情報を送出する。カウンタ１０１は、信号線１０７を介して入力されるクロック信号に同期してカウントアップする。デジタルコンパレータ１０５は、カウンタ１０１のカウンタ値とレジスタ１０２にセットされたデータとの一致を検出すると、信号線１１０上に「１」の信号を出力する。なお、ＣＰＵ１０４は、予め信号線１１４を通じてクリア信号をＴＦＦ１０６に送り、ＴＦＦ１０６をリセットしておく。
When the
デジタルコンパレータ１０５から信号線１１０を介してＴＦＦ１０６に「１」の信号が入力されると、ＴＦＦ１０６の出力信号が反転し、出力端子１１１の信号状態が「Ｌ」から「Ｈ」に変化する。一方、デジタルコンパレータ１０５から信号線１１０上に出力された「１」の信号は、割り込み信号として、ＣＰＵ１０４の割り込み信号入力端子に供給される。ＣＰＵ１０４は、その割り込み信号を検出し、ＲＯＭ１０３から、ＰＷＭ信号の波形を新たに生成するためのＨレベルの期間のデータを取り出す。そして、ＣＰＵ１０４は、ＲＯＭ１０３から取り出されたＨレベルの期間のデータと、信号線１０９を介してレジスタ１０２から入力されるレジスタデータとの和をとり、その結果をレジスタ１０２に再設定する。その際、和のキャリーは切り捨てられる。そして、上述したデジタルコンパレータ１０５による比較動作が繰り返され、カウンタ値とデータが一致するとＴＦＦ１０６の出力信号が反転する。そして、ＣＰＵ１０４は、次のＬレベルの期間のデータをＲＯＭ１０３から読み出してレジスタ１０２に設定する。以上の動作を繰り返すことで、出力端子１１１には所望の信号が出力される。
When a signal “1” is input from the
上記従来のＰＷＭ信号生成装置では、ＰＷＭ信号の分解能を倍にしようとすると、原発クロック信号も倍にし、且つカウンタやＰＷＭ信号生成装置内に１ビットの追加分解能分の回路を追加する必要がある。その結果、ＰＷＭ信号生成装置内のＰＷＭ信号生成回路で消費される電力が倍以上になってしまう。 In the conventional PWM signal generation device, if the resolution of the PWM signal is to be doubled, it is also necessary to double the primary clock signal and add a circuit for an additional resolution of 1 bit in the counter or the PWM signal generation device. . As a result, the power consumed by the PWM signal generation circuit in the PWM signal generation device is more than doubled.
また、ＰＷＭ信号生成回路を特に高速にする場合は、例えば、トグル動作のフリップフロップによるカウンタを、シフトレジスタ的に動作するリングカウンタ構成に設計変更する工夫が必要となる。 Further, when making the PWM signal generation circuit particularly high speed, for example, it is necessary to devise a design change to a ring counter configuration in which a counter using a toggle flip-flop operates like a shift register.
本発明は、上記問題に鑑みて成されたものであり、基準クロックを倍の周波数にすることなく、簡単な回路でＰＷＭ信号の分解能を倍にして出力することができると共に、消費電力を低減することが可能なＰＷＭ信号生成装置を提供することを目的とする。 The present invention has been made in view of the above problems, and can double the output of the PWM signal with a simple circuit without reducing the reference clock frequency and reduce power consumption. An object of the present invention is to provide a PWM signal generation apparatus capable of performing the above.
上記目的を達成するために、本発明のＰＷＭ信号生成装置は、入力されるクロック信号で動作するＰＷＭ信号生成装置において、前記クロック信号の立ち上がりクロックに応じてＰＷＭ信号を出力する第１のＰＷＭ出力制御回路と、前記クロック信号の立ち上がりクロックとは異なる立ち下がりクロックに応じてＰＷＭ信号を出力する第２のＰＷＭ出力制御回路と、前記第１のＰＷＭ出力制御回路と前記第２のＰＷＭ出力制御回路の出力を切り替える切替回路とを備えることを特徴とする。 In order to achieve the above object, a PWM signal generation device according to the present invention is a first PWM output that outputs a PWM signal in response to a rising clock of the clock signal in a PWM signal generation device that operates with an input clock signal. A control circuit; a second PWM output control circuit that outputs a PWM signal in response to a falling clock different from a rising clock of the clock signal; the first PWM output control circuit; and the second PWM output control circuit. And a switching circuit for switching the output of.
本発明によれば、基準クロックを倍の周波数にすることなく、ＰＷＭ信号の分解能を倍にして出力することができると共に、消費電力を低減することが可能となる。また、高価な高速動作用の専用回路を用いなくとも回路の高速化を図ることができ、コスト削減効果も生じる。 According to the present invention, the resolution of the PWM signal can be doubled and output without making the reference clock double the frequency, and the power consumption can be reduced. In addition, the speed of the circuit can be increased without using an expensive dedicated circuit for high-speed operation, resulting in a cost reduction effect.
以下、本発明の実施の形態を図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＰＷＭ信号生成装置の概略構成を示す図である。
[First Embodiment]
FIG. 1 is a diagram illustrating a schematic configuration of a PWM signal generation device according to a first embodiment of the present invention.
図１に示すＰＷＭ信号生成装置は、図１５に示す従来のＰＷＭ信号生成装置に対して、インバータ１５０、ＴＦＦ１５１、セレクタ１５２が追加されている。また、ＣＰＵ１０４による処理が追加され、さらにＴＦＦ１０６が同期型ＴＦＦに変更されている。
The PWM signal generation device shown in FIG. 1 has an
インバータ１５０の入力端子は信号線１０７に接続され、インバータ１５０の出力端子がＴＦＦ１５１のクロック信号入力端子に接続されている。ＴＦＦ１５１のリセット端子は信号線１１４に接続され、ＴＦＦ１５１のＱ出力端子はセレクタ１５２の一方の入力端子に接続されている。
The input terminal of the
セレクタ１５２の他方の入力端子はＴＦＦ１０６のＱ出力端子に接続され、セレクタ１５２の出力端子は出力端子１１１に接続されている。セレクタ１５２の制御信号入力端子は、ＣＰＵ１０４の制御信号出力端子に接続されている。ＴＦＦ１０６のクロック信号入力端子は、信号線１０７に接続されている。ＴＦＦ１５１，１０６のＴ入力端子は、共に信号線１１０に接続されている。
The other input terminal of the
ＲＯＭ１０３に格納されたオンタイム情報、オフタイム情報のＬＳＢ（Least Significant Bit）は、立ち上がりクロックまたは立下りクロックで制御された回路を切り替えるための情報である。すなわちＬＳＢ情報が「０」のとき、ＴＦＦ１０６のＱ出力が出力端子１１１に出力され、ＬＳＢ情報が「１」のときはＴＦＦ１５１のＱ出力が出力端子１１１に出力されるように動作するように制御するための情報である。ＬＳＢ情報が０のとき、ＰＷＭ信号生成装置は従来例とほぼ同じ動作をするが、ＴＦＦ１０６の出力信号がセレクタ１５２の出力に出力され、かつ、ＴＦＦ１０６の出力信号が信号線１０７のクロック信号の立ち上がりに同期して出力される点が異なる。
LSB (Least Significant Bit) of on-time information and off-time information stored in the
一方、ＬＳＢ情報が「１」のときは、その逆相クロック信号で制御された回路からの信号が選ばれ出力されるモードとなる。この場合、ＣＰＵ１０４は、ＴＦＦ１５１のＱ出力信号がセレクタ１５２を介して出力端子１１１に出力されるように、予めセレクタ１５２に制御信号を送出する。そのため、従来例（ＬＳＢ情報が「０」のとき）に対して、出力端子１１１の出力信号が半クロック信号分ずれて出力される。
On the other hand, when the LSB information is “1”, a mode is selected in which a signal from a circuit controlled by the opposite phase clock signal is selected and output. In this case, the
なお、数値演算的には、ＬＳＢの加算で桁上げが生じる場合、その桁上げ情報を、ＣＰＵ１０４が、それ以降に加算するＬＳＢを除くオンタイム情報、オフタイム情報に１加算等の演算処理を施すことで、生成するＰＷＭ信号で誤差が生じないように補正を行う。
In terms of numerical calculation, when a carry is generated by addition of LSB, the carry information is subjected to a calculation process such as adding 1 to the on-time information and off-time information excluding LSB added by the
本実施形態では、回路の構成から、その１加算演算処理が必要な条件が、ＬＳＢ毎の加算結果が「０」から「１」になったとき実施する構成となっている。当然、ＴＦＦ１５１は、ＴＦＦ１０６と同時に初期化されているものとする。
In the present embodiment, the condition for which the 1 addition operation processing is necessary is performed from the circuit configuration when the addition result for each LSB is changed from “0” to “1”. Naturally, the
図２は、本発明の第１の実施形態に係るＰＷＭ信号生成装置の具体的な回路構成例を示す図である。 FIG. 2 is a diagram illustrating a specific circuit configuration example of the PWM signal generation device according to the first embodiment of the present invention.
図２のカウンタ１は図１のカウンタ１０１に対応し、レジスタ２は図１のレジスタ１０２に対応する。また、コンパレータ３は図１のデジタルコンパレータ１０５に対応し、インバータ１９がインバータ１５０に対応する。さらに、ＴＦＦ１２がＴＦＦ１５１に対応し、ＴＦＦ１１がＴＦＦ１０６に対応する。
The
図２の回路を簡単に説明すると、フリーランカウンタの値とレジスタ値をクロック信号のカウント毎に比較し、それらの値が一致するタイミングで、一致したときのレジスタ値にオンタイム情報とオフタイム情報を交互にアダー１４で加算する。そして、それをレジスタに再設定する。また、それらの値が一致するタイミング毎にＴＦＦ１１，１２のＱ出力信号はトグルする。なお、本実施形態では、簡単のために２進フリーランカウンタを用いるが、それら以外のカウンタ等を用いてもよい。
The circuit of FIG. 2 will be briefly explained. The value of the free-run counter and the register value are compared for each count of the clock signal, and the on-time information and the off-time are added to the register value when the values match. Information is alternately added by the
フリーランカウンタ値とレジスタ値が一致するタイミングでトグルするＴＦＦとして、クロック信号の立ち上がりでトグルするＴＦＦ１１（第１のＰＷＭ出力制御回路）、クロック信号の立ち下りでトグルするＴＦＦ１２（第２のＰＷＭ出力制御回路）を利用する。逆相クロック信号でＰＷＭ信号が出力すべきタイミングでは、クロック信号の立ち下りでトグルするレジスタの出力をＰＷＭ出力信号として選択する。一方、正相クロック信号でＰＷＭ信号が出力すべきタイミングでは、クロック信号の立ち上がりでトグルするレジスタの出力をＰＷＭ出力信号として選択する。このようにＰＷＭ信号の出力を所定のタイミングで切り替える（切替回路）。切り替えタイミングは、タイミング回路１７，１８で作られた情報を基に設定される。具体的には、ＰＷＭデータとして与えられたオンタイム情報及びオフタイム情報のＬＳＢ情報を、逆相クロック信号でＰＷＭ信号が出力すべきタイミングか、正相クロック信号でＰＷＭ信号が出力すべきタイミングかを指示する情報とする。そして、与えられたオンタイム情報及びオフタイム情報をビット毎で加算し、そのＬＳＢの加算結果が０のときは、クロック信号の立ち上がりでトグルするＴＦＦの出力をＰＷＭ出力信号として選択するように動作させる。一方、加算結果が「１」のときは、クロック信号の立ち下がりでトグルするＴＦＦの出力をＰＷＭ出力信号として選択するように動作させる。
As TFFs that toggle when the free-run counter value coincides with the register value, TFF11 (first PWM output control circuit) that toggles at the rising edge of the clock signal, and TFF12 (second PWM output) that toggles at the falling edge of the clock signal Control circuit). At the timing when the PWM signal should be output by the reverse phase clock signal, the output of the register that toggles at the falling edge of the clock signal is selected as the PWM output signal. On the other hand, at the timing when the PWM signal should be output with the positive phase clock signal, the output of the register that toggles at the rising edge of the clock signal is selected as the PWM output signal. In this way, the output of the PWM signal is switched at a predetermined timing (switching circuit). The switching timing is set based on information created by the timing
また、ＬＳＢの加算結果が「０」から「１」に変化したとき、「１」の値を余計にレジスタ２に加算することで（オンタイム情報、オフタイム情報をレジスタに加算するタイミングで）、ＰＷＭ信号と制御データの対応が正しく取れるようにデータが補正される。 Also, when the LSB addition result changes from “0” to “1”, the value “1” is added to the register 2 (at the timing when the on-time information and off-time information are added to the register). The data is corrected so that the correspondence between the PWM signal and the control data can be correctly taken.
本実施形態では、アダーでＰＷＭのオンタイム、オフタイム情報を逐次加算し、その加算結果とカウンタ値が一致するタイミングで次のＰＷＭ信号の変化タイミングを決める様にＰＷＭ回路が構成されている。そのため、その最小ビット同志の加算でも、必要な桁上げをして上位ビットにキャリー情報を桁上げしないと、正しいＰＷＭ信号が生成されなくなる。 In this embodiment, the PWM circuit is configured such that PWM on-time and off-time information are sequentially added by an adder, and the change timing of the next PWM signal is determined at the timing when the addition result matches the counter value. Therefore, even in the addition of the minimum bits, a correct PWM signal cannot be generated unless the necessary carry is carried and carry information is carried to the upper bits.
本実施形態では、最小ビット毎の加算結果が「０」から「１」に変化したタイミングで、上位ＰＷＭデータにさらに１加算情報を加えることで、正しいＰＷＭ信号を生成できる回路構成となっている。 In this embodiment, the circuit configuration is such that a correct PWM signal can be generated by adding 1 addition information to the upper PWM data at the timing when the addition result for each minimum bit changes from “0” to “1”. .
次に、図２のＰＷＭ信号生成回路の具体的な動作について説明する。 Next, a specific operation of the PWM signal generation circuit of FIG. 2 will be described.
図２において、カウンタ１は、Ｎビットのフリーランバイナリカウンタである。レジスタ２は、カウンタ１と同じビット幅Ｎのレジスタであり、ビット毎にコンパレータ３で比較され、その全ビット値が一致したとき、その出力信号が「１」となるように動作する。コンパレータ３の出力端子は、ＴＦＦ１１，１２のＴ入力端子及びＤＦＦ４のＤ入力端子に接続されている。ＴＦＦ１１，１２は、Ｔ入力端子の入力信号が「１」のとき、及びクロック信号入力端子の入力信号が「Ｌ」から「Ｈ」に立ち上がるときに、その出力信号が反転するように動作する（第１の出力反転手段、第２の出力反転手段）。
In FIG. 2,
ＴＦＦ１１のクロック信号入力端子はＣＬＫ＿ＩＮ端子２０に接続され、クロック信号が入力される。インバータ１９の入力端子も、ＣＬＫ＿ＩＮ端子２０に接続されている。ＴＦＦ１２のクロック信号入力端子は、インバータ１９の出力端子に接続され、ＣＬＫ＿ＩＮ端子２０に入力されるクロック信号が反転入力される。
The clock signal input terminal of the
ＣＬＫ＿ＩＮ端子２０は、同時にカウンタ１のクロック信号入力端子に接続され、さらに、ＤＦＦ４のクロック信号入力端子に接続されている。ＴＦＦ１１，１２のＱ出力端子は、それぞれセレクタ１３の入力端子に接続されている。
The
セレクタ１３の出力端子は、ＰＷＭＯＵＴ端子２１に接続されている。そして、ＴＦＦ１１，１２のＱ出力信号は、セレクタ１３の選択制御端子に印加されるクロック選択信号によってどちらかが選択されて、ＰＷＭＯＵＴ端子２１に出力される。セレクタ１３の選択制御端子は、タイミング回路１８の制御信号出力端子に接続されている。タイミング回路１８の制御信号出力端子は、後述する図３のＯＵＴＳＥＬ１端子２１０に相当する。ＴＦＦ１１のＱ出力端子は、さらにＤＦＦ１０のＤ入力端子に接続されている。
The output terminal of the
図３は、図２のタイミング回路１７，１８の概略構成を示す図である。
FIG. 3 is a diagram showing a schematic configuration of the timing
タイミング回路１７は、ＸＯＲゲート２０１と、ＤＦＦ２０２と、ＡＮＤゲート２０４とを備える。ＸＯＲゲート２０１の一方の入力端子はＤＦＦ２０２のＱ出力端子に接続され、ＸＯＲゲート２０１の他方の入力端子２０５は、図２のセレクタ８の出力端子に接続されている。そして、ＸＯＲゲート２０１の出力端子は、ＤＦＦ２０２のＤ入力端子と、ＡＮＤゲート２０４の一方の入力端子と、タイミング回路１８内のＤＦＦ２０８のＤ入力端子に接続されている。
The
ＤＦＦ２０２のクロック信号入力端子は、クロック信号入力端子２０６に接続され、図２のＤＦＦ５のＱ出力端子に接続されている。ＤＦＦ２０２のＱバー出力端子は、ＡＮＤゲート２０４の他方の入力端子に接続されている。ＡＮＤゲート２０４の出力端子２０７は、図２のセレクタ１６の制御信号入力端子に接続されている。
The clock signal input terminal of the
タイミング回路１８は、ＤＦＦ２０８で構成される回路である。ＤＦＦ２０８のＱ出力端子は、ＯＵＴＳＥＬ１端子２１０に接続されている。ＤＦＦ２０８のクロック信号入力端子は、ＣＰ端子２０９に接続され、図２のＤＦＦ４のＱ出力端子に接続されている。
The
図２に戻り、ＤＦＦ４のＱ出力端子は、さらにレジスタ２のクロック信号入力端子と、ＤＦＦ５のＤ入力端子に接続されている。
Returning to FIG. 2, the Q output terminal of the
ＤＦＦ５のＱ出力端子は、ＤＦＦ１０のクロック信号入力端子に接続されている。ＤＦＦ５のクロック信号入力端子は、ＣＬＫ＿ＩＮ端子２０に接続されている。なお、ＤＦＦ５はクロックの立下りで動作するＤＦＦで、クロック信号の立ち下がり毎にＤ入力の信号がＱ出力端子に出力するように動作する。
The Q output terminal of the
オフタイムレジスタ６及びオンタイムレジスタ７は、ＰＷＭを生成するための波形データ入力用レジスタであり、それぞれのＬＳＢの１ビットの信号がセレクタ８の入力端子にそれぞれ入力される。セレクタ８は、その選択信号入力端子の入力信号に応じて、オフタイムレジスタ６及びオンタイムレジスタ７から入力されたＬＳＢ信号のいずれか一方を選択して、その出力端子から出力する。
The off-
一方、オフタイムレジスタ６及びオンタイムレジスタ７のＬＳＢを除く上位ビットの信号は、セレクタ９の入力端子にそれぞれ入力される。セレクタ９は、選択信号入力端子の入力信号に応じて、オフタイムレジスタ６及びオンタイムレジスタ７から入力された、ＬＳＢを除く上位ビットの信号のいずれか一方を選択して出力端子から出力する。セレクタ８，９の選択信号入力端子は、共にＤＦＦ１０のＱ出力端子に接続されている。
On the other hand, the high-order bit signals excluding the LSBs of the off-
アダー１４は、非同期に動作する加算回路であり、セレクタ９から出力された信号とレジスタ２から出力された信号を加算して、出力端子から出力する。アダー１４の出力端子は、セレクタ１６の一方の入力端子群と、アダー１５の一方の入力端子に接続されている。アダー１５の出力端子は、セレクタ１６の他方の入力端子群に接続されている。
The
アダー１５の他方の入力端子には、２２の定数値「１」が入力される。アダー１５は、アダー１４の出力値に非同期に１加算して、出力端子から出力するように動作する。なお、アダー１５のビット幅は、カウンタ１、レジスタ２と同じビット幅Ｎで構成されている。この構成で、カウンタやレジスタがオーバーフローして「０」にイニシャライズしても、持続的にＰＷＭの信号を生成することができるカウンタ構成、レジスタ構成、アダー構成が必要である。原則、バイナリーで演算する場合、バイナリカウンタを用いることがもっともシンプルな構成となるが、他の手法でも可能である。
A constant value “1” of 22 is input to the other input terminal of the
セレクタ１６の出力端子は、レジスタ２の入力端子に接続されている。
The output terminal of the
次に、図２のＰＷＭ信号生成回路の動作例を図４のタイムチャートを用いて説明する。図示例では、Ｎ＝８とする。 Next, an operation example of the PWM signal generation circuit of FIG. 2 will be described with reference to the time chart of FIG. In the illustrated example, N = 8.
図４は、図２のＰＷＭ信号生成回路における入出力信号のタイムチャートである。 FIG. 4 is a time chart of input / output signals in the PWM signal generation circuit of FIG.
図２、図３の回路図では、リセット回路が記載されていないが、リセット時にカウンタ１と、オフタイムレジスタ６、オンタイムレジスタ７を除き全てのＤＦＦのＱ出力端子から出力される値は非同期に「０」に初期化されるものとする。レジスタ２も同様であり、ＴＦＦ１１，１２もＱ出力端子から出力される値は「０」に初期化される。同時に、カウンタ１及びレジスタ２のビット長は８ビットとし、カウンタ１はリセット時、そのＱ出力端子の出力値がＦＦにリセットされるものとする。本実施形態では、リセット解除後の動作例を説明する。なお、予めオフタイムレジスタ６には７Ｈの値が、オンタイムレジスタ７には４Ｈの値が設定されているものとする。
The reset circuit is not described in the circuit diagrams of FIGS. 2 and 3, but the values output from the Q output terminals of all the DFFs except the
リセット解除後（リセット信号が「１」から「０」に遷移後）、カウンタ１は、ＣＬＫ＿ＩＮ端子２０のクロック信号の立ち上がり毎に１カウントアップする。１クロック信号が立ち上がるとカウンタＦＦから１カウントアップして「００」となり、レジスタ２のレジスタ値と同じ値となる。これは、リセットでレジスタ２も「００」に初期化されているためである。その結果、そのタイミングでコンパレータ３の出力の値が「１」となる。その次のクロック信号の立ち下がりで、ＴＦＦ１２のＱ出力端子の出力値が「１」となり、その次のクロック信号の立ち上がりでＤＦＦ４のＱ出力端子の出力値が「１」となる。同時に、ＴＦＦ１１のＱ出力端子の出力値も「１」となる。その結果、レジスタ２にオンタイムレジスタ７のＬＳＢ１ビットを除く全てのビット情報とレジスタ２のレジスタ値０の加算結果がラッチされる。具体的には、２Ｈの値（オンタイムレジスタ７のオンタイムレジスタ値４Ｈを１ビットＬＳＢ側にシフトした値）が設定される。すなわち、リセット時、ＤＦＦ１０のＱ出力端子の出力値は「０」に初期化されており、その条件では、オンタイムレジスタ７のデータが、セレクタ８，９を通じて、予めアダー１４、タイミング回路１７，１８の入力データとして設定される。この場合、オンタイムレジスタ７のＬＳＢ値は「０」のため、ＸＯＲゲート２０１の入力端子２０５には「０」が印加される。ＤＦＦ２０２は予めリセットされているので、そのＱ出力端子の出力値が「０」となり、ＸＯＲゲート２０１の出力端子から「０」が出力される。そのため、ＤＦＦ４のＱ出力端子に信号「１」が入力されたタイミングで、ＸＯＲゲート２０１の出力信号「０」がＤＦＦ２０８にラッチされる。そして、その次のＤＦＦ２０８のラッチのタイミングまでセレクタ１３は、ＴＦＦ１１のＱ出力端子の信号をＰＷＭＯＵＴ端子２１に出力するモードとなる。そしてこの遷移タイミングまでは、ＸＯＲゲート２０１の出力端子の出力値が「０」となるために、タイミング回路１７の出力端子２０７の出力値は「０」であり、セレクタ１６は、アダー１４の出力端子が直接レジスタ２に接続されるモードである。上記遷移のタイミングで、カウンタ１は、１カウントアップされて１となり、コンパレータ３の出力端子の出力値が「０」になる。
After reset is released (after the reset signal transitions from “1” to “0”), the
次のＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の立ち下がりで、ＤＦＦ４のＱ出力端子の出力値「１」が、ＤＦＦ５のＱ出力端子にラッチされる。そして、ＤＦＦ１０のＱ出力端子に、ＴＦＦ１１のＱ出力端子から出力された「１」の値がラッチされ、セレクタ８，９の選択制御端子に入力される信号が「０」から「１」に変更される。その結果、セレクタ８，９は、オフタイムレジスタ６のデータが出力されるモードとなる。即ち、セレクタ９の出力信号は、オンタイムレジスタ７のＬＳＢを除く全データから、オフタイムレジスタ６のＬＳＢを除く全データに切り替えられ、２Ｈから３Ｈに変化する（７Ｈを右に１ビットシフトした値）。
The output value “1” of the Q output terminal of the
また、セレクタ８の出力信号は、オンタイムレジスタ７のＬＳＢのビットデータからオフタイムレジスタ６のＬＳＢのビットデータに代わり、「０」から「１」に立ち上がる。この「１」の値がＤＦＦ２０２のＱ出力端子のデータ「０」とＸＯＲされて、ＤＦＦ２０２及びＤＦＦ２０８のＤ入力端子に供給される。その結果、タイミング回路１７の出力端子２０７には、「１」が出力する。その後、ＣＰ端子２０９からの信号が次に立ち上がるときまで持続する。そして、ＤＦＦ４のＱ信号が「０」から「１」に遷移するとき、この値（「１」）がＤＦＦ２０８のＱ出力端子にもラッチされる。すなわち、ＤＦＦ４のＱ信号が「０」から「１」に遷移するときは、カウンタ値が２となる。そして、コンパレータ３が一致信号を出力したその次にＣＬＫ＿ＩＮ端子２０から入力されるクロック信号の立ち上がり信号に同期して、Ｑ信号の「１」がＤＦＦ２０８のＱ出力端子にラッチされる。同時に、このＣＰ端子２０９のクロック信号の立ち上がりに同期して、アダー１４で加算されたレジスタ２のレジスタ値と、オフタイムレジスタ６のＬＳＢビットを除いた他の全ビットの値にアダー１５でさらに１加算される。その加算結果が、セレクタ１６を通じて、レジスタ２にラッチされる。そして、ＣＬＫ＿ＩＮ端子２０にクロック信号が入力されて立ち上がるたびに、カウンタ１は１ずつカウントアップされ、カウンタ１とレジスタ２の値が一致する度に、上記と同等な動作を繰り返すようになる。
The output signal of the
なお、レジスタ２にオンタイム情報が加算され、カウンタ２のカウント値と値が一致するまでＰＷＭＯＵＴ端子２１から「１」が出力される。一方、レジスタ２にオフタイム情報が加算され、その値が、カウンタ２のカウント値と一致するまでは、ＰＷＭＯＵＴ端子２１から「０」が出力される。
The on-time information is added to the
ＴＦＦ１１，１２には、ＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の半クロック位相が異なるクロック信号が加わっている。そして、オフタイムレジスタ６、オンタイムレジスタ７のＬＳＢのデータの累積加算値（１ビットデータのみの）、即ち、ＸＯＲゲート２０１の出力値の「０」から「１」または「１」から「０」に変化する情報がＤＦＦ２０８でラッチされる。その結果に基づいて、セレクタ１３は、ＴＦＦ１１，１２のＱ出力を切り替え、正しいＰＷＭ信号がＰＷＭＯＵＴ端子２１から出力するように制御信号を生成する。その結果、オンタイムレジスタ７、オフタイムレジスタ６のＬＳＢの情報も正確にＰＷＭＯＵＴ端子２１から出力されるＰＷＭ信号に反映させることができる。
Clock signals having different half clock phases of the clock signal input to the
また、レジスタ６，７のＬＳＢの累積加算値（１ビットデータのみの）を用いたタイミング回路１７が、レジスタ２のデータにセレクタ９の出力を加算するとき、必要な「１」の加算が実現できるように、セレクタ１６を適切なタイミングで制御することができる。
Further, when the
［第２の実施形態］
図５は、本発明の第２の実施形態に係るＰＷＭ信号生成装置の具体的な回路構成例を示す図である。なお、図２と同一の構成要素については同一の符号を付して、その説明を省略する。以下に、上記第１の実施の形態と異なる点のみを説明する。
[Second Embodiment]
FIG. 5 is a diagram illustrating a specific circuit configuration example of the PWM signal generation device according to the second embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the component same as FIG. 2, and the description is abbreviate | omitted. Only differences from the first embodiment will be described below.
本第２の実施形態では、上記第１の実施形態に対して、出力ＰＷＭ信号を切り替える方法が異なる。 The second embodiment is different from the first embodiment in the method of switching the output PWM signal.
図５に示す回路構成では、図２の回路構成からセレクタ１３が削除され、出力反転手段であるＴＦＦ１２に入力するクロック信号を制御するためにクロック信号切替回路２３が新たに挿入されている。そして、図２におけるインバータ１９、ＴＦＦ１１，１２、セレクタ１３によるＰＷＭ出力の切り替え動作が、クロック信号切替回路２３、インバータ１９とＴＦＦ１２で実現できる構成となっている。
In the circuit configuration shown in FIG. 5, the
クロック信号切替回路２３には、インバータ１９の出力信号、ＣＬＫ＿ＩＮ端子２０からの信号、ＤＦＦ４のＱ出力端子からの信号、タイミング回路１８の出力端子からの信号が入力される。クロック信号切替回路２３の出力端子は、ＴＦＦ１２のクロック信号入力端子に接続されている。ＴＦＦ１２のＱ出力端子は、ＰＷＭＯＵＴ端子２１に直接接続されている。ＴＦＦ１１のＱ出力端子は、ＤＦＦ１０のＤ入力端子にのみ接続されている。
The clock
次に、クロック信号切替回路２３の内部構成について図６を参照して説明する。
Next, the internal configuration of the clock
図６は、クロック信号切替回路２３の概略構成を示す図である。
FIG. 6 is a diagram showing a schematic configuration of the clock
図６において、入力端子２１１は、図５のＣＬＫ＿ＩＮ端子２０に接続されている。逆相クロック信号入力端子２２０は、図５のインバータ１９の出力端子に接続されている。ＣＬＫ＿ＯＵＴ端子２１３は、図５のＴＦＦ１２のクロック信号入力端子に接続されている。クロックマスク信号の入力端子２１８は、ＤＦＦ４のＱ出力端子に接続されている。クロック信号を切り替えるための信号の入力端子２１２は、タイミング回路１８の制御信号出力端子に接続されている。
In FIG. 6, the
クロックマスク信号の入力端子２１８は、インバータ２１９の入力端子に接続されている。インバータ２１９の出力端子は、ＡＮＤゲート２１７の一方の入力端子に接続されている。ＡＮＤゲート２１７の出力端子は、ＣＬＫ＿ＯＵＴ端子２１３に接続されている。セレクタ２１６の出力端子は、ＡＮＤゲート２１７の他方の入力端子に接続されている。
The
セレクタ２１６の制御信号入力端子は、クロック信号を切り替えるための信号の入力端子２１２に接続されている。セレクタ２１６の一方の信号入力端子は、入力端子２１１に接続され、もう一方の入力端子は、逆相クロック信号入力端子２２０に接続されている。
The control signal input terminal of the
次に、クロック信号切替回路２３の動作について説明する。
Next, the operation of the clock
セレクタ２１６は、入力端子２１２の信号レベルがＨのときに、入力端子２１１に入力されるクロック信号の反転信号をその出力端子に出力する。そのため、タイミング回路１８の出力がＨレベルのときは、入力端子２１１に入力されるクロック信号の反転信号がセレクタ２１６から出力される。一方、タイミング回路１８の出力がＬレベルのときは、入力端子２１１に入力されるクロック信号がセレクタ２１６からそのまま出力される。また、ＤＦＦ４のＱ出力端子の信号レベルがＨのときには、セレクタ２１６の出力はＡＮＤゲート２１７でマスクされ、Ｔ入力端子の信号レベルがＨのときにクロック信号にヒゲがのらない構成となっている。
The
なお、ゲートの遅延を確実に考慮し、ＡＮＤゲート２１７でのクロックマスク信号の入力端子２１８の信号によるマスクが、入力端子２１２の信号によるセレクタ２１６のセレクタ動作より確実に早く動作することが前提である。
Note that the gate delay is surely taken into consideration, and it is assumed that the masking of the clock mask signal in the AND
このようにクロック信号切替回路２３が動作する。その結果、タイミング回路１８の出力端子の信号レベルがＨのときは、ＬからＨに変化した次の１クロック信号区間を除き、ＴＦＦ１２のクロック信号入力端子にＣＬＫ＿ＩＮ端子２０に印加されるクロック信号の逆相クロック信号が送出される。一方、タイミング回路１８の出力信号レベルがＬのときは、ＨからＬに変化した次の１クロック区間を除き、ＴＦＦ１２のクロック信号入力端子にＣＬＫ＿ＩＮ端子２０に印加されるクロック信号の同相のクロック信号が送出される。その結果、第１の実施形態におけるＰＷＭＯＵＴ端子２１から出力されるＰＷＭ信号と同等のＰＷＭ信号を、第２の実施形態の回路で実現することができる。
In this way, the clock
［第３の実施形態］
図７は、本発明の第３の実施形態に係るＰＷＭ信号生成装置の具体的な回路構成例を示す図である。なお、図２と同一の構成要素については同一の符号を付して、その説明を省略する。以下に、上記第１の実施の形態と異なる点のみを説明する。
[Third Embodiment]
FIG. 7 is a diagram illustrating a specific circuit configuration example of the PWM signal generation device according to the third embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the component same as FIG. 2, and the description is abbreviate | omitted. Only differences from the first embodiment will be described below.
本第３の実施形態では、上記第１の実施形態に対して、オンタイムレジスタ、オフタイムレジスタに、基準クロック１サイクル未満の分解能に対応する情報が２ビットある点が異なる。 The third embodiment is different from the first embodiment in that the on-time register and the off-time register have 2 bits of information corresponding to the resolution of less than one cycle of the reference clock.
図７に示す回路構成では、図２の回路構成に遅延バッファ２５，２６、ＴＦＦ３１，３２、出力選択制御回路２４が追加されている。また、タイミング回路１７，１８とセレクタ１３の内部制御回路が変更されタイミング回路１７−１、タイミング回路１８−１、セレクタ１３−１となっている。また、セレクタ８が２ビット同時に選択可能なセレクタ８−１に変更されている。
In the circuit configuration shown in FIG. 7, delay buffers 25 and 26, TFFs 31 and 32, and an output
第１の実施形態では、レジスタ６，７のＬＳＢの１ビットがセレクタ８の入力端子に入力されたが、レジスタ６−１、レジスタ７−１のＬＳＢを含めてＬＳＢから各々２ビットがセレクタ８−１の入力端子に入力されるように変更されている。
In the first embodiment, 1 bit of the LSB of the
セレクタ８−１の出力端子は、２信号線でタイミング回路１７−１に接続されている。具体的には、図８に示すように、タイミング回路１７−１の２つの入力端子７０８（ＬＳＢ＋１ビット目），２０５（LＳＢ側）と接続するように変更されている。 The output terminal of the selector 8-1 is connected to the timing circuit 17-1 by two signal lines. Specifically, as shown in FIG. 8, the timing circuit 17-1 is changed to be connected to the two input terminals 708 (LSB + 1 bit) and 205 (LSB side).
上記第１の実施形態では、セレクタ１３の選択制御端子は、タイミング回路１８の制御信号出力端子に直接接続されている。一方、本第３の実施形態では、セレクタ１３に対応するセレクタ１３−１の選択制御端子は、出力選択制御回路２４の4本の出力端子に接続されている。そして、出力選択制御回路２４の入力端子が、タイミング回路１８−１の制御信号出力端子に接続されている。
In the first embodiment, the selection control terminal of the
セレクタ１３−１は、４つの入力端子を有し、これらがＴＦＦ１１のＱ出力端子、ＴＦＦ１２のＱ出力端子、ＴＦＦ３１のＱ出力端子、ＴＦＦ３２のＱ出力端子に接続されている。セレクタ１３−１は、４つのＴＦＦのうち、いずれか１つのＴＦＦのＱ出力端子からの信号を選択して、ＰＷＭＯＵＴ端子２１にＰＷＭ信号として出力する。
The selector 13-1 has four input terminals, which are connected to the Q output terminal of the
ＴＦＦ３１のクロック信号入力端子は、遅延バッファ２５の出力端子に接続されている。遅延バッファ２５の入力端子は、ＣＬＫ＿ＩＮ端子２０に接続されている。ＴＦＦ３２のクロック信号入力端子は、遅延バッファ２６の出力端子に接続されている。遅延バッファ２６の入力端子は、インバータ１９の出力端子に接続されている。
The clock signal input terminal of the
次に、タイミング回路１７−１，１８−１について図８（ａ）、図８（ｂ）を参照して説明する。 Next, the timing circuits 17-1 and 18-1 will be described with reference to FIGS. 8A and 8B.
図８（ａ）は、タイミング回路１７−１，１８−１の回路構成の概略を示す図である。図８（ｂ）は、図８（ａ）に示すフルアダー７０１，７０２の入出力信号の関係を真理値表で表した図である。
FIG. 8A is a diagram showing an outline of the circuit configuration of the timing circuits 17-1 and 18-1. FIG. 8B is a truth table showing the relationship between the input and output signals of the
図８（ａ）において、フルアダー７０１，７０２は、２つのデータ入力端子Ａ，Ｂ、キャリー入力端子Ｃｉ、キャリー出力端子Ｃ、加算結果を出力する出力端子Ｓを備える。フルアダーは、図８（ｂ）に示す真理値表のように、非同期に動作する。
In FIG. 8A, the
フルアダー７０１において、Ｃｉ入力端子はＧＮＤに接続されており、常に０が入るように構成されている。Ａ入力端子は、入力端子２０５に接続されている。また、Ｓ出力端子は、ＤＦＦ２０２のＤ入力端子に接続されている。ＤＦＦ２０２のＱ出力端子は、フルアダー７０１のＢ入力端子に接続されている。フルアダー７０１のＣ（キャリー）出力端子は、フルアダー７０２のＣｉ入力端子に接続されている。
In the
フルアダー７０２において、Ａ入力端子は入力端子７０８に接続されている。Ｓ出力端子は、ＤＦＦ７１０のＤ入力端子に接続されている。ＤＦＦ７１０のＱ出力端子は、フルアダー７０２のＢ入力端子に接続されている。フルアダー７０２のＣ出力端子は、ＡＮＤゲート７０５の一方の入力端子に接続されている。
In the
クロック信号入力端子２０６は、ＤＦＦ２０２，７１０のクロック信号入力端子に接続されていると同時に、ＤＦＦ５のＱ出力端子に接続されている。ＤＦＦ２０２のＱバー出力端子は、ＡＮＤゲート７０４の一方の入力端子に接続されている。ＤＦＦ２０２のＤ入力端子は、また、ＯＲゲート７０３の一方の入力端子に接続されている。ＤＦＦ７１０のＤ入力端子は、また、ＯＲゲート７０３の他方の入力端子に接続されている。ＯＲゲート７０３の出力端子は、ＡＮＤゲート７０５，７０４の他方の入力端子に接続されている。
The clock
ＡＮＤゲート７０５，７０４の出力端子は、ＯＲゲート７０６の入力端子にそれぞれ接続されている。ＯＲゲート７０６の出力端子は、出力端子２０７に接続されている。
The output terminals of the AND
タイミング回路１８−１において、ＤＦＦ２０８，７０７のクロック信号入力端子は、ＣＰ端子２０９に接続されている。ＤＦＦ２０８のＱ出力端子は、ＯＵＴＳＥＬ１出力端子２１０に接続されている。ＤＦＦ７０７のＱ出力端子は、ＯＵＴＳＥＬ２出力端子７０９に接続されている。
In the timing circuit 18-1, the clock signal input terminals of the
また、ＤＦＦ２０８のデータ入力端子Ｄは、フルアダー７０１のＳ出力端子に接続されている。ＤＦＦ７０７のデータ入力端子Ｄは、フルアダー７０２のＳ出力端子に接続されている。
The data input terminal D of the
第１の実施形態のタイミング回路１８に相当する回路がＤＦＦ７０７，２０８であり、図３のタイミング回路１８に対して、タイミング回路１８−１ではＤＦＦ７０７が追加されている。２ビットのＯＵＴＳＥＬ１出力端子２１０，ＯＵＴＳＥＬ２出力端子７０９が出力選択制御回路２４に接続され、その出力選択制御回路２４の制御信号出力端子が、セレクタ１３−１の制御信号入力端子に接続されている。
Circuits corresponding to the
図８（ａ）に示す出力端子２０７は、第１の実施形態と同じように、セレクタ１６の制御信号入力端子に接続されている。また、ＣＰ端子２０９は、第１の実施形態と同じく、ＤＦＦ４のＱ出力端子に接続されている。
The
次に、出力選択制御回路２４の詳細な回路構成について図９（ａ）を用いて説明する。
Next, a detailed circuit configuration of the output
出力選択制御回路２４はデコーダ回路となっており、２つの入力端子からの４つの組み合わせ情報に応じて、異なった信号を出力することでセレクタ１３−１を制御する。出力選択制御回路２４は、タイミング回路１８−１の２ビットのＯＵＴＳＥＬ１，２出力端子の信号条件に応じて、ＴＦＦ１１，１２，３１，３２のＱ出力端子のどれかの出力信号をＰＷＭＯＵＴ端子２１から出力するようにセレクタ１３−１を制御可能である。
The output
出力選択制御回路２４は、ＡＮＤゲート５０１〜５０４、インバータ５０５，５０６から構成されている。タイミング回路１８−１のＯＵＴＳＥＬ１出力端子２１０に接続される入力端子ＩＮＳＥＬ１が、ＡＮＤゲート５０２，５０４の一方の入力端子に接続され、さらにインバータ５０５の入力端子に接続されている。
The output
インバータ５０５の出力端子は、ＡＮＤゲート５０３，５０１の一方の入力端子に接続されている。タイミング回路１８−１のＯＵＴＳＥＬ２出力端子７０９に接続される入力端子ＩＮＳＥＬ２が、ＡＮＤゲート５０３，５０４の他方の入力端子に接続され、さらに、インバータ５０６の入力端子に接続されている。インバータ５０６の出力端子は、ＡＮＤゲート５０１，５０２の他方の入力端子に接続されている。
The output terminal of the
次に、出力選択制御回路２４の動作例について図９（ｂ）を参照して説明する。
Next, an operation example of the output
図９（ｂ）は、出力選択制御回路２４の入出力値とセレクタ１３−１が選択する出力の関係を示す図である。
FIG. 9B shows the relationship between the input / output values of the output
出力選択制御回路２４では、入力端子ＩＮＳＥＬ２，１の入力値が００，０１、１０，１１の組み合わせに対して、００のときは、ＡＮＤゲート５０１の出力のみが１となる。また、０１のときは、ＡＮＤゲート５０２の出力のみが１となる。また、１０のときは、ＡＮＤゲート５０３の出力のみが１となる。また、１１のときは、ＡＮＤゲート５０４の出力のみが１となる。その結果、入力端子ＩＮＳＥＬ２，１の入力値が００のときは、ＰＷＭＯＵＴ端子２１からＴＦＦ１１のＱ出力信号が出力される。また、ＩＮＳＥＬ２，１の入力値が１０のときは、ＰＷＭＯＵＴ端子２１からＴＦＦ１２のＱ出力信号が出力される。また、ＩＮＳＥＬ２，１の入力値０１のときは、ＰＷＭＯＵＴ端子２１からＴＦＦ３１のＱ出力信号が出力される。さらに、ＩＮＳＥＬ２，１の入力値が１１のときは、ＰＷＭＯＵＴ端子２１からＴＦＦ３２のＱ出力信号が出力される。
In the output
次に、図８（ａ）のタイミング回路１７−１，１８−１の動作例について説明する。 Next, an operation example of the timing circuits 17-1 and 18-1 in FIG.
セレクタ８−１は、ＤＦＦ１０のＱ出力信号に応じて、レジスタ７−１のオンタイム情報のＬＳＢ２ビットと、レジスタ６−１のオフタイム情報のＬＳＢ２ビットの情報とを、第１の実施形態と同じタイミングで切り替える。すなわち、入力端子２０５には、レジスタ６−１，７−１のＬＳＢの情報が相互に切り替えて入力される。一方、入力端子７０８には、レジスタ６−１，７−１のＬＳＢ＋１ビットの情報が相互に切り替えて入力される。
In accordance with the Q output signal of the
タイミング回路１７−１の出力端子２０７に「１」をたてて、レジスタ２のレジスタ値に余分な１を加算するための条件は、以下の２つである。
There are the following two conditions for setting “1” to the
１：入力端子７０８，２０５に入力されるレジスタ６−１，７−１の下位２ビットの情報を、その直前までＤＦＦ７１０，２０２に加算してきた２ビットの加算情報に、さらに加算したとき。２ビットのデータが両者とも０から（直前までの加算結果が０）どちらかが１入力端子なった場合。なお、レジスタ６−１，７−１の下位２ビットの情報は、２ビットのヘキサデータとして扱う。
1: When the lower 2-bit information of the registers 6-1 and 7-1 input to the
２：上記２ビットの情報を、その都度その直前まで印加された度に加算してきた２ビットの情報に、さらに加算したとき、加算結果の２ビットのデータが、どちらかが１で、かつフルアダー７０２のＣ端子からキャリーが出力される場合。 2: When the above 2-bit information is further added to the 2-bit information added each time it is applied immediately before that, either of the 2-bit data of the addition result is 1 and full adder When carry is output from the C terminal of 702.
図８（ａ）に示す回路は、上述した論理を成立させるための回路構成となっている。すなわち、フルアダー７０１は、ＤＦＦ２０２のラッチ情報と、入力端子２０５に新たに入力されるＬＳＢのビット情報を非同期に加算する。そして、そのキャリー情報を、フルアダー７０１のＣ出力端子を通じて、フルアダー７０２のＣｉ入力端子に出力する。
The circuit shown in FIG. 8A has a circuit configuration for establishing the above-described logic. That is, the
フルアダー７０２は、フルアダー７０１が生成したキャリー情報と、ＤＦＦ７１０のラッチ情報と、入力端子７０８に新たに入力されるＬＳＢから２ビット目のビット情報を非同期に加算し、その結果のキャリー情報をＡＮＤゲート７０５の入力端子に出力する。
The
ＬＳＢ情報及びＬＳＢから２ビット目の情報をそのタイミング以前の加算された２ビットの情報にさらに加算したとき、２ビットとも０の状態からどちらかのビットが１になった場合、ＯＲゲート７０６から「１」を出力にするように論理構成されている。また、どちらかのビットが１で且つフルアダー７０２のＣ端子からキャリーが出力される場合、ＯＲゲート７０６の出力が１に成るように論理構成されている。
When the LSB information and the information of the second bit from the LSB are further added to the added 2-bit information before that timing, if either bit becomes 1 from the state where both 2 bits are 0, the
次に、図７のＰＷＭ信号生成回路の動作例を図１０のタイムチャートを用いて説明する。 Next, an operation example of the PWM signal generation circuit of FIG. 7 will be described using the time chart of FIG.
図１０は、図７のＰＷＭ信号生成回路における入出力信号のタイムチャートである。図示例では、基準クロック１サイクル未満の分解能に対する情報が２ビットずつある、ＯＮ情報とＯＦＦ情報が利用される。 FIG. 10 is a time chart of input / output signals in the PWM signal generation circuit of FIG. In the illustrated example, ON information and OFF information, each having 2 bits of information for a resolution of less than one cycle of the reference clock, are used.
図７、図８（ａ）の回路図は、リセット回路が記載されていないが、リセット時にカウンタを除き全てのＤＦＦのＱ出力端子から出力される値は「０」に初期化されるものとする。レジスタ２も同様であり、ＴＦＦ１１，１２もＱ出力端子から出力される値は「０」に初期化されている。同時に、カウンタ１及びレジスタ２のビット長は８ビットとし、カウンタ１はリセット時、そのＱ出力端子の値がＦＦにリセットされるものとする。また、アダー１４のビット幅も８ビットとする。本実施形態では、リセット解除後の動作例を説明する。
In the circuit diagrams of FIGS. 7 and 8A, the reset circuit is not described, but the values output from the Q output terminals of all the DFFs except the counter are initialized to “0” at the time of reset. To do. The
カウンタ１は、ＣＬＫ＿ＩＮ端子２０からのクロック信号の立ち上がりの毎に１カウントアップし、リセット解除後、１クロック信号が立ち上がるとカウンタＦＦから１カウントアップして００となり、レジスタ２のレジスタ値と同じ値となる。これは、リセットでレジスタ２も「００」に初期化されているためである。その結果、そのタイミングでコンパレータ３の出力の値が１となり、その次のクロック信号の立ち下がりで、ＴＦＦ１２のＱ出力端子からの値が１となる。その次のクロック信号の立ち上がりでカウンタ値は１となり、ＤＦＦ４のＱ出力端子の出力値が「１」にセットされる。同時に、ＴＦＦ１１のＱ出力端子の出力値も「１」にセットされる。
The
遅延バッファ２５，２６は、デレー値がＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の１／４の周期の時間の遅延する遅延バッファとする。この場合、ＴＦＦ３１のＱ出力端子の出力値は、カウンタ値が０でコンパレータ３の出力値が「１」となり、その次のクロック信号の立ち下がるまでのちょうど半分のタイミングで「１」となる。ＴＦＦ３２のＱ出力端子は、コンパレータ３の出力の値が１となり、その次のクロック信号の立ち下がりからその次のクロック信号の立ち上がるまでのちょうど半分のタイミングで「１」に立ち上がる。
The delay buffers 25 and 26 are delay buffers whose delay values are delayed by a period of ¼ of the clock signal input to the
カウンタ値０でコンパレータ３から一致信号「１」が出力されたのち、その次のＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の立ち上がりタイミングでＤＦＦ４のＱ出力端子に１がセットされる。すると、レジスタ２にオンタイムレジスタ７−１のＬＳＢから２ビットを除く他の全てのビットの情報とレジスタ値０の加算結果にアダー１５で定数１が加算された演算結果がラッチされる。具体的には、３Ｈの値が設定される。
After the coincidence signal “1” is output from the
リセット時、図８（ａ）に示すタイミング回路１８−１，１７−１のモジュールを構成するＤＦＦのＱ出力端子の出力値は全て「０」に初期化される。その結果、ＯＵＴＳＥＬ１出力端子、ＯＵＴＳＥＬ２出力端子の出力が共に「０」となり、ＴＦＦ１１のＱ出力端子の信号が、セレクタ１３−１を通じて、ＰＷＭＯＵＴ端子２１から出力されるモードとなっている。また、ＤＦＦ７１０，２０２のＱ出力端子の出力値も「０」に初期化されており、その条件下で、最初のオンタイムレジスタ７−１に設定されているＯＮデータの下位２ビットの値「１」と「０」がそれぞれ入力端子７０８，２０５に入力される。さらに、その直前のＤＦＦ７１０，２０２のＱ出力端子からの出力値「０」が非同期に加算された結果が、フルアダー７０１のＳ出力端子、フルアダー７０２のＳ出力端子に出力され、フルアダー７０２のＳ出力端子が「１」となる。その結果、ＯＲゲート７０３の出力が「１」となり、かつ、ＤＦＦ２０２のＱバー端子の出力が「１」なので、タイミング回路１７−１の出力端子２０７から「１」が出力され、セレクタ１６がアダー１５の出力を、レジスタ２の入力端子に入力するように設定される。
At reset, the output values of the Q output terminals of the DFFs constituting the modules of the timing circuits 18-1 and 17-1 shown in FIG. 8A are all initialized to “0”. As a result, both the OUTSEL1 output terminal and the OUTSEL2 output terminal output are “0”, and the signal at the Q output terminal of the
その結果、カウンタ値０でコンパレータ３から一致信号「１」が出力された後は以下のように動作する。すなわち、その次のＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の立ち上がりタイミングで、ＤＦＦ４のＱ出力端子に１がセットされるタイミングで、アダー１５を通じて２２の固定値「１」が加算される。そして、アダー１４の出力信号が、レジスタ２の入力端子にラッチされるように動作する。
As a result, after the coincidence signal “1” is output from the
このタイミングまでセレクタ１３−１の選択制御端子には、リセット時のタイミング回路１８−１のＯＵＴＳＥＬ１出力端子、ＯＵＴＳＥＬ２出力端子の値「０」、「０」の場合の出力選択制御回路２４の出力値が加わっている。そして、ＴＦＦ１１のＱ出力端子に出力される信号は、ＰＷＭＯＵＴ端子２１に出力されるように選択されている。カウンタの値が０から１になるカウントアップのタイミング、すなわちＤＦＦ４のＱ出力端子の出力が「０」から「１」になる上記タイミングで以下の動作を行う。すなわち、下位２ビットのデータ同士の加算結果をＤＦＦ２０８，７０７がラッチし、ＯＵＴＳＥＬ１出力端子に「０」、ＯＵＴＳＥＬ２出力端子に「１」が設定される。そして、このＯＮデータで出力すべき信号選択を出力選択制御回路２４に指示する。この場合、ＴＦＦ１２のＱ出力端子に出力される信号が、ＰＷＭＯＵＴ端子２１に出力されるように選択され、図９（ａ）に示すＳＥＬ０２の出力が「１」となる。同時に、カウンタ１は、１カウントアップされ１となり、コンパレータ３の出力が０になる。
Until this timing, the selection control terminal of the selector 13-1 has the output value of the output
その次のＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の立ち下がりで、ＤＦＦ４のＱ出力の値「１」が、ＤＦＦ５のＱ出力端子にラッチされ、フルアダー７０１，７０２のＳ出力端子のデータが、それぞれＤＦＦ２０２，７１０にラッチされる。また、同時に、ＤＦＦ１０のＱ出力端子にＴＦＦ１１のＱ出力端子にセットされていた「１」の値がラッチされ、セレクタ８−１とセレクタ９の選択制御端子の選択情報が「１」から「０」に変更される。そして、セレクタ８−１，９の出力端子には、オフタイムレジスタ６−１のデータが出力されるモードとなる。すなわち、セレクタ９の出力端子の出力信号は、オンタイムレジスタ７−１のレジスタ値のＬＳＢから２ビットを除く全データから、オフタイムレジスタ６−１のレジスタ値のＬＳＢから２ビットをＬＳＢを除く全データに切り替えられ、２Ｈから３Ｈに変化する。
At the falling edge of the next clock signal input to the
また、セレクタ８−１の出力は、オンタイムレジスタ７−１のＬＳＢから２ビットのデータから、オフタイムレジスタ６−１のＬＳＢから２ビットのデータに代わり、「１０」が「０１」に変更される。この「０１」の値がＤＦＦ２０２のＱ出力端子、ＤＦＦ７１０のＱ出力端子のデータ１，０とそれぞれ加算される。その結果（この場合、１，１）、フルアダー７０２のＣ端子にキャリー信号は生成せず、ＤＦＦ２０２のＱバー信号は０となるため、出力端子２０７には、０の信号が出力される。この結果、セレクタ１６のセレクタ制御信号入力端子に０が入力される。そして、その次にコンパレータが一致信号を出力するタイミング（カウンタ値３で）、２０のクロック信号の立ち上がり、タイミングでＤＦＦ４のＱ出力信号に「１」が出力されるタイミングでＤＦＦ２０８，７０７のＱ出力端子に出力される。同時に、セレクタ１６のセレクタ制御信号入力端子に０が入力されているのでレジスタ２のレジスタ値とオフタイムレジスタ６−１のＬＳＢから２ビットを除いた他の全ビットの値のアダー１４で加算される。その結果が直接、セレクタ１６を通じてレジスタ２にラッチされるように動作する。
The output of the selector 8-1 is changed from “10” to “01” instead of the 2-bit data from the LSB of the on-time register 7-1 to the 2-bit data from the LSB of the off-time register 6-1. Is done. The value “01” is added to the
さらに、ＣＬＫ＿ＩＮ端子２０からクロック信号が入力され、カウンタ１がカウントアップされてゆき、カウンタ１とレジスタ２の値が一致する毎に、上記と同様の動作を繰り返すようになる。なお、ＴＦＦ１１のＱ出力端子が「１」のときには、セレクタ９の出力には、オフタイム情報が出力される。そして、ＴＦＦ１１のＱ出力端子が「０」のときには、セレクタ９の出力には、オンタイム情報が出力される。このように、オンタイム情報とオフタイム情報が逐次入れ替わり、レジスタ２のレジスタ値と加算できる。
Further, a clock signal is input from the
また、ＴＦＦ１１，１２，３１，３２は、互いにＣＬＫ＿ＩＮ端子２０に入力されるクロック信号を基準に、互いに１／４の位相が異なるクロック信号が加わっている。セレクタ１３で、レジスタ６，７のＬＳＢからの２ビットの情報を切り替えながら、逐次それ以前の２ビットの加算情報と加算する。そして、その加算結果を元に、ＴＦＦ１１，１２のＱ出力を図１０に示すタイミングで図９（ｂ）のルールで切り替え、正しいＰＷＭ信号がＰＷＭＯＵＴ端子２１に出力できるように制御信号を作る。その結果、オンタイム情報、オフタイム情報のどちらも正確にＰＷＭＯＵＴ端子２１に出力されるＰＷＭ信号に反映させることができる。なお、インバータ１９の遅延は、無視できるほど小さな値とする。
Further, the
図７の回路は、オンタイム、オフタイムどちらのデータに対しても、図１０のタイムチャートのように動作するので、基本クロック信号の１／４の周期のタイミングでＰＷＭデータ長の微調整が可能となる。その他の動作に関しては、第１の実施形態に準じるため、説明を省略する。 The circuit of FIG. 7 operates for both on-time and off-time data as shown in the time chart of FIG. 10, so that the PWM data length can be finely adjusted at the timing of a quarter cycle of the basic clock signal. It becomes possible. Since other operations are the same as those in the first embodiment, description thereof is omitted.
［第４の実施形態］
図１１は、本発明の第４の実施形態に係るＰＷＭ信号生成装置の具体的な回路構成例を示す図である。同図は、上記第１の実施形態を画像形成装置に適用した場合の例である。
[Fourth Embodiment]
FIG. 11 is a diagram illustrating a specific circuit configuration example of the PWM signal generation device according to the fourth embodiment of the present invention. This figure shows an example in which the first embodiment is applied to an image forming apparatus.
図１１に示す回路構成では、図２の回路におけるレジスタ６，７、ＴＦＦ１１，１２に代えて、レジスタ８０１〜８２３、１２の回路で置き換えや追加したので、まずその追加部分に関して説明する。
In the circuit configuration shown in FIG. 11, instead of the
具体的には、８０９，８１０を除く８０１から８２１の回路は、画像信号インタフェースのための回路である。８０９，８１０，８２２，８２３，８２４、９０１は、画像データのＰＷＭ信号生成装置内のＰＷＭ回路として動作させるためにカスタマイズした回路である。これらは、ＰＷＭの動作可能のパルス幅が、ＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の１周期の幅まで可能とするための修正と、ＰＷＭデータに「０」が持続する場合と「１」が持続する場合にＰＷＭが対応できるための回路変更である。
Specifically,
８０５は４ビットのビデオバスであり、外部から入力される画像信号データが、ｖｉｄｅｏ＿ＣＬＫ端子８０７に入力されるビデオクロック信号に同期して入力される。そして、画像信号データが、４ビットのレジスタ８０１に、ｖｉｄｅｏ＿ＣＬＫ端子８０７から入力されるクロック信号の立ち下がり毎にラッチされる。
同様に、８０６は各画像データのＭＯＤＥ信号入力端子であり、１ビットの制御モードを切り替える情報が、ｖｉｄｅｏ＿ＣＬＫ端子８０７に入力されるビデオクロック信号に同期して入力される。そして、その制御モードを切り替える情報が、レジスタ８０４にｖｉｄｅｏ＿ＣＬＫ端子８０７に入力されるビデオクロック信号の立ち下がり毎にラッチされる。
Similarly,
デコーダ回路（ルックアップテーブル）８０２は、ビデオバス８０５に入力される画像データと、ＭＯＤＥ信号入力端子８０６に入力されるモード情報から、必要な画像情報を図１２Ａに示すような表形式で抽出する。そして、そのＱ０からＱ９の出力端子に出力するように動作する。そのため、そのＤ０からＤ３の入力端子は、それぞれ対応するレジスタ８０１のＱ０からＱ３の出力端子に接続され、Ｄ４入力端子は、レジスタ（ＤＦＦ）８０４のＱ出力端子に接続されている。デコーダ回路８０２のＱ０からＱ９の出力端子は、１０ビットのレジスタ８０３の１０ビット入力端子Ｄ０〜Ｄ９にそれぞれ接続され、ｖｉｄｅｏ＿ＣＬＫ端子８０７に印加されるビデオクロック信号の立ち下がり毎にレジスタ８０３にラッチされる。そのような動作の実現のため、レジスタ８０１，８０３，８０４のクロック制御端子は、ｖｉｄｅｏ＿ｃｌｋ端子８０７に接続されている。なお、全て、立ち下がりでラッチされるＤＦＦで構成されている。
The decoder circuit (lookup table) 802 extracts necessary image information in a tabular form as shown in FIG. 12A from image data input to the
レジスタ８０３のＱ４〜Ｑ０の５ビットのデータは、５ビットのレジスタ８１５の入力端子Ｄ４〜Ｄ０にそれぞれ接続され、レジスタ８０３のＱ９〜Ｑ５の５ビットのデータは、５ビットのレジスタ８１３の入力端子Ｄ９〜Ｄ５にそれぞれ接続されている。なお、以下の説明では、各レジスタの入出力端子のＱ及びＤの添え字の値の最小がそのレジスタに入出力されるデータの組のＬＳＢを示し、最大がＭＳＢを示すものとし、ＤとＱの添え字はそれぞれ同じ値同士が対応して、接続されるものとする。同様に、多ビットセレクタのビット毎にペアーとなる入力端子をそれぞれＤＳＡ，ＤＳＢとし、その添え字の値の最小がそのデータの組のＬＳＢを示し、最大がＭＳＢを示すものとする。そして、ＤＳＡとＤＳＢの添え字はそれぞれ同じ値同士が対応して、他のレジスタ等のＩＯに接続されるものとする。また、多ビットセレクタの出力端子ＤＳＯの添え字の値の最小がそのデータの組のＬＳＢを示し、最大がＭＳＢを示すものとし、その添え字はそれぞれ同じ値同士が対応して他のレジスタや、セレクタのＩＯ等と接続されるものとする。多ビットのセレクタの動作としては、ＤＳＡ、ＤＳＢの入力の同じ添え字同士の入力データがその制御信号入力端子の信号に応じてその添え字に対応するＤＳＯ出力端子に出力されるように動作する。
The 5-bit data Q4 to Q0 of the
５ビットのレジスタ８１５の出力端子Ｑ４〜Ｑ０は、５ビットのレジスタ８１６の入力端子Ｄ４〜Ｄ０にそれぞれ接続されている。５ビットのレジスタ８１６の出力端子Ｑ４〜Ｑ０のＭＳＢは、セレクタ８１８の一方の入力端子ＤＳＡ４に接続され、セレクタ８１８の他方の入力端子ＤＳＢ４は、レジスタ８１５のＭＳＢの出力端子Ｄ４に接続されている。
Output terminals Q4 to Q0 of the 5-
同様に、５ビットのレジスタ８１６の下位４ビットの出力端子Ｑ３〜Ｑ０は、４組のセレクタ８２１の一方の入力端子ＤＳＡ３〜ＤＳＡ０にそれぞれ接続されている。セレクタ８２１の他方の４組の入力端子ＤＳＢ３〜ＤＳＢ０は、レジスタ８１５の出力端子の下位４ビットＱ３〜Ｑ０に接続されている。
Similarly, the lower 4 bits of the output terminals Q3 to Q0 of the 5-bit register 816 are connected to one input terminals DSA3 to DSA0 of the four sets of
セレクタ８１８，８２１の出力端子は、ラッチ回路８１９の入力端子Ｄ０〜Ｄ４にそれぞれ対応する添え字順に接続され、レジスタ８１５，８１６から出力される信号を、セレクタ８１８，８２１で切り替えてラッチ回路８１９に入力できるように接続されている。
The output terminals of the
レジスタ８１３，８１４，８１６のクロック信号入力端子は、ｖｉｄｅｏ＿ｃｌｋ端子８０７に接続されている。なお、レジスタ８１５のみは、バッファ８０８を通じてｖｉｄｅｏ＿ｃｌｋ端子８０７に接続されている。具体的には、バッファ８０８の出力端子が、レジスタ８１５のクロック信号入力端子に接続されおり、バッファ８０８の入力端子がｖｉｄｅｏ＿ｃｌｋ端子８０７に接続されている。
The clock signal input terminals of the
セレクタ８１８，８２１の制御端子には、ＤＦＦ８１１のＱ出力端子が接続され、ＤＦＦ８１１のデータ入力端子Ｄは、ＶＤＤにプルアップされている。ＤＦＦ８１１のクロック信号入力端子は、ＴＦＦ８０９のＱ出力端子に接続されている。ＤＦＦ８１１のリセット入力端子Ｒ（「０」でリセット）は、外部からＲＳＴＸ信号が入力できるように構成されている。そのＲＳＴＸ信号は、リセット回路の明示のないＰＷＭ信号生成装置内のＰＷＭ回路の全てのＤＦＦ、カウンタ等の回路の非表示のリセット回路に接続されている。ただし、画像信号インタフェースのための回路を除く。さらに、インバータ８２０の入力端子にＲＳＴＸ信号が接続されている。インバータ８２０の出力端子は、ＮＯＲゲート８１２の一方の入力端子に接続されており、さらにＯＲゲート８２４の一方の入力端子に接続されている。ＮＯＲゲート８１２の他方の入力端子には、ＴＦＦ８０９のＱ出力端子が接続されている。
The Q output terminal of the
ＮＯＲゲート８１２の出力端子は、ラッチ回路８１９のラッチ制御入力端子に接続されている。また、ＯＲゲート８２４の他方の入力端子は、１ショット回路８２３の出力端子に接続され、１ショット回路８２３の入力端子は、遅延バッファ８２２の出力端子に接続され、遅延バッファ８２２の入力端子は、ＤＦＦ５のＱ出力端子に接続されている。また、ＯＲゲート８２４の出力端子は、ＤＦＦ４，５のリセット端子に接続されている。
The output terminal of the NOR
また、５ビットのレジスタ８１３の出力端子Ｑ９〜Ｑ５は、５ビットのレジスタ８１４の入力端子Ｄ９〜Ｄ５にそれぞれ接続され、５ビットのレジスタ８１４の出力端子Ｑ９〜Ｑ５は、５ビットのラッチ回路８１７の入力端子Ｄ９〜Ｄ５にそれぞれ接続されている。ラッチ回路８１７，８１９のＬＳＢ信号（８１７の場合はＱ５信号、８１９の場合はＱ０信号）が、それぞれセレクタ８の入力端子に接続されている。また、ラッチ回路８１７，８１９のＭＳＢ信号（８１７の場合はＱ９信号、８１９の場合はＱ４信号）が、それぞれセレクタ９０１の入力端子に接続されている。
The output terminals Q9 to Q5 of the 5-
また、ラッチ回路８１７，８１９のＭＳＢ，ＬＳＢ信号を除く信号が、それぞれ、セレクタ９の入力端子にそれぞれ対応するビット毎に接続されている。ラッチ回路８１７のＱ１の信号と、ラッチ回路８１９のＱ６の信号がそれぞれ対応し、その選択されたどちらかの出力が、アダー１４の一方の加算信号入力端子のＬＳＢに接続される。同様に、ラッチ回路８１７のＱ２の信号と、ラッチ回路８１９のＱ７の信号がそれぞれ対応し、その選択されたどちらかの出力が、アダー１４の一方の加算信号入力端子のＬＳＢから２ビット目に接続される。同様に、ラッチ回路８１７のＱ３の信号と、ラッチ回路８１９のＱ８の信号がそれぞれ対応し、その選択されたどちらかの出力が、アダー１４の一方の加算信号入力端子のＬＳＢから３ビット目に接続される。
Further, signals other than the MSB and LSB signals of the
セレクタ９０１の出力端子は、ＤＦＦ８１０，１２のデータ入力端子Ｄに接続されている。ラッチ回路８１７のラッチ制御入力端子は、ＴＦＦ８０９のＱ出力端子に接続されている。
The output terminal of the selector 901 is connected to the data input terminal D of the
第１の実施形態におけるＴＦＦ１１，１２は、ＴＦＦ１１はＴＦＦ８０９、ＤＦＦ８１０に置き換えられ、ＴＦＦ１２はＤＦＦ１２−１、ＤＦＦ１２−２に置き換えられている。
In the first embodiment,
ＤＦＦ８１０のクロック端子は、ＤＦＦ４のＱ出力端子に接続されている。ＤＦＦ１２−１のクロック端子は、ＤＦＦ１２−２のＱ出力端子に接続されている。ＤＦＦ８１０とＤＦＦ１２−１のデータ端子にセレクタ９０１の出力端子が接続されている。ＤＦＦ１２−２のクロック端子が、インバータ１９の出力端子に接続されている。ＤＦＦ１２−２のＤ入力端子が、コンパレータ３の出力端子に接続されている。セレクタ９０１、ＤＦＦ１２−１，１２−２で、図２のＴＦＦ１２と同等の機能を実行する。ただし、ＤＦＦ８１０とＤＦＦ１２−１は、セレクタ９０１からのデータをラッチし、ＰＷＭＯＵＴから出力するＰＷＭの信号をセレクタ９０１のデータでコントロールできるようにするラッチとして機能する。また、図２のＴＦＦ１１と同等の機能をＴＦＦ８０９，ＤＦＦ４，ＤＦＦ８１０，セレクタ９０１で実現している。本実施形態では、上記第１の実施形態と同タイミングでＰＷＭＯＵＴの出力切り替えができるように構成されている。
The clock terminal of the
ＤＦＦ８１０，１２−１のＱ出力端子は、第１の実施形態と同じく、セレクタ１３の入力端子にそれぞれ接続されている。ＴＦＦ８０９のＴ入力端子は、コンパレータ３の出力端子に接続されている。ＴＦＦ８０９のクロック信号入力端子は、ＣＬＫ＿ＩＮ端子２０に接続されている。ＴＦＦ８０９のＱ出力端子は、ＤＦＦ１０のデータ入力端子Ｄに接続されている。その他は、第１の実施形態と同等であるので、説明は省略する。
The Q output terminals of the
次に、図１１のＰＷＭ信号生成回路の動作例について図１３Ａ及び図１３Ｂに示すタイムチャートを用いて説明する。 Next, an operation example of the PWM signal generation circuit in FIG. 11 will be described with reference to time charts shown in FIGS. 13A and 13B.
図１３Ａ及び図１３Ｂは、図１１のＰＷＭ信号生成回路における入出力信号のタイムチャートである。 13A and 13B are time charts of input / output signals in the PWM signal generation circuit of FIG.
ＣＬＫ＿ＩＮ端子２０に入力されるクロック信号は、ｖｉｄｅｏ＿ｃｌｋ信号が８逓倍して出力される、ｖｉｄｅｏ＿ｃｌｋ信号に同期した信号である。クロック信号の８回の立ち上がりに同期して、ｖｉｄｅｏ＿ｃｌｋ信号は１回立ち上がるように動作する。それに対して、画像制御データの分解能は、ｖｉｄｅｏ＿ｃｌｋ信号の１クロック分に対して、１６分解能必要な情報と成っている（１６画素でｖｉｄｅｏ＿ｃｌｋ信号の１クロック分の周期の画像情報）。
The clock signal input to the
不図示のコントローラが送出する符号化された画像情報は、コントローラの制御信号ＨＥＮＡＢＬＥＸが１から０となったタイミングで、コントローラから送出される。そして、ビデオバス８０５を通して８０１の入力端子にデータ情報として、ＭＯＤＥ信号入力端子８０６の入力端子にモード情報としてＰＷＭ信号生成装置内のＰＷＭ回路に入力される。それらは、レジスタ８０１，８０４で一旦ｖｉｄｅｏ＿ｃｌｋ信号の立ち下がりに同期してラッチされ、デコーダ回路８０２の入力端子に入力される。そのデコーダ回路８０２の動作を示す表を図１２Ａに示す。
Encoded image information sent by a controller (not shown) is sent from the controller at the timing when the control signal HENABLEX of the controller changes from 1 to 0. Then, the data signal is input to the
ＭＯＤＥの情報０，１及びビデオバス８０５の入力端子に入力端子０〜Ｆの１６種のビデオクロック信号の１クロック信号幅中のＰＷＭ変調用画像情報が、図１２ＡのＱ０〜Ｑ９の情報に変換されて非同期に出力される。ｖｉｄｅｏ＿ｃｌｋ信号の１クロック分の幅の中で、Ｌレベルの信号区間、Ｈレベルの信号区間の数を、クロック信号の８逓倍されたクロック信号の半周期のクロック幅を基準値として、ＰＷＭ信号に変換している。そして、その信号を、レジスタ８０３でｖｉｄｅｏ＿ｃｌｋ信号の立ち下がりに同期してラッチする。それを、２つの制御データ（第１の実施形態のオンタイム情報と、オフタイム情報に相当する）に分け、別々に制御できるように、レジスタ８０３のＱ０からＱ４を、レジスタ８１５でｖｉｄｅｏ＿ｃｌｋ信号の立ち上がりに同期してラッチする。そして、レジスタ８０３のＱ５からＱ９を、レジスタ８１３でｖｉｄｅｏ＿ｃｌｋ信号の立ち上がりに同期してラッチする。レジスタ８１５で一度ラッチされたデータは、さらに、ｖｉｄｅｏ＿ｃｌｋ信号の立ち上がりに同期して、レジスタ８１６にラッチされる。
Image information for PWM modulation in one clock signal width of 16 kinds of video clock signals of
同様に、レジスタ８１３で一度ラッチされたデータは、さらに、ｖｉｄｅｏ＿ｃｌｋ信号の立ち上がりに同期して、レジスタ８１４にラッチされる。
Similarly, the data once latched by the
８０８，８１２，８１４，８１６〜２１の回路は、これらの画像データと、図１のＰＷＭ信号生成装置内のＰＷＭ回路のタイミングインタフェースを取るための回路である。また、ＤＦＦ８１１、ＮＯＲゲート８１２、インバータ８２０、セレクタ８１８，８２１は、ＰＷＭ信号生成装置内のＰＷＭ回路のリセット状態から動作状態の初期化動作時にも必要な回路である。ＲＳＴＸに「０」のリセット信号が入ると、ＤＦＦ８１１のＱ出力端子が０となり、セレクタ８１８，８２１は、レジスタ８１６の出力信号を、ラッチ回路８１９のデータ入力端子に出力するように動作する。同時に、ラッチ回路８１９（ＬパスＨラッチ動作のラッチ回路）の制御入力端子には、０の信号が入力され、ラッチ回路８１９はパス状態となり、レジスタ８１６の出力端子の信号が、直接セレクタ９，９０１，８の入力端子に入力される状態となっている。
また、ＲＳＴＸに０のリセット信号が入ると、ＤＦＦ１０も初期化され、そのＱ出力端子の出力値は「０」となる。セレクタ８，９、９０１は、ラッチ回路８１９の出力信号を選択して出力するように動作するので、ＲＳＴＸが「０」の初期化時、レジスタ８１６の出力データのうち、Ｑ４のデータは、ＤＦＦ８１０，１２−１のＤ入力端子の初期値として与えられる。一方、Ｑ３からＱ１は、アダー１４の被加算ＰＷＭデータ入力端子に、初期値として与えられ、Ｑ０が、タイミング回路１７の入力端子の初期値データとして与えられる。
When a reset signal of 0 is input to RSTX, the
本実施形態の場合は、第１の実施形態がＴＦＦのトグルでＰＷＭの出力レベルを切り替えていたのに対して、ラッチ回路８１７，８１９のＭＳＢにラッチされるデータが、ＰＷＭ信号の出力情報となっている（レジスタ８０３のＱ９，Ｑ４のデータ）。このデータは、予めセレクタ９を通じて、ＤＦＦ８１０，１２−１のＤ入力端子に入力され、制御データ毎に、ＰＷＭＯＵＴ信号のＨレベル、Ｌレベルを制御することが可能と成っている。
In the case of the present embodiment, the PWM output level is switched by the TFF toggle in the first embodiment, whereas the data latched in the MSB of the
本ＰＷＭ信号生成装置内のＰＷＭ回路のカウンタ１は、ＲＳＴＸが０のとき、０に初期化されるカウンタとなっている。この場合、レジスタ２も０に初期化されているので、初期化状態でコンパレータ３の出力は１と成る。そのため、ＣＬＫ＿ＩＮ端子２０からのクロック信号の立ち下がりに同期してＲＳＴＸが「０」から「１」になった次のクロック信号の立ち上がりで、ＴＦＦ８０９のＱ出力端子は、Ｔ入力が１のため、０から１に変化する。そして、ＤＦＦ８１１のＱ出力端子の出力値が、それによって「１」となり、以後、上記ＲＳＴＸが「０」に成るまで、ＤＦＦ８１１のＱ出力端子はこの値を持続する。その結果、このタイミング以降ＲＳＴＸが次に「０」に成るまでは、レジスタ８１５の出力信号が、セレクタ８１８，８２１を通じて、ラッチ回路８１９の入力端子に入力するようになる。ＲＳＴＸが「０」から「１」になった次のクロック信号の立ち上がりと同時に、ラッチ回路８１７のラッチ信号入力端子の信号も「０」から「１」となり、レジスタ８１４のデータ出力信号が、ラッチ回路８１７にラッチされるように動作する。
The
ＴＦＦ８０９は、ＰＷＭの信号出力には直接関係しないが、ＰＷＭの入力データの切り替えタイミングを生成する重要なＴＦＦと成っている（第２の実施形態におけるＴＦＦ１１と同等の動作をする）。
The
また、ＲＳＴＸが０から１となり、初期化状態が解除されたタイミングからの動作は、ラッチ回路８１７が第２の実施形態のレジスタ６に相当し、ラッチ回路８１９が第２の実施形態のレジスタ７に相当するように動作する。そのため、レジスタ８１４のデータ出力信号が、ラッチ回路８１７にラッチされた以後のタイミングでは、ＰＷＭ信号生成装置内のＰＷＭ回路の上述の差異部以外の回路の動作に関しては、第１の実施形態と同じなので、その部分の説明は省略する。そして、変更された動作部分に関して、図１３Ａ及び図１３Ｂのタイムチャートを参照して説明する。
The operation from the timing when RSTX is changed from 0 to 1 and the initialization state is released is that the
第１の実施形態と特に異なってくるのが、外部の画像データとのデータ受け渡しタイミングと、モード切り替え、データが０の持続、１の持続時のＰＷＭ信号の生成方法である。 What is particularly different from the first embodiment is a data transfer timing with external image data, mode switching, and a method of generating a PWM signal when the data is 0-sustained and 1-sustained.
外部の画像データは、ｖｉｄｅｏ＿ｃｌｋ信号の１クロック信号毎にデータが入力される。ＰＷＭ信号生成装置内のＰＷＭ回路とのタイミングを取るため、ＲＳＴＸ信号は、８０１から８０４及び、８１３から８１９の回路は、リセット回路を付加せず、それ以外の図８の同期回路は全て、ＲＳＴＸの信号が０のとき非同期に初期化されるものとする。そして、その初期化解除のタイミングと、ビデオバス８０５に入力され、レジスタ８１４，８１５の出力端子にＰＷＭ用に変換されて出力される画像データとのタイミングを図１３Ａ及び図１３Ｂのようなタイミングとする。これにより、外部画像信号と、ＰＷＭ回路のインタフェースを取ることができるようになる。
External image data is input for each clock signal of the video_clk signal. In order to take timing with the PWM circuit in the PWM signal generator, the RSTX signal is not added to the
また、画像データは、通常、ｖｉｄｅｏ＿ｃｌｋ信号の立ち上がり毎に外部から入力され、ＰＷＭ制御データ入力端子変換されて、レジスタ８０３からレジスタ８１３，８１４，や、ラッチ回路８１７に逐次データがシフトされる。また、レジスタ８０３からレジスタ８１５，８１６、ラッチ回路８１９に逐次データがシフトされる。
Also, the image data is normally input from the outside every time the video_clk signal rises, converted to a PWM control data input terminal, and the data is sequentially shifted from the
ＰＷＭ信号生成装置内のＰＷＭ回路側では、タイミングを合わせるために、レジスタ８０３のＱ１〜Ｑ３から送出されたデータが、アダー１４でレジスタ２のレジスタ値と加算される。そして、再度レジスタ２に値が設定されるタイミングで、Ｑ５〜Ｑ９から送出されたデータをラッチ回路８１７にラッチするように構成されている。
On the PWM circuit side in the PWM signal generation device, the data sent from Q1 to Q3 of the
また、レジスタ８０３のＱ６〜Ｑ８から送出されたデータが、アダー１４でレジスタ２のレジスタ値と加算され、再度レジスタ２に値が設定されるタイミングで、Ｑ０〜Ｑ４から送出されたデータがラッチ回路８１９にラッチされる。このように、ラッチ回路８１７とラッチ回路８１９のラッチタイミングが交互にずれるように構成されている。
Further, the data sent from Q6 to Q8 of the
また、本回路における画像データの１画素長は、ＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の８クロック分で固定されている。レジスタ８１４のレジスタ出力値をラッチ回路８１７でラッチするタイミングは、必ず、レジスタ８１４の画像データ変更タイミングからＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の１クロック分のマージンを取ってラッチされる設計となっている。そのため、データは問題なく更新され、ＰＷＭ信号生成装置内のＰＷＭ回路に反映される。
Further, the length of one pixel of the image data in this circuit is fixed by eight clock signals input to the
さらにタイミング的に問題のない、ＰＷＭ信号生成装置内のＰＷＭ回路の動作を実現するため、バッファ８０８で遅延させる。そして、ＴＦＦ８０９のＱ出力の立ち上がり時に、レジスタ８１５のレジスタ値をラッチ回路８１９でラッチした後、レジスタ８１５のＱ出力値が確実に更新されるようなタイミング調整が必要となる。
Further, in order to realize the operation of the PWM circuit in the PWM signal generation device that is not problematic in terms of timing, it is delayed by the
また、本ＰＷＭ信号生成装置内のＰＷＭ回路の最小ＯＮ幅は、本設計回路ではＣＬＫ＿ＩＮ端子２０に入力される１クロック信号分（２分解能の幅）は必要であり、最小ＯＦＦ幅も同様に、１クロック信号分（２分解能の幅）が必要となる。
Further, the minimum ON width of the PWM circuit in the present PWM signal generation device requires one clock signal (two resolution width) input to the
ＯＮ状態、ＯＦＦ状態の持続について、本実施形態では、ＰＷＭ信号の幅に対して、その出力レベル０，１をレジスタ８０３のＱ４出力端子のデータ及びＱ９出力端子のデータで自由に設定できる構成としている。すなわち、第１の実施形態では、ＴＦＦ１１，１２でＰＷＭ信号のトグルさせるタイミングで、本実施形態ではＤＦＦ８１０，１２−１でセレクタ９０１の出力信号をラッチすることができるように構成されているためである。そのため、図１３Ａ及び図１３Ｂに示すタイミングチャートのように、連続する２つの画像情報のモードを逐次切り替える画像情報に対しても、それを簡単にＰＷＭ信号として反映できる。例えば、レジスタ８０３のＱ４出力端子のデータ及びＱ９出力端子のデータを共に「０」にすることで、ＰＷＭを持続的に０にすることが可能となる。また、「１」にすることでＰＷＭ信号を持続的に１にすることが可能となる。
In this embodiment, regarding the duration of the ON state and the OFF state, the
第１の実施形態は、ＣＬＫ＿ＩＮ端子２０に入力されるクロック信号のクロック幅が、２クロック信号分即ち４分解能の幅が必要なＰＷＭ信号であったが、本実施形態では、それを半分に圧縮するように回路が工夫されている。具体的には、遅延バッファ８２２、１ショット回路８２３、ＯＲゲート８２４でＤＦＦ４，５をリセット可能な必要最小限のリセット信号を生成する。そして、ＤＦＦ５のＱ出力端子に「１」がたった後、必要最小限の遅延時間後、これらの回路でＤＦＦ４，５を強制的にリセットする。これにより、タイミング回路１７，１８での信号処理を、ＣＬＫ＿ＩＮ端子２０に入力されるクロック信号の１クロック分以内で実現することができる。その結果、ＰＷＭの最小クロック幅を、ＣＬＫ＿ＩＮ端子２０に入力される１クロック信号の範囲で、ＰＷＭ信号を生成できる。なお、タイミング回路１７，１８の動作は、第１の実施形態におけるタイミング回路１７，１８と同じなので、それらの説明は省略する。
In the first embodiment, the clock width of the clock signal input to the
また、本実施形態では、遅延バッファ８２２，８２３が加わったので、ＤＦＦ４，５は明示的にＲＳＴＸが０のときに初期化され、そのＱ出力端子の出力が「０」に成るように、ＯＲゲート８２４の一端と、インバータ８２０を通じて、ＲＳＴＸの信号が入力される。
In this embodiment, since the delay buffers 822 and 823 are added, the
以上のように構成されているので、入力されるデータの更新レートの８逓倍のクロック信号を基本クロック信号として用いて１６分解能のＰＷＭ信号を生成することができ、同じ分解能のＰＷＭ信号を生成するのに消費電力を半減できる。 Since it is configured as described above, a 16-resolution PWM signal can be generated using a clock signal that is eight times the update rate of input data as a basic clock signal, and a PWM signal having the same resolution is generated. However, power consumption can be halved.
また、Ｖｉｄｅｏ＿ＣＬＫが５０ＭＨＺのように高速になっても、ＰＷＭ信号生成装置内のＰＷＭ回路を特殊な高速回路設計にせずに実現することができる。これは、従来は８００ＭＨＺのクロック信号が必要であった回路が、本発明により４００ＭＨＺのクロック信号で本実施形態のような簡単な回路で実現できるためである。 Even if Video_CLK is as fast as 50 MHZ, the PWM circuit in the PWM signal generation device can be realized without special high-speed circuit design. This is because a circuit that conventionally required a clock signal of 800 MHZ can be realized by a simple circuit like this embodiment with a clock signal of 400 MHZ according to the present invention.
図１４は、図１１における１ショット回路８２３の回路構成例を示す図である。 FIG. 14 is a diagram illustrating a circuit configuration example of the one-shot circuit 823 in FIG.
入力端子ＩＮは、ＡＮＤゲート５０７の一方の入力端子に接続され、同時に、大きな遅延量を持つインバータ５０８の入力端子に接続されている。インバータ５０８の出力端子は、ＡＮＤゲート５０７の他方の入力端子に接続され、ＡＮＤゲート５０７の出力端子が１ショット回路の出力端子である１ＳＨＯＴ＿ＯＵＴに接続されている。
The input terminal IN is connected to one input terminal of the AND
次に、図示の回路の動作を説明する。 Next, the operation of the illustrated circuit will be described.
入力端子ＩＮからの入力が０のとき、インバータ５０８の出力は１となる。次に、入力端子ＩＮからの入力が０から１に遷移すると、入力端子ＩＮに直接接続されているＡＮＤゲート５０７の入力が１となる。一方、インバータ５０８の出力は、インバータ５０８の遅延時間後に０と成る。その結果、ＡＮＤゲート５０７の出力は、インバータ５０８の遅延時間の幅の１ショットパルスを生成できることが可能となる。
When the input from the input terminal IN is 0, the output of the
インバータ５０８の遅延時間は、遅延バッファ８２２と同等の遅延時間を持ち、ＤＦＦ４，５を確実にリセットできる構成となっている。１ショット信号が確実に生成されるため、ＤＦＦ５がリセットされても、１ショット回路８２３の出力する１ショット信号が確実に出力されるように、遅延バッファ８２２が挿入されている。
The delay time of the
第４の実施形態によれば、ＰＷＭの変調用画像情報の値をＰＷＭの出力に反映できる回路構造としたので、複数ＰＷＭデータにわたる同じ値のＰＷＭ値の保持が可能となる。また、その結果、画像の連続した０の値、１の値を当該ＰＷＭで実現できる。さらに、ルックアップテーブルをモード毎にもっているので、画像の左寄せ、右寄せ制御にも容易に対応できる。 According to the fourth embodiment, since the circuit structure that can reflect the value of the PWM modulation image information in the output of the PWM, it is possible to hold the same PWM value over a plurality of PWM data. As a result, continuous 0 value and 1 value of the image can be realized by the PWM. Furthermore, since the look-up table is provided for each mode, it is possible to easily cope with left and right alignment control of an image.
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。 The present invention can also be realized by executing the following processing. That is, software (program) that realizes the functions of the above-described embodiments is supplied to a system or apparatus via a network or various storage media, and a computer (or CPU, MPU, or the like) of the system or apparatus reads the program. It is a process to be executed.
１ カウンタ
２ レジスタ
３ コンパレータ
４，５，１０ ＤＦＦ（Ｄタイプフリップフロップ）
８，９，１３，１６ セレクタ
１１，１２，３１，３２ ＴＦＦ（Ｔタイプフリップフロップ）
１４，１５ アダー
１７，１８ タイミング回路
１９ インバータ
１０４ ＣＰＵ
1
8, 9, 13, 16
14, 15
Claims (8)
前記クロック信号の立ち上がりクロックに応じてＰＷＭ信号を出力する第１のＰＷＭ出力制御回路と、
前記クロック信号の立ち上がりクロックとは異なる立ち下がりクロックに応じてＰＷＭ信号を出力する第２のＰＷＭ出力制御回路と、
前記第１のＰＷＭ出力制御回路と前記第２のＰＷＭ出力制御回路の出力を切り替える切替回路とを備えることを特徴とするＰＷＭ信号生成装置。 In a PWM signal generator that operates with an input clock signal,
A first PWM output control circuit that outputs a PWM signal in response to a rising clock of the clock signal;
A second PWM output control circuit that outputs a PWM signal according to a falling clock different from a rising clock of the clock signal;
A PWM signal generation device comprising: a switching circuit that switches an output of the first PWM output control circuit and the second PWM output control circuit.
前記データ入力端子に入力される信号のレベルに応じて、前記ＰＷＭ信号の出力が制御されることを特徴とする請求項１記載のＰＷＭ信号生成装置。 The first and second PWM output control circuits each include a data input terminal for switching the output of each PWM signal,
2. The PWM signal generation apparatus according to claim 1, wherein the output of the PWM signal is controlled in accordance with the level of the signal input to the data input terminal.
前記クロック信号が入力され、前記コンパレータからの入力信号に応じて出力信号を反転する第１の出力反転手段と、
前記クロック信号と逆相のクロック信号が入力され、前記コンパレータからの入力信号に応じて出力信号を反転する第２の出力反転手段と、
前記第１及び前記第２の出力反転手段から出力される信号のいずれか一方を選択してＰＷＭ信号として出力するセレクタと、
前記セレクタからのＰＷＭ信号の出力のタイミングを制御する制御手段とを備えることを特徴とするＰＷＭ信号生成装置。 PWM comprising: a counter that counts a clock signal; a register having the same bit width as the counter; and a comparator that compares the counter value of the counter with the register value of the register and outputs a coincidence signal at a timing when they coincide In the signal generator,
First output inverting means for receiving the clock signal and inverting an output signal in accordance with an input signal from the comparator;
A second output inversion means for inputting a clock signal having a phase opposite to that of the clock signal and inverting an output signal in accordance with an input signal from the comparator;
A selector that selects one of the signals output from the first and second output inverting means and outputs the selected signal as a PWM signal;
And a control means for controlling the output timing of the PWM signal from the selector.
前記オンタイム情報と前記オフタイム情報のＬＳＢ情報から１ビットを除いたデータを、前記クロック信号と逆相のクロック信号で前記ＰＷＭ信号が出力すべきタイミングか、前記クロック信号で前記ＰＷＭ信号が出力すべきタイミングかを指示する情報とし、
前記第１の出力反転手段及び前記第２の出力反転手段を、前記オンタイム情報及び前記オフタイム情報をビット毎で加算し、その加算値が０のときは、前記クロック信号の立ち上がりでトグルする出力を前記ＰＷＭ信号として選択するように動作させることを特徴とする請求項３記載のＰＷＭ信号生成装置。 Storage means for storing on-time information and off-time information for controlling the first output inversion means and the second output inversion means;
The data obtained by removing one bit from the LSB information of the on-time information and the off-time information is the timing at which the PWM signal should be output with a clock signal having a phase opposite to the clock signal, or the PWM signal is output with the clock signal Information that indicates when it should be
The first output inversion means and the second output inversion means add the on-time information and the off-time information bit by bit, and when the addition value is 0, toggle at the rising edge of the clock signal. 4. The PWM signal generation device according to claim 3, wherein the PWM signal generation device is operated so as to select an output as the PWM signal.
前記オンタイム情報と前記オフタイム情報のＬＳＢ情報から２ビットを除いたデータを、前記クロック信号と逆相のクロック信号で前記ＰＷＭ信号が出力すべきタイミングか、前記クロック信号で前記ＰＷＭ信号が出力すべきタイミングかを指示する情報とし、
前記第１の出力反転手段及び前記第２の出力反転手段を、前記オンタイム情報及び前記オフタイム情報をビット毎で加算し、その加算値が０のときは、前記クロック信号の立ち上がりでトグルする出力を前記ＰＷＭ信号として選択するように動作させることを特徴とする請求項３記載のＰＷＭ信号生成装置。 Storage means for storing on-time information and off-time information for controlling the first output inversion means and the second output inversion means;
The data obtained by removing 2 bits from the LSB information of the on-time information and the off-time information is the timing at which the PWM signal should be output with a clock signal having a phase opposite to the clock signal, or the PWM signal is output with the clock signal Information that indicates when it should be
The first output inversion means and the second output inversion means add the on-time information and the off-time information bit by bit, and when the addition value is 0, toggle at the rising edge of the clock signal. 4. The PWM signal generation device according to claim 3, wherein the PWM signal generation device is operated so as to select an output as the PWM signal.
ＰＷＭ信号の出力を切り替えるためのタイミング回路と、
前記クロック信号と、前記クロック信号と逆相のクロック信号とが入力され、前記タイミング回路から入力される信号のレベルに応じて、前記ＰＷＭ信号の出力を切り替える切替回路と、
前記切替回路からの信号に応じて、前記ＰＷＭ信号を出力するＰＷＭ出力制御回路とを備えることを特徴とするＰＷＭ信号生成装置。 In a PWM signal generator that operates with an input clock signal,
A timing circuit for switching the output of the PWM signal;
A switching circuit that receives the clock signal and a clock signal having a phase opposite to that of the clock signal, and switches the output of the PWM signal according to the level of the signal input from the timing circuit;
And a PWM output control circuit that outputs the PWM signal in response to a signal from the switching circuit.
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