JP2012223007A

JP2012223007A - Dc-dc converter

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Publication number: JP2012223007A
Application number: JP2011088116A
Authority: JP
Inventors: Mamoru Ugajin; 守宇賀神; Mitsuru Harada; 充原田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2011-04-12
Filing date: 2011-04-12
Publication date: 2012-11-12

Abstract

PROBLEM TO BE SOLVED: To provide a DC-DC converter which can be initialized at high speed in order to configure a high voltage resistant switch circuit by using a common MOS transistor, and to enhance low voltage performance by reducing the time to stop a logical circuit significantly.SOLUTION: In a DC-DC converter configured of a charge pump circuit 1, and a MOS transistor 3 for first switch that turns its power supply on/off, when power supply of the charge pump circuit 1 is turned off, electric charge charged in the parasitic capacity at the output terminal of the charge pump circuit 1 is discharged via the MOS transistors 4, 5 for second and third switches connected in series.

Description

本発明は、間欠動作する論理回路の電源制御回路（スイッチ制御回路）として用いるＤＣ−ＤＣコンバータに関する。なお、間欠動作する論理回路とは、例えばＲＦＩＤシステムや携帯型無線端末に使用される高周波アナログ回路を想定しているが、一般に集積回路における論理回路や演算回路も含むものとする。 The present invention relates to a DC-DC converter used as a power supply control circuit (switch control circuit) of a logic circuit that operates intermittently. Note that the intermittently operating logic circuit is assumed to be, for example, a high-frequency analog circuit used in an RFID system or a portable wireless terminal, but generally includes a logic circuit or an arithmetic circuit in an integrated circuit.

待機時のＣＭＯＳ回路のリーク電流を低減する従来方法として、図３、図４に示すＤＣ−ＤＣコンバータを用いた電源制御回路（特許文献１）がある。 As a conventional method for reducing the leakage current of the CMOS circuit during standby, there is a power supply control circuit using a DC-DC converter shown in FIGS. 3 and 4 (Patent Document 1).

図３(a) に示す論理回路１１が動作時（ＯＮ時）には、ＮＭＯＳトランジスタ１２のゲート電位はＤＣ−ＤＣコンバータ１４の昇圧動作により正の電源電位Ｖddよりも高い電位（例えば２Ｖdd）に制御され、スイッチ１６がオフ、スイッチ１７がオンでＰＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは導通して論理回路１１に電流が供給される。このとき、ＮＭＯＳトランジスタ１２のゲート電位が電源電位よりも高くなるので、電源電位が低い場合でも論理回路１１に十分な電流を供給することができる。 When the logic circuit 11 shown in FIG. 3A is in operation (ON), the gate potential of the NMOS transistor 12 is set to a potential (for example, 2 Vdd) higher than the positive power supply potential Vdd by the boosting operation of the DC-DC converter 14. As a result, the switch 16 is turned off and the switch 17 is turned on, so that the gate potential of the PMOS transistor 13 is controlled to the ground potential (0 V). At this time, since the gate potential of the NMOS transistor 12 becomes higher than the power supply potential, a sufficient current can be supplied to the logic circuit 11 even when the power supply potential is low.

一方、図３(b) に示す論理回路１１が待機時（ＯＦＦ時）には、ＤＣ−ＤＣコンバータ１４の動作が停止してＮＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）になり、スイッチ１６がオン、１７がオフでＰＭＯＳトランジスタ１３のゲート電位が正の電源電位Ｖddに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。 On the other hand, when the logic circuit 11 shown in FIG. 3B is in a standby state (OFF), the operation of the DC-DC converter 14 stops, the gate potential of the NMOS transistor 12 becomes the ground potential (0 V), and the switch 16 Is turned on, 17 is turned off, and the gate potential of the PMOS transistor 13 is controlled to the positive power supply potential Vdd, so that both transistors become non-conductive. At this time, the source potential of both transistors becomes an intermediate potential (˜Vdd / 2). For this reason, both transistors are in a reverse bias state between the gate and the source, and the leakage current is greatly reduced.

図４(a) に示す論理回路１１が動作時（ＯＮ時）には、ＰＭＯＳトランジスタ１３のゲート電位はＤＣ−ＤＣコンバータ１５の降圧動作により接地電位（０Ｖ）よりも低い電位（例えば−Ｖdd）に制御され、スイッチ１６がオン、スイッチ１７がオフでＮＭＯＳトランジスタ１２のゲート電位が正の電源電位Ｖddに制御され、両トランジスタは導通して論理回路１１に電流が供給される。このとき、ＰＭＯＳトランジスタ１３のゲート電位が接地電位より低くなるので、電源電位が低い場合でも論理回路１１に十分な電流を供給することができる。 When the logic circuit 11 shown in FIG. 4A is in operation (ON), the gate potential of the PMOS transistor 13 is lower than the ground potential (0 V) (eg, −Vdd) by the step-down operation of the DC-DC converter 15. Thus, the switch 16 is turned on, the switch 17 is turned off, and the gate potential of the NMOS transistor 12 is controlled to the positive power supply potential Vdd, and both transistors are turned on to supply current to the logic circuit 11. At this time, since the gate potential of the PMOS transistor 13 becomes lower than the ground potential, a sufficient current can be supplied to the logic circuit 11 even when the power supply potential is low.

一方、図４(b) に示す論理回路１１が待機時（ＯＦＦ時）には、ＤＣ−ＤＣコンバータ１５が動作を停止してＰＭＯＳトランジスタ１３のゲート電位が正の電源電位Ｖddになり、スイッチ１６がオフ、スイッチ１７がオンでＮＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。 On the other hand, when the logic circuit 11 shown in FIG. 4B is on standby (OFF), the DC-DC converter 15 stops operating, the gate potential of the PMOS transistor 13 becomes the positive power supply potential Vdd, and the switch 16 Is turned off, the switch 17 is turned on, and the gate potential of the NMOS transistor 12 is controlled to the ground potential (0 V), and both transistors become non-conductive. At this time, the source potential of both transistors becomes an intermediate potential (˜Vdd / 2). For this reason, both transistors are in a reverse bias state between the gate and the source, and the leakage current is greatly reduced.

このように、パワースイッチにＮＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１３を用いることで待機時のリーク電流を大幅に低減することができる。また、動作時にＤＣ−ＤＣコンバータ１４，１５を用いてパワースイッチに用いるＮＭＯＳトランジスタ１２またはＰＭＯＳトランジスタ１３のゲート電位を電源電位よりも高く、あるいは接地電位よりも低くすることで充分な電流を論理回路１１に供給することができる。 As described above, by using the NMOS transistor 12 and the PMOS transistor 13 for the power switch, the leakage current during standby can be greatly reduced. In addition, a sufficient current can be obtained by making the gate potential of the NMOS transistor 12 or the PMOS transistor 13 used for the power switch higher than the power supply potential or lower than the ground potential by using the DC-DC converters 14 and 15 during operation. 11 can be supplied.

図５は、ＤＣ−ＤＣコンバータ１４の構成例を示す。
図５において、ＤＣ−ＤＣコンバータ１４は、正のチャージポンプ回路１とスイッチ用のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタから構成される。図７(1) に正のチャージポンプ回路１の一例を示す。ＤＣ−ＤＣコンバータ１４では、動作時に入力端子から入力されるクロック信号によりチャージポンピングが行われ、電源電位Ｖddよりも約２倍程度高い電位（２Ｖdd）を出力し、待機時にはスイッチ切り替えにより接地電位が出力される。 FIG. 5 shows a configuration example of the DC-DC converter 14.
In FIG. 5, the DC-DC converter 14 includes a positive charge pump circuit 1, a switching PMOS transistor and an NMOS transistor. An example of the positive charge pump circuit 1 is shown in FIG. In the DC-DC converter 14, charge pumping is performed by a clock signal input from an input terminal during operation, and a potential (2Vdd) that is approximately twice as high as the power supply potential Vdd is output. Is output.

図６は、ＤＣ−ＤＣコンバータ１５の構成例を示す。
図６において、ＤＣ−ＤＣコンバータ１５は、負のチャージポンプ回路２とスイッチ用のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタから構成される。図７(2) に負のチャージポンプ回路２の一例を示す。ＤＣ−ＤＣコンバータ１５では、動作時に入力端子から入力されるクロック信号によりチャージポンピングが行われ、接地電位よりも電源電圧程度低い電位（−Ｖdd）を出力し、待機時にはスイッチ切り替えにより電源電位が出力される。 FIG. 6 shows a configuration example of the DC-DC converter 15.
In FIG. 6, the DC-DC converter 15 includes a negative charge pump circuit 2, a PMOS transistor and an NMOS transistor for switching. An example of the negative charge pump circuit 2 is shown in FIG. In the DC-DC converter 15, charge pumping is performed by a clock signal input from an input terminal during operation, and a potential (−Vdd) lower than the ground potential is output by a power supply voltage. Is done.

特開２００８−０４２８７０号公報JP 2008-042870 A

しかし、図５のＤＣ−ＤＣコンバータ１４または図６のＤＣ−ＤＣコンバータ１５において、動作時から待機時に状態を変える場合、出力端子の寄生容量に貯まった電荷がチャージポンプを通って抜けるため、ＤＣ−ＤＣコンバータの出力電位が所望の値に変化するのに多くの時間が必要である。このため、図３または図４に示す論理回路１１を停止するのに時間がかかり、平均消費電流を充分に低減することができない問題があった。 However, in the DC-DC converter 14 of FIG. 5 or the DC-DC converter 15 of FIG. 6, when the state is changed from the operation time to the standby time, the charge accumulated in the parasitic capacitance of the output terminal is released through the charge pump. -It takes a lot of time for the output potential of the DC converter to change to the desired value. For this reason, it takes time to stop the logic circuit 11 shown in FIG. 3 or FIG. 4, and there is a problem that the average current consumption cannot be sufficiently reduced.

また、上記問題を解決するため、例えば図８に示すようなＮＭＯＳトランジスタをＤＣ−ＤＣコンバータの出力端子と接地電位間に付けると、ＤＣ−ＤＣコンバータの動作時にＮＭＯＳスイッチのゲート／ドレイン間にかかる電圧が電源電圧の２倍程度になり、スイッチの信頼性が確保できない問題があった。 In order to solve the above problem, for example, when an NMOS transistor as shown in FIG. 8 is connected between the output terminal of the DC-DC converter and the ground potential, it is applied between the gate / drain of the NMOS switch during the operation of the DC-DC converter. There is a problem that the voltage is about twice the power supply voltage and the reliability of the switch cannot be secured.

本発明は、以上の２つの問題点を考慮し、耐高電圧スイッチ回路を通常のＭＯＳトランジスタを用いて構成するとともに、論理回路を停止する時間を大幅に削減して低電力性能を向上させるために、初期化を高速に行うことができるＤＣ−ＤＣコンバータを提供することを目的とする。 In consideration of the above two problems, the present invention is to construct a high voltage-resistant switch circuit using a normal MOS transistor, and to significantly reduce the time for stopping the logic circuit and improve the low power performance. Another object of the present invention is to provide a DC-DC converter that can be initialized at high speed.

本発明は、チャージポンプ回路と、その電源のオン・オフを行う第１のスイッチ用ＭＯＳトランジスタから構成されるＤＣ−ＤＣコンバータにおいて、チャージポンプ回路の電源オフ時に、チャージポンプ回路の出力端子の寄生容量に充電された電荷を直列接続された第２および第３のスイッチ用ＭＯＳトランジスタを介して放電する構成である。 The present invention provides a DC-DC converter including a charge pump circuit and a first switch MOS transistor for turning on and off the power supply. When the power supply of the charge pump circuit is turned off, a parasitic output terminal of the charge pump circuit is provided. In this configuration, the electric charge charged in the capacitor is discharged through the second and third switching MOS transistors connected in series.

本発明のＤＣ−ＤＣコンバータにおいて、チャージポンプ回路がオンのときに、電源電位よりも高い電位を出力する正のチャージポンプ回路であり、第１のスイッチ用ＭＯＳトランジスタは、チャージポンプ回路の電源端子と電源電位との間に接続され、ゲートに入力する接地電位または電源電位の制御信号に応じてチャージポンプ回路をオン・オフするＰＭＯＳトランジスタであり、第２のスイッチ用ＭＯＳトランジスタは、ゲートに電源電位が接続され、ドレインにチャージポンプ回路の出力端子が接続され、ソースに第３のスイッチ用ＭＯＳトランジスタのドレインが接続されたＮＭＯＳトランジスタであり、第３のスイッチ用ＭＯＳトランジスタは、ゲートに制御信号が入力され、ドレインに第２のスイッチ用ＭＯＳトランジスタのソースが接続され、ソースに接地電位が接続されたＮＭＯＳトランジスタであり、制御信号が電源電位になってチャージポンプ回路がオフのときに、第２および第３のスイッチ用ＭＯＳトランジスタがオンでチャージポンプ回路の出力端子と接地電位との間に直接回路を形成する構成である。 The DC-DC converter of the present invention is a positive charge pump circuit that outputs a potential higher than the power supply potential when the charge pump circuit is on. The first switch MOS transistor is a power supply terminal of the charge pump circuit. Is a PMOS transistor that is connected between the power supply potential and the gate transistor and turns on / off the charge pump circuit in accordance with a ground potential or power supply potential control signal input to the gate. A potential is connected, an output terminal of the charge pump circuit is connected to the drain, and the drain of the third switch MOS transistor is connected to the source. The third switch MOS transistor has a control signal at the gate. And the drain of the second switch MOS transistor is input to the drain. Are connected to each other, and the ground potential is connected to the source. When the control signal becomes the power supply potential and the charge pump circuit is turned off, the second and third switching MOS transistors are turned on and charged. The circuit is formed directly between the output terminal of the pump circuit and the ground potential.

このチャージポンプ回路はオンのときに、電源電位の 1.2倍から 2.5倍の高い電位を出力する構成である。 This charge pump circuit is configured to output a potential 1.2 to 2.5 times higher than the power supply potential when it is on.

本発明のＤＣ−ＤＣコンバータにおいて、チャージポンプ回路がオンのときに、接地電位よりも低い電位を出力する負のチャージポンプ回路であり、第１のスイッチ用ＭＯＳトランジスタは、チャージポンプ回路の電源端子と接地電位との間に接続され、ゲートに入力する電源電位または接地電位の制御信号に応じてチャージポンプ回路をオン・オフするＮＭＯＳトランジスタであり、第２のスイッチ用ＭＯＳトランジスタは、ゲートに接地電位が接続され、ドレインにチャージポンプ回路の出力端子が接続され、ソースに第３のスイッチ用ＭＯＳトランジスタのドレインが接続されたＰＭＯＳトランジスタであり、第３のスイッチ用ＭＯＳトランジスタは、ゲートに制御信号が入力され、ドレインに第２のスイッチ用ＰＯＳトランジスタのソースが接続され、ソースに電源電位が接続されたＰＭＯＳトランジスタであり、制御信号が接地電位になってチャージポンプ回路がオフのときに、第２および第３のスイッチ用ＭＯＳトランジスタがオンでチャージポンプ回路の出力端子と電源電位との間に直接回路を形成する構成である。 The DC-DC converter of the present invention is a negative charge pump circuit that outputs a potential lower than the ground potential when the charge pump circuit is on, and the first switch MOS transistor is a power supply terminal of the charge pump circuit. Is a NMOS transistor that is connected between the power supply potential and the ground potential, and turns on / off the charge pump circuit in accordance with a power supply potential or ground potential control signal input to the gate. The second switch MOS transistor is grounded to the gate. This is a PMOS transistor having a potential connected, a drain connected to the output terminal of the charge pump circuit, a source connected to the drain of the third switch MOS transistor, and the third switch MOS transistor has a gate connected to the control signal. Is input and the drain of the second switch POS transistor is connected to the drain. A PMOS transistor with a source connected to the power supply potential, and the second and third switch MOS transistors are charged when the control signal becomes the ground potential and the charge pump circuit is off. In this configuration, the circuit is formed directly between the output terminal of the pump circuit and the power supply potential.

このチャージポンプ回路はオンのときに、接地電位よりも電源電位の 0.2倍から 1.5倍の低い電位を出力する構成である。 This charge pump circuit is configured to output a potential that is 0.2 to 1.5 times lower than the ground potential when it is on.

本発明のＤＣ−ＤＣコンバータは、各スイッチ用ＭＯＳトランジスタの端子間にかかる電圧を電源電位以下とすることにより高信頼な回路を実現できるとともに、チャージポンプ回路の電源オフ時にチャージポンプ回路の出力を短時間の内に初期化することができる。これにより、このＤＣ−ＤＣコンバータを電源制御回路として用いる論理回路を停止する時間を大幅に削減し、低電力性能を向上させることができる。 The DC-DC converter of the present invention can realize a highly reliable circuit by setting the voltage applied between the terminals of each switch MOS transistor to a power supply potential or less, and can output the charge pump circuit when the power of the charge pump circuit is off. It can be initialized within a short time. Thereby, the time for stopping the logic circuit using this DC-DC converter as a power supply control circuit can be significantly reduced, and the low power performance can be improved.

本発明の実施例１のＤＣ−ＤＣコンバータの構成例を示す図である。It is a figure which shows the structural example of the DC-DC converter of Example 1 of this invention. 本発明の実施例２のＤＣ−ＤＣコンバータの構成例を示す図である。It is a figure which shows the structural example of the DC-DC converter of Example 2 of this invention. 論理回路の電源制御回路の第１の構成例を示す図である。It is a figure which shows the 1st structural example of the power supply control circuit of a logic circuit. 論理回路の電源制御回路の第２の構成例を示す図である。It is a figure which shows the 2nd structural example of the power supply control circuit of a logic circuit. ＤＣ−ＤＣコンバータ１４の構成例を示す図である。3 is a diagram illustrating a configuration example of a DC-DC converter 14. FIG. ＤＣ−ＤＣコンバータ１５の構成例を示す図である。3 is a diagram illustrating a configuration example of a DC-DC converter 15. FIG. 正のチャージポンプ回路１、負のチャージポンプ回路２の構成例を示す図である。2 is a diagram illustrating a configuration example of a positive charge pump circuit 1 and a negative charge pump circuit 2. FIG. ＤＣ−ＤＣコンバータ１４の変更例を示す図である。It is a figure which shows the example of a change of the DC-DC converter.

図１は、本発明の実施例１のＤＣ−ＤＣコンバータの構成例を示す。本実施例のＤＣ−ＤＣコンバータは、図３に示す論理回路の電源制御回路として用いられるＤＣ−ＤＣコンバータ１４として置き換えが可能なものである。 FIG. 1 shows a configuration example of a DC-DC converter according to Embodiment 1 of the present invention. The DC-DC converter of this embodiment can be replaced with a DC-DC converter 14 used as a power supply control circuit for the logic circuit shown in FIG.

図１において、実施例１のＤＣ−ＤＣコンバータは、電源電位Ｖddの２倍程度の出力がある正のチャージポンプ回路１と、スイッチ用ＭＯＳトランジスタ３，４，５から構成される。 In FIG. 1, the DC-DC converter according to the first embodiment includes a positive charge pump circuit 1 having an output of about twice the power supply potential Vdd and switching MOS transistors 3, 4 and 5.

スイッチ用ＭＯＳトランジスタ３はＰＭＯＳＦＥＴであり、そのゲートが制御信号端子に接続され、ソースおよびドレインが電源電位Ｖddおよびチャージポンプ回路１の電源端子にそれぞれ接続される。スイッチ用ＭＯＳトランジスタ４はＮＭＯＳＦＥＴであり、そのゲートが電源電位Ｖddに接続され、ドレインおよびソースがチャージポンプ出力およびスイッチ用ＭＯＳトランジスタ５のドレイン端子にそれぞれ接続される。スイッチ用ＭＯＳトランジスタ５はＮＭＯＳＦＥＴであり、そのゲートが制御信号端子に接続され、ドレインおよびソースがスイッチ用ＭＯＳトランジスタ４のソース端子および接地電位にそれぞれ接続される。 The switching MOS transistor 3 is a PMOSFET, its gate is connected to the control signal terminal, and its source and drain are connected to the power supply potential Vdd and the power supply terminal of the charge pump circuit 1, respectively. The switching MOS transistor 4 is an NMOSFET, the gate thereof is connected to the power supply potential Vdd, the drain and the source are connected to the charge pump output and the drain terminal of the switching MOS transistor 5, respectively. The switching MOS transistor 5 is an NMOSFET, the gate thereof is connected to the control signal terminal, and the drain and source are connected to the source terminal of the switching MOS transistor 4 and the ground potential.

動作時（ＯＮ時）には、制御信号が接地電位（０Ｖ）、チャージポンプ回路１にクロック入力があり、チャージポンプ出力が電源電位の約２倍（ 1.2倍から 2.5倍）の電位（例えば２Ｖdd）である。この時、スイッチ用ＭＯＳトランジスタ３のゲート、ソース、ドレイン端子電圧は、それぞれ０、Ｖdd、Ｖddである。また、スイッチ用ＭＯＳトランジスタ４のゲート、ソース、ドレイン端子電圧は、それぞれＶdd、Ｖdd、２Ｖddである。さらに、スイッチ用ＭＯＳトランジスタ５のゲート、ソース、ドレイン端子電圧は、それぞれ０、０、Ｖddである。したがって、スイッチ用ＭＯＳトランジスタ３，４，５の全ての端子間にかかる電圧は高々電源電位Ｖddであり、信頼性の問題は起こらない。また、スイッチ用ＭＯＳトランジスタ３はＯＮ状態、スイッチ用ＭＯＳトランジスタ４，５はＯＦＦ状態である。 During operation (ON), the control signal is ground potential (0V), the charge pump circuit 1 has a clock input, and the charge pump output is approximately twice the power supply potential (1.2 to 2.5 times) (eg 2Vdd). ). At this time, the gate, source, and drain terminal voltages of the switching MOS transistor 3 are 0, Vdd, and Vdd, respectively. The gate, source and drain terminal voltages of the switching MOS transistor 4 are Vdd, Vdd and 2Vdd, respectively. Further, the gate, source and drain terminal voltages of the switching MOS transistor 5 are 0, 0 and Vdd, respectively. Therefore, the voltage applied across all the terminals of the switching MOS transistors 3, 4 and 5 is at most the power supply potential Vdd, and the problem of reliability does not occur. The switching MOS transistor 3 is in an ON state, and the switching MOS transistors 4 and 5 are in an OFF state.

待機時（ＯＦＦ時）には、制御信号が電源電位Ｖddになり、スイッチ用ＭＯＳトランジスタ３がＯＦＦ状態になると共に、スイッチ用ＭＯＳトランジスタ４，５はＯＮ状態になるため、チャージポンプ出力は短時間の内に接地電位（０Ｖ）に変化する。よって、本実施例のＤＣ−ＤＣコンバータを図３のＤＣ−ＤＣコンバータ１４として用いれば、短時間の内にパワースイッチのバイアス状態を制御して高速な初期化動作が可能になり、論理回路の平均消費電力を低減することができる。 During standby (OFF), the control signal becomes the power supply potential Vdd, the switch MOS transistor 3 is turned off, and the switch MOS transistors 4 and 5 are turned on, so that the charge pump output is short. Changes to ground potential (0V). Therefore, if the DC-DC converter of the present embodiment is used as the DC-DC converter 14 of FIG. 3, the bias state of the power switch can be controlled within a short time and a high-speed initialization operation can be performed. Average power consumption can be reduced.

図２は、本発明の実施例１のＤＣ−ＤＣコンバータの構成例を示す。本実施例のＤＣ−ＤＣコンバータは、図４に示す論理回路の電源制御回路として用いられるＤＣ−ＤＣコンバータ１５として置き換えが可能なものである。 FIG. 2 shows a configuration example of the DC-DC converter according to the first embodiment of the present invention. The DC-DC converter of this embodiment can be replaced with a DC-DC converter 15 used as a power supply control circuit of the logic circuit shown in FIG.

図２において、実施例２のＤＣ−ＤＣコンバータは、接地電位よりも電源電位Ｖdd程度の低い出力（−Ｖdd）の負のチャージポンプ回路２と、スイッチ用ＭＯＳトランジスタ６，７，８から構成される。 2, the DC-DC converter according to the second embodiment includes a negative charge pump circuit 2 having an output (−Vdd) lower than the ground potential by about the power supply potential Vdd, and switching MOS transistors 6, 7, and 8. The

スイッチ用ＭＯＳトランジスタ６はＮＭＯＳＦＥＴであり、そのゲートが制御信号端子に接続され、ソースおよびドレインが接地電位およびチャージポンプ回路２の電源端子にそれぞれ接続される。スイッチ用ＭＯＳトランジスタ７はＰＭＯＳＦＥＴであり、そのゲートが接地電位に接続され、ドレインおよびソースがチャージポンプ出力およびスイッチ用ＭＯＳトランジスタ８のドレイン端子にそれぞれ接続される。スイッチ用ＭＯＳトランジスタ８はＰＭＯＳＦＥＴであり、そのゲートが制御信号端子に接続され、ドレインおよびソースがスイッチ用ＭＯＳトランジスタ７のソース端子および電源電位Ｖddにそれぞれ接続される。 The switching MOS transistor 6 is an NMOSFET, its gate is connected to the control signal terminal, and its source and drain are connected to the ground potential and the power supply terminal of the charge pump circuit 2, respectively. The switching MOS transistor 7 is a PMOSFET, the gate thereof is connected to the ground potential, and the drain and source are connected to the charge pump output and the drain terminal of the switching MOS transistor 8, respectively. The switching MOS transistor 8 is a PMOSFET, the gate thereof is connected to the control signal terminal, and the drain and source are connected to the source terminal of the switching MOS transistor 7 and the power supply potential Vdd.

動作時（ＯＮ時）には、制御信号が電源電位Ｖdd、チャージポンプ回路２にクロック入力があり、チャージポンプ出力が接地電位より電源電位程度（電源電位の 0.2倍から 1.5倍）低い電位（例えば−Ｖdd）である。この時、スイッチ用ＭＯＳトランジスタ６のゲート、ソース、ドレイン端子電圧は、それぞれＶdd、０、０である。また、スイッチ用ＭＯＳトランジスタ７のゲート、ソース、ドレイン端子電圧は、それぞれ０、０、−Ｖddである。さらに、スイッチ用ＭＯＳトランジスタ８のゲート、ソース、ドレイン端子電圧は、それぞれＶdd、Ｖdd、０である。したがって、スイッチ用ＭＯＳトランジスタ６，７，８の全ての端子間にかかる電圧は高々電源電位Ｖddであり、信頼性の問題は起こらない。またスイッチ用ＭＯＳトランジスタ６はＯＮ状態、スイッチ用ＭＯＳトランジスタ７，８はＯＦＦ状態である。 During operation (ON), the control signal is the power supply potential Vdd, the charge pump circuit 2 has a clock input, and the charge pump output is about a power supply potential (0.2 to 1.5 times the power supply potential) lower than the ground potential (for example, -Vdd). At this time, the gate, source, and drain terminal voltages of the switching MOS transistor 6 are Vdd, 0, and 0, respectively. The gate, source, and drain terminal voltages of the switching MOS transistor 7 are 0, 0, and −Vdd, respectively. Further, the gate, source and drain terminal voltages of the switching MOS transistor 8 are Vdd, Vdd and 0, respectively. Therefore, the voltage applied across all the terminals of the switching MOS transistors 6, 7 and 8 is at most the power supply potential Vdd, and there is no problem of reliability. The switching MOS transistor 6 is in an ON state, and the switching MOS transistors 7 and 8 are in an OFF state.

待機時（ＯＦＦ時）には、制御信号が接地電位（０Ｖ）になるため、スイッチ用ＭＯＳトランジスタ６がＯＦＦ状態になると共に、スイッチ用ＭＯＳトランジスタ７，８はＯＮ状態になるため、チャージポンプ出力は短時間の内に電源電位Ｖddに変化する。よって、本実施例のＤＣ−ＤＣコンバータを図４のＤＣ−ＤＣコンバータ１５として用いれば、短時間の内にパワースイッチのバイアス状態を制御して高速な初期化動作が可能になり、論理回路の平均消費電力を低減することができる。 At the time of standby (OFF), since the control signal becomes the ground potential (0 V), the switch MOS transistor 6 is turned off and the switch MOS transistors 7 and 8 are turned on, so that the charge pump output Changes to the power supply potential Vdd within a short time. Therefore, if the DC-DC converter of the present embodiment is used as the DC-DC converter 15 of FIG. 4, it is possible to control the bias state of the power switch within a short time and perform a high-speed initialization operation. Average power consumption can be reduced.

１正のチャージポンプ回路
２負のチャージポンプ回路
３スイッチ用ＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）
４スイッチ用ＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）
５スイッチ用ＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）
６スイッチ用ＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）
７スイッチ用ＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）
８スイッチ用ＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）
１１論理回路
１２ＮＭＯＳトランジスタ
１３ＰＭＯＳトランジスタ
１４，１５ＤＣ−ＤＣコンバータ
１６，１７スイッチ 1 Positive Charge Pump Circuit 2 Negative Charge Pump Circuit 3 Switch MOS Transistor (PMOSFET)
4 MOS transistor for switching (NMOSFET)
5 MOS transistor for switching (NMOSFET)
6 Switch MOS transistor (NMOSFET)
7 Switch MOS transistor (PMOSFET)
8 Switch MOS transistor (PMOSFET)
11 logic circuit 12 NMOS transistor 13 PMOS transistor 14, 15 DC-DC converter 16, 17 switch

Claims

In a DC-DC converter composed of a charge pump circuit and a first switching MOS transistor for turning on and off the power supply,
When the power supply of the charge pump circuit is turned off, the charge charged in the parasitic capacitance of the output terminal of the charge pump circuit is discharged through the second and third switch MOS transistors connected in series. DC-DC converter.

The DC-DC converter according to claim 1, wherein
A positive charge pump circuit that outputs a potential higher than a power supply potential when the charge pump circuit is on;
The first switch MOS transistor is connected between a power supply terminal of the charge pump circuit and a power supply potential, and turns on / off the charge pump circuit according to a ground potential or power supply potential control signal input to the gate. A PMOS transistor that
The second switch MOS transistor is an NMOS transistor having a gate connected to the power supply potential, a drain connected to the output terminal of the charge pump circuit, and a source connected to the drain of the third switch MOS transistor. Yes,
The third switch MOS transistor is an NMOS transistor in which the control signal is input to the gate, the source of the second switch MOS transistor is connected to the drain, and the ground potential is connected to the source.
When the control signal becomes a power supply potential and the charge pump circuit is off, the second and third switching MOS transistors are on and a circuit is directly connected between the output terminal of the charge pump circuit and the ground potential. A DC-DC converter characterized by having a configuration to be formed.

The DC-DC converter according to claim 2,
The DC-DC converter according to claim 1, wherein the charge pump circuit is configured to output a potential 1.2 to 2.5 times higher than the power supply potential when the power pump circuit is on.

The DC-DC converter according to claim 1, wherein
A negative charge pump circuit that outputs a potential lower than a ground potential when the charge pump circuit is on;
The first switch MOS transistor is connected between a power supply terminal of the charge pump circuit and a ground potential, and turns on / off the charge pump circuit according to a control signal of the power supply potential or the ground potential input to the gate. NMOS transistor that
The second switch MOS transistor is a PMOS transistor having a gate connected to the ground potential, a drain connected to the output terminal of the charge pump circuit, and a source connected to the drain of the third switch MOS transistor. Yes,
The third switch MOS transistor is a PMOS transistor in which the control signal is input to the gate, the source of the second switch POS transistor is connected to the drain, and the power supply potential is connected to the source.
When the control signal becomes the ground potential and the charge pump circuit is off, the second and third switch MOS transistors are on and a circuit is directly connected between the output terminal of the charge pump circuit and the power supply potential. A DC-DC converter characterized by having a configuration to be formed.

The DC-DC converter according to claim 4, wherein
The DC-DC converter, wherein the charge pump circuit is configured to output a potential that is 0.2 to 1.5 times lower than the power supply potential when the charge pump circuit is on.