JP2012222178A

JP2012222178A - Semiconductor device

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Publication number: JP2012222178A
Application number: JP2011086992A
Authority: JP
Inventors: Katsuhito Uchiyama; 勝仁内山; Kazuhiro Ushiro; 和宏後
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-04-11
Filing date: 2011-04-11
Publication date: 2012-11-12

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device including a fault detection and remedy circuit capable of remedying output abnormalities due to a fault of a driver.SOLUTION: A fault detection unit 1 detects a fault of a driver 10 by connecting a pull-up resistor 15 or a pull-down resistor 18 to the output of the driver 10 so as to have the reverse potential of an expected potential at the output of the driver 10, and comparing the input potential of the driver 10 with the output potential. When a fault of the driver 10 is detected by the fault detection unit 1, a fault detection and remedy unit 2 remedies the fault of the driver 10 by connecting a pull-up resistor 26 or a pull-down resistor 29 to the output of the driver 10 so as to have the same potential as the expected potential. Consequently, output abnormalities due to the fault of the driver 10 can be remedied.

Description

本発明は、半導体集積回路の故障を検出して救済する技術に関し、特に、ドライバの故障を検出して自動的に救済する故障検出救済回路を含んだ半導体装置に関する。 The present invention relates to a technique for detecting and relieving a failure in a semiconductor integrated circuit, and more particularly, to a semiconductor device including a failure detection and relieving circuit that detects a driver failure and automatically relieves it.

近年、半導体集積回路の高機能化、多機能化が進んでおり、たとえば、マイクロコンピュータ（以下、マイコンと呼ぶ。）などの半導体装置に外部のデバイスを駆動するドライバが搭載されることも多くなってきている。このようなドライバの故障を検出する技術として、下記の特許文献１〜２に開示された発明がある。 In recent years, semiconductor integrated circuits have become more sophisticated and multifunctional. For example, a driver for driving an external device is often mounted on a semiconductor device such as a microcomputer (hereinafter referred to as a microcomputer). It is coming. As a technique for detecting such a driver failure, there are inventions disclosed in Patent Documents 1 and 2 below.

特許文献１は、従来の出力回路において、ディジタル回路からの信号がバッファ回路を通してそのまま外部端子に出力されていたので、出力端子の先で電源やグランドに短絡されていたり、隣りあう出力端子が短絡されている場合に、信号が正確に出力されているかどうか知ることができないという欠点を解決するものである。出力回路は、１つ又は複数の出力端子を有するディジタル回路と、ディジタル回路の各出力端子にそれぞれ入力端子を接続した同数のバッファ回路と、バッファ回路の各出力端子を接続した同数の外部端子と、各バッファ回路の入力端子と出力端子とをそれぞれ異なる２つの入力端子に接続した同数の排他的論理和回路と、排他的論理和回路の各出力端子を接続した同数の検出端子とを有している。 In Patent Document 1, since a signal from a digital circuit is directly output to an external terminal through a buffer circuit in a conventional output circuit, the output terminal is short-circuited to a power source or a ground, or an adjacent output terminal is short-circuited. In this case, it solves the drawback of not knowing whether the signal is output correctly. The output circuit includes a digital circuit having one or a plurality of output terminals, the same number of buffer circuits each having an input terminal connected to each output terminal of the digital circuit, and the same number of external terminals connected to each output terminal of the buffer circuit. The same number of exclusive OR circuits in which the input terminals and output terminals of each buffer circuit are connected to two different input terminals, and the same number of detection terminals to which the output terminals of the exclusive OR circuit are connected. ing.

特許文献２は、一方の装置から複数の装置にそれぞれ出力バッファを介したデータ信号の伝送における出力バッファ障害検出方式に関し、出力バッファの障害が簡単な構成で検出できる出力バッファ障害検出方式を提供することを目的とする。各出力バッファの入力信号と出力信号とを入力とする２入力のチェック回路を設ける。このチェック回路は２つの信号を比較することにより正常でない場合に出力バッファの障害検出信号を発生するよう構成する。 Patent Document 2 relates to an output buffer failure detection method in the transmission of a data signal from one device to a plurality of devices through an output buffer, and provides an output buffer failure detection method capable of detecting an output buffer failure with a simple configuration. For the purpose. A two-input check circuit that receives the input signal and output signal of each output buffer is provided. This check circuit is configured to generate an output buffer failure detection signal when the two signals are not normal by comparing the two signals.

特開平０１−１２２２０７号公報Japanese Patent Laid-Open No. 01-122207 特開平０４−２８７２５６号公報Japanese Patent Laid-Open No. 04-287256

半導体装置に搭載されたドライバの不具合サンプルを解析した結果、不具合の原因は、ドライバ出力部のＰチャネルトランジスタの絶縁膜不良により、ゲート・ソース間がショートし、正常であればハイレベル（以下、Ｈレベルと略す。）を出力すべきであるのに、ハイ・インピーダンス（Ｈｉ−Ｚ）を出力したことによるものが多いことが判明した。これは、出荷時にはドライバが正常に動作していたが、出荷後にドライバが劣化して誤動作したものである。 As a result of analyzing a failure sample of a driver mounted on a semiconductor device, the cause of the failure is a short circuit between the gate and the source due to an insulating film failure of the P-channel transistor in the driver output section. It has been found that there are many cases where a high impedance (Hi-Z) is output even though it should be output. This is because the driver operated normally at the time of shipment, but malfunctioned due to deterioration of the driver after shipment.

一方、特許文献１に開示された発明は、出力端子の先で電源やグランドに短絡されていたり、隣りあう出力端子が短絡されている場合に、信号が正確に出力されていないことを検出することができるが、それを自動的に救済することができない。 On the other hand, the invention disclosed in Patent Document 1 detects that a signal is not accurately output when the output terminal is short-circuited to a power source or a ground, or an adjacent output terminal is short-circuited. It can, but it cannot be remedied automatically.

また、特許文献２に開示された発明においては、チェック回路が２つの信号を比較することにより正常でない場合に出力バッファの障害検出信号を発生するよう構成されるので、出力バッファの障害を簡単な構成で検出することができるが、特許文献１と同様に、それを自動的に救済することができない。 In the invention disclosed in Patent Document 2, since the check circuit is configured to generate a failure detection signal for the output buffer when the two signals are not normal by comparing the two signals, the failure of the output buffer is simplified. Although it can be detected by the configuration, as in Patent Document 1, it cannot be automatically remedied.

本発明は、上記問題点を解決するためになされたものであり、その目的は、ドライバの故障による出力異常を救済することが可能な故障検出救済回路を含んだ半導体装置を提供することである。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device including a failure detection / relief circuit capable of relieving an output abnormality caused by a driver failure. .

本発明の一実施例によれば、ドライバの故障を検出して救済する半導体装置が提供される。故障検知部は、ドライバの出力の期待電位の逆電位となるようにドライバの出力にプルアップ抵抗またはプルダウン抵抗を接続し、ドライバの入力電位と出力電位とを比較することによりドライバの故障を検出する。故障救済部は、故障検出部によってドライバの故障が検出された場合に、期待電位と同電位となるようにドライバの出力にプルアップ抵抗またはプルダウン抵抗を接続してドライバの故障を救済する。 According to one embodiment of the present invention, a semiconductor device that detects and relieves a driver failure is provided. The failure detection unit detects a driver failure by connecting a pull-up resistor or pull-down resistor to the driver output so that the potential of the driver output is opposite to the expected potential, and comparing the driver input potential with the output potential. To do. The failure relief unit rescues the driver failure by connecting a pull-up resistor or a pull-down resistor to the driver output so that the potential is the same as the expected potential when the failure detection unit detects a driver failure.

本発明の一実施例によれば、故障救済部が期待電位と同電位となるようにドライバの出力にプルアップ抵抗またはプルダウン抵抗を接続するので、ドライバの故障による出力異常を救済することが可能となる。 According to one embodiment of the present invention, a pull-up resistor or a pull-down resistor is connected to the driver output so that the failure relief unit has the same potential as the expected potential, so it is possible to relieve an output abnormality due to a driver failure. It becomes.

本発明の第１の実施の形態における故障検出救済回路の構成例を示す図である。It is a figure which shows the structural example of the failure detection relief circuit in the 1st Embodiment of this invention. 本発明の第１の実施の形態における故障検出救済回路の動作を説明するためのフローチャートである。3 is a flowchart for explaining the operation of the failure detection and relief circuit according to the first embodiment of the present invention. 本発明の第２の実施の形態における故障検出救済回路の構成例を示す図である。It is a figure which shows the structural example of the failure detection relief circuit in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における故障検出救済回路の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the failure detection and relief circuit according to the second embodiment of the present invention. 本発明の第３の実施の形態における故障検出救済回路の構成例を示す図である。It is a figure which shows the structural example of the failure detection relief circuit in the 3rd Embodiment of this invention. 本発明の第３の実施の形態における故障検出救済回路の動作を説明するためのタイミングチャートである。10 is a timing chart for explaining the operation of the failure detection and relief circuit according to the third embodiment of the present invention. 本発明の第４の実施の形態における故障救済部２の構成例を示す図である。It is a figure which shows the structural example of the failure relief part 2 in the 4th Embodiment of this invention. 本発明の第４の実施の形態における故障救済部２の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the failure relief part 2 in the 4th Embodiment of this invention. 本発明の第５の実施の形態における故障救済部２の構成例を示す図である。It is a figure which shows the structural example of the failure relief part 2 in the 5th Embodiment of this invention. 本発明の第５の実施の形態における故障救済部２の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the failure relief part 2 in the 5th Embodiment of this invention. 本発明の第６の実施の形態における故障検出救済回路の構成例を示す図である。It is a figure which shows the structural example of the failure detection relief circuit in the 6th Embodiment of this invention. 本発明の第６の実施の形態における故障検出救済回路の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the failure detection relief circuit in the 6th Embodiment of this invention.

（第１の実施の形態）
図１は、本発明の第１の実施の形態における故障検出救済回路の構成例を示す図である。この故障検出救済回路は、たとえば、マイコンなどの半導体装置内に設けられ、故障検知部１と、故障救済部２と、出力ＰＡＤ３とを含む。 (First embodiment)
FIG. 1 is a diagram illustrating a configuration example of a failure detection / relief circuit according to the first embodiment of the present invention. The failure detection / relief circuit is provided in a semiconductor device such as a microcomputer, for example, and includes a failure detection unit 1, a failure relief unit 2, and an output PAD3.

故障検知部１は、出力故障検知対象のドライバ１０と、故障検知レジスタＡ１１と、故障検知レジスタＢ１２と、ＯＲ回路１３と、ＡＮＤ回路１４と、プルアップ抵抗１５と、Ｐチャネルトランジスタ１６と、Ｎチャネルトランジスタ１７と、プルダウン抵抗１８と、排他的論理和（ＥＯＲ）回路１９とを含む。 The failure detection unit 1 includes an output failure detection target driver 10, a failure detection register A11, a failure detection register B12, an OR circuit 13, an AND circuit 14, a pull-up resistor 15, a P-channel transistor 16, N A channel transistor 17, a pull-down resistor 18, and an exclusive OR (EOR) circuit 19 are included.

故障検知レジスタＡ１１は、図示しないＣＰＵ（Central Processing Unit）によって値が設定されるレジスタであり、通常動作モード時には“Ｈ”が書き込まれ、故障検知モード時には“Ｌ”が書き込まれる。 The failure detection register A11 is a register whose value is set by a CPU (Central Processing Unit) (not shown), and “H” is written in the normal operation mode, and “L” is written in the failure detection mode.

また、故障検知レジスタＢ１２も、図示しないＣＰＵによって値が設定されるレジスタであり、通常動作モード時には“Ｌ”が書き込まれ、故障検知モード時には“Ｈ”が書き込まれる。 The failure detection register B12 is also a register whose value is set by a CPU (not shown), and “L” is written in the normal operation mode, and “H” is written in the failure detection mode.

通常動作モード時には、故障検知レジスタＡ１１がＨレベルを出力するため、ＯＲ回路１３もＨレベルを出力する。したがって、Ｐチャネルトランジスタ１６はＯＦＦとなる。また、故障検知レジスタＢ１２がロウレベル（以下、Ｌレベルと略す。）を出力するため、ＡＮＤ回路１４もＬレベルを出力する。したがって、Ｎチャネルトランジスタ１７はＯＦＦとなる。 In the normal operation mode, since the failure detection register A11 outputs H level, the OR circuit 13 also outputs H level. Therefore, the P-channel transistor 16 is turned off. Further, since the failure detection register B12 outputs a low level (hereinafter abbreviated as L level), the AND circuit 14 also outputs an L level. Therefore, the N channel transistor 17 is turned off.

その結果、ドライバ１０の出力にはプルアップ抵抗１５およびプルダウン抵抗１８が接続されていない状態となる。このとき、ドライバ１０が正常に動作していれば、ＥＯＲ回路１９の２つの入力の値が同じであるため、ＥＯＲ回路１９は正常であることを示すＬレベルを出力する。また、ドライバ１０が故障して、出力がハイ・インピーダンスになっている場合には、ＥＯＲ回路１８の出力は不定、すなわちＥＯＲ回路１９のプロセス特性やドライバ１０の出力レベルがＬレベルとＨレベルのどちらにバイアスされているか等に応じてＬレベルまたはＨレベルのどちらかを出力することとなる。特に、ドライバ１０の出力インピーダンスが高い状態であるものの、入力に追随する出力をするような故障状態にある場合、ＥＯＲ回路１９は正常であることを示すＬレベルを出力する傾向が高くなる。 As a result, the pull-up resistor 15 and the pull-down resistor 18 are not connected to the output of the driver 10. At this time, if the driver 10 is operating normally, the values of the two inputs of the EOR circuit 19 are the same, so the EOR circuit 19 outputs an L level indicating that it is normal. When the driver 10 fails and the output is high impedance, the output of the EOR circuit 18 is indefinite, that is, the process characteristics of the EOR circuit 19 and the output level of the driver 10 are L level and H level. Either L level or H level is output depending on which one is biased. In particular, when the output impedance of the driver 10 is in a high state, but in a failure state in which an output that follows the input is present, the EOR circuit 19 tends to output an L level indicating that it is normal.

故障検知モード時には、故障検知レジスタＡ１１がＬレベルを出力するため、ＯＲ回路１３はドライバ１０の入力と同じ値を出力する。また、故障検知レジスタＢ１２がＨレベルを出力するため、ＡＮＤ回路１４はドライバ１０の入力と同じ値を出力する。 In the failure detection mode, since the failure detection register A11 outputs L level, the OR circuit 13 outputs the same value as the input of the driver 10. Further, since the failure detection register B12 outputs H level, the AND circuit 14 outputs the same value as the input of the driver 10.

そのため、ドライバ１０の入力がＬレベルであれば、ＯＲ回路１３もＬレベルを出力し、Ｐチャネルトランジスタ１６はＯＮとなる。また、ＡＮＤ回路１４もＬレベルを出力し、Ｎチャネルトランジスタ１７はＯＦＦとなる。その結果、ドライバ１０の出力にプルアップ抵抗１５が接続されることになり、ドライバ１０の出力がハイ・インピーダンスであれば、プルアップ抵抗１５によってＨレベルとされる。このとき、ドライバ１０の入力と出力との値が異なるため、ＥＯＲ回路１９はドライバ１０が故障していることを示すＨレベルを出力する。 Therefore, if the input of the driver 10 is L level, the OR circuit 13 also outputs L level, and the P-channel transistor 16 is turned on. The AND circuit 14 also outputs an L level, and the N-channel transistor 17 is turned off. As a result, the pull-up resistor 15 is connected to the output of the driver 10. If the output of the driver 10 is high impedance, the pull-up resistor 15 sets the pull-up resistor 15 to the H level. At this time, since the input and output values of the driver 10 are different, the EOR circuit 19 outputs an H level indicating that the driver 10 has failed.

また、ドライバ１０の入力がＨレベルであれば、ＯＲ回路１３もＨレベルを出力し、Ｐチャネルトランジスタ１６はＯＦＦとなる。また、ＡＮＤ回路１４もＨレベルを出力し、Ｎチャネルトランジスタ１７はＯＮとなる。その結果、ドライバ１０の出力にプルダウン抵抗１８が接続されることになり、ドライバ１０の出力がハイ・インピーダンスであれば、プルダウン抵抗１８によってＬレベルとされる。このとき、ドライバ１０の入力と出力との値が異なるため、ＥＯＲ回路１９はドライバ１０が故障していることを示すＨレベルを出力する。 If the input of the driver 10 is H level, the OR circuit 13 also outputs H level, and the P channel transistor 16 is turned off. The AND circuit 14 also outputs an H level, and the N-channel transistor 17 is turned on. As a result, the pull-down resistor 18 is connected to the output of the driver 10. When the output of the driver 10 is high impedance, the pull-down resistor 18 sets the output to the L level. At this time, since the input and output values of the driver 10 are different, the EOR circuit 19 outputs an H level indicating that the driver 10 has failed.

このように、故障検知モード時には、ドライバ１０の出力の期待電位と逆電位となるようにプルアップ抵抗１５またはプルダウン抵抗１８を接続する。このとき、ドライバ１０が故障してハイ・インピーダンスを出力していれば、プルアップ抵抗１５またはプルダウン抵抗１８によってドライバ１０の入力電位と出力電位とが逆になり、ＥＯＲ回路１９がＨレベルを出力することになる。なお、プルアップ抵抗１５およびプルダウン抵抗１８の抵抗値は、ドライバ１０が正常に動作している場合にはその出力のレベルが変わらない程度の値が設定される。すなわち、プルアップ抵抗１５およびプルダウン抵抗１８を流れる電流を、ドライバ１０の出力駆動電流よりも小さくする。 As described above, in the failure detection mode, the pull-up resistor 15 or the pull-down resistor 18 is connected so as to have a potential opposite to the expected potential of the output of the driver 10. At this time, if the driver 10 fails and outputs high impedance, the pull-up resistor 15 or pull-down resistor 18 causes the input potential and output potential of the driver 10 to be reversed, and the EOR circuit 19 outputs the H level. Will do. The resistance values of the pull-up resistor 15 and the pull-down resistor 18 are set to values that do not change the output level when the driver 10 is operating normally. That is, the current flowing through the pull-up resistor 15 and the pull-down resistor 18 is made smaller than the output drive current of the driver 10.

故障救済部２は、救済レジスタＡ２１と、救済レジスタＢ２２と、インバータ（ＮＯＴ）回路２３と、ＮＡＮＤ回路２４と、ＮＯＲ回路２５と、プルアップ抵抗２６と、Ｐチャネルトランジスタ２７と、Ｎチャネルトランジスタ２８と、プルダウン抵抗２９とを含む。 The fault relief unit 2 includes a relief register A21, a relief register B22, an inverter (NOT) circuit 23, a NAND circuit 24, a NOR circuit 25, a pull-up resistor 26, a P-channel transistor 27, and an N-channel transistor 28. And a pull-down resistor 29.

救済レジスタＡ２１は、ドライバ１０が正常に動作している場合、すなわちＥＯＲ回路１９がＬレベルを出力している場合にはＬレベルを保持して出力する。また、救済レジスタＡ２１は、ドライバ１０の故障が検出された場合、すなわちＥＯＲ回路１９の出力がＬレベルからＨレベルに変化した場合にＨレベルを保持して出力する。 The relief register A21 holds and outputs the L level when the driver 10 is operating normally, that is, when the EOR circuit 19 outputs the L level. The relief register A21 holds and outputs the H level when a failure of the driver 10 is detected, that is, when the output of the EOR circuit 19 changes from the L level to the H level.

救済レジスタＢ２２は、ドライバ１０が正常に動作している場合、すなわちＥＯＲ回路１９がＬレベルを出力している場合にはＨレベルを保持して出力する。また、救済レジスタＢ２２は、ドライバ１０の故障が検出された場合、すなわちＥＯＲ回路１９の出力がＬレベルからＨレベルに変化した場合にＬレベルを保持して出力する。 The relief register B22 holds and outputs the H level when the driver 10 is operating normally, that is, when the EOR circuit 19 outputs the L level. The relief register B22 holds and outputs the L level when a failure of the driver 10 is detected, that is, when the output of the EOR circuit 19 changes from the L level to the H level.

ドライバ１０の動作が正常時には、救済レジスタＡ２１がＬレベルを出力するため、ＮＡＮＤ回路２４はＨレベルを出力する。したがって、Ｐチャネルトランジスタ２７はＯＦＦとなる。また、救済レジスタＢ２２がＨレベルを出力するため、ＮＯＲ回路２５はＬレベルを出力する。したがって、Ｎチャネルトランジスタ２８はＯＦＦとなる。 When the operation of the driver 10 is normal, the relief register A21 outputs L level, so that the NAND circuit 24 outputs H level. Therefore, the P-channel transistor 27 is turned off. Further, since the relief register B22 outputs the H level, the NOR circuit 25 outputs the L level. Therefore, the N channel transistor 28 is turned off.

その結果、ドライバ１０の出力にはプルアップ抵抗２６およびプルダウン抵抗２９が接続されていない状態となる。このとき、ドライバ１０が正常に動作していれば、ＰＡＤ３に接続される外部のデバイスが正常に駆動されることになる。 As a result, the pull-up resistor 26 and the pull-down resistor 29 are not connected to the output of the driver 10. At this time, if the driver 10 is operating normally, an external device connected to the PAD 3 is normally driven.

ドライバ１０の故障時には、救済レジスタＡ２１がＨレベルを出力するため、ＮＡＮＤ回路２４はドライバ１０の入力を反転した値を出力する。また、救済レジスタＢ２２がＬレベルを出力するため、ＮＯＲ回路２５はドライバ１０の入力を反転した値を出力する。 When the driver 10 fails, the relief register A21 outputs an H level, so the NAND circuit 24 outputs a value obtained by inverting the input of the driver 10. Further, since the relief register B22 outputs L level, the NOR circuit 25 outputs a value obtained by inverting the input of the driver 10.

そのため、ドライバ１０の入力がＬレベルであれば、ＮＡＮＤ回路２４はＨレベルを出力し、Ｐチャネルトランジスタ１６はＯＦＦとなる。また、ＮＯＲ回路２５はＨレベルを出力し、Ｎチャネルトランジスタ２８はＯＮとなる。その結果、ドライバ１０の出力にプルダウン抵抗２９が接続されることになり、ドライバ１０の出力がハイ・インピーダンスであれば、プルダウン抵抗２９によってＬレベルとされる。なお、プルダウン抵抗２９の抵抗値は、ドライバ１０の出力駆動能力と同程度の駆動能力となるように設定される。 Therefore, if the input of the driver 10 is L level, the NAND circuit 24 outputs H level, and the P channel transistor 16 is turned OFF. The NOR circuit 25 outputs an H level, and the N-channel transistor 28 is turned on. As a result, the pull-down resistor 29 is connected to the output of the driver 10. When the output of the driver 10 is high impedance, the pull-down resistor 29 is set to the L level. Note that the resistance value of the pull-down resistor 29 is set to have a driving capability comparable to the output driving capability of the driver 10.

また、ドライバ１０の入力がＨレベルであれば、ＮＡＮＤ回路２４はＬレベルを出力し、Ｐチャネルトランジスタ２７はＯＮとなる。また、ＮＯＲ回路２５はＬレベルを出力し、Ｎチャネルトランジスタ２８はＯＦＦとなる。その結果、ドライバ１０の出力にプルアップ抵抗２６が接続されることになり、ドライバ１０の出力がハイ・インピーダンスであれば、プルアップ抵抗２６によってＨレベルとされる。なお、プルアップ抵抗２６の抵抗値は、ドライバ１０の出力駆動能力と同程度の駆動能力となるように設定される。 If the input of the driver 10 is H level, the NAND circuit 24 outputs L level and the P channel transistor 27 is turned ON. Further, the NOR circuit 25 outputs an L level, and the N-channel transistor 28 is turned off. As a result, the pull-up resistor 26 is connected to the output of the driver 10. If the output of the driver 10 is high impedance, the pull-up resistor 26 sets the pull-up resistor 26 to the H level. Note that the resistance value of the pull-up resistor 26 is set to have a driving capability comparable to the output driving capability of the driver 10.

このように、ドライバ１０の故障が検知された場合、ドライバ１０の出力と同電位となるようにプルアップ抵抗２６またはプルダウン抵抗２９を接続する。したがって、ドライバ１０が故障して出力がハイ・インピーダンスになっている場合でも、それを救済することができる。 As described above, when a failure of the driver 10 is detected, the pull-up resistor 26 or the pull-down resistor 29 is connected so as to have the same potential as the output of the driver 10. Therefore, even when the driver 10 breaks down and the output becomes high impedance, it can be remedied.

図２は、本発明の第１の実施の形態における故障検出救済回路の動作を説明するためのフローチャートである。まず、図示しないＣＰＵが故障を検知させる必要があるか否かを判定する（Ｓ１１）。故障を検知させる必要がなければ（Ｓ１１，Ｎｏ）、すなわち通常動作モード時には、ＣＰＵが故障検知レジスタＡ１１に“Ｈ”を設定し、故障検知レジスタＢ１２に“Ｌ”を設定する（Ｓ１２）。 FIG. 2 is a flowchart for explaining the operation of the failure detection and relief circuit according to the first embodiment of the present invention. First, it is determined whether or not a CPU (not shown) needs to detect a failure (S11). If it is not necessary to detect a failure (S11, No), that is, in the normal operation mode, the CPU sets “H” in the failure detection register A11 and “L” in the failure detection register B12 (S12).

また、セルフチェックなどで故障を検知させる必要があれば（Ｓ１１，Ｙｅｓ）、ＣＰＵが故障検知レジスタＡ１１に“Ｌ”を設定し、故障検知レジスタＢ１２に“Ｈ”を設定する（Ｓ１３）。そして、ドライバ１０の出力の期待電位と逆電位となるようにトランジスタ１６または１７をＯＮさせる（Ｓ１４）。 If it is necessary to detect a failure by self-check (S11, Yes), the CPU sets “L” in the failure detection register A11 and “H” in the failure detection register B12 (S13). Then, the transistor 16 or 17 is turned on so as to be opposite to the expected potential of the output of the driver 10 (S14).

ＥＯＲ回路１９は、ドライバ１０の入力電位と出力電位とを比較する（Ｓ１５）。そして、比較結果が同じであれば、すなわちドライバ１０が正常に動作していれば（Ｓ１６，Ｙｅｓ）、救済レジスタＡ２１に“Ｌ”が設定され、救済レジスタＢ２２に“Ｈ”が設定される（Ｓ１７）。 The EOR circuit 19 compares the input potential of the driver 10 with the output potential (S15). If the comparison results are the same, that is, if the driver 10 is operating normally (S16, Yes), “L” is set in the relief register A21 and “H” is set in the relief register B22 ( S17).

また、比較結果が異なっていれば、すなわちドライバ１０の故障が検知されれば（Ｓ１６，Ｎｏ）、救済レジスタＡ２１に“Ｈ”が設定され、救済レジスタＢ２２に“Ｌ”が設定される（Ｓ１８）。そして、ドライバ１０の出力の期待電位と同電位となるようにトランジスタ２７または２８をＯＮさせる（Ｓ１９）。 If the comparison results are different, that is, if a failure of the driver 10 is detected (No in S16), “H” is set in the relief register A21 and “L” is set in the relief register B22 (S18). ). Then, the transistor 27 or 28 is turned on so as to have the same potential as the expected potential of the output of the driver 10 (S19).

以上の説明においては、ドライバ１０が故障して出力がハイ・インピーダンスになる場合について説明したが、ドライバ１０が劣化して駆動能力が低下している場合でも、プルアップ抵抗１５およびプルダウン抵抗１８の抵抗値の設定によって、故障検知部１はそれを検知することができる。したがって、そのような場合でも、故障救済部２がドライバ１０の故障の救済を行なうことができる。 In the above description, the case where the driver 10 breaks down and the output becomes high impedance has been described. However, even when the driver 10 is deteriorated and the driving capability is lowered, the pull-up resistor 15 and the pull-down resistor 18 are not connected. By setting the resistance value, the failure detection unit 1 can detect it. Therefore, even in such a case, the failure relief unit 2 can relieve the failure of the driver 10.

また、ドライバ１０が、入力電位と同じ電位を出力する場合について説明したが、入力電位を反転して出力するようなドライバにも適用することができる。この場合、故障検知部１において、抵抗１５をグラウンドに接続してプルダウン抵抗とし、抵抗１８を電源に接続してプルアップ抵抗とする。そして、ＥＯＲ回路１９の入力のいずれかにインバータ（ＮＯＴ）回路を追加する。 Further, the case where the driver 10 outputs the same potential as the input potential has been described, but the present invention can also be applied to a driver that inverts and outputs the input potential. In this case, in the failure detection unit 1, the resistor 15 is connected to the ground to be a pull-down resistor, and the resistor 18 is connected to the power source to be a pull-up resistor. Then, an inverter (NOT) circuit is added to one of the inputs of the EOR circuit 19.

また、故障救済部２において、抵抗２６をグラウンドに接続してプルダウン抵抗とし、抵抗２９を電源に接続してプルアップ抵抗とする。これによって、反転タイプのドライバにも適用することができる。 In the failure relief unit 2, the resistor 26 is connected to the ground to be a pull-down resistor, and the resistor 29 is connected to the power source to be a pull-up resistor. Thus, the present invention can also be applied to an inversion type driver.

以上説明したように、本実施の形態における故障検出救済回路によれば、故障検知モード時に、故障検知部１がドライバ１０の出力の期待電位と逆電位となるようにドライバ１０の出力にプルアップ抵抗１５またはプルダウン抵抗１８を接続し、ドライバ１０の入力電位と出力電位とを比較してドライバ１０の故障を検出するようにした。したがって、ドライバ１０が故障してハイ・インピーダンスを出力している場合でも、ドライバ１０の故障を検出することが可能となった。 As described above, according to the failure detection relief circuit in the present embodiment, in the failure detection mode, the failure detection unit 1 is pulled up to the output of the driver 10 so that the potential is opposite to the expected potential of the output of the driver 10. The resistor 15 or the pull-down resistor 18 is connected, and the failure of the driver 10 is detected by comparing the input potential and the output potential of the driver 10. Therefore, even when the driver 10 fails and outputs high impedance, it is possible to detect the failure of the driver 10.

また、故障検知部１がドライバ１０の故障を検知したときに、故障救済部２がドライバ１０の出力の期待電位と同電位となるようにプルアップ抵抗２６またはプルダウン抵抗２９を接続するようにしたので、ドライバ１０の故障による出力異常を救済することが可能となった。 In addition, when the failure detection unit 1 detects a failure of the driver 10, the failure relief unit 2 is connected to the pull-up resistor 26 or the pull-down resistor 29 so as to be the same potential as the expected potential of the output of the driver 10. Therefore, it becomes possible to relieve the output abnormality due to the failure of the driver 10.

また、本実施の形態における故障検出救済回路を、マイコンが検出したエラーを外部に対して出力するＩＯポートドライバに適用した場合、ＩＯポートドライバが故障してエラー検出がシステム全体に伝わらないといった不具合を防止することが可能となる。 Further, when the failure detection / relief circuit in the present embodiment is applied to an IO port driver that outputs an error detected by a microcomputer to the outside, the IO port driver fails and error detection is not transmitted to the entire system. Can be prevented.

また、本実施の形態における故障検出救済回路を、外部のデバイスにリセット信号を出力するＩＯポートドライバに適用した場合、ＩＯポートドライバが故障してリセットがシステム全体に伝わらないといった不具合を防止することが可能となる。 Further, when the failure detection / relief circuit according to the present embodiment is applied to an IO port driver that outputs a reset signal to an external device, it is possible to prevent a failure such that the IO port driver fails and the reset is not transmitted to the entire system. Is possible.

また、本実施の形態における故障検出救済回路を、車載用マイコンなどの高い信頼性が要求される半導体装置に搭載するようにすれば、より安全性の向上を図ることが可能となる。 Further, if the failure detection / relief circuit according to the present embodiment is mounted on a semiconductor device that requires high reliability such as an in-vehicle microcomputer, the safety can be further improved.

（第２の実施の形態）
図３は、本発明の第２の実施の形態における故障検出救済回路の構成例を示す図である。本発明の第２の実施の形態における故障検出救済回路は、図１に示す第１の実施の形態における故障検出救済回路と比較して、故障検知部１の故障検知レジスタを１つとし、それに応じてインバータ（ＮＯＴ）回路３２およびＡＮＤ回路３３を追加した点と、故障救済部２の救済レジスタを１つとし、それに応じてインバータ２３が削除され、さらにインバータ４２が追加された点とが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。 (Second Embodiment)
FIG. 3 is a diagram illustrating a configuration example of a failure detection and relief circuit according to the second embodiment of the present invention. The failure detection / relief circuit according to the second embodiment of the present invention has one failure detection register of the failure detection unit 1 as compared with the failure detection / relief circuit according to the first embodiment shown in FIG. Accordingly, the difference is that the inverter (NOT) circuit 32 and the AND circuit 33 are added, and the repair register of the fault repair unit 2 is one, the inverter 23 is deleted accordingly, and the inverter 42 is further added. . Therefore, detailed description of overlapping configurations and functions will not be repeated.

故障検知レジスタ３１、図示しないＣＰＵによって値が設定されるレジスタであり、通常動作モード時には“Ｌ”が書き込まれ、故障検知モード時には“Ｈ”が書き込まれる。故障検知レジスタ３１の出力は、ＡＮＤ回路１４に接続されると共に、インバータ３２を介してＯＲ回路１３に接続される。したがって、ＯＲ回路１３、ＡＮＤ回路１４、プルアップ抵抗１５、Ｐチャネルトランジスタ１６、Ｎチャネルトランジスタ１７、プルダウン抵抗１８、ＥＯＲ回路１９などの動作は、第１の実施の形態において説明したものと同様である。 The failure detection register 31 is a register whose value is set by a CPU (not shown), and “L” is written in the normal operation mode, and “H” is written in the failure detection mode. The output of the failure detection register 31 is connected to the AND circuit 14 and also connected to the OR circuit 13 via the inverter 32. Therefore, the operations of the OR circuit 13, the AND circuit 14, the pull-up resistor 15, the P-channel transistor 16, the N-channel transistor 17, the pull-down resistor 18, the EOR circuit 19 and the like are the same as those described in the first embodiment. is there.

ＡＮＤ回路３３は、故障検知レジスタ３１からＨレベルが出力される場合、すなわち故障検知モード時にのみＥＯＲ回路１９の出力値を救済レジスタ４１に出力し、通常動作モード時にはＥＯＲ回路１９の出力値をマスクする。 The AND circuit 33 outputs the output value of the EOR circuit 19 to the relief register 41 only when the H level is output from the failure detection register 31, that is, in the failure detection mode, and masks the output value of the EOR circuit 19 in the normal operation mode. To do.

救済レジスタ４１は、ドライバ１０が正常に動作している場合、すなわちＡＮＤ回路３３がＬレベルを出力している場合にはＬレベルを保持して出力する。また、救済レジスタ４１は、ドライバ１０の故障が検出された場合、すなわちＡＮＤ回路３３の出力がＬレベルからＨレベルに変化した場合に、救済レジスタセット信号にパルスが印加され、ＡＮＤ回路３３の出力（Ｈレベル）を保持して出力する。 The relief register 41 holds and outputs the L level when the driver 10 is operating normally, that is, when the AND circuit 33 outputs the L level. The relief register 41 applies a pulse to the relief register set signal when a failure of the driver 10 is detected, that is, when the output of the AND circuit 33 changes from L level to H level, and the output of the AND circuit 33 (H level) is held and output.

救済レジスタ４１の出力は、ＮＡＮＤ回路２４に接続されると共に、インバータ４２を介してＮＯＲ回路２５に接続される。したがって、ＮＡＮＤ回路２４、ＮＯＲ回路２５、プルアップ抵抗２６、Ｐチャネルトランジスタ２７、Ｎチャネルトランジスタ２８、プルダウン抵抗２９などの動作は、第１の実施の形態において説明したものと同様である。 The output of the relief register 41 is connected to the NAND circuit 24 and also connected to the NOR circuit 25 via the inverter 42. Therefore, the operations of the NAND circuit 24, the NOR circuit 25, the pull-up resistor 26, the P-channel transistor 27, the N-channel transistor 28, the pull-down resistor 29, and the like are the same as those described in the first embodiment.

図４は、本発明の第２の実施の形態における故障検出救済回路の動作を説明するためのタイミングチャートである。Ｔ１において、ＣＰＵによって故障検知レジスタ３１に“Ｈ”が設定されると、インバータ（ＮＯＴ）回路３２の出力がＬレベルとなる。このとき、ドライバ１０の入力がＨレベルであるとすると、ＯＲ回路１３がＨレベルを出力し、ＡＮＤ回路１４はＨレベルを出力する。したがって、Ｐチャネルトランジスタ１６がＯＦＦとなり、Ｎチャネルトランジスタ１７がＯＮとなる。 FIG. 4 is a timing chart for explaining the operation of the failure detection and relief circuit according to the second embodiment of the present invention. When the CPU sets “H” in the failure detection register 31 at T1, the output of the inverter (NOT) circuit 32 becomes L level. At this time, if the input of the driver 10 is at H level, the OR circuit 13 outputs H level, and the AND circuit 14 outputs H level. Therefore, the P-channel transistor 16 is turned off and the N-channel transistor 17 is turned on.

ドライバ１０が故障しており、ドライバ１０の出力がハイ・インピーダンスとなっていれば、Ｔ２において、ドライバ１０の出力がＬレベルに駆動され、ＥＯＲ回路１９がＨレベルを出力し、ＡＮＤ回路３３がＨレベルを出力する。このとき、救済レジスタセット信号にパルスが出力されて、救済レジスタ４１に“Ｈ”が設定される。 If the driver 10 has failed and the output of the driver 10 is high impedance, the output of the driver 10 is driven to L level at T2, the EOR circuit 19 outputs H level, and the AND circuit 33 H level is output. At this time, a pulse is output to the relief register set signal, and “H” is set in the relief register 41.

このとき、ＮＡＮＤ回路２４がＬレベルを出力する。また、インバータ（ＮＯＴ）回路４２がＬレベルを出力するが、ドライバ１０の入力がＨレベルであるのでＮＯＲ回路２５はＬレベルを維持する。 At this time, the NAND circuit 24 outputs L level. Further, the inverter (NOT) circuit 42 outputs the L level, but since the input of the driver 10 is at the H level, the NOR circuit 25 maintains the L level.

トランジスタ２７がＯＮとなり、トランジスタ２８がＯＦＦとなるため、Ｔ３において、ドライバ１０の出力にプルアップ抵抗２７が接続されて、ドライバ１０の出力がＨレベルに駆動され、出力ＰＡＤ３の電位がＨレベルとなって救済状態となる。このとき、ＥＯＲ回路１９およびＡＮＤ回路３３がＬレベルを出力する。 Since the transistor 27 is turned on and the transistor 28 is turned off, the pull-up resistor 27 is connected to the output of the driver 10 at T3, the output of the driver 10 is driven to H level, and the potential of the output PAD3 becomes H level. It becomes a relief state. At this time, the EOR circuit 19 and the AND circuit 33 output L level.

Ｔ４において、ＣＰＵによって故障検知レジスタ３１に“Ｌ”が設定されると、トランジスタ１７がＯＦＦとなってプルダウン抵抗１８が切断されるが、故障救済部２による救済状態が維持される。 At T4, when “L” is set in the failure detection register 31 by the CPU, the transistor 17 is turned off and the pull-down resistor 18 is disconnected, but the relief state by the failure relief unit 2 is maintained.

以上説明したように、本実施の形態における故障検出救済回路によれば、１つの故障検知レジスタ３１および１つの救済レジスタ４１によって故障検出および故障救済を行なうようにしたので、第１の実施の形態において説明した効果に加えて、回路規模をさらに削減することが可能となった。 As described above, according to the failure detection and relief circuit in the present embodiment, the failure detection and the failure relief are performed by one failure detection register 31 and one relief register 41, so the first embodiment In addition to the effects described in (1), the circuit scale can be further reduced.

（第３の実施の形態）
第１および第２の実施の形態においては、故障検出救済回路が半導体装置の出力ドライバに適用された。本発明の第３の実施の形態においては、故障検出救済回路が半導体装置の入力バッファに適用されるものである。 (Third embodiment)
In the first and second embodiments, the failure detection and relief circuit is applied to the output driver of the semiconductor device. In the third embodiment of the present invention, a failure detection and relief circuit is applied to an input buffer of a semiconductor device.

図５は、本発明の第３の実施の形態における故障検出救済回路の構成例を示す図である。本発明の第３の実施の形態における故障検出救済回路は、図３に示す第２の実施の形態における故障検出救済回路と比較して、ドライバ１０が入力バッファとなっており、入力バッファ１０の入力に入力ＰＡＤ４が接続され、入力バッファ１０の出力が半導体装置の内部信号に接続される点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。 FIG. 5 is a diagram illustrating a configuration example of a failure detection and relief circuit according to the third embodiment of the present invention. In the failure detection and relief circuit according to the third embodiment of the present invention, the driver 10 is an input buffer as compared with the failure detection and relief circuit according to the second embodiment shown in FIG. The only difference is that the input PAD4 is connected to the input and the output of the input buffer 10 is connected to the internal signal of the semiconductor device. Therefore, detailed description of overlapping configurations and functions will not be repeated.

図６は、本発明の第３の実施の形態における故障検出救済回路の動作を説明するためのタイミングチャートである。Ｔ１において、ＣＰＵによって故障検知レジスタ３１に“Ｈ”が設定されると、インバータ（ＮＯＴ）回路３２の出力がＬレベルとなる。このとき、ドライバ１０の入力がＬレベルであるとすると、ＯＲ回路１３がＬレベルを出力し、ＡＮＤ回路１４がＬレベルを出力する。したがって、Ｐチャネルトランジスタ１６がＯＮとなり、Ｎチャネルトランジスタ１７がＯＦＦとなる。 FIG. 6 is a timing chart for explaining the operation of the failure detection and relief circuit according to the third embodiment of the present invention. When the CPU sets “H” in the failure detection register 31 at T1, the output of the inverter (NOT) circuit 32 becomes L level. At this time, if the input of the driver 10 is at L level, the OR circuit 13 outputs L level and the AND circuit 14 outputs L level. Therefore, the P-channel transistor 16 is turned on and the N-channel transistor 17 is turned off.

ドライバ１０が故障しており、ドライバ１０の出力がハイ・インピーダンスとなっていれば、Ｔ２において、ドライバ１０の出力がＨレベルに駆動され、ＥＯＲ回路１９がＨレベルを出力し、ＡＮＤ回路３３がＨレベルを出力する。このとき、救済レジスタセット信号にパルスが出力されて、救済レジスタ４１に“Ｈ”が設定される。 If the driver 10 has failed and the output of the driver 10 is high impedance, the output of the driver 10 is driven to the H level at T2, the EOR circuit 19 outputs the H level, and the AND circuit 33 H level is output. At this time, a pulse is output to the relief register set signal, and “H” is set in the relief register 41.

このとき、ＮＡＮＤ回路２４がＨレベルを出力する。また、インバータ（ＮＯＴ）回路４２がＬレベルを出力するが、ドライバ１０の入力がＬレベルであるのでＮＯＲ回路２５はＨレベルを出力する。 At this time, the NAND circuit 24 outputs an H level. Further, the inverter (NOT) circuit 42 outputs L level, but since the input of the driver 10 is L level, the NOR circuit 25 outputs H level.

トランジスタ２７がＯＦＦとなり、トランジスタ２８がＯＮとなるため、Ｔ３において、ドライバ１０の出力にプルダウン抵抗２９が接続されて、ドライバ１０の出力がＬレベルに駆動され、内部信号の電位がＬレベルとなって救済状態となる。このとき、ＥＯＲ回路１９およびＡＮＤ回路３３がＬレベルを出力する。 Since transistor 27 is turned off and transistor 28 is turned on, pull-down resistor 29 is connected to the output of driver 10 at T3, the output of driver 10 is driven to L level, and the potential of the internal signal becomes L level. It becomes a relief state. At this time, the EOR circuit 19 and the AND circuit 33 output L level.

Ｔ４において、ＣＰＵによって故障検知レジスタ３１に“Ｌ”が設定されると、トランジスタ１６がＯＦＦとなってプルアップ抵抗１５が切断されるが、故障救済部２による救済状態が維持される。 At T4, when “L” is set in the failure detection register 31 by the CPU, the transistor 16 is turned off and the pull-up resistor 15 is disconnected, but the repair state by the failure repair unit 2 is maintained.

以上説明したように、本実施の形態における故障検出救済回路によれば、故障検知部１および故障救済部２を入力バッファに適用するようにしたので、第１および第２の実施の形態において説明した効果と同様の効果を奏することが可能となった。 As described above, according to the failure detection / relief circuit in the present embodiment, the failure detection unit 1 and the failure relief unit 2 are applied to the input buffer. Therefore, the first and second embodiments will be described. It is possible to achieve the same effect as the effect.

（第４の実施の形態）
第１〜第３の実施の形態においては、故障検知部１と故障救済部２とを含んだ故障検出救済回路に関するものであった。本発明の第３の実施の形態においては、故障救済部２のみを有する半導体装置に関するものである。 (Fourth embodiment)
The first to third embodiments relate to a failure detection / relief circuit including the failure detection unit 1 and the failure relief unit 2. The third embodiment of the present invention relates to a semiconductor device having only the failure relief unit 2.

図７は、本発明の第４の実施の形態における故障救済部２の構成例を示す図である。本発明の第４の実施の形態における故障救済部２は、図３に示す第２の実施の形態における故障救済部と比較して、救済レジスタ４１の機能のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。 FIG. 7 is a diagram illustrating a configuration example of the failure relief unit 2 according to the fourth embodiment of the present invention. The failure relief unit 2 in the fourth embodiment of the present invention differs from the failure relief unit in the second embodiment shown in FIG. 3 only in the function of the relief register 41. Therefore, detailed description of overlapping configurations and functions will not be repeated.

救済レジスタ４１は、図示しないＣＰＵによって値が設定されるレジスタであり、通常動作モード時には“Ｌ”が書き込まれ、二重出力モード時には“Ｈ”が書き込まれる。救済レジスタ４１の出力は、ＮＡＮＤ回路２４に接続されると共に、インバータ（ＮＯＴ）回路４２を介してＮＯＲ回路２５に接続される。 The relief register 41 is a register whose value is set by a CPU (not shown), and “L” is written in the normal operation mode, and “H” is written in the dual output mode. The output of the relief register 41 is connected to the NAND circuit 24 and also connected to the NOR circuit 25 via an inverter (NOT) circuit 42.

ドライバ１０の故障が判明していたり、ドライバ１０の出力駆動能力が低下していることが判明していたりする場合、ＣＰＵは救済レジスタ４１に“Ｈ”を書き込み、二重出力モードに設定する。このとき、ドライバ１０の入力がＬレベルであれば、ＮＡＮＤ回路２４はＨレベルを出力し、Ｐチャネルトランジスタ１６はＯＦＦとなる。また、ＮＯＲ回路２５はＨレベルを出力し、Ｎチャネルトランジスタ２８はＯＮとなる。その結果、ドライバ１０の出力にプルダウン抵抗２９が接続される。 When it is known that the driver 10 has failed or the output drive capability of the driver 10 has decreased, the CPU writes “H” in the relief register 41 and sets the dual output mode. At this time, if the input of the driver 10 is L level, the NAND circuit 24 outputs H level, and the P channel transistor 16 is turned OFF. The NOR circuit 25 outputs an H level, and the N-channel transistor 28 is turned on. As a result, the pull-down resistor 29 is connected to the output of the driver 10.

また、ドライバ１０の入力がＨレベルであれば、ＮＡＮＤ回路２４はＬレベルを出力し、Ｐチャネルトランジスタ２７はＯＮとなる。また、ＮＯＲ回路２５はＬレベルを出力し、Ｎチャネルトランジスタ２８はＯＦＦとなる。その結果、ドライバ１０の出力にプルアップ抵抗２６が接続される。 If the input of the driver 10 is H level, the NAND circuit 24 outputs L level and the P channel transistor 27 is turned ON. Further, the NOR circuit 25 outputs an L level, and the N-channel transistor 28 is turned off. As a result, the pull-up resistor 26 is connected to the output of the driver 10.

このようにして、ドライバ１０が故障している場合や、ドライバ１０の出力駆動能力が低下している場合でも、それを救済することができる。 In this way, even when the driver 10 is out of order or when the output drive capability of the driver 10 is reduced, it can be remedied.

図８は、第４の実施の形態における故障救済部２の動作を説明するためのタイミングチャートである。Ｔ１において、救済レジスタ４１に“Ｈ”が設定されると、ドライバ１０の入力がＬレベルであるため、ＮＡＮＤ回路２４がＨレベルを出力する。また、インバータ（ＮＯＴ）回路４２がＬレベルを出力し、ドライバ１０の入力がＬレベルであるのでＮＯＲ回路２５の出力はＨレベルとなる。 FIG. 8 is a timing chart for explaining the operation of the failure relief unit 2 in the fourth embodiment. At T1, when “H” is set in the relief register 41, the input of the driver 10 is at L level, and the NAND circuit 24 outputs H level. Further, since the inverter (NOT) circuit 42 outputs L level and the input of the driver 10 is L level, the output of the NOR circuit 25 becomes H level.

Ｐチャネルトランジスタ２７がＯＦＦとなり、Ｎチャネルトランジスタ２８がＯＮとなるため、ドライバ１０の出力にプルダウン抵抗２８が接続されて、Ｔ２において、ドライバ１０の出力がＬレベルに駆動され、出力ＰＡＤ３の電位がＬレベルとなって救済状態となる。 Since the P-channel transistor 27 is turned OFF and the N-channel transistor 28 is turned ON, the pull-down resistor 28 is connected to the output of the driver 10, the output of the driver 10 is driven to the L level at T2, and the potential of the output PAD3 is It becomes L level and enters a relief state.

以上説明したように、本実施の形態における故障救済部２によれば、ＣＰＵによって救済レジスタ４１に“Ｈ”が書き込まれたときに、ドライバ１０の出力の期待電位と同電位となるようにプルアップ抵抗２６またはプルダウン抵抗２９を接続するようにしたので、ドライバ１０の故障による出力異常を救済することが可能となった。 As described above, according to the failure relief unit 2 in the present embodiment, when “H” is written to the relief register 41 by the CPU, the pull-up is made to be the same as the expected potential of the output of the driver 10. Since the up resistor 26 or the pull-down resistor 29 is connected, it becomes possible to relieve the output abnormality due to the failure of the driver 10.

（第５の実施の形態）
第４の実施の形態においては、故障救済部２が半導体装置の出力ドライバに適用された。本発明の第５の実施の形態においては、故障救済部２が半導体装置の入力バッファに適用されるものである。 (Fifth embodiment)
In the fourth embodiment, the failure relief unit 2 is applied to the output driver of the semiconductor device. In the fifth embodiment of the present invention, the failure relief unit 2 is applied to an input buffer of a semiconductor device.

図９は、本発明の第５の実施の形態における故障救済部２の構成例を示す図である。本発明の第５の実施の形態における故障救済部２は、図７に示す第４の実施の形態における故障救済部と比較して、ドライバ１０が入力バッファとなっており、入力バッファ１０の入力に入力ＰＡＤ４が接続され、入力バッファ１０の出力が半導体装置の内部信号に接続される点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。 FIG. 9 is a diagram illustrating a configuration example of the failure relief unit 2 according to the fifth embodiment of the present invention. In the failure relief unit 2 in the fifth embodiment of the present invention, the driver 10 is an input buffer as compared with the failure relief unit in the fourth embodiment shown in FIG. The only difference is that the input PAD4 is connected to the output of the input buffer 10 and the output of the input buffer 10 is connected to the internal signal of the semiconductor device. Therefore, detailed description of overlapping configurations and functions will not be repeated.

図１０は、本発明の第５の実施の形態における故障救済部２の動作を説明するためのタイミングチャートである。Ｔ１において、救済レジスタ４１に“Ｈ”が設定されると、ドライバ１０の入力がＨレベルであるため、ＮＡＮＤ回路２４がＬレベルを出力する。また、インバータ（ＮＯＴ）回路４２がＬレベルを出力し、ドライバ１０の入力がＨレベルであるのでＮＯＲ回路２５の出力はＬレベルとなる。 FIG. 10 is a timing chart for explaining the operation of the failure relieving unit 2 in the fifth embodiment of the present invention. At T1, when “H” is set in the relief register 41, the input of the driver 10 is at the H level, so that the NAND circuit 24 outputs the L level. Further, since the inverter (NOT) circuit 42 outputs L level and the input of the driver 10 is H level, the output of the NOR circuit 25 becomes L level.

Ｐチャネルトランジスタ２７がＯＮとなり、Ｎチャネルトランジスタ２８がＯＦＦとなるため、ドライバ１０の出力にプルアップ抵抗２６が接続されて、Ｔ２において、ドライバ１０の出力がＨレベルに駆動され、内部信号の電位がＨレベルとなって救済状態となる。 Since the P-channel transistor 27 is turned on and the N-channel transistor 28 is turned off, the pull-up resistor 26 is connected to the output of the driver 10, and the output of the driver 10 is driven to the H level at T2, and the potential of the internal signal Becomes H level and enters a relief state.

以上説明したように、本実施の形態における故障救済部２によれば、故障救済部２を入力バッファに適用するようにしたので、第４の実施の形態において説明した効果と同様の効果を奏することが可能となった。 As described above, according to the failure relief unit 2 in the present embodiment, the failure relief unit 2 is applied to the input buffer, so that the same effect as that described in the fourth embodiment is obtained. It became possible.

（第６の実施の形態）
図１１は、本発明の第６の実施の形態における故障検出救済回路の構成例を示す図である。この故障検出救済回路は、たとえば、マイコンなどの半導体装置内に設けられ、故障検知部１と、故障救済部２とを含む。 (Sixth embodiment)
FIG. 11 is a diagram illustrating a configuration example of a failure detection and relief circuit according to the sixth embodiment of the present invention. This failure detection / relief circuit is provided in a semiconductor device such as a microcomputer, for example, and includes a failure detection unit 1 and a failure relief unit 2.

故障検知部１は、出力故障検知対象のドライバ５１と、排他的論理和（ＥＯＲ）回路５２とを含む。ＥＯＲ回路５２は、ドライバ５１が故障して、ドライバ１０の入力電位と出力電位とが異なる場合に、ドライバ５１が故障していることを示すＨレベルを出力する。 The failure detection unit 1 includes an output failure detection target driver 51 and an exclusive OR (EOR) circuit 52. The EOR circuit 52 outputs an H level indicating that the driver 51 has failed when the driver 51 has failed and the input potential and output potential of the driver 10 are different.

故障救済部２は、ＮＡＮＤ回路５３と、インバータ（ＮＯＴ）回路５４と、ＮＯＲ回路５５と、出力ＰＡＤ５６〜５８と、プルアップ抵抗５９と、スイッチ６０および６１と、プルダウン抵抗６２とを含む。なお、プルアップ抵抗５９、スイッチ６０，６１およびプルダウン抵抗６２は、半導体装置（マイコン）の外部に設けられる。 Fault relief unit 2 includes a NAND circuit 53, an inverter (NOT) circuit 54, a NOR circuit 55, outputs PAD 56 to 58, a pull-up resistor 59, switches 60 and 61, and a pull-down resistor 62. The pull-up resistor 59, the switches 60 and 61, and the pull-down resistor 62 are provided outside the semiconductor device (microcomputer).

ドライバ５１の故障時には、ＥＯＲ回路５２がＨレベルを出力するため、ＮＡＮＤ回路５３はドライバ５１の入力を反転した値を出力する。また、インバータ（ＮＯＴ）回路５４がＬレベルを出力するため、ＮＯＲ回路５５はドライバ５１の入力を反転した値を出力する。 When the driver 51 fails, the EOR circuit 52 outputs an H level, so the NAND circuit 53 outputs a value obtained by inverting the input of the driver 51. Further, since the inverter (NOT) circuit 54 outputs L level, the NOR circuit 55 outputs a value obtained by inverting the input of the driver 51.

そのため、ドライバ５１の入力がＬレベルであれば、ＮＡＮＤ回路５３はＨレベルを出力し、スイッチ６０はＯＦＦとなる。また、ＮＯＲ回路５５はＨレベルを出力し、スイッチ６１はＯＮとなる。その結果、ドライバ５１の出力にプルダウン抵抗６２が接続されることになり、ドライバ５１の出力がハイ・インピーダンスであれば、プルダウン抵抗６２によってＬレベルとされる。なお、プルダウン抵抗６２の抵抗値は、ドライバ５１の出力駆動能力と同程度の駆動能力となるように設定される。 Therefore, if the input of the driver 51 is L level, the NAND circuit 53 outputs H level and the switch 60 is turned OFF. The NOR circuit 55 outputs an H level, and the switch 61 is turned on. As a result, the pull-down resistor 62 is connected to the output of the driver 51. If the output of the driver 51 is high impedance, the pull-down resistor 62 sets the output to the L level. Note that the resistance value of the pull-down resistor 62 is set to have a driving capability comparable to the output driving capability of the driver 51.

また、ドライバ５１の入力がＨレベルであれば、ＮＡＮＤ回路５３はＬレベルを出力し、スイッチ６０はＯＮとなる。また、ＮＯＲ回路５５はＬレベルを出力し、スイッチ６１はＯＦＦとなる。その結果、ドライバ５１の出力にプルアップ抵抗５９が接続されることになり、ドライバ５１の出力がハイ・インピーダンスであれば、プルアップ抵抗５９によってＨレベルとされる。なお、プルアップ抵抗５９の抵抗値は、ドライバ５１の出力駆動能力と同程度の駆動能力となるように設定される。 If the input of the driver 51 is at H level, the NAND circuit 53 outputs L level and the switch 60 is turned on. Further, the NOR circuit 55 outputs an L level, and the switch 61 is turned off. As a result, the pull-up resistor 59 is connected to the output of the driver 51. If the output of the driver 51 is high impedance, the pull-up resistor 59 is set to H level. It should be noted that the resistance value of the pull-up resistor 59 is set so as to have a driving capability comparable to the output driving capability of the driver 51.

図１２は、本発明の第６の実施の形態における故障検出救済回路の動作を説明するためのタイミングチャートである。Ｔ１において、ドライバ５１の入力がＬレベルになると、ＥＯＲ回路５２の出力がＨレベルとなり、インバータ（ＮＯＴ）回路５４の出力がＬレベルとなり、ＮＯＲ回路５５の出力がＨレベルとなる。このとき、出力ＰＡＤ５８にＨレベルが出力されて、スイッチ６１がＯＮとなり、ドライバ５１の故障の救済状態となる。 FIG. 12 is a timing chart for explaining the operation of the failure detection and relief circuit according to the sixth embodiment of the present invention. At T1, when the input of the driver 51 becomes L level, the output of the EOR circuit 52 becomes H level, the output of the inverter (NOT) circuit 54 becomes L level, and the output of the NOR circuit 55 becomes H level. At this time, the H level is output to the output PAD 58, the switch 61 is turned on, and the driver 51 is brought into a remedy state.

ドライバ５１の出力にプルダウン抵抗６２が接続されるため、Ｔ２において、ドライバ５１の出力がＬレベルとなり、ＥＯＲ回路５２の出力がＬレベルとなり、インバータ（ＮＯＴ）回路５４の出力がＨレベルとなり、ＮＯＲ回路５５の出力がＬレベルとなる。このとき、出力ＰＡＤ５８にＬレベルが出力されて、スイッチ６１がＯＦＦとなる。 Since the pull-down resistor 62 is connected to the output of the driver 51, at T2, the output of the driver 51 becomes L level, the output of the EOR circuit 52 becomes L level, the output of the inverter (NOT) circuit 54 becomes H level, and NOR The output of the circuit 55 becomes L level. At this time, the L level is output to the output PAD 58 and the switch 61 is turned OFF.

Ｔ３において、ドライバ５１の入力がＨレベルになると、ＥＯＲ回路５２の出力がＨレベルとなり、ＮＡＮＤ回路５３の出力がＬレベルとなる。このとき、出力ＰＡＤ５６にＬレベルが出力されて、スイッチ６０がＯＮとなり、ドライバ５１の故障の救済状態となる。 At T3, when the input of the driver 51 becomes H level, the output of the EOR circuit 52 becomes H level and the output of the NAND circuit 53 becomes L level. At this time, the L level is output to the output PAD 56, the switch 60 is turned on, and the driver 51 is brought into a remedy state.

ドライバ５１の出力にプルアップ抵抗５９が接続されるため、Ｔ４において、ドライバ５１の出力がＨレベルとなり、ＥＯＲ回路５２の出力がＬレベルとなり、ＮＡＮＤ回路５３の出力がＨレベルとなる。このとき、出力ＰＡＤ５６にＨレベルが出力されて、スイッチ６０がＯＦＦとなる。 Since the pull-up resistor 59 is connected to the output of the driver 51, at T4, the output of the driver 51 becomes H level, the output of the EOR circuit 52 becomes L level, and the output of the NAND circuit 53 becomes H level. At this time, the H level is output to the output PAD 56 and the switch 60 is turned OFF.

以上説明したように、本実施の形態における故障検出救済回路によれば、プルアップ抵抗５９、スイッチ６０，６１およびプルダウン抵抗６２が、半導体装置（マイコン）の外部に設けられるようにした。したがって、第１の実施の形態において説明した効果に加えて、たとえば出力ポート端子とシステム基板との間の接触不良により、ドライバ５１の出力信号が外部に伝わらないような不良が発生した場合でも、半導体装置から出力される信号を正しく外部に伝えることが可能となった。 As described above, according to the failure detection and relief circuit of the present embodiment, the pull-up resistor 59, the switches 60 and 61, and the pull-down resistor 62 are provided outside the semiconductor device (microcomputer). Therefore, in addition to the effects described in the first embodiment, for example, even when a failure occurs such that the output signal of the driver 51 is not transmitted to the outside due to a contact failure between the output port terminal and the system board, for example. The signal output from the semiconductor device can be correctly transmitted to the outside.

また、プルアップ抵抗５９およびプルダウン抵抗６２が半導体装置の外部で接続されるようにしたため、これらの抵抗値を容易に変更することができ、駆動能力を容易に変更することが可能となった。 Further, since the pull-up resistor 59 and the pull-down resistor 62 are connected outside the semiconductor device, these resistance values can be easily changed, and the driving ability can be easily changed.

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１故障検知部、２故障救済部、３出力ＰＡＤ、４入力ＰＡＤ、１０，５１ドライバ、１１，１２，３１故障検知レジスタ、１３ＯＲ回路、１４，３３ＡＮＤ回路、１５，２６，５９プルアップ抵抗、１６，２７Ｐチャネルトランジスタ、１７，２８Ｎチャネルトランジスタ、１８，２９，６２プルダウン抵抗、１９，５２ＥＯＲ回路、２１，２２，４１救済レジスタ、２３，３２，４２，５４ＮＯＴ回路、２４，５３ＮＡＮＤ回路、２５，５５ＮＯＲ回路、５６〜５８ＰＡＤ、６０，６１スイッチ。 DESCRIPTION OF SYMBOLS 1 Fault detection part, 2 Fault relief part, 3 output PAD, 4 input PAD, 10,51 driver, 11, 12, 31 Fault detection register, 13 OR circuit, 14, 33 AND circuit, 15, 26, 59 Pull-up resistance 16, 27 P channel transistor, 17, 28 N channel transistor, 18, 29, 62 pull-down resistor, 19, 52 EOR circuit, 21, 22, 41 relief register, 23, 32, 42, 54 NOT circuit, 24, 53 NAND circuit, 25, 55 NOR circuit, 56-58 PAD, 60, 61 switch.

Claims

A semiconductor device for detecting and relieving a driver failure,
A fault of the driver is detected by connecting a pull-up resistor or a pull-down resistor to the output of the driver so as to be a reverse potential of the expected output of the driver, and comparing the input potential and the output potential of the driver. Failure detection means;
When a failure of the driver is detected by the failure detection means, a failure relief for relieving the driver failure by connecting a pull-up resistor or a pull-down resistor to the output of the driver so as to be the same potential as the expected potential And a semiconductor device.

The failure detection means includes a register for setting execution of failure detection;
A first transistor connecting a pull-up resistor to the driver output when the expected output potential of the driver is a first value when failure detection is set in the register;
A second transistor for connecting a pull-down resistor to the driver output when the expected output potential of the driver is a second value when failure detection is set in the register;
The semiconductor device according to claim 1, further comprising a comparison circuit that compares an input potential and an output potential of the driver.

The failure relief means includes a second register in which a third value is set when a failure of the driver is detected by the failure detection means;
A third transistor that connects a pull-up resistor to the output of the driver when the third value is set in the second register and the expected output potential of the driver is the second value;
A fourth transistor for connecting a pull-down resistor to the driver output when the third value is set in the second register and the expected output potential of the driver is the first value; The semiconductor device according to claim 2.

A semiconductor device for repairing a driver failure,
The driver;
A semiconductor device comprising failure relief means for relieving a failure of the driver by connecting a pull-up resistor or a pull-down resistor to the output of the driver so as to have the same potential as the expected output of the driver.

A semiconductor device that detects and relieves an input buffer failure,
A pull-up resistor or a pull-down resistor is connected to the output of the input buffer so as to be a reverse potential of the output potential of the input buffer, and the input buffer is compared with the input potential by comparing the input potential of the input buffer with the output potential. A failure detection means for detecting a failure;
When the failure of the input buffer is detected by the failure detection means, a pull-up resistor or a pull-down resistor is connected to the output of the input buffer so as to be the same potential as the expected potential, thereby relieving the failure of the input buffer. A semiconductor device including failure relief means.

A semiconductor device for repairing an input buffer failure,
The input buffer;
A semiconductor device comprising failure relief means for relieving a failure of the input buffer by connecting a pull-up resistor or a pull-down resistor to the output of the input buffer so as to have the same potential as the output potential of the input buffer.

A semiconductor device for detecting and relieving a driver failure,
Failure detection means for detecting a failure of the driver by comparing the input potential and output potential of the driver;
A signal indicating whether a pull-up resistor or a pull-down resistor is connected to the output of the driver so as to be the same potential as an expected potential of the driver output when the failure of the driver is detected by the failure detection means A semiconductor device, including failure relief means for outputting to the outside.