JP2012205773A - 遊技機 - Google Patents

Abstract

【課題】本発明は、ソフトウェアによって遊技制御装置の起動を従属制御装置の起動よりも遅延させることによってコストダウンを図りつつも、遊技機全体の起動が遅延してしまうことを防止する遊技機を提供することを目的とする。
【解決手段】従属制御装置は、通信用ポートが初期状態を維持している間に起動し、該通信用ポートからの指令を受信可能な指令受信可能状態となるとともに、演算処理手段は、タイマ計時手段によって維持タイマの更新が開始される前に、初期化指示受付手段が初期化指示を受け付けたか否かを確認するために、初期化指示受付手段から初期化指示を読み込む読込処理を実行し、初期化指示受付手段が初期化指示を受け付けたことが確認された場合には、記憶手段初期化手段により記憶手段を初期化する。
【選択図】図１５

Description

遊技制御装置と遊技制御装置からの指令を受信して制御を行う従属制御装置とを備える遊技機における電源投入時の処理に関する。

従来、遊技機においては、電源投入時に主制御手段から送信されるコマンドを確実に受信できるようにするために、主制御手段（主制御基板３９）を、従属制御手段（払出し制御手段、演出制御手段）よりも遅延させて起動させるために、主制御手段（主制御基板３９）に遅延回路９０を設けて、リセット信号発生手段７７からのリセット信号が、払出し制御手段（払出し制御基板４６）と演出制御手段（サウンド制御基板４３、ランプ制御基板４２）に到達するよりも時間ｔだけ遅延して主制御手段に到達するように構成している（特許文献１の段落［００５１］〜［００５３］、図９、図１１参照）。

特開２００２−２２４３９４号公報

このため、特許文献１に記載の遊技機では、遅延回路９０などのハードウェアが必要であるため、コストが高くなってしまうという問題があった。また、遅延回路９０はハードウェアで構成されているため、遅延の時間値をプログラムで変更できないという問題もあった。

この場合、遅延回路９０に相当する機能を、主制御手段（主制御基板３９）に設けたＣＰＵを用いてソフトウェアによって実現すれば、コスト面での課題が解決する。

しかし、ＣＰＵを用いて遅延時間を計時するためには、主制御手段（主制御基板３９）のバックアップ用メモリ３９ｂを用いなければならず、この場合、主制御手段が起動後にバックアップ用メモリ３９ｂの正当性を確認して、バックアップ用メモリ３９ｂが使用可能な状態になってから遅延時間を計時するので、遊技機全体の起動が遅れてしまう。

本発明は、ソフトウェアによって遊技制御装置の起動を従属制御装置の起動よりも遅延させることによってコストダウンを図りつつも、遊技機全体の起動が遅延してしまうことを防止する遊技機を提供することを目的とする。

本発明の代表的な一形態では、遊技領域における遊技を統括的に制御する遊技制御装置と、前記遊技制御装置からの指令に対応して当該遊技機に関わる所要の制御を行う従属制御装置と、を備え、所定の始動条件が成立したことに基づき遊技領域にて補助遊技を実行し、該補助遊技の結果に対応して遊技者に特典を付与する特別遊技状態を発生可能な遊技機において、前記遊技制御装置は、前記従属制御装置に指令を出力するための通信用ポートと、所定の起動信号に対応して前記通信用ポートを初期状態にする初期化手段と、遊技制御プログラムにより所要の演算処理を行う演算処理手段と、前記演算処理手段によって更新される情報が記憶され、当該遊技機への電源供給が停止しても前記記憶された情報の記憶保持が可能な記憶手段と、を備え、前記演算処理手段は、前記起動信号の発生後に、前記記憶手段に記憶保持された情報の正当性を判定する正当性判定手段と、前記通信用ポートを前記初期状態のまま所定時間維持するための維持タイマを、前記正当性判定手段によって正当性が判定される前記記憶手段に記憶された情報を更新することなく計時するタイマ計時手段と、前記記憶手段のすべての領域を初期化する初期化指示を受け付ける初期化指示受付手段と、前記初期化指示受付手段が前記初期化指示を受け付けたことに基づいて前記記憶手段を初期化する記憶手段初期化手段と、を備え、前記従属制御装置は、前記通信用ポートが前記初期状態を維持している間に起動し、該通信用ポートからの指令を受信可能な指令受信可能状態となるとともに、前記演算処理手段は、前記タイマ計時手段によって前記維持タイマの更新が開始される前に、前記初期化指示受付手段が前記初期化指示を受け付けたか否かを確認するために、前記初期化指示受付手段から前記初期化指示の読み込みを行い、前記初期化指示受付手段が前記初期化指示を受け付けたことが確認された場合には、前記記憶手段初期化手段によって前記記憶手段を初期化することを特徴とする。

本発明によれば、電源投入直後に通信用ポートが初期状態になって所定時間保持され、この間に従属制御装置が指令受信可能状態になるので、従属制御装置が起動したときに、通信用ポートが不安定な状態のまま誤ったデータが送信されることを防止できる。

また、ソフトウェアを用いて所定時間のタイマ計時を行うことによって、通信用ポートが初期状態をなっている状態を所定時間維持するため、ハードウェアを用いる方法と比較すると安価な構成で済む。

また、タイマ計時は正当性判定の記憶領域を用いずに行うので、正当性判定の処理も正確に行うことができる。

また、ＲＡＭクリアＳＷの読込みをディレイ処理（タイマ計時）よりも前に実行するようにしたので、作業者はＲＡＭ初期化を行なう場合にディレイ処理の間にわたってＲＡＭクリアＳＷを操作し続ける必要がないため、ＲＡＭ初期化における作業の効率化を図ることができる。

本発明の実施形態の遊技装置の説明図である。 本発明の実施形態の遊技機の背面図である。 本発明の実施形態の遊技盤の正面図である。 本発明の実施形態の遊技装置のブロック図である。 本発明の実施形態の遊技用演算処理装置（アミューズチップ）のブロック図である。 本発明の実施形態の遊技制御装置に備わる遊技用演算処理装置（アミューズチップ）周辺のブロック図である。 本発明の実施形態のユーザワークＲＡＭの説明図である。 本発明の実施形態のスタック領域の説明図である。 本発明の実施形態の各装置（遊技制御装置、払出制御装置、及び演出制御装置）の電源投入時処理のフローチャートである。 本発明の実施形態の遊技制御装置メイン処理の前半部のフローチャートである。 本発明の実施形態の遊技制御装置メイン処理の後半部のフローチャートである。 本発明の実施形態のディレイ処理の説明図である。 本発明の実施形態のディレイ処理の変形例の説明図である。 本発明の実施形態のタイマ割込処理を示すフローチャートである。 本発明の実施形態の電源投入時の遊技制御装置、払出制御装置、及び演出制御装置が行う処理、並びに、遊技制御装置に備わる通信ポートの状態のタイミングチャートである。 本発明の実施形態の遊技制御装置から演出制御装置及び払出制御装置へ指令を送信する場合の手順を説明するためのフローチャートである。 本発明の実施形態の遊技制御装置から払出制御装置及び演出制御装置に送信される指令信号の説明図である。 本発明の実施形態の払出制御装置に送信される信号の説明図である。 本発明の実施形態の演出制御装置に送信される信号の説明図である。 本発明の実施形態の第１の変形例の遊技制御装置メイン処理の前半部のフローチャートである。 本発明の実施形態の第２の変形例の遊技制御装置メイン処理の前半部のフローチャートである。

以下、本発明の実施形態について、図１〜図１９を参照して説明する。

なお、以下の実施の形態の説明において記す前後左右とは、遊技者から見た、つまり遊技盤（遊技機）に向かって見た方向を指すものとする。

図１は、本発明の実施形態の遊技装置６の説明図である。

遊技装置６は、有価価値を記憶する記憶媒体が挿入されるカードユニット７０及び実際に遊技を行い、遊技媒体を払出可能な遊技機１を備える。

まず、遊技機１について説明する。

遊技機１の前面枠３は本体枠（外枠）２にヒンジ４をして開閉回動可能に組み付けられる。遊技盤５（図３参照）は前面枠３の表側に形成された収納部（図示省略）に収装される。また、前面枠３には、遊技盤５の前面を覆うカバーガラス（透明部材）を備えたガラス枠１８が取り付けられている。

ガラス枠１８のカバーガラスの周囲には、装飾光が発光される装飾部材９が備えられている。この装飾部材９の内部にはランプやＬＥＤ等からなる装飾装置が備えられている。この装飾装置を所定の発光態様によって発光することによって、装飾部材９が所定の発光態様によって発光する。

ガラス枠１８の左右には、音響（例えば、効果音）を発するスピーカ３０が備えられている。また、ガラス枠１８の上方には照明ユニット１０が備えられている。照明ユニット１０の内部には、装飾装置が備えられている。

照明ユニット１０の右側には、遊技機１のエラー発生や前面枠３の開放をホール店員に通知するためのエラー報知ＬＥＤ２９が備えられている。

前面枠３の下部の開閉パネル２０には図示しない打球発射装置に遊技球を供給する上皿２１が、固定パネル２２には灰皿１５、下皿２３及び打球発射装置の操作部２４等が備えられている。下皿２３には、下皿２３に貯まった遊技球を排出するための下皿球抜き機構１６が備えられる。前面枠３下部右側には、ガラス枠１８を施錠するための鍵２５が備えられている。

また、遊技者が操作部２４を回動操作することによって、打球発射装置は、上皿２１から供給される遊技球を発射する。

また、上皿２１の上縁部には、遊技者からの操作入力を受け付けるためのセレクトスイッチ４０及び操作スイッチ４１が備えられている。

遊技者がセレクトスイッチ４０を操作することによって、表示装置８（図３参照）における変動表示ゲームの演出内容を選択することができる。また、遊技者が操作スイッチ４１を操作することによって、表示装置８における変動表示ゲームに、遊技者の操作を介入させた演出を行うことができる。

上皿２１の右上部には、遊技者が遊技媒体を借りる場合に操作する球貸ボタン２６、及び、カードユニット５０からプリペイドカードを排出させるために操作される排出ボタン２７が設けられている。これらのボタン２６、２７の間には、プリペイドカードの残高を表示する残高表示部２８が設けられる。

次に、カードユニット７０について説明する。

カードユニット７０の下部には、プリペイドカード又は会員カード等のカードが挿入可能なカード挿入口７１が設けられる。

プリペイドカード又は会員カード等のカードには、当該カードの一意な識別子、当該カードの所有者（遊技者）の会員情報、及び残高等が記憶されている。

会員情報には、カードの所有者の住所、氏名、年齢、及び職業等が登録されている。

カード挿入口７１にプリペイドカード又は会員カード等のカードが挿入された場合、図示しないカードリーダ・ライタによって、カードに記憶された情報が読み出される。

そして、図示しないカードリーダ・ライタによって読み出されたカードに記憶された残高が、遊技機１の残高表示部２８及びカードユニット７０の中央付近に設けられた残高表示部７２に表示される。

残高表示部７２の上方には、紙幣を挿入可能な紙幣挿入口７３が設けられる。紙幣挿入口７３に挿入された紙幣の有価価値は、カードに残高として記憶される。

紙幣挿入口７３の上方には、動作表示部７４が設けられる。動作表示部７４は、カードユニット７０の動作に対応して色を変化させる。

次に、図２を用いて遊技機１の裏面側を説明する。図２は、本発明の実施形態の遊技機１の背面図である。

遊技機１の裏面側、具体的には、前面枠３の裏面側には、中央に略正方形状の開口部を有する枠状の裏機構盤３１０が取り付けられる。

裏機構盤３１０の上部には、島設備に設けられた補給装置（図示省略）から補給された遊技球を貯留すると共に、貯留した遊技球を流下させる球貯留ユニット３２０が配設される。

裏機構盤３１０の側部（図２中右側）には、球貯留ユニット３２０から流下してきた遊技球を、遊技機前面に配設された上皿２１及び下皿２３に払い出す球排出ユニット３３０が配設される。

裏機構盤３１０の中央部には、遊技を統括的に制御する遊技制御装置１００と、遊技制御装置１００から送信される演出制御指令に基づいて変動表示ゲームの演出を制御する演出制御装置１５０とが配設される。

遊技制御装置１００には、図示しない検査装置に接続される検査装置接続端子１０７が配設される。

裏機構盤３１０の下部には、遊技制御装置１００から送信されるデータに基づいて球排出ユニット３３０の動作を制御する払出制御装置２１０と、電源装置１６０とが配設される。

払出制御装置２１０には、図示しない検査装置に接続される検査装置接続端子２１７及び払出制御装置２１０に発生したエラーの種類を数字で表示するエラーナンバー表示器２２２が配設される。

また、電源装置１６０の右側の裏機構盤３１０には、遊技機１をカードユニット７０に接続するためのカードユニット接続端子３４０が配設される。

次に、遊技盤５について、図３を用いて説明する。図３は、本発明の実施形態の遊技盤５の正面図である。

遊技盤５の表面には、ガイドレール５５で囲われた略円形状の遊技領域５１が形成される。遊技領域５１は、遊技盤５の四方に各々設けられた樹脂製のサイドケース５２及びガイドレール５５によって構成される。遊技領域５１の右下側のサイドケース５２は、前面の中央部が黒色透明の証紙プレート５３で覆われている。

遊技領域５１には、ほぼ中央に表示装置８が設けられるセンターケース３００が配置される。表示装置８はセンターケース３００に設けられた凹部に、センターケース３００の前面より奥まった位置に取り付けられている。すなわち、センターケース３００は表示装置８の表示領域の周囲を囲い、表示装置８の表示領域から突出して設けられている。

また、遊技領域５１の右下の領域には、図４で後述する特図表示器１２０及び普図表示器１２１を一体化した、図柄表示ユニット４５が備えられる。

表示装置８は、例えば、ＬＣＤ（液晶表示器）、ＣＲＴ（ブラウン管）等で表示画面が構成されている。表示画面の画像を表示可能な領域（表示領域）には、複数の変動表示領域が設けられており、各変動表示領域に識別情報（特別図柄）や特図変動表示ゲームを演出するキャラクタが表示される。表示画面の変動表示領域には、識別情報として割り当てられた三つの特別図柄が変動表示（可変表示）して特図変動表示ゲームが行われる。その他、表示画面には遊技の進行に基づく画像（例えば、大当たり表示、ファンファーレ表示、エンディング表示等）が表示される。

センターケース３００の左側には、普通図柄始動ゲート３１が設けられる。センターケース３００の左下側には、三つの一般入賞口３２が備えられ、センターケース３００の右下側には、一つの一般入賞口３２が備えられている。

センターケース３００の下側には、開閉可能な普通変動入賞装置３３を備える始動入賞口３４が配設される。

また、センターケース３００に設けられた始動入賞口３４の下方には、表示装置８の作動結果によって遊技球を受け入れない状態と受け入れ易い状態とに変換可能な特別変動入賞装置（大入賞口）３６が配設される。

遊技機１では、図示しない発射装置から遊技領域５１に向けて遊技球（パチンコ球）が打ち出されることによって遊技が行われる。打ち出された遊技球は、遊技領域５１内の各所に配置された釘や風車等の方向転換部材によって転動方向を変えながら遊技領域５１を流下し、普通図柄始動ゲート３１、一般入賞口３２、始動入賞口３４、又は特別変動入賞装置３６に入賞するか、遊技領域５１の最下部に設けられたアウト口３９から排出される。

なお、始動入賞口３４の状態には、普通変動入賞装置３３の開閉によって、遊技球が入賞しやすい状態と遊技球が入賞しにくい状態とがある。

通常、普通変動入賞装置３３は閉状態であり、始動入賞口３４は、遊技球が入賞しにくい状態である。普通図柄始動ゲート３１を遊技球が通過することによって、普図変動表示ゲームが実行され、普図変動表示ゲームの結果、当たり状態が発生すると、普通変動入賞装置３３が開状態に変換され、始動入賞口３４は遊技球が入賞し易い状態となる。

一般入賞口３２への遊技球の入賞は、一般入賞口３２に備えられた入賞口ＳＷ（スイッチ）３２Ａ〜３２Ｎ（図４参照）によって検出される。

始動入賞口３４への遊技球の入賞は特図始動ＳＷ（スイッチ）３４Ａ（図４参照）によって検出される。この遊技球の通過タイミングによって抽出された特別図柄乱数カウンタ値は、遊技制御装置１００内の特図記憶領域に特別図柄入賞記憶として所定回数（例えば、最大で４回分）を限度に記憶される。そして、この特別図柄入賞記憶の記憶数は、表示装置８の特別図柄入賞記憶数表示部（複合記憶表示部）に表示される。遊技制御装置１００は、特別図柄入賞記憶数表示部の表示に基づいて、表示装置８にて特図変動表示ゲームを行う。

始動入賞口３４に遊技球の入賞があると、表示装置８では、前述した数字等で構成される特別図柄（識別情報）が左（第一特別図柄）、右（第二特別図柄）、中（第三特別図柄）の順に変動表示を開始して、特図変動表示ゲームに関する画像が表示される。つまり、表示装置８では、特別図柄入賞記憶の記憶数に対応する特別図柄変動表示ゲームが行われ、興趣向上のために多様な表示を演出する。

始動入賞口３４への入賞が所定のタイミングでなされたとき（具体的には、入賞検出時の当たり乱数値が当たり値であるとき）には特図変動表示ゲームの結果として表示図柄により特定の結果態様（特別結果態様）が導出されて、大当たり状態となる。具体的には、表示装置８の特別図柄入賞記憶表示部では、当たり図柄である一桁の特別図柄で停止して、表示装置８は、三つの特別図柄が揃った状態（大当り図柄）で停止する。このとき、特別変動入賞装置３６は、大入賞口ソレノイド３８（図４参照）への通電によって、所定の時間（例えば、３０秒）だけ、遊技球を受け入れない閉状態から遊技球を受け入れやすい開状態に変換される。すなわち、特別変動入賞装置３６が所定の時間又は所定数の遊技球が入賞するまで大きく開くので、この間遊技者は多くの遊技球を獲得することができるという特典が付与される。

なお、図柄表示ユニット４５の特図表示器１２０（図４参照）においても、特図変動表示ゲームに同期して図柄の変動表示が行われる。そして、特図変動表示ゲームの結果として表示図柄により特別結果態様が導出される場合には、特図表示器１２０でも当りに対応する特定の図柄（例えば、「１」〜「９」までの何れかの数字等）が表示され、特図変動表示ゲームが外れの場合には、特図表示器１２０でも外れに対応する図柄（例えば「０」等）が表示される。

特別変動入賞装置３６への遊技球の入賞は、カウントＳＷ（スイッチ）３６Ａ（図４参照）によって検出される。

普通図柄始動ゲート３１への遊技球の通過は、普図始動ＳＷ（スイッチ）３１Ａ（図４参照）で検出される。この遊技球の通過タイミングによって抽出された普通図柄乱数カウンタ値は、遊技制御装置１００内の普図記憶領域に普通図柄入賞記憶として所定回数（例えば、最大で４回分）を限度に記憶される。そして、この普図入賞記憶の記憶数は、図柄表示ユニット４５の図示しない普図入賞記憶数表示部に表示される。

普図入賞記憶があると、遊技制御装置１００は、普図入賞記憶に基づいて普図入賞記憶数表示部で普図変動表示ゲームを開始する。すなわち、普通図柄始動ゲート３１への通過検出が所定のタイミングでなされたとき（具体的には、通過検出時の普図乱数カウンタ値が当たり値であるときには）には、普図入賞記憶数表示部に表示される普通図柄が当たり状態で停止し、当たり状態となる。このとき、普通変動入賞装置３３は、普電ソレノイド９０（図４参照）への通電により、始動入賞口３４への入口が所定の時間（例えば、０.５秒〜２．９秒の範囲内で予め定められた時間）だけ開放するように変換され、遊技球の始動入賞口３４への入賞が許容される。これによって、遊技球が始動入賞口３４へ入賞しやすくなり、特図変動表示ゲームの始動が容易となる。

このようにして、一般入賞口３２、始動入賞口３４、又は特別変動入賞装置３６に遊技球が入賞すると、入賞した入賞口の種類に応じた数の賞球が払出制御装置２１０によって制御される払出ユニット３６０から、前面枠３の上皿２１又は下皿２３に排出される。

なお、本実施の形態のパチンコ遊技機は、特図変動表示ゲームの結果に対応して（厳密には、特図変動表示ゲームに同期して実行される特図表示器１２０の表示態様に対応して）、以後の特図変動表示ゲームの当たり確率が変化する場合があり、遊技状態は、常時、特図変動表示ゲームが低確率で当たりとなる低確率状態か、当該低確率状態よりも特図変動表示ゲームが高確率で当たりとなる高確率状態のいずれかに設定されている。なお、低確率状態を非確変遊技状態と称したり、高確率状態を確変遊技状態と称したりする場合もある。

さらに、本実施の形態のパチンコ遊技機の遊技状態は、特図変動表示ゲームの結果に対応して、普通変動入賞装置３３の開放頻度が変化する場合があり、遊技状態は、常時、普通変動入賞装置３３の開放頻度が低い入賞抑制状態か、当該入賞抑制状態よりも普通変動入賞装置３３の開放頻度が高い入賞促進状態のいずれかに設定されている。なお、入賞抑制状態を非時短遊技状態と称したり、入賞促進状態を時短遊技状態と称したりする場合もある。

この入賞促進状態においては、普図変動表示ゲームの実行時間が入賞抑制状態における実行時間より短くなるように制御される（例えば、入賞抑制状態で１０秒に対し、入賞促進状態で１秒）。これによって、単位時間当たりの普通変動入賞装置３３の開放回数が実質的に多くなるように制御される。

また、入賞促進状態においては、普図変動表示ゲームが当たり結果となって普通変動入賞装置３３が開放される場合に、開放時間が通常遊技状態の開放時間より長くなるように制御されてもよい（例えば、入賞抑制状態で０．５秒に対し、入賞促進状態で２．９秒）。また、入賞促進状態においては、普通図柄変動表示ゲームの１回の当たり結果に対して、普通変動入賞装置３３が１回ではなく、複数回（例えば、２回）開放してもよい。さらに、入賞促進状態においては、普図変動表示ゲームの当たり結果となる確率が入賞抑制状態より高くなるように制御してもよい。すなわち、入賞促進状態では、入賞抑制状態よりも普通変動入賞装置３３の開放頻度が増加し、普通変動入賞装置３３に遊技球が入賞しやすくなり、特図変動表示ゲームの始動が容易となる特典が付与される。

図４は、本発明の実施形態の遊技装置６のブロック図である。

遊技制御装置１００は、遊技用マイコン（遊技用演算処理装置６００）１０１、入力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１０５、出力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１０６及び検査装置接続端子１０７を備える。

遊技用マイコン１０１は、ＣＰＵ１０２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１０３及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０４を備える。

ＣＰＵ１０２は、遊技を統括的に制御する主制御装置であって、遊技制御を司る。ＲＯＭ１０３は、遊技制御のための不変の情報（プログラム、データ等）を記憶している。ＲＡＭ１０４は、遊技制御時にワークエリアとして利用される。

遊技制御装置１００には検査装置接続端子１０７が設けられており、検査装置接続端子１０７からは、遊技用マイコン１０１に一意に設定された識別番号を出力することができる。これによって、検査装置接続端子１０７に図示しない検査装置を接続すると、検査装置は遊技機１を識別することができる。

ＣＰＵ１０２は、入力Ｉ／Ｆ１０５を介して各種検査装置（特図始動ＳＷ３４Ａ、普図始動ＳＷ３１Ａ、カウントＳＷ３６Ａ、及び入賞口ＳＷａ３２Ａ〜入賞口ＳＷｎ３２Ｎ、オーバーフローＳＷ（スイッチ）１０９、球切れＳＷ（スイッチ）１１０、及び枠開放ＳＷ（スイッチ）１１１）からの検出信号を受けて、大当り抽選等、種々の処理を行う。

オーバーフロースイッチ１０９は、下皿２３に遊技球が所定数以上貯留されていることを検出する。球切れスイッチ１１０は、球貯留ユニット３２０に配設され、球貯留ユニット３２０に貯留される遊技球が所定数以下になることを検出する。枠開放スイッチ１１１は、前面枠３が開いたことを検出する。

また、ＣＰＵ１０２は、出力Ｉ／Ｆ１０６を介して、普図表示器１２１、特図表示器１２０、普電ＳＯＬ（ソレノイド）９０、大入賞口ＳＯＬ（ソレノイド）３８、払出制御装置２１０及び演出制御装置１５０に指令信号を送信して、遊技を統括的に制御する。

普図表示器１２１は、遊技球が普通図柄始動ゲート３１に入賞した場合に行われる変動表示ゲームが表示される。特図表示器１２０には、遊技球が始動入賞口３４に入賞した場合に行われる変動表示ゲームが表示される。

普電ＳＯＬ９０は、始動入賞口３４に備わる普通変動入賞装置３３を開放して、始動入賞口３４への入口が所定の時間だけ開放させる。

大入賞口ＳＯＬ３８は、特別変動入賞装置３６の大入賞口が所定の時間だけ、遊技球を受け入れない閉状態（遊技者に不利な状態）から遊技球を受け入れやすい開状態（遊技者に有利な状態）にする。

また、遊技制御装置１００は、遊技機１に関する情報を、外部情報端子１０８を介して、遊技店に設置された情報収集端末や遊技場内部管理装置（図示省略）に出力する。

遊技制御装置１００は、変動開始コマンド、客待ちデモコマンド、ファンファーレコマンド、確率情報コマンド、及びエラー指定コマンド等を、演出制御指令信号として、演出制御装置１５０へ送信する。

次に、払出制御装置２１０及び演出制御装置１５０について説明する。

演出制御装置（表示制御装置）１５０は、遊技制御装置１００から入力される各種信号に基づいて、エラー報知ＬＥＤ２９、スピーカ３０、発光により遊技演出を行う装飾部材９（図１）及び表示装置８を制御する。

演出制御装置１５０は、遊技用マイコン（遊技用演算処理装置６００）１５１、ドライバ１５５、音回路１５６、及びＶＤＰ１５７を備える。

遊技用マイコン１５１は、ＣＰＵ１５２、ＲＯＭ１５３及びＲＡＭ１５４を備える。

ＣＰＵ１５２は、演出制御を制御する制御装置である。ＲＯＭ１５３は、演出制御のための不変の情報（プログラム、データ等）を記憶している。ＲＡＭ１５４は、演出制御時にワークエリアとして利用される。

ドライバ１５５は、ＣＰＵ１５２からの指令により、エラー報知ＬＥＤ２９及び装飾部材９を制御する。音回路１５６は、ＣＰＵ１５２からの指令により、効果音を生成してスピーカ３０から出力する。ＶＤＰ１５７は、ＣＰＵ１５２からの指令により、画像データを生成して表示装置８へ出力する。

払出制御装置２１０は、遊技制御装置１００からの賞球指令信号に基づいて、払出装置の払出モータ２２０を駆動させ、賞球を払い出させるための制御を行う装置である。また、払出制御装置２１０は、カードユニット７０からの貸球要求信号に基づいて、遊技制御装置１００が送信する払出指令信号に基づいて、払出装置の払出モータ２２０を駆動させ、貸球を払い出させるための制御を行う装置である。

払出制御装置２１０は、遊技用マイコン（遊技用演算処理装置６００）２１１、入力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）２１５、出力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）２１６及び検査装置接続端子２１７を備える。

遊技用マイコン２１１は、ＣＰＵ２１２、ＲＯＭ２１３及びＲＡＭ２１４を備える。

ＣＰＵ２１２は、払い出しを統括的に制御する制御装置であって、払出制御を司る。ＲＯＭ２１３は、払出制御のための不変の情報（プログラム、データ等）を記憶している。ＲＡＭ２１４は、払出制御時にワークエリアとして利用される。

ＣＰＵ２１２は、入力Ｉ／Ｆ２１５を介して払出球検出センサ１１２、オーバーフロースイッチ１０９、球切れスイッチ１１０、エラー解除スイッチ２２３、税率設定スイッチ２２６、及び貸出料金設定スイッチ２２７からの入力を受ける。

エラー解除スイッチ２２３は、払出制御装置２１０にエラーが発生した場合に、遊技店の店員等が発生したエラーの原因を解消した際に、遊技店の店員等によって操作され、エラー状態を解除するためのスイッチである。

税率設定スイッチ２２６は、遊技球の貸し出しに対して課税される間接税の税率を設定するスイッチである。貸出料金設定スイッチ２２７は、貸し出される遊技球の有価価値を設定するためのスイッチである。

また、ＣＰＵ２１２は、入出力Ｉ／Ｆ２１６を介して、払出モータ２２０、発射制御装置２２１、エラーナンバー表示器２２２、税率表示器２２４及び貸出料金表示器２２５に指令信号を送信する。また、ＣＰＵ２１２は、入出力Ｉ／Ｆ２１６を介して遊技制御装置１００から各種信号を受信する。

払出モータ２２０は、実際に払出装置で遊技球を払い出すために駆動されるモータである。具体的には、払出モータ２２０には、１個の遊技球を貯留可能な凹部を所定個数を有するスプロケットを回転させることによって、遊技球を払い出す。

発射制御装置２２１は、遊技球を遊技盤５に発射するための発射装置を制御する。エラーナンバー表示器２２２は、払出制御装置２１０の裏面側に配設され、払出制御装置２１０で発生したエラーの種類を特定可能に表示する。

税率表示器２２４は、払出制御装置２１０の裏面側に配設され、税率設定スイッチ２２６によって設定された間接税の税率を表示する。貸出料金表示器２２５は、払出制御装置２１０の裏面側に配設され、貸出料金設定スイッチ２２７によって設定された貸し出される遊技球の有価価値を表示する。

なお、遊技制御装置１００、演出制御装置１５０、及び払出制御装置２１０は、電源装置１６０に接続される。

電源装置１６０は、バックアップ電源１６１、ＲＡＭクリアスイッチ１６２を備える。

バックアップ電源１６１は、停電時においても、遊技制御装置１００、演出制御装置１５０、及び払出制御装置２１０に電源を供給する（演出制御装置１５０には供給しなくてもよい）。

ＲＡＭクリアスイッチ１６２は、遊技制御装置１００に備わるＲＡＭ１０４及び払出制御装置２１０に備わるＲＡＭ２１４に記憶されている情報を初期化するスイッチである。

また、遊技機１に備わる球貸ボタン２６が操作されると、カードユニット７０は、プリペイドカード又は会員カード等のカードに記憶されている有価価値から貸し出される遊技球分の有価価値を減算して、減算した有価価値の値を遊技機１の残高表示部２８に表示する。また、遊技機１に備わる排出ボタン２７が操作されると、カードユニット７０は、カード挿入口７１に挿入されたカードを排出する。

遊技制御装置１００に備わる遊技用マイコン１０１と払出制御装置２１０に備わる遊技用マイコン２１１とは、ＳＩＯ接続及びＮＡＣＬＩＮＫ接続される。

ＳＩＯ接続では暗号化されない非暗号化信号（平文データ）が通信され、ＮＡＣＬＩＮＫ接続では暗号化された暗号化信号（暗号化データ）が通信される。

なお、遊技制御装置１００に備わる遊技用マイコン１０１及び払出制御装置２１０に備わる遊技用マイコン２１１は、ＳＩＯ接続及びＮＡＣＬＩＮＫ接続のためのポートを備える。

次に、遊技制御装置１００に備わる遊技用マイコン１０１及び払出制御装置２１０に備わる遊技用マイコン２１１（以下、総称して遊技用演算処理装置６００という）について、図５を用いて詳細に説明する。

図５は、本発明の実施形態の遊技用演算処理装置（アミューズチップ）６００のブロック図である。

遊技用演算処理装置６００はいわゆるアミューズチップ用のＩＣとして製造され、遊技制御を行う遊技領域部６００Ａと情報管理を行う情報領域部６００Ｂとに区分される。

まず、遊技領域部６００ＡはＣＰＵコア６０１（図４のＣＰＵ１０２或いはＣＰＵ２１２に相当）、ユーザプログラムＲＯＭ６０２（図４のＲＯＭ１０３或いはＲＯＭ２１３に相当）、ＨＷパラメータＲＯＭ６０３（ユーザプログラムＲＯＭ６０２及びＨＷパラメータＲＯＭ６０３を総称して、ＲＯＭ（不揮発性記憶手段）という）、ユーザワークＲＡＭ６０４（図４のＲＡＭ１０４或いはＲＡＭ２１４に相当）、ミラードＲＡＭ６０５（ユーザワークＲＡＭ６０４及びミラードＲＡＭ６０５を総称して、ＲＡＭ（揮発性記憶手段）という）、外部バスインターフェース（Ｉ／Ｆ）６０６、バス切替回路６０７、乱数生成回路６０８、クロックジェネレータ６０９、リセット割込制御回路６１０、アドレスデコーダ６１１、出力制御回路６１２、ブートブロック６１３、復号化・ＲＯＭ書込回路６１４、シリアル送受信回路６１５、暗号化送受信回路６１６、及びバス６１７により構成される。

ＣＰＵコア６０１は、遊技制御のための演算処理を行う演算処理手段として機能する。ユーザプログラムＲＯＭ６０２は、制御プログラムを格納する。制御プログラムは、遊技用演算処理装置６００が遊技制御装置１００に備わる遊技用マイコン１０１である場合には、遊技の制御を行うための遊技制御プログラムであり、遊技用演算処理装置６００が払出制御装置２１０に備わる遊技用マイコン２１１である場合には、遊技球の払い出しを行うための払出制御プログラムであり、遊技用演算処理装置６００が演出制御装置１５０に備わる遊技用マイコン１５１である場合には、演出の制御を行うための演出制御プログラムである。

ＨＷパラメータＲＯＭ６０３は、正当性確認情報を格納する。正当性確認情報とは、遊技用演算処理装置６００の正当性の簡易チェックを行う場合の情報であり、例えば、遊技機１の一意な識別子を示す固有ＩＤ、メーカコード（遊技機１の製造メーカ毎に割り振られた固有の製造メーカの一意な識別子）、遊技機１のランク（１種、２種等）を示すランクコード、製造メーカが遊技機１の種類に設定する機種コード、検査番号を示す検査コード、電源投入時にＲＡＭをバックアップするか否かを示すＲＡＭバックアップコード、税率設定スイッチ２２６によって設定された税率、貸出料金設定スイッチ２２７によって設定された貸出料金等である。また、ＨＷパラメータＲＯＭ６０３には、最初に貸出情報要求を送信した検査装置の一意な識別子である固有ＩＤが一つのみ記憶される。

第三者機関又は遊技機１の製造メーカがユーザプログラムＲＯＭ６０２にプログラムを書き込む際に、正当性確認情報がＨＷパラメータＲＯＭ６０３に書き込まれる。

遊技用演算処理装置６００の簡易チェックを行う場合、遊技用演算処理装置６００の電源立ち上がり時に、遊技用演算処理装置６００自身が演算した演算値と、正当性確認情報（すなわち、第三者機関等によって予め設定された結果値）とを比較判定することで、簡易的な遊技用演算処理装置６００のチェックを可能にする構成になっている。

ユーザワークＲＡＭ６０４は、遊技領域部６００Ａにおけるプログラムに基づく処理を実行する際にワークエリア（作業領域）として用いられるものである。このユーザワークＲＡＭ６０４には、バックアップ電源１６１（図４）からのバックアップ電源が供給されているので、遊技機１への電源供給が途絶えても、記憶データが保持されるように構成されている。ミラードＲＡＭ６０５は、クロックの立ち下がり時にユーザワークエリアに記憶された情報を複製し、複製した情報を記憶する（ＣＰＵコアがＺ８０の場合には、クロックの立ち上がり時に処理を実行するため、同期して動くことがないようにしている。）。

外部バスインターフェース６０６は、メモリリクエスト信号ＭＲＥＱ、入出力リクエスト信号ＩＯＲＱ、メモリ書込み信号ＷＲ、メモリ読み出し信号ＲＤ及びモード信号ＭＯＤＥなどのインターフェースであり、また、バス切替回路６０７は、１６ビットのアドレス信号Ａ０〜Ａ１５や８ビットのデータ信号Ｄ０〜Ｄ７のインターフェースである。

例えば、ＭＯＤＥ信号をハイレベルにした状態で、アドレス信号Ａ０〜Ａ１５を順次にインクリメントしながら、データ信号Ｄ０〜Ｄ７を加えると、ユーザプログラムＲＯＭ６０２への書き込みモードとなって遊技機１の製造メーカ又は第三者機関によるプログラムの書き込みが可能になる。なお、書き込みモードはプログラムの書き込みを可能にするものであり、ブートブロック６１３に記憶されるブートプログラムを書き込みできるようにするものではない。また、ユーザプログラムＲＯＭ６０２へのプログラムの書き込みが終了すると、ＨＷパラメータＲＯＭ６０３の所定領域に書込終了コードが記録（例えば、所定のコード若しくは所定ビットを物理的に切断することで記録）されるようになっており、ＨＷパラメータＲＯＭ６０３に書込終了コードが記録されている場合には、ユーザプログラムＲＯＭ６０２への新たなプログラムの書き込みができないようになっている。

乱数生成回路６０８は遊技の実行過程において遊技価値（例えば、大当り）を付加するか否か等に係わる乱数（乱数は、大当たりの決定や停止時の図柄の決定等に使用）を生成するもので、一様性乱数を生成する数学的手法（例えば、合同法又はＭ系列法等）を利用している。なお、遊技用演算処理装置６００が払出制御装置２１０に備わる遊技用マイコン２１１である場合には、乱数生成回路６０８はなくてもよい。

クロックジェネレータ６０９は、所定周期（例えば、４ミリ秒）で生成されるタイマ割込信号と、クロック信号を生成する。クロックジェネレータ６０９が生成したタイマ割込信号及びクロック信号はＣＰＵコア１０２に入力される。ＣＰＵコア１０２は、タイマ割込信号が入力されると、図１４に示すタイマ割込処理を実行する。

リセット割込制御回路６１０は、外部からの入力されたリセット信号（ＲＳＴ）を検出すると、遊技用演算処理装置６００の内部に備えた各回路にリセット信号を伝達する。また、所定の割り込み条件の発生を検出すると、割り込みの発生をＣＰＵコア６０１に知らせる。

アドレスデコーダ６１１は内蔵デバイス及び内蔵コントロール／ステータスレジスタ群のロケーションをメモリマップドＩ／Ｏ方式及びＩ／ＯマップドＩ／Ｏ方式によりデコードする。

出力制御回路６１２はアドレスデコーダ６１１からの信号制御を行って外部端子より８ビットのチップセレクト信号（ＣＳ０〜ＣＳ７）を外部に出力するとともに、遊技用演算処理装置６００の内部に備えた回路を選択するチップセレクト信号を発生する機能を有する。ブートブロック６１３は、ブートプログラムを記憶し、電源投入時に遊技用演算処理装置６００の初期化に係わる処理を行う。

復号化・ＲＯＭ書込回路６１４は、ユーザプログラムＲＯＭ６０２及びＨＷパラメータＲＯＭ６０３への書込みモードの際に使用されるもので、モード信号ＭＯＤＥが［Ｈ］レベルになっている間、バス切替回路６０７を介してアドレス信号Ａ０〜Ａ１５やデータ信号Ｄ０〜Ｄ７を取り込み、そのデータ信号Ｄ０〜Ｄ７に含まれる情報（暗号化されたプログラム及び暗号化された変更後の固有ＩＤ）を復号化処理した後、バス６１７を介してユーザプログラムＲＯＭ６０２及びＨＷパラメータＲＯＭ６０３に出力する（書き込む）というものである。

シリアル送受信回路６１５は、ＳＩＯ接続で暗号化されていない平文データを送受信するための回路である。

暗号化送受信回路６１６は、ＮＡＣＬＩＮＫ接続で暗号化された暗号化データを送受信する回路である。暗号化送受信回路６１６には、ＮＡＣＬＩＮＫ信号線が接続される。暗号化送受信回路６１６は、ＮＡＣＬＩＮＫ信号線を介してデータを送受信する。

バス６１７はデータバス（図６のデータバス６６０）、アドレスバス（図６のアドレスバス６５０）及び制御バスを含むものであり、情報領域部６００Ｂまで延びている。

次に、遊技用演算処理装置６００における情報管理を行う情報領域部６００Ｂは、ＨＰＧプログラムＲＯＭ６１８、ＩＤプロパティメモリ６１９、バスモニタ回路６２０、ＨＰＧワークＲＡＭ６２１、制御回路６２２、外部通信制御回路６２３、バス６２４、及び遊技領域部６００Ａから延びるバス６１７の一部を含んで構成される。

ＨＰＧプログラムＲＯＭ６１８は、各種検査動作を行うＨＰＧプログラムが格納される。

ＩＤプロパティメモリ６１９には、図示しない検査装置から外部通信制御回路６２３を介して受信した要求に基づいて、ＨＷパラメータＲＯＭ６０３に記憶されている情報を図示しない検査装置にすぐに出力できるように、遊技用演算処理装置６００の電源投入時（システムリセット時）にＨＷパラメータに記憶されている情報を複製して記憶する。なお、ＩＤプロパティメモリ６１９は、遊技領域部６００Ａ側及び情報領域部６００Ｂ側の双方よりアクセスが可能な構成になっている。

バスモニタ回路６２０は、情報領域部６００Ｂ側より遊技領域部６００Ａ側のバス６１７の状態監視及び制御を行う。ここでの制御とは、ＨＷパラメータＲＯＭ６０３の内容をＩＤプロパティメモリ６１９に複写する際のタイミング制御や、ユーザプログラムＲＯＭ６０２に格納されたプログラムを外部に出力する際（遊技領域部６００Ａ側のバス６１７を開放してユーザプログラムＲＯＭ６０２からプログラムを読み込んで情報領域部６００Ｂ側より外部に出力する際）のタイミング制御である。なお、プログラムは、外部通信制御回路６２３で暗号化されてから出力される。

ＨＰＧワークＲＡＭ６２１は、情報領域部６００Ｂにおけるプログラムに基づく処理を実行する際にワークエリア（作業領域）として用いられるものである。

制御回路６２２は情報領域部６００Ｂ側を制御するもので、バッファメモリを有している。制御回路６２２は、例えば、バスモニタ回路６２０を介してＣＰＵコア１０２の動作を監視し、非動作中に遊技領域部６００ＡのユーザワークＲＡＭ６０４に記憶された内容をミラードＲＡＭ６０５へコピーする。また、図示しない検査装置からの要求に応答して情報領域部６００ＢのＩＤプロパティメモリ６１９の内容を外部へ転送したり、プログラム要求に応答してバスモニタ回路６２０を介してユーザプログラムＲＯＭ６０２内のプログラムを外部へ転送したりする。制御回路６２２のメモリは、転送時のタイミング調節のために用いられる。

外部通信制御回路６２３は図示しない検査装置との通信を行うもので、例えば、外部からの指令に基づいて遊技用演算処理装置６００内に格納されている情報（例えば、固有ＩＤ、プログラム、実払出数等）を暗号化した後、外部へ転送する等の処理を行う。遊技用演算処理装置６００では、遊技領域部６００Ａと情報領域部６００Ｂがバスモニタ回路６２０を介して独立して動作する。すなわち、情報領域部６００Ｂ側は遊技領域部６００ＡにおけるＣＰＵコア１０２の作動に関係なく（プログラム実行に関係なく）動作可能である。

なお、図５では図示されていないが、遊技用演算処理装置６００には、図６で後述するセキュリティ回路６３０、ＲＡＭアクセス規制回路６４０を備えている。

図６は、本発明の実施形態の遊技制御装置１００に備わる遊技用演算処理装置（アミューズチップ）６００とその周辺のブロック図である。

遊技用演算処理装置６００は、セキュリティ回路６３０、ＣＰＵコア１０２（図５では６０１）、ＲＡＭアクセス規制回路６４０、ユーザワークＲＡＭ１０４（図５では６０４）、バス切替回路６０７、アドレスデコーダ６１１、出力制御回路６１２、及び、ユーザプログラムＲＯＭ１０３（図５では６０２）を備える。

なお、遊技用演算処理装置６００に備わるこれらの回路等は、アドレスバス６５０及びデータバス６６０を介して接続されている。

また、遊技制御装置１００は、遊技用演算処理装置６００の外部にて、演出制御装置１５０に接続される演出制御通信ポート６７０、及び、払出制御装置２１０に接続される払出制御通信ポート６８０を備える。以下、演出制御通信ポート６７０及び払出制御通信ポート６８０を総称して、通信ポート６７０、６８０という。通信ポート６７０、６８０は、本実施形態における通信用ポート（指令出力手段）として機能するものであり、図４に示す出力Ｉ／Ｆ１０６に含まれる。

通信ポート６７０、６８０は、遊技用演算処理装置６００の外部のデータバス６９０を介して遊技用演算処理装置６００に接続される。

なお、データバス６６０、６９０は、Ｄ０〜Ｄ７の８ビットの信号線によって構成される。

遊技用演算処理装置６００に電源が投入される際には、ＲＳＴ端子（図５）を介して電源装置１６０からリセット信号（起動信号）が入力され、リセット割込制御回路６１０（図５）が作動する。

セキュリティ回路６３０は、このリセット信号が入力されるとＨＷパラメータＲＯＭ６０３に記憶された正当性確認情報を用いて、セキュリティチェック処理を実行する。このセキュリティチェック処理は、ユーザプログラムＲＯＭ１０３に記憶されたプログラムの正当性の判定を行う処理である。

セキュリティ回路６３０は、このセキュリティチェック処理を実行している間は、ＣＰＵコア１０２のリセット端子（ＲＥＳ（負論理））にリセット信号を継続して出力することで、ＣＰＵコア１０２の起動を待機させる。

ＣＰＵコア１０２は、前述のリセット端子（ＲＥＳ（負論理））と、書込指令出力端子（ＷＲ（負論理））、及び読出指令出力端子（ＲＤ（負論理））を備える。リセット端子はセキュリティ回路６３０に接続されており、遊技用演算処理装置６００にリセット信号が入力されると、前述のように、セキュリティチェック処理を実行している間に渡って、ＣＰＵコア１０２に対するリセット信号がリセット端子に入力される。

ＣＰＵコア１０２のリセット端子にリセット信号が入力されると、ＣＰＵコア１０２は、ＣＰＵコア１０２に備わるレジスタ（ＲＥＧ）を初期化する。

また、ＣＰＵコア１０２がユーザワークＲＡＭ１０４にデータの書き込みを指令する書込指令を出力する場合には、ＣＰＵコア１０２の書込指令出力端子からは所定値よりも低い電圧のローレベルの信号が出力される。同様に、ＣＰＵコア１０２がユーザワークＲＡＭ１０４からデータの読み出しを指令する読出指令を出力する場合には、ＣＰＵコア１０２の読出指令出力端子からは所定値よりも低い電圧のローレベルの信号が出力される。

つまり、書込指令出力端子及び読出指令出力端子は、通常電圧がハイレベルに維持されており、ユーザワークＲＡＭ１０４への読み書きを行うときにのみ電圧がローレベルになる。

まず、ユーザワークＲＡＭ１０４のデータの読み出しについて説明する。

ＣＰＵコア１０２から、ユーザワークＲＡＭ１０４の読出指令入力端子（ＲＤ（負論理））に読出指令が入力されると、アドレスバス６５０及びデータバス６６０を介してＣＰＵコア１０２に読出データが出力される。

このとき、ＣＰＵコア１０２からアドレスバス６５０へは、ユーザワークＲＡＭ１０４のアドレスが出力され、アドレスデコーダ６１１からユーザワークＲＡＭ１０４のチップ選択端子（所謂ＣＳ端子に相当、図示は略）に選択信号が入力されることによって、ユーザワークＲＡＭ１０４が選択される。次いで、選択されたユーザワークＲＡＭ１０４は、アドレスバス６５０が指定する記憶領域のデータをデータバス６６０へ出力する。次いで、ＣＰＵコア１０２は、データバス６６０へ出力されたデータを内部へ取り込む。このような手順により、ＣＰＵコア１０２はユーザワークＲＡＭ１０４からデータを読み出す。

次に、ユーザワークＲＡＭ１０４へのデータの書き込みについて説明する。

ＣＰＵコア１０２に備わる書込指令出力端子は、ＲＡＭアクセス規制回路６４０のＯＲゲート回路６４２に備わる二つの入力端子のうち一方の入力端子に接続される。ＯＲゲート回路６４２の他方の入力端子は、ＲＡＭアクセス規制回路６４０のフリップフロップ回路６４１の出力端子（Ｑ（負論理））に接続され、ＯＲゲート回路６４２の出力端子は、ユーザワークＲＡＭ１０４の書込指令入力端子（ＷＲ（負論理））に接続されている。

また、ユーザワークＲＡＭ１０４の書込指令入力端子に所定値以下の電圧であるローレベルの信号が入力されると、ユーザワークＲＡＭ１０４への書き込みが許容される。

このため、ＯＲゲート回路６４２の二つの入力端子にそれぞれローレベルの信号が入力されなければ、ユーザワークＲＡＭ１０４への書き込みが許容されない。言い換えれば、ＯＲゲート回路６４２の少なくとも一方の入力端子にハイレベルの信号が入力されていると、ユーザワークＲＡＭ１０４への書き込みが規制（禁止）される。

ここで、ＲＡＭアクセス規制回路６４０のフリップフロップ回路６４１について説明する。

フリップフロップ回路６４１は、例えば、型番が７４ＨＣ７４のロジックＩＣを用いる。このフリップフロップ回路６４１は、Ｄ型のフリップフロップ回路であり、入力端子として、データ端子（Ｄ）、クリア端子（ＣＬＲ（負論理））、クロック端子（ＣＫ（正論理））、及びプリセット端子（ＰＲ（負論理））を備えるとともに、出力端子（Ｑ（正論理），Ｑ（負論理））を備える。

データ端子には、データバス６６０を構成する信号線Ｄ０〜Ｄ７のうち所定の一本の信号線（例えば、Ｄ０）が接続されている。

クリア端子には電源装置１６０からリセット信号線が接続され、リセット信号が入力されるとクリア端子はローレベルとなる。このときフリップフロップ回路６４１は、出力端子Ｑ（正論理）からローレベルの信号を出力させ、出力端子Ｑ（負論理）からハイレベルの信号を出力させる。出力端子Ｑ（正論理）からの出力と、出力端子Ｑ（負論理）からの出力は、相互に反転するレベルとなっている。

また、クロック端子は、出力制御回路６１２に接続されており、通常、ローレベルに維持されている。

このフリップフロップ回路６４１に備えた出力端子Ｑ（負論理）からの信号レベルは、ＣＰＵコア１０２によって、自在に設定できるようになっている。この設定は、ＣＰＵコア１０２が、フリップフロップ回路６４１に割り当てられたアドレスの記憶領域に所定のデータを書き込むことで実現される。

具体的には、ＣＰＵコア１０２によってフリップフロップ回路６４１に割り当てられたアドレスの記憶領域にデータを書き込む処理が行われると、ＣＰＵコア１０２からアドレスバス６５０へは、フリップフロップ回路６４１のアドレスが出力される。次に、アドレスデコーダ６１１から、出力制御回路６１２を介して、フリップフロップ回路６４１のクロック端子にクロック信号が入力され、クロック端子の電圧レベルは立ち上がりハイレベルとなる。

このときフリップフロップ回路６４１は、データ端子に入力されている信号を取り込んで、取り込んだ信号を出力端子Ｑ（正論理）から出力し、取り込んだ信号の反転値を出力端子Ｑ（負論理）から出力する。

また、フリップフロップ回路６４１は、出力制御回路６１２がクロック信号の入力を終了した場合には、クロック端子の電圧レベルは立ち下がりローレベルとなり、出力端子Ｑ（正論理）及び出力端子Ｑ（負論理）の電圧レベルを保持する。

プリセット端子は、図示しないプルアップ抵抗に接続され、プリセット端子の電圧レベルは常にハイレベルとなる。

また、出力端子Ｑ（負論理）は、ＯＲゲート回路６５２の入力端子に信号を出力する。出力端子Ｑ（正論理）には何も接続されない。

次に、フリップフロップ回路６４１の入力状態に応じた各種動作について説明する。

フリップフロップ回路６４１は、前述したように、クロック端子の電圧レベルの立ち上り、つまりクロック信号の入力開始時に、データ端子の電圧レベルを読み取り、読み取った電圧レベルの反転値を出力端子Ｑ（負論理）から出力する。

一方、フリップフロップ回路６４１は、クロック端子の電圧レベルの立ち下がり、つまり、クロック信号の入力終了時に、クロック端子の電源レベルの立ち上がり時の出力端子Ｑ（負論理）からの出力を保持する。

出力端子Ｑ（負論理）からハイレベルの信号がＯＲゲート回路６４２の入力端子に出力されていると、ＯＲゲート回路６４２の他方の入力端子にローレベル及びハイレベルのいずれの信号が入力されても、ＯＲゲート回路６４２の出力端子からはハイレベルの信号が出力される。

このため、フリップフロップ回路６４１の出力端子Ｑ（負論理）からハイレベルの信号が出力されていれば、ＯＲゲート回路６４２の他方の入力端子に書込指令信号が入力されても（当該他方の入力端子にローレベルの信号が入力されても）、ユーザワークＲＡＭ１０４の書込指令入力端子にはローレベルが入力されなくなり、ＲＡＭ書込禁止状態が発生する。

ＲＡＭアクセス規制回路６４０をＲＡＭ書込禁止状態にするかＲＡＭ書込許可状態にするかは、クロック信号がフリップフロップ回路６４１に入力されたときのフリップフロップ回路６４１のデータ端子に入力される電圧レベル、又はリセット信号の入力の有無に基づく。

前述のようにＣＰＵコア１０２は、出力制御回路６１２を制御してクロック信号の出力を制御でき、データバス６６０の信号線の出力も制御できるので、フリップフロップ回路６４１の出力端子Ｑ（負論理）から出力される信号は、ＣＰＵコア１０２によって制御可能である。言い換えると、ＣＰＵコア１０２は、データバス６６０の信号レベルを制御することによってＲＡＭアクセス規制回路６４０の書込状態を制御できる。

さらに、前述のようにフリップフロップ回路６４１のクリア端子にリセット信号が入力された場合には、フリップフロップ回路６４１は、出力端子Ｑの電圧レベルをローにするため、出力端子Ｑ（負論理）の電圧レベルはハイになる。このため、フリップフロップ回路６４１にリセット信号が入力された場合には、ＲＡＭアクセス規制回路６４０では、ＲＡＭ書込禁止状態が発生することになる。

次に、通信ポート６７０、６８０について説明する。

通信ポート６７０、６８０は、Ｄ型のフリップフロップ回路によって構成される。例えば、このフリップフロップ回路には、例えば、型番が７４ＨＣ２７３のロジックＩＣが用いられる。

このフリップフロップ回路は、Ｄ０〜Ｄ７端子（図ではＤ０＿Ｄ７）、クロック端子（ＣＫ）、クリア端子（ＣＬＲ（負論理））、及び出力端子Ｑ０〜Ｑ７（図ではＱ０＿Ｑ７）を備える。

ＤＯ〜Ｄ７端子は、データバス６９０に接続され、演出制御装置１５０又は払出制御装置２１０に送信するデータをデータバス６９０から取得するための端子である。

クリア端子には、電源装置１６０からリセット信号線が接続され、リセット信号が入力されるとリセット端子の電圧レベルはローレベルとなる。このとき、通信ポート６７０、６８０は、出力端子Ｑ０〜Ｑ７の全てからローレベルの信号を出力させる。

この通信ポート６７０、６８０に備えた出力端子Ｑ０〜Ｑ７からの信号レベルは、ＣＰＵコア１０２によって、自在に設定できるようになっている。この設定は、ＣＰＵコア１０２が、通信ポート６７０又は通信ポート６８０に割り当てられたアドレスの記憶領域に所定のデータを書き込むことで実現される。

具体的には、ＣＰＵコア１０２によって通信ポート６７０（又は通信ポート６８０）に割り当てられたアドレスの記憶領域にデータを書き込む処理が行われると、ＣＰＵコア１０２からアドレスバス６５０へは、通信ポート６７０（又は通信ポート６８０）のアドレスが出力される。次に、アドレスデコーダ６１１から、出力制御回路６１２を介して、通信ポート６７０（又は通信ポート６８０）のクロック端子にクロック信号が入力され、クロック端子の電圧レベルは立ち上がりハイレベルとなる。

通信ポート６７０、６８０は、クロック端子の電圧レベルの立ち上り、つまりクロック信号の入力開始時に、Ｄ０〜Ｄ７端子を介してデータバス６９０からデータを読み取り、読み取ったデータをＱ０〜Ｑ７端子から出力する。

また、通信ポート６７０、６８０は、クロック端子の電圧レベルの立ち下がり、つまりクロック信号の入力終了時に、Ｑ０〜Ｑ７端子の電圧レベルを保持する。

前述のように、出力制御回路６１２が払出制御装置２１０に接続される通信ポート６８０へクロック信号を入力すると、通信ポート６８０は、クロック信号が入力されたタイミングで、データバス６９０からデータを読み取り、読み取ったデータを払出制御装置２１０へ出力する。

また、前述のように、通信ポート６７０、６８０にリセット信号が入力されると、通信ポート６７０、６８０を初期化する。具体的には、リセット信号が入力されると、ＤＯ〜Ｄ７端子の電圧レベルに拘らず、Ｑ０〜Ｑ７端子の電圧レベルがローレベルとなり、通信ポート６７０、６８０が初期状態となる。

なお、前述したセキュリティ回路６３０、ＲＡＭアクセス規制回路６４０、及び通信ポート６７０、６８０の起動（リセット）は、電源装置１６０からのリセット信号を、前述のリセット割込制御回路６１０（図５）を介して受け入れた場合に実行される。ただし、電源装置１６０からのリセット信号は、必ずしもリセット割込制御回路６１０を介して各回路に入力される必要はなく、リセット割込制御回路６１０を経由しない別個の信号線を介して各回路に入力されるような構成でもよい。

また、払出制御装置２１０は、通信ポート６７０、６８０を備えてはいないが、通信ポート６８０からの出力信号を受け入れる図示しない受信用ポート（指令入力手段）を備えている点が、図６に示した遊技制御装置１００と異なっている。その他の構成は、図６に示した遊技制御装置１００と同じ構成である。

また、演出制御装置１５０は、通信ポート６７０、６８０を備えてはいないが、通信ポート６７０からの出力信号を受け入れる図示しない受信用ポート（指令入力手段）を備えている点が、図６に示した遊技制御装置１００と異なっている。さらに、遊技用演算処理装置６００がＲＡＭアクセス規制回路６４０を備えていない。その他の構成は、図６に示した遊技制御装置１００と同じ構成である。

なお、払出制御装置２１０及び演出制御装置１５０に備えた受信用ポートは、型番が７４ＨＣ２４４のロジックＩＣを用いる。７４ＨＣ２４４はスリーステートバッファであり、遊技制御装置１００の通信ポート６７０、６８０からの信号を、スリーステートバッファのデータ入力側に接続し、スリーステートバッファのデータ出力側を、払出制御装置２１０（又は演出制御装置１５０）に形成したデータバス６９０に接続する構成となる。

図７は、本発明の実施形態のユーザワークＲＡＭ１０４の説明図である。

ユーザワークＲＡＭ１０４は、第１停電復旧領域７０１、ワークエリア７０２、第２停電復旧領域７０３、チェックサム領域７０４、使用禁止領域７０５、及びスタック領域７０６を有する。

ユーザワークＲＡＭ１０４には、アドレス「２８００Ｈ」〜「２９ＦＦＨ」が割り当てられており、第１停電復旧領域７０１にはアドレス「２８００Ｈ」が割り当てられ、ワークエリア７０２にはアドレス「２８０１Ｈ」〜「２９１７Ｈ」が割り当てられ、第２停電復旧領域７０３にはアドレス「２９１８Ｈ」が割り当てられ、チェックサム領域７０４にはアドレス「２９１９Ｈ」が割り当てられ、使用禁止領域７０５にはアドレス「２９１ＡＨ」〜「２９７ＦＨ」が割り当てられ、スタック領域７０６にはアドレス「２９８０Ｈ」〜「２９ＦＦＨ」が割り当てられる。

ユーザワークＲＡＭ１０４の各領域について説明する。

第１停電復旧領域７０１及び第２停電復旧領域７０３は、遊技機１へ電源が供給開始されたときに参照される情報が格納されており、直前の電源供給停止のとき（停電発生や遊技機１の電源スイッチをオフにしたとき）に、電源遮断の処理が正しく実行されていたかたか否かを示す情報（電源遮断確認フラグ）が格納されている。

ワークエリア７０２には、遊技制御で必要な変数等が格納され、図１０及び図１１に示す遊技制御装置メイン処理並びに図１２に示すタイマ割込処理等で、これらの変数が更新される。チェックサム領域７０４には、停電発生時に算出されたユーザワークＲＡＭ１０４の第１停電復旧領域７０１、ワークエリア７０２、第２停電復旧領域７０３のチェックサムが格納される。

使用禁止領域７０５は使用されない記憶領域であり、当該領域へのアクセスがあると、ＣＰＵコア１０２がリセットされるようになっている。

スタック領域７０６には、ＣＰＵコア１０２で演算されているデータの一部を一時的に退避させる場合に、退避データが格納される。また、割込みが発生した場合の戻りアドレスや、サブルーチンや関数を呼び出す場合の戻りアドレスも格納される。

図８は、本発明の実施形態のスタック領域７０６の説明図である。

図８では、スタック領域７０６に戻りアドレスが格納される場合について、説明する。

まず、スタック領域７０６に何もデータが格納されていない状態では、スタックポインタ（ＳＰ）は、スタック領域の最終領域（２９ＦＦＨ）に隣接する領域（２Ａ００Ｈ）をスタックポインタ初期値として示している。なお、このスタックポインタ初期値が示す領域は、スタック領域には含まれない領域（本実施形態では、ユーザワークＲＡＭ１０４の記憶領域にも含まれていない領域）である。

次に、スタック領域７０６に退避データが格納されたり、割込み発生やサブルーチン呼び出しによって、スタック領域７０６に戻りアドレスが格納されたりすると、最後にデータ（又はアドレス）が格納された領域を、スタックポインタによって示すことになる。

そして、スタック領域７０６から退避データが復帰したり、戻りアドレスを取り出した際（割込み処理やサブルーチンの処理が終了して呼び出し元に戻る際）には、その時点でスタックポインタが示しているデータ（又はアドレス）が取り出され、次にデータが取り出される予定の格納領域が、スタックポインタによって示される。

このようにして、スタック領域７０６に格納された戻りアドレスは、後に格納された戻りアドレスから先に読み出される。

なお、図８では、スタックポインタが第３戻りアドレスを指しているときに、新たに、割込みやサブルーチン呼び出しが発生して、戻りアドレスを第４戻りアドレスとして格納した様子を示している。この後、第４戻りアドレスの格納領域（２９Ｆ８Ｈ）が、スタックポインタによって示されることになる。

図９は、本発明の実施形態の各装置（遊技制御装置１００、払出制御装置２１０、及び演出制御装置１５０）の電源投入時処理のフローチャートである。

具体的には、図９（Ａ）は、遊技制御装置１００の電源投入時処理のフローチャートであり、図９（Ｂ）は、払出制御装置２１０の電源投入時処理のフローチャートであり、図９（Ｃ）は、演出制御装置１５０の電源投入時処理のフローチャートである。

遊技制御装置１００の電源投入時処理（図９（Ａ））から説明する。この電源投入時処理は、最初からＣＰＵ１０２によって実行される処理ではなく、まず遊技制御装置１００に備わる各種ハードウェアによって実行され、後にＣＰＵ１０２によって実行される処理である。

まず、遊技制御装置１００に電源装置１６０からリセット信号が伝達される（９０１）。

このリセット信号は、電源装置１６０から、セキュリティ回路６３０（図６参照）、ＲＡＭアクセス規制回路６４０のフリップフロップ回路６４１のクリア端子（図６参照）、及び通信ポート６７０、６８０のクリア端子に入力される。具体的には、これらのクリア端子には、電源が投入されると、所定時間所定の電圧（例えば、５Ｖ）以下の電圧が印加されることによって、リセット信号が入力され、所定時間経過後に所定の電圧が印加されることによって、リセット信号が入力されなくなる。

なお、セキュリティ回路６３０は、電源装置１６０からリセット信号が入力されると、後述のセキュリティチェック処理が終了するまでＣＰＵコア１０２のリセット端子にリセット信号を出力し続けて、ＣＰＵコア１０２の起動を待機させる。

そして、通信ポート６７０、６８０のクリア端子にリセット信号が入力されたので、通信ポート６７０、６８０のＤ０〜Ｄ７端子及びＱ０〜Ｑ７端子の電圧レベルがローに制御され、各種装置（普電ＳＯＬ９０、大入賞口ＳＯＬ３８等）に接続される出力Ｉ／Ｆ１０６のポートをすべて０に設定することにより、通信ポート６７０、６８０、及び出力Ｉ／Ｆ１０６がハードウェアにより初期化される（９０２）。

次に、ＲＡＭアクセス規制回路６４０によって、ユーザワークＲＡＭ１０４への書き込み規制されるＲＡＭ書込禁止状態が発生する（９０３）。

具体的には、図６で説明したように、フリップフロップ回路６４１のクリア端子にはリセット信号が入力されるため、フリップフロップ回路６４１の出力端子Ｑ（負論理）からハイレベルの信号が出力される状態となる。これにより、ＯＲゲート回路６４２の他方の入力端子にハイレベルの信号が入力されても、ローレベルの信号が入力されても、ユーザワークＲＡＭ１０４の書込指令入力端子にはハイレベルの信号が入力されることになるため、ＲＡＭ書込禁止状態が発生する。

次に、リセット信号が入力された図６に示すセキュリティ回路６３０が自己診断処理を実行する（９０４）。自己診断処理は、セキュリティ回路６３０が初期化されているか否かを判定する処理である。

そして、自己診断処理によって、セキュリティ回路６３０が初期化されていると判定された場合には、セキュリティ回路６３０は、セキュリティチェック処理を実行する（９０５）。セキュリティチェック処理は、図６で説明したように、ＨＷパラメータＲＯＭ６０３（図５参照）に記憶された正当性確認情報を用いて、ユーザプログラムＲＯＭ６０２（図５参照）に記憶されたプログラムの正当性の判定を行う処理である。

ステップ９０５の処理で、セキュリティチェック処理を実行すると、遊技制御装置１００のメイン処理へ移行する。このとき、セキュリティ回路６３０は、ＣＰＵコア１０２のリセット端子に出力していたリセット信号を停止することで、ＣＰＵコア１０２が起動する。このため、遊技制御装置１００のメイン処理は、ＣＰＵコア１０２によって実行される。遊技制御装置１００のメイン処理は図１０で説明する。

次に、払出制御装置２１０の電源投入時処理（図９（Ｂ））を説明する。前述したように、払出制御装置２１０は、通信ポート６７０、６８０の代わりに、図示しない受信用ポート（図４の入出力Ｉ／Ｆ２１６入力に含まれる）を備えている点以外は、図６に示した遊技制御装置１００と同じ構成である。図６に示す遊技制御装置１００の構成部と同じ構成部については、同じ符号を付与する。

まず、払出制御装置２１０に電源装置１６０からリセット信号が伝達される（９１１）。なお、ステップ９１１の処理の具体的な説明は、ステップ９０１の処理と同じである。

そして、払出制御装置２１０にリセット信号が入力されたので、払出制御装置２１０の出力ポート（図４の入出力Ｉ／Ｆ２１６に含まれる）の電圧レベルが０に設定され、各種装置（払出モータ２２０、及び発射制御装置２２１等）に接続される入出力Ｉ／Ｆ２１６のポートがすべて０に設定され、入出力Ｉ／Ｆ２１６がハードウェアにより初期化される（９１２）。

次に、払出制御装置２１０のＲＡＭアクセス規制回路６４０によって、ＲＡＭ２１４への書き込み規制されるＲＡＭ書込禁止状態が発生する（９１３）。なお、ステップ９１３の処理の具体的な説明は、ステップ９０３の処理と同じである。

次に、リセット信号が入力された払出制御装置２１０のセキュリティ回路６３０が自己診断処理を実行する（９１４）。なお、ステップ９１４の処理の具体的な説明は、ステップ９０４の処理と同じである。

そして、自己診断処理によって、セキュリティ回路６３０が初期化されていると判定された場合には、セキュリティ回路６３０は、セキュリティチェック処理を実行する（９１５）。なお、ステップ９１５の処理の具体的な説明は、ステップ９０５の処理と同じである。

そして、払出制御装置２１０は、電源投入時の初期化処理を実行する（９１６）。電源投入時の初期化処理は、ＲＡＭ２１４等を初期化する処理であって、ＣＰＵ２１２によって実行される。また、ＲＡＭ２１４を初期化する前に、ステップ９１３の処理で発生したＲＡＭ書込禁止状態が解除されて、ＲＡＭ２１４はＲＡＭ書込可能状態となる。

次に、払出制御装置２１０は、前述の図示しない受信用ポート（図６の遊技制御装置１００の払出制御通信ポート６８０に接続されている）からのデータの取り込みを許可することによって、遊技制御装置１００からの指令を受信可能な状態を発生させる（９１７）。

そして、払出制御装置２１０は、受信用ポートから遊技制御装置１００から送信されたデータを取り込む（９１８）。

ステップ９１８の処理について、払出制御装置２１０の構成は遊技制御装置１００の構成とほぼ同じであるため図６を用いて説明すると、払出制御装置２１０の出力制御回路６１２によって、この受信用ポート（遊技制御装置１００の払出制御通信ポート６８０に接続されている）が選択されると、遊技制御装置１００の払出制御通信ポート６８０から出力されているＤ０〜Ｄ７のデータを取り込み、取り込んだデータを払出制御装置２１０のデータバス６９０に出力する。

そして、払出制御装置２１０のＣＰＵ２１２は、受信用ポートによって取り込まれたデータが初期化指令であるか否かを判定する（９１９）。

ステップ９１９の処理で、通信ポートによって取り込まれたデータが初期化指令でないと判定された場合、ステップ９１８の処理で戻り、初期化指令が取り込まれるまで、ステップ９１８の処理を実行する。

一方、ステップ９１８の処理で、受信用ポートによって取り込まれたデータが初期化指令であると判定された場合、払出制御装置２１０は通信開始時の初期化処理を実行して（９２０）、払出制御装置メイン処理へ移行する。

次に、演出制御装置１５０の電源投入時処理（図９（Ｃ））を説明する。前述したように、払出制御装置２１０は、通信ポート６７０、６８０の代わりに、図示しない受信用ポートを備えている点、及び、遊技用演算処理装置６００がＲＡＭアクセス規制回路６４０を備えない点以外は、図６に示した遊技制御装置１００と同じ構成である。図６に示す遊技制御装置１００の構成部と同じ構成部については、同じ符号を付与する。

まず、演出制御装置１５０に電源装置１６０からリセット信号が伝達される（９２１）。なお、ステップ９２１の処理の具体的な説明は、ステップ９０１の処理と同じである。

そして、演出制御装置１５０にリセット信号が入力されたので、演出制御装置１５０の受信用ポートがハードウェアにより初期化される（９２２）。

そして、演出制御装置１５０は、電源投入時の初期化処理を実行する（９２３）。電源投入時の初期化処理は、ＲＡＭ１５４等を初期化する処理であって、ＣＰＵ１５２によって実行される。

次に、演出制御装置１５０は、受信用ポートに対してデータの取り込みを許可することによって、遊技制御装置１００からの指令を受信可能な状態を発生させる（９２４）。

そして、演出制御装置１５０は、受信用ポートから遊技制御装置１００から送信されたデータを取り込む（９２５）。

ステップ９２５の処理について、演出制御装置１５０の構成は遊技制御装置１００の構成とほぼ同じであるため図６を用いて説明すると、演出制御装置１５０の出力制御回路６１２によって、この受用信ポート（遊技制御装置１００の演出制御通信ポート６７０に接続されている）が選択されると、遊技制御装置１００の演出制御通信ポート６７０から出力されているＤ０〜Ｄ７のデータを取り込み、取り込んだデータを払出制御装置２１０のデータバス６９０に出力する。

そして、演出制御装置１５０のＣＰＵ１５２は、受信用ポートによって取り込まれたデータが初期化指令であるか否かを判定する（９２６）。

ステップ９２６の処理で、受信用ポートによって取り込まれたデータが初期化指令でないと判定された場合、ステップ９２５の処理で戻り、初期化指令が取り込まれるまで、ステップ９２５の処理を実行する。

一方、ステップ９２６の処理で、受信用ポートによって取り込まれたデータが初期化指令であると判定された場合、演出制御装置１５０は通信開始時の初期化処理を実行して（９２７）、演出制御装置メイン処理へ移行する。

次に、遊技制御装置１００のＣＰＵ１０２によって実行される遊技制御装置メイン処理を、図１０及び図１１を用いて説明する。

図１０は、本発明の実施形態の遊技制御装置メイン処理の前半部のフローチャートであり、図１１は、本発明の実施形態の遊技制御装置メイン処理の後半部のフローチャートである。

まず、遊技制御装置１００は、ＣＰＵ１０２への割込みを禁止する（１００１）。

そして、遊技制御装置１００は、図８に示すスタック領域７０６の予め設定された所定のアドレス（図８で前述したスタックポインタ初期値）にスタックポインタを設定し（１００２）、割込モードを設定する（１００３）。割込モードは、ＣＰＵ１０２が内蔵デバイスからの割込要求の処理を可能とし、また、プログラムにおいて割込要求の処理を実行する位置を設定することを可能とするものである。

次に、遊技制御装置１００は、入力Ｉ／Ｆ１０５からＲＡＭクリアＳＷ信号の状態を取り込み、取り込んだＲＡＭクリアＳＷ信号の状態をＣＰＵ１０２のレジスタに記憶する（１００４）。

そして、遊技制御装置１００は、ＲＡＭ１０４を使用しないディレイ処理を実行する（１００５）。このディレイ処理は、タイマなどによって所定時間処理を待機させる処理であり、具体的には、チェックサムが算出されない記憶領域にて、所定の数が０になるまでデクリメントし続ける処理である。このとき、図９のステップ９０３の処理によって、ＲＡＭ（記憶手段）への書き込みが禁止されているため、ディレイ処理の実行中（タイマ計時中）に、ＲＡＭ（記憶手段）へ不用意な書き込みをすることを防止できる。なお、ディレイ処理については、図１２及び図１３で詳細を説明する。

次に、遊技制御装置１００は、再度、入力Ｉ／Ｆ１０５からＲＡＭクリアＳＷ信号の状態を取り込み、取り込んだＲＡＭクリアＳＷ信号の状態をＣＰＵ１０２のレジスタに記憶する（１００６）。なお、ＣＰＵ１０２が二つのＲＡＭクリア信号の状態を比較できるように、ステップ１００４の処理でＲＡＭクリアＳＷ信号の状態を記憶するレジスタの領域、及び、ステップ１００６の処理でＲＡＭクリアＳＷ信号の状態を記憶するレジスタの領域は、異なる領域である。

次に、遊技制御装置１００は、ステップ９０３の処理で発生したＲＡＭ書込禁止状態をＲＡＭ書込可能状態にする（１００７）。

具体的には、ＣＰＵ１０２の指令によって、フリップフロップ回路６４１のクロック端子にクロック信号を出力制御回路６１２から入力させ、かつ、フリップフロップ回路６４１のデータ端子に接続された信号線の信号レベルをハイレベルにする。これにより、フリップフロップ回路６４１の出力端子Ｑ（正論理）からハイレベルの信号が出力され、出力端子Ｑ（負論理）からローレベルの信号が出力されるため、ＯＲゲート回路６５２の入力端子にローレベルの信号が入力されることにより、ＲＡＭ書込可能状態になる。

このように、ＲＡＭの記憶内容の正当性を判定する処理が実行されるまでの間、必要に応じて書込規制状態にすることが可能となるので、ＲＡＭ（記憶手段）へ不用意な書き込みがなされることを防止することができる。

次に、遊技制御装置１００は、スタック領域７０６を使用して、各種設定処理を実行する（１００８）。この設定処理は、例えば、サブルーチンや関数を呼び出して、遊技制御に必要な各種記憶領域に初期データを設定する処理である。これらのサブルーチンや関数は、遊技制御プログラムに記述した複数の箇所から呼び出される形態となっており、遊技制御プログラムの容量削減に貢献している。一方で、サブルーチンや関数を呼び出す際には、前述したように、戻りアドレスをスタック領域７０６に待避する処理を必要とする。

そして、遊技制御装置１００は、ステップ１００４の処理でレジスタに記憶されたＲＡＭクリアＳＷ信号の状態とステップ１００８の処理でレジスタに記憶されたＲＡＭクリアＳＷ信号の状態とを比較して、どちらのＲＡＭクリアＳＷ信号の状態も、ＲＡＭクリアＳＷ１６２が操作されたことを示しているか否かを判定する（１００９）。

ステップ１００９の処理では、異なるタイミングで取得したＲＡＭクリア信号の状態に基づいてＲＡＭクリアＳＷ１６２が操作されたか否かを判定しているので、ノイズ等による誤判定を防止できる。

ステップ１００９の処理で、ＲＡＭクリアＳＷ１６２が操作されたと判定された場合、遊技制御装置１００は、ユーザワークＲＡＭ１０４のすべての記憶領域を初期化する（１０１０）。

そして、遊技制御装置１００は、初期化指令信号を払出制御装置２１０及び演出制御装置１５０へ送信し（１０１１）、図１１に示すステップ１０１７の処理に進む。

一方、ステップ１００９の処理で、ＲＡＭクリアＳＷ１６２が操作されていないと判定された場合、遊技制御装置１００は、ユーザワークＲＡＭ１０４の第１停電復旧領域７０１及び第２停電復旧領域７０３に、電源遮断確認フラグが格納されているか（正確には、電源遮断確認フラグがオンとなっているか）を確認する（１０１２）。

そして、遊技制御装置１００は、直前の電源供給停止のときに、電源遮断の処理が正しく実行されていたか否かを判定する（１０１３）。具体的には、遊技制御装置１００は、第１停電復旧領域７０１及び第２停電復旧領域７０３の両方に電源遮断確認フラグが格納されている場合には、電源遮断の処理が正しく実行されているものであると判定し、一方、第１停電復旧領域７０１及び第２停電復旧領域７０３の少なくとも一方に電源遮断確認フラグが格納されていない場合（少なくとも一方の電源遮断確認フラグがオフの場合）には、電源遮断の処理が正しく実行されていないと判定する。

ステップ１０１３の処理で電源遮断の処理が正しく実行されていたと判定された場合には、遊技制御装置１００は、ユーザワークＲＡＭ１０４の第１停電復旧領域７０１、ワークエリア７０２、及び第２停電復旧領域７０３を用いてチェックサムを算出して、算出したチェックサムがチェックサム領域７０４に格納されているチェックサムと一致するか否かを照合する（１０１４）。

なお、チェックサム領域７０４に格納されているチェックサムは、停電検出時のユーザワークＲＡＭ１０４の第１停電復旧領域７０１、ワークエリア７０２、及び第２停電復旧領域７０３を用いてチェックサムを算出して、格納されたものである。

つまり、ステップ１０１４の処理は、停電検出時のユーザワークＲＡＭ１０４に格納された情報と電源投入時のユーザワークＲＡＭ１０４に格納された情報とが一致するか否かを照合する処理である。

そして、ステップ１０１４の処理の照合結果が、算出したチェックサムとチェックサム領域７０４に格納されたチェックサムとが一致するものであるか否かを判定する（１０１５）。

ステップ１０１４の処理で算出したチェックサムとチェックサム領域７０４に格納されたチェックサムとが一致しないとステップ１０１５の処理で判定された場合、つまり、停電検出時のユーザワークＲＡＭ１０４に格納された情報と電源投入時のユーザワークＲＡＭ１０４に格納された情報とが一致しない場合には、遊技制御装置１００は、ステップ１０１０の処理に進み、ユーザワークＲＡＭ１０４のすべての領域を初期化し、ステップ１０１１の処理にて初期化指令を払出制御装置２１０及び演出制御装置１５０に送信する。

一方、ステップ１０１４の処理で、ステップ１０１４の処理で算出したチェックサムとチェックサム領域７０４に格納されたチェックサムとが一致するとステップ１０１５の処理で判定された場合、つまり、停電検出時のユーザワークＲＡＭ１０４に格納された情報と電源投入時のユーザワークＲＡＭ１０４に格納された情報とが一致する場合には、遊技制御装置１００は、遊技制御装置１００の起動に必要な領域（ユーザワークＲＡＭ１０４の一部の領域）を初期化する（１０１６）。このとき、ユーザワークＲＡＭ１０４の第１停電復旧領域７０１及び第２停電復旧領域７０３の各々にて、電源遮断確認フラグが消去（正確には、各領域にて電源遮断確認フラグがオフ）される。
そして、遊技制御装置１００は、初期化指令を払出制御装置２１０及び演出制御装置１５０に送信する（１０１１）。

これらの処理が完了すると、遊技制御装置１００に関する初期化処理が完了となる。次いで、図１１に示すステップ１０１７の処理に進む。

次に、ステップ１０１１の処理で初期化指令が払出制御装置２１０及び演出制御装置１５０に送信された後、遊技制御装置１００は、各種時間を計測やタイマ割込みを行うためのＣＴＣ(Counter Timer Circuit)を起動し（１０１７）、遊技制御に関する乱数を生成する乱数回路を初期化する（１０１８）。そして、遊技制御装置１００は、ステップ１００１の処理で禁止されたＣＰＵ１０２への割込みを許可する（１０１９）。

次に、遊技制御装置１００は、初期値乱数を更新する初期値乱数更新処理を実行する（１０２０）。初期値乱数とは、遊技制御に関する乱数のカウンタ（例えば、始動入賞口３４へ入賞したタイミングで取得される乱数のカウンタ）が上限値に達した場合に初期値に戻るが、その初期値を決定するための乱数である。

そして、遊技制御装置１００は、停電検出信号が入力されたか否かを確認し（１０２１）、ステップ１０２１の処理での確認結果が、停電検出信号が入力されたことを示すか否かを判定する（１０２２）。

ステップ１０２２の処理で、停電検出信号が入力されていないと判定された場合、停電は発生していないので、ステップ１０２０の処理に戻る。

一方、ステップ１０２２の処理で、停電検出信号が入力されたと判定された場合、遊技制御装置１００は、ＣＰＵ１０２への割込みを禁止し（１０２３）、出力Ｉ／Ｆ１０６に備わる出力ポートの電圧レベルをローレベルに設定する（１０２４）。

次に、遊技制御装置１００は、ユーザワークＲＡＭ１０４の第１停電復旧領域７０１及び第２停電復旧領域７０３に、電源遮断確認フラグを格納（正確には、各領域にて電源遮断確認フラグをオン）し（１０２５）、ユーザワークＲＡＭ１０４の第１停電復旧領域７０１、ワークエリア７０２、及び第２停電復旧領域７０３を用いてチェックサムを算出して、算出したチェックサムをチェックサム領域７０４に格納する（１０２６）。

次に、遊技制御装置１００は、ＲＡＭアクセス規制回路６４０によってユーザワークＲＡＭ１０４をＲＡＭ書込禁止状態にする（１０２７）。

具体的には、ＣＰＵ１０２の指令によって、フリップフロップ回路６４１のクロック端子にクロック信号を出力制御回路６１２から入力させ、かつ、フリップフロップ回路６４１のデータ端子に接続された信号線の信号レベルをローレベルにする。これにより、フリップフロップ回路６４１の出力端子Ｑ（正論理）からローレベルの信号が出力され、出力端子Ｑ（負論理）からハイレベルの信号が出力されるため、ＯＲゲート回路６５２の入力端子にハイレベルの信号が入力されることにより、ＲＡＭ書込禁止状態になる。

そして、遊技制御装置１００は、遊技機１の電源が切れるまで待機する（１０２８）。なお、遊技制御装置１００には、バックアップ電源が接続されているので、停電が発生しても、すぐに電源が切れることはない。

なお、本実施形態では、ステップ１０１４の処理で電源断時のユーザワークＲＡＭ１０４と電源投入時のユーザワークＲＡＭ１０４との正当性を判定する前のステップ１００７の処理でＲＡＭ書込可能状態にしたが、ＲＡＭ書込可能状態にするタイミングは、遅くともステップ１０１４の処理の正当性に応じて行われるステップ１０１０又は１０１６の処理におけるユーザワークＲＡＭ１０４の初期化処理の実行直前であればよい。

このように、遊技機１にて電源供給が遮断した場合には、必要な電源遮断処理を実行した後は、ユーザワークＲＡＭ１０４をＲＡＭ書込禁止状態に設定し、遊技機１にて再度電源供給が復帰したときでも、すぐにユーザワークＲＡＭ１０４をＲＡＭ書込可能状態としないで、ハードウエアに関する初期化処理を一定時間実行し、ステップ１０１４の処理の正当性に応じて行われるステップ１０１０又は１０１６の処理におけるユーザワークＲＡＭ１０４の初期化処理の実行直前になって、ようやくＲＡＭ書込可能状態にすることによって、ユーザワークＲＡＭ１０４の初期化まで不用意なユーザワークＲＡＭ１０４の書き込みを防止できる。

そのため、ステップ１０１４の処理における正当性判定が行われる直前には、ＲＡＭ書込禁止状態になっているので、電源投入後にユーザワークＲＡＭ１０４に誤った書き込みがなされ、ステップ１０１４の処理で誤った判定がされることを防止できる。

なお、本実施形態では、ステップ１００８の処理でスタック領域７０６を用いた各種設定処理を実行するために、ステップ１０１４の処理における正当性判定処理の前のステップ１００７の処理でＲＡＭ書込可能状態にしている。

これによって、正当性判定を行う前に正当性判定の対象とはならないスタック領域７０６を用いた各種設定処理を行うことができるようになるため、遊技制御装置１００の各種設定を早い段階で行うことができるので遊技制御装置１００の起動を高速化でき、また、スタック領域７０６を用いるので処理プログラムが共通化でき、プログラム容量を削減できる。

なお、図１０では、ステップ１０１０又は１０１６の処理でユーザワークＲＡＭ１０４を初期化した後、ステップ１０１５の処理で初期化指令信号を送信しているが、ステップ１０１４における正当性判定の実行前のステップ１００８の処理の実行後に初期化指令信号を送信してもよい。

この場合には、ステップ１０１４の処理における正当性判定の実行前であるので、正当性判定に寄与しないスタック領域７０６又はＣＰＵ１０２に備わるレジスタを用いて、初期化指令信号を送信する。

ステップ１０１０又は１０１６の処理では、ＲＡＭ１０４の一部領域を初期化する処理であるステップ１０１６の処理が、ＲＡＭ１０４の全領域を初期化する処理であるステップ１０１０の処理よりも実行時間が長いため、ステップ１０１０の処理を実行するかステップ１０１６の処理を実行するかによって、初期化指令信号が送信される時間が異なってしまう。

ステップ１０１４の処理における正当性判定の実行前に初期化指令信号を送信することによって、ステップ１０１１の処理で初期化指令信号を送信するよりも早く初期化指令信号を送信できる。また、電源投入から一定時間で初期化指令信号を送信することができる。

図１２は、本発明の実施形態のディレイ処理の説明図である。

このディレイ処理は、図１０のステップ１００５で実行されるが、当該ディレイ処理を実行している時点では、ユーザワークＲＡＭ１０４の値が更新できないようにＲＡＭ書込禁止状態となっている。これは、直前の停電発生時に格納されたチェックサムと、電源投入直後となる現時点でのチェックサムとの照合を行うためである。

このため、図１０に示すステップ１００５の処理のディレイ処理では、正当性の判定が行われる記憶領域が含まれたユーザワークＲＡＭ１０４を用いず、他の記憶領域（正当性判定の対象とならない判定対象外記憶領域）を用いてディレイ処理を実行しなければならない。したがって、本実施形態のディレイ処理は、ＣＰＵコア１０２に備わるレジスタ（汎用レジスタ）を用いて実行される。

以下に、レジスタを用いたディレイ処理を説明する。なお、ＣＰＵコア１０２として、Ｚ８０系のＣＰＵを用いるものとするので、Ｚ８０系のＣＰＵで使用されるレジスタ及びアセンブリ言語を用いて説明を行う。

まず、行１２０１は、当該ディレイ処理の最初の処理に相当し、ＣＰＵコア１０２のレジスタ（図６参照）のＨレジスタ及びＬレジスタを１つのペアとして構成したＨＬレジスタに、「０４００Ｈ」をロードする。具体的には、Ｈレジスタに「０４Ｈ」がロードされ、Ｌレジスタには「００Ｈ」がロードされる。

次に、行１２０３に進み、行１２０３では、ＨＬレジスタの値をデクリメントする。１回目に行１２０３が実行された場合には、ＨＬレジスタの値は「０３ＦＦＨ」となる。

そして、行１２０４に進み、行１２０４では、Ｈレジスタに格納された値をＡレジスタにロードする。

そして、行１２０５に進み、ＡレジスタとＬレジスタとの論理和が算出される。行１２０６では、行１２０５で算出された論理和がゼロでなければ、行１２０２に戻る。従って、Ｈレジスタ及びＬレジスタの両方が「００Ｈ」となるまで、行１２０３〜１２０６の処理を繰り返すことになる。

つまり、図１２では、維持タイマとして使用されるＨレジスタ及びＬレジスタに格納された「０４００Ｈ」が「００００Ｈ」になるまでデクリメントされるもので、合計１０２４回デクリメントが行われる。この間、図１０に示す遊技制御装置メイン処理は、ステップ１００５の処理で待機するため、遊技制御装置１００の起動が遅延することとなる。

また、このディレイ処理中は、ユーザワークＲＡＭ１０４へのアクセスが全く行われない。即ち、正当性の判定が行われる記憶領域が含まれたユーザワークＲＡＭ１０４の値を書き換えることなく、ディレイ処理を実行することができる。

図１３は、本発明の実施形態のディレイ処理の変形例の説明図である。

図１２のこのディレイ処理は、ユーザワークＲＡＭ１０４の記憶領域を全く使用しないで処理を行うものであったが、この変形例では、ユーザワークＲＡＭ１０４の記憶領域のうち、正当性判定の対象となっている第１停電復旧領域７０１、ワークエリア７０２、チェックサム領域７０４、第２停電復旧領域７０３の各記憶領域にはアクセスしないが、正当性判定の対象外のスタック領域７０６を使用して、処理を行うようにしている。

そのため、図１０のステップ１００５にて、図１３の手順でディレイ処理を実行する場合には、ステップ１００５の実行前に、ユーザワークＲＡＭ１０４をＲＡＭ書込可能状態に設定しておく必要がある。例えば、図１０のステップ１００７のＲＡＭ書込可能状態への変更の処理を、ステップ１００５の処理の直前で実行する。

以下にスタック領域７０６を用いたディレイ処理を説明する。

まず、行１３０１は、当該ディレイ処理の最初の処理に相当し、ＣＰＵコア１０２のレジスタのＡレジスタ及びＦレジスタ（フラグレジスタ）に格納されている情報を、ＡＦレジスタペアとして、スタック領域７０６に退避させる。

行１３０２では、ＣＰＵコア１０２のレジスタのＨレジスタ及びＬレジスタに格納されている情報を、１つのペアとして構成したＨＬレジスタと見なして、スタック領域７０６に退避させる。

行１３０３では、このＨＬレジスタに、「０４００Ｈ」をロードする。具体的には、Ｈレジスタに「０４Ｈ」がロードされ、Ｌレジスタには「００Ｈ」がロードされる。

次に、行１３０５に進み、行１３０５では、ＨＬレジスタの値をデクリメントする。１回目に行１３０５が実行された場合には、ＨＬレジスタの値は「０３ＦＦＨ」となる。

そして、行１３０６に進み、行１３０６では、Ｈレジスタに格納された値をＡレジスタにロードする。

そして、行１３０７に進み、ＡレジスタとＬレジスタとの論理和が算出される。行１３０８では、行１３０７で算出された論理和がゼロでなければ、行１３０４に戻る。従って、Ｈレジスタ及びＬレジスタの両方が「００Ｈ」となるまで、行１３０５〜１３０８の処理を繰り返すことになる。

また、行１３０８では、行１３０７で算出された論理和がゼロである場合には、行１３０９に進み、スタック領域７０６に退避させたＨレジスタに格納された情報をＣＰＵコア１０２のＨレジスタに戻し、スタック領域７０６に退避させたＬレジスタに格納された情報をＣＰＵコア１０２のＬレジスタに戻す。

そして、行１３１０に進み、スタック領域７０６に退避させたＡレジスタに格納された情報をＣＰＵコア１０２のＡレジスタに戻し、スタック領域７０６に退避させたＦレジスタに格納された情報をＣＰＵコア１０２のＦレジスタに戻す。

このように、図１３のディレイ処理では、ディレイ処理で使用されるＣＰＵコア１０２のＡレジスタ、Ｆレジスタ、Ｈレジスタ、及びＬレジスタに格納されていた情報を、ディレイ処理が行われる前にスタック領域７０６に退避させるので、Ａレジスタ、Ｆレジスタ、Ｈレジスタ、及びＬレジスタに格納されていた情報がディレイ処理により消失してしまうことを防止できる。

図１２及び図１３で説明したように、本実施形態では、ディレイ処理をハードウェアを用いずに、正当性判定に寄与しない、つまりチェックサムを算出しない領域を用いてソフトウェアにより実現（維持タイマを計時）しているので、図１０に示すステップ１０１４の正当性判定を正確に行うことができるとともに、ハードウェアでディレイ処理を実現するよりも安価に実現することができる。また、スタック領域に記憶されているデータの正当性は判定されないので、正当性を判定する領域のデータを更新してしまうことを防止できる。

図１２及び図１３の各手法を比較すると、ＣＰＵコア１０２で使用できるレジスタの数が少ない場合には、図１３の手法の方が効果的である。ただし、正当性判定の対象となっている第１停電復旧領域７０１、ワークエリア７０２、チェックサム領域７０４、第２停電復旧領域７０３の各記憶領域を、ノイズ等によって書き換えてしまうことを極力防止したいのであれば、ディレイ処理中を通してユーザワークＲＡＭ１０４をＲＡＭ書込禁止状態としている図１２の手法の方が、優れているともいえる。

図１４は、本発明の実施形態のタイマ割込処理を示すフローチャートである。このタイマ割込処理は、遊技制御装置１００のＣＰＵコア１０２によって実行される。

遊技機の電源が投入されると、遊技制御装置メイン処理（図１０及び図１１参照）が実行される。そして、ステップ１０１７の処理で起動させたＣＴＣによって、所定時間周期（例えば、４ミリ秒周期）でタイマ割込みが発生すると、遊技制御装置１００のＣＰＵ１０２によって、タイマ割込処理が繰り返し実行される。ただし、これらの処理（１４１２〜１４２２の処理）は、割り込み発生毎に必ずしもすべて行なわれなくてもよい。例えば、入出力処理（Ｓ１４１２）においては、毎回入力信号を監視するが、出力処理は割り込みの発生の１回おきに実行されてもよい。つまり、１回の割り込み処理で一通りの処理をすべて完了するのではなく、この割込処理が複数回繰り返し実行されて一連の遊技制御処理が完了してもよい。

本実施形態のタイマ割込処理においては、まず、レジスタのデータを退避する（１４１１）。

次に、入出力処理を実行する（１４１２）。入出力処理は、入力処理と出力処理とを含む。入力処理は、入力Ｉ／Ｆ１０５を介して各種センサ（特図始動ＳＷ３４Ａ、普図始動ＳＷ３１Ａ、カウントＳＷ３６Ａ、入賞口ＳＷ３２Ａ〜３２Ｎ、オーバーフローＳＷ１０９、球切れＳＷ１１０、枠開放ＳＷ１１１など）から入力される信号にチャタリング除去等の処理をし、入力情報を確定する処理である。

出力処理は、出力Ｉ／Ｆ１０６を介して、特図ゲーム処理（１４１９）及び普図ゲーム処理（１４２０）にて設定されたパラメータに基づいて、特図表示器１２０、普図表示器１２１、普電ＳＯＬ９０、及び大入賞口ＳＯＬ３８を制御するための信号を出力する。

なお、前述したように、入力処理と出力処理とは１回のタイマ割り込みで同時に実行されなくてもよい。

次に、各種処理で送信バッファにセットされた（コマンド）を演出制御装置１５０及び払出制御装置２１０等に出力するコマンド送信処理を行う（１４１３）。具体的には、演出制御装置１５０に特別図柄変動表示ゲームに係わる演出指令信号（演出コマンド）を出力したり、払出制御装置２１０に払出指令信号（払出コマンド）を出力したりする。

なお、払出コマンドについては図１７で詳細を説明し、演出コマンドについては図１８で詳細を説明する。

その後、特別図柄変動表示ゲームの当たりはずれを判定するための当たり乱数カウンタの値を１ずつ加算する乱数更新処理１を行う（１４１４）。なお、この乱数更新処理１では、特別図柄変動表示ゲームの停止図柄を決定する当たり図柄乱数カウンタの値、普通図柄変動表示ゲームの当たりはずれを判定するための普図当たり乱数にも１ずつ加算する。

次に、乱数の初期値を更新し、乱数の時間的な規則性を崩すための初期値乱数更新処理を実行する（１４１５）。１４１５の初期値乱数更新処理は、図１１に示す初期値乱数更新処理（１０２０）と同じなので、説明を省略する。

そして、特別図柄変動表示ゲームに関連した飾り特別図柄変動表示ゲームにおける変動表示パターンを決定する乱数を更新するための変動表示パターン乱数カウンタの値を１ずつ加算する乱数更新処理２を行う（１４１６）。

次に、各入賞口に遊技球が入賞していないかを監視するために、入賞口監視処理を行う（１４１７）。具体的には、特図始動ＳＷ３４Ａ、普図始動ＳＷ３１Ａ、カウントＳＷ３６Ａ、入賞口ＳＷ３２Ａ〜３２Ｎ、から信号の入力があるか否か（遊技球の検出を示す信号が入力されているか否か）を監視する。このとき、特図始動ＳＷ３４Ａによる遊技球の検出があれば、特図乱数カウンタ値（特別図柄変動表示ゲームの結果態様に関する乱数）が特図始動入賞記憶領域に記憶され、普図始動ＳＷ３１Ａによる遊技球の検出があれば、普図乱数カウンタ値（普通図柄変動表示ゲームの結果態様に関する乱数）が普図始動入賞記憶領域に記憶される。

その後、排出球の球詰まりや、各種スイッチ、センサ等の異常などを監視するエラー監視処理を行う（１４１８）。

その後、特別図柄変動表示ゲームに関する処理を行う特図ゲーム処理（１４１９）、普通図柄変動表示ゲームに関する処理を行う普図ゲーム処理（１４２０）を行う。

特図ゲーム処理（１４１９）は、特図始動ＳＷ３４Ａで検出された始動入賞口３４への遊技球の入賞に基づいて抽出され、特別図柄始動入賞記憶に記憶された特別図柄乱数カウンタ値（１４１７の処理で抽出・記憶された特別図柄変動表示ゲームの結果に関する乱数）が当たりか否か判定し、特図表示器１２０で特別図柄変動表示ゲームを実行する。なお、特図始動入賞記憶には、直ちに前記変動表示ゲームを実行することができない状態で始動入賞口３４へ遊技球が入賞した場合に、抽出された乱数が始動入賞記憶として記憶される。

また、特図表示器１２０の表示に対応する識別情報の変動表示のための処理を行う。抽出された乱数が所定の値であれば、特別図柄に関する当たり状態となり、識別情報の変動表示が当たり図柄で停止する。また、当たり状態になると、特別変動入賞装置３６に遊技球を受け入れやすい開状態になる。

普図ゲーム処理（１４２０）は、普図始動ＳＷ３１Ａで検出された普通図柄始動ゲート３１への遊技球の通過に基づいて抽出され、普通図柄始動入賞記憶に記憶された普通図柄乱数カウンタ値（１４１７の処理で抽出・記憶された普通図柄変動表示ゲームの結果に関する乱数）が当たりか否かを判定し、普図表示器１２１で普通図柄の変動表示ゲームを実行する。普図乱数カウンタ値が所定の値であれば、普図に関する当たり状態となり、普通図柄の変動表示が当たり状態で停止するためのパラメータを設定する。

次に、遊技制御装置１００は、遊技機１に設けられ、遊技に関する各種情報を表示するセグメントＬＥＤ（特図表示器１２０及び普図表示器１２１）に出力する信号を編集する処理を行う（１４２１）。具体的には、特別図柄変動表示ゲームが開始されると、今回開始した特別図柄変動表示ゲームの実行回数を減じた特別図柄入賞記憶数を特図表示器１２０の特図記憶表示部に表示するためのパラメータを編集する。同様に、普通図柄の変動表示ゲームが開始されると、今回開始した普通図柄変動表示ゲームの実行回数を減じた普通図柄入賞記憶数を普図表示器１２１の普図記憶表示器に表示するためのパラメータを編集する。

その後、検査装置接続端子１０７を介して接続される管理用コンピュータに遊技機１の状態を出力するための外部情報を編集する外部情報編集処理を行う（１４２２）。外部情報には、図柄が確定したか、当たりであるか、確率変動中であるか、変動時間短縮中であるか、変動表示ゲームのスタート等、変動表示ゲームの進行状態に関連する情報が含まれる。また、エラーが発生したことを示すエラー信号も含まれる。

次に、タイマ割り込み処理の終了を宣言する（１４２３）。

その後、一時退避していたレジスタを復帰する復帰処理（１４２４）及び禁止設定されていた割り込みの許可設定をする処理を行う（１４２５）。そして、タイマ割り込み処理を終了し、遊技制御装置メイン処理（図１０及び図１１）に戻る。そして、次のタイマ割り込みが発生するまで初期値乱数更新処理等（図１１のステップ１０２０〜１０２２の処理）を繰り返す。

図１５は、本発明の実施形態の電源投入時の遊技制御装置１００、払出制御装置２１０、及び演出制御装置１５０が行う処理、並びに、遊技制御装置１００に備わる通信ポート６７０、６８０の状態のタイミングチャートである。

リセット信号が、払出制御通信ポート６８０及び演出制御通信ポート６７０に伝達されると、図９に示すステップ９０２の処理により、払出制御通信ポート６８０及び演出制御通信ポート６７０の各々に備えられたＱ０〜Ｑ７端子の電圧レベルをすべてローレベルに設定することで、払出制御通信ポート６８０及び演出制御通信ポート６７０を不定状態（１５０１）から初期状態（１５０２）にする。

この払出制御通信ポート６８０及び演出制御通信ポート６７０の初期状態は、遊技制御装置１００が図１０に示すステップ１０１１の処理で初期化指令を送信するために、初期化指令が払出制御通信ポート６８０及び演出制御通信ポート６７０に設定されるまで（１５０３）継続する。

一方、遊技制御装置１００のセキュリティ回路６３０にリセット信号が伝達されると、図９に示すステップ９０４の処理で自己診断処理を実行し、ステップ９０５の処理でセキュリティチェック処理を実行する（１５０４）。セキュリティチェック処理の実行後にＣＰＵ１０２が起動し、ＣＰＵ１０２によって遊技制御装置メイン処理（図１０及び図１１）が実行される。

ＣＰＵ１０２は、ディレイ処理の実行（１５０６）前に１回目のＲＡＭクリア信号の取り込み（１５０５）と、ディレイ処理の実行後に２回目のＲＡＭクリア信号の取り込み（１５０７）と、を行う。言い換えると、１回目のＲＡＭクリア信号取り込み（１５０５）と２回目のＲＡＭクリア信号取り込み（１５０７）とは、ディレイ処理（１５０６）を挟んで実行される。

このように、１５０５及び１５０７の各時点で実行されるＲＡＭクリア信号取り込みの間に、ディレイ処理を実行するので、ディレイ処理の間に、１回目のＲＡＭクリア信号取り込みで取り込んだチャタリング除去等を行うことができる。したがって、ディレイ処理（タイマ計時）の期間を、操作信号のチャタリング除去のための時間として活用できるので、遊技制御装置１００の起動時の処理を効率化することができる。

ディレイ処理（１５０６）で処理を待機させた後に、図１０に示すステップ１０１６及び１０１０の処理でＲＡＭ１０４の初期化処理を行い（１５０８）、ステップ１０１１の処理で初期化指令を送信してから、通常の遊技制御を行う（１５０９）。

なお、通常の遊技制御を実行すると、遊技状態に応じて、払出制御指令を払出制御装置２１０に送信するために、払出制御指令が払出制御通信ポート６８０に設定される（１５１０）。また、通常の遊技制御の実行中には、遊技状態に応じて、演出制御指令を演出制御装置１５０に送信するために、演出制御指令が演出制御通信ポート６７０に設定される（１５１１）。

一方で、払出制御装置２１０のセキュリティ回路にリセット信号が伝達されると、払出制御装置２１０のセキュリティ回路は、図９に示すステップ９１４の処理で自己診断処理を実行し、ステップ９１５の処理でセキュリティチェック処理を実行する（１５１２）。セキュリティチェック処理の実行後にＣＰＵ２１２が起動し、ＣＰＵ２１２によって、図９のステップ９１６の処理で電源投入時の初期化処理を実行する（１５１３）。払出制御装置２１０の初期化処理が実行されると、払出制御装置２１０の受信用ポートの状態を、遊技制御装置１００からの指令を受信可能な状態にする（１５１４）。

また、演出制御装置１５０にリセット信号が伝達されると、演出制御装置１５０は、図９のステップ９２３の処理で電源投入時の初期化処理を実行する（１５１５）。演出制御装置１５０の初期化処理が実行されると、演出制御装置１５０の受信用ポートの状態を、遊技制御装置１００からの指令を受信可能な状態にする（１５１６）。

遊技制御装置１００は、ディレイ処理を実行することで、ＲＡＭ１０４の初期化処理の実行開始のタイミングを遅延させている。言い換えると、ディレイ処理によって、演出制御装置１５０や払出制御装置２１０へ初期化指令を送信するタイミングを遅延させている。

このため、ディレイ処理によって、払出制御通信ポート６８０及び演出制御通信ポート６７０が初期状態を維持する時間を十分に確保し、その間に、払出制御装置２１０及び演出制御装置１５０は、初期化処理を実行し、自身の受信用ポートを遊技制御装置１００からの指令を受信可能な状態にすることができる。

したがって、ディレイ処理を設けることで、図１５のように、リセット信号が、遊技制御装置１００、払出制御装置２１０及び演出制御装置１５０に同時に伝達される構成の遊技機であっても、ハードウェア等で構成した遅延回路を設けることなく、各制御装置が起動を開始するタイミングを適切に設定することができる。

よって、図１５のように、まず、払出制御通信ポート６８０及び演出制御通信ポート６７０が初期状態に維持され、その状態で、払出制御装置２１０及び演出制御装置１５０の受信用ポートが指令受信可能状態になり、次いで、払出制御装置２１０及び演出制御装置１５０に初期化指令を送信させることを確実に実行できるようになる。

もし仮に、遊技機１への電源投入直後において、遊技制御装置１００の払出制御通信ポート６８０及び演出制御通信ポート６７０が初期状態に維持される以前に、払出制御装置２１０若しくは演出制御装置１５０の受信用ポートが指令受信可能状態になると、払出制御通信ポート６８０及び演出制御通信ポート６７０から出力される信号レベルが不安定であるから、払出制御装置２１０若しくは演出制御装置１５０にてこの不安定な信号レベルの情報を、正規な信号であると誤って受信する恐れがあり、誤作動を引き起こす可能性がある。

また、払出制御装置２１０若しくは演出制御装置１５０の受信用ポートが指令受信可能状態になる前に、遊技制御装置１００から、払出制御装置２１０若しくは演出制御装置１５０へ初期化指令を送信してしまうと、払出制御装置２１０や演出制御装置１５０で初期化指令を受信できなくなり、誤作動を引き起こす可能性がある。

特に、本実施形態の遊技機のように、遊技制御装置１００から払出制御装置２１０へ単方向で指令を送信する構成や、遊技制御装置１００から演出制御装置１５０へ単方向で指令を送信する構成の場合には、指令された情報が正しく送信されているかを確認する術がないことから、このような構成がとても効果的である。

また、図１０及び図１５では、ＲＡＭクリア信号の取り込みが２回である例を示したが、複数回であればよい。この複数回の間にディレイ処理を実行することによって、ディレイ処理実行直前のＲＡＭクリア信号取り込みのチャタリング除去等にかかる時間をディレイ処理による遅延時間と重複させることができるので、処理が効率化する。

図１６は、遊技制御装置１００から、演出制御装置１５０及び払出制御装置２１０へ、指令を送信する場合の手順を説明するためのフローチャートである。

本実施の形態では、遊技制御装置１００から演出制御装置１５０及び払出制御装置２１０へ、初期化指令信号を送信する場合と、遊技制御装置１００から演出制御装置１５０及び払出制御装置２１０へ、通常の指令（演出指令信号、払出指令信号）を送信する場合とを比較して説明を行う。

図１６の(ａ)は、初期化指令信号を送信する場合のフローチャートであり、図１０のステップ１０１１の初期化指令通信処理に相当する。図１６の(ｂ)は、通常の指令（演出指令信号、払出指令信号）を送信する場合のフローチャートであり、図１４のステップ１４１３のコマンド送信処理に相当する。

まず、図１６の(ａ)では、演出制御装置１５０へ最初に送信される初期化指令信号を選択し（１６０１Ａ）、選択した初期化指令信号のモード（ＭＯＤＥ）部に対応するデータを、演出制御通信ポート６７０に出力し、一定時間その出力状態を維持する（１６０２Ａ）。モード部については後述する。

次に、演出制御通信ポート６７０のストローブ（ＳＴＢ）信号に相当するビットをオンに設定し、一定時間その出力状態を維持し（１６０３Ａ）、その後、ストローブ信号に相当する当該ビットをオフに設定して、一定時間その出力状態を維持する（１６０４Ａ）。

次に、演出制御装置１５０へ送信される初期化指令信号のアクション（ＡＣＴＩＯＮ）部に対応するデータを、演出制御通信ポート６７０に出力し、一定時間その出力状態を維持する（１６０５Ａ）。アクション部については後述する。

次に、演出制御通信ポート６７０のストローブ（ＳＴＢ）信号に相当するビットをオンに設定し、一定時間その出力状態を維持し（１６０６Ａ）、その後、ストローブ信号に相当する当該ビットをオフに設定して、一定時間その出力状態を維持する（１６０７Ａ）。次に、一定時間ｄ（詳細は後述）の待機を行い（１６０８Ａ）、次に送信すべき初期化指令信号が残っていれば（１６０９Ａ）、ステップ１６０１Ａへ戻って次の初期化指令信号の送信を行うことを繰り返す（１６０１Ａ〜１６０９Ａ）。

なお、ステップ１６０９Ａのときに、演出制御装置１５０へすべての初期化指令信号を送信し終えている場合には、ステップ１６０１Ａに戻って払出制御装置２１０へ最初に送信する初期化指令信号を選択して、１６０２Ａ〜１６０９Ａの処理を繰り返す。ただし、払出制御装置２１０への初期化指令信号は、演出制御通信ポート６７０ではなく払出制御通信ポート６８０へ出力し、ストローブ（ＳＴＢ）信号も払出制御通信ポート６８０のビットを使用することになる。

その後、演出制御通信ポート６７０に出力ステップ１６０９Ａのときに、払出制御装置２１０へすべての初期化指令信号を送信し終えると、呼び出し元（図１１のステップ１０１１の初期化指令通信処理の次の処理）に復帰する。

一方、図１６の(ｂ)では、演出制御装置１５０へ演出指令信号を送信するタイミングかを判定し（１６０１Ｂ）、演出指令信号の送信タイミングであれば、送信する演出指令信号のモード（ＭＯＤＥ）部に対応するデータを、演出制御通信ポート６７０に出力し、一定時間その出力状態を維持する（１６０２Ｂ）。

次に、演出制御通信ポート６７０のストローブ（ＳＴＢ）信号に相当するビットをオンに設定し、一定時間その出力状態を維持し（１６０３Ｂ）、その後、ストローブ信号に相当する当該ビットをオフに設定して、一定時間その出力状態を維持する（１６０４Ｂ）。

次に、演出制御装置１５０へ送信される初期化指令信号のアクション（ＡＣＴＩＯＮ）部に対応するデータを、演出制御通信ポート６７０に出力し、一定時間その出力状態を維持する（１６０５Ｂ）。

次に、演出制御通信ポート６７０のストローブ（ＳＴＢ）信号に相当するビットをオンに設定し、一定時間その出力状態を維持し（１６０６Ｂ）、その後、ストローブ信号に相当する当該ビットをオフに設定して、一定時間その出力状態を維持し（１６０７Ｂ）、呼び出し元（図１４のステップ１４１３のコマンド送信処理の次の処理）へ復帰する。

一方、ステップ１６０１Ｂにて、演出制御装置１５０へ演出指令信号を送信するタイミングではないときには、払出制御装置２１０へ払出指令信号を送信するタイミングであるかを判定し（１６０８Ｂ）、払出指令信号の送信タイミングであれば、払出指令信号を送信する（１６０９Ｂ）。このとき、払出指令信号は、前述の１６０２Ｂ〜１６０７Ｂの手順と同一の手順で、払出制御通信ポート６８０から出力される。

ステップ１６０１Ｂにて、払出制御装置２１０へ払出指令信号を送信するタイミングでない場合、及びステップ１６０８Ｂの払出指令送信の処理が終了した場合は、呼び出し元（図１４のステップ１４１３のコマンド送信処理の次の処理）へ復帰する。

図１７は、本発明の実施形態の遊技制御装置１００から払出制御装置２１０及び演出制御装置１５０に送信される指令信号の説明図である。特に、図１７（Ａ）は、本発明の実施形態の遊技制御装置１００から払出制御装置２１０及び演出制御装置１５０に送信される初期化指令信号の説明図であり、図１７（Ｂ）は、本発明の実施形態の遊技制御装置１００から払出制御装置２１０及び演出制御装置１５０に送信される払出指令信号及び演出指令信号の説明図である。

まず、図１７（Ａ）を用いて初期化指令信号から説明する。これは、前述の図１６（ａ）のフローチャートに従った手順の処理に対応する。

初期化指令信号は、モード（ＭＯＤＥ）部とアクション（ＡＣＴＩＯＮ）部とからなり、図１０に示すステップ１０１１の処理の初期化指令通信処理で送信される。

図１０に示すステップ１０１１の処理の初期化指令通信処理は、図１６（ａ）で前述したように、モード部及びアクション部を送信する送信処理を、初期化指令信号の送信が完了するまで複数回繰り返すループ処理である。図１７（Ａ）では３回送信処理を繰り返すことによって初期化指令信号を送信するものとする。

通信ポート６７０、６８０のＱ０〜Ｑ６端子は、モード部及びアクション部のデータを送信するために用いられ、Ｑ７端子は、読み取り用のタイミング信号であるストローブ信号を送信するために用いられる。

各回の送信処理では、Ｑ７端子からストローブ信号を所定時間出力し、Ｑ０〜Ｑ６端子からモード部及びアクション部を送信する。受信対象となる払出制御装置２１０又は演出制御装置１５０は、Ｑ７端子からストローブ信号が入力されると、Ｑ０〜Ｑ６端子から入力されているモード部又はアクション部を取り込む。

図１６（ａ）で前述したように、初期化指令通信処理では、送信処理を実行した後に、所定時間（ｄ）だけ処理をソフトウェア的に待機させるソフトタイマディレイ処理を実行して、再度送信処理を実行する。

一方、初期化指令信号のすべてのデータを送信した場合には、初期化指令通信処理を抜けて、図１０に示す遊技制御装置メイン処理に戻る。

図１７（Ａ）では、初期化指令信号を送信するたびに、時間値ｄのソフトウェアディレイ処理が実行されている。このため、初期化指令信号の送信周期はｆ１となっており、初期化指令信号のすべてのデータの送信が完了するまでの時間（３回目の送信処理が終了するまでの時間）はＴとなっている。

次に、図１７（Ｂ）を用いて通常時に払出制御装置２１０又は演出制御装置１５０に送信される指令信号について説明する。

この通常時の指令信号は、図１４に示すステップ１４１３の処理のコマンド送信処理で送信される。

指令信号のすべてのデータは、１回のタイマ割込によるコマンド送信処理で送信が完了せずに、複数回のタイマ割込によるコマンド送信処理で送信が完了する。言い換えると、指令信号は、複数回のタイマ割込処理にまたがって送信されるものである。図１６（Ｂ）では、３回のタイマ割込によるコマンド送信処理で指令信号のすべてのデータの送信が完了するものとする。

各回のコマンド送信処理の実行周期（ｆ２）は、タイマ割込の発生周期と同期しており、４ミリ秒周期となる。

また、通常時の指令信号は、初期化指令信号と同じく、モード部及びアクション部からなる。換言すると、通常時の指令信号と初期化指令信号とは、モード部が出力されている時間、アクション部が出力されている時間、及びストローブ信号の出力時間が共通となっており、即ちフォーマットが共通している。

従って、通信ポート６７０、６８０のＱ０〜Ｑ６端子からモード部及びアクション部のデータを送信し、Ｑ７端子からストローブ信号を出力することも、初期化指令信号の場合と同じである。

図１７（Ａ）及び（Ｂ）において、初期化指令信号はループ処理のソフトウェアディレイ処理によるディレイ時間（ｄ）を設定する際に、初期化指令信号の送信周期（ｆ１）が、通常時の指令信号の送信周期（ｆ２）よりも短くなるように設定する。

このため、初期化指令信号は通常時の指令信号よりも高速に送信することができ、初期化指令信号のすべてのデータの送信が完了するまでの時間も、一つの通常時の指令信号のすべてのデータの送信が完了するまでの時間よりも短縮できる。

したがって、電源投入時から、払出制御装置２１０及び演出制御装置１５０が通常時の指令信号に基づく制御を行うまでの時間を短縮することができる。

図１８は、本発明の実施形態の払出制御装置２１０に送信される信号の説明図である。

払出制御装置２１０に送信される信号は、初期化指令信号と通常時の指令信号である払出指令信号とがあり、これらの信号は、モード部及びアクション部からなる共通のフォーマットで送信される。

まず、初期化指令信号について説明する。

初期化指令信号は、前半の初期化指令信号と後半の初期化指令信号とからなる。

前半の初期化指令信号は、モード部が「４０Ｈ」であり、アクション部は「００Ｈ〜７ＦＨ」のいずれかの値となる。前半の初期化指令信号のアクション部は、払出制御装置２１０に設定されている認証コードに対応する値（「００Ｈ〜７ＦＨ」のいずれかの値）となる。この払出制御装置２１０に設定されている認証コードに対応する値は、例えば、ＲＡＭ１０４に設定されているものとする。

この前半の初期化指令信号の出力時期は、遊技制御装置１００に電源投入時であり、具体的には、図１０に示すステップ１０１１の処理である。

後半の初期化指令信号は、モード部が「４０Ｈ」であり、アクション部は「７０ＦＨ〜００Ｈ」のいずれかの値となる。後半の初期化指令信号のアクション部は、前半の初期化信号のアクション部の値の負論理となる値（反転ビット）となる。

この後半の初期化指令信号の出力時期は、前半の初期化指令信号の出力が完了した直後となる。

払出制御装置２１０は、前半の初期化指令信号を受信すると、受信した初期化指令信号のアクション部の値と自身に設定された認証コードとが一致するかを認証する。

受信した初期化指令信号のアクション部の値と自身に設定された認証コードとが一致しない場合には、払出制御装置２１０は、通常時の指令信号に基づく制御を禁止する。つまり、払出指令信号に基づく遊技媒体の払い出しを禁止する。

一方、受信した初期化指令信号のアクション部の値と自身に設定された認証コードとが一致する場合には、払出制御装置２１０は、後半の初期化指令信号を受信し、受信した後半の初期化指令信号のアクション部の値の負論理となる値が、自身に設定された認証コードと一致するかを認証する。

受信した後半の初期化指令信号のアクション部の値の負論理となる値が、自身に設定された認証コードと一致しない場合には、後半の初期化指令信号を正確に受信できていないため、遊技制御装置１００と払出制御装置２１０との間で断線が生じている可能性があることから、払出制御装置２１０はエラーを報知する。

次に、払出指令信号について説明する。

払出制御装置２１０によって払い出される遊技媒体の個数に対応して、１５個の払出制御指令信号が用意されている。

払出指令信号のモード部は「２１Ｈ〜２ＦＨ」である。なお、このモード部の二桁目は、払出指令信号が払い出しを指令する遊技媒体の個数と一致する。また、払出指令信号のアクション部は「５ＥＨ〜５０Ｈ」となる。このアクション部は、モード部の値の負論理となっている。

例えば、１個の遊技媒体の払い出しを指令する払出指令信号のモード部は「２１Ｈ」であり、アクション部は「５ＥＨ」である。

なお、払出指令信号の出力時期は、一般入賞口３２、始動入賞口３４、特別変動入賞装置（大入賞口）３６に遊技球が入賞したタイミングで出力される。

また、払出制御装置２１０は、払出指令信号を受信すると、受信した払出指令信号のモード部の負論理となる値が、アクション部の負論理となる値と一致しなければ、受信した払出指令信号に対応する個数の遊技媒体の払い出しを許可しない。

図１９は、本発明の実施形態の演出制御装置１５０に送信される信号の説明図である。

演出制御装置１５０に送信される信号は、初期化指令信号と通常時の指令信号である演出指令信号とがあり、これらのモード部及びアクション部からなる共通のフォーマットで送信される。

まず、初期化指令信号について説明する。

初期化指令信号には、ＲＡＭ１０４のすべての領域が初期化されたか否かを示す電源投入通知信号と、遊技機１のシリーズを特定するためのシリーズ特定信号とがある。また、直前の電源遮断時における遊技機１の遊技状態（低確率状態、高確率状態、入賞抑制状態、入賞促進状態）を通知する信号や、直前の電源遮断時における特別図柄入賞記憶の数を通知する信号も、初期化指令信号に含まれる。

ＲＡＭ１０４のすべての領域が初期化されたことを示す電源投入信号のモード部は「１０Ｈ」であり、アクション部は「０１Ｈ」である。ＲＡＭ１０４のすべての領域が初期化されたこととは、図１０に示すステップ１０１０の処理が実行されたことである。

一方、ＲＡＭ１０４のすべての領域が初期化されていないこと、つまり、ＲＡＭ１０４の一部の領域が初期化されたことを示す電源投入信号のモード部は「１０Ｈ」であり、アクション部は「０２Ｈ」である。ＲＡＭ１０４のすべての領域が初期化されていないこと、つまり、ＲＡＭ１０４の一部の領域が初期化されたこととは、図１０に示すステップ１０１４の処理が実行されたことである。

したがって、図１０に示すステップ１０１０の処理が実行された場合には、ステップ１０１１の処理で、モード部が「１０Ｈ」でアクション部が「０１Ｈ」である初期化指令信号が送信される。図１０に示すステップ１０１４の処理が実行された場合には、ステップ１０１１の処理で、モード部が「１０Ｈ」でアクション部が「０２」Ｈである初期化指令信号が送信される。

演出制御装置１５０は、ＲＡＭ１０４のすべての領域が初期化されたことを示す電源投入信号を受信すると、ＲＡＭ１０４のすべての領域が初期化されたことを表示装置８に表示する。

また、演出制御装置１５０は、ＲＡＭ１０４のすべての領域が初期化されていないことを示す電源投入信号を受信すると、ＲＡＭ１０４のすべての領域が初期化されていないことを表示装置８に表示する。

また、シリーズ機特定信号のモード部は「１１Ｈ」であり、アクション部は「０１Ｈ〜７ＦＨ」である。アクション部は、遊技機１のシリーズに対応する「０１Ｈ〜７ＦＨ」のいずれかの値である。なお、遊技機１のシリーズに対応する値は、ＲＯＭ１０３に設定されている。

また、遊技状態（低確率状態、高確率状態、入賞抑制状態、入賞促進状態）を通知する信号は、モード部が「２０Ｈ」となっており、アクション部には、直前の電源遮断時における遊技状態別に対応付けられた値が格納される。例えば、低確率状態であればアクション部は「０１Ｈ」であり、高確率状態であればアクション部は「０２Ｈ」となる。演出制御装置１５０は、遊技状態を通知する信号を受信すると、遊技状態を報知するための演出を行う。

また、特別図柄入賞記憶の数を通知する信号は、モード部が「３０Ｈ」となっており、アクション部は「００Ｈ〜０４Ｈ」のいずれかの値である。アクション部は、直前の電源遮断時における始動記憶数（０〜４）に対応した値である。演出制御装置１５０は、始動記憶数演出指令信号を受信すると、表示装置８の図示しない飾り始動記憶数表示部に、受信した始動記憶数演出指令信号に対応する始動記憶数を表示する。

これらのシリーズ機特定信号、遊技状態を通知する信号、及び特別図柄入賞記憶の数を通知する信号の出力時期は、電源投入時であり、図１０に示すステップ１０１１の処理で送信される。なお、これらの各信号と電源投入通知信号の出力順序は、何れが先であっても後であってもよい。さらに、電源投入時に、遊技制御装置１００から演出制御装置１５０へ通知すべき情報が他にもあれば、初期化指令信号として一緒に送信してもよい。

このように、本実施形態では、初期化指令信号（電源投入通知信号、シリーズ機特定信号、遊技状態を通知する信号、及び特別図柄入賞記憶の数を通知する信号）の種類が多くなっても、メイン処理のループによって初期化指令信号を順に送信するので、全ての初期化指令信号を送信するまでの時間が短縮される。

次に、各演出指令信号について説明する。

まず、表示装置８で実行される変動表示ゲームにおいて図柄の変動開始を指示する変動開始演出指令信号について説明する。

変動開始演出指令信号のモード部は「４０Ｈ」であり、アクション部は「０１Ｈ〜７ＦＨ」のいずれかの値である。アクション部は、図柄の変動表示を開始してから停止するまでの変動時間に対応する値である。

演出制御装置１５０は、変動開始演出指令信号を受信すると、表示装置８において図柄の変動表示を開始し、変動表示ゲームを開始する。

変動開始演出指令信号は、表示装置８において変動表示ゲームの図柄の変動表示を開始するタイミングで送信する。具体的には、表示装置８で変動表示ゲームが終了した場合に始動記憶がある場合、又は表示装置８で変動表示ゲームが実行されていない場合に始動入賞口３４に遊技球が入賞した場合である。

表示装置８における変動表示ゲームにおける停止図柄を特定する停止図柄演出指令信号について説明する。

停止図柄演出指令信号のモード部は「４１Ｈ」であり、アクション部は「０１Ｈ〜７ＦＨ」のいずれかの値である。アクション部は、停止図柄に対応する値である。

演出制御装置１５０は、停止図柄演出指令信号を受信すると、受信した停止図柄演出指令信号に基づいて、表示装置８における変動表示ゲームの停止図柄を特定する。

停止図柄演出指令信号は、表示装置８の変動表示ゲームの変動表示を開始するときであって、変動開始演出指令信号の送信が完了した直後に送信される。

変動時間が経過し、変動表示中の図柄を停止するための停止通知演出指令信号について説明する。

停止通知演出指令信号のモード部は「５０Ｈ」であり、アクション部は「０１Ｈ」である。

演出制御装置１５０は、停止通知演出指令信号を受信すると、表示装置８で変動表示している図柄を停止させる。

停止通知演出指令信号は、変動時間が経過したタイミングで送信される。

特別遊技状態発生中に送信される大当たり関連演出指令信号について説明する。

大当たり関連演出指令信号のモード部は「６０Ｈ」であり、アクション部は「０１Ｈ〜７ＦＨ」のいずれかの値である。アクション部は、特別遊技状態の進行状況に応じた値である。

演出制御装置１５０は、大当たり関連演出指令信号を受信すると、受信した大当たり関連演出指令信号に基づいて、特別遊技状態に関連する演出を行う。

遊技機１においてエラーが発生した場合にエラーの発生を報知するためのエラー関連演出指令信号について説明する。

エラー関連演出指令信号のモード部は「７０Ｈ」であり、アクション部は「０１Ｈ〜７ＦＨ」のいずれかの値である。アクション部は発生したエラーに対応した値である。

演出制御装置１５０は、エラー関連演出指令信号を受信すると、エラー関連演出指令信号に基づいて、発生したエラーを報知するための演出を行う。

エラー関連演出指令信号は、遊技制御装置１００がエラーを検出したタイミングで送信される。

なお、前述の遊技状態を通知する信号（モード部＝「２０Ｈ」）は、電源投入時だけでなく、通常の遊技中において遊技状態が変化した場合にも送信される。例えば、遊技中において低確率状態が発生したときに、モード部＝「２０Ｈ」且つアクション部＝「０１Ｈ」の信号が送信され、遊技中において、高確率状態が発生したときに、モード部＝「２０Ｈ」且つアクション部＝「０２Ｈ」の信号が送信される。

また、前述の特別図柄入賞記憶の数を通知する信号（モード部＝「３０Ｈ」）は、電源投入時だけでなく、通常の遊技中において始動入賞口３４に遊技球が入賞して始動記憶数が増加した場合にも、指令信号が送信される。例えば、遊技中において始動入賞口３４に遊技球が入賞して始動記憶数が「３」に変化したときには、モード部＝「３０Ｈ」且つアクション部＝「０３Ｈ」の信号が送信される。

従って、これらの遊技状態を通知する信号、及び特別図柄入賞記憶の数を通知する信号は、演出指令信号としても機能することになる。

本実施形態によれば、遊技制御装置１００への電源投入時において、正当性が判定されるＲＡＭ１０４の記憶領域を使用せずにディレイ処理を行うので、通信ポート６７０、６８０が初期状態のまま維持されている時間を延長でき、この延長時間期間中に従属制御装置（演出制御装置１５０、払出制御装置２１０）が遊技制御装置１００からの指令を受信可能になる。

これによって、電源投入直後に通信ポートが初期状態になって所定時間保持され、この間に従属制御装置が指令受信可能状態になるので、従属制御装置が起動したときに、通信ポートが不安定な状態のまま誤ったデータが送信されることを防止できる。また、ソフトウェアを用いて所定時間のディレイ処理を行うことによって、通信ポートが初期状態をなっている状態を所定時間維持するため、ハードウェアを用いる方法と比較すると安価な構成で済む。また、ディレイ処理は正当性判定の記憶領域を用いずに行うので、正当性判定の処理も正確に行うことができる。

また、本実施形態によれば、初期化指令信号を遊技制御装置メイン処理のループにより送信し、通常時の従属制御装置への指令信号をタイマ割込処理で送信するので、初期化指令信号の送信周期を通常時の指令信号の送信周期よりも短くすることができる。

これによって、初期化指令をすべて送信するまでの時間も短縮されるため、電源投入時の遊技機全体の起動の遅延を防止できる。

続いて、本発明の実施の形態の変形例について説明する。なお、本発明の実施の形態と相違する点を中心に説明し、共通する手順については説明を適宜省略する。

図２０は、本発明の実施の形態の第１の変形例の遊技制御装置によるメイン処理の前半部の手順を示す図である。なお、後半部の手順は、図１１に示した手順と同じである。

図２０に示したメイン処理の手順において、図１０に示した本発明の実施の形態のメイン処理と比較すると、ＲＡＭクリアスイッチ信号を取り込んで記憶する処理（ステップ１００６）をディレイ処理を実行した後に実行しないように構成されている点で相違する。第１の変形例では、ＲＡＭクリアスイッチの読み込みをディレイ処理よりも前に実行する点に特徴がある。

したがって、ＲＡＭクリアスイッチ信号を取り込んで記憶する処理（ステップ１００４）をディレイ処理（ステップ１００５）よりも前に実行すると、作業者はＲＡＭを初期化する場合に、ディレイ処理の間にＲＡＭクリアスイッチを操作し続ける必要がなくなるため、ＲＡＭ初期化における作業の効率化を図ることができる。

なお、ステップ１００４のＲＡＭクリアスイッチ信号を取り込んで記憶する処理をステップ１００５のディレイ処理の後、ステップ１００９のＲＡＭクリアスイッチの操作の有無を判定する処理の前に実行するようにしてもよい。このように構成することによって、ディレイ処理の終了後に再びＲＡＭクリアＳＷを読込みを行なうため、電源投入時にＲＡＭクリアＳＷを操作し忘れた場合でもディレイ処理中にＲＡＭクリアＳＷの操作を行なうことが可能となり、確実にＲＡＭを初期化することができる。また、誤ってＲＡＭを初期化せずに遊技機を起動してしまい、ＲＡＭを初期化するために再度電源を投入することを避けることができる。

続いて、第２の変形例について説明する。第２の変形例では、ＲＡＭクリアスイッチの情報をＲＡＭに記憶する点と、ディレイ処理の前後でＲＡＭクリアＳＷを読込む点で第１の変形例と相違する。

図２１は、本発明の実施の形態の第２の変形例の遊技制御装置によるメイン処理の前半部の手順を示す図である。なお、後半部の手順は、第１の変形例と同様に、図１１に示した手順と同じである。

前述のように、第２の変形例は、ディレイ処理（ステップ１００５）を実行する前後に、ＲＡＭクリアスイッチ信号を取り込んでＲＡＭに記憶する点に特徴がある。以下、図２１のフローチャートを参照しながら説明する。

遊技制御装置１００は、割込モードを設定すると（１００３）、ＲＡＭを書き込み可能状態に変更する（２００１）。そして、ＲＡＭクリアスイッチがＯＮに設定されているか否かを判定する（２００２）。

遊技制御装置１００は、ＲＡＭクリアスイッチがＯＮに設定されている場合には（２００２の結果が「Ｙ」）、ＲＡＭクリアスイッチ信号を取り込んでＲＡＭに記憶する（２００３）。したがって、ＲＡＭクリアスイッチが操作された場合にのみ、ＲＡＭの記憶内容を更新し、ＲＡＭクリアスイッチ操作されていない場合には（２００２の結果が「Ｎ」）、ＲＡＭの記憶内容をそのまま保持する。

その後、遊技制御装置１００は、ステップ２００１の処理で書き込み可能となっていたＲＡＭを書込禁止状態に変更し（２００４）、ＲＡＭを使用しないディレイ処理を実行する（１００５）。

演出制御装置１５０の初期化処理は、起動時に圧縮されている画像及び音データの伸張等の初期設定に最低でも数秒を必要とする。そして、初期化処理の実行中には遊技制御装置１００からのコマンドを受信できないため、遊技制御装置１００では数秒程度のディレイ時間を設定して、遊技制御の開始を遅らせる必要がある。ディレイ時間がこのように長いため、ディレイ処理中に停電が発生した場合には、ＲＡＭが初期化されない状態で電源が遮断されてしまうおそれがある。そこで、ディレイ処理が実行されている間にＲＡＭへの書き込みを禁止することによって、停電等によってＲＡＭの内容が不用意に書き換えられてしまうことを防止することができる。

ディレイ処理が終了すると、遊技制御装置１００は、再びＲＡＭを書込可能状態に変更する（２００５）。そして、ＲＡＭクリアスイッチがＯＮに設定されているか否かを判定し（２００６）、ＯＮに設定されている場合には（２００６の結果が「Ｙ」）、ＲＡＭクリアスイッチ信号を取り込んでＲＡＭに記憶する（２００７）。

ディレイ処理実行後に再度ＲＡＭクリアスイッチの操作を検出することによって、ディレイ処理実行中にＲＡＭクリアスイッチが操作されたことに基づいて、ステップ１００９以降の処理でＲＡＭをクリアすることが可能となる。したがって、第２の変形例では、ディレイ処理の前後の少なくとも一方でＲＡＭクリアスイッチ信号を検出した場合にＲＡＭを初期化することになる。

以上のように構成することによって、ＲＡＭクリアＳＷが操作されディレイ処理中に停電が発生した場合でも、停電復帰時にＲＡＭに記憶されたＲＡＭクリアＳＷの操作状態に基づいてＲＡＭ初期化を行なうので、ディレイ処理中に停電が発生してＲＡＭ初期化がされないといった事態を防止することができる。

さらに、ディレイ処理の経過後に再びＲＡＭクリアＳＷを読込みを行なうため、電源投入時にＲＡＭクリアＳＷを操作し忘れた場合でもディレイ処理中にＲＡＭクリアＳＷを操作することが可能となり、ＲＡＭを確実に初期化することができる。

なお、第１の変形例のように、ディレイ処理中のＲＡＭクリアＳＷの操作によってＲＡＭクリアを行わないようにしてもよい。具体的には、ステップ２００６及びステップ２００７の処理を実行しないようにすればよい。

なお、今回開示した実施の形態は、全ての点で例示であって制限的なものではない。また、本発明の範囲は前述した発明の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び内容の範囲での全ての変更が含まれることが意図される。

以上のように、本発明は、遊技制御装置と遊技制御装置からの指令により制御を行う従属制御装置とを備える遊技機に適用可能である。

１ 遊技機
２ 本体枠（外枠）
３ 前面枠
４ ヒンジ
５ 遊技盤
６ 遊技装置
８ 表示装置
３１ 普通図柄始動ゲート
３２ 一般入賞口
３３ 普通変動入賞装置
３４ 始動入賞口
３６ 特別変動入賞装置（大入賞口）
１００ 遊技制御装置
１５０ 演出制御装置
２１０ 払出制御装置
６００ 遊技用演算処理装置
６４０ ＲＡＭアクセス規制回路
６４１ フリップフロップ回路
６４２ ＯＲゲート回路
６７０ 演出制御通信ポート
６８０ 払出制御通信ポート
７０１ 第１停電復旧領域
７０２ ワークエリア
７０３ チェックサム領域
７０４ 第２停電復旧領域
７０５ 使用禁止領域
７０６ スタック領域

Claims (7)

1. 遊技領域における遊技を統括的に制御する遊技制御装置と、
   前記遊技制御装置からの指令に対応して当該遊技機に関わる所要の制御を行う従属制御装置と、を備え、
   所定の始動条件が成立したことに基づき遊技領域にて補助遊技を実行し、該補助遊技の結果に対応して遊技者に特典を付与する特別遊技状態を発生可能な遊技機において、
   前記遊技制御装置は、
   前記従属制御装置に指令を出力するための通信用ポートと、
   所定の起動信号に対応して前記通信用ポートを初期状態にする初期化手段と、
   遊技制御プログラムにより所要の演算処理を行う演算処理手段と、
   前記演算処理手段によって更新される情報が記憶され、当該遊技機への電源供給が停止しても前記記憶された情報の記憶保持が可能な記憶手段と、を備え、
   前記演算処理手段は、
   前記起動信号の発生後に、前記記憶手段に記憶保持された情報の正当性を判定する正当性判定手段と、
   前記通信用ポートを前記初期状態のまま所定時間維持するための維持タイマを、前記正当性判定手段によって正当性が判定される前記記憶手段に記憶された情報を更新することなく計時するタイマ計時手段と、
   前記記憶手段のすべての領域を初期化する初期化指示を受け付ける初期化指示受付手段と、
   前記初期化指示受付手段が前記初期化指示を受け付けたことに基づいて前記記憶手段を初期化する記憶手段初期化手段と、を備え、
   前記従属制御装置は、
   前記通信用ポートが前記初期状態を維持している間に起動し、該通信用ポートからの指令を受信可能な指令受信可能状態となるとともに、
   前記演算処理手段は、
   前記タイマ計時手段によって前記維持タイマの更新が開始される前に、前記初期化指示受付手段が前記初期化指示を受け付けたか否かを確認するために、前記初期化指示受付手段から前記初期化指示の読み込みを行い、
   前記初期化指示受付手段が前記初期化指示を受け付けたことが確認された場合には、前記記憶手段初期化手段によって前記記憶手段を初期化することを特徴とする遊技機。
2. 前記遊技制御装置には、更新可能な情報が記憶されて、且つ前記正当性判定手段による正当性判定の対象とならない判定対象外記憶領域が備えられ、
   前記タイマ計時手段は、該判定対象外記憶領域を用いて前記維持タイマを計時することを特徴とする請求項１に記載の遊技機。
3. 前記判定対象外記憶領域は、前記演算処理手段に備わるレジスタであることを特徴とする請求項２に記載の遊技機。
4. 前記遊技制御装置は、
   前記記憶手段に記憶された情報の更新を規制する更新規制手段と、
   前記正当性判定手段によって判定された前記正当性に応じて前記記憶手段を初期化する記憶手段初期化手段と、を備え、
   前記更新規制手段は、前記起動信号が発生すると前記演算処理手段による前記記憶手段の更新を規制し、前記記憶手段初期化手段によって前記記憶手段が初期化される場合には当該記憶手段の更新の規制を解除することを特徴とする請求項１〜請求項３のいずれか一つに記載の遊技機。
5. 前記タイマ計時手段が前記維持タイマを計時している間は、前記更新規制手段が前記記憶手段の更新を規制していることを特徴とする請求項４に記載の遊技機。
6. 前記記憶手段は、情報を退避させるためのスタック領域を含み、
   前記正当性判定手段は、前記記憶手段の前記スタック領域以外の領域に記憶されている情報の正当性を判定し、
   前記更新規制手段は、前記正当性判定手段が前記正当性を判定する前に、前記記憶手段の更新の規制を解除し、
   前記演算処理手段は、前記更新規制手段によって前記記憶手段の更新の規制が解除されると、前記スタック領域に基づいて設定処理を実行することを特徴とする請求項４に記載の遊技機。
7. 前記演算処理手段は、
   前記初期化指示受付手段から前記初期化指示の読み込みを前記記憶手段を用いることなく複数回実行し、
   前記タイマ計時手段は、前記複数回実行される前記読込処理の間に、前記維持タイマを計時することを特徴とする請求項１〜請求項６のいずれか一つに記載の遊技機。

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