JP2012187664A - Method for manufacturing electronic device - Google Patents
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Abstract
Description
本発明は、電子デバイスの製造方法に関する。 The present invention relates to a method for manufacturing an electronic device.
近年の微細加工技術の発達により、様々な技術分野においてMEMS(Micro Electro Mechanical Systems)技術が採用されつつある。 With the recent development of microfabrication technology, MEMS (Micro Electro Mechanical Systems) technology is being adopted in various technical fields.
MEMS技術は、角速度センサや加速度センサのように微小な可動部を備えた電子デバイスを製造するのに有用であり、デジタルカメラやビデオカメラ等における手振れ防止機能、カーナビゲーションシステム、車両やロボット等の姿勢制御システムに応用されている。 MEMS technology is useful for manufacturing electronic devices with minute moving parts, such as angular velocity sensors and acceleration sensors, and features such as hand-shake prevention functions in digital cameras and video cameras, car navigation systems, vehicles and robots, etc. Applied to attitude control system.
このような可動部を備えた電子デバイスにおいては、封止用のキャビティ内に可動部を配することで、外部雰囲気から可動部を隔離する。そして、可動部の劣化を防止するために、キャビティ内の真空度をなるべく高くするのが好ましい。 In an electronic device having such a movable part, the movable part is isolated from the external atmosphere by arranging the movable part in the sealing cavity. And in order to prevent deterioration of a movable part, it is preferable to make the vacuum degree in a cavity as high as possible.
電子デバイスの製造方法において、封止用のキャビティ内の真空度を高めることを目的とする。 In the manufacturing method of an electronic device, it aims at raising the vacuum degree in the cavity for sealing.
以下の開示の一観点によれば、シリコンを含む第1の基板の一方の主面側に可動部を形成する工程と、シリコンを含む第2の基板の一方の主面側にキャビティを形成する工程と、前記第1の基板と前記第2の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第1の基板と前記第2の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第2の基板で封止する工程と、前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第1の基板と前記第2の基板をアニールする工程とを有する電子デバイスの製造方法が提供される。 According to one aspect of the following disclosure, a step of forming a movable portion on one main surface side of a first substrate containing silicon, and a cavity is formed on one main surface side of a second substrate containing silicon. Irradiating the main surface of at least one of the first substrate and the second substrate with a plasma containing either oxygen or nitrogen atoms; after irradiating the plasma, The main surface of each of the first substrate and the second substrate is bonded in a vacuum while facing the movable portion, so that the movable portion is kept in a vacuum while keeping the inside of the cavity in a vacuum. An electron having a step of sealing with the second substrate, and a step of annealing the first substrate and the second substrate to a temperature equal to or higher than a temperature at which silicon and the atoms react after the sealing. A method of manufacturing a device is provided.
以下の開示によれば、第1の基板と第2の基板とを接合した後、各基板をアニールすることにより、キャビティ内に残留する窒素原子や酸素原子をキャビティ側壁のシリコンに結合させるため、キャビティ内の真空度を高めることができる。 According to the following disclosure, after bonding the first substrate and the second substrate, each substrate is annealed to bond nitrogen atoms and oxygen atoms remaining in the cavity to silicon on the sidewall of the cavity. The degree of vacuum in the cavity can be increased.
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。 Prior to the description of the present embodiment, preliminary matters serving as the basis of the present embodiment will be described.
図1〜図2は、予備的事項に係る電子デバイスの製造途中の断面図である。 1 to 2 are cross-sectional views in the course of manufacturing an electronic device according to preliminary matters.
この例では、以下のようにして、電子デバイスとしてジャイロセンサを製造する。 In this example, a gyro sensor is manufactured as an electronic device as follows.
まず、図1(a)に示すように、シリコン基板等の支持基板2、酸化シリコン膜等の絶縁膜3、及びシリコン層4をこの順に積層してなるSOI(Silicon On Insulator)基板1を用意する。
First, as shown in FIG. 1A, a SOI (Silicon On Insulator)
そして、シリコン層4をパターニングして複数の可動電極4aを形成した後、各可動電極4aの隙間を通じて絶縁膜3をウエットエッチングして除去することにより、可動電極4aを基板横方向に振動可能にする。
After the
各可動電極4aは、ジャイロセンサの一部として用いられる。基板の垂線を中心にしてデバイスが回転したときに発生するコリオリ力は、基板1の主面に対して平行かつ可動電極4aの振動方向に対して垂直な方向に可動電極4aの振動と同じ周期で往復の力を生じさせる。この力は回転速度に比例する。
Each
更に、上記のSOI基板1の上方に、キャビティ5aが形成されたガラス基板5を配する。
Further, a
次いで、図1(b)に示すように、SOI基板1とガラス基板5とを貼り合わせ、可動電極4aをガラス基板5で封止する。
Next, as shown in FIG. 1B, the
各基板1、5の貼り合わせ方法としては、例えば、陽極接合法がある。陽極接合法では、真空中において各基板1、5の主面同士を接触させながら、各基板1、5間に電圧を印加することで、これらの基板1、5間で原子の移動を生じさせ、基板1、5同士を機械的に接合する。
As a method for bonding the
その後、図2に示すように、ガラス基板5の一部領域にサンドブラスト法でスルーホール5bを形成する。そして、スパッタ法やMOCVD(Metal Organic Chemical Vapor Deposition)法等を用いてスルーホール5b内に金属等の導電性材料を埋め込むことで、シリコン層4と電気的に接続された導電性プラグ6を形成する。
Thereafter, as shown in FIG. 2, through
以上により、この例に係る電子デバイス9の基本構造が完成する。 Thus, the basic structure of the electronic device 9 according to this example is completed.
この例では、図1(b)を参照して説明したように、各基板1、5を貼り合わせるのに陽極接合法を用いる。
In this example, as described with reference to FIG. 1B, anodic bonding is used to bond the
本願発明者の調査によると、陽極接合法では、接合時に各基板1、5の接合面から酸素ガス等のアウトガスが大量に発生することが明らかとなった。このようにアウトガスが発生すると、キャビティ5a内の真空度が低下し、各可動電極4aの動きがアウトガスにより阻害されるため、可動電極4aを含む電子デバイスのQ値を高い値に保持するのが難しくなり、電子デバイスの高性能化を図るのが困難となる。
According to the investigation by the inventor of the present application, in the anodic bonding method, it became clear that a large amount of outgas such as oxygen gas is generated from the bonding surfaces of the
本願発明者はこのような知見に鑑み、以下に説明するような各実施形態に想到した。 In view of such knowledge, the inventor of the present application has come up with embodiments as described below.
(第1実施形態)
図3〜図8は、第1実施形態に係る電子デバイスの製造途中の断面図である。
(First embodiment)
3-8 is sectional drawing in the middle of manufacture of the electronic device which concerns on 1st Embodiment.
その電子デバイスは、ジャイロセンサであって、以下のようにウエハレベルで製造される。 The electronic device is a gyro sensor and is manufactured at the wafer level as follows.
まず、図3(a)に示すように、シリコン基板等の支持基板12、酸化シリコン膜等の絶縁膜13、及びシリコン層14をこの順に積層してなるSOI基板を第1の基板11として用意する。
First, as shown in FIG. 3A, an SOI substrate obtained by laminating a
なお、各膜の厚さは特に限定されないが、本実施形態では絶縁膜13の膜厚を500nm〜4000nmとし、シリコン層14の膜厚を10μm〜50μmとする。
Although the thickness of each film is not particularly limited, in this embodiment, the film thickness of the insulating
そして、その第1の基板11の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン15を形成する。
Then, a photoresist is applied on the
次に、図3(b)に示すように、第1のレジストパターン15をマスクにしながら、エッチングガスとしてSF6を使用するRIE(Reactive Ion Etching)によりシリコン層14をエッチングし、複数の可動電極14aを形成する。
Next, as shown in FIG. 3B, the
更に、図3(c)に示すように、フッ酸溶液等をエッチング液に使用し、各可動電極4aの隙間を通じて絶縁膜13をウエットエッチングする。これにより、各可動電極4aの下の絶縁膜13が除去され、各可動電極14aが基板横方向に可動となる。
Further, as shown in FIG. 3C, a hydrofluoric acid solution or the like is used as an etching solution, and the insulating
この後に、第1のレジストパターン15は除去される。
Thereafter, the first resist
ここで、第1の基板11に対する処理を一旦終える。
Here, the process for the
次いで、図4(a)に示すように、上記の第1の基板11とは別に、第2の基板20としてシリコン基板を用意する。
Next, as shown in FIG. 4A, a silicon substrate is prepared as the
そして、不図示のレジストパターンを用いたエッチング等により、その第2の基板20にスルーホール20aを形成する。
Then, a through
続いて、図4(b)に示すように、スルーホール20aの側面を含む第2の基板20の表面を熱酸化することで、厚さが約500nm〜2000nmの熱酸化膜21を形成する。
Subsequently, as shown in FIG. 4B, the surface of the
次に、図4(c)に示す構造を得るまでの工程について説明する。 Next, steps required until a structure shown in FIG.
まず、第2の基板20の一方の主面20c側にフォトレジストを塗布し、それを露光、現像して第2のレジストパターン24を形成する。
First, a photoresist is applied to one
そして、第2のレジストパターン24をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜21と第2の基板20とをエッチングし、第2の基板20に深さが約5μm〜50μm程度のキャビティ20bを形成する。
Then, the
その後、第2のレジストパターン24は除去される。
Thereafter, the second resist
なお、上記ではスルーホール20aを形成した後にキャビティ20bを形成したが、工程順をこれとは逆にし、キャビティ20bを形成した後にスルーホール20aを形成してもよい。
In the above description, the
以上により、第2の基板20に対する処理を一旦終える。
Thus, the process for the
次に、図5(a)に示す工程について説明する。 Next, the process shown in FIG.
まず、既述の図3(a)〜(c)の工程を経た第1の基板11を再び用意する。
First, the
そして、その第1の基板11の一方の主面11aに、酸素と窒素のいずれかの原子を含むプラズマを照射する。
Then, one
そのプラズマの照射条件は特に限定されない。本実施形態では、プラズマを生成するためのガスとして窒素ガス又は酸素ガスを使用し、基板温度を10℃〜100℃、処理時間を30秒〜180秒、ガス圧力を0.5Pa〜100Paとする条件で本工程を行う。 The plasma irradiation conditions are not particularly limited. In this embodiment, nitrogen gas or oxygen gas is used as a gas for generating plasma, the substrate temperature is 10 ° C. to 100 ° C., the processing time is 30 seconds to 180 seconds, and the gas pressure is 0.5 Pa to 100 Pa. This step is performed under conditions.
このようにプラズマ処理を行うと、主面11aがプラズマ粒子に叩かれて活性化し、当該主面11aにシリコンの未結合手が現れる。また、その主面11aの一部は、プラズマ中の酸素原子や窒素原子で終端される。
When the plasma treatment is performed in this manner, the
次に、図5(b)に示すように、図4(a)〜(c)の工程を経た第2の基板20の一方の主面20c側に対してもプラズマ処理を行う。
Next, as shown in FIG. 5B, plasma treatment is also performed on the one
そのプラズマ処理の条件は特に限定されず、図5(a)で説明した第1の基板11に対するプラズマ処理と同じ条件を用い、窒素ガスや酸素ガスをプラズマ生成用のガスとして使用し得る。
The conditions for the plasma treatment are not particularly limited, and the same conditions as the plasma treatment for the
更に、このようにプラズマ処理を行うと、主面20c上の熱酸化膜21の表面が活性化し、その表面に酸化シリコン中のシリコンの未結合手が露出すると共に、当該表面の一部がプラズマ雰囲気中の酸素原子や窒素原子で終端される。
Further, when the plasma treatment is performed in this way, the surface of the
次に、図5(c)に示すように、窒素雰囲気中において、キャビティ20bを可動電極14aに対向させた状態で、第1の基板11の主面11aと第2の基板20の主面20c上の熱酸化膜21とを当接させる。
Next, as shown in FIG. 5C, in the nitrogen atmosphere, the
そして、この状態で各基板11、20を200℃〜400℃程度の温度に加熱する。これにより、熱酸化膜21の表面と主面11aの各々に現れているシリコンの未結合手同士が結合し、第1の基板1と第2の基板20とが機械的に強度に接合する。
And in this state, each board |
このようにプラズマ処理で各接合面を活性化させ、その後に各接合面同士を接合する手法は、プラズマ活性化接合法とも呼ばれる。 Such a method of activating the bonding surfaces by plasma treatment and then bonding the bonding surfaces together is also called a plasma activated bonding method.
なお、このアニールの下限温度を200℃としたのは、温度がこれよりも低いと各基板11、20同士の接合強度が低下するからである。また、アニールの上限温度を400℃としたのは、温度がこれよりも高いと、アニール時のアウトガスに含まれる酸素によってスルーホール20aの下のシリコン層14上に酸化膜が形成されるおそれがあるからである。その酸化膜は、後でスルーホール20a内に形成される導電性プラグとシリコン層14との間に導通不良を生じさせる原因となる。
The reason why the lower limit temperature of this annealing is set to 200 ° C. is that the bonding strength between the
また、図5(a)、(b)のように各主面11a、20cをプラズマに曝した後、これらの主面11a、20cを一旦大気に曝し、その後に図5(c)のように基板11、20を接合してもよい。或いは、このように大気に曝すことなく、真空中で各基板11、20を接合してもよい。
Further, after exposing the
更に、上記では、各基板11、20の各々の主面11a、20cに対してプラズマを照射したが、これらの主面11a、20cの一方のみにプラズマを照射してもよい。これについては、後述の各実施形態でも同様である。
Furthermore, in the above description, the
ここまでの工程により、キャビティ20b内を実質的に真空に保ちつつ、可動電極14aの各々を第2の基板20で封止してなる構造が得られる。なお、このようにウエハレベルで行う封止は、ウエハレベルパッケージ(WLP: Wafer Level Package)とも呼ばれる。
Through the steps up to here, a structure is obtained in which each of the
ここで、既述のように、上記の図5(a)と図5(b)の工程により各基板11、20の表面はプラズマ雰囲気中の酸素原子や窒素原子で終端されているが、これらの原子は本工程でのアニールにより各基板11、20から脱離する。そして、そのように脱離した酸素原子や窒素原子の一部は、陽極接合法を用いた場合ほどではないが、キャビティ20b内にわずかに残留する。
Here, as described above, the surfaces of the
次に、図6(a)に示すように、熱酸化膜21の上に減圧CVD法で不純物としてリンがドープされたポリシリコン膜23を形成し、そのポリシリコン膜23でスルーホール20aを完全に埋め込む。
Next, as shown in FIG. 6A, a
なお、ポリシリコン膜23の膜厚は特に限定されないが、本実施形態では約500nm〜5000nm程度の厚さにポリシリコン膜23を形成する。
The thickness of the
次いで、図6(b)に示すように、第1の基板11と第2の基板20とをアニールする。
Next, as shown in FIG. 6B, the
本工程では、図5(c)のアニールが原因でキャビティ20b内に残留する酸素や窒素を取り除くべくアニール時の温度をなるべく高温にし、キャビティ20bや可動部14aに露出するシリコンと、キャビティ20b内に残留する酸素又は窒素とを反応させる。このように反応させることで、キャビティ20b内から酸素や窒素が除去され、キャビティ20b内の真空度が高められる。
In this step, the annealing temperature is set as high as possible to remove oxygen and nitrogen remaining in the
アニール時の各基板11、20の温度は特に限定されない。但し、キャビティ20b内の真空度を高めるという観点からすると、残留している酸素原子や窒素原子がキャビティ20bの側面のシリコンと反応する温度、例えば900℃〜1200℃に各基板11、20を加熱してこのアニールを行うのが好ましい。
The temperature of each
この温度範囲の下限を900℃としたのは、酸素原子や窒素原子をシリコンと短時間で反応させるためである。また、温度範囲の上限を1200℃としたのは、これよりも高温だと各基板11、20がダメージを受けるおそれがあるからである。
The lower limit of the temperature range is set to 900 ° C. in order to allow oxygen atoms and nitrogen atoms to react with silicon in a short time. The upper limit of the temperature range is set to 1200 ° C. because the
また、アニール時間は、例えば30分〜180分程度とする。 The annealing time is, for example, about 30 minutes to 180 minutes.
更に、このようにアニールを行うと、ポリシリコン膜23中のリンがシリコン層14に拡散するため、拡散したリンを介してポリシリコン膜23とシリコン層14とが電気的に良好に接続されるという効果も得られる。
Further, when annealing is performed in this manner, phosphorus in the
なお、ポリシリコン膜23は、金属膜と比較して融点が高いため、このように900℃〜1200℃程度の高温でアニールを行っても、溶融したりダメージを受けたりすることはない。
Since the
次に、図7(a)に示すように、ポリシリコン膜23の上に金属膜25としてチタン膜と金膜とをこの順に形成する。その金属膜25の厚さは、例えば、100nm〜1000nmである。
Next, as shown in FIG. 7A, a titanium film and a gold film are formed in this order as a
次いで、図7(b)に示すように、上記の金属膜25の上にフォトレジストを塗布し、それを露光、現像して第3のレジストパターン28を形成する。
Next, as shown in FIG. 7B, a photoresist is applied on the
そして、第3のレジストパターン28をマスクにしてポリシリコン膜23と金属膜25とをRIEによりエッチングし、スルーホール20a内のポリシリコン膜23を導電性プラグ23aにすると共に、各膜23、25とを含むパッド27を形成する。
Then, using the third resist
このように形成された導電性プラグ23aは、スルーホール20aの下のシリコン層14と電気的かつ機械的に接続される。
The
また、ポリシリコン膜23は金属膜25と比較して電気抵抗が高いが、このようにパッド27の上面に金属膜25を形成することで、パッド27全体の電気抵抗を低減することができる。
The
その後に、図8に示すように、第3のレジストパターン28を除去し、本実施形態に係る電子デバイス30の基本構造を完成させる。
Thereafter, as shown in FIG. 8, the third resist
図9は、この電子デバイス30の平面図である。なお、上記の図8は、図9のI−I線に沿う断面図に相当する。
FIG. 9 is a plan view of the
また、既述の図8では、図を簡略にするために、図9におけるよりも可動電極14aの数を減らしている。
Further, in FIG. 8 described above, in order to simplify the drawing, the number of
図9に示されるように、電子デバイス30においては、複数の可動電極14a、14cと固定電極14b、14dが櫛歯状の平面形状に形成される。この電子デバイス30を紙面に垂直な回転軸を中心に回転させると、回転速度に比例した大きさのコリオリ力によって隣接する可動電極14cと固定電極14d同士の間隔が変化し、これらの電極14c、14dを極板とするキャパシタの容量値が変化する。その容量値の変化を検出することで、電子デバイス30の回転速度を検出することができる。
As shown in FIG. 9, in the
また、可動電極14aと固定電極14bとの間に静電引力を繰り返し発生させることで、上記の可動電極14cを紙面の左右方向に振動させ、上記の回転速度を検出し易くすることができる。
Further, by repeatedly generating an electrostatic attractive force between the
以上説明した本実施形態によれば、図5(c)に示したように、プラズマ活性化接合法を用いて第1の基板11と第2の基板20とを接合する。プラズマ活性化接合法では、陽極接合法と比較してキャビティ20b内に残留する酸素原子や窒素原子が僅かである。
According to the present embodiment described above, as shown in FIG. 5C, the
しかも、そのように僅かに残留する酸素原子や窒素原子は、図6(b)の高温アニールの際に、キャビティ20bの表面に露出するシリコンに結合するため、キャビティ20b内の真空度を高温アニール前と比較して高めることができる。
In addition, the oxygen atoms and nitrogen atoms remaining in such a manner are bonded to silicon exposed on the surface of the
特に、酸素原子や窒素原子は、アルゴン原子や水素原子等の他の原子と比較して、キャビティ20bの表面のシリコンに結合し易い性質がある。そのため、図5(a)、(b)の工程で酸素プラズマや窒素プラズマを使用することで、キャビティ20b内の真空度を高め易くなる。また、そのプラズマの生成に使用される酸素ガスや窒素ガスは、アルゴンガス等と比較して安価であるため、電子デバイスのコストダウンにも寄与する。
In particular, oxygen atoms and nitrogen atoms are more likely to be bonded to silicon on the surface of the
第2の基板20として使用されるシリコン基板は、キャビティ20b内にシリコンが露出するため、上記のように酸素原子や窒素原子がシリコンと結合し、キャビティ20b内の真空度の向上に特に有用である。また、そのシリコン基板は、窒素原子や酸素原子と結合させるのに特別なゲッターが不要であるため、電子デバイス30の低コスト化に有利である。
Since the silicon substrate used as the
更に、第1の基板11と第2の基板20は共にシリコンを主にしてなるため熱膨張率の差が僅かである。よって、熱膨張率差が原因で可動電極14aに加わる応力を低減でき、周囲の温度変化によって電子デバイス30の電気的特性が変動するのを抑制できる。
Further, since both the
また、上記の高温アニールでキャビティ20bの表面に一旦結合した酸素原子や窒素原子は、その後も当該表面から脱離し難いので、キャビティ20b内の真空度が経時変化するのを抑制できる。
In addition, since oxygen atoms and nitrogen atoms once bonded to the surface of the
そして、上記のようにしてキャビティ20b内の真空度が高まると、キャビティ20b内の残留ガスが原因で可動電極14aの振動が減衰するのが防止される。その結果、可動電極14aを含む電子デバイス30のQ値を高い値に維持することができ、ひいては電子デバイス30の高性能化を実現することが可能となる。
When the degree of vacuum in the
本願発明者は、図6(b)のように高温アニールを行うことで、電子デバイス30のQ値がどの程度向上するのかについて調査を行った。
The inventor of the present application investigated how much the Q value of the
その調査では、まず、比較例として、図6(b)の高温アニールを行わないサンプルを作製した。なお、そのサンプルを作製するに際し、図5(c)の工程で各基板11、20を貼り合わせるときのアニール温度は300℃とした。
In the investigation, first, as a comparative example, a sample not subjected to the high temperature annealing shown in FIG. In preparing the sample, the annealing temperature when bonding the
そのサンプルのQ値を測定したところ、70程度の値であった。 When the Q value of the sample was measured, it was about 70.
次に、本実施形態に係るサンプルとして、図6(b)の高温アニールを行ったサンプルを作製した。その高温アニールの条件は、温度が1100℃、処理時間が1時間である。一方、そのサンプルを作製する際、図5(c)の工程で各基板11、20を貼り合わせるときのアニール温度は、比較例と同様に300℃とした。
Next, as a sample according to this embodiment, a sample subjected to the high temperature annealing of FIG. The high temperature annealing conditions are a temperature of 1100 ° C. and a processing time of 1 hour. On the other hand, when producing the sample, the annealing temperature when bonding the
このようにして作製した本実施形態に係るサンプルでは、Q値が3000程度の大きな値を示した。 The sample according to the present embodiment thus produced showed a large Q value of about 3000.
また、不図示のチャンバ内にサンプルを入れ、当該チャンバ内の真空度を変化させながらキャビティ20b内の真空度を測定したところ、比較例における真空度は1000Pa程度であったのに対し、本実施形態ではそれが1Pa以下であった。
Further, when a sample was put in a chamber (not shown) and the degree of vacuum in the
このことから、本実施形態のように図6(a)の工程で高温アニールを行うと、キャビティ20b内の真空度が向上し、電子デバイス30のQ値が増大することが確認された。
From this, it was confirmed that when the high temperature annealing is performed in the process of FIG. 6A as in the present embodiment, the degree of vacuum in the
(第2実施形態)
第1実施形態では、図3(a)に示したように、第1の基板11としてSOI基板を使用した。
(Second Embodiment)
In the first embodiment, as shown in FIG. 3A, an SOI substrate is used as the
これに対し、本実施形態では、以下のようにして二枚のシリコン基材から第1の基板を形成する。 On the other hand, in the present embodiment, the first substrate is formed from two silicon base materials as follows.
図10〜図14は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、第1実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 10 to 14 are cross-sectional views in the course of manufacturing the electronic device according to the present embodiment. In these drawings, the same elements as those described in the first embodiment are denoted by the same reference numerals, and description thereof is omitted below.
まず、図10(a)に示すように、厚さが約200μm〜500μm程度の第1のシリコン基材40を用意し、不図示のレジストパターンを用いたエッチングにより、第1のシリコン基材40にスルーホール40aを形成する。
First, as shown in FIG. 10A, a
続いて、図10(b)に示すように、スルーホール40aの側面を含む第1のシリコン基材40の表面を熱酸化することで、厚さが約500nm〜2000nmの熱酸化膜41を形成する。
Subsequently, as shown in FIG. 10B, the surface of the
次に、図10(c)に示す構造を得るまでの工程について説明する。 Next, steps required until a structure shown in FIG.
まず、第1のシリコン基材40の一方の主面40c側にフォトレジストを塗布し、それを露光、現像して第4のレジストパターン43を形成する。
First, a photoresist is applied to one
そして、第4のレジストパターン43をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜41と第1のシリコン基材40をエッチングし、第1のシリコン基材40に深さが約5μm〜50μm程度の凹部40bを形成する。
Then, while using the fourth resist
その後、第4のレジストパターン43は除去される。
Thereafter, the fourth resist
次いで、図11(a)に示すように、第1のシリコン基材40の一方の主面40c側に対して水酸化処理を行う。
Next, as shown in FIG. 11A, a hydroxylation process is performed on the one
その水酸化処理の条件は特に限定されない。本実施形態では、硫酸と過酸化水素水との混合溶液に主面40c側の熱酸化膜41を曝すことで当該熱酸化膜41を親水化し、その後、純水に熱酸化膜41を曝すことで水酸化処理を行う。
The conditions for the hydroxylation treatment are not particularly limited. In the present embodiment, the
ここで、第1のシリコン基材45に対する処理を一旦終える。
Here, the process for the
次に、図11(b)に示すように、上記の第1のシリコン基材40とは別に200μm〜500μm程度の第2のシリコン基材45を用意する。
Next, as shown in FIG. 11B, a
そして、その第2のシリコン基材45の一方の主面45cに対し、上記の図11(a)と同じようにして水酸化処理を施す。
Then, the one
なお、本実施形態では、図11(a)、(b)のように各基材40、45の各々に対して水酸化処理を行うが、各基材40、45のいずれか一方のみに水酸化処理を行ってもよい。
In this embodiment, as shown in FIGS. 11 (a) and 11 (b), each of the
続いて、図11(c)に示すように、主面40c上の熱酸化膜41と第2のシリコン基材45の主面45c同士が接した状態で、窒素雰囲気中で各基材40、45を1000℃〜1200℃程度の温度でアニールする。
Subsequently, as shown in FIG. 11C, each
このようにすると、既述の水酸化処理により熱酸化膜41の表面と主面45cの各々に結合していたOH基同士が結合してH2Oが遊離し、シリコン原子同士の結合により各基板40、45を直接的に接合することができる。このような接合方法は、直接接合法とも呼ばれる。
In this way, H 2 O is liberated by bonding OH groups to each other which has been coupled to each of the surface and the
ここまでの工程により、第1のシリコン基材40と第2のシリコン基材45とを貼り合わせてなる第1の基板50が作製される。
Through the steps so far, the
次に、図12(a)に示すように、減圧CVD法で第1の基板50の両主面にリンがドープされたポリシリコン膜23を形成し、そのポリシリコン膜23でスルーホール40aを完全に埋め込む。
Next, as shown in FIG. 12A, the
なお、ポリシリコン膜23を形成すべき部位はスルーホール40a内のみであるが、バッチ式の減圧CVD法を使用すると、第1の基板50の両主面が成膜雰囲気に曝され、当該両主面にポリシリコン膜23が形成される。
Note that the portion where the
そのため、本工程を終了した後に、第1のシリコン基材45上の不要なポリシリコン膜23をCMP(Chemical Mechanical Polishing)法により研磨して除去する。
For this reason, after this process is completed, the
その後に、RIEにより第1のシリコン基材45をその途中の厚さまでエッチングする。エッチング後の第1のシリコン基材45の厚さは、次の工程で第1のシリコン基材45に側面が垂直な可動電極45aを櫛歯状に形成し易い厚さ、例えば20μm〜100μmとされる。
After that, the first
次に、図12(b)に示すように、第1のシリコン基材45の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン15を形成する。
Next, as shown in FIG. 12B, a photoresist is applied on the
そして、第1のレジストパターン15をマスクにしながら、エッチングガスとしてSF6を使用するRIE(Reactive Ion Etching)により第1のシリコン基材45をエッチングし、凹部40bの上に複数の可動電極45aを形成する。
Then, using the first resist
本実施形態では、可動電極45aの形成前に凹部40bを形成してあるため、各可動電極45aは、第1のシリコン基材40に拘束されることなく、基板横方向に可動となる。
In the present embodiment, since the
また、各可動電極45aは、第1実施形態の可動電極14a(図9参照)と同様に、ジャイロセンサが回転速度を検出するための電極として使用される。
Further, each
その後に、第1のレジストパターン15を除去する。
Thereafter, the first resist
次いで、図12(c)に示すように、第1の基板50の一方の主面50aに対し、酸素と窒素のいずれかの原子を含むプラズマを照射する。
Next, as shown in FIG. 12C, one
そのプラズマ照射の条件は、第1実施形態の図5(a)の工程におけるのと同じなので、ここでは省略する。 Since the conditions for the plasma irradiation are the same as those in the step of FIG. 5A of the first embodiment, they are omitted here.
このようにプラズマ処理を行うと、主面50aがプラズマ粒子に叩かれて活性化し、当該主面50aにシリコンの未結合手が現れると共に、その主面50aの一部がプラズマ中の酸素原子や窒素原子で終端される。
When the plasma treatment is performed in this manner, the
次に、図13(a)に示す工程について説明する。 Next, the process shown in FIG.
まず、第1実施形態の図5(b)の工程を行った第2の基板20を用意する。
First, the 2nd board |
そして、真空中において、キャビティ20bを可動電極45aに対向させた状態で、第1の基板50の主面50aと第2の基板20の主面20c側の熱酸化膜21とを当接させ、各基板20、50を既述のプラズマ活性化法で貼り合わせる。
Then, in vacuum, with the
第1実施形態で説明したように、このようにプラズマ活性化法を用いると、キャビティ20b内に酸素原子や窒素原子が残留することになる。
As described in the first embodiment, when the plasma activation method is used as described above, oxygen atoms and nitrogen atoms remain in the
その後、窒素雰囲気中において、第1の基板50と第2の基板20とを900℃〜1200℃程度の高温でアニールする。これにより、キャビティ20bに残留する酸素原子や窒素原子が、キャビティ20bや凹部40bに露出するシリコンに結合し、キャビティ20b内の真空度が高まる。
Thereafter, the
更に、そのアニールにより、ポリシリコン膜23中のリンが第1のシリコン基材45に拡散するため、拡散したリンを介してポリシリコン膜23と第1のシリコン基材45とが電気的に良好に接続される。
Furthermore, because the annealing causes phosphorus in the
次いで、図13(b)に示すように、各基板20、50の積層体を上下逆にして、ポリシリコン膜23の上に金属膜25としてチタン膜と金膜とをこの順に形成する。その金属膜25の厚さは、例えば、100nm〜1000nmである。
Next, as shown in FIG. 13B, the laminated body of the
次いで、図14(a)に示すように、上記の金属膜25の上にフォトレジストを塗布し、それを露光、現像して第3のレジストパターン28を形成する。
Next, as shown in FIG. 14A, a photoresist is applied on the
そして、第3のレジストパターン28をマスクにしてポリシリコン膜23と金属膜25とをRIEによりエッチングし、スルーホール40a内のポリシリコン膜23を導電性プラグ23aにすると共に、各膜23、25とを含むパッド27を形成する。
Then, using the third resist
その後に、図14(b)に示すように、第3のレジストパターン28を除去し、本実施形態に係る電子デバイス51の基本構造を完成させる。
Thereafter, as shown in FIG. 14B, the third resist
以上説明した本実施形態においても、第1実施形態と同様に、図13(a)の高温アニールによりキャビティ20b内の真空度が向上し、電子デバイス51のQ値を高めることができる。
Also in the present embodiment described above, as in the first embodiment, the degree of vacuum in the
(第3実施形態)
第1、第2実施形態では、導電性プラグ23aの材料としてポリシリコンを使用した。
(Third embodiment)
In the first and second embodiments, polysilicon is used as the material of the
これに対し、本実施形態では、以下のように導電性プラグの材料として金属を使用する。 On the other hand, in this embodiment, a metal is used as a material for the conductive plug as follows.
図15〜図16は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、図15〜図16において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 15 to 16 are cross-sectional views in the course of manufacturing the electronic device according to this embodiment. 15 to 16, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
最初に、図15(a)に示す工程について説明する。 First, the process shown in FIG.
まず、第1実施形態の図3(a)〜図5(c)の工程を行うことで、真空中で第1の基板11と第2の基板20とをプラズマ活性化法により貼り合わせる。
First, the
そして、第2の基板20のスルーホール20a内にポリシリコン膜を充填することなく、例えば900℃〜1200℃程度の温度で各基板11、20に対して高温アニールを行う。
Then, the high temperature annealing is performed on each of the
第1実施形態で説明したように、上記のようにプラズマ活性化接合法を行ったことでキャビティ20b内には酸素原子や窒素原子が残留するが、本工程のアニールによりこれらの原子がキャビティ20b内のシリコンに結合し、キャビティ20bの真空度が高まる。
As described in the first embodiment, by performing the plasma activated bonding method as described above, oxygen atoms and nitrogen atoms remain in the
但し、その酸素原子や窒素原子の一部はアニール雰囲気内に逃げるため、図15(b)の点線円内に示すように、これらの原子が原因でスルーホール20aの下のシリコン層14上に酸化シリコン膜や窒化シリコン膜等の絶縁膜14xが形成される。
However, since some of the oxygen atoms and nitrogen atoms escape into the annealing atmosphere, as shown in the dotted circle of FIG. 15B, these atoms cause the
このように絶縁膜14xが形成されていると、後でスルーホール20a内に形成する導電性プラグとシリコン層14との間に導通不良を引き起こしてしまう。
When the insulating
そこで、次の工程では、図16(a)に示すように、RIEによりスルーホール20aの下の第1の基板11の主面11aをエッチングし、当該主面11aから絶縁膜14xを除去する。
Therefore, in the next step, as shown in FIG. 16A, the
このエッチングで使用し得るエッチングガスとしては、例えば、CF4、CHF3、及びC2F6のいずれかがある。 As an etching gas that can be used in this etching, for example, any of CF 4 , CHF 3 , and C 2 F 6 is available.
RIEでは、基板側にバイアス電圧を印加することで、プラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。特に、エッチング雰囲気の圧力を低くすると、エッチングの異方性がより顕著となる。 In RIE, by applying a bias voltage to the substrate side, plasmaized etching gas is drawn to the substrate side, so that the etching rate in the vertical direction of the substrate is faster than that in the lateral direction of the substrate, and the above anisotropic Etching can be performed. In particular, when the pressure of the etching atmosphere is lowered, the etching anisotropy becomes more remarkable.
これにより、スルーホール20aの側面に熱酸化膜21を残しながら、絶縁膜14xを選択的に除去できる。
Thereby, the insulating
また、キャビティ20b内の残留ガスが原因で形成された絶縁膜14xの厚さは1nm〜50nm程度であり、熱酸化膜21の厚さよりも薄い。そのため、エッチング時間を調節することで、第2の基板20の他方の主面20d上に絶縁膜21を残しつつ、絶縁膜14xのみを除去することが可能となる。
Further, the thickness of the insulating
続いて、図16(b)に示す断面構造を得るまでの工程について説明する。 Subsequently, steps required until a sectional structure shown in FIG.
まず、スパッタ法で主面20d側の熱酸化膜21上に金属膜としてチタン膜と金膜とをこの順に形成し、その金属膜でスルーホール20aを完全に埋め込む。
First, a titanium film and a gold film are formed in this order as a metal film on the
そして、その金属膜をパターニングすることで、スルーホール20a内に金属膜を導電性プラグ55aとして残しつつ、導電性プラグ55aの上にパッド55bを形成する。そのようにして形成された導電性プラグ55aは、その下のシリコン層14と電気的かつ機械的に接続される。そして、図9を参照して説明したように、隣接する可動電極14a間の容量値がその導電性プラグ55aを介して検出される。
Then, by patterning the metal film, the
なお、その導電性プラグ55aを、図15(a)の高温アニールの前に形成することも考えられる。しかし、導電性プラグ55a中の金等の金属は、シリコンと比較して融点が低いため、図15(a)の高温アニール時に導電性プラグ55aが溶融し、アニールの熱で導電性プラグ55aが変形する等の不都合が生じる。
It is also conceivable that the
よって、導電性プラグ55aの材料として金属を使用する場合には、本実施形態のように、高温アニールをした後に導電性プラグ55aを形成するのが好ましい。
Therefore, when a metal is used as the material of the
以上により、本実施形態に係る電子デバイス58の基本構造が完成する。
As described above, the basic structure of the
上記した本実施形態によれば、図16(b)に示したように、導電性プラグ55aの材料として金属を使用するので、当該材料としてポリシリコンを使用する第1実施形態と比較して、導電性プラグ55aの低抵抗化を図ることができる。
According to the above-described embodiment, as shown in FIG. 16B, since the metal is used as the material of the
しかも、導電性プラグ55aの形成前に、図16(a)のエッチング工程でスルーホール20aの下の絶縁膜14xを除去するため、絶縁膜14xが原因で導電性プラグ55aとシリコン層14との間に接続不良が発生するのを防止できる。
In addition, before the formation of the
更に、図16(a)のエッチング工程では、スルーホール20aの側面や第2の基板20の他方の主面20d上に熱酸化膜21を残すので、導電性プラグ55aが第2の基板20に接触して隣接する二つの導電性プラグ55a同士が電気的に短絡するのを防止できる。
Further, in the etching process of FIG. 16A, the
(第4実施形態)
本実施形態においても、第3実施形態と同様に、導電性プラグの材料として金属を使用する。但し、本実施形態では、その導電性プラグを埋め込むスルーホールの形成工程が第3実施形態と異なる。
(Fourth embodiment)
Also in this embodiment, a metal is used as a material for the conductive plug, as in the third embodiment. However, in the present embodiment, the process for forming a through hole for embedding the conductive plug is different from that in the third embodiment.
図17〜図19は、本実施形態に係る電子デバイスの製造途中の断面図である。 17 to 19 are cross-sectional views in the course of manufacturing the electronic device according to the present embodiment.
最初に、図17(a)に示す工程について説明する。 First, the process shown in FIG.
まず、第1実施形態の図5(c)の工程と同様に、第1の基板11と第2の基板20との積層体に対し、窒素雰囲気中でプラズマ活性化接合法のためのアニールを行う。そのアニールの温度は、例えば、200℃〜400℃程度である。
First, similarly to the process of FIG. 5C of the first embodiment, the laminated body of the
但し、本実施形態では、第1実施形態と異なり、本工程を行う際には第2の基板20にまだスルーホール20aが形成されていない。
However, in the present embodiment, unlike the first embodiment, the through
次いで、図17(b)に示すように、第1実施形態の図6(b)におけるのと同じ条件を用い、各基板11、20に対して900℃〜1200℃で高温アニールを行い、キャビティ20b内の真空度を高める。
Next, as shown in FIG. 17B, high-temperature annealing is performed on each of the
続いて、図18(a)に示すように、不図示のレジストパターンをマスクにするRIEにより第2の基板20をドライエッチングし、シリコン層14の上の第2の基板20にスルーホール20aを形成する。
Subsequently, as shown in FIG. 18A, the
その後に、シランガス又はTEOSガスを成膜ガスとするCVD法を用いて、スルーホール20aの側面と底面、及び熱酸化膜21の上に、絶縁膜60として酸化シリコン膜を500nm〜3000nm程度の厚さに形成する。
Thereafter, a silicon oxide film as an insulating
次いで、図18(b)に示すように、RIEにより絶縁膜60を異方的にエッチングすることで、熱酸化膜21上とスルーホール20aの底面から絶縁膜60を除去し、スルーホール20aの側面のみに絶縁膜60を残す。
Next, as shown in FIG. 18B, the insulating
そのエッチングで使用するエッチングガスは特に限定されない。本実施形態では、CF4、CHF3、及びC2F6のいずれかをエッチングガスとして使用する。 The etching gas used for the etching is not particularly limited. In this embodiment, any of CF 4 , CHF 3 , and C 2 F 6 is used as an etching gas.
RIEでは、基板側にバイアス電圧を印加することでプラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。 In RIE, the etching gas that has been turned into plasma by drawing a bias voltage on the substrate side is drawn to the substrate side, so that the etching rate in the vertical direction of the substrate is faster than that in the lateral direction of the substrate, and the above anisotropic Etching can be performed.
更に、本工程では、第2の基板20の他方の主面20d上に熱酸化膜21を残しながら、スルーホール20aの下の絶縁膜60が完全に除去されるようなエッチング時間を採用する。
Further, in this step, an etching time is employed such that the insulating
その後、図19に示すように、第3実施形態の図16(b)と同じ工程を行うことで、シリコン層14と電気的かつ機械的に接続される導電性プラグ55aをスルーホール20a内に形成すると共に、導電性プラグ55a上にパッド55bを形成する。
After that, as shown in FIG. 19, the same process as FIG. 16B of the third embodiment is performed, so that the
その導電性プラグ55aとパッド55bの材料としては、シリコンよりも電気抵抗が低い金属材料を使用するのが好ましい。本実施形態では、第3実施形態と同様に、スパッタ法でチタン膜と金膜とをこの順に積層することで導電性プラグ55aとパッド55bとを形成する。
As a material for the
また、第3実施形態で説明したように、図17(b)の高温アニールを行った後に金属性の導電性プラグ55aとパッド55bとを形成することで、高温アニール時に導電性プラグ55a等の金属材料が溶融するのを防止できる。
Further, as described in the third embodiment, the metallic
以上により、本実施形態に係る電子デバイス65の基本構造が完成する。
Thus, the basic structure of the
上記した本実施形態においても、第3実施形態と同様に、導電性プラグ55aの材料として金属材料を使用するため、導電性プラグ55aの低抵抗化が可能となる。
Also in the present embodiment described above, since a metal material is used as the material of the
また、スルーホール20aの側面に絶縁膜60を残すことで、導電性プラグ55aと第2の基板20とが直接接触するのを防止し、隣り合う導電性プラグ55a同士が第2の基板20を介して電気的に接続されるのを抑制できる。
Further, by leaving the insulating
上記で説明した各実施形態に関し、更に以下の付記を開示する。 With respect to each embodiment described above, the following additional notes are disclosed.
(付記1) シリコンを含む第1の基板の一方の主面側に可動部を形成する工程と、
シリコンを含む第2の基板の一方の主面側にキャビティを形成する工程と、
前記第1の基板と前記第2の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、
前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第1の基板と前記第2の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第2の基板で封止する工程と、
前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第1の基板と前記第2の基板をアニールする工程と、
を有することを特徴とする電子デバイスの製造方法。
(Additional remark 1) The process of forming a movable part in one main surface side of the 1st board | substrate containing silicon,
Forming a cavity on one main surface side of the second substrate containing silicon;
Irradiating the main surface of at least one of the first substrate and the second substrate with plasma containing either oxygen or nitrogen atoms;
After irradiating the plasma, the main surfaces of the first substrate and the second substrate are bonded together in a vacuum in a state where the cavity is opposed to the movable part. Sealing the movable part with the second substrate while maintaining a vacuum,
Annealing the first substrate and the second substrate to a temperature equal to or higher than a temperature at which silicon and the atoms react after the sealing;
A method for manufacturing an electronic device, comprising:
(付記2) 前記第2の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後であり、かつ、前記第1の基板と第2の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、
前記第1の基板と前記第2の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする付記1に記載の電子デバイスの製造方法。
(Appendix 2) Forming a through hole in the second substrate;
Forming a thermal oxide film on a side surface of the through hole;
A step of filling the through hole with a silicon film after the thermal oxide film is formed and after joining the first substrate and the second substrate;
The method of manufacturing an electronic device according to
(付記3) 前記シリコン膜は、不純物を含むことを特徴とする付記2に記載の電子デバイスの製造方法。
(Additional remark 3) The said silicon film contains an impurity, The manufacturing method of the electronic device of
(付記4) 前記第2の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記第1の基板と前記第2の基板とをアニールする工程の後、前記スルーホールの下の前記第1の基板の前記一方の主面を異方的にエッチングする工程と、
前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記1に記載の電子デバイスの製造方法。
(Appendix 4) Forming a through hole in the second substrate;
Forming a thermal oxide film on a side surface of the through hole;
After the step of annealing the first substrate and the second substrate, anisotropically etching the one main surface of the first substrate under the through hole;
And a step of forming a conductive plug connected to the one main surface of the first substrate by embedding a metal film in the through hole after the etching. The manufacturing method of the electronic device of description.
(付記5) 前記第1の基板と前記第2の基板とをアニールする工程の後、前記第2の基板にスルーホールを形成する工程と、
前記スルーホールの側面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記1に記載の電子デバイスの製造方法。
(Supplementary Note 5) After the step of annealing the first substrate and the second substrate, a step of forming a through hole in the second substrate;
Forming an insulating film on a side surface of the through hole;
And forming a conductive plug connected to the one main surface of the first substrate by embedding a metal film in the through hole after forming the insulating film. The manufacturing method of the electronic device of
(付記6) 前記絶縁膜を形成する工程は、
前記第2の基板の他方の主面に熱酸化膜を形成する工程と、
前記熱酸化膜の上、前記スルーホールの前記側面、及び該スルーホールの底面に前記絶縁膜を形成する工程と、
前記絶縁膜を異方的にエッチングすることにより、前記スルーホールの底面と前記熱酸化膜の上から前記絶縁膜を除去し、前記スルーホールの側面にのみ前記絶縁膜を残す工程とを更に有することを特徴とする付記5に記載の電子デバイスの製造方法。
(Additional remark 6) The process of forming the said insulating film,
Forming a thermal oxide film on the other main surface of the second substrate;
Forming the insulating film on the thermal oxide film, on the side surface of the through hole, and on the bottom surface of the through hole;
And further removing the insulating film from the bottom surface of the through hole and the thermal oxide film by anisotropically etching the insulating film, leaving the insulating film only on the side surface of the through hole. The method for manufacturing an electronic device according to
(付記7) 前記可動部を形成する工程は、
第1のシリコン基材の主面に凹部を形成する工程と、
前記第1のシリコン基材の前記主面と、第2のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、
前記第1のシリコン基材と前記第2のシリコン基材の各々の前記主面同士が接した状態で、該第1のシリコン基材と該第2のシリコン基板とを加熱して貼り合わせることにより、前記第1の基板を作製する工程と、
前記第1の基板を作製した後、前記凹部の上の前記第2のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする付記1〜6のいずれかに記載の電子デバイスの製造方法。
(Appendix 7) The step of forming the movable part includes
Forming a recess in the main surface of the first silicon substrate;
Performing a hydroxylation treatment on at least one of the main surface of the first silicon substrate and the main surface of the second silicon substrate;
The first silicon base material and the second silicon substrate are heated and bonded together in a state where the main surfaces of the first silicon base material and the second silicon base material are in contact with each other. To produce the first substrate,
The method according to any one of
(付記8) 前記可動部を形成する工程において、可動部として可動電極を形成することを特徴とする付記1〜7のいずれかに記載の電子デバイスの製造方法。 (Additional remark 8) The manufacturing method of the electronic device in any one of Additional remark 1-7 characterized by forming a movable electrode as a movable part in the process of forming the said movable part.
(付記9) 前記第1の基板と前記2の基板とをアニールする工程において、該第1の基板と該第2の基板とを1000℃以上1200℃以下の温度に加熱することを特徴とする付記1〜8のいずれかに記載の電子デバイスの製造方法。 (Supplementary Note 9) In the step of annealing the first substrate and the second substrate, the first substrate and the second substrate are heated to a temperature of 1000 ° C. to 1200 ° C. The manufacturing method of the electronic device in any one of appendix 1-8.
(付記10) 前記可動部を前記第2の基板で封止する工程は、前記第1の基板と前記第2の基板とを加熱しながら行うことを特徴とする付記1〜9のいずれかに記載の電子デバイスの製造方法。
(Supplementary note 10) In any one of
1…SOI基板、2…支持基板、3…絶縁膜、4…シリコン層、4a…可動電極、5…ガラス基板、5a…キャビティ、5b…スルーホール、6…導電性プラグ、9、30、51、58、65…電子デバイス、11…第1の基板、11a…一方の主面、12…支持基板、13…絶縁膜、14…シリコン層、14a…可動電極、14b…固定電極、14c…可動電極、14d…固定電極、14x…絶縁膜、15…第1のレジストパターン、20…第2の基板、20a…スルーホール、20b…キャビティ、20c…一方の主面、20d…他方の主面、21…熱酸化膜、23…ポリシリコン膜、23a…導電性プラグ、24…第2のレジストパターン、25…金属膜、28…第3のレジストパターン、40…第1のシリコン基材、40a…スルーホール、40b…凹部、40c…一方の主面、41…熱酸化膜、43…第4のレジストパターン、45…第2のシリコン基材、45c…一方の主面、50…第1の基板、50a…一方の主面、55a…導電性プラグ、55b…パッド、60…絶縁膜。
DESCRIPTION OF
Claims (5)
シリコンを含む第2の基板の一方の主面側にキャビティを形成する工程と、
前記第1の基板と前記第2の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、
前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第1の基板と前記第2の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第2の基板で封止する工程と、
前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第1の基板と前記第2の基板をアニールする工程と、
を有することを特徴とする電子デバイスの製造方法。 Forming a movable part on one main surface side of the first substrate containing silicon;
Forming a cavity on one main surface side of the second substrate containing silicon;
Irradiating the main surface of at least one of the first substrate and the second substrate with plasma containing either oxygen or nitrogen atoms;
After irradiating the plasma, the main surfaces of the first substrate and the second substrate are bonded together in a vacuum in a state where the cavity is opposed to the movable part. Sealing the movable part with the second substrate while maintaining a vacuum,
Annealing the first substrate and the second substrate to a temperature equal to or higher than a temperature at which silicon and the atoms react after the sealing;
A method for manufacturing an electronic device, comprising:
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後であり、かつ、前記第1の基板と第2の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、
前記第1の基板と前記第2の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする請求項1に記載の電子デバイスの製造方法。 Forming a through hole in the second substrate;
Forming a thermal oxide film on a side surface of the through hole;
A step of filling the through hole with a silicon film after the thermal oxide film is formed and after joining the first substrate and the second substrate;
The method for manufacturing an electronic device according to claim 1, wherein the step of annealing the first substrate and the second substrate is performed after the step of filling the through hole with the silicon film.
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記第1の基板と前記第2の基板とをアニールする工程の後、前記スルーホールの下の前記第1の基板の前記一方の主面を異方的にエッチングする工程と、
前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項1に記載の電子デバイスの製造方法。 Forming a through hole in the second substrate;
Forming a thermal oxide film on a side surface of the through hole;
After the step of annealing the first substrate and the second substrate, anisotropically etching the one main surface of the first substrate under the through hole;
The method further comprises a step of forming a conductive plug connected to the one main surface of the first substrate by embedding a metal film in the through hole after the etching. 2. A method for producing an electronic device according to 1.
前記スルーホールの側面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項1に記載の電子デバイスの製造方法。 After the step of annealing the first substrate and the second substrate, forming a through hole in the second substrate;
Forming an insulating film on a side surface of the through hole;
And forming a conductive plug connected to the one main surface of the first substrate by embedding a metal film in the through hole after forming the insulating film. The method for manufacturing an electronic device according to claim 1.
第1のシリコン基材の主面に凹部を形成する工程と、
前記第1のシリコン基材の前記主面と、第2のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、
前記第1のシリコン基材と前記第2のシリコン基材の各々の前記主面同士が接した状態で、該第1のシリコン基材と該第2のシリコン基板とを加熱して貼り合わせることにより、前記第1の基板を作製する工程と、
前記第1の基板を作製した後、前記凹部の上の前記第2のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする請求項1乃至請求項4のいずれか1項に記載の電子デバイスの製造方法。 The step of forming the movable part includes
Forming a recess in the main surface of the first silicon substrate;
Performing a hydroxylation treatment on at least one of the main surface of the first silicon substrate and the main surface of the second silicon substrate;
The first silicon base material and the second silicon substrate are heated and bonded together in a state where the main surfaces of the first silicon base material and the second silicon base material are in contact with each other. To produce the first substrate,
5. The method according to claim 1, further comprising: forming the movable portion on the second silicon base material on the concave portion after the first substrate is manufactured. The manufacturing method of the electronic device as described in a term.
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