JP2012174900A - Method of manufacturing semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To improve adhesion force between an NCP and a wiring substrate in a semiconductor device having a configuration in which the NCP is arranged between a semiconductor chip and the wiring substrate.SOLUTION: First of all, a wiring substrate 1-1 is prepared. On one side of the wiring substrate 1-1, an insulating film 10 having an opening corresponding to a mounting area of a semiconductor chip is formed. The opening exposes a connection pad 7 to which an electrode pad of a principal surface of the semiconductor chip is connected, and a wiring pattern 8 connected to the connection pad 7. Next, a coating material 12 is sprayed onto a surface of the wiring pattern 8 and a base material surface of the wiring substrate 1, which exist at a location except the connection pad 7 in the opening. Adhesion force between the coating material 12 and an NCP 11 is stronger than that between the NCP 11 and the surface of the wiring pattern 8. Next, the NCP 11 is applied on the whole area of the opening where the semiconductor chip is to be mounted. Next, the semiconductor chip 2 is bonded to the wiring substrate 1 via the NCP 11 while electrically connecting the electrode pad 5 of the semiconductor chip 2 and the connection pad 7 of the wiring substrate 1 by a flip-chip mounting method.

Description

本発明は、配線が形成された配線基板の主面に非導電性接着材を介して半導体チップをフリップチップ実装方式で搭載してなる半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device in which a semiconductor chip is mounted on a main surface of a wiring board on which wiring is formed via a non-conductive adhesive by a flip chip mounting method.

主面に、半導体チップの電極パッドが接続される接続パッドを含む配線パターンが形成された配線基板を用意し、該配線基板の主面に半導体チップをフリップチップ実装方式で搭載する半導体装置の製造方法が知られている。この半導体装置の製造方法に関して、特許文献１には、半導体チップが搭載される側の面に該半導体チップが搭載される領域を取り囲むようにソルダーレジストが形成されている配線基板を用いて、フリップチップ実装を行う技術が開示されている。   Manufacturing a semiconductor device in which a wiring substrate having a wiring pattern including connection pads to which electrode pads of a semiconductor chip are connected is formed on the main surface, and the semiconductor chip is mounted on the main surface of the wiring substrate by a flip chip mounting method The method is known. With respect to this method of manufacturing a semiconductor device, Patent Document 1 discloses a flip-flop using a wiring substrate in which a solder resist is formed so as to surround a region on which a semiconductor chip is mounted on a surface on which the semiconductor chip is mounted. A technique for mounting a chip is disclosed.

このような配線基板のチップ搭載領域には接続パッドの他に配線が露出されているため、配線基板のチップ搭載領域と半導体チップとの間にＮＣＰ（Non Conductive Paste）を配することがよくある。   Since wiring is exposed in addition to the connection pads in the chip mounting area of such a wiring board, an NCP (Non Conductive Paste) is often disposed between the chip mounting area of the wiring board and the semiconductor chip. .

特開平０９−８２７６０号公報Japanese Patent Laid-Open No. 09-82760

上記の配線基板に搭載される半導体チップが、メモリチップのように、該半導体チップの主面の中央領域に複数の電極パッドが配列されたものである場合には、該半導体チップの中央領域の電極パッドに対応して、配線基板上の接続パッドも中央領域に列状に配置される。このため、配線基板のチップ搭載領域の配線パターンは配線基板中央領域の接続パッドに向かって延びることとなり、チップ搭載領域内で配線が密集する領域が出来るという問題がある。   When the semiconductor chip mounted on the wiring board is a semiconductor chip in which a plurality of electrode pads are arranged in the central area of the main surface of the semiconductor chip, like the memory chip, Corresponding to the electrode pads, the connection pads on the wiring board are also arranged in a row in the central region. For this reason, the wiring pattern in the chip mounting area of the wiring board extends toward the connection pad in the central area of the wiring board, and there is a problem in that an area where wirings are densely formed in the chip mounting area.

また、配線パターンは一般に、Ｃｕ層にＮｉ/Ａｕのメッキ層が形成されている。このため、配線基板のチップ搭載領域と半導体チップとの間に配されたＮＣＰに接触する面がＡｕとなる。ＮＣＰとＡｕの密着力はＮＣＰと配線基板材料の密着力に比べて劣っている。なお、「密着力」とは、接着した２つの部材間の密着状態を維持するのに必要な力をいい、密着力が小さいほど２つの部材間が剥がれやすくなる。   In general, the wiring pattern has a Cu / Ni plating layer formed on the Cu layer. For this reason, the surface in contact with the NCP disposed between the chip mounting region of the wiring board and the semiconductor chip is Au. The adhesion between NCP and Au is inferior to that between NCP and wiring board material. The “adhesion force” refers to a force necessary to maintain a contact state between two bonded members. The smaller the contact force, the easier the two members are peeled off.

以上の事から、配線基板におけるＮＣＰの塗布面積に対してＡｕメッキ配線の占有率が高くなればなるほど、半導体装置の信頼性試験などでの高温付加時に、配線が密集する領域のＮＣＰとＡｕの界面で剥離が発生するおそれがある。   From the above, the higher the occupancy ratio of the Au-plated wiring with respect to the NCP coating area on the wiring board, the higher the NCP and Au in the area where the wirings are denser when a high temperature is applied in the reliability test of the semiconductor device. Peeling may occur at the interface.

このようなＮＣＰの剥離は半導体装置の信頼性を低下させる。   Such peeling of the NCP reduces the reliability of the semiconductor device.

本発明による半導体装置の製造方法の一つの態様は、以下の工程を含む。   One embodiment of a method for manufacturing a semiconductor device according to the present invention includes the following steps.

まず、半導体チップを搭載するための配線基板であり、少なくとも片面に、該半導体チップを搭載する領域に対応させた開口部を有する絶縁膜が形成され、該開口部が、該半導体チップの主面の電極パッドが接続される接続パッドと該接続パッドに繋がる配線パターンとを露出させている、配線基板を用意する。   First, a wiring substrate for mounting a semiconductor chip, an insulating film having an opening corresponding to a region for mounting the semiconductor chip is formed on at least one surface, and the opening is a main surface of the semiconductor chip. A wiring board is prepared in which a connection pad to which the electrode pad is connected and a wiring pattern connected to the connection pad are exposed.

続いて、上記の開口部内の接続パッドを除いた場所にある、配線パターンの表面にコート材層を形成する。このコート材は、非導電性ペースト（ＮＣＰ）に対する密着力が該非導電性ペーストと前記配線パターンの表面との密着力よりも優れたものである。   Subsequently, a coating material layer is formed on the surface of the wiring pattern at a location excluding the connection pads in the opening. This coating material has better adhesion to non-conductive paste (NCP) than adhesion between the non-conductive paste and the surface of the wiring pattern.

さらに、上記の開口部の、半導体チップを搭載する領域全体に、前記非導電性ペーストを塗布する。   Further, the non-conductive paste is applied to the entire region of the opening where the semiconductor chip is mounted.

その後、フリップチップ実装方式で半導体チップの電極パッドと配線基板の接続パッドとを電気接続しながら、半導体チップを配線基板に非導電性ペーストを介して接合する。   Thereafter, the semiconductor chip is bonded to the wiring board via a non-conductive paste while the electrode pads of the semiconductor chip and the connection pads of the wiring board are electrically connected by a flip chip mounting method.

このような製造方法によれば、フリップチップ実装前に、配線基板におけるチップ搭載領域の配線パターンの表面に上記のコート材層（例えばソルダーレジスト）を設けたことにより、配線基板とＮＣＰとの密着力が従来技術よりも向上する。結果、完成した半導体装置への加熱付加時において配線基板とＮＣＰとの剥離を抑制することができる。   According to such a manufacturing method, the above-described coating material layer (for example, a solder resist) is provided on the surface of the wiring pattern in the chip mounting area of the wiring board before flip chip mounting, so that the wiring board and the NCP are in close contact with each other. Power is improved over the prior art. As a result, peeling between the wiring board and the NCP can be suppressed when heating is applied to the completed semiconductor device.

さらに詳述すると、例えばガラスエポキシ配線基板におけるチップ搭載領域の配線パターンの表面が、Ａｕのメッキ層で形成されている場合がある。この表面の材質は、ＮＣＰとガラスエポキシ配線基板との密着力に比べてＮＣＰとの密着力が劣る。また、回路面の中央領域に電極パッドが列状に配設されているＤＲＡＭチップ等の半導体チップが搭載される配線基板では、該電極パッドに対応する接続パッドが列状に並び、これらの接続パッドに向かって配線パターンが延びるので、Ａｕメッキ配線の密集箇所が出来やすい。このＡｕ密集箇所はチップ搭載領域内でＮＣＰとの密着性が相対的に低い所となる。以上の事を踏まえて、フリップチップ実装前に、チップ搭載領域の配線パターン上にソルダーレジストのコート材を付与しておくと、Ａｕ密集箇所とＮＣＰとの密着力を増すことができる。   More specifically, for example, the surface of the wiring pattern in the chip mounting area of the glass epoxy wiring board may be formed of an Au plating layer. The material of this surface is inferior in adhesion to NCP compared to adhesion between NCP and glass epoxy wiring board. In addition, in a wiring board on which a semiconductor chip such as a DRAM chip in which electrode pads are arranged in a row in the central region of the circuit surface is mounted, connection pads corresponding to the electrode pads are arranged in rows and these connections are made Since the wiring pattern extends toward the pad, it is easy to form densely packed Au-plated wiring. This Au dense spot is a place where the adhesion with the NCP is relatively low in the chip mounting region. In consideration of the above, if a solder resist coating material is applied on the wiring pattern in the chip mounting area before flip chip mounting, the adhesion between the Au dense portion and the NCP can be increased.

したがって、本発明によれば、フリップチップ実装方式で配線基板上に電気接続された半導体チップとその配線基板との間に非導電性ペースト（ＮＣＰ）を配した態様の半導体装置に関して、ＮＣＰと配線基板の密着力が従来よりも高いものを提供することができる。   Therefore, according to the present invention, the NCP and the wiring are related to the semiconductor device in which the non-conductive paste (NCP) is disposed between the semiconductor chip electrically connected on the wiring board by the flip chip mounting method and the wiring board. It is possible to provide a substrate having a higher adhesion than the conventional one.

本発明の第一実施例による半導体装置の組立工程の様子を示した断面図。Sectional drawing which showed the mode of the assembly process of the semiconductor device by 1st Example of this invention. 図１の（ａ）の段階における半導体基板の製品形成部の平面図。The top view of the product formation part of the semiconductor substrate in the step of Fig.1 (a). 本発明の第一実施例による半導体装置の組立工程の様子を示した断面図。Sectional drawing which showed the mode of the assembly process of the semiconductor device by 1st Example of this invention. 本発明の第一実施例による半導体装置の組立工程の様子を示した断面図。Sectional drawing which showed the mode of the assembly process of the semiconductor device by 1st Example of this invention. 本発明の第二実施例による半導体装置の組立工程の様子を示した断面図。Sectional drawing which showed the mode of the assembly process of the semiconductor device by the 2nd Example of this invention. 本発明の第二実施例による半導体装置の組立工程の様子を示した断面図。Sectional drawing which showed the mode of the assembly process of the semiconductor device by the 2nd Example of this invention. 本発明の第二実施例による半導体装置の組立工程の様子を示した断面図。Sectional drawing which showed the mode of the assembly process of the semiconductor device by the 2nd Example of this invention. 本発明の第三実施例による半導体装置の製造方法を示す平面図。The top view which shows the manufacturing method of the semiconductor device by the 3rd Example of this invention. 本発明の第三実施例による半導体装置の製造方法を示す平面図。The top view which shows the manufacturing method of the semiconductor device by the 3rd Example of this invention.

（実施例１）
図１、図３及び図４は、本発明の第一実施例による半導体装置の組立工程の様子を断面図で示している。図２は図１の（ａ）の段階における半導体基板の製品形成部の平面図を示している。 Example 1
1, FIG. 3 and FIG. 4 are cross-sectional views showing the process of assembling the semiconductor device according to the first embodiment of the present invention. FIG. 2 is a plan view of the product forming portion of the semiconductor substrate at the stage of FIG.

まず、本実施例で製造される半導体装置について説明する。完成した半導体装置は、図４（ｃ）に示されているとおり、配線基板１と、配線基板１の第一面に搭載された半導体チップ２と、配線基板１の第一面側において半導体チップ２を封止する封止樹脂３と、配線基板１の第一面とは反対側の第二面に搭載された外部端子である半田ボール４と、を有する。   First, the semiconductor device manufactured in this example will be described. As shown in FIG. 4C, the completed semiconductor device includes a wiring substrate 1, a semiconductor chip 2 mounted on the first surface of the wiring substrate 1, and a semiconductor chip on the first surface side of the wiring substrate 1. 2 and a solder ball 4 which is an external terminal mounted on the second surface opposite to the first surface of the wiring substrate 1.

配線基板１は、基板面内にマトリックス状に区画された複数の製品形成部を有する略矩形の配線基板（以下、配線母基板と呼ぶ。）を製品形成部毎に分割して個片化したものである。   The wiring board 1 is divided into individual pieces by dividing a substantially rectangular wiring board (hereinafter referred to as a wiring mother board) having a plurality of product forming portions partitioned in a matrix on the substrate surface. Is.

半導体チップ２の主面には回路（不図示）が形成され、該回路は該主面の中央領域に複数の電極パッド５を配置している。配線基板１の第一面には、半導体チップ２の電極パッド５がスタッドバンプ６を介して電気接続される接続パッド７を含む配線パターン８が形成されている。一方、配線基板１の第二面には、半田ボール４を搭載するランド９が形成されている。接続パッド７とこれに対応するランド９とは、配線基板１の内部に形成された配線を介して電気的に接続されている。   A circuit (not shown) is formed on the main surface of the semiconductor chip 2, and the circuit has a plurality of electrode pads 5 arranged in a central region of the main surface. On the first surface of the wiring substrate 1, a wiring pattern 8 including a connection pad 7 to which the electrode pad 5 of the semiconductor chip 2 is electrically connected via the stud bump 6 is formed. On the other hand, lands 9 on which the solder balls 4 are mounted are formed on the second surface of the wiring board 1. The connection pad 7 and the land 9 corresponding to the connection pad 7 are electrically connected via a wiring formed inside the wiring board 1.

配線基板１の第一面は、半導体チップ２を搭載する領域を取り囲むようにソルダーレジストなどの絶縁膜１０で被覆され、配線基板１の第二面のランド９を除いた領域も絶縁膜１０で被覆されている。   The first surface of the wiring substrate 1 is covered with an insulating film 10 such as a solder resist so as to surround the region where the semiconductor chip 2 is mounted, and the region excluding the land 9 on the second surface of the wiring substrate 1 is also an insulating film 10. It is covered.

半導体チップ２は、いわゆるフリップチップ実装方式で配線基板１の第一面に電気接続されるとともに、接着部材１１を介して配線基板１の第一面に接着されている。   The semiconductor chip 2 is electrically connected to the first surface of the wiring substrate 1 by a so-called flip-chip mounting method, and is bonded to the first surface of the wiring substrate 1 via an adhesive member 11.

接着部材１１としては、ＮＣＰが用いられる。ＮＣＰには通常、エポキシ樹脂が使用される。また、配線基板１の配線パターン８と接着部材１１との界面には、ソルダーレジストからなるコート材１２が存在する。このコート材１２はＮＣＰとの密着力がＮＣＰと配線パターン８の表面との密着力よりも優れたものである。   As the adhesive member 11, NCP is used. An epoxy resin is usually used for the NCP. A coating material 12 made of a solder resist is present at the interface between the wiring pattern 8 of the wiring substrate 1 and the adhesive member 11. The coating material 12 has an adhesion strength with NCP superior to that with NCP and the surface of the wiring pattern 8.

このような態様の半導体装置を製造するため、本願は、以下に説明する材料を用いた作り方を提案する。この方法によれば、従来技術よりも加熱付加に耐えられる製品が得られる。   In order to manufacture such a semiconductor device, the present application proposes a manufacturing method using the materials described below. According to this method, a product that can withstand heating is obtained as compared with the prior art.

まず、図１（ａ）に示すような配線母基板１−１が準備される。   First, a wiring mother board 1-1 as shown in FIG.

配線母基板１−１は、基板面内にマトリックス状に区画された複数の製品形成部１３（切断後に配線基板１となる部分）を有しており、それぞれの製品形成部１３間の境界には、製品形成部１３毎に分割する際のダイシングライン１４が設けられている。配線母基板１−１は、例えば０．１４ｍｍ厚のガラスエポキシ配線基板である。配線母基板１−１は、図１（ａ）に示すように、絶縁基材の上下面に所定の配線パターン８を形成し、配線パターン８を部分的に絶縁膜１０、例えばソルダーレジストで被覆してなる。   The wiring mother board 1-1 has a plurality of product forming portions 13 (parts that become the wiring substrate 1 after cutting) partitioned in a matrix form on the substrate surface, and at the boundaries between the respective product forming portions 13. Are provided with a dicing line 14 for dividing each product forming portion 13. The wiring mother board 1-1 is a glass epoxy wiring board having a thickness of 0.14 mm, for example. As shown in FIG. 1A, the wiring mother board 1-1 is formed with predetermined wiring patterns 8 on the upper and lower surfaces of an insulating base material, and the wiring patterns 8 are partially covered with an insulating film 10, for example, a solder resist. Do it.

それぞれの製品形成部１３について言うと、図２に示すように、配線基板１の第一面側の絶縁膜（ソルダーレジスト）１０には、半導体チップが搭載される領域（以下、チップ搭載領域と称す）Ｘに対応して開口部１０ａが形成されている。開口部１０ａからは、複数の接続パッド７と、各接続パッド７に繋がった配線パターン８が露出されている。また、配線基板１の第二面側の絶縁膜（ソルダーレジスト）１０から露出された部位にはランド９が配置されている。ランド９は配線基板１の第二面側に格子状に配置されている。   Speaking of each product forming section 13, as shown in FIG. 2, the insulating film (solder resist) 10 on the first surface side of the wiring board 1 has a region where a semiconductor chip is mounted (hereinafter referred to as a chip mounting region and a chip mounting region). An opening 10a is formed corresponding to X. A plurality of connection pads 7 and a wiring pattern 8 connected to each connection pad 7 are exposed from the opening 10a. A land 9 is disposed in a portion exposed from the insulating film (solder resist) 10 on the second surface side of the wiring board 1. The lands 9 are arranged in a grid pattern on the second surface side of the wiring board 1.

接続パッド７とこれに対応するランド９とは、それぞれ配線パターン８および貫通ビア１５により電気的に接続されている。配線パターン８は、例えばＣｕの導体層から構成されており、この導体層の表面にはＮｉ/Ａｕのメッキ層が形成されている。   The connection pad 7 and the land 9 corresponding thereto are electrically connected by the wiring pattern 8 and the through via 15, respectively. The wiring pattern 8 is composed of, for example, a Cu conductor layer, and a Ni / Au plating layer is formed on the surface of the conductor layer.

上記のような配線母基板１−１を用意した後、図３（ａ）に示すように、配線母基板１−１の、接続パッド７が形成されている側の面にマスク１６を配置する。マスク１６には、絶縁膜１０の開口部１０ａに対応して開口１６ａが形成されている。開口１６ａは、絶縁膜１０の開口部１０ａ内の配線パターン６を露出するように形成されているが、接続パッド７はマスク１６の一部によって覆われている。   After preparing the wiring mother board 1-1 as described above, as shown in FIG. 3A, a mask 16 is arranged on the surface of the wiring mother board 1-1 on the side where the connection pads 7 are formed. . An opening 16 a is formed in the mask 16 corresponding to the opening 10 a of the insulating film 10. The opening 16 a is formed so as to expose the wiring pattern 6 in the opening 10 a of the insulating film 10, but the connection pad 7 is covered with a part of the mask 16.

そして、図３（ｂ）に示すように、マスク１６の開口１６ａと絶縁膜１０の開口部１０ａの両方から露出された領域に、例えばスプレーディスペンサのような噴射機構１７によって、フィラーを含むソルダーレジストからなるコート材１２をまばらに吹き付ける。いわゆるスプレーコート法が採用される。コート材１２の層の厚さは絶縁膜（ソルダーレジスト）１０の厚さより薄くされている。   Then, as shown in FIG. 3B, a solder resist containing a filler is applied to the region exposed from both the opening 16a of the mask 16 and the opening 10a of the insulating film 10 by an injection mechanism 17 such as a spray dispenser. The coating material 12 consisting of is sprayed sparsely. A so-called spray coating method is employed. The thickness of the layer of the coating material 12 is made thinner than the thickness of the insulating film (solder resist) 10.

このコート材１２としては、所定の大きさ、例えば１０μｍ以上の粒径のフィラーが除去されたソルダーレジストが使用される。ソルダーレジストに含まれているフィラーの粒径が所定の大きさ以下になるように、例えばメッシュ材料で該ソルダーレジストを漉すことで、所定の大きさ以上のフィラーを除去する。   As the coating material 12, a solder resist from which a filler having a predetermined size, for example, a particle diameter of 10 μm or more is removed is used. The filler having a predetermined size or more is removed by, for example, rubbing the solder resist with a mesh material so that the particle size of the filler contained in the solder resist is a predetermined size or less.

これにより、所定の大きさ以上のフィラーはソルダーレジスト内に混在しなくなるとともに、ソルダーレジスト内のフィラー粒径のばらつきも低減できる。コート材１２に含まれるフィラーの粒径を、フリップチップ実装時の配線基板と半導体チップとの間隔より小さいものに制限できるため、フリップチップ実装時にコート材１２が半導体チップと接触するリスクを低減できる。なお、上記の「粒径」とは、ふるい分け法によって測定したふるいの目開きで表したものをいう。   As a result, fillers of a predetermined size or larger are not mixed in the solder resist, and variation in filler particle size in the solder resist can be reduced. Since the particle size of the filler contained in the coating material 12 can be limited to be smaller than the distance between the wiring board and the semiconductor chip during flip chip mounting, the risk of the coating material 12 coming into contact with the semiconductor chip during flip chip mounting can be reduced. . In addition, said "particle size" means what was represented by the opening of the sieve measured by the sieving method.

その後、図３（ｃ）に示すように、マスク１６を配線母基板１−１から除去し、コート材１２が塗布された配線母基板１−１を所定温度、例えば１２０〜１５０℃程度でベークし、コート材１２の層を硬化させる。このコート材１２のベークは、フリップチップ実装前の配線母基板１−１のプリベークを兼ねるように実施されても良い。   Thereafter, as shown in FIG. 3C, the mask 16 is removed from the wiring mother board 1-1, and the wiring mother board 1-1 coated with the coating material 12 is baked at a predetermined temperature, for example, about 120 to 150 ° C. Then, the layer of the coating material 12 is cured. The coating material 12 may be baked so as to also serve as a prebake of the wiring mother board 1-1 before flip-chip mounting.

これにより、図１（ｂ）に示すように、配線母基板１−１の接続パッド７が形成されている側の面において、接続パッド７を除いて配線パターン８の表面にコート材１２が付与されたものが出来る。   Thereby, as shown in FIG. 1B, the coating material 12 is applied to the surface of the wiring pattern 8 except for the connection pads 7 on the surface of the wiring mother board 1-1 where the connection pads 7 are formed. Can be done.

次に、図１（ｃ）に示すように、ディスペンサ１８で配線母基板１−１の各々の製品形成部１３に、絶縁性の接着部材１１、例えばエポキシ樹脂からなるＮＣＰを供給する。これにより、各製品形成部１３のチップ搭載領域ＸにＮＣＰが塗布される。   Next, as shown in FIG. 1C, an insulating adhesive member 11, for example, NCP made of epoxy resin is supplied to each product forming portion 13 of the wiring mother board 1-1 by the dispenser 18. Thereby, NCP is applied to the chip mounting region X of each product forming unit 13.

次に、図１（ｄ）に示すように、第一面に所定の回路、例えばメモリ回路が形成されて、その第一面の電極パッド５にスタッドバンプ６が形成された半導体チップ２が準備される。そして、例えば３００℃程度の高温に加熱されたボンディングツール１９により、半導体チップ２の第一面とは反対側の第二面を保持し、半導体チップ２を配線母基板１−１に向けて押し付けることで、製品形成部１３に半導体チップ２を搭載する。このようなフリップチップ実装により、半導体チップ２に配設された複数のスタッドバンプ（バンプ電極）６は、配線母基板１−１の複数の接続パッド７にそれぞれ接続される。   Next, as shown in FIG. 1D, a semiconductor chip 2 is prepared in which a predetermined circuit, for example, a memory circuit is formed on the first surface, and stud bumps 6 are formed on the electrode pads 5 on the first surface. Is done. Then, for example, the bonding tool 19 heated to a high temperature of about 300 ° C. holds the second surface opposite to the first surface of the semiconductor chip 2 and presses the semiconductor chip 2 toward the wiring mother board 1-1. Thus, the semiconductor chip 2 is mounted on the product forming unit 13. By such flip chip mounting, the plurality of stud bumps (bump electrodes) 6 disposed on the semiconductor chip 2 are connected to the plurality of connection pads 7 of the wiring mother board 1-1, respectively.

ここで、コート材１２の効果について説明しておく。   Here, the effect of the coating material 12 will be described.

上述したとおり、配線母基板１−１におけるチップ搭載領域Ｘの配線パターン８の表面が、例えばＮｉ/Ａｕ、またはＡｕのメッキ層で形成されている場合がある。この表面の材質は、ＮＣＰとガラスエポキシ配線基板との密着力に比べてＮＣＰとの密着力が劣る。そこで本発明では、フリップチップ実装前に、そのチップ搭載領域Ｘの配線パターン８上にコート材１２が設けられた。コート材１２にはソルダーレジストが使用された。これにより。配線基板１とＮＣＰとの密着性が従来技術よりも向上した。結果、完成した半導体装置への加熱付加時において配線基板１とＮＣＰとの剥離を抑制することができる。   As described above, the surface of the wiring pattern 8 in the chip mounting region X on the wiring mother board 1-1 may be formed of, for example, a Ni / Au or Au plating layer. The material of this surface is inferior in adhesion to NCP compared to adhesion between NCP and glass epoxy wiring board. Therefore, in the present invention, the coating material 12 is provided on the wiring pattern 8 in the chip mounting region X before flip chip mounting. A solder resist was used for the coating material 12. By this. The adhesion between the wiring board 1 and the NCP is improved over the prior art. As a result, peeling between the wiring substrate 1 and the NCP can be suppressed when heating is applied to the completed semiconductor device.

例えば、回路面の中央領域に電極パッドが列状に配設されているＤＲＡＭチップ等の半導体チップが搭載される配線基板では、該電極パッドに対応する接続パッドが列状に並び、これらの接続パッドに向かって配線パターンが延びるので、Ａｕメッキ配線の密集箇所が出来やすい。このＡｕ密集箇所はチップ搭載領域内でＮＣＰとの密着性が相対的に低い所となる。しかし本願発明では、チップ搭載領域Ｘの配線パターン８上にソルダーレジストコートを行ったことで、Ａｕ密集箇所とＮＣＰとの密着力を増すことができる。   For example, in a wiring board on which a semiconductor chip such as a DRAM chip in which electrode pads are arranged in a row in the center region of the circuit surface is mounted, connection pads corresponding to the electrode pads are arranged in rows and these connections are made Since the wiring pattern extends toward the pad, it is easy to form densely packed Au-plated wiring. This Au dense spot is a place where the adhesion with the NCP is relatively low in the chip mounting region. However, in the present invention, by performing the solder resist coating on the wiring pattern 8 in the chip mounting region X, it is possible to increase the adhesion force between the Au dense portion and the NCP.

さらに本願では、コート材１２をチップ搭載領域の配線パターン８上に設ける前に、コート材１２に含まれるフィラーの粒径を、メッシュ材を用いて、フリップチップ実装時の配線基板と半導体チップとの間隔より小さいものに制限している。このため、フリップチップ実装の際に半導体チップ２とコート材１２とが接触するおそれが無くなる。   Further, in the present application, before the coating material 12 is provided on the wiring pattern 8 in the chip mounting region, the particle size of the filler contained in the coating material 12 is determined using a mesh material, and the wiring substrate and the semiconductor chip at the time of flip chip mounting. It is limited to those smaller than the interval. For this reason, there is no possibility that the semiconductor chip 2 and the coating material 12 come into contact with each other during flip chip mounting.

詳述すると、配線基板１とこの主面に搭載される半導体チップ２との距離は、配線基板主面の接続パッド７に接続する半導体チップ２の電極パッド５上のスタッドバンプ６の高さによって決まる。半導体装置の小型化に伴ってスタッドバンプ６の微細化が進むと、配線基板主面と半導体チップとの距離が狭くなる。こうした傾向では、チップ搭載領域Ｘの配線パターン８の表面へ塗布するソルダーレジストの厚みを管理しないと、該ソルダーレジストが、フリップチップ実装時に半導体チップ２の回路面と接触してしまう可能性がある。半導体チップの回路面へのソルダーレジストの接触は完成した半導体装置の電気特性に影響を及ぼすおそれがある。このため、コート材１２に含まれるフィラー粒径が制限されている。   More specifically, the distance between the wiring substrate 1 and the semiconductor chip 2 mounted on the main surface depends on the height of the stud bump 6 on the electrode pad 5 of the semiconductor chip 2 connected to the connection pad 7 on the main surface of the wiring substrate. Determined. When the miniaturization of the stud bump 6 progresses with the miniaturization of the semiconductor device, the distance between the wiring board main surface and the semiconductor chip becomes narrow. In such a tendency, if the thickness of the solder resist applied to the surface of the wiring pattern 8 in the chip mounting region X is not managed, the solder resist may come into contact with the circuit surface of the semiconductor chip 2 during flip chip mounting. . The contact of the solder resist with the circuit surface of the semiconductor chip may affect the electrical characteristics of the completed semiconductor device. For this reason, the filler particle size contained in the coating material 12 is limited.

再び、上記半導体装置の製造工程について説明する。   The manufacturing process of the semiconductor device will be described again.

前述のように半導体チップ２が実装された配線母基板１−１は、モールド工程に移行される。   As described above, the wiring mother board 1-1 on which the semiconductor chip 2 is mounted is transferred to a molding process.

モールド工程では、図４（ａ）に示すように、半導体チップ２が搭載された第一面側の複数の製品形成部１３を一括的に覆う封止樹脂３が形成される。具体的には、上型と下型からなる成形金型（不図示）を有するトランスファモールド装置などの成型装置を用いてモールド工程が実行される。上型には複数の製品形成部１３を一括して覆う大きさのキャビティが形成されており、下型には配線母基板１−１を配置するための凹部が形成されている。半導体チップ２が実装された配線母基板１−１は、下型の凹部にセットされる。そして上型と下型で配線母基板２−１の周縁部をクランプすることで、配線母基板２−１の上方に、上記の大きさのキャビティが形成される。その後、熱硬化性の封止樹脂（例えばエポキシ樹脂）を該キャビティの中へ充填し、所定の温度（例えば１８０℃）でキュアすることで、封止樹脂が硬化する。その後、封止樹脂３が形成された配線母基板１−１は所定の温度でベークされることで、封止樹脂３が完全に硬化される。   In the molding step, as shown in FIG. 4A, a sealing resin 3 is formed which collectively covers the plurality of product forming portions 13 on the first surface side on which the semiconductor chip 2 is mounted. Specifically, the molding process is performed using a molding apparatus such as a transfer mold apparatus having a molding die (not shown) composed of an upper mold and a lower mold. A cavity having a size that covers a plurality of product forming portions 13 is formed in the upper die, and a recess for arranging the wiring mother board 1-1 is formed in the lower die. The wiring mother board 1-1 on which the semiconductor chip 2 is mounted is set in the lower mold recess. Then, by clamping the peripheral portion of the wiring mother board 2-1 with the upper mold and the lower mold, a cavity having the above size is formed above the wiring mother board 2-1. Then, the sealing resin is cured by filling the cavity with a thermosetting sealing resin (for example, epoxy resin) and curing at a predetermined temperature (for example, 180 ° C.). Thereafter, the wiring mother board 1-1 on which the sealing resin 3 is formed is baked at a predetermined temperature, whereby the sealing resin 3 is completely cured.

次に、封止樹脂３が形成された配線母基板１−１はボールマウント工程に移される。具体的には図４（ｂ）に示すように、配線母基板１−１の第二面の製品形成部１３毎に格子状に配置された複数のランド９の上に、導電性の半田ボール４が接合される。ボールマウント工程では、配線母基板１−１上のランド９の配置に合わせて複数の吸着孔が形成されたボールマウンターのマウントツール２０が用いられる。具体的には、半田ボール４が前記吸着孔に保持され、フラックスを介して、複数のランド９に一括的に接合される。すべての製品形成部１３に半田ボール４が搭載された後、配線母基板１−１のリフローが行われる。   Next, the wiring mother board 1-1 on which the sealing resin 3 is formed is moved to a ball mounting process. Specifically, as shown in FIG. 4B, conductive solder balls are formed on a plurality of lands 9 arranged in a lattice pattern for each product forming portion 13 on the second surface of the wiring mother board 1-1. 4 are joined. In the ball mounting process, a ball mounter mounting tool 20 in which a plurality of suction holes are formed in accordance with the arrangement of the lands 9 on the wiring mother board 1-1 is used. Specifically, the solder balls 4 are held in the suction holes and are collectively bonded to the plurality of lands 9 via a flux. After the solder balls 4 are mounted on all the product forming portions 13, the wiring mother board 1-1 is reflowed.

その後、配線母基板１−１はダイシング工程に移される。具体的には、図４（ｃ）に示すように、配線母基板１−１の封止樹脂４側にダイシングテープ２１が接着される。そして、ダイシング装置のダイシングブレード２２により配線母基板１−１を縦横にダイシングライン１４に沿って切断することで、各製品形成部１３の間が分離される。その後、ダイシングテープ２１から各製品形成部１３をピックアップすることで、ＢＧＡ型の半導体装置が得られる。   Thereafter, the wiring mother board 1-1 is moved to a dicing process. Specifically, as shown in FIG. 4C, the dicing tape 21 is bonded to the sealing resin 4 side of the wiring mother board 1-1. Then, by cutting the wiring mother board 1-1 vertically and horizontally along the dicing line 14 by the dicing blade 22 of the dicing apparatus, the product forming portions 13 are separated from each other. Thereafter, each product forming portion 13 is picked up from the dicing tape 21 to obtain a BGA type semiconductor device.

(実施例２)
図５、図６及び図７は、本発明の第二実施例による半導体装置の組立工程の様子を断面図で示している。尚、これらの図において、第一実施例と同じ構成要素には同じ符号を用いている。 (Example 2)
5, 6 and 7 are sectional views showing the process of assembling the semiconductor device according to the second embodiment of the present invention. In these drawings, the same reference numerals are used for the same components as in the first embodiment.

まず、本実施例で製造される半導体装置について説明する。完成した半導体装置は、図７（ｃ）に示されているとおり、貫通電極２６を有する複数の半導体チップ２４が積載されたチップ積層体３１を有し、チップ積層体３１が配線基板１に接続固定された構成である。チップ積層体３１は、例えばメモリ回路が形成された４つの半導体チップ２４を積載した構成である。   First, the semiconductor device manufactured in this example will be described. The completed semiconductor device has a chip stack 31 on which a plurality of semiconductor chips 24 having through electrodes 26 are stacked, as shown in FIG. 7C, and the chip stack 31 is connected to the wiring board 1. It is a fixed configuration. The chip stack 31 has a configuration in which, for example, four semiconductor chips 24 on which memory circuits are formed are stacked.

半導体チップ２４は、回路が形成された一方の面及び回路が形成されない他方の面にそれぞれ複数のバンプ電極２５を備え、一方の面のバンプ電極２５と他方の面のバンプ電極２５とがそれぞれ貫通電極２６によって接続されている。各半導体チップ２４はバンプ電極２５を介して各々の貫通電極２６により互いに接続される。   The semiconductor chip 24 includes a plurality of bump electrodes 25 on one surface where a circuit is formed and the other surface where no circuit is formed, and the bump electrode 25 on one surface and the bump electrode 25 on the other surface penetrate each other. The electrodes 26 are connected. The respective semiconductor chips 24 are connected to each other by the respective through electrodes 26 via the bump electrodes 25.

上記チップ積層体３１は、各半導体チップ２４間の隙間を埋めると共に、側面から見た断面が略台形状となる第一の封止樹脂２７Ａを備えている。第１の封止樹脂２７Ａは、例えば周知のアンダーフィル材を用いて形成される。   The chip stack 31 includes a first sealing resin 27A that fills the gaps between the semiconductor chips 24 and has a substantially trapezoidal cross section when viewed from the side. The first sealing resin 27A is formed using, for example, a known underfill material.

上記チップ積層体３１の最上段の半導体チップ２４上には、第一実施例で説明した構成からなる配線基板１が接続されている。配線基板１は、基板面内にマトリックス状に区画された複数の製品形成部を有する略矩形の配線母基板を製品形成部毎に分割して個片化したものである。配線基板１の詳細な構成については第一実施例で述べたとおりなので割愛する。   On the uppermost semiconductor chip 24 of the chip stack 31, the wiring board 1 having the configuration described in the first embodiment is connected. The wiring board 1 is obtained by dividing a substantially rectangular wiring mother board having a plurality of product forming portions partitioned in a matrix form on the substrate surface into individual product forming portions. The detailed configuration of the wiring board 1 is omitted as it has been described in the first embodiment.

配線基板１の、チップ積層体３１が搭載される面の接続パッド７には、例えばＡｕやＣｕ等から成るスタッドバンプ６が形成されている。スタッドバンプ６は、最上段の半導体チップ２４のバンプ電極２５と接続されている。   A stud bump 6 made of, for example, Au or Cu is formed on the connection pad 7 on the surface of the wiring board 1 on which the chip stack 31 is mounted. The stud bump 6 is connected to the bump electrode 25 of the uppermost semiconductor chip 24.

また、上記チップ積層体３１と配線基板１とは、ＮＣＰ等の接着部材１１によって接着固定され、接着部材１１により、スタッドバンプ６と配線基板１の接続パッド７とを接合した部位が保護されている。   The chip laminate 31 and the wiring board 1 are bonded and fixed by an adhesive member 11 such as NCP. The adhesive member 11 protects a portion where the stud bump 6 and the connection pad 7 of the wiring board 1 are joined. Yes.

配線基板１上のチップ積層体３１は第２の封止樹脂２７Ｂによって封止されている。配線基板１の、該チップ積層体３１が搭載されない側の面の複数のランド９には、半導体装置１の外部端子となる半田ボール４がそれぞれ接続されている。   The chip stack 31 on the wiring board 1 is sealed with the second sealing resin 27B. Solder balls 4 serving as external terminals of the semiconductor device 1 are connected to the plurality of lands 9 on the surface of the wiring board 1 on which the chip stack 31 is not mounted.

次に、第二実施例の半導体装置の製造方法について説明する。ここでは、上記チップ積層体の形成工程と、該チップ積層体の配線基板への実装工程およびそれ以降の工程を順番に述べる。   Next, a method for manufacturing the semiconductor device of the second embodiment will be described. Here, the step of forming the chip stack, the step of mounting the chip stack on the wiring board, and the subsequent steps will be described in order.

図５は、上記チップ積層体の形成工程を示す断面図である。   FIG. 5 is a cross-sectional view showing a process for forming the chip stack.

まず、貫通電極２６を有する複数の半導体チップ２４を準備する。半導体チップ２４は、略四角形のＳｉ等からなる板状の半導体基板の一方の面にメモリ回路等の所定の回路が形成された構成である。   First, a plurality of semiconductor chips 24 having through electrodes 26 are prepared. The semiconductor chip 24 has a configuration in which a predetermined circuit such as a memory circuit is formed on one surface of a plate-like semiconductor substrate made of substantially square Si or the like.

半導体チップ１０は、図５（ａ）に示す吸着ステージ２８上に、所定の回路が形成された一方の面を上方に向けて載置される。そして、半導体チップ１０は、吸着ステージ２８に設けられた吸着孔２８ａを介して不図示の真空装置により真空吸引されることで、吸着ステージ２８上に固定される
吸着ステージ２８上に保持された１段目の半導体チップ２４上に、ボンディングツール１９を用いて２段目の半導体チップ２４を積層する。このとき、例えば３００℃程度の高温に加熱されたボンディングツール１９により、２段目の半導体チップ２４を吸着孔１９ａを介して保持しながら、１段目の半導体チップ２４に向けて押し付ける。このような熱圧着により、上記１段目の半導体チップ２４の上面のバンプ電極２５と、これに対応する上記２段目の半導体チップ２４の下面のバンプ電極２５とが電気的に接続される
２段目の半導体チップ１０上には、上記と同様の手順で３段目の半導体チップ２４を接続固定し、３段目の半導体チップ２４上には、上記と同様の手順で４段目の半導体チップ１０を接続固定する。このようにそれぞれの半導体チップ２４をバンプ電極２５で接続することで、半導体チップ２４間に隙間が形成される。 The semiconductor chip 10 is placed on the suction stage 28 shown in FIG. 5A with one surface on which a predetermined circuit is formed facing upward. The semiconductor chip 10 is held on the suction stage 28 fixed on the suction stage 28 by being vacuum-sucked by a vacuum device (not shown) through a suction hole 28 a provided in the suction stage 28. A second-stage semiconductor chip 24 is stacked on the second-stage semiconductor chip 24 using a bonding tool 19. At this time, for example, the bonding tool 19 heated to a high temperature of about 300 ° C. is pressed toward the first-stage semiconductor chip 24 while holding the second-stage semiconductor chip 24 through the suction holes 19a. By such thermocompression bonding, the bump electrode 25 on the upper surface of the first-stage semiconductor chip 24 and the corresponding bump electrode 25 on the lower surface of the second-stage semiconductor chip 24 are electrically connected. The third-stage semiconductor chip 24 is connected and fixed on the semiconductor chip 10 in the same manner as described above, and the fourth-stage semiconductor in the same procedure as described above on the third-stage semiconductor chip 24. The chip 10 is connected and fixed. By connecting the respective semiconductor chips 24 with the bump electrodes 25 in this way, gaps are formed between the semiconductor chips 24.

以上の手順で積層された複数の半導体チップ２４は、図５（ｂ）に示すように塗布ステージ２９に貼付された塗布用シート３０上に載置される。塗布用シート３０には、フッ素系シートやシリコーン系接着材が塗布されたシート等のように、第１の封止樹脂２７Ａ（例えばアンダーフィル材）に対する濡れ性が悪い材料が用いられる。なお、塗布用シート３０は、塗布ステージ２９上に直接貼る必要はなく、平坦な面上であればどこでもよく、例えば塗布ステージ２９上に載置した所定の治具等に貼ってもよい。   The plurality of semiconductor chips 24 stacked in the above procedure are placed on a coating sheet 30 affixed to the coating stage 29 as shown in FIG. For the coating sheet 30, a material having poor wettability with respect to the first sealing resin 27 </ b> A (for example, an underfill material) is used such as a fluorine-based sheet or a sheet coated with a silicone-based adhesive. The application sheet 30 does not need to be directly attached on the application stage 29, and may be anywhere on a flat surface. For example, the application sheet 30 may be attached to a predetermined jig or the like placed on the application stage 29.

塗布用シート３０に載置された複数の半導体チップ２４からなるチップ積層体３１に対し、図５（ｂ）に示すように、チップ積層体３１の端部近傍からディスペンサ１８により第１の封止樹脂２７を供給する。供給されたアンダーフィル材２７は、積載された複数の半導体チップ２４の周囲にフィレットを形成しつつ、半導体チップ２４どうしの隙間へ毛細管現象によって進入し、半導体チップ２４間の隙間を埋める。   As shown in FIG. 5B, the first sealing is performed by the dispenser 18 from the vicinity of the end of the chip stacked body 31 with respect to the chip stacked body 31 composed of the plurality of semiconductor chips 24 placed on the coating sheet 30. Resin 27 is supplied. The supplied underfill material 27 enters a gap between the semiconductor chips 24 by capillary action while forming a fillet around the plurality of stacked semiconductor chips 24 and fills the gaps between the semiconductor chips 24.

そして、チップ積層体３１への第１の封止樹脂２７Ａの充填が完了した後、塗布用シート３０と共にチップ積層体３１を所定の温度、例えば１５０℃程度でキュアすることで、第１の封止樹脂２７Ａが硬化される。この結果、図５（ｃ）に示すように、チップ積層体３１の周囲を覆うと共に半導体チップ２４間の隙間を埋めるアンダーフィル材から成る第１の封止樹脂２７Ａが形成される。このとき、第１の封止樹脂２７Ａは、チップ積層体３１の側面から見た断面が略台形状となる。また本実施例では、第１の封止樹脂２７Ａに対する濡れ性が悪い材料からなる塗布用シート３０を用いるため、熱硬化時における塗布用シート３０へのアンダーフィル材２７の付着が防止される。   After the chip sealing body 31 is filled with the first sealing resin 27A, the chip sealing body 31 is cured together with the coating sheet 30 at a predetermined temperature, for example, about 150 ° C. The stop resin 27A is cured. As a result, as shown in FIG. 5C, a first sealing resin 27A made of an underfill material that covers the periphery of the chip stack 31 and fills the gaps between the semiconductor chips 24 is formed. At this time, the first sealing resin 27 </ b> A has a substantially trapezoidal cross section as viewed from the side surface of the chip stack 31. In this embodiment, since the coating sheet 30 made of a material having poor wettability with respect to the first sealing resin 27A is used, adhesion of the underfill material 27 to the coating sheet 30 during thermosetting is prevented.

第１の封止樹脂２７Ａの熱硬化後、該第１の封止樹脂２７Ａを含むチップ積層体３１は、塗布用シート３０からピックアップされる。本実施例では、第１の封止樹脂２７Ａに対する濡れ性が悪い材料からなる塗布用シート３０を用いるため、チップ積層体３１を塗布用シート３０から容易にピックアップできる。   After thermosetting of the first sealing resin 27 </ b> A, the chip stack 31 including the first sealing resin 27 </ b> A is picked up from the coating sheet 30. In this embodiment, since the coating sheet 30 made of a material having poor wettability with respect to the first sealing resin 27A is used, the chip stack 31 can be easily picked up from the coating sheet 30.

さらに、上記チップ積層体３１の配線基板１への実装工程、ならびに、それ以降の工程を説明していく。   Furthermore, the process of mounting the chip stack 31 on the wiring board 1 and the subsequent processes will be described.

図６は上記チップ積層体３１の配線基板１への実装工程を示す断面図であり、図７は、該実装工程以降の工程を示す断面図である。   FIG. 6 is a cross-sectional view showing a process of mounting the chip stack 31 on the wiring board 1, and FIG. 7 is a cross-sectional view showing processes after the mount process.

まず、図６（ａ）に示すような配線母基板１−１が準備される。この配線母基板１−１の構成は、上述した第一実施例において図１（ａ）に基づいて説明したとおりである。   First, a wiring mother board 1-1 as shown in FIG. 6A is prepared. The configuration of the wiring mother board 1-1 is as described with reference to FIG. 1A in the first embodiment described above.

次いで、第一実施例と同様、図６（ｂ）に示すように、配線母基板１−１の接続パッド７が形成されている側の面におけるチップ搭載領域であって、接続パッド７を除いた領域に、例えばスプレーディスペンサによりソルダーレジストからなるコート材１２をまばらに噴射する（図３（ａ）〜（ｃ）参照）。これにより、該チップ搭載領域に接続パッド７を除いてコート材１２を吹き付けた配線母基板１−１が出来る。コート材１２の態様および効果は第一実施例と同じである。   Next, as in the first embodiment, as shown in FIG. 6B, the chip mounting region on the surface of the wiring mother board 1-1 on which the connection pads 7 are formed, excluding the connection pads 7. For example, the coating material 12 made of a solder resist is sparsely sprayed onto the region (see FIGS. 3A to 3C). Thereby, the wiring mother board 1-1 in which the coating material 12 is sprayed on the chip mounting area except for the connection pads 7 can be formed. The aspect and effect of the coating material 12 are the same as in the first embodiment.

次に、図６（ｃ）に示すように、配線母基板１−１のそれぞれの製品形成部１３の接続パッド７上に、スタッドバンプ６を形成する。   Next, as shown in FIG. 6C, the stud bumps 6 are formed on the connection pads 7 of the product forming portions 13 of the wiring mother board 1-1.

スタッドバンプ６は、図示しないワイヤボンディング装置を用いて、溶融して先端がボール状となったＡｕやＣｕ等のワイヤを配線母基板１−１の接続パッド７上に、例えば超音波熱圧着法で接続し、その後、該ワイヤの後端を引き切ることで形成される。   The stud bump 6 is formed by using, for example, an ultrasonic thermocompression bonding method on a connection pad 7 of the wiring mother board 1-1 by using a wire bonding apparatus (not shown) to melt a wire such as Au or Cu whose tip is ball-shaped. And then pulling off the rear end of the wire.

尚、スタッドバンプ６は接続パッド７に凸状に形成されるため、該スタッドバンプを介して配線母基板１−１に接続されるチップ積層体３１のバンプ電極２５及び貫通電極１６を小径化することができる。さらに、貫通電極１６の小径化により、半導体チップ２４に関する、貫通電極１６を基点としたクラックの発生を抑制できる。   Since the stud bump 6 is formed in a convex shape on the connection pad 7, the diameter of the bump electrode 25 and the through electrode 16 of the chip laminated body 31 connected to the wiring mother board 1-1 through the stud bump is reduced. be able to. Furthermore, by reducing the diameter of the through electrode 16, it is possible to suppress the occurrence of cracks with the through electrode 16 as a base point related to the semiconductor chip 24.

次に、図６（ｄ）に示すように、ディスペンサ１８で配線母基板１−１の各々の製品形成部１３に、絶縁性の接着部材１１、例えばエポキシ樹脂のＮＣＰを供給する。これにより、各製品形成部１３のチップ搭載領域にＮＣＰが塗布される。   Next, as shown in FIG. 6 (d), an insulating adhesive member 11, for example, NCP of epoxy resin, is supplied to each product forming portion 13 of the wiring mother board 1-1 by the dispenser 18. Thereby, NCP is applied to the chip mounting region of each product forming unit 13.

その後、接着部材１１が塗布された配線母基板１−１のそれぞれの製品形成部１３に、チップ積層体３１が実装される。このとき、図６（ｅ）に示すように、チップ積層体３１はボンディングツール１９によって吸着保持され、ボンディングツール１９の加熱機構により、チップ積層体３１が所定の温度（例えば３００℃）まで加熱される。そして、ボンディングツール１９が下降して、チップ積層体３１の、ボンディングツール１９とは反対側に位置する最下段の半導体チップ２４が、配線母基板１−１に対して押し付けられることで、製品形成部１３にチップ積層体３１が実装される。この実装時に、配線母基板１の接続パッド７上に設けられたスタッドバンプ（バンプ電極）６が、チップ積層体３１の最端の半導体チップ２４上のバンプ電極２５と接続される。   Thereafter, the chip stack 31 is mounted on each product forming portion 13 of the wiring mother board 1-1 to which the adhesive member 11 is applied. At this time, as shown in FIG. 6 (e), the chip stack 31 is sucked and held by the bonding tool 19, and the chip stack 31 is heated to a predetermined temperature (for example, 300 ° C.) by the heating mechanism of the bonding tool 19. The Then, the bonding tool 19 descends, and the lowermost semiconductor chip 24 located on the opposite side of the chip stack 31 from the bonding tool 19 is pressed against the wiring mother board 1-1, thereby forming a product. The chip stack 31 is mounted on the portion 13. At the time of mounting, the stud bump (bump electrode) 6 provided on the connection pad 7 of the wiring mother board 1 is connected to the bump electrode 25 on the semiconductor chip 24 at the extreme end of the chip stack 31.

このようなチップ積層体３１と配線母基板１−１との接合により、接着部材１１が広がり、チップ積層体３１と配線母基板１−１との間に充填される。なお、前述したようにチップ積層体３１は第一の封止樹脂２７Ａのために側面から見た断面が略台形状となっており、このチップ積層体３１を配線母基板１−１に接合するとき、台形状の側断面を持ったチップ積層体３１の側断面が狭くなっていく側の端部が、配線母基板１−１の絶縁膜１０の開口部内に配置される。そのため、チップ積層体３１の第一の封止樹脂２７Ａと配線母基板１−１の絶縁膜１０とが干渉することなく、チップ積層体３１と配線母基板１−１とを良好に接続することができる。   By bonding the chip stack 31 and the wiring mother board 1-1, the adhesive member 11 spreads and is filled between the chip stack 31 and the wiring mother board 1-1. As described above, the chip laminate 31 has a substantially trapezoidal cross section when viewed from the side surface for the first sealing resin 27A, and the chip laminate 31 is bonded to the wiring mother board 1-1. At this time, the end of the chip laminate 31 having a trapezoidal side cross section that is narrower in the side cross section is disposed in the opening of the insulating film 10 of the wiring mother board 1-1. For this reason, the chip laminate 31 and the wiring mother board 1-1 can be satisfactorily connected without the first sealing resin 27A of the chip laminated body 31 interfering with the insulating film 10 of the wiring mother board 1-1. Can do.

また第一実施例と同様、チップ積層体３１を配線母基板１−１に接合する前に、そのチップ積層体３１が搭載される領域の配線パターン８上にコート材１２が設けられた。これにより。配線基板１とＮＣＰとの密着性が従来技術よりも向上した。結果、完成した半導体装置への加熱付加時において配線基板１とＮＣＰとの剥離を抑制することができる。   Similarly to the first embodiment, before the chip stack 31 is bonded to the wiring mother board 1-1, the coating material 12 is provided on the wiring pattern 8 in the region where the chip stack 31 is mounted. By this. The adhesion between the wiring board 1 and the NCP is improved over the prior art. As a result, peeling between the wiring substrate 1 and the NCP can be suppressed when heating is applied to the completed semiconductor device.

さらに第一実施例と同様、コート材１２を配線パターン８上に設ける前に、コート材１２に含まれるフィラーの粒径を、メッシュ材を用いて、接合後の配線基板１とチップ積層体３１との間隔より小さいものに制限している。このため、チップ積層体３１を配線基板１に接合した際に、チップ積層体３１の最下段の半導体チップ２４とコート材１２とが接触するおそれが無くなる。   Further, as in the first embodiment, before the coating material 12 is provided on the wiring pattern 8, the particle size of the filler contained in the coating material 12 is determined by using a mesh material and the wiring substrate 1 and the chip stack 31 after bonding. It is limited to those smaller than the interval. For this reason, when the chip laminated body 31 is joined to the wiring board 1, there is no possibility that the lowermost semiconductor chip 24 of the chip laminated body 31 contacts the coating material 12.

次に、チップ積層体３１が実装された配線母基板１−１は、モールド工程に移行される。   Next, the wiring mother board 1-1 on which the chip stack 31 is mounted is transferred to a molding process.

モールド工程では、図７（ａ）に示すように、チップ積層体３１が実装された第一面側の複数の製品形成部１３を一括的に覆う第二の封止樹脂２７Ｂが形成される。具体的には、第一実施例と同様、上型と下型からなる成形金型（不図示）を有するトランスファモールド装置などの成型装置を用いてモールド工程が実行される。上型には、チップ積層体３１が実装された複数の製品形成部１３を一括して覆う大きさのキャビティが形成されており、下型には配線母基板１−１を配置するための凹部が形成されている。チップ積層体３１が実装された配線母基板１−１は、下型の凹部にセットされる。そして上型と下型で配線母基板２−１の周縁部をクランプすることで、配線母基板２−１の上方に、上記の大きさのキャビティが形成される。その後、熱硬化性の封止樹脂（例えばエポキシ樹脂）を該キャビティの中へ充填し、所定の温度（例えば１８０℃）でキュアすることで、封止樹脂が硬化する。その後、封止樹脂２７Ｂが形成された配線母基板１−１は所定の温度でベークされることで、封止樹脂２７Ｂが完全に硬化される。   In the molding step, as shown in FIG. 7A, a second sealing resin 27B that collectively covers the plurality of product forming portions 13 on the first surface side on which the chip stack 31 is mounted is formed. Specifically, as in the first embodiment, the molding process is performed using a molding apparatus such as a transfer mold apparatus having a molding die (not shown) composed of an upper mold and a lower mold. A cavity having a size that collectively covers the plurality of product forming portions 13 on which the chip stack 31 is mounted is formed in the upper die, and a recess for arranging the wiring mother board 1-1 is formed in the lower die. Is formed. The wiring mother board 1-1 on which the chip stack 31 is mounted is set in the lower mold recess. Then, by clamping the peripheral portion of the wiring mother board 2-1 with the upper mold and the lower mold, a cavity having the above size is formed above the wiring mother board 2-1. Then, the sealing resin is cured by filling the cavity with a thermosetting sealing resin (for example, epoxy resin) and curing at a predetermined temperature (for example, 180 ° C.). Thereafter, the wiring mother board 1-1 on which the sealing resin 27B is formed is baked at a predetermined temperature, whereby the sealing resin 27B is completely cured.

次に、第二の封止樹脂２７Ｂが形成された配線母基板１−１はボールマウント工程に移される。具体的には図７（ｂ）に示すように、配線母基板１−１の第二面の製品形成部１３毎に格子状に配置された複数のランド９の上に、導電性の半田ボール４が接合される。ボールマウント工程では、第一実施例と同様、配線母基板１−１上のランド９の配置に合わせて複数の吸着孔が形成されたボールマウンターのマウントツール２０が用いられる。   Next, the wiring mother board 1-1 on which the second sealing resin 27B is formed is moved to a ball mounting process. Specifically, as shown in FIG. 7B, conductive solder balls are placed on a plurality of lands 9 arranged in a lattice pattern for each product forming portion 13 on the second surface of the wiring mother board 1-1. 4 are joined. In the ball mounting step, a ball mounter mounting tool 20 in which a plurality of suction holes are formed in accordance with the arrangement of the lands 9 on the wiring mother board 1-1 is used as in the first embodiment.

その後、半田ボール４が搭載された配線母基板１−１はダイシング工程に移される。具体的には、図７（ｃ）に示すように、配線母基板１−１の封止樹脂２７Ｂ側にダイシングテープ２１が接着される。そして、ダイシング装置のダイシングブレード２２により配線母基板１−１を縦横にダイシングライン１４に沿って切断することで、各製品形成部１３の間が分離される。以上により、ＣｏＣ（Chip on Chip）型の半導体装置が得られる。   Thereafter, the wiring mother board 1-1 on which the solder balls 4 are mounted is moved to a dicing process. Specifically, as shown in FIG. 7C, the dicing tape 21 is bonded to the sealing resin 27B side of the wiring mother board 1-1. Then, by cutting the wiring mother board 1-1 vertically and horizontally along the dicing line 14 by the dicing blade 22 of the dicing apparatus, the product forming portions 13 are separated from each other. Thus, a CoC (Chip on Chip) type semiconductor device is obtained.

（実施例３）
図８及び図９は、第三実施例による半導体装置の製造方法を示す平面図である。これらの図では上述した実施例と同じ構成要素には同一の符号を用いている。 (Example 3)
8 and 9 are plan views showing a method of manufacturing a semiconductor device according to the third embodiment. In these drawings, the same reference numerals are used for the same components as those in the above-described embodiment.

上記第一及び第二実施例では、図２に示したように、半導体チップ２又はチップ積層体３１が搭載される領域、すなわち絶縁膜１０の開口部１０ａの内側領域に、貫通ビア１５、接続パッド７および配線パターン８だけが設けられた配線基板が使用されていた。   In the first and second embodiments, as shown in FIG. 2, the through via 15 is connected to the region where the semiconductor chip 2 or the chip stack 31 is mounted, that is, the inner region of the opening 10 a of the insulating film 10. A wiring board provided with only the pads 7 and the wiring pattern 8 has been used.

本実施例では、配線基板１の基板材料、配線材料、絶縁膜材料等は同じであるが、図８に示すように、絶縁膜１０の開口部１０ａの内側領域の基板面に形成された配線パターン８の間の領域に、ダミーパターン３２が形成されている。このダミーパターン３２は、配線基板１の基材表面において配線パターン８の有る領域と無い領域とのバランスを取り、配線基板１の反りの発生を抑制するために設けられる。このようなダミーパターン３２を有する配線基板１を本願発明の製造方法に適用する場合は次のような手法を採ることが好ましい。   In the present embodiment, the substrate material, the wiring material, the insulating film material, etc. of the wiring substrate 1 are the same, but the wiring formed on the substrate surface in the inner region of the opening 10a of the insulating film 10 as shown in FIG. A dummy pattern 32 is formed in a region between the patterns 8. The dummy pattern 32 is provided in order to balance the region where the wiring pattern 8 is present and the region where the wiring pattern 8 is not present on the surface of the base material of the wiring substrate 1 and to suppress the warpage of the wiring substrate 1. When the wiring board 1 having such a dummy pattern 32 is applied to the manufacturing method of the present invention, it is preferable to adopt the following method.

すなわち、本実施例においては、図９（ａ）に示すように、絶縁膜（ソルダーレジスト）１０の開口部１０ａの内側領域の基板面を所定の単位エリア３３、例えば１ｍｍ2毎に区切って、単位エリア３３に対する配線の比率［％/ｍｍ2］がそれぞれ測定される。言い換えれば、１ｍｍ2当りのＡｕ導体の割合が測定される。 That is, in this embodiment, as shown in FIG. 9A, the substrate surface in the inner region of the opening 10a of the insulating film (solder resist) 10 is divided into predetermined unit areas 33, for example, 1 mm 2 , The wiring ratio [% / mm 2 ] to the unit area 33 is measured. In other words, the ratio of the Au conductor per mm 2 is measured.

そして、それぞれの単位エリア３３を測定した後、例えば、図９（ｂ）に示すような配線の比率が、７０％/ｍｍ2以上の単位エリア（図では、配線パターン及びダミーパターンがグレー色で塗り潰された単位エリア３４）に対して、スプレーディスペンサによりソルダーレジストのコート材１２を供給する。 Then, after each unit area 33 is measured, for example, a unit area where the wiring ratio as shown in FIG. 9B is 70% / mm 2 or more (in the figure, the wiring pattern and the dummy pattern are gray). The solder resist coating material 12 is supplied to the filled unit area 34) by a spray dispenser.

本実施例は、第一実施例と同様なコート材の効果が得られると共に、配線基板１における導体パターン密度の高い単位エリアに選択的にコート材１２を供給することで、半導体チップ２と配線基板１とが接触するリスクを確実にかつ効率よく低減することができる。   In this embodiment, the same coating material effect as that of the first embodiment can be obtained, and the coating material 12 is selectively supplied to the unit area having a high conductor pattern density in the wiring substrate 1, so that the semiconductor chip 2 and the wiring are connected. The risk of contact with the substrate 1 can be reliably and efficiently reduced.

以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は前述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、第二実施例では４つのメモリチップを積層したチップ積層体について説明したが、フリップチップ実装方式で半導体チップを配線基板に接続する態様の半導体装置であれば、本願発明はどのような構造体のチップに適用されても良い。また半導体チップの積層数も４段に限らず、３段以下又は６段以上でも良い。   As mentioned above, although the invention made | formed by this inventor was demonstrated based on the Example, this invention is not limited to each Example mentioned above, It cannot be overemphasized that it can change variously in the range which does not deviate from the summary. . For example, in the second embodiment, a chip stacked body in which four memory chips are stacked has been described. However, any structure of the present invention is applicable as long as it is a semiconductor device in which a semiconductor chip is connected to a wiring board by a flip chip mounting method. It may be applied to a body chip. The number of stacked semiconductor chips is not limited to four, but may be three or less or six or more.

また各実施例では、半導体チップの中央領域にバンプ電極を形成した場合について説明したが、半導体チップのパンプ電極がどのような位置に形成されていても本発明を適用可能である。   In each embodiment, the case where the bump electrode is formed in the central region of the semiconductor chip has been described. However, the present invention can be applied to any position where the bump electrode of the semiconductor chip is formed.

１ 配線基板
１−１ 配線母基板
２ 半導体チップ
３ 封止樹脂
４ 半田ボール
５ 電極パッド
６ スタッドバンプ
７ 接続パッド
８ 配線パターン
９ ランド
１０ 絶縁膜
１０ａ 開口部
１１ ＮＣＰ（非導電ペースト）
１２ コート材
１３ 製品形成部
１４ ダイシングライン
１５ 貫通ビア
１６ マスク
１６ａ マスクの開口
１７ 噴射機構
１８ ディスペンサ
１９ ボンディングツール
２０ マウントツール
２１ ダイシングテープ
２２ ダイシングブレード
２４ 半導体チップ
２５ バンプ
２６ 貫通電極
２７Ａ 第１の封止樹脂
２７Ｂ 第２の封止樹脂
２８ 吸着ステージ
２８ａ 吸着穴
２９ 塗布ステージ
３０ 塗布用シート
３１ チップ積層体
３２ ダミーパターン
３３ 単位エリア
３４ 導体パターン密度の高い単位エリア DESCRIPTION OF SYMBOLS 1 Wiring board 1-1 Wiring mother board 2 Semiconductor chip 3 Sealing resin 4 Solder ball 5 Electrode pad 6 Stud bump 7 Connection pad 8 Wiring pattern 9 Land 10 Insulating film 10a Opening 11 NCP (non-conductive paste)
DESCRIPTION OF SYMBOLS 12 Coating material 13 Product formation part 14 Dicing line 15 Through-via 16 Mask 16a Mask opening 17 Injection mechanism 18 Dispenser 19 Bonding tool 20 Mounting tool 21 Dicing tape 22 Dicing blade 24 Semiconductor chip 25 Bump 26 Through-electrode 27A 1st sealing Resin 27B Second sealing resin 28 Adsorption stage 28a Adsorption hole 29 Application stage 30 Application sheet 31 Chip laminate 32 Dummy pattern 33 Unit area 34 Unit area with high conductor pattern density

Claims (10)

半導体装置の製造方法であって、
半導体チップを搭載するための配線基板であり、少なくとも片面に、該半導体チップを搭載する領域に対応させた開口部を有する絶縁膜が形成され、該開口部が、該半導体チップの主面の電極パッドが接続される接続パッドと該接続パッドに繋がる配線パターンとを露出させている、配線基板を用意し、
前記開口部内の前記接続パッドを除いた場所にある、前記配線パターンの表面に、非導電性ペーストに対する密着力が該非導電性ペーストと前記配線パターンの表面との密着力よりも優れたコート材層を形成し、
前記開口部の前記半導体チップを搭載する領域全体に前記非導電性ペーストを塗布し、
フリップチップ実装方式で前記半導体チップの前記電極パッドと前記配線基板の前記接続パッドとを電気接続しながら、前記半導体チップを前記配線基板に前記非導電性ペーストを介して接合する、半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising:
A wiring board for mounting a semiconductor chip, wherein an insulating film having an opening corresponding to a region for mounting the semiconductor chip is formed on at least one surface, and the opening is an electrode on the main surface of the semiconductor chip Preparing a wiring board that exposes a connection pad to which the pad is connected and a wiring pattern connected to the connection pad;
A coating material layer having an adhesion force with respect to a non-conductive paste on the surface of the wiring pattern in a location excluding the connection pad in the opening is superior to an adhesion force between the non-conductive paste and the surface of the wiring pattern. Form the
Applying the non-conductive paste to the entire region of the opening where the semiconductor chip is mounted,
Manufacturing of a semiconductor device, wherein the semiconductor chip is bonded to the wiring board via the non-conductive paste while electrically connecting the electrode pads of the semiconductor chip and the connection pads of the wiring board by a flip chip mounting method. Method. 請求項１に記載の半導体装置の製造方法であって、
前記コート材層には、フィラーを含むソルダーレジストが用いられており、
該ソルダーレジストに含まれるフィラーの粒径は、前記フリップチップ実装方式で前記半導体チップの前記電極パッドと前記配線基板の前記接続パッドとを電気接続したときの前記半導体チップと前記配線基板の間の距離よりも小さく制限されている、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
For the coating material layer, a solder resist containing a filler is used,
The particle size of the filler contained in the solder resist is between the semiconductor chip and the wiring board when the electrode pads of the semiconductor chip and the connection pads of the wiring board are electrically connected by the flip chip mounting method. A manufacturing method of a semiconductor device, which is limited to be smaller than a distance. 請求項２に記載の半導体装置の製造方法であって、
前記コート材層に用いる前記ソルダーレジストを前記コート材層の形成工程前にメッシュで漉して、前記ソルダーレジストに含まれるフィラーの粒径を制限する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
A method of manufacturing a semiconductor device, wherein the solder resist used for the coating material layer is wrinkled with a mesh before the coating material layer forming step to limit the particle size of the filler contained in the solder resist. 請求項１から３のいずれか１項に記載の半導体装置の製造方法であって、
前記コート材層の形成後であって前記非導電性ペーストの塗布前に、前記配線基板を所定の温度でベークして前記コート材層を硬化させる、半導体装置の製造方法。 A method for manufacturing a semiconductor device according to any one of claims 1 to 3,
A method of manufacturing a semiconductor device, wherein the wiring substrate is baked at a predetermined temperature after the formation of the coating material layer and before the application of the non-conductive paste to cure the coating material layer. 請求項１から４のいずれか１項に記載の半導体装置の製造方法であって、
前記コート材層の形成工程では、前記開口部内を所定の単位エリアに区切って、該単位エリアに対する配線の比率をそれぞれ測定した後、該配線の比率が所定の値以上の単位エリアに対し前記コート材層を形成する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 1 to 4,
In the step of forming the coating material layer, the inside of the opening is divided into predetermined unit areas, the ratio of the wiring to the unit area is measured, and then the coating is applied to the unit area where the wiring ratio is a predetermined value or more. A method for manufacturing a semiconductor device, comprising forming a material layer. 請求項１から５のいずれか１項に記載の半導体装置の製造方法であって、
前記配線基板に接合される前記半導体チップは、複数の半導体チップを積層し且つ互いに電気接続してなるチップ積層体の最も端に配置された半導体チップである、半導体装置の製造方法。 A method for manufacturing a semiconductor device according to any one of claims 1 to 5,
The method of manufacturing a semiconductor device, wherein the semiconductor chip bonded to the wiring board is a semiconductor chip disposed at the extreme end of a chip stacked body in which a plurality of semiconductor chips are stacked and electrically connected to each other. 請求項１から６のいずれか１項に記載の半導体装置の製造方法であって、
前記配線基板は、基板面内にマトリックス状に区画された複数の製品形成部にそれぞれ前記半導体チップを搭載するものであり、それぞれの前記製品形成部の間の境界には、各前記製品形成部を分割するための切断ラインが設けられている、半導体装置の製造方法。 A method for manufacturing a semiconductor device according to any one of claims 1 to 6,
In the wiring board, the semiconductor chip is mounted on each of a plurality of product forming portions partitioned in a matrix form on a substrate surface, and each product forming portion is provided at a boundary between the product forming portions. A method for manufacturing a semiconductor device, wherein a cutting line for dividing the semiconductor device is provided. 請求項１から７のいずれか１項に記載の半導体装置の製造方法であって、
前記配線基板はガラスエポキシ基板で構成され、前記配線パターンは表面がＡｕメッキされたものであり、前記非導電性ペーストはエポキシ樹脂からなる、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 1 to 7,
The method for manufacturing a semiconductor device, wherein the wiring board is made of a glass epoxy board, the wiring pattern is Au-plated on the surface, and the non-conductive paste is made of an epoxy resin. 請求項１に記載の半導体装置の製造方法であって、
前記コート材層は、フィラーを含むソルダーレジストを吹き付けることで形成される、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The said coating material layer is a manufacturing method of a semiconductor device formed by spraying the soldering resist containing a filler. 請求項１に記載の半導体装置の製造方法であって、
前記コート材層の厚さは前記絶縁膜の厚さより薄い、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the coating material layer is thinner than the insulating film.
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