JP2012169010A - メモリシステム、バッファメモリ制御方法およびバッファメモリ制御プログラム - Google Patents

Abstract

【課題】一時的に使用するデータをリフレッシュ動作の必要なバッファメモリに格納するとき、管理が簡単で必要な箇所にのみリフレッシュ動作を可能とするメモリシステム、バッファメモリ制御方法およびプログラムを得る。
【解決手段】バッファメモリ１１は複数のメモリ領域に区分けされており、アドレス記憶手段１２にはその全アドレスが格納されている。バッファメモリ１１にデータを書き込むときアドレス記憶手段１２から所定の順番でメモリ領域を選択し、不要となったデータのアドレスを再選択可能にする。アドレス選択手段１３によって使用中とされたアドレスの存在するメモリ領域のみリフレッシュが行われる。
【選択図】図１

Description

本発明は、メモリシステム、バッファメモリ制御方法およびバッファメモリ制御プログラムに係わり、特にデータの保持のためにリフレッシュ動作が必要なメモリを備えたメモリシステム、そのようなメモリシステムで好適に使用されるバッファメモリ制御方法およびバッファメモリ制御プログラムに関する。

一例として通信インフラストラクチャの構成要素としてイーサネット（登録商標）で使用されるスイッチ装置を考える。このようなスイッチ装置では、通信サービスで要求される大容量のデータをスイッチングするための大容量バッファを備えることが必須の条件となっている。スイッチ装置で使用するバッファメモリの容量は、装置を利用するユーザのすべてに通常の通信が困難となるような輻輳状態が発生する最悪の条件下でも、サービス断を発生させないだけの大容量が必要とされる。そこで、このような通信サービスの用途には、大容量であると共に高速アクセスが可能なＤＲＡＭ（Dynamic Random Access Memory）が使用されることが多い。

この例のスイッチ装置では、ＤＲＡＭ内に格納されたデータはスイッチ方路の輻輳時におけるパケットデータの蓄積のために使用する。このためスイッチ装置では、想定される最大輻輳時におけるＤＲＡＭのアクセス帯域や、蓄積容量の最大負荷に耐えられるような回路設計を行っている。

輻輳は通信における一時的な現象であり、輻輳が生じていない状態が通常であることが多い。しかしながら、輻輳は外部入力トラヒックに依存する現象であるため、事前にその発生時機を検出することは困難である。このため、スイッチ装置については常に最大負荷に耐えられる構成のハードウェアを用意する要請があった。この結果、従来のスイッチ装置では、通信のためのパケットデータを長時間保持する必要のない輻輳が生じていない状態でもこれらのパケットデータをＤＲＡＭに長時間保持したり、出力済の不要なパケットデータも一意にＤＲＡＭに保持し続けることになった。

ＤＲＡＭはコンデンサ型のメモリであり、データを保持する箇所のメモリ素子に対しては周期的なリフレッシュ動作を必要とする。したがって、輻輳に備えて大量の無効データを保持するＤＲＡＭの全体に対してリフレッシュ動作を常に繰り返すことは、無駄な電力を消費するという問題を発生させた。

そこで、本発明に関連する第１の関連技術として、ＤＲＡＭの各行ごとに有効情報の有無を示す有効情報存在ビットを記憶しておいてリフレッシュ動作を制御することが提案されている（たとえば特許文献１参照）。この第１の関連技術では、ＤＲＡＭを行アドレス単位に分割して行単位にリフレッシュすることにしている。そして、ＤＲＡＭの各行のメモリブロックに有効情報が存在するか否かを示す有効情報有無情報を記憶して、リフレッシュ動作を行う際には、有効情報有無情報に基づいて、ＤＲＡＭの各行ごとにリフレッシュを行うか否かを制御することにしている。

また、第２の関連技術としてバンクごとにそれらの４０９６行の１行ごとに、有効データの有無を示すインジケータを用意して、有効データを含む行に対してリフレッシュ動作を行うことが提案されている（たとえば特許文献２参照）。この第２の関連技術では、インジケータを表わすインジケータビットを、スタティックＲＡＭやレジスタのように、ＤＲＡＭアレイ以外のメモリで記憶するようにしている。

特開２０００−３３９９５３号公報（第００１３段落、第００２３段落〜第００３０段落、図１） 特表２０１０−５３４８９７号公報（第００１４段落、第００１５段落、第００１９段落、図２）

これら第１および第２の関連技術では、ＤＲＡＭの各行ごとに記憶すべき有効データが存在するかをチェックして、これら行ごとのチェック結果をＤＲＡＭアレイ以外のメモリに常に保持しておくことになる。そして、有効データが存在する行のみをリフレッシュ動作の対象とすることで電力の消費を抑制している。

このため、これらの関連技術では、ＤＲＡＭが大容量化すると有効データの存否を常に記憶するメモリが大容量化する。したがって、この分だけスイッチ装置等のＤＲＡＭを使用するメモリシステムのコストアップに繋がるという問題が発生する。また、ＤＲＡＭを管理する管理回路も行の数が膨大になれば、大型化して同様にコストアップの要因となる。

しかもＤＲＡＭは初期化後のわずかな時間に限って考えればその一部の行にしか有効データが存在しないのでリフレッシュ動作を必要としない行が多く、消費電力の低下に大きく貢献するが、時間が経過してＤＲＡＭの全般に有効データがランダムに記憶される段階になるとその効果が限定的となる。このため、メモリシステムのコストアップに見合うだけの消費電力の低下が得られるかが疑問になる場合も存在することになる。

以上、スイッチ装置に使用するメモリシステムを中心にして説明を行ったが、ＤＲＡＭをバッファメモリとして使用する各種の分野におけるメモリシステムにも同様の問題が存在する。

そこで本発明の目的は、一時的に使用するデータをリフレッシュ動作の必要なバッファメモリに格納するとき、管理が簡単で必要な箇所にのみリフレッシュ動作を可能とするメモリシステム、バッファメモリ制御方法およびバッファメモリ制御プログラムを提供することにある。

本発明では、（イ）一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成されるバッファメモリと、（ロ）このバッファメモリにデータを格納する単位となるアドレスの全部を格納するアドレス記憶手段と、（ハ）前記したバッファメモリに格納するデータが発生するたびにそのデータを格納するアドレスを、前記したアドレス記憶手段から選択して使用中とするアドレス選択手段と、（ニ）このアドレス選択手段によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの前記したアドレス記憶手段における使用中の状態を解除するアドレス解除手段と、（ホ）前記したバッファメモリにおける前記したアドレス選択手段によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ手段と、（へ）前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御手段とをメモリシステムが具備する。

また、本発明では、（イ）一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択ステップと、（ロ）このアドレス選択ステップによってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除ステップと、（ハ）前記したバッファメモリにおける前記したアドレス選択ステップによって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュステップと、（ニ）前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御ステップとをバッファメモリ制御方法が具備する。

更に本発明では、コンピュータに、バッファメモリ制御プログラムとして、（イ）一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択処理と、（ロ）このアドレス選択処理によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除処理と、（ハ）前記したバッファメモリにおける前記したアドレス選択処理によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ処理と、（ニ）前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御処理とを実行させる。

以上説明したように本発明によれば、バッファメモリに一時的に使用するデータを格納するときに書き込みや読み出しに使用するアドレスをアドレス記憶手段に記憶された全部のアドレスの中から所定の優先順位に沿って選択するようにした。これにより、バッファメモリの複数のメモリ領域で優先的に使用される領域とそうでない領域が生じ、データの格納されていないメモリ領域におけるリフレッシュ動作を省略して、電力消費を抑えることが可能になる。しかも本発明によれば、バッファメモリに格納が必要なくなったデータについては、そのアドレスを他のデータの選択のために再利用可能な状態にすればよく消去を必ずしも必要としないので、バッファメモリに対するデータの管理が単純化する。しかも、再度選択可能になったアドレスは前記した優先順位で再び選択の対象となるので、非輻輳時のように格納するデータが比較的少ない状態ではバッファメモリ内の有効なデータは優先的に使用されるメモリ領域に偏って存在する傾向が持続し、消費電力の軽減効果を長時間維持することができる。

本発明のメモリシステムのクレーム対応図である。 本発明のバッファメモリ制御方法のクレーム対応図である。 本発明のバッファメモリ制御プログラムのクレーム対応図である。 本発明の実施の形態によるメモリシステムの構成の概要を表わしたシステム構成図である。 図４のメモリ制御部にパケットデータが入力されたときの入力データ処理部の処理の様子を表わした流れ図である。 本実施の形態の入力データ情報が送られてきたときのアドレス管理部の処理の様子を表わした流れ図である。 本実施の形態のメモリインタフェース処理部による書込コマンドの発行処理の様子を表わした流れ図である。 本実施の形態のバッファメモリからのパケットデータの出力の様子を表わした流れ図である。 本実施の形態のアドレス管理部の書込アドレスの管理を具体的に示した説明図である。 本実施の形態のシステムの初期状態における空きアドレス格納部の空きアドレス群の状態を示した説明図である。 本実施の形態の空きアドレス格納部から空きアドレスが１つ選択されて書込アドレスとして出力された状態を表わした説明図である。 本実施の形態の空きアドレス格納部からＹ＋１個の空きアドレスが出力された状態を表わした説明図である。 本実施の形態のアドレス管理部とメモリインタフェース処理部の関係を更に具体的に示した説明図である。 本発明の変形例におけるメモリシステムの構成の概要を表わしたシステム構成図である。 変形例におけるシステムの初期状態での空きアドレス格納部の空きアドレス群の格納状態を示した説明図である。 変形例の空きアドレス格納部から空きアドレスが１つ選択されて書込アドレスとして出力された状態を表わした説明図である。 変形例の空きアドレス格納部の第Ｍのアドレス格納領域から最初の実アドレスが出力される状態を表わした説明図である。

図１は、本発明のメモリシステムのクレーム対応図を示したものである。本発明のメモリシステム１０は、バッファメモリ１１と、アドレス記憶手段１２と、アドレス選択手段１３と、アドレス解除手段１４と、リフレッシュ手段１５と、アドレス選択時制御手段１６を備えている。ここで、バッファメモリ１１は、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成される。アドレス記憶手段１２は、バッファメモリ１１にデータを格納する単位となるアドレスの全部を格納する。アドレス選択手段１３は、バッファメモリ１１に格納するデータが発生するたびにそのデータを格納するアドレスを、アドレス記憶手段１２から選択して使用中とする。アドレス解除手段１４は、アドレス選択手段１３によってアドレスが使用中とされバッファメモリ１１でその使用中となったアドレスの箇所に格納したデータがバッファメモリ１１での保持を不要にされたときそのアドレスのアドレス記憶手段１２における使用中の状態を解除する。リフレッシュ手段１５は、バッファメモリ１１におけるアドレス選択手段１３によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュする。アドレス選択時制御手段１６は、前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御する。

図２は、本発明のバッファメモリ制御方法のクレーム対応図を示したものである。本発明のバッファメモリ制御方法２０は、アドレス選択ステップ２１と、アドレス解除ステップ２２と、リフレッシュステップ２３と、アドレス選択時制御ステップ２４を備えている。ここで、アドレス選択ステップ２１では、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とする。アドレス解除ステップ２２では、アドレス選択ステップ２１によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除する。リフレッシュステップ２３では、前記したバッファメモリにおける前記したアドレス選択ステップ２１によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュする。アドレス選択時制御ステップ２４では、前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御する。

図３は、本発明のバッファメモリ制御プログラムのクレーム対応図を示したものである。本発明のバッファメモリ制御プログラム３０は、コンピュータに、アドレス選択処理３１と、アドレス解除処理３２と、リフレッシュ処理３３と、アドレス選択時制御処理３４を実行させるようにしている。ここで、アドレス選択処理３１では、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とする。アドレス解除処理３２では、アドレス選択処理３１によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除する。リフレッシュ処理３３では、前記したバッファメモリにおける前記したアドレス選択処理３１によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュする。アドレス選択時制御処理３４では、前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御する。

＜発明の実施の形態＞

次に本発明の実施の形態を説明する。

図４は、本発明の実施の形態によるメモリシステムの構成の概要を表わしたものである。本実施の形態のメモリシステム１００は、メモリ制御部１０１と、このメモリ制御部１０１によって制御されるバッファメモリ１０２によって構成されている。

メモリ制御部１０１は、バッファメモリ１０２と接続されたメモリインタフェース処理部１１１と、入力データ１１２を処理する入力データ処理部１１３と、出力データ１１４を出力する出力データ処理部１１５と、アドレスの管理を行うアドレス管理部１１６を備えている。アドレス管理部１１６には、現在有効データが書き込まれていないメモリの実アドレスを複数格納する空きアドレス格納部１１７が配置されている。アドレス管理部１１６はバッファメモリ１０２に書き込むデータに使用する実アドレスの管理を行うようになっている。

一方、バッファメモリ１０２は、たとえばスイッチ方路の輻輳に対処するためにパケットデータを一時的に蓄積するメモリである。このバッファメモリ１０２は、たとえばＤＲＡＭによって構成され、バンクＡからバンクＸまでの複数のバンクに区切られている。入力データ１１２は、このバッファメモリ１０２に一時的に蓄積する対象となるデータであり、データ実体１２１と入力データ情報１２２で構成されている。データ実体１２１の部分はメモリインタフェース処理部１１１に供給され、入力データ情報１２２の部分はアドレス管理部１１６に供給される。

メモリインタフェース処理部１１１は、アドレス管理部１１６で選択された書込アドレス１２３と共にデータ実体１２１をバッファメモリ１０２に供給して、書込アドレス１２３で指定されたアドレスにデータ実体１２１を格納することになる。

出力データ処理部１１５は、後段の図示しない回路部分に出力データ１１４を送出する処理を行う。この出力データ１１４は、データの読み出しの要求を受けると、この読出要求１２５をアドレス管理部１１６に伝達する。アドレス管理部１１６はこれ基にして読出アドレス１２６をメモリインタフェース処理部１１１に送出して、バッファメモリ１０２から要求の対象となったデータ実体１２８の読み出しを行わせる。読み出されたデータ実体１２８を基に出力データ処理部１１５は出力データ１１４を後段の図示しない回路部分に送出することになる。

このような機能的構成のメモリ制御部１０１は、ＣＰＵ（Central Processing Unit）と、このＣＰＵが実行するプログラムを格納するメモリ（共に図示せず。）を備えている。そして、ＣＰＵがプログラムを実行することにより各機能部を実現している。もちろん、これら機能部の少なくとも一部がハードウェアで構成されていてもよい。

図５は、図４のメモリ制御部にパケットデータが入力されたときの入力データ処理部の処理の様子を表わしたものである。図４と共に説明する。

メモリ制御部１０１の入力データ処理部１１３は、パケットデータとしての入力データ１１２を受信すると（ステップＳ２０１：Ｙ）、情報抽出処理を行う（ステップＳ２０２）。この情報抽出処理が行われると、入力データ処理部１１３は抽出したデータ実体１２１をメモリインタフェース処理部１１１に送出し（ステップＳ２０３）、入力データ情報１２２についてはアドレス管理部１１６に送出する（ステップＳ２０４）。これら抽出後のデータ実体１２１および入力データ情報１２２の送出順序はこの逆であってもよいし、これらの送出が並行して行われてもよい。

入力データ処理部１１３は以上のようにして抽出したデータ実体１２１および入力データ情報１２２を送信したら、次の入力データ１１２の受信を待機するためにステップＳ２０１の処理に戻る（リターン）。

図６は、入力データ情報が送られてきたときのアドレス管理部の処理の様子を表わしたものである。図４と共に説明する。

アドレス管理部１１６は、入力データ情報１２２が入力データ処理部１１３から送られてくると（ステップＳ２２１：Ｙ）、メモリインタフェース処理部１１１に送られたデータ実体１２１に対応する、バッファメモリ１０２における書込アドレス１２３を用意する（ステップＳ２２２）。そして、用意した書込アドレス１２３をメモリインタフェース処理部１１１に送出し（ステップＳ２２３）、続いてこの書込アドレス１２３を出力データ処理部１１５に送出する（ステップＳ２２４）。ステップＳ２２３とステップＳ２２４の書込アドレス１２３の送出順序はこの逆であってもよいし、これらメモリインタフェース処理部１１１および出力データ処理部１１５への送出が時間的に並行して行われてもよい。本実施の形態では、ステップＳ２２４の処理が行われたら、次の入力データ情報１２２の受信を待機するために、ステップＳ２２１の処理に戻る（リターン）。

図７は、メモリインタフェース処理部による書込コマンドの発行処理の様子を表わしたものである。図４と共に説明する。

メモリインタフェース処理部１１１は、ステップＳ２０３で送られてくるデータ実体と、ステップＳ２２３で送られてくる書込アドレス１２３の双方が受信済みであるかをチェックする（ステップＳ２４１）。そして、両者が対の関係として受信済みであれば（Ｙ）、バッファメモリ１０２へ書込コマンドを発行して、このバッファメモリ１０２内にデータ実体の書込を実施する（ステップＳ２４２）して、一連の処理を終了する（エンド）。

図８は、バッファメモリからのパケットデータの出力の様子を表わしたものである。図４と共に説明する。

出力データ処理部１１５はデータ実体の読出要求が発生するのを待機している（ステップＳ２６１）。データ実体の読出要求が発生すると（Ｙ）、出力データ処理部１１５はこれをアドレス管理部１１６に送出する（ステップＳ２６２）。アドレス管理部１１６はデータ実体の読出要求を受け取ると、該当する読出アドレス１２６をメモリインタフェース処理部１１１に送出する（ステップＳ２６３）。これを基にしてメモリインタフェース処理部１１１はバッファメモリ１０２から要求の対象となったデータ実体１２８を読み出して（ステップＳ２６４）、データ出力の処理を終了することになる（エンド）。

図９は、以上説明したアドレス管理部の書込アドレスの管理を具体的に説明するためのものである。図４と共に説明する。

アドレス管理部１１６は、空きアドレス格納部１１７に、現在使用されていない空きアドレスを複数保持している。これら複数の空きアドレスを「空きアドレス群」と呼ぶことにする。アドレス管理部１１６は入力データ１１２が入力データ処理部１１３に送られてくると、入力データ情報１２２の供給を受ける。このときアドレス管理部１１６は、空きアドレス格納部１１７に格納されている空きアドレス群の中から書込アドレス１２３を１つ選択してメモリインタフェース処理部１１１に出力する。

このようにしてメモリインタフェース処理部１１１に送出した書込アドレス１２３はバッファメモリ１０２に供給されて使用中のアドレスとなる。そこでアドレス管理部１１６はアドレス管理部１１６の空きアドレスの使用状況（バンクの使用状況）をバンク使用状態通知１３１としてメモリインタフェース処理部１１１に通知する。アドレス管理部１１６は、また使用中となった該当する書込アドレス１２３を空きアドレス格納部１１７から削除する制御も行う。

一方、データをバッファメモリ１０２から読み出すデータ出力時にアドレス管理部１１６は読出アドレス１２６をメモリインタフェース処理部１１１に送出する。メモリインタフェース処理部１１１はこれを基にしてバッファメモリ１０２から要求の対象となったデータ実体１２８を読み出すが、このデータ実体１２８が出力データ処理部１１５に出力された後は読出アドレス１２６自体の役割が終了する。この読出アドレス１２６は空きアドレス格納部１１７から払い出されたままで空きアドレス格納部１１７には存在しない状態（空き）となっている。そこでアドレス管理部１１６は、このアドレスを空きアドレス格納部１１７に追加する（元に戻す）処理を行うことになる。

このようにして、空きアドレス格納部１１７に格納されている空きアドレス群は、バッファメモリ１０２に書き込むデータに使用する実アドレスとしての最大必要量だけ用意され、これらが繰り返し再利用されることになる。これは、ＤＨＣＰ（Dynamic Host Configuration Protocol）サーバが予め用意した複数のＩＰ（Internet Protocol）アドレスを使い回すのと似た手法である。

ところで空きアドレス格納部１１７に格納されている空きアドレス群は、既に説明したようにバッファメモリ１０２で使用する実メモリアドレスの集合である。実メモリアドレスはバンクと、ロウとカラムを示すアドレスから構成されている。このアドレスを便宜上、「バンク＋ロウ＋カラム」と表わすことにする。

すなわち、バッファメモリ１０２の空きアドレス格納部１１７に格納されている空きアドレス群は、各バンク単位のアドレスで管理するようになっている。バッファメモリ１０２にデータ実体が書き込まれていない使用前のアドレス、あるいはデータ実体１２８が出力データ処理部１１５に出力された後のアドレスは、未使用のアドレスとして空きアドレス格納部１１７で管理される。したがって、本実施の形態のメモリシステム１００の初期状態では、バッファメモリ１０２で使用されるすべての実アドレスが空きアドレス格納部１１７に格納されていることになる。

図１０は、システムの初期状態における空きアドレス格納部の空きアドレス群の状態を示したものである。図４と共に説明する。メモリシステム１００の始動時の空きアドレス格納部１１７には、バンクＡ用格納領域１４１ＡからバンクＸ用格納領域１４１Ｘまでの複数のバンク用格納領域のそれぞれに所定数としてのＹ個ずつの「ロウ＋カラム」アドレスが格納されている。

図１１は、空きアドレス格納部から空きアドレスが１つ選択されて書込アドレスとして出力された状態を表わしたものである。図４と共に説明する。

この図１１に示した例ではアドレス管理部１１６がバンクＡ用格納領域１４１Ａを使用中にして、その中の「ロウ＋カラム」アドレスに「バンクＡ」を加えた「バンク＋ロウ＋カラム」を書込アドレス１２３としてメモリインタフェース処理部１１１に出力している。この状態では、バンクＢ用格納領域１４１ＢからバンクＸ用格納領域１４１Ｘまでの残りのバンク用格納領域は共に未使用状態にある。

図１２は、空きアドレス格納部からＹ＋１個の空きアドレスが出力された状態を表わしたものである。図４と共に説明する。

バンクＡ用格納領域１４１ＡからバンクＸ用格納領域１４１Ｘまでの各バンクから空きアドレスをどのように選択していくかについては、各種の手法が考えられる。本実施の形態では、その一例として、バンクＡ用格納領域１４１ＡからバンクＸ用格納領域１４１Ｘまで順にバンク用格納領域を選択していくことと、１つのバンク用格納領域が空になるまで後続のバンク用格納領域に進まないというルールに従ってバンク用格納領域の選択を行う。

このルールに従うと、１つのバンク用格納領域に初期的に収容されているＹ個の空きアドレスが空きアドレス格納部１１７から全部払い出されると、バンクＡ用格納領域１４１Ａには「ロウ＋カラム」アドレスがなくなる。そこで、初期状態から（Ｙ＋１）個目の空きアドレスが要求されると、アドレス管理部１１６はバンクＢ用格納領域１４１Ｂを新たに使用中として、このバンクＢ用格納領域１４１Ｂから「ロウ＋カラム」アドレスに「バンクＢ」を加えた「バンク＋ロウ＋カラム」を書込アドレス１２３としてメモリインタフェース処理部１１１に対して出力することになる。このとき、バンクＡ用格納領域１４１Ａも使用中である。これら「バンクＡ」および「バンクＢ」以外のバンク用格納領域は未使用状態となる。

このようにバンクＡ用格納領域１４１ＡからバンクＸ用格納領域１４１Ｘまで順にバンク用格納領域を選択して空きアドレスを出力する手法は、空きアドレス格納部１１７の各バンク用格納領域をたとえばＦＩＦＯ（First-In First-Out）メモリで構成することで容易に実現することができる。アドレス管理部１１６は、バンクＡ用格納領域１４１Ａ〜バンクＸ用格納領域１４１Ｘのそれぞれについて、Ｙ個のアドレスすべてが未使用であるか否かをダイナミックにバンク用格納領域使用状態通知１３１としてメモリインタフェース処理部１１１に通知をする。このバンク用格納領域使用状態通知１３１は空きアドレス格納部１１７をバンクごとのＦＩＦＯメモリで構成した場合、それぞれのＦＩＦＯメモリのエンプティ状態の有無を示す情報を用いて容易に通知することができる。

図１３は、アドレス管理部とメモリインタフェース処理部の関係を更に具体的に示したものである。図４と共に説明する。

メモリインタフェース処理部１１１は、同図（Ａ）に示すように、本実施の形態でＤＲＡＭで構成されるバッファメモリ１０２に対して書き込みと読み出しを行うライト・リード（Write/Read）コマンドと、リフレッシュコマンドを発出するタイムスロットを繰り返す構成となっている。そして、図７のステップＳ２４２で説明したパケットデータの書き込み時と、図８のステップＳ２６４で説明したパケットデータの出力時の読み出し時に、アドレス管理部１１６の処理に従って、アドレスの書込コマンドおよび読出コマンドをライト・リードコマンドのタイムスロットで実施する。

本実施の形態のタイムスロットには、最大負荷時におけるパケットの書き込みと読み出しが実施可能なアクセス帯域が用意されている。

メモリインタフェース処理部１１１がリフレッシュコマンドを発出するタイムスロットは、バッファメモリ１０２のバンクＡ〜バンクＸのそれぞれに対応させたリフレッシュコマンドから構成されている。リフレッシュコマンドについてのタイムスロットは、本実施の形態でバッファメモリ１０２を構成するＤＲＡＭ内のデータ内容を保持するために、一定の周期で繰り返すように用意されている。メモリインタフェース処理部１１１は、アドレス管理部１１６からアドレスがすべて未使用であるとの情報を受けたバンクに対して、リフレッシュコマンドの発出を行わない。

既に説明したように本実施の形態のメモリシステム１００では、実アドレスの使用をまずバンクＡから開始し、バンクＡ用格納領域１４１ＡのＹ個の「ロウ＋カラム」アドレスを使い果たしたときに次のバンクＢ用格納領域１４１Ｂの「ロウ＋カラム」アドレスを使い始める。以下同様にバンクＡ用格納領域１４１Ａに近い側のバンク用格納領域からのアドレスの使用が優先される。また、バッファメモリ１０２から実データ１２８を読み出してデータ出力の処理を終了すると、その「バンク＋ロウ＋カラム」からなるアドレスを、該当するバンク用格納領域に戻す。バッファメモリ１０２で使用した実アドレスをアドレス格納部１１７に戻すのも、時間的に先に使用したバンクＡ用格納領域１４１Ａ等の先行するバンク用格納領域の方がそれ以外のバンク用格納領域よりも一般に時期的に早くなる。

以上の理由でバッファメモリ１０２の使用される割合が比較的少ない状態では、バンクＡ用格納領域１４１Ａ〜バンクＸ用格納領域１４１ＸのうちのバンクＡ用格納領域１４１Ａに近い側での実アドレスの使用が集中することになる。したがって、バッファメモリ１０２におけるリフレッシュコマンドの発出されるバンクが限定される傾向が生じ、使用していないバンクの分だけリフレッシュに要する電力の節減を図ることができる。

図１３に示した例では、バンクＡ用格納領域１４１ＡとバンクＣ用格納領域１４１Ｃの２つのみの実アドレスが使用されている。すなわち、バッファメモリ１０２のバンクＡとバンクＣについてはデータ内容を保持するためにリフレッシュが必要であるが、バンクＢ等の残りのバンクについてはリフレッシュが不要であり、リフレッシュ動作が抑止させれることになる。

以上説明したように本実施の形態によれば、バッファメモリ１０２を構成するＤＲＡＭのデータを格納していないバンクのリフレッシュ動作を抑制することができるので、ＤＲＡＭ全体の消費電力を低減することができる。また、バッファメモリ１０２へのデータの書き込みの行われる段階で予めメモリ使用領域に制限をかけ、有効データを保持する領域を限定することにした。これにより複雑な制御を行う制御回路や使用領域管理用のメモリの追加が不要であるという効果が生じる。

＜発明の変形例＞

図１４は、本発明の変形例におけるメモリシステムの構成の概要を表わしたものである。この図１４で先の実施の形態の図４と同一部分には同一の符号を付しており、これらの説明を適宜省略する。

この変形例のメモリシステム１００Ａは、メモリ制御部１０１Ａと、このメモリ制御部１０１Ａによって制御されるバッファメモリ部３０１によって構成されている。バッファメモリ部３０１には、第１〜第Ｍのメモリ３１１₁〜３１１_Mが配置されている。これら第１〜第Ｍのメモリ３１１₁〜３１１_Mは、いずれもＤＲＡＭで構成されており、数値Ｍは２以上の整数である。また、これら第１〜第Ｍのメモリ３１１₁〜３１１_Mは、先の実施の形態と同様にバンクＡからバンクＸまでの複数のバンクに分かれている。

メモリ制御部１０１Ａの空きアドレス格納部１１７Ａには、第１〜第Ｍのメモリ３１１₁〜３１１_MのそれぞれについてのバンクＡからバンクＸまでの各バンクに対応するバンク用格納領域が設けられている。

図１５は、この変形例におけるシステムの初期状態での空きアドレス格納部の空きアドレス群の格納状態を示したものである。図１４と共に説明する。

メモリシステム１００Ａの始動時の空きアドレス格納部１１７Ａには、第１〜第Ｍのメモリ３１１₁〜３１１_Mに１対１で対応する第１〜第Ｍのアドレス格納領域３２１₁〜３２１_Mが配置されている。このうちの第１のアドレス格納領域３２１₁には、この初期状態で、バンクＡからバンクＸまでの複数（Ｘ個）のバンクのためにそれぞれＹ個の「ロウ＋カラム」アドレスが格納されたバンクＡ用格納領域３４１Ａ〜バンクＸ用格納領域３４１Ｘまでのバンク用格納領域が設けられている。第２〜第Ｍのアドレス格納領域３２１₂〜３２１_M（第Ｍのアドレス格納領域３２１_M以外は図示せず。）についても同様であり、それぞれＹ個ずつの「ロウ＋カラム」アドレスが格納されたバンクＡ用格納領域３４１Ａ〜バンクＸ用格納領域３４１Ｘが設けられている。

図１６は、空きアドレス格納部から空きアドレスが１つ選択されて書込アドレスとして出力された状態を表わしたものである。図１４と共に説明する。

この図１６に示した例ではアドレス管理部１１６Ａが第１のアドレス格納領域３２１₁のバンクＡ用格納領域３４１Ａを使用中にして、その中の「ロウ＋カラム」アドレスに「バンクＡ」および第１のアドレス格納領域３２１₁の情報を加えた情報を書込アドレス１２３Ａとしてメモリインタフェース処理部１１１に出力している。この状態では、第１のアドレス格納領域３２１₁のバンクＢ用格納領域３４１Ｂ（図示せず。）〜バンクＸ用格納領域３４１Ｘまでの残りのバンクは共に未使用状態にある。第２〜第Ｍのアドレス格納領域３２１₂〜３２１_M（第Ｍのアドレス格納領域３２１_M以外は図示せず。）のバンクＡ用格納領域３４１Ａ〜バンクＸ用格納領域３４１Ｘまでのすべてのバンクも同様に未使用状態にある。

図１７は、空きアドレス格納部の第Ｍのアドレス格納領域から最初の実アドレスが出力される状態を表わしたものである。図１４と共に説明する。

第１〜第Ｍのメモリ３１１₁〜３１１_Mに１対１で対応する第１〜第Ｍのアドレス格納領域３２１₁〜３２１_Mから空きアドレスをどのように選択していくかについては、各種の手法が考えられる。この変形例では、第１〜第Ｍのアドレス格納領域３２１₁〜３２１_Mについては第１のアドレス格納領域３２１₁を先頭にして若い番号で表わされた順に書込アドレス１２３Ａの選択を行う。

たとえば、第１のアドレス格納領域３２１₁内のＸ・Ｙ個の「ロウ＋カラム」アドレスがすべて書込アドレス１２３Ａとしてメモリインタフェース処理部１１１に出力されている状態でなければ、第２〜第Ｍのアドレス格納領域３２１₂〜３２１_M（第Ｍのアドレス格納領域３２１_M以外は図示せず。）から空きアドレスを選択することはない。第１のアドレス格納領域３２１₁内の空きアドレスがすべてなくなって、第２のアドレス格納領域３２１₂から空きアドレスを選択して出力している場合を考える。この状態のある時点で第１のメモリ３１１₁からデータの読み出しが行われ、その結果として第１のアドレス格納領域３２１₁内から出力されたアドレスが不要になって第１のアドレス格納領域３２１₁に戻されたとする。すると、この時点で第１のアドレス格納領域３２１₁内には選択の対象としての空きアドレスが存在することになる。そこで、この場合には次の書込アドレスを用意しなければならなくなったとき、アドレス管理部１１６Ａは第１のアドレス格納領域３２１₁から空きアドレスを選択することになる。

空きアドレスを選択する手法としてこの変形例で採用している第２の手法は、同一のアドレス格納領域３２１内ではバンクＡ用格納領域３４１Ａから順にバンクＸ用格納領域３４１Ｘまで、１つのバンク用格納領域内の空きアドレスがすべてなくなってから選択する領域を移動させることである。これは、先の実施の形態で採用していた手法なので、その詳細な説明は省略する。

したがって、図１７に示した状態は、第Ｍのアドレス格納領域３２１_M以外の領域ですべての空きアドレスが出力されており、最後の第Ｍのアドレス格納領域３２１_Mから最初の１組の「ロウ＋カラム」アドレスが書込アドレス１２３Ａとしてメモリインタフェース処理部１１１に出力されている状態を表わしている。この書込アドレス１２３Ａは、「ロウ＋カラム」アドレスに「バンクＡ」および第Ｍのアドレス格納領域３２１_Mの情報を加えた情報として構成されている。

この変形例では、メモリシステム１００Ａが図１７に示すように第Ｍのアドレス格納領域３２１_Mを使用中とするまでは第１〜第Ｍのメモリ３１１₁〜３１１_Mをランダムに使用している場合に比べてメモリ３１１単位での省電力化が可能である。また、仮に第Ｍのアドレス格納領域３２１_Mが使用中となっても、バンク単位での省電力制御が行われる。したがって、図１７に示す状態でも第Ｍのアドレス格納領域３２１_MのバンクＡ用格納領域３４１Ａ以外のバンクのリフレッシュ動作を抑制し、省電力化を図ることが可能である。

以上説明した変形例のメモリシステム１００Ａによれば、バンク単位だけでなくメモリ単位についてもリフレッシュ動作を管理することができる。したがって、複数のメモリをパケットデータの一時的な格納に使用する場合についても、リフレッシュ動作に要する電力の消費を効果的に抑制することが可能になるという効果が生じる。

なお、実施の形態および変形例ではバンクＡ用格納領域１４１Ａ、３１４ＡからバンクＸ用格納領域１４１Ｘ、３４１Ｘまでの各バンク用格納領域の空きアドレスの最大収容個数をすべて等しくしたが、これに限定されるものではない。変形例における第１〜第Ｍのメモリ３１１₁〜３１１_Mについても、これらのメモリ容量を互いに等しいものとしたが、これについてもこのような制限が加えられる必要がないことは当然である。

なお、実施の形態および変形例では空きアドレス格納部１１７、１１７Ａから空きアドレスを取り出して、バッファメモリ１０２あるいはバッファメモリ部３０１で使用することにしたが、これに限るものではない。たとえば空きアドレス格納部１１７、１１７Ａにアドレスの全部の一覧を保持しておき、どれが現在、データの保持のために取り出されたり、データの保持のために使用中であるかを記すようにしてもよい。この場合には、使用済みのアドレスを空きアドレス格納部１１７、１１７Ａに回収することは、使用中の状態を解除する（未使用状態にする。）ことになる。

以上説明した実施の形態の一部または全部は、以下の付記のようにも記載されるが、以下の記載に限定されるものではない。

（付記１）
一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成されるバッファメモリと、
このバッファメモリにデータを格納する単位となるアドレスの全部を格納するアドレス記憶手段と、
前記バッファメモリに格納するデータが発生するたびにそのデータを格納するアドレスを、前記アドレス記憶手段から選択して使用中とするアドレス選択手段と、
このアドレス選択手段によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの前記アドレス記憶手段における使用中の状態を解除するアドレス解除手段と、
前記バッファメモリにおける前記アドレス選択手段によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ手段と、
前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御手段
とを具備することを特徴とするメモリシステム。

（付記２）
前記複数のメモリ領域はバンク単位に設定されていることを特徴とする付記１記載のメモリシステム。

（付記３）
前記複数のメモリ領域はＤＲＡＭ（Dynamic Random Access Memory）素子単位に設定されていることを特徴とする付記１記載のメモリシステム。

（付記４）
前記複数のメモリ領域はＤＲＡＭ素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする付記１記載のメモリシステム。

（付記５）
一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択ステップと、
このアドレス選択ステップによってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除ステップと、
前記バッファメモリにおける前記アドレス選択ステップによって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュステップと、
前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御ステップ
とを具備することを特徴とするバッファメモリ制御方法。

（付記６）
前記複数のメモリ領域はバンク単位に設定されていることを特徴とする付記５記載のバッファメモリ制御方法。

（付記７）
前記複数のメモリ領域はＤＲＡＭ素子単位に設定されていることを特徴とする付記５記載のバッファメモリ制御方法。

（付記８）
前記複数のメモリ領域はＤＲＡＭ素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする付記５記載のバッファメモリ制御方法。

（付記９）
コンピュータに、
一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択処理と、
このアドレス選択処理によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除処理と、
前記バッファメモリにおける前記アドレス選択処理によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ処理と、
前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御処理
とを実行させることを特徴とするバッファメモリ制御プログラム。

（付記１０）
前記複数のメモリ領域はバンク単位に設定されていることを特徴とする付記９記載のバッファメモリ制御プログラム。

（付記１１）
前記複数のメモリ領域はＤＲＡＭ素子単位に設定されていることを特徴とする付記９記載のバッファメモリ制御プログラム。

（付記１２）
前記複数のメモリ領域はＤＲＡＭ素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする付記９記載のバッファメモリ制御プログラム。

１０、１００、１００Ａ メモリシステム
１１、１０２ バッファメモリ
１２ アドレス記憶手段
１３ アドレス選択手段
１４ アドレス解除手段
１５ リフレッシュ手段
１６ アドレス選択時制御手段
２０ バッファメモリ制御方法
２１ アドレス選択ステップ
２２ アドレス解除ステップ
２３ リフレッシュステップ
２４ アドレス選択時制御ステップ
３０ バッファメモリ制御プログラム
３１ アドレス選択処理
３２ アドレス解除処理
３３ リフレッシュ処理
３４ アドレス選択時制御処理
１０１、１０１Ａ メモリ制御部
３０１ バッファメモリ部
１１１ メモリインタフェース処理部
１１２ 入力データ
１１３ 入力データ処理部
１１４ 出力データ
１１５ 出力データ処理部
１１６、１１６Ａ アドレス管理部
１１７、１１７Ａ 空きアドレス格納部
１２１ データ実体
１２２ 入力データ情報
１２３、１２３Ａ 書込アドレス
１２６、１２６Ａ 読出アドレス
３１１ メモリ

Claims (10)

1. 一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成されるバッファメモリと、
   このバッファメモリにデータを格納する単位となるアドレスの全部を格納するアドレス記憶手段と、
   前記バッファメモリに格納するデータが発生するたびにそのデータを格納するアドレスを、前記アドレス記憶手段から選択して使用中とするアドレス選択手段と、
   このアドレス選択手段によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの前記アドレス記憶手段における使用中の状態を解除するアドレス解除手段と、
   前記バッファメモリにおける前記アドレス選択手段によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ手段と、
   前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御手段
   とを具備することを特徴とするメモリシステム。
2. 前記複数のメモリ領域はバンク単位に設定されていることを特徴とする請求項１記載のメモリシステム。
3. 前記複数のメモリ領域はＤＲＡＭ（Dynamic Random Access Memory）素子単位に設定されていることを特徴とする請求項１記載のメモリシステム。
4. 前記複数のメモリ領域はＤＲＡＭ素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする請求項１記載のメモリシステム。
5. 一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択ステップと、
   このアドレス選択ステップによってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除ステップと、
   前記バッファメモリにおける前記アドレス選択ステップによって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュステップと、
   前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御ステップ
   とを具備することを特徴とするバッファメモリ制御方法。
6. 前記複数のメモリ領域はバンク単位に設定されていることを特徴とする請求項５記載のバッファメモリ制御方法。
7. 前記複数のメモリ領域はＤＲＡＭ素子単位に設定されていることを特徴とする請求項５記載のバッファメモリ制御方法。
8. 前記複数のメモリ領域はＤＲＡＭ素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする請求項５記載のバッファメモリ制御方法。
9. コンピュータに、
   一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択処理と、
   このアドレス選択処理によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除処理と、
   前記バッファメモリにおける前記アドレス選択処理によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ処理と、
   前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御処理
   とを実行させることを特徴とするバッファメモリ制御プログラム。
10. 前記複数のメモリ領域はバンク単位に設定されていることを特徴とする請求項９記載のバッファメモリ制御プログラム。

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