JP2012165305A - Image processing device and image forming apparatus - Google Patents
Image processing device and image forming apparatus Download PDFInfo
- Publication number
- JP2012165305A JP2012165305A JP2011025758A JP2011025758A JP2012165305A JP 2012165305 A JP2012165305 A JP 2012165305A JP 2011025758 A JP2011025758 A JP 2011025758A JP 2011025758 A JP2011025758 A JP 2011025758A JP 2012165305 A JP2012165305 A JP 2012165305A
- Authority
- JP
- Japan
- Prior art keywords
- filter
- stage
- line
- stage filter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Image Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
Description
本発明は、画像処理装置および画像形成装置に関するものである。 The present invention relates to an image processing apparatus and an image forming apparatus.
プリンター、複合機などの画像形成装置では、画像データに対するフィルター処理が行われることがある。 In an image forming apparatus such as a printer or a multifunction peripheral, filter processing may be performed on image data.
複数ラインに跨るフィルター演算を行うフィルターが複数段設けられる場合、フィルターごとに、フィルター演算の対象となるライン数より1だけ少ない数のラインメモリーが必要になる(例えば特許文献1参照)。 When a plurality of filters for performing a filter operation over a plurality of lines are provided, a number of line memories that are one less than the number of lines to be subjected to the filter operation are required for each filter (see, for example, Patent Document 1).
画像処理装置が、縦列に接続された複数段のフィルターを有する場合、フィルターごとに、フィルター演算の対象となるライン数より1だけ少ない数のラインメモリーが必要になる。したがって、フィルター演算の対象となるライン数が可変である場合、各フィルターについて、フィルター演算のライン数の最大値より1だけ少ない数のラインメモリーが必要になる。また、複数列に対してフィルター演算を行う場合、ラインごとに、フィルター演算の列数の最大値より1だけ少ない数の遅延素子が必要となる。 When the image processing apparatus has a plurality of stages of filters connected in a column, a line memory whose number is one less than the number of lines to be subjected to filter operation is required for each filter. Therefore, when the number of lines to be subjected to the filter operation is variable, a line memory that is one less than the maximum value of the number of lines for the filter operation is required for each filter. Further, when performing a filter operation on a plurality of columns, a number of delay elements that is one less than the maximum value of the number of columns in the filter operation is required for each line.
例えば、前段のフィルターのライン数が1から8までのいずれかの数で可変であり、後段のフィルターのライン数が1から8までのいずれかの数で可変である場合、前段のフィルターについて7本のラインメモリーが設けられ、後段のフィルターについて7本のラインメモリーが設けられる。 For example, when the number of lines in the front stage filter is variable by any number from 1 to 8, and the number of lines in the rear stage filter is variable by any number from 1 to 8, the number of lines in the front stage is 7 Line memory is provided, and seven line memories are provided for the subsequent filter.
また、例えば、前段のフィルターの列数が1から8までのいずれかの数で可変であり、後段のフィルターの列数が1から8までのいずれかの数で可変である場合、前段のフィルターについて各ラインについて縦列接続された7個の遅延素子が設けられ、後段のフィルターについて各ラインについて縦列接続された7個の遅延素子が設けられる。 Further, for example, when the number of columns of the front-stage filter is variable by any number from 1 to 8, and the number of columns of the rear-stage filter is variable by any number from 1 to 8, Seven delay elements connected in cascade for each line are provided, and seven delay elements connected in cascade for each line are provided for the subsequent filter.
しかしながら、少ないライン数のフィルター演算を行う場合には、使用されないラインメモリーが多くなり、ラインメモリーなどの回路の利用効率が低下してしまう。 However, when performing a filter operation with a small number of lines, the number of unused line memories increases, and the utilization efficiency of circuits such as line memories decreases.
本発明は、上記の問題に鑑みてなされたものであり、ラインメモリーなどの回路の利用効率を高くして、回路規模を少なくすることができる画像処理装置および画像形成装置を得ることを目的とする。 SUMMARY An advantage of some aspects of the invention is that it provides an image processing apparatus and an image forming apparatus capable of reducing the circuit scale by increasing the use efficiency of a circuit such as a line memory. To do.
上記の課題を解決するために、本発明では以下のようにした。 In order to solve the above problems, the present invention is configured as follows.
本発明に係る画像処理装置は、画像データの複数ラインに跨るフィルター演算を行う前段フィルターと、前段フィルターの後段で画像データの複数ラインに跨るフィルター演算を行う後段フィルターと、複数のラインメモリーと、前段フィルターのフィルター演算のライン数、および後段フィルターのフィルター演算のライン数に応じて、前段フィルターに複数のラインメモリーのうちの一部である1または複数のラインメモリーを割り当て、後段フィルターに複数のラインメモリーのうちの別の一部である1または複数のラインメモリーを割り当てる設定回路とを備える。 An image processing apparatus according to the present invention includes a pre-stage filter that performs a filter operation over a plurality of lines of image data, a post-stage filter that performs a filter operation over a plurality of lines of image data at a subsequent stage of the pre-stage filter, a plurality of line memories, Depending on the number of lines of the filter operation of the pre-stage filter and the number of lines of the filter operation of the post-stage filter, one or more line memories that are a part of the plurality of line memories are allocated to the pre-stage filter, and a plurality of lines A setting circuit that allocates one or more line memories, which are another part of the line memories.
これにより、前段フィルターおよび後段フィルターのサイズを任意に設定可能であるため、回路の利用効率を高くすることができ、ひいては、画像処理装置の回路規模を少なくすることができる。 Thereby, since the sizes of the front-stage filter and the rear-stage filter can be arbitrarily set, it is possible to increase the use efficiency of the circuit, and to reduce the circuit scale of the image processing apparatus.
また、本発明に係る画像処理装置は、上記の画像処理装置に加え、次のようにしてもよい。この場合、設定回路は、前段フィルターのフィルター演算のライン数L1、および後段フィルターのフィルター演算のライン数L2に応じて、前段フィルターに(L1−1)本のラインメモリーを割り当て、後段フィルターに(L2−1)本のラインメモリーを割り当てる。 In addition to the image processing apparatus described above, the image processing apparatus according to the present invention may be configured as follows. In this case, the setting circuit allocates (L1-1) line memories to the front-stage filter according to the number of lines L1 of the filter operation of the front-stage filter and the number of lines L2 of the filter operation of the rear-stage filter. L2-1) Allocate line memory.
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、ラインメモリーの入力を、その前段のラインメモリーの出力および画像データ入力のいずれか一方と前段フィルターの出力とから選択する入力セレクターをさらに備える。そして、設定回路は、入力セレクターを制御して、前段フィルターに割り当てられたラインメモリーを縦列接続し、後段フィルターに割り当てられたラインメモリーを縦列接続し、前段フィルターに割り当てられたラインメモリーの先頭に、画像データ入力を接続し、後段フィルターに割り当てられたラインメモリーの先頭に、前段フィルターの出力を接続する。 The image processing apparatus according to the present invention may be as follows in addition to any of the image processing apparatuses described above. In this case, the image processing apparatus further includes an input selector that selects an input of the line memory from one of the output of the previous line memory and the input of the image data and the output of the previous filter. Then, the setting circuit controls the input selector to cascade the line memories assigned to the preceding filter, cascades the line memories assigned to the succeeding filter, and sets the line memory assigned to the preceding filter to the head of the line memory assigned to the preceding filter. Connect the image data input, and connect the output of the pre-filter to the head of the line memory assigned to the post-filter.
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、ラインメモリーの後段に設けられ、所定の数の遅延素子を縦列接続した遅延回路をさらに備える。そして、設定回路は、前段フィルターに割り当てられたラインメモリーについての遅延回路における1または複数の遅延素子を選択し、選択した遅延素子の入力および/または出力を前段フィルターに入力させ、後段フィルターに割り当てられたラインメモリーについての遅延回路における1または複数の遅延素子を選択し、選択した遅延素子の入力および/または出力を後段フィルターに入力させる。 The image processing apparatus according to the present invention may be as follows in addition to any of the image processing apparatuses described above. In this case, the image processing apparatus further includes a delay circuit that is provided in the subsequent stage of the line memory and in which a predetermined number of delay elements are connected in cascade. Then, the setting circuit selects one or a plurality of delay elements in the delay circuit for the line memory assigned to the pre-filter, inputs the selected delay element and / or output to the pre-filter, and assigns it to the post-filter. One or a plurality of delay elements in the delay circuit for the selected line memory are selected, and the input and / or output of the selected delay element is input to the subsequent filter.
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、上述の遅延回路の入力を、ラインメモリーの出力と、前段フィルターおよび後段フィルターの少なくとも一方とから選択する出力セレクターをさらに備える。 The image processing apparatus according to the present invention may be as follows in addition to any of the image processing apparatuses described above. In this case, the image processing apparatus further includes an output selector that selects the input of the delay circuit from the output of the line memory and at least one of the front-stage filter and the rear-stage filter.
これにより、前段フィルターや後段フィルターの出力の遅延にこの遅延回路が使用でき、複数列の画素値を取得するための遅延回路を、外部の回路(例えば、後述の並列接続された別のフィルター部など)との同期に使用することができる。 As a result, this delay circuit can be used for delaying the output of the pre-stage filter and the post-stage filter, and a delay circuit for acquiring a plurality of columns of pixel values can be connected to an external circuit (for example, another filter unit connected in parallel, which will be described later). Etc.) can be used for synchronization.
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、並列に接続された複数のフィルター部を備える。そして、複数のフィルター部のそれぞれは、前段フィルター、後段フィルター、ラインメモリー、および設定回路を有する。 The image processing apparatus according to the present invention may be as follows in addition to any of the image processing apparatuses described above. In this case, the image processing apparatus includes a plurality of filter units connected in parallel. Each of the plurality of filter units includes a front-stage filter, a rear-stage filter, a line memory, and a setting circuit.
本発明に係る画像形成装置は、上記の画像処理装置のいずれかを備える。 An image forming apparatus according to the present invention includes any of the image processing apparatuses described above.
本発明によれば、画像処理装置において、回路の利用効率を高くして、回路規模を少なくすることができる。 According to the present invention, in the image processing apparatus, the circuit utilization efficiency can be increased and the circuit scale can be reduced.
以下、図に基づいて本発明の実施の形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。この画像処理装置は、例えば、プリンター、複合機などの画像形成装置に内蔵され、印刷対象の画像データのフィルター処理に使用される。 FIG. 1 is a block diagram showing a configuration of an image processing apparatus according to an embodiment of the present invention. This image processing apparatus is built in, for example, an image forming apparatus such as a printer or a multifunction peripheral, and used for filtering image data to be printed.
図1に示す画像処理装置は、並列に接続された3つのフィルター部1〜3を有する。 The image processing apparatus shown in FIG. 1 has three filter units 1 to 3 connected in parallel.
フィルター部1〜3には画像データが1ラインごとに主走査方向に沿って順番に入力される。そして、フィルター部1〜3の出力の和が加算器4により演算され、最終段のフィルター5を介して出力される。
Image data is sequentially input to the filter units 1 to 3 along the main scanning direction for each line. Then, the sum of the outputs of the filter units 1 to 3 is calculated by the
フィルター部1は、前段のフィルター11と後段のフィルター12と遅延回路13とを有する。遅延回路13は、並列接続されているフィルター部1〜3の出力の同期をとるための遅延回路である。
The filter unit 1 includes a front-
図2は、図1におけるフィルター部1の構成例を示すブロック図である。 FIG. 2 is a block diagram illustrating a configuration example of the filter unit 1 in FIG.
フィルター部1は、フィルター11,12、ライン回路41〜48、選択回路49、および設定回路50を有する。
The filter unit 1 includes
フィルター11は、前段フィルターであって、L1ライン、M1列の画素値に対してフィルター演算を行う演算回路である。フィルター12は、後段フィルターであって、L2ライン、M2列の画素値に対してフィルター演算を行う演算回路である。例えば、フィルター11,12は、膨張と収縮を行うオープニングとクロージングのフィルターである。
The
ライン回路41は、縦列接続された遅延素子54からなる遅延回路を有し、ライン回路41の先頭の遅延素子54に画像データ入力が接続される。遅延素子54には、フリップフロップなどが使用される。
The
ライン回路42〜48は、それぞれ、入力セレクター51、ラインメモリー52、出力セレクター53、および縦列接続された遅延素子54からなる遅延回路を有する。この遅延回路は、複数列の画素値をフィルター11,12に入力するために使用されるものであるが、上述の遅延回路13としても必要に応じて機能する。
Each of the line circuits 42 to 48 includes a delay circuit including an
ライン回路42の入力セレクター51は、制御信号の値に応じて、画像データ入力、フィルター11の出力およびフィルター12の出力のいずれかをラインメモリー52へ入力する。ライン回路43〜48の入力セレクター51は、制御信号の値に応じて、前段のライン回路42〜47のラインメモリー52の出力、フィルター11の出力およびフィルター12の出力のいずれかをラインメモリー52へ入力する。
The
ラインメモリー52は、画像データの1ライン分のサイズを有し、主走査方向に沿って1画素ずつ順番に画像データを入力され、FIFO(First-In First-Out)の順番で1画素ずつ画像データを出力する。
The
出力セレクター53は、制御信号の値に応じて、ラインメモリー52の出力、フィルター11の出力およびフィルター12の出力のいずれかを先頭の遅延素子54へ入力する。
The
この遅延回路は、ラインメモリー52の本数(ここでは、7本)と同数の遅延素子54を有する。
This delay circuit has the same number of
選択回路49は、制御信号に応じて、ライン回路41〜48における1または複数の遅延素子54の入力および/または出力を選択し、選択した入力および/または出力を、フィルター11およびフィルター12に入力する。
The
設定回路50は、所定のレジスター値などの指令に対応する値である制御信号を、ライン回路42〜48の入力セレクター51および出力セレクター53、並びに選択回路49に入力する。
The
設定回路50は、前段のフィルター11のフィルター演算のライン数L1、および後段のフィルター12のフィルター演算のライン数L2に応じて、フィルター11に1または複数のラインメモリー52を割り当て、フィルター12に別の1または複数のラインメモリー52を割り当てる。
The setting
この実施の形態では、(L1−1)本のラインメモリー52がフィルター11に割り当てられ、(L2−1)本のラインメモリー52がフィルター12に割り当てられる。ラインメモリー52の総数をNとすると、(L1−1)+(L2−1)≦Nとなるように、任意にL1およびL2が設定可能である。
In this embodiment, (L1-1)
また、設定回路50は、入力セレクター51を制御して、(a)前段のフィルター11に割り当てられたラインメモリー52を縦列接続し、(b)後段のフィルター12に割り当てられたラインメモリー52を縦列接続し、(c)前段のフィルター11に割り当てられたラインメモリー52の先頭に、画像データ入力を接続し、(d)後段のフィルター12に割り当てられたラインメモリー52の先頭に、前段のフィルター11の出力を接続する。
Further, the setting
さらに、設定回路50は、選択回路49を制御して、(a)前段のフィルター11に割り当てられたラインメモリー52についての遅延回路における1または複数の遅延素子54を選択し、選択した遅延素子54の入力および/または出力を前段のフィルター11に入力させ、(b)後段のフィルター12に割り当てられたラインメモリー52についての遅延回路における1または複数の遅延素子54を選択し、選択した遅延素子54の入力および/または出力を後段のフィルター12に入力させる。
Further, the setting
なお、フィルター部2のフィルター21,22および遅延回路23は、それぞれ、フィルター部1と同様に構成される。フィルター部3のフィルター31,32および遅延回路33についても同様である。ただし、フィルター部2,3における、ライン回路42〜48と同様のライン回路の数は、それぞれ、7本に限定されず、他の本数でもよい。また、遅延回路は、ライン回路42〜48と同様のライン回路の数(つまり、ラインメモリー52を有するライン回路の本数)と同数の遅延素子54を有する。
The
次に、上記画像処理装置の動作について説明する。 Next, the operation of the image processing apparatus will be described.
初期設定として、各フィルター部1〜3において、設定回路50は、レジスター値などとして供給される指令に従って、ライン回路42〜48の入力セレクター51および出力セレクター53、並びに選択回路49を制御する。これにより、各フィルター部1〜3により、所望のフィルター演算が実行される。
As an initial setting, in each of the filter units 1 to 3, the setting
例えば、前段のフィルター11が3×3(3列,3ライン)の画素領域に対するフィルター演算を行い、後段のフィルター12が4×3(4列,3ライン)の画素領域に対するフィルター演算を行う場合、設定回路50は、以下のように、ライン回路42〜48の入力セレクター51および出力セレクター53、並びに選択回路49を制御する。設定回路50は、ライン回路42の入力フィルター51に画像データ入力を選択させ、ライン回路43の入力フィルター51にライン回路42のラインメモリー52の出力を選択させ、ライン回路42の出力フィルター53にラインメモリー52の出力を選択させ、ライン回路43の出力フィルター53にラインメモリー52の出力を選択させ、フィルター11に対する入力として、選択回路49に、ライン回路41〜43の第1段の遅延素子54の入力と出力および第2段の遅延素子54の出力を選択させる(図2における部位61参照)。また、設定回路50は、ライン回路45の入力フィルター51にフィルター11の出力を選択させ、ライン回路46の入力フィルター51にライン回路45のラインメモリー52の出力を選択させ、ライン回路44の出力フィルター53にフィルター11の出力を選択させ、ライン回路45,46の出力フィルター53にラインメモリー52の出力を選択させ、フィルター12に対する入力として、選択回路49に、ライン回路44〜46の第2段から第5段までの遅延素子54の出力を選択させる(図2における部位62参照)。さらに、設定回路50は、ライン回路48の入力フィルター51にフィルター12の出力を選択させ、フィルター部1の出力として、ライン回路48の最後の遅延素子54の出力を選択する。この場合、ライン回路48の遅延素子54が、同期用の遅延回路13として機能する。なお、遅延回路13による遅延量は、フィルター部1の出力の元となる遅延素子54を選択することで可変である。
For example, when the first-
以上のように、上記実施の形態によれば、前段のフィルター11は、画像データの複数ラインに跨るフィルター演算を行い、後段のフィルター12は、フィルター11の後段で画像データの複数ラインに跨るフィルター演算を行う。設定回路50は、前段のフィルター11のフィルター演算のライン数L1、および後段のフィルター12のフィルター演算のライン数L2に応じて、前段のフィルター11に複数のラインメモリー52のうちの一部を、また、後段のフィルター12に複数のラインメモリー52のうちの別の一部を割り当てる。
As described above, according to the above-described embodiment, the front-
これにより、前段フィルター11および後段フィルター12のサイズを任意に設定可能であるため、回路の利用効率を高くすることができる。ひいては、画像処理装置の回路規模を少なくすることができる。
できる。
Thereby, since the sizes of the front-
it can.
なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。 The above-described embodiments are preferred examples of the present invention, but the present invention is not limited to these, and various modifications and changes can be made without departing from the scope of the present invention. is there.
例えば、上記実施の形態では、フィルター11,12の数は2であるが、フィルターの数を3以上としてもよい。また、上記実施の形態では、ラインフィルター52の総数は7であるが、それ以外の複数でもよい。さらに、上記実施の形態では、各ライン回路41〜48における遅延素子54の数は、ラインフィルター52の総数と同一であるが、別の数でもよい。さらに、上記実施の形態では、各フィルター部1〜3に設定回路50が存在するが、1つの設定回路50で、複数のフィルター部1〜3をそれぞれ独立に制御するようにしてもよい。
For example, in the above embodiment, the number of
本発明は、例えば、プリンター、複合機などの画像形成装置の画像処理に適用可能である。 The present invention is applicable to image processing of an image forming apparatus such as a printer or a multifunction peripheral.
1,2,3 フィルター部
11 フィルター(前段フィルターの一例)
12 フィルター(後段フィルターの一例)
50 設定回路
51 入力セレクター
52 ラインメモリー
53 出力セレクター
54 遅延素子
1, 2, 3
12 Filter (an example of a post filter)
50
Claims (7)
前記前段フィルターの後段で画像データの複数ラインに跨るフィルター演算を行う後段フィルターと、
複数のラインメモリーと、
前記前段フィルターのフィルター演算のライン数、および前記後段フィルターのフィルター演算のライン数に応じて、前記前段フィルターに前記複数のラインメモリーのうちの一部である1または複数のラインメモリーを割り当て、前記後段フィルターに前記複数のラインメモリーのうちの別の一部である1または複数のラインメモリーを割り当てる設定回路と、
を備えることを特徴とする画像処理装置。 A pre-stage filter that performs a filter operation across multiple lines of image data;
A post-stage filter that performs a filter operation across a plurality of lines of image data at the post stage of the pre-stage filter,
Multiple line memories,
According to the number of lines of the filter operation of the pre-stage filter and the number of lines of the filter operation of the post-stage filter, one or more line memories that are a part of the plurality of line memories are allocated to the pre-stage filter, A setting circuit that assigns one or more line memories, which are another part of the plurality of line memories, to a post-stage filter;
An image processing apparatus comprising:
前記設定回路は、前記入力セレクターを制御して、前記前段フィルターに割り当てられたラインメモリーを縦列接続し、前記後段フィルターに割り当てられたラインメモリーを縦列接続し、前記前段フィルターに割り当てられたラインメモリーの先頭に、前記画像データ入力を接続し、前記後段フィルターに割り当てられたラインメモリーの先頭に、前記前段フィルターの出力を接続すること、
を特徴とする請求項1または請求項2記載の画像処理装置。 An input selector for selecting the input of the line memory from either the output of the previous line memory or the image data input and the output of the previous filter;
The setting circuit controls the input selector to cascade the line memories assigned to the preceding filter, cascades the line memories assigned to the succeeding filter, and assigns the line memory assigned to the preceding filter. Connecting the image data input to the head of the line, and connecting the output of the pre-stage filter to the head of the line memory assigned to the post-stage filter,
The image processing apparatus according to claim 1, wherein:
前記設定回路は、前記前段フィルターに割り当てられたラインメモリーについての前記遅延回路における1または複数の前記遅延素子を選択し、選択した前記遅延素子の入力および/または出力を前記前段フィルターに入力させ、前記後段フィルターに割り当てられたラインメモリーについての前記遅延回路における1または複数の前記遅延素子を選択し、選択した前記遅延素子の入力および/または出力を前記後段フィルターに入力させること、
を特徴とする請求項1から請求項3のうちのいずれか1項記載の画像処理装置。 A delay circuit provided at a subsequent stage of the line memory, in which a predetermined number of delay elements are connected in cascade;
The setting circuit selects one or a plurality of the delay elements in the delay circuit for the line memory assigned to the pre-filter, and inputs the input and / or output of the selected delay element to the pre-filter, Selecting one or more of the delay elements in the delay circuit for the line memory assigned to the post-stage filter and causing the input and / or output of the selected delay element to be input to the post-stage filter;
The image processing apparatus according to claim 1, wherein:
前記複数のフィルター部のそれぞれは、前記前段フィルター、前記後段フィルター、前記ラインメモリー、および前記設定回路を有すること、
を特徴とする請求項1から請求項5のうちのいずれか1項記載の画像処理装置。 It has a plurality of filter parts connected in parallel,
Each of the plurality of filter units includes the front-stage filter, the rear-stage filter, the line memory, and the setting circuit.
The image processing apparatus according to claim 1, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011025758A JP5535101B2 (en) | 2011-02-09 | 2011-02-09 | Image processing apparatus and image forming apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011025758A JP5535101B2 (en) | 2011-02-09 | 2011-02-09 | Image processing apparatus and image forming apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012165305A true JP2012165305A (en) | 2012-08-30 |
JP5535101B2 JP5535101B2 (en) | 2014-07-02 |
Family
ID=46844237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011025758A Active JP5535101B2 (en) | 2011-02-09 | 2011-02-09 | Image processing apparatus and image forming apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5535101B2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1132210A (en) * | 1997-07-10 | 1999-02-02 | Minolta Co Ltd | Image processor |
JP2004173115A (en) * | 2002-11-21 | 2004-06-17 | Sharp Corp | Image processor |
-
2011
- 2011-02-09 JP JP2011025758A patent/JP5535101B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1132210A (en) * | 1997-07-10 | 1999-02-02 | Minolta Co Ltd | Image processor |
JP2004173115A (en) * | 2002-11-21 | 2004-06-17 | Sharp Corp | Image processor |
Also Published As
Publication number | Publication date |
---|---|
JP5535101B2 (en) | 2014-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2631869B1 (en) | Parallel scaler processing | |
JP5784299B2 (en) | Data processing apparatus and image processing apparatus | |
CN108073549B (en) | Convolution operation device and method | |
JP2009503683A (en) | Processor and method with instructions based on parallel median filtering | |
US20110200254A1 (en) | Image processing device, image processing method, and computer program | |
JP5717196B2 (en) | Pipeline circuit, semiconductor device, and pipeline control method | |
JP5535101B2 (en) | Image processing apparatus and image forming apparatus | |
WO2016197393A1 (en) | Parallel multiphase image interpolation device and method | |
JP5675278B2 (en) | Data processing apparatus and image processing apparatus | |
JPWO2007099950A1 (en) | Processor array system with high-speed inter-PE data relocation function | |
US9507541B2 (en) | Computation device, computation method, and medium | |
JP4833690B2 (en) | Arithmetic circuit and arithmetic method | |
JP6311601B2 (en) | Multistage filter processing apparatus and method | |
TWI564735B (en) | Data allocating apparatus, signal processing apparatus, and data allocating method | |
JP5098358B2 (en) | Processing element and reconfigurable circuit having the same | |
US20180144452A1 (en) | Image processing circuit with multipliers allocated based on filter coefficients | |
JP2015230619A (en) | Data processing device | |
JP2009122964A (en) | Data processor | |
US7152087B2 (en) | Finite impulse response filter | |
JP3553376B2 (en) | Parallel image processor | |
US9798305B2 (en) | Calculation device | |
JP2015148851A (en) | image processing apparatus | |
JP5775897B2 (en) | A logic processing device that realizes pipeline processing by connecting a plurality of reconfigurable logic circuits in a circular series. | |
JP2008113295A (en) | Video signal processor | |
JP7005228B2 (en) | Image processing circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140327 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140422 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5535101 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |