JP2012156731A - シリアルインタフェース回路及びシリアル通信システム - Google Patents
シリアルインタフェース回路及びシリアル通信システム Download PDFInfo
- Publication number
- JP2012156731A JP2012156731A JP2011013484A JP2011013484A JP2012156731A JP 2012156731 A JP2012156731 A JP 2012156731A JP 2011013484 A JP2011013484 A JP 2011013484A JP 2011013484 A JP2011013484 A JP 2011013484A JP 2012156731 A JP2012156731 A JP 2012156731A
- Authority
- JP
- Japan
- Prior art keywords
- lane
- lanes
- reception
- circuit
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Communication Control (AREA)
Abstract
【解決手段】シリアルインタフェース回路は、複数のレーンのそれぞれに接続される複数の双方向IO回路を備える。各双方向IO回路は、送信レーンにデータを送信する送信IO回路、あるいは、受信レーンからデータを受信する受信IO回路のいずれとしても動作可能である。物理層処理回路は、上位レイヤから受け取る送信パケットを送信IO回路を介して送信レーンに送信し、且つ、受信レーンから受信IO回路を介して受け取る受信パケットを上位レイヤに出力する。各々のレーンは、送信レーンあるいは受信レーンのいずれとしても使用可能である。送信レーン数及び受信レーン数は、可変であり、レーン割当制御回路によって動的に制御される。
【選択図】図1
Description
図1は、本発明の実施の形態に係るシリアル通信システム1の構成を概略的に示すブロック図である。シリアル通信システム1は、第1通信装置100A(第1通信コンポーネント)と第2通信装置100B(第2通信コンポーネント)を備えている。第1通信装置100Aと第2通信装置100Bは、複数のレーンLNを介して互いに接続されており、互いにシリアルデータ伝送を行う。図1では、N本(Nは2以上の整数)のレーンLN[0]〜LN[N−1]が示されている。尚、単一のレーンLNは、第1通信装置100Aと第2通信装置100Bとの間を接続する一対(1ポート)のシリアルリンクと定義される。
図5は、本実施の形態に係るシリアルインタフェース回路300の構成例を示している。シリアルインタフェース回路300は、複数の双方向IO回路310[0]〜310[N−1]、物理層処理回路320、及びレーン割当制御回路330を備えている。
図10は、本実施の形態に係るシリアル通信システム1の動作例を示すタイミングチャートである。本例では、第1通信装置100Aによってレーン割当変更要求REQが生成されるとする。
100 通信装置
100A 第1通信装置
100B 第2通信装置
200 上位レイヤ処理部
210 アプリケーション部
220 OS部
300 シリアルインタフェース回路
310 双方向IO回路
311 送信バッファ
312 受信バッファ
320 物理層処理回路
321 送信SerDes回路
322 受信SerDes回路
323 トレーニング回路
330 レーン割当制御回路
331 デコーダ
332 制御回路
LN レーン
SW 切り替え信号
REQ レーン割当変更要求
CON レーン割当制御信号
Claims (8)
- 複数のレーンのそれぞれに接続される複数の双方向IO回路と、
上位レイヤ処理部と前記複数の双方向IO回路との間に設けられる物理層処理回路と、
前記複数の双方向IO回路及び前記物理層処理回路の動作を制御するレーン割当制御回路と
を備え、
前記複数の双方向IO回路の各々は、送信レーンにデータを送信する送信IO回路、あるいは、受信レーンからデータを受信する受信IO回路のいずれとしても動作可能なように構成され、
前記物理層処理回路は、前記上位レイヤ処理部から受け取る送信パケットを前記送信IO回路を介して前記送信レーンに送信し、且つ、前記受信レーンから前記受信IO回路を介して受け取る受信パケットを前記上位レイヤ処理部に出力するように、物理層処理を行い、
前記複数のレーンの各々は、前記送信レーンあるいは前記受信レーンのいずれとしても使用可能であり、
前記複数のレーンのうち前記送信レーンに割り当てられるレーンの数は、送信レーン数であり、
前記複数のレーンのうち前記受信レーンに割り当てられるレーンの数は、受信レーン数であり、
前記送信レーン数及び前記受信レーン数は、可変であり、
前記レーン割当制御回路は、指定された前記送信レーン数及び前記受信レーン数での前記物理層処理が実現されるように、前記物理層処理回路及び前記複数の双方向IO回路を動的に制御する
シリアルインタフェース回路。 - 請求項1に記載のシリアルインタフェース回路であって、
前記各々の双方向IO回路は、切り替え信号に従って、前記送信IO回路あるいは前記受信IO回路として動作し、
前記物理層処理回路は、レーン割当制御信号に従って、前記物理層処理を行い、
前記送信レーン数及び前記受信レーン数は、レーン割当変更要求によって指定され、
前記レーン割当制御回路は、前記レーン割当変更要求を受け取り、前記指定された送信レーン数及び受信レーン数での前記物理層処理が実現されるように、前記切り替え信号及び前記レーン割当制御信号を生成する
シリアルインタフェース回路。 - 請求項2に記載のシリアルインタフェース回路であって、
前記上位レイヤ処理部に含まれるソフトウェアが、前記レーン割当変更要求を生成し、
前記レーン割当制御回路は、前記上位レイヤ処理部から前記レーン割当変更要求を受け取る
シリアルインタフェース回路。 - 請求項3に記載のシリアルインタフェース回路であって、
前記物理層処理回路は、前記上位レイヤ処理部から前記レーン割当変更要求を受け取り、前記レーン割当変更要求を通信相手に向けて送信し、
前記通信相手から、前記レーン割当変更要求のパケットに応答する確認応答パケットが返送され、
前記物理層処理回路は、前記確認応答パケットの受信に応答して、前記通信相手との間で再リンク確立処理を行う
シリアルインタフェース回路。 - 第1通信装置と、
複数のレーンを介して前記第1通信装置と接続された第2通信装置と
を具備し、
前記第1通信装置及び前記第2通信装置の各々は、
前記複数のレーンのそれぞれに接続される複数の双方向IO回路と、
上位レイヤ処理部と前記複数の双方向IO回路との間に設けられる物理層処理回路と、
前記複数の双方向IO回路及び前記物理層処理回路の動作を制御するレーン割当制御回路と
を備え、
前記複数の双方向IO回路の各々は、送信レーンにデータを送信する送信IO回路、あるいは、受信レーンからデータを受信する受信IO回路のいずれとしても動作可能なように構成され、
前記物理層処理回路は、前記上位レイヤ処理部から受け取る送信パケットを前記送信IO回路を介して前記送信レーンに送信し、且つ、前記受信レーンから前記受信IO回路を介して受け取る受信パケットを前記上位レイヤ処理部に出力するように、物理層処理を行い、
前記複数のレーンの各々は、前記送信レーンあるいは前記受信レーンのいずれとしても使用可能であり、
前記複数のレーンのうち前記送信レーンに割り当てられるレーンの数は、送信レーン数であり、
前記複数のレーンのうち前記受信レーンに割り当てられるレーンの数は、受信レーン数であり、
前記送信レーン数及び前記受信レーン数は、可変であり、
前記レーン割当制御回路は、指定された前記送信レーン数及び前記受信レーン数での前記物理層処理が実現されるように、前記物理層処理回路及び前記複数の双方向IO回路を制御する
シリアル通信システム。 - 請求項5に記載のシリアル通信システムであって、
前記各々の双方向IO回路は、切り替え信号に従って、前記送信IO回路あるいは前記受信IO回路として動作し、
前記物理層処理回路は、レーン割当制御信号に従って、前記物理層処理を行い、
前記送信レーン数及び前記受信レーン数は、レーン割当変更要求によって指定され、
前記レーン割当制御回路は、前記レーン割当変更要求を受け取り、前記指定された送信レーン数及び受信レーン数での前記物理層処理が実現されるように、前記切り替え信号及び前記レーン割当制御信号を生成する
シリアル通信システム。 - 請求項6に記載のシリアル通信システムであって、
前記第1通信装置において、前記上位レイヤ処理部に含まれるソフトウェアが前記レーン割当変更要求を生成し、前記レーン割当制御回路及び前記物理層処理回路は前記上位レイヤ処理部から前記レーン割当変更要求を受け取り、前記物理層処理回路は前記レーン割当変更要求を前記第2通信装置に向けて送信し、
前記第2通信装置の前記レーン割当制御回路は、前記第1通信装置から送信された前記レーン割当変更要求を受け取る
シリアル通信システム。 - 請求項7に記載のシリアル通信システムであって、
前記第2通信装置は、前記受け取ったレーン割当変更要求のパケットに応答する確認応答パケットを、前記第1通信装置に返送し、
前記第1通信装置の前記物理層処理回路は、前記確認応答パケットの受信に応答して、前記第2通信装置との間で再リンク確立処理を行う
シリアル通信システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011013484A JP5743186B2 (ja) | 2011-01-25 | 2011-01-25 | シリアルインタフェース回路及びシリアル通信システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011013484A JP5743186B2 (ja) | 2011-01-25 | 2011-01-25 | シリアルインタフェース回路及びシリアル通信システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012156731A true JP2012156731A (ja) | 2012-08-16 |
JP5743186B2 JP5743186B2 (ja) | 2015-07-01 |
Family
ID=46838017
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011013484A Active JP5743186B2 (ja) | 2011-01-25 | 2011-01-25 | シリアルインタフェース回路及びシリアル通信システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5743186B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015536597A (ja) * | 2012-10-22 | 2015-12-21 | エーティーアイ・テクノロジーズ・ユーエルシーAti Technologies Ulc | ビデオデータを用いた高速データ伝送を提供するための方法および装置 |
JP2019507549A (ja) * | 2016-02-01 | 2019-03-14 | スター−ダンディー リミテッド | マルチレーン通信 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01183241A (ja) * | 1988-01-18 | 1989-07-21 | Yokogawa Medical Syst Ltd | データ通信回路 |
JP2002094600A (ja) * | 2000-09-13 | 2002-03-29 | Mitsubishi Electric Corp | 通信装置および通信方法 |
JP2007249942A (ja) * | 2006-02-16 | 2007-09-27 | Ricoh Co Ltd | インターフェース装置及びそれを備えた画像形成装置 |
-
2011
- 2011-01-25 JP JP2011013484A patent/JP5743186B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01183241A (ja) * | 1988-01-18 | 1989-07-21 | Yokogawa Medical Syst Ltd | データ通信回路 |
JP2002094600A (ja) * | 2000-09-13 | 2002-03-29 | Mitsubishi Electric Corp | 通信装置および通信方法 |
JP2007249942A (ja) * | 2006-02-16 | 2007-09-27 | Ricoh Co Ltd | インターフェース装置及びそれを備えた画像形成装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015536597A (ja) * | 2012-10-22 | 2015-12-21 | エーティーアイ・テクノロジーズ・ユーエルシーAti Technologies Ulc | ビデオデータを用いた高速データ伝送を提供するための方法および装置 |
JP2019507549A (ja) * | 2016-02-01 | 2019-03-14 | スター−ダンディー リミテッド | マルチレーン通信 |
Also Published As
Publication number | Publication date |
---|---|
JP5743186B2 (ja) | 2015-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9292460B2 (en) | Versatile lane configuration using a PCIe PIE-8 interface | |
US10349485B2 (en) | Efficient control assembly and control method | |
US9882655B2 (en) | Optical network-on-chip, method for dynamically adjusting optical link bandwidth | |
US20210041929A1 (en) | Dynamic network controller power management | |
CN108345555B (zh) | 基于高速串行通信的接口桥接电路及其方法 | |
US11586575B2 (en) | System decoder for training accelerators | |
US9019959B2 (en) | Node, switch, and system | |
KR20160084408A (ko) | 버스 상에서 추가적인 세컨더리 데이터 라인들을 통하여 데이터를 전송하는 시스템 및 방법 | |
CN100499666C (zh) | 实现SPI4设备与PCI Express设备互连的系统及方法 | |
CN104904169A (zh) | 调整线程优先级以改进点到点(p2p)器件之间的吞吐量 | |
WO2017131762A1 (en) | Optical links with elastic bandwidth and resiliency for dynamically adaptable end-to-end bandwidth and link reliability | |
JP2018509715A (ja) | デカルトアドレス指定を使用した低電力および低待ち時間デバイスのエニュメレーション | |
JP5743186B2 (ja) | シリアルインタフェース回路及びシリアル通信システム | |
CN112953683A (zh) | 一种自适应速率srio接口数据发送方法 | |
CN1777848A (zh) | 以太网电报周期性发送的方法、装置及网络 | |
JP5935484B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
KR101924002B1 (ko) | 칩 멀티 프로세서, 및 칩 멀티 프로세서를 위한 라우터 | |
US9602355B2 (en) | Network interface with adjustable rate | |
WO2017126087A1 (ja) | 無線通信装置、無線通信方法及び無線通信プログラム | |
CN112463670A (zh) | 一种存储控制器访问方法及相关装置 | |
CN117555597B (zh) | 多通道速率均衡的高速链路及其数据传输方法 | |
WO2024041572A1 (zh) | 业务处理方法、装置、设备、介质及程序产品 | |
JP5902402B2 (ja) | データ出力調整装置、データ出力調整方法、rgmiiネットワークシステム、及び、rgmiiネットワーク通信路切替方法 | |
CN117579557A (zh) | 基于dpdk和多网卡的网络负载均衡控制方法及装置 | |
TW201722115A (zh) | 傳收器組以及相關路由器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131205 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20140813 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141003 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150331 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150423 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5743186 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |