JP2012156520A - Semiconductor device and manufacturing method of the same - Google Patents

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和久 樋口
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孝行 中地
Masami Koketsu
政巳 纐纈
Hideki Yasuoka
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Abstract

PROBLEM TO BE SOLVED: To improve flatness of a surface of a semiconductor substrate without causing the increase of a chip area due to the disposition of a dummy active region.SOLUTION: A gate insulator 7 of a high breakdown voltage MISFET having a thick film thickness is formed at an upper part of an n-type buried layer 3 serving as a dummy active region, and a resistance element IR of an internal circuit is formed at an upper part of the gate insulator 7. Disposing the thick gate insulator 7 between the n-type buried layer 3 and the resistance element IR reduces coupling capacitance formed between a substrate 1 (the n-type buried layer 3) and the resistance element IR.

Description

本発明は、半導体装置およびその製造技術に関し、特に、高耐圧MISFETおよび抵抗素子を同一半導体基板上に形成する半導体装置およびその製造技術に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device in which a high breakdown voltage MISFET and a resistance element are formed on the same semiconductor substrate and a technique effective when applied to the manufacturing technique thereof.

互いに隣接する半導体素子を電気的に分離する素子分離構造として、半導体基板の素子分離領域に溝を形成してその内部に絶縁膜を埋め込む素子分離溝(STI:Shallow Trench Isolation)が知られている。この素子分離溝を形成するには、まず半導体基板をエッチングして溝を形成し、続いて半導体基板上に溝の深さよりも厚い酸化シリコン膜を堆積する。次に、溝の外部の酸化シリコン膜を化学的機械研磨法で除去と、溝の内部に酸化シリコン膜が残り、かつその表面が平坦化される。   As an element isolation structure for electrically isolating adjacent semiconductor elements, an element isolation groove (STI: Shallow Trench Isolation) in which a groove is formed in an element isolation region of a semiconductor substrate and an insulating film is embedded therein is known. . In order to form the element isolation trench, the semiconductor substrate is first etched to form a trench, and then a silicon oxide film thicker than the depth of the trench is deposited on the semiconductor substrate. Next, when the silicon oxide film outside the groove is removed by a chemical mechanical polishing method, the silicon oxide film remains inside the groove and the surface thereof is flattened.

ところで、半導体素子は、その用途や機能に応じて寸法が最適化されるので、実際の半導体基板上には、寸法が異なる複数種類の半導体素子が混在している。例えば、高い電源電圧で動作するMISFET(以下、高耐圧MISFETという)は、低い電源電圧で動作するMISFET(以下、低耐圧MISFETという)に比べて寸法が大きく、かつゲート絶縁膜の膜厚も大きい。また、抵抗素子や容量素子のような受動素子も、低耐圧MISFETに比べて寸法が大きいのが一般的である。さらに、集積回路は、その用途や機能に応じて半導体素子の集積度が異なるので、実際の半導体基板上には、半導体素子が密に配置された領域と疎に配置された領域とが存在する。   By the way, since the dimensions of the semiconductor elements are optimized according to the application and function thereof, a plurality of types of semiconductor elements having different dimensions are mixed on an actual semiconductor substrate. For example, a MISFET that operates at a high power supply voltage (hereinafter referred to as a high voltage MISFET) has a larger size and a larger film thickness of a gate insulating film than a MISFET that operates at a low power voltage (hereinafter referred to as a low voltage MISFET). . Also, passive elements such as resistance elements and capacitive elements are generally larger in size than low breakdown voltage MISFETs. Furthermore, since the integrated circuit has different degrees of integration of semiconductor elements depending on its application and function, there are areas where semiconductor elements are densely arranged and areas where sparsely arranged semiconductor elements exist on an actual semiconductor substrate. .

一方、半導体素子を分離する素子分離溝の寸法は、半導体素子の寸法や密度によって規定される。従って、実際の半導体基板には、寸法が異なる素子分離溝が混在していると共に、素子分離溝が密に配置された領域と疎に配置された領域とが存在している。   On the other hand, the dimension of the element isolation groove for separating the semiconductor elements is defined by the dimensions and density of the semiconductor elements. Therefore, in an actual semiconductor substrate, element isolation trenches having different dimensions are mixed, and there are a region where the element isolation trenches are densely arranged and a region where the element isolation trenches are sparsely arranged.

ところが、素子分離溝を形成する工程において、半導体基板に寸法が異なる複数の溝を形成した後、酸化シリコン膜を堆積してその表面を化学的機械研磨法で研磨すると、特に面積の大きい溝に埋め込んだ酸化シリコン膜の表面が皿のように凹んで研磨される現象(ディッシング(dishing)と呼ばれる)が発生する。   However, in the step of forming element isolation grooves, after forming a plurality of grooves having different dimensions on a semiconductor substrate, a silicon oxide film is deposited and the surface is polished by a chemical mechanical polishing method. A phenomenon (called dishing) occurs in which the surface of the buried silicon oxide film is recessed and polished like a dish.

素子分離溝内の酸化シリコン膜に上記のような凹みが発生した場合は、後の工程で半導体基板上に薄膜を堆積した際、素子分離溝の上方において、薄膜の表面の平坦性が低下する。そのため、次に、この薄膜の上部にフォトレジスト膜を形成して露光処理を行う際、素子分離溝の上方で露光光のフォーカスレンジが低下し、レジストパターンの精度が低下する。   When the above-mentioned dent is generated in the silicon oxide film in the element isolation trench, the flatness of the surface of the thin film is lowered above the element isolation trench when a thin film is deposited on the semiconductor substrate in a later process. . Therefore, when a photoresist film is next formed on the thin film and exposure processing is performed, the focus range of the exposure light is lowered above the element isolation groove, and the accuracy of the resist pattern is lowered.

その対策として、ディッシングが顕著に発生する大面積の素子分離領域内に、寸法の小さい多数のダミーアクティブ領域をマトリクス状に敷き詰め、この領域内の素子分離溝の実効的な面積を縮小することによって、酸化シリコン膜のディッシングを抑制する技術が提案され、実際の半導体製品への適用が進められている。   As a countermeasure, a large number of dummy active regions with small dimensions are laid in a matrix in a large-area element isolation region where dishing occurs significantly, and the effective area of the element isolation trenches in this region is reduced. A technique for suppressing dishing of a silicon oxide film has been proposed and applied to an actual semiconductor product.

大面積の素子分離領域内にダミーアクティブ領域を配置する従来技術として、例えば特開2002−158278号公報(特許文献1)がある。この特許文献1は、素子分離領域内に寸法の異なる2種類のダミーアクティブ領域を配置することによって、酸化シリコン膜の表面の平坦性を向上させると共に、ダミーアクティブ領域形成用フォトマスクを作成する際のデータ量を低減する技術を開示している。   For example, Japanese Patent Laid-Open No. 2002-158278 (Patent Document 1) is known as a conventional technique for disposing a dummy active region in a large-area element isolation region. This Patent Document 1 improves the flatness of the surface of a silicon oxide film by disposing two types of dummy active regions having different dimensions in the element isolation region, and creates a dummy active region forming photomask. Discloses a technique for reducing the amount of data.

特開2002−261244号公報(特許文献2)は、素子分離溝の上部に多結晶シリコン膜からなる抵抗素子を形成した場合、酸化シリコン膜のディッシングに起因して、素子分離溝の中央部と周辺部とで抵抗素子の幅、膜厚、断面形状が異なってくるという問題を指摘している。また、この問題を解決するために、抵抗素子が形成される領域の近傍にダミーアクティブ領域を配置し、酸化シリコン膜を必要な範囲に区切ることによって、ディッシングの発生を抑制する技術を開示している。   Japanese Patent Laid-Open No. 2002-261244 (Patent Document 2) discloses that when a resistance element made of a polycrystalline silicon film is formed on an upper part of an element isolation groove, the center part of the element isolation groove is caused by dishing of the silicon oxide film. It points out the problem that the width, film thickness, and cross-sectional shape of the resistance element differ between the peripheral portions. In addition, in order to solve this problem, a technique is disclosed in which a dummy active region is disposed in the vicinity of a region where a resistance element is formed and the silicon oxide film is divided into a necessary range to suppress the occurrence of dishing. Yes.

特開2002−158278号公報JP 2002-158278 A 特開2002−261244号公報JP 2002-261244 A

本発明者の検討によれば、素子分離領域内にダミーアクティブ領域を配置してその上部に抵抗素子を形成する従来技術は、ダミーアクティブ領域と抵抗素子との間にカップリング容量が形成されることによって、抵抗素子の特性が変動するという新たな問題を引き起こす。   According to the study of the present inventor, in the conventional technique in which the dummy active region is disposed in the element isolation region and the resistance element is formed thereon, a coupling capacitance is formed between the dummy active region and the resistance element. This causes a new problem that the characteristics of the resistance element fluctuate.

また、半導体チップの一部にダミーアクティブ領域を設けることによって、チップ表面の平坦性を向上させる手法は、半導体チップ内に占めるダミーアクティブ領域の割合をある程度増やさないと効果が得られないので、チップ面積の増大を引き起こすという問題がある。   In addition, the technique of improving the flatness of the chip surface by providing a dummy active region in a part of the semiconductor chip is not effective unless the proportion of the dummy active region in the semiconductor chip is increased to some extent. There is a problem of causing an increase in area.

本発明の目的は、ダミーアクティブ領域の増加に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる技術を提供することにある。   An object of the present invention is to provide a technique for improving the flatness of the surface of a semiconductor substrate without causing an increase in chip area accompanying an increase in dummy active regions.

本発明の他の目的は、抵抗素子の信頼性を向上させる技術を提供することにある。   Another object of the present invention is to provide a technique for improving the reliability of a resistance element.

本発明の他の目的は、静電保護回路用抵抗素子のESD耐性を向上させる技術を提供することにある。   Another object of the present invention is to provide a technique for improving ESD resistance of a resistance element for an electrostatic protection circuit.

本発明の他の目的は、高耐圧MISFETと抵抗素子とを同一半導体基板上に形成する半導体装置の製造工程を簡略化する技術を提供することにある。   Another object of the present invention is to provide a technique for simplifying the manufacturing process of a semiconductor device in which a high voltage MISFET and a resistance element are formed on the same semiconductor substrate.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の半導体装置は、半導体基板の主面の第1領域に形成された第1ゲート絶縁膜を有し、第1の電源電圧で動作する第1MISFETと、前記半導体基板の主面の第2領域に形成され、前記第1ゲート絶縁膜よりも膜厚が大きい第2ゲート絶縁膜を有すると共に、前記第1の電源電圧よりも高い第2の電源電圧で動作する第2MISFETと、前記半導体基板の主面の第3領域に形成されたシリコン膜からなる抵抗素子とを含み、前記半導体基板の主面の前記第3領域には、前記第2ゲート絶縁膜と同層の絶縁膜が形成され、前記抵抗素子は、前記絶縁膜の上部に形成されているものである。   A semiconductor device according to the present invention includes a first MISFET having a first gate insulating film formed in a first region of a main surface of a semiconductor substrate and operating at a first power supply voltage, and a second gate of the main surface of the semiconductor substrate. A second MISFET formed in a region and having a second gate insulating film having a thickness larger than that of the first gate insulating film and operating at a second power supply voltage higher than the first power supply voltage; and the semiconductor substrate A resistive element made of a silicon film formed in a third region of the main surface of the semiconductor substrate, and an insulating film of the same layer as the second gate insulating film is formed in the third region of the main surface of the semiconductor substrate. The resistance element is formed on the insulating film.

本発明の半導体装置は、半導体基板の主面の第1領域に形成された第1ゲート絶縁膜を有し、第1の電源電圧で動作する第1MISFET、前記半導体基板の主面の第2領域に形成され、前記第1ゲート絶縁膜よりも膜厚が大きい第2ゲート絶縁膜を有すると共に、前記第1の電源電圧よりも高い第2の電源電圧で動作する第2MISFET、および前記半導体基板の主面の第3領域に形成されたシリコン膜からなる第1抵抗素子を含む内部回路と、前記半導体基板の主面の第4領域に形成されたシリコン膜からなる第2抵抗素子を含む静電保護回路とを有し、前記第1および第2抵抗素子のそれぞれの下部には、前記第2ゲート絶縁膜と同層の第1絶縁膜が形成されているものである。   The semiconductor device of the present invention includes a first MISFET having a first gate insulating film formed in a first region of a main surface of a semiconductor substrate and operating at a first power supply voltage, and a second region of the main surface of the semiconductor substrate. A second MISFET having a thickness greater than that of the first gate insulating film and operating at a second power supply voltage higher than the first power supply voltage, and the semiconductor substrate. An internal circuit including a first resistance element made of a silicon film formed in a third region of the main surface and an electrostatic circuit including a second resistance element made of a silicon film formed in the fourth region of the main surface of the semiconductor substrate. A first insulating film in the same layer as the second gate insulating film is formed under each of the first and second resistance elements.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。   The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

素子分離領域にダミーアクティブ領域を配置してその上部に抵抗素子を配置する場合に比べて、半導体基板の全体面積に対するダミーアクティブ領域の割合を低減し、半導体基板の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。   Compared with the case where a dummy active region is arranged in the element isolation region and a resistive element is arranged above the element active region, the ratio of the dummy active region to the entire area of the semiconductor substrate is reduced, the surface of the semiconductor substrate is planarized and the chip size is reduced. It is possible to achieve both reduction.

本発明の一実施の形態である半導体装置の回路構成を示す概略図である。It is the schematic which shows the circuit structure of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 図2に続く半導体装置の製造方法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor device following FIG. 2; 図3に続く半導体装置の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor device following FIG. 3; 図4に続く半導体装置の製造方法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor device following FIG. 4; 図4に続く半導体装置の製造方法を示す半導体基板の要部平面図である。FIG. 5 is a plan view of relevant parts of a semiconductor substrate, illustrating a method for manufacturing a semiconductor device following FIG. 図5に続く半導体装置の製造方法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor device following FIG. 5; 図7に続く半導体装置の製造方法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor device following FIG. 7; 図8に続く半導体装置の製造方法を示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor device following FIG. 8; 内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子を示す平面図である。It is a top view which shows the resistance element formed in the resistance element formed in the internal circuit, and the electrostatic protection circuit. 内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。It is sectional drawing which shows another example of the resistive element formed in the internal circuit and the resistive element formed in the electrostatic protection circuit. 内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す平面図である。It is a top view which shows another example of the resistance element formed in the resistance element formed in the internal circuit, and the electrostatic protection circuit. 内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。It is sectional drawing which shows another example of the resistive element formed in the internal circuit and the resistive element formed in the electrostatic protection circuit. 内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。It is sectional drawing which shows another example of the resistive element formed in the internal circuit and the resistive element formed in the electrostatic protection circuit.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

(実施の形態1)
図1は、本実施の形態によるLCDドライバの回路構成を示す概略図である。LCDドライバは、単結晶シリコンからなる半導体チップ1Aの主面に形成された入出力端子(ボンディングパッド)50、内部回路51および静電保護(ESD)回路52などによって構成されている。
(Embodiment 1)
FIG. 1 is a schematic diagram showing a circuit configuration of an LCD driver according to the present embodiment. The LCD driver includes input / output terminals (bonding pads) 50, an internal circuit 51, an electrostatic protection (ESD) circuit 52, and the like formed on the main surface of the semiconductor chip 1A made of single crystal silicon.

図1には示さないが、内部回路51は、3種類の電源電圧(例えば25V、6V、1.5V)で動作する相補型MISFETなどによって構成されている。また、内部回路51の一部には、抵抗素子IRが形成されている。以下の説明では、25Vの電源電圧で動作する相補型MISFET(nチャネル型MISFETおよびpチャネル型MISFET)を高耐圧MISFETと称し、6Vの電源電圧で動作する相補型MISFETを中耐圧MISFETと称し、1.5Vの電源電圧で動作する相補型MISFETを低耐圧MISFETと称する。   Although not shown in FIG. 1, the internal circuit 51 is configured by a complementary MISFET or the like that operates with three types of power supply voltages (for example, 25 V, 6 V, and 1.5 V). In addition, a resistance element IR is formed in a part of the internal circuit 51. In the following description, complementary MISFETs (n-channel MISFETs and p-channel MISFETs) that operate with a power supply voltage of 25V are referred to as high withstand voltage MISFETs, and complementary MISFETs that operate with a power supply voltage of 6V are referred to as medium withstand voltage MISFETs. A complementary MISFET that operates with a power supply voltage of 1.5 V is referred to as a low breakdown voltage MISFET.

静電保護回路52は、入出力端子50と内部回路51との間に配置され、入出力端子50に印加された高電圧の静電気による内部回路51の破壊を防ぐ機能を有している。静電保護回路52は、保護ダイオードD、Dおよび抵抗素子ERによって構成されている。静電保護回路52の抵抗素子ERと内部回路51の抵抗素子IRには、中耐圧MISFETと同じく、6Vの電源電圧が印加される。 The electrostatic protection circuit 52 is disposed between the input / output terminal 50 and the internal circuit 51 and has a function of preventing destruction of the internal circuit 51 due to high-voltage static electricity applied to the input / output terminal 50. The electrostatic protection circuit 52 includes protection diodes D 1 and D 2 and a resistance element ER. A power supply voltage of 6 V is applied to the resistance element ER of the electrostatic protection circuit 52 and the resistance element IR of the internal circuit 51 as in the case of the medium voltage MISFET.

次に、図2〜図11を参照しながら、本実施の形態によるLCDドライバの製造方法を工程順に説明する。なお、製造方法の説明を簡略にするために、1.5Vの電源電圧で動作する低耐圧MISFETおよび6Vの電源電圧で動作する中耐圧MISFETは、それぞれpチャネル型MISFETのみを図示し、nチャネル型MISFETの図示は省略する。   Next, the LCD driver manufacturing method according to the present embodiment will be described in the order of steps with reference to FIGS. In order to simplify the description of the manufacturing method, only a p-channel type MISFET is illustrated for a low withstand voltage MISFET that operates with a power supply voltage of 1.5 V and a medium withstand voltage MISFET that operates with a power supply voltage of 6 V, respectively. The illustration of the type MISFET is omitted.

まず、図2に示すように、p型の単結晶シリコンからなる半導体基板(以下、単に基板という)1に素子分離溝2を形成する。素子分離溝2を形成するには、例えば窒化シリコン膜をマスクを用いたドライエッチングで基板1に溝を形成し、続いて基板1上にCVD法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去する。   First, as shown in FIG. 2, an element isolation trench 2 is formed in a semiconductor substrate (hereinafter simply referred to as a substrate) 1 made of p-type single crystal silicon. In order to form the element isolation trench 2, for example, a trench is formed in the substrate 1 by dry etching using a silicon nitride film as a mask, and then a silicon oxide film is deposited on the substrate 1 by the CVD method, and then the outside of the trench is formed. The silicon oxide film is removed by a chemical mechanical polishing method.

なお、図中の領域Aは、25Vの電源電圧で動作する高耐圧nチャネル型MISFETを形成する領域、領域Bは、25Vの電源電圧で動作する高耐圧pチャネル型MISFETを形成する領域、領域Cは、6Vの電源電圧で動作する中耐圧pチャネル型MISFETを形成する領域、領域Dは、1.5Vの電源電圧で動作する低耐圧pチャネル型MISFETを形成する領域、領域Eは、静電保護回路52の抵抗素子ER6Vを形成する領域、領域Fは、内部回路51の抵抗素子IRを形成する領域をそれぞれ示している。図に示すように、本実施の形態では、静電保護回路52の抵抗素子ERを形成する領域(E)の基板1の全面に素子分離溝2を形成する。一方、内部回路51の抵抗素子IRを形成する領域(F)の基板1には、素子分離溝2を形成しない。   In the figure, a region A is a region for forming a high voltage n-channel MISFET that operates with a power supply voltage of 25V, and a region B is a region for forming a high voltage p-channel MISFET that operates with a power supply voltage of 25V. C is a region for forming a medium withstand voltage p-channel type MISFET that operates at a power supply voltage of 6V, region D is a region for forming a low withstand voltage p-channel type MISFET that operates at a power supply voltage of 1.5V, and region E is a static region. A region where the resistance element ER6V of the electrical protection circuit 52 is formed and a region F indicate a region where the resistance element IR of the internal circuit 51 is formed. As shown in the figure, in this embodiment, the element isolation groove 2 is formed on the entire surface of the substrate 1 in the region (E) where the resistance element ER of the electrostatic protection circuit 52 is to be formed. On the other hand, the element isolation groove 2 is not formed in the substrate 1 in the region (F) where the resistance element IR of the internal circuit 51 is formed.

次に、図3に示すように、基板1の一部にリン(P)をイオン注入し、他部にホウ素(B)をイオン注入することによって、基板1の深い領域にn型埋込み層3およびp型埋込み層4を形成する。また、高耐圧MISFETを形成する領域(A、B)と中耐圧MISFETを形成する領域(C)の基板1の一部にリンをイオン注入し、他部にホウ素をイオン注入することによって、n型ウエル5およびp型ウエル6を形成する。   Next, as shown in FIG. 3, phosphorus (P) is ion-implanted into a part of the substrate 1 and boron (B) is ion-implanted into the other part, whereby an n-type buried layer 3 is formed in a deep region of the substrate 1. Then, the p-type buried layer 4 is formed. Further, phosphorus is ion-implanted into a part of the substrate 1 in the regions (A, B) for forming the high-breakdown-voltage MISFET and the region (C) for forming the medium-breakdown-voltage MISFET, and boron is ion-implanted in the other portions. A type well 5 and a p-type well 6 are formed.

領域(A)の基板1に形成されたn型ウエル5は、高耐圧nチャネル型MISFETのソース、ドレインとして機能し、領域(B)の基板1に形成されたp型ウエル6は、高耐圧pチャネル型MISFETのソース、ドレインの一部として機能する。   The n-type well 5 formed in the substrate 1 in the region (A) functions as the source and drain of the high breakdown voltage n-channel MISFET, and the p-type well 6 formed in the substrate 1 in the region (B) has a high breakdown voltage. It functions as part of the source and drain of the p-channel type MISFET.

次に、図4に示すように、領域(A、B、E、F)の基板1の表面にゲート絶縁膜7を形成する。ゲート絶縁膜7を形成するには、まず基板1を熱酸化してその表面に膜厚10nm以下の薄い酸化シリコン膜を形成した後、この酸化シリコン膜の上部にCVD法を酸化シリコン膜を堆積する。このとき、熱酸化によって形成した酸化シリコン膜とCVD法で堆積した酸化シリコン膜とを合わせた膜厚は、60nm以上である。次に、フォトレジスト膜をマスクにしてこれらの酸化シリコン膜をパターニングし、領域(A、B、E、F)の基板1の表面に残す。このとき、領域(E、F)の基板1の表面は、それらのほぼ全面がゲート絶縁膜7で覆われるようにする。   Next, as shown in FIG. 4, a gate insulating film 7 is formed on the surface of the substrate 1 in the regions (A, B, E, F). In order to form the gate insulating film 7, first, the substrate 1 is thermally oxidized to form a thin silicon oxide film having a thickness of 10 nm or less on the surface, and then a silicon oxide film is deposited on the silicon oxide film by a CVD method. To do. At this time, the total thickness of the silicon oxide film formed by thermal oxidation and the silicon oxide film deposited by the CVD method is 60 nm or more. Next, these silicon oxide films are patterned using the photoresist film as a mask, and are left on the surface of the substrate 1 in the regions (A, B, E, F). At this time, almost the entire surface of the substrate 1 in the region (E, F) is covered with the gate insulating film 7.

次に、図5に示すように、領域(A)のゲート絶縁膜7上に高耐圧nチャネル型MISFETのゲート電極8を形成し、領域(B)のゲート絶縁膜7上に高耐圧pチャネル型MISFETのゲート電極8を形成する。ゲート電極8を形成するには、基板1上にCVD法でn型多結晶シリコン膜を形成した後、このn型多結晶シリコン膜の上部にキャップ絶縁膜9を形成する。キャップ絶縁膜9は、例えば酸化シリコン膜と窒化シリコン膜との積層膜などによって構成する。次に、フォトレジスト膜をマスクにしたドライエッチングにより、キャップ絶縁膜9とn型多結晶シリコン膜とをパターニングする。   Next, as shown in FIG. 5, a high breakdown voltage n-channel MISFET gate electrode 8 is formed on the gate insulating film 7 in the region (A), and a high breakdown voltage p-channel is formed on the gate insulating film 7 in the region (B). A gate electrode 8 of the type MISFET is formed. In order to form the gate electrode 8, an n-type polycrystalline silicon film is formed on the substrate 1 by the CVD method, and then a cap insulating film 9 is formed on the n-type polycrystalline silicon film. The cap insulating film 9 is made of, for example, a laminated film of a silicon oxide film and a silicon nitride film. Next, the cap insulating film 9 and the n-type polycrystalline silicon film are patterned by dry etching using the photoresist film as a mask.

このとき、本実施の形態では、領域(E)のゲート絶縁膜7上にキャップ絶縁膜9とn型多結晶シリコン膜とを残すことにより、表面がキャップ絶縁膜9で覆われたn型多結晶シリコン膜からなる抵抗素子ERを形成する。また、領域(F)のゲート絶縁膜7上にキャップ絶縁膜9とn型多結晶シリコン膜とを残すことにより、表面がキャップ絶縁膜9で覆われたn型多結晶シリコン膜からなる抵抗素子IRを形成する。   At this time, in this embodiment, by leaving the cap insulating film 9 and the n-type polycrystalline silicon film on the gate insulating film 7 in the region (E), the n-type multi-layer whose surface is covered with the cap insulating film 9 is left. A resistance element ER made of a crystalline silicon film is formed. In addition, by leaving the cap insulating film 9 and the n-type polycrystalline silicon film on the gate insulating film 7 in the region (F), the resistance element made of the n-type polycrystalline silicon film whose surface is covered with the cap insulating film 9 IR is formed.

図6は、領域(E)に形成された抵抗素子ERと、領域(F)に形成された抵抗素子IRとを示す平面図である。図5および図6に示すように、内部回路51の抵抗素子IRは、アクティブ領域であるn型埋込み層3の上部に形成されている。しかし、本実施の形態では、n型埋込み層3と抵抗素子IRとの間に60nm以上の厚い膜厚を有する絶縁膜(ゲート絶縁膜7)が介在しているので、基板1(n型埋込み層3)と抵抗素子IRとの間に形成されるカップリング容量が低減される構造になっている。   FIG. 6 is a plan view showing the resistance element ER formed in the region (E) and the resistance element IR formed in the region (F). As shown in FIGS. 5 and 6, the resistance element IR of the internal circuit 51 is formed above the n-type buried layer 3 which is an active region. However, in the present embodiment, since the insulating film (gate insulating film 7) having a thickness of 60 nm or more is interposed between the n-type buried layer 3 and the resistance element IR, the substrate 1 (n-type buried layer) The coupling capacitance formed between the layer 3) and the resistance element IR is reduced.

すなわち、本実施の形態によれば、基板1との容量を殆ど考慮することなく、アクティブ領域(n型埋込み層3)上に抵抗素子IRを配置することができる。これにより、酸化シリコン膜が埋め込まれた素子分離溝2にダミーアクティブ領域を形成してその上部に抵抗素子IRを配置する場合に比べ、基板1の全体面積に対するダミーアクティブ領域の割合を低減することができるので、基板1の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。   That is, according to the present embodiment, it is possible to dispose the resistance element IR on the active region (n-type buried layer 3) with little consideration of the capacitance with the substrate 1. As a result, the ratio of the dummy active region to the entire area of the substrate 1 can be reduced as compared with the case where the dummy active region is formed in the element isolation trench 2 in which the silicon oxide film is embedded and the resistive element IR is disposed thereon. Therefore, it is possible to achieve both planarization of the surface of the substrate 1 and reduction of the chip size.

また、本実施の形態では、n型埋込み層3と抵抗素子IRとの間に介在する絶縁膜と、高耐圧MISFETのゲート絶縁膜7とを同時に形成するので、絶縁膜を形成するための特別な工程が不要となる。   In the present embodiment, since the insulating film interposed between the n-type buried layer 3 and the resistance element IR and the gate insulating film 7 of the high voltage MISFET are formed at the same time, the special film for forming the insulating film is used. An unnecessary process becomes unnecessary.

一方、静電保護回路52の抵抗素子ERをアクティブ領域上に配置した場合は、高電圧の静電気が印加された際に、抵抗素子ERを構成する多結晶シリコン膜のエッジ部においてESD耐性が劣化し易いという問題が生じる。すなわち、抵抗素子ERは外部からの静電圧によって、通常、抵抗素子IRに印加される電圧よりも高い電圧が印加されるため、ESD耐性が劣化し易い。しかし、本実施の形態では、抵抗素子ERを素子分離溝2の上部に配置しているので、ESD耐性の劣化を防止して静電保護回路52の信頼性を確保することができる。すなわち、抵抗素子ER下の絶縁膜の膜厚は、抵抗素子IR下の膜厚よりも厚くなるように形成されていることにより、抵抗素子IRの静電耐圧よりも抵抗素子ERの静電耐圧を向上させている。さらに、本実施の形態では、素子分離溝2と抵抗素子ERとの間に60nm以上の厚い膜厚を有する絶縁膜(ゲート絶縁膜7)が介在しているので、ESD耐性の劣化をより確実に防止することができる。   On the other hand, when the resistance element ER of the electrostatic protection circuit 52 is arranged on the active region, the ESD resistance deteriorates at the edge portion of the polycrystalline silicon film constituting the resistance element ER when high-voltage static electricity is applied. The problem that it is easy to do arises. That is, since the resistance element ER is normally applied with a voltage higher than the voltage applied to the resistance element IR by an external electrostatic voltage, the ESD resistance is likely to deteriorate. However, in the present embodiment, since the resistance element ER is disposed above the element isolation groove 2, the ESD resistance can be prevented from being deteriorated and the reliability of the electrostatic protection circuit 52 can be ensured. In other words, since the film thickness of the insulating film under the resistance element ER is formed to be larger than the film thickness under the resistance element IR, the electrostatic withstand voltage of the resistance element ER is higher than the electrostatic withstand voltage of the resistance element IR. Has improved. Furthermore, in the present embodiment, since the insulating film (gate insulating film 7) having a thickness of 60 nm or more is interposed between the element isolation trench 2 and the resistance element ER, the deterioration of the ESD resistance is more reliably ensured. Can be prevented.

次に、図7に示すように、低耐圧pチャネル型MISFETを形成する領域(D)のn型埋込み層3にリンをイオン注入することによって、n型半導体領域10を形成する。続いて、中耐圧pチャネル型MISFETを形成する領域(C)に膜厚12nmの酸化シリコン膜からなるゲート絶縁膜11を形成し、低耐圧pチャネル型MISFETを形成する領域(D)に膜厚3nmの酸化シリコン膜からなるゲート絶縁膜12を形成する。   Next, as shown in FIG. 7, an n-type semiconductor region 10 is formed by ion implantation of phosphorus into the n-type buried layer 3 in the region (D) where the low breakdown voltage p-channel MISFET is formed. Subsequently, a gate insulating film 11 made of a silicon oxide film having a film thickness of 12 nm is formed in a region (C) where a medium breakdown voltage p-channel type MISFET is formed, and a film thickness is formed in a region (D) where a low breakdown voltage p-channel type MISFET is formed. A gate insulating film 12 made of a 3 nm silicon oxide film is formed.

膜厚の異なる2種類のゲート絶縁膜11、12を形成するには、まず基板1を熱酸化することによって、領域(A、B、C、D)の基板1の表面に膜厚9nm程度の酸化シリコン膜を形成する。次に、領域(C)の基板1の表面をフォトレジスト膜で覆い、他の領域(A、B、D)の基板1の表面に形成された上記酸化シリコン膜をウェットエッチングで除去する。次に、上記フォトレジスト膜を除去した後、基板1をもう一度熱酸化することによって、領域(A、B、D)の基板1の表面に膜厚3nmの酸化シリコン膜からなるゲート絶縁膜12を形成する。このとき、領域(C)の基板1の表面に残った膜厚9nm程度の酸化シリコン膜が成長し、膜厚が12nmのゲート絶縁膜11となる。   In order to form two types of gate insulating films 11 and 12 having different film thicknesses, first, the substrate 1 is thermally oxidized to have a film thickness of about 9 nm on the surface of the substrate 1 in the region (A, B, C, D). A silicon oxide film is formed. Next, the surface of the substrate 1 in the region (C) is covered with a photoresist film, and the silicon oxide film formed on the surface of the substrate 1 in the other regions (A, B, D) is removed by wet etching. Next, after removing the photoresist film, the substrate 1 is thermally oxidized again to form a gate insulating film 12 made of a silicon oxide film having a thickness of 3 nm on the surface of the substrate 1 in the region (A, B, D). Form. At this time, a silicon oxide film having a thickness of about 9 nm remaining on the surface of the substrate 1 in the region (C) grows to become a gate insulating film 11 having a thickness of 12 nm.

次に、図8に示すように、領域(C)に中耐圧pチャネル型MISFETのゲート電極13を形成し、領域(D)に低耐圧pチャネル型MISFETのゲート電極14を形成する。ゲート絶縁膜13、14を形成するには、基板1上にCVD法でn型多結晶シリコン膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングでn型多結晶シリコン膜をパターニングする。   Next, as shown in FIG. 8, the gate electrode 13 of the medium breakdown voltage p-channel type MISFET is formed in the region (C), and the gate electrode 14 of the low breakdown voltage p-channel type MISFET is formed in the region (D). In order to form the gate insulating films 13 and 14, an n-type polycrystalline silicon film is formed on the substrate 1 by a CVD method, and then the n-type polycrystalline silicon film is patterned by dry etching using a photoresist film as a mask.

次に、図9に示すように、ゲート電極8、13、14の側壁にサイドウォールスペーサ16を形成する。サイドウォールスペーサ16は、基板1上にCVD法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、基板1の一部にリンをイオン注入し、他の一部にホウ素をイオン注入することによって、領域(A)のn型ウエル5の表面にn型半導体領域17を形成する。また、領域(B)のp型ウエル6、領域(C)のn型ウエル5および領域(D)のn型半導体領域10のそれぞれの表面にp型半導体領域18を形成する。領域(A)のn型ウエル5に形成されたn型半導体領域17は、高耐圧nチャネル型MISFETのソース、ドレインとして機能し、領域(B)のp型ウエル6に形成されたp型半導体領域18は、高耐圧pチャネル型MISFETのソース、ドレインとして機能する。また、領域(C)のn型ウエル5に形成されたp型半導体領域18は、中耐圧pチャネル型MISFETのソース、ドレインとして機能し、領域(D)のn型半導体領域10に形成されたp型半導体領域18は、低耐圧pチャネル型MISFETのソース、ドレインとして機能する。   Next, as shown in FIG. 9, sidewall spacers 16 are formed on the side walls of the gate electrodes 8, 13, and 14. The sidewall spacer 16 is formed by anisotropically etching a silicon oxide film deposited on the substrate 1 by the CVD method. Subsequently, phosphorus is ion-implanted into a part of the substrate 1 and boron is ion-implanted into the other part, thereby forming an n-type semiconductor region 17 on the surface of the n-type well 5 in the region (A). A p-type semiconductor region 18 is formed on the surface of each of the p-type well 6 in the region (B), the n-type well 5 in the region (C), and the n-type semiconductor region 10 in the region (D). The n-type semiconductor region 17 formed in the n-type well 5 in the region (A) functions as the source and drain of the high breakdown voltage n-channel MISFET, and the p-type semiconductor formed in the p-type well 6 in the region (B). The region 18 functions as the source and drain of the high breakdown voltage p-channel type MISFET. The p-type semiconductor region 18 formed in the n-type well 5 in the region (C) functions as the source and drain of the medium breakdown voltage p-channel MISFET and is formed in the n-type semiconductor region 10 in the region (D). The p-type semiconductor region 18 functions as the source and drain of the low breakdown voltage p-channel type MISFET.

ここまでの工程で、領域(A)の基板1上に高耐圧nチャネル型MISFET(QHN)が形成され、領域(B)の基板1上に高耐圧pチャネル型MISFET(QHP)が形成される。また、領域(C)の基板1上に中耐圧pチャネル型MISFET(QMN)が形成され、領域(D)の基板1上に低耐圧pチャネル型MISFET(QLP)が形成される。 Through the steps so far, the high breakdown voltage n-channel MISFET (Q HN ) is formed on the substrate 1 in the region (A), and the high breakdown voltage p-channel MISFET (Q HP ) is formed on the substrate 1 in the region (B). Is done. Further, a medium breakdown voltage p-channel type MISFET (Q MN ) is formed on the substrate 1 in the region (C), and a low breakdown voltage p-channel type MISFET (Q LP ) is formed on the substrate 1 in the region (D).

次に、図10および図11に示すように、抵抗素子ER、IRを構成する多結晶シリコン膜のそれぞれの両端部、すなわち配線接続部を覆っているキャップ絶縁膜9をエッチングで除去した後、露出した抵抗素子ER、IRの表面に、電気抵抗を低減するためのシリサイド層20を形成する。このように抵抗素子ER、IR上のシリサイド層20を作り分けるのは、抵抗素子としての所望の抵抗値を制御するためである。すなわち、相対的に低抵抗のシリサイド層20と相対的に高抵抗の多結晶シリコン膜との面積を制御することで、抵抗素子の抵抗値を制御することができる。   Next, as shown in FIG. 10 and FIG. 11, after removing the cap insulating film 9 covering the both ends of the polycrystalline silicon film constituting the resistance elements ER and IR, that is, the wiring connection portion by etching, A silicide layer 20 for reducing electric resistance is formed on the exposed surfaces of the resistance elements ER and IR. The reason why the silicide layers 20 on the resistance elements ER and IR are separately formed is to control a desired resistance value as the resistance element. In other words, the resistance value of the resistance element can be controlled by controlling the areas of the relatively low resistance silicide layer 20 and the relatively high resistance polycrystalline silicon film.

また、図示はしないが、高耐圧nチャネル型MISFET(QHN)、高耐圧pチャネル型MISFET(QHP)、中耐圧pチャネル型MISFET(QMN)および低耐圧pチャネル型MISFET(QLP)のそれぞれのソース、ドレインの表面にもシリサイド層20を形成する。その後、基板1の上部に層間絶縁膜を挟んで複数層の配線を形成するが、それらの図示は省略する。また、これらシリサイド層20は、例えば、コバルトシリサイド層(CoSi)、チタンシリサイド層(TiSi)またはニッケルシリサイド層(NiSi)等によって形成されている。 Although not shown, a high breakdown voltage n-channel MISFET (Q HN ), a high breakdown voltage p-channel MISFET (Q HP ), a medium breakdown voltage p-channel MISFET (Q MN ), and a low breakdown voltage p-channel MISFET (Q LP ). Silicide layers 20 are also formed on the surfaces of the respective sources and drains. Thereafter, a plurality of layers of wirings are formed on the substrate 1 with an interlayer insulating film interposed therebetween, but illustration thereof is omitted. The silicide layers 20 are formed of, for example, a cobalt silicide layer (CoSi 2 ), a titanium silicide layer (TiSi 2 ), a nickel silicide layer (NiSi 2 ), or the like.

本実施の形態によれば、アクティブ領域(n型埋込み層3)上に抵抗素子IRを配置することが可能となるので、基板1の全体面積に対するダミーアクティブ領域の割合を低減することができ、基板1の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。   According to the present embodiment, the resistance element IR can be arranged on the active region (n-type buried layer 3), so that the ratio of the dummy active region to the entire area of the substrate 1 can be reduced. It is possible to achieve both planarization of the surface of the substrate 1 and reduction of the chip size.

また、アクティブ領域と抵抗素子IRとの間に介在する絶縁膜を、高耐圧MISFETのゲート絶縁膜7を形成する工程で同時に形成するので、製造工程を追加することなく、上記した効果を得ることができる。   In addition, since the insulating film interposed between the active region and the resistance element IR is formed at the same time in the process of forming the gate insulating film 7 of the high voltage MISFET, the above-described effects can be obtained without adding a manufacturing process. Can do.

(実施の形態2)
前記実施の形態1では、静電保護回路52の抵抗素子ERを素子分離溝2の上部に配置したのに対し、本実施の形態では、図12および図13に示すように、抵抗素子ERをアクティブ領域(n型埋込み層3)上に配置する。一方、内部回路51の抵抗素子IRは、前記実施の形態1と同じように、アクティブ領域(n型埋込み層3)上に配置する。
(Embodiment 2)
In the first embodiment, the resistance element ER of the electrostatic protection circuit 52 is disposed above the element isolation groove 2, whereas in the present embodiment, the resistance element ER is provided as shown in FIGS. Arranged on the active region (n-type buried layer 3). On the other hand, the resistance element IR of the internal circuit 51 is arranged on the active region (n-type buried layer 3) as in the first embodiment.

ただし、前述したように、抵抗素子ERをアクティブ領域上に配置した場合は、抵抗素子ERを構成する多結晶シリコン膜のエッジ部においてESD耐性が劣化し易い。そこで、本実施の形態では、抵抗素子ERの中央部をアクティブ領域上に配置し、エッジ部のみは素子分離溝2の上部に配置することにより、ESD耐性の劣化を防いでいる。さらに、素子分離溝2と抵抗素子ERとの間に60nm以上の厚い膜厚を有する絶縁膜(ゲート絶縁膜7)を介在させることにより、ESD耐性の劣化をより確実に防止することができる。また、これにより、抵抗素子ERと基板1とのカップリング容量を低減することができる。   However, as described above, when the resistance element ER is arranged on the active region, the ESD resistance tends to deteriorate at the edge portion of the polycrystalline silicon film constituting the resistance element ER. Therefore, in the present embodiment, the central portion of the resistance element ER is disposed on the active region, and only the edge portion is disposed on the upper portion of the element isolation groove 2, thereby preventing the deterioration of the ESD resistance. Furthermore, by interposing an insulating film (gate insulating film 7) having a thickness of 60 nm or more between the element isolation trench 2 and the resistance element ER, it is possible to more reliably prevent the deterioration of the ESD resistance. Thereby, the coupling capacitance between the resistance element ER and the substrate 1 can be reduced.

本実施の形態によれば、抵抗素子ERのESD耐性を劣化させることなく、かつ基板1との容量を殆ど考慮することなく、アクティブ領域上に2種類の抵抗素子ER、IRを配置することができる。これにより、酸化シリコン膜が埋め込まれた素子分離溝2の上部に抵抗素子ER、IRを配置する場合に比べ、基板1の全体面積に対する素子分離領域の割合を低減することができるので、基板1の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。   According to the present embodiment, the two types of resistance elements ER and IR can be arranged on the active region without degrading the ESD resistance of the resistance element ER and hardly considering the capacitance with the substrate 1. it can. Accordingly, the ratio of the element isolation region to the entire area of the substrate 1 can be reduced as compared with the case where the resistance elements ER and IR are disposed above the element isolation trench 2 in which the silicon oxide film is embedded. It is possible to achieve both planarization of the surface and reduction of the chip size.

(実施の形態3)
図14に示すように、本実施の形態では、静電保護回路52の抵抗素子ERおよび内部回路51の抵抗素子IRをそれぞれ素子分離溝2の上部に配置する。また、抵抗素子ER、IRのそれぞれの下部の素子分離溝2には、複数のダミーアクティブ領域21を島状、格子状、またはマトリクス状に形成する。これにより、酸化シリコン膜が埋め込まれた素子分離溝2の上部に抵抗素子ER、IRを配置する場合に比べて、基板1の表面をより平坦化することができる。
(Embodiment 3)
As shown in FIG. 14, in the present embodiment, the resistance element ER of the electrostatic protection circuit 52 and the resistance element IR of the internal circuit 51 are respectively arranged above the element isolation groove 2. A plurality of dummy active regions 21 are formed in an island shape, a lattice shape, or a matrix shape in the element isolation trench 2 below each of the resistance elements ER and IR. As a result, the surface of the substrate 1 can be flattened as compared with the case where the resistance elements ER and IR are disposed above the element isolation trench 2 in which the silicon oxide film is embedded.

この場合、ダミーアクティブ領域21と抵抗素子ER、IRとのカップリング容量を低減するために、抵抗素子ER、IRのそれぞれの下部には、厚い膜厚を有する絶縁膜(ゲート絶縁膜7)を介在させる。また、抵抗素子ERのESD耐性が劣化するのを防ぐために、抵抗素子ERのエッジ部の下部には、ダミーアクティブ領域21を配置しないようにする。   In this case, in order to reduce the coupling capacitance between the dummy active region 21 and the resistance elements ER and IR, an insulating film (gate insulating film 7) having a large thickness is formed below each of the resistance elements ER and IR. Intervene. Further, in order to prevent the ESD resistance of the resistance element ER from deteriorating, the dummy active region 21 is not disposed below the edge portion of the resistance element ER.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態1では、第1層目の多結晶シリコン膜(高耐圧MISFETのゲート電極8に用いるn型多結晶シリコン膜)を用いて抵抗素子ER、IRを形成したが、第2層目の多結晶シリコン膜(中耐圧pチャネル型MISFETのゲート電極13および低耐圧pチャネル型MISFETのゲート電極14に用いるn型多結晶シリコン膜)を用いて抵抗素子ER、IRを形成することもできる。また、2種類の抵抗素子ER、IRのいずれか一方を第1層目の多結晶シリコン膜で形成し、他方を第2層目の多結晶シリコン膜で形成することもできる。   In the first embodiment, the resistance elements ER and IR are formed using the first-layer polycrystalline silicon film (the n-type polycrystalline silicon film used for the gate electrode 8 of the high voltage MISFET). The resistive elements ER and IR can be formed using the polycrystalline silicon film (the n-type polycrystalline silicon film used for the gate electrode 13 of the medium breakdown voltage p-channel type MISFET and the gate electrode 14 of the low breakdown voltage p-channel type MISFET). . Alternatively, one of the two types of resistance elements ER and IR can be formed of a first-layer polycrystalline silicon film, and the other can be formed of a second-layer polycrystalline silicon film.

前記実施の形態では、LCDドライバに適用した場合について説明したが、これに限定されるものではなく、厚いゲート絶縁膜を有する高耐圧MISFETと、シリコン膜からなる抵抗素子とを同一半導体基板上に形成する各種半導体デバイスに広く適用することができる。   Although the case where the present invention is applied to an LCD driver has been described in the above embodiment, the present invention is not limited to this, and a high voltage MISFET having a thick gate insulating film and a resistance element made of a silicon film are formed on the same semiconductor substrate. It can be widely applied to various semiconductor devices to be formed.

本発明は、高耐圧MISFETと抵抗素子とを同一半導体基板上に形成する半導体装置に利用されるものである。   The present invention is used in a semiconductor device in which a high voltage MISFET and a resistance element are formed on the same semiconductor substrate.

1 半導体基板
1A 半導体チップ
2 素子分離溝
3 n型埋込み層
4 p型埋込み層
5 n型ウエル
6 p型ウエル
7 ゲート絶縁膜
8 ゲート電極
9 キャップ絶縁膜
10 n型半導体領域
11、12 ゲート絶縁膜
13、14 ゲート電極
16 サイドウォールスペーサ
17 n型半導体領域
18 p型半導体領域
20 シリサイド層
21 ダミーアクティブ領域
50 入出力端子(ボンディングパッド)
51 内部回路
52 静電保護回路
、D 保護ダイオード
ER 抵抗素子
IR 抵抗素子
HN 高耐圧nチャネル型MISFET
HP 高耐圧pチャネル型MISFET
MP 中耐圧pチャネル型MISFET
LP 低耐圧pチャネル型MISFET
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1A Semiconductor chip 2 Element isolation groove 3 N type buried layer 4 P type buried layer 5 N type well 6 P type well 7 Gate insulating film 8 Gate electrode 9 Cap insulating film 10 N type semiconductor region 11, 12 Gate insulating film 13, 14 Gate electrode 16 Side wall spacer 17 n-type semiconductor region 18 p-type semiconductor region 20 silicide layer 21 dummy active region 50 I / O terminal (bonding pad)
51 Internal circuit 52 Electrostatic protection circuit D 1 , D 2 Protection diode ER Resistance element IR Resistance element Q HN High breakdown voltage n-channel MISFET
Q HP high breakdown voltage p-channel MISFET
Q MP medium breakdown voltage p-channel MISFET
Q LP low breakdown voltage p-channel MISFET

Claims (21)

半導体基板と、
前記半導体基板の上部に形成された素子分離溝と、
前記素子分離溝に埋め込まれた第1絶縁膜と、
前記素子分離溝で規定された複数のダミーアクティブ領域と、
前記第1絶縁膜及び前記複数のダミーアクティブ領域上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された抵抗素子と、を有し、
前記複数のダミーアクティブ領域には、半導体素子が形成されておらず、
前記複数のダミーアクティブ領域は、抵抗素子の下に形成されており、
前記抵抗素子のエッジ部は、前記第1絶縁膜と平面的に重なっていることを特徴とする半導体装置。
A semiconductor substrate;
An element isolation groove formed on the semiconductor substrate;
A first insulating film embedded in the element isolation trench;
A plurality of dummy active regions defined by the element isolation grooves;
A second insulating film formed on the first insulating film and the plurality of dummy active regions;
A resistance element formed on the second insulating film,
No semiconductor element is formed in the plurality of dummy active regions,
The plurality of dummy active regions are formed under a resistive element,
An edge portion of the resistive element overlaps the first insulating film in a planar manner.
請求項1に記載の半導体装置において、
前記第2絶縁膜は、CVD法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置。
The semiconductor device according to claim 1,
The semiconductor device, wherein the second insulating film is composed mainly of a silicon oxide film formed by a CVD method.
請求項1に記載の半導体装置において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置。
The semiconductor device according to claim 1,
The resistance element is formed of a silicon film.
請求項1に記載の半導体装置において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置。
The semiconductor device according to claim 1,
The plurality of dummy active regions are formed in an island shape, a lattice shape, or a matrix shape.
請求項1に記載の半導体装置において、
前記抵抗素子のエッジ部は、前記ダミーアクティブ領域上には形成されていないことを特徴とする半導体装置。
The semiconductor device according to claim 1,
An edge portion of the resistance element is not formed on the dummy active region.
請求項1に記載の半導体装置において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置。
The semiconductor device according to claim 1,
The resistance element is used as a part of an electrostatic protection circuit.
請求項6に記載の半導体装置において、
前記半導体装置は、LCDドライバに適用されることを特徴とする半導体装置。
The semiconductor device according to claim 6.
The semiconductor device is applied to an LCD driver.
請求項1に記載の半導体装置において、
前記半導体基板上には、第1MISFETが形成されており、
前記第1MISFETは、
前記半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、を有し、
前記第1絶縁膜と前記第1ゲート絶縁膜は、同層の絶縁膜で形成されていることを特徴とする半導体装置。
The semiconductor device according to claim 1,
A first MISFET is formed on the semiconductor substrate,
The first MISFET is
A first gate insulating film formed on the semiconductor substrate;
A first gate electrode formed on the first gate insulating film,
The semiconductor device, wherein the first insulating film and the first gate insulating film are formed of the same insulating film.
請求項8に記載の半導体装置において、
前記半導体基板上には、第2MISFETが形成されており、
前記第2MISFETは、
前記半導体基板上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、を有し、
前記第1MISFETは、前記第2MISFETよりも高い電源電圧で動作するMISFETであり、
前記第1ゲート絶縁膜の膜厚は、前記第2ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
The semiconductor device according to claim 8,
A second MISFET is formed on the semiconductor substrate,
The second MISFET is
A second gate insulating film formed on the semiconductor substrate;
A second gate electrode formed on the second gate insulating film,
The first MISFET is a MISFET that operates at a higher power supply voltage than the second MISFET,
The semiconductor device according to claim 1, wherein the film thickness of the first gate insulating film is larger than the film thickness of the second gate insulating film.
請求項9に記載の半導体装置において、
前記抵抗素子と前記第1ゲート電極と前記第2ゲート電極は、同層のシリコン膜で形成されていることを特徴とする半導体装置。
The semiconductor device according to claim 9.
The semiconductor device, wherein the resistance element, the first gate electrode, and the second gate electrode are formed of the same silicon film.
(a)半導体基板に素子分離溝を形成する工程と、
(b)前記素子分離溝中に第1絶縁膜を埋め込む工程と、
(c)前記素子分離溝の外部の前記第1シリコン膜を化学的機械研磨法により除去する工程と、
(d)前記(c)工程の後、前記半導体基板上に第2絶縁膜を形成する工程と、
(e)前記第2絶縁膜上に抵抗素子を形成する工程と、を含み、
前記抵抗素子の下には、前記素子分離溝で規定された複数のダミーアクティブ領域が形成され、
前記複数のダミーアクティブ領域には、半導体素子が形成されておらず、
前記抵抗素子のエッジ部は、前記素子分離溝に埋め込まれた前記第1絶縁膜と平面的に重なっていることを特徴とする半導体装置の製造方法。
(A) forming an element isolation groove in the semiconductor substrate;
(B) burying a first insulating film in the element isolation trench;
(C) removing the first silicon film outside the element isolation trench by a chemical mechanical polishing method;
(D) after the step (c), a step of forming a second insulating film on the semiconductor substrate;
(E) forming a resistance element on the second insulating film,
Under the resistor element, a plurality of dummy active regions defined by the element isolation trench are formed,
No semiconductor element is formed in the plurality of dummy active regions,
A method of manufacturing a semiconductor device, wherein an edge portion of the resistive element overlaps the first insulating film embedded in the element isolation trench in a planar manner.
請求項11に記載の半導体装置の製造方法において、
前記第2絶縁膜は、CVD法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 11,
The method of manufacturing a semiconductor device, wherein the second insulating film includes a silicon oxide film formed by a CVD method as a main component.
請求項12に記載の半導体装置の製造方法において、
前記第2絶縁膜は、CVD法によって形成された酸化シリコン膜および熱酸化法によって形成された酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein the second insulating film includes a silicon oxide film formed by a CVD method and a silicon oxide film formed by a thermal oxidation method.
請求項11に記載の半導体装置の製造方法において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 11,
The method of manufacturing a semiconductor device, wherein the resistance element is formed of a silicon film.
請求項11に記載の半導体装置の製造方法において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 11,
The method for manufacturing a semiconductor device, wherein the plurality of dummy active regions are formed in an island shape, a lattice shape, or a matrix shape.
請求項11に記載の半導体装置の製造方法において、
前記抵抗素子のエッジ部は、前記ダミーアクティブ領域上には形成されないことを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 11,
The semiconductor device manufacturing method, wherein an edge portion of the resistance element is not formed on the dummy active region.
請求項11に記載の半導体装置の製造方法において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 11,
The method of manufacturing a semiconductor device, wherein the resistance element is used as a part of an electrostatic protection circuit.
請求項17に記載の半導体装置の製造方法において、
前記半導体装置は、LCDドライバに適用されることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 17,
A method of manufacturing a semiconductor device, wherein the semiconductor device is applied to an LCD driver.
請求項11に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上に形成された第1ゲート絶縁膜と前記第1ゲート絶縁膜上に形成された第1ゲート電極を有する第1MISFETを含み、
前記(d)工程において、前記第1ゲート絶縁膜が形成され、
前記(e)工程において、前記第1ゲート電極が形成されることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 11,
The semiconductor device includes a first MISFET having a first gate insulating film formed on the semiconductor substrate and a first gate electrode formed on the first gate insulating film,
In the step (d), the first gate insulating film is formed,
The method of manufacturing a semiconductor device, wherein the first gate electrode is formed in the step (e).
請求項19に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上に形成された第2ゲート絶縁膜と前記第2ゲート絶縁膜上に形成された第2ゲート電極を有する第2MISFETを含み、
前記(d)工程の後で、かつ、前記(e)工程の前の工程において、前記第2ゲート絶縁膜が形成され、
前記(e)工程において、前記第2ゲート電極が形成され、
前記第1MISFETは、前記第2MISFETよりも高い電源電圧で動作するMISFETであり、
前記第1ゲート絶縁膜の膜厚は、前記第2ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 19,
The semiconductor device includes a second MISFET having a second gate insulating film formed on the semiconductor substrate and a second gate electrode formed on the second gate insulating film,
In the step after the step (d) and before the step (e), the second gate insulating film is formed,
In the step (e), the second gate electrode is formed,
The first MISFET is a MISFET that operates at a higher power supply voltage than the second MISFET,
A method of manufacturing a semiconductor device, wherein the film thickness of the first gate insulating film is larger than the film thickness of the second gate insulating film.
請求項20に記載の半導体装置の製造方法において、
前記第2ゲート絶縁膜は、熱酸化法によって形成されることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 20,
The method of manufacturing a semiconductor device, wherein the second gate insulating film is formed by a thermal oxidation method.
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