JP2012156283A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technology which more effectively eliminate power supply noise.SOLUTION: A semiconductor device 1 comprises: an internal circuit 6 for executing prescribed operations; a power supply line 7 for supplying high potential voltage to the internal circuit 6; a ground line 8 for supplying low potential voltage to the internal circuit 6; an electrode pad 9 for wafer test; an electric line 10 for connecting the electrode pad 9 for wafer test to the internal circuit 6; and a connection switching unit 11 for bringing the electric line 10 into a non-conductive state with the internal circuit 6 and for bringing the electric line 10 selectively into a conductive state with either the power supply line 7 or the ground line 8.

Description

本発明は半導体装置に関する。   The present invention relates to a semiconductor device.

この種の技術として、特許文献１は、ヒューズやアンチヒューズを用いて、ウェハテスト時に使用していたテスト端子をGNDライン（又はホット側のライン）に接続し直すことで、GNDライン（又はホット側のライン）を強化する技術を開示している。   As this kind of technology, Patent Document 1 uses a fuse or an antifuse to reconnect a test terminal used at the time of a wafer test to a GND line (or a hot-side line). The technology that strengthens the side line) is disclosed.

特開平10-161898号公報Japanese Patent Laid-Open No. 10-161898

ところで、昨今、半導体集積回路の動作周波数は上昇の一途を辿っており、必要電力増大に伴った電源ノイズ（電源ノイズは、IRドロップを含む。）問題が改めて顕在化してきている。その一方で、一層のコストダウンが強く求められ、小型パッケージで製品を立ち上げるべく半導体パッケージの電源端子（高電位側電源端子及び低電位側電源端子を含む。）の削減が繰り返し課題として挙げられている。   By the way, recently, the operating frequency of semiconductor integrated circuits has been steadily increasing, and the problem of power supply noise (power supply noise includes IR drop) accompanying the increase in required power is becoming more obvious. On the other hand, further cost reduction is strongly demanded, and reduction of power source terminals (including high potential side power supply terminals and low potential side power supply terminals) of the semiconductor package is repeatedly cited as an issue in order to launch a product in a small package. ing.

このように、電源の強化を迫りつつも電源の強化に制限が課されている現況に鑑みて、一層の技術改良が求められていた。   Thus, in view of the current situation where there is a restriction on the strengthening of the power supply while pressing the strengthening of the power supply, further technical improvement has been demanded.

ところで、前記半導体装置における電源ノイズの発生状況は、コンピューターシミュレーションを用いれば設計段階である程度把握することが可能である。しかし、実際にウェハテストを実施してみると、コンピューターシミュレーションでは特定できなかった電源ノイズが発生していることがある。ここで、前記第１電源ラインに電源ノイズが発生する場合と、前記第２電源ラインに電源ノイズが発生する場合とがある。   By the way, the occurrence of power supply noise in the semiconductor device can be grasped to some extent at the design stage by using computer simulation. However, when an actual wafer test is performed, there may be power noise that cannot be identified by computer simulation. Here, there are a case where power supply noise occurs in the first power supply line and a case where power supply noise occurs in the second power supply line.

これに対し、特許文献１の構成を採用するならば、理屈上、ウェハテスト後において前記電気線を前記第１電源ラインと前記第２電源ラインのうち何れに対して導通状態とするのかを、ウェハテスト前の設計段階において予め決定しておかなければならない。従って、特許文献１の構成を採用すると、ウェハテストの結果を踏まえ実際には前記第１電源ラインを強化すべきなのに前記第２電源ラインしか強化できなかったり、逆に、ウェハテストの結果を踏まえ実際には前記第２電源ラインを強化すべきなのに前記第１電源ラインしか強化できなかったりする。この結果、特許文献１の構成を採用してみたところで、確かに、ウェハテスト用電極パッドを流用するかたちで前記第１電源ライン又は前記第２電源ラインの何れかを強化することはできるものの、電源ノイズをオンデマンドに解消するには至らなかった。   On the other hand, if the configuration of Patent Document 1 is adopted, in theory, which of the first power supply line and the second power supply line the electrical line is to be in a conductive state after the wafer test is determined. It must be determined in advance at the design stage before the wafer test. Therefore, when the configuration of Patent Document 1 is adopted, the first power supply line should actually be strengthened based on the result of the wafer test, but only the second power supply line can be strengthened. Conversely, based on the result of the wafer test. Actually, the second power supply line should be strengthened, but only the first power supply line can be strengthened. As a result, when adopting the configuration of Patent Document 1, it is possible to reinforce either the first power line or the second power line in the form of diverting the wafer test electrode pad, Power supply noise was not solved on demand.

本願発明の観点によれば、以下のように構成される半導体装置が提供される。即ち、半導体装置は、所定動作を実行するための内部回路と、前記内部回路に対して第１の電源電圧を供給するための第１電源ラインと、前記内部回路に対して第１の電源電圧よりも低い第２の電源電圧を供給するための第２電源ラインと、ウェハテスト用電極パッドと、前記ウェハテスト用電極パッドを前記内部回路に接続するための電気線と、前記電気線を前記内部回路に対して非導通状態にすると共に、前記電気線を前記第１電源ラインと前記第２電源ラインのうち何れか一方に対して選択的に導通状態とする接続切替手段と、を備える。   According to an aspect of the present invention, a semiconductor device configured as follows is provided. That is, the semiconductor device includes an internal circuit for performing a predetermined operation, a first power supply line for supplying a first power supply voltage to the internal circuit, and a first power supply voltage for the internal circuit. A second power supply line for supplying a lower second power supply voltage, a wafer test electrode pad, an electrical line for connecting the wafer test electrode pad to the internal circuit, and the electrical line Connection switching means for bringing the electric line into a non-conducting state with respect to an internal circuit and selectively bringing the electric line into a conducting state with respect to either the first power line or the second power line.

本願発明によれば、実際にウェハテストを実施してみて特定できた電源ノイズを解消すべく、強化すべき電源ラインをオンデマンドに選択することができる。従って、特許文献１の構成と比較して、電源ノイズを一層効果的に解消することができるようになる。   According to the present invention, the power supply line to be strengthened can be selected on demand in order to eliminate the power supply noise that can be specified by actually performing the wafer test. Therefore, power supply noise can be more effectively eliminated as compared with the configuration of Patent Document 1.

図１は、半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device. 図２は、ウェハテスト前の半導体チップの概略図である。FIG. 2 is a schematic view of the semiconductor chip before the wafer test. 図３は、ウェハテスト後の半導体チップの概略図であって、電源ラインを補強した場合を示す。FIG. 3 is a schematic view of the semiconductor chip after the wafer test, and shows a case where the power supply line is reinforced. 図４は、ウェハテスト後の半導体チップの概略図であって、グラウンドラインを補強した場合を示す。FIG. 4 is a schematic view of the semiconductor chip after the wafer test, and shows a case where the ground line is reinforced.

図１に示すように、半導体装置１は、リードフレーム２と、半導体チップ３（半導体集積回路）と、封止樹脂４と、によって構成されている。リードフレーム２は、半導体チップ３を支持するダイパッド２ａと、半導体チップ３の各種パッドに対してボンディングワイヤ５を介して接続されるリード２ｂと、を有する。この構成で、半導体チップ３をダイパッド２ａに接着し、半導体チップ３とリード２ｂとをボンディングワイヤ５で接続した上で、これらを封止樹脂４で封止することで半導体装置１が形成される。   As shown in FIG. 1, the semiconductor device 1 includes a lead frame 2, a semiconductor chip 3 (semiconductor integrated circuit), and a sealing resin 4. The lead frame 2 includes a die pad 2 a that supports the semiconductor chip 3 and leads 2 b that are connected to various pads of the semiconductor chip 3 via bonding wires 5. With this configuration, the semiconductor device 1 is formed by bonding the semiconductor chip 3 to the die pad 2 a, connecting the semiconductor chip 3 and the lead 2 b with the bonding wire 5, and sealing them with the sealing resin 4. .

図２には、ダイサーで切り分けられる前の半導体チップ３を示している。図２に示すように、半導体チップ３は、内部回路６と、電源ライン７と、グラウンドライン８と、ウェハテスト用電極パッド９と、電気線１０と、接続切替部１１（接続切替手段）と、を有している。半導体チップ３は、更に、I/O用パッド１２と、電源パッド１３と、グラウンドパッド１４と、を有している。   FIG. 2 shows the semiconductor chip 3 before being cut by a dicer. As shown in FIG. 2, the semiconductor chip 3 includes an internal circuit 6, a power supply line 7, a ground line 8, a wafer test electrode pad 9, an electric wire 10, and a connection switching unit 11 (connection switching unit). ,have. The semiconductor chip 3 further has an I / O pad 12, a power supply pad 13, and a ground pad 14.

内部回路６は、所定動作を実行するためのものである。   The internal circuit 6 is for executing a predetermined operation.

電源ライン７は、内部回路６に対して高電位電圧（第１の電源電圧）を供給するためのものである。本実施形態において、電源ライン７は、内部回路６を取り囲むように環状に形成されている。   The power supply line 7 is for supplying a high potential voltage (first power supply voltage) to the internal circuit 6. In the present embodiment, the power supply line 7 is formed in an annular shape so as to surround the internal circuit 6.

グラウンドライン８は、内部回路６に対して低電位電圧（第２の電源電圧）を供給するためのものである。グラウンドライン８も、電源ライン７と同様に、内部回路６を取り囲むように環状に形成されている。   The ground line 8 is for supplying a low potential voltage (second power supply voltage) to the internal circuit 6. Similarly to the power supply line 7, the ground line 8 is also formed in an annular shape so as to surround the internal circuit 6.

ウェハテスト用電極パッド９、I/O用パッド１２、電源パッド１３、グラウンドパッド１４は、何れも、リードフレーム２のリード２ｂと、ボンディングワイヤ５（図１を併せて参照）を介して接続されるパッドである。   The wafer test electrode pad 9, the I / O pad 12, the power supply pad 13, and the ground pad 14 are all connected to the lead 2b of the lead frame 2 through the bonding wire 5 (see also FIG. 1). Pad.

ウェハテスト用電極パッド９は、ウェハテスト（ウェハプローブテスト、プローブテスト、電気的特性検査）用の電極パッドである。ウェハテストとは、ウェハ上に形成した内部回路６に対して信号を送受信することで、内部回路６が正常に動作していることを検査するテストである。ウェハテストでは、プローブカードのプローブをウェハテスト用電極パッド９に押し当て、このプローブとウェハテスト用電極パッド９を介することで、テスタは内部回路６との間で信号を送受信する。なお、通常、ウェハテストは、多数の半導体チップ３がダイサーによって切り分けられる前の状態、即ち、多数の半導体チップ３が相互に連なった状態のまま行われる。   The wafer test electrode pad 9 is an electrode pad for a wafer test (wafer probe test, probe test, electrical characteristic inspection). The wafer test is a test for inspecting that the internal circuit 6 is operating normally by transmitting and receiving signals to and from the internal circuit 6 formed on the wafer. In the wafer test, the probe of the probe card is pressed against the electrode pad 9 for wafer test, and the tester transmits and receives signals to and from the internal circuit 6 through the probe and the electrode pad 9 for wafer test. Normally, the wafer test is performed in a state before a large number of semiconductor chips 3 are separated by a dicer, that is, a state in which a large number of semiconductor chips 3 are connected to each other.

電気線１０は、ウェハテスト用電極パッド９を内部回路６に接続するためのものである。図２に示すように、ウェハテストの際は、電気線１０はウェハテスト用電極パッド９と内部回路６を接続しており、一方で、電気線１０は電源ライン７にもグラウンドライン８にも接続されていない。   The electric wire 10 is for connecting the wafer test electrode pad 9 to the internal circuit 6. As shown in FIG. 2, during the wafer test, the electric wire 10 connects the electrode pad 9 for wafer test and the internal circuit 6, while the electric wire 10 is connected to both the power supply line 7 and the ground line 8. Not connected.

I/O用パッド１２は、半導体装置１の周辺回路が内部回路６と信号の送受信を行うためのパッドである。   The I / O pad 12 is a pad for the peripheral circuit of the semiconductor device 1 to transmit and receive signals to and from the internal circuit 6.

電源パッド１３は、半導体装置１の外部電源が電源ライン７に高電位電圧を供給するためのパッドである。   The power supply pad 13 is a pad for an external power supply of the semiconductor device 1 to supply a high potential voltage to the power supply line 7.

グラウンドパッド１４は、半導体装置１の外部電源がグラウンドライン８に低電位電圧を供給するためのパッドである。   The ground pad 14 is a pad for an external power supply of the semiconductor device 1 to supply a low potential voltage to the ground line 8.

（接続切替部１１）
そして、接続切替部１１は、電気線１０を内部回路６に対して非導通状態にすると共に、電気線１０を電源ライン７とグラウンドライン８のうち何れか一方に対して選択的に導通状態とするものである。 (Connection switching unit 11)
Then, the connection switching unit 11 makes the electrical line 10 non-conductive with respect to the internal circuit 6 and makes the electrical line 10 selectively conductive with respect to either the power line 7 or the ground line 8. To do.

この接続切替部１１は、第１ヒューズ素子１５（ヒューズ素子）と、第２ヒューズ素子１６（ヒューズ素子）と、第１アンチヒューズ素子１７と、第２アンチヒューズ素子１８と、によって構成されている。   The connection switching unit 11 includes a first fuse element 15 (fuse element), a second fuse element 16 (fuse element), a first antifuse element 17, and a second antifuse element 18. .

第１ヒューズ素子１５及び第２ヒューズ素子１６は、電気線１０上に形成されている。第１アンチヒューズ素子１７は、電気線１０と電源ライン７の間に形成されている。第２アンチヒューズ素子１８は、電気線１０とグラウンドライン８の間に形成されている。そして、第１ヒューズ素子１５、第２ヒューズ素子１６、第１アンチヒューズ素子１７、第２アンチヒューズ素子１８は、内部回路６からウェハテスト用電極パッド９に向かって順に、第１ヒューズ素子１５、第１アンチヒューズ素子１７、第２ヒューズ素子１６、第２アンチヒューズ素子１８の順で配置されている。   The first fuse element 15 and the second fuse element 16 are formed on the electric wire 10. The first antifuse element 17 is formed between the electric line 10 and the power supply line 7. The second antifuse element 18 is formed between the electric line 10 and the ground line 8. The first fuse element 15, the second fuse element 16, the first antifuse element 17, and the second antifuse element 18 are arranged in order from the internal circuit 6 toward the wafer test electrode pad 9, The first antifuse element 17, the second fuse element 16, and the second antifuse element 18 are arranged in this order.

接続切替部１１は、更に、第１ヒューズ素子制御パッド対１９、第２ヒューズ素子制御パッド対２０、第１アンチヒューズ素子制御パッド対２１、第２アンチヒューズ素子制御パッド対２２、を有している。   The connection switching unit 11 further includes a first fuse element control pad pair 19, a second fuse element control pad pair 20, a first antifuse element control pad pair 21, and a second antifuse element control pad pair 22. Yes.

第１ヒューズ素子制御パッド対１９は、第１ヒューズ素子１５に対して所定の電圧を印加するのに用いられるパッド対である。第１ヒューズ素子制御パッド対１９に所定の電圧を印加すると、第１ヒューズ素子１５に対して所定の電圧が印加され、第１ヒューズ素子１５が導通状態から非導通状態へと変化し、この結果、電気線１０が第１ヒューズ素子１５の配置位置で切断される。   The first fuse element control pad pair 19 is a pad pair used to apply a predetermined voltage to the first fuse element 15. When a predetermined voltage is applied to the first fuse element control pad pair 19, a predetermined voltage is applied to the first fuse element 15, and the first fuse element 15 changes from the conductive state to the non-conductive state, and as a result The electric wire 10 is cut at the position where the first fuse element 15 is disposed.

第２ヒューズ素子制御パッド対２０は、第２ヒューズ素子１６に対して所定の電圧を印加するのに用いられるパッド対である。第２ヒューズ素子制御パッド対２０に所定の電圧を印加すると、第２ヒューズ素子１６に対して所定の電圧が印加され、第２ヒューズ素子１６が導通状態から非導通状態へと変化し、この結果、電気線１０が第２ヒューズ素子１６の配置位置で切断される。   The second fuse element control pad pair 20 is a pad pair used to apply a predetermined voltage to the second fuse element 16. When a predetermined voltage is applied to the second fuse element control pad pair 20, a predetermined voltage is applied to the second fuse element 16, and the second fuse element 16 changes from the conductive state to the non-conductive state. The electric wire 10 is cut at the position where the second fuse element 16 is disposed.

第１アンチヒューズ素子制御パッド対２１は、第１アンチヒューズ素子１７に対して所定の電圧を印加するのに用いられるパッド対である。第１アンチヒューズ素子制御パッド対２１に所定の電圧を印加すると、第１アンチヒューズ素子１７に対して所定の電圧が印加され、第１アンチヒューズ素子１７が非導通状態から導通状態へと変化し、この結果、電気線１０が第１アンチヒューズ素子１７の配置位置で、電源ライン７に接続される。   The first antifuse element control pad pair 21 is a pad pair used for applying a predetermined voltage to the first antifuse element 17. When a predetermined voltage is applied to the first antifuse element control pad pair 21, a predetermined voltage is applied to the first antifuse element 17, and the first antifuse element 17 changes from a non-conductive state to a conductive state. As a result, the electric wire 10 is connected to the power supply line 7 at the position where the first antifuse element 17 is disposed.

第２アンチヒューズ素子制御パッド対２２は、第２アンチヒューズ素子１８に対して所定の電圧を印加するのに用いられるパッド対である。第２アンチヒューズ素子制御パッド対２２に所定の電圧を印加すると、第２アンチヒューズ素子１８に対して所定の電圧が印加され、第２アンチヒューズ素子１８が非導通状態から導通状態へと変化し、この結果、電気線１０が第２アンチヒューズ素子１８の配置位置で、グラウンドライン８に接続される。   The second antifuse element control pad pair 22 is a pad pair used for applying a predetermined voltage to the second antifuse element 18. When a predetermined voltage is applied to the second antifuse element control pad pair 22, a predetermined voltage is applied to the second antifuse element 18, and the second antifuse element 18 changes from a non-conductive state to a conductive state. As a result, the electric wire 10 is connected to the ground line 8 at the arrangement position of the second antifuse element 18.

なお、図２には、ウェハテスト用電極パッド９と電気線１０と接続切替部１１の組み合わせを１組しか示されていないが、実際の製品では、内部回路６を取り囲むように、電源ライン７及びグラウンドライン８に沿って多数組（例えば、３０〜４０組）形成されている。I/O用パッド１２、電源パッド１３、グラウンドパッド１４も図２には、それぞれ１つしか示されていないが、実際の製品では、それぞれが複数形成されている。   FIG. 2 shows only one combination of the wafer test electrode pad 9, the electric wire 10, and the connection switching unit 11, but in an actual product, the power supply line 7 so as to surround the internal circuit 6. A large number of groups (for example, 30 to 40 groups) are formed along the ground line 8. Although only one I / O pad 12, power supply pad 13, and ground pad 14 are shown in FIG. 2, a plurality of each is formed in an actual product.

（作動）
次に、図２〜４を参照して、本実施形態の作動を説明する。 (Operation)
Next, the operation of this embodiment will be described with reference to FIGS.

（作動：ウェハテスト工程）
図２に示す状態で、ウェハテストを行うには、電源パッド１３とグラウンドパッド１４を介して、電源ライン７には高電位電圧を供給し、グラウンドライン８には定電位電圧を供給しておく。 (Operation: Wafer test process)
In order to perform a wafer test in the state shown in FIG. 2, a high potential voltage is supplied to the power supply line 7 and a constant potential voltage is supplied to the ground line 8 via the power supply pad 13 and the ground pad 14. .

次に、プローブカードのプローブをウェハテスト用電極パッド９に押し当てて、内部回路６の動作を確認する。このとき、環状に形成された電源ライン７に電源ノイズ（電圧降下、IRドロップ）が発生していないか、また、発生している場合はどこで発生しているか、を把握し記録しておく。なお、内部回路６の周囲に多数配置されている電源パッド１３やグラウンドパッド１４に図示しない電圧測定プローブ等を接触させることで、電源ノイズの発生とその発生の位置を把握することができる。同様に、環状に形成されたグラウンドライン８に電源ノイズ（電圧上昇）が発生していないか、また、発生している場合はどこで発生しているか、を把握し記録しておく。   Next, the probe of the probe card is pressed against the electrode pad 9 for wafer test, and the operation of the internal circuit 6 is confirmed. At this time, it is grasped and recorded whether or not power supply noise (voltage drop, IR drop) is generated in the annular power supply line 7 and where it is generated. Note that the occurrence of power supply noise and the position of the occurrence of the power supply noise can be grasped by bringing a voltage measurement probe (not shown) or the like into contact with a large number of power supply pads 13 and ground pads 14 arranged around the internal circuit 6. Similarly, it is grasped and recorded whether or not power supply noise (voltage rise) has occurred in the ground line 8 formed in an annular shape, and where it has occurred.

（作動：接続切替工程）
次に、上記の電源ノイズを解消すべく、電源ライン７又はグラウンドライン８を補強する。具体的には、電源ノイズが発生している箇所に最も近い位置に配置されている接続切替部１１を用いて、電源ライン７又はグラウンドライン８を選択的に補強する。また、電源ノイズは電極パッド９でオシロスコープなどを当てて観測することもできる。もし電極パッド９でノイズを観測した場合は、そのウェハテスト用電極パッド９に接続されている電気線１０に設けられている接続切替部１１を用いることになる。 (Operation: Connection switching process)
Next, the power supply line 7 or the ground line 8 is reinforced in order to eliminate the power supply noise. Specifically, the power supply line 7 or the ground line 8 is selectively reinforced by using the connection switching unit 11 disposed at a position closest to the place where the power supply noise is generated. The power supply noise can also be observed by applying an oscilloscope or the like with the electrode pad 9. If noise is observed at the electrode pad 9, the connection switching unit 11 provided on the electric wire 10 connected to the wafer test electrode pad 9 is used.

例えば、ウェハテストの結果、環状に形成されている電源ライン７上において第１アンチヒューズ素子１７の配置位置近傍で電源ノイズが発生し、一方で、グラウンドライン８上において第２アンチヒューズ素子１８の配置位置近傍では電源ノイズが発生していなかったとする。この場合、ウェハテスト用電極パッド９を内部回路６から切り離し、電源ライン７に接続し直し、このウェハテスト用電極パッド９を電源パッド１３のように活用することで、電源ライン７上において第１アンチヒューズ素子１７の配置位置近傍で発生した電源ノイズを解消することができる。   For example, as a result of the wafer test, power supply noise is generated near the position where the first antifuse element 17 is disposed on the annular power supply line 7, while the second antifuse element 18 is detected on the ground line 8. Assume that no power supply noise has occurred in the vicinity of the arrangement position. In this case, the wafer test electrode pad 9 is disconnected from the internal circuit 6, reconnected to the power supply line 7, and the wafer test electrode pad 9 is used like the power supply pad 13, so that the first on the power supply line 7. Power supply noise generated near the position where the antifuse element 17 is disposed can be eliminated.

具体的には、図３に示すように第１ヒューズ素子制御パッド対１９と第１アンチヒューズ素子制御パッド対２１に所定の電圧を印加する。すると、第１ヒューズ素子１５が非導通状態となることで、電気線１０が第１ヒューズ素子１５の配置位置で切断される。また、第１アンチヒューズ素子１７が導通状態となることで、電気線１０が第１アンチヒューズ素子１７の配置位置で、電源ライン７に接続される。この結果、ウェハテスト用電極パッド９は、内部回路６に対して導通状態から非導通状態へと切り替わると共に、電源ライン７に対して第１アンチヒューズ素子１７の配置位置で非導通状態から導通状態へと切り替わる。これによれば、ウェハテスト後に不要となったウェハテスト用電極パッド９を、第１アンチヒューズ素子１７の配置位置で電源ライン７を補強する電源パッドとして利用することができるようになる。   Specifically, a predetermined voltage is applied to the first fuse element control pad pair 19 and the first antifuse element control pad pair 21 as shown in FIG. Then, the first fuse element 15 is turned off, and the electric wire 10 is cut at the position where the first fuse element 15 is disposed. In addition, since the first antifuse element 17 becomes conductive, the electric wire 10 is connected to the power supply line 7 at the position where the first antifuse element 17 is disposed. As a result, the wafer test electrode pad 9 is switched from the conductive state to the nonconductive state with respect to the internal circuit 6, and at the position where the first antifuse element 17 is disposed with respect to the power supply line 7. Switch to. According to this, the wafer test electrode pad 9 which becomes unnecessary after the wafer test can be used as a power supply pad for reinforcing the power supply line 7 at the position where the first antifuse element 17 is disposed.

また、例えば、ウェハテストの結果、環状に形成されているグラウンドライン８上において第２アンチヒューズ素子１８の配置位置近傍で電源ノイズが発生し、一方で、電源ライン７上において第１アンチヒューズ素子１７の配置位置近傍では電源ノイズが発生していなかったとする。この場合、ウェハテスト用電極パッド９を内部回路６から切り離し、グラウンドライン８に接続し直し、このウェハテスト用電極パッド９をグラウンドパッド１４のように活用することで、グラウンドライン８上において第２アンチヒューズ素子１８の配置位置近傍で発生した電源ノイズを解消することができる。   Further, for example, as a result of the wafer test, power supply noise is generated in the vicinity of the arrangement position of the second antifuse element 18 on the ground line 8 formed in an annular shape, while the first antifuse element is formed on the power supply line 7. Assume that no power supply noise is generated in the vicinity of the arrangement position 17. In this case, the wafer test electrode pad 9 is disconnected from the internal circuit 6, reconnected to the ground line 8, and the wafer test electrode pad 9 is used like the ground pad 14, so that the second on the ground line 8. Power supply noise generated near the position where the antifuse element 18 is disposed can be eliminated.

具体的には、図４に示すように第２ヒューズ素子制御パッド対２０と第２アンチヒューズ素子制御パッド対２２に所定の電圧を印加する。すると、第２ヒューズ素子１６が非導通状態となることで、電気線１０が第２ヒューズ素子１６の配置位置で切断される。また、第２アンチヒューズ素子１８が導通状態となることで、電気線１０が第２アンチヒューズ素子１８の配置位置で、グラウンドライン８に接続される。この結果、ウェハテスト用電極パッド９は、内部回路６に対して導通状態から非導通状態へと切り替わると共に、グラウンドライン８に対して第２アンチヒューズ素子１８の配置位置で非導通状態から導通状態へと切り替わる。これによれば、ウェハテスト後に不要となったウェハテスト用電極パッド９を、第２アンチヒューズ素子１８の配置位置でグラウンドライン８を補強するグラウンドパッドとして利用することができるようになる。   Specifically, a predetermined voltage is applied to the second fuse element control pad pair 20 and the second antifuse element control pad pair 22 as shown in FIG. Then, the second fuse element 16 becomes non-conductive, and the electric wire 10 is cut at the position where the second fuse element 16 is disposed. Further, since the second antifuse element 18 becomes conductive, the electric wire 10 is connected to the ground line 8 at the position where the second antifuse element 18 is disposed. As a result, the wafer test electrode pad 9 is switched from the conductive state to the non-conductive state with respect to the internal circuit 6, and from the nonconductive state to the ground line 8 at the position where the second antifuse element 18 is disposed. Switch to. This makes it possible to use the wafer test electrode pad 9 that becomes unnecessary after the wafer test as a ground pad for reinforcing the ground line 8 at the position where the second antifuse element 18 is disposed.

（作動：マウンティング工程等）
こうして、ウェハテストの結果を踏まえ、電源ライン７やグラウンドライン８をオンデマンドに補強し終えたら、ウェハをダイサーで所定間隔で切り分け、半導体チップ３をリードフレーム２のダイパッド２ａ上に接着する。そして、ウェハテスト用電極パッド９、I/O用パッド１２、電源パッド１３、グラウンドパッド１４をそれぞれリードフレーム２のリード２ｂとボンディングワイヤ５で接続する。最後に、これらを封止樹脂４で封止して半導体装置１が完成する。 (Operation: Mounting process, etc.)
Thus, based on the result of the wafer test, when the power supply line 7 and the ground line 8 are reinforced on demand, the wafer is cut at a predetermined interval by a dicer, and the semiconductor chip 3 is bonded onto the die pad 2a of the lead frame 2. The wafer test electrode pad 9, the I / O pad 12, the power supply pad 13, and the ground pad 14 are connected to the lead 2b of the lead frame 2 and the bonding wire 5, respectively. Finally, these are sealed with a sealing resin 4 to complete the semiconductor device 1.

以上に本願発明の好適な実施形態を説明したが、上記実施形態は、要するに、以下の特長を有している。   Although the preferred embodiment of the present invention has been described above, the above embodiment has the following features in short.

（１）半導体装置１は、内部回路６と、電源ライン７と、グラウンドライン８と、ウェハテスト用電極パッド９と、電気線１０と、接続切替部１１と、を備えている。 (1) The semiconductor device 1 includes an internal circuit 6, a power supply line 7, a ground line 8, a wafer test electrode pad 9, an electric wire 10, and a connection switching unit 11.

以上の構成によれば、以下の問題を解決することができる。即ち、半導体装置１における電源ノイズの発生状況は、コンピューターシミュレーションを用いれば設計段階である程度把握することが可能である。しかし、実際にウェハテストを実施してみると、コンピューターシミュレーションでは特定できなかった電源ノイズが発生していることがある。ここで、電源ライン７に電源ノイズが発生する場合と、グラウンドライン８に電源ノイズが発生する場合とがある。これに対し、特許文献１の構成を採用するならば、理屈上、ウェハテスト後において電気線１０を電源ライン７とグラウンドライン８のうち何れに対して導通状態とするのかを、ウェハテスト前の設計段階において予め決定しておかなければならない。   According to the above configuration, the following problems can be solved. In other words, the occurrence of power supply noise in the semiconductor device 1 can be grasped to some extent at the design stage by using computer simulation. However, when an actual wafer test is performed, there may be power noise that cannot be identified by computer simulation. Here, there are a case where power supply noise occurs in the power supply line 7 and a case where power supply noise occurs in the ground line 8. On the other hand, if the configuration of Patent Document 1 is adopted, it is theoretically determined whether the electric line 10 is in a conductive state between the power line 7 and the ground line 8 after the wafer test. It must be predetermined in the design stage.

従って、特許文献１の構成を採用すると、ウェハテストの結果を踏まえ実際には電源ライン７を強化すべきなのにグラウンドライン８しか強化できなかったり、逆に、ウェハテストの結果を踏まえ実際にはグラウンドライン８を強化すべきなのに電源ライン７しか強化できなかったりする。この結果、特許文献１の構成を採用してみたところで、確かに、ウェハテスト用電極パッド９を流用する形で電源ライン７又はグラウンドライン８の何れかを強化することはできるものの、電源ノイズをオンデマンドに解消するには至らなかった。   Therefore, when the configuration of Patent Document 1 is adopted, the power line 7 should actually be strengthened based on the result of the wafer test, but only the ground line 8 can be strengthened. Conversely, the ground is actually grounded based on the result of the wafer test. Even though the line 8 should be strengthened, only the power line 7 can be strengthened. As a result, when adopting the configuration of Patent Document 1, it is possible to reinforce either the power line 7 or the ground line 8 by diverting the wafer test electrode pad 9, but the power noise is reduced. It was not resolved on demand.

そこで、接続切替部１１を備えた半導体装置１によれば、実際にウェハテストを実施してみて特定できた電源ノイズを解消すべく、強化すべき電源ライン（電源ライン７又はグラウンドライン８）をオンデマンドに選択することができる。従って、特許文献１の構成と比較して、電源ノイズを一層効果的に解消することができるようになる。また、付随的な効果としてエレクトロマイグレーション制限の保証が可能となる。   Therefore, according to the semiconductor device 1 including the connection switching unit 11, the power supply line (power supply line 7 or ground line 8) to be strengthened is eliminated in order to eliminate the power supply noise that can be specified by actually performing the wafer test. Can be selected on demand. Therefore, power supply noise can be more effectively eliminated as compared with the configuration of Patent Document 1. In addition, as an incidental effect, it is possible to guarantee electromigration restrictions.

（２）また、接続切替部１１は、第１ヒューズ素子１５、第２ヒューズ素子１６、第１アンチヒューズ素子１７、第２アンチヒューズ素子１８によって構成されている。以上の構成によれば、接続切替部１１を簡素な構成で実現することができる。 (2) The connection switching unit 11 includes a first fuse element 15, a second fuse element 16, a first antifuse element 17, and a second antifuse element 18. According to the above configuration, the connection switching unit 11 can be realized with a simple configuration.

なお、第１ヒューズ素子１５及び第２ヒューズ素子１６のうち第２ヒューズ素子１６は省略することができる。この場合、ウェハテスト用電極パッド９をグラウンドライン８に接続する際は、第２アンチヒューズ素子制御パッド対２２に所定の電圧を印加することに代えて、第１ヒューズ素子制御パッド対１９に所定の電圧を印加することになる。   The second fuse element 16 among the first fuse element 15 and the second fuse element 16 can be omitted. In this case, when the wafer test electrode pad 9 is connected to the ground line 8, a predetermined voltage is applied to the first fuse element control pad pair 19 instead of applying a predetermined voltage to the second antifuse element control pad pair 22. Will be applied.

（３）また、電源ライン７は内部回路６を取り囲むように環状に形成されており、グラウンドライン８も内部回路６を取り囲むように環状に形成されている。しかし、これに代えて、電源ライン７又はグラウンドライン８の何れか一方又は両方が、環状に形成されていなくてもよい。 (3) The power supply line 7 is formed in an annular shape so as to surround the internal circuit 6, and the ground line 8 is also formed in an annular shape so as to surround the internal circuit 6. However, instead of this, either one or both of the power supply line 7 and the ground line 8 may not be formed in an annular shape.

（４）また、ウェハテスト用電極パッド９は、内部回路６及び電源ライン７に沿って複数形成されている。以上の構成によれば、電源ライン７やグラウンドライン８上における電源ノイズの具体的な発生分布に応じてきめ細かな対応が可能となる。 (4) A plurality of wafer test electrode pads 9 are formed along the internal circuit 6 and the power supply line 7. According to the above configuration, a fine response can be made according to a specific distribution of power supply noise on the power supply line 7 and the ground line 8.

１ 半導体装置
２ リードフレーム
３ 半導体チップ
５ ボンディングワイヤ
６ 内部回路
７ 電源ライン
８ グラウンドライン
９ ウェハテスト用電極パッド
１０ 電気線
１１ 接続切替部 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Lead frame 3 Semiconductor chip 5 Bonding wire 6 Internal circuit 7 Power supply line 8 Ground line 9 Wafer test electrode pad 10 Electrical line 11 Connection switching part

Claims (4)

所定動作を実行するための内部回路と、
前記内部回路に対して第１の電源電圧を供給するための第１電源ラインと、
前記内部回路に対して第１の電源電圧よりも低い第２の電源電圧を供給するための第２電源ラインと、
ウェハテスト用電極パッドと、
前記ウェハテスト用電極パッドを前記内部回路に接続するための電気線と、
前記電気線を前記内部回路に対して非導通状態にすると共に、前記電気線を前記第１電源ラインと前記第２電源ラインのうち何れか一方に対して選択的に導通状態とする接続切替手段と、
を備えた半導体装置。 An internal circuit for executing a predetermined operation;
A first power supply line for supplying a first power supply voltage to the internal circuit;
A second power supply line for supplying a second power supply voltage lower than the first power supply voltage to the internal circuit;
An electrode pad for wafer testing;
An electric wire for connecting the wafer test electrode pad to the internal circuit;
Connection switching means for bringing the electric line into a non-conducting state with respect to the internal circuit and selectively bringing the electric line into a conducting state with respect to either the first power line or the second power line. When,
A semiconductor device comprising: 請求項１に記載の半導体装置であって、
前記接続切替手段は、
前記電気線上に設けられるヒューズ素子と、
前記電気線と前記第１電源ラインとの間に設けられる第１アンチヒューズ素子と、
前記電気線と前記第２電源ラインとの間に設けられる第２アンチヒューズ素子と、
によって実現される、
半導体装置。 The semiconductor device according to claim 1,
The connection switching means is
A fuse element provided on the electric wire;
A first antifuse element provided between the electric line and the first power line;
A second antifuse element provided between the electric line and the second power supply line;
Realized by
Semiconductor device. 請求項１又は２に記載の半導体装置であって、
前記第１電源ラインは前記内部回路を取り囲むように環状に形成されており、
前記第２電源ラインも前記内部回路を取り囲むように環状に形成されている、
半導体装置。 The semiconductor device according to claim 1 or 2,
The first power supply line is formed in an annular shape so as to surround the internal circuit,
The second power supply line is also formed in an annular shape so as to surround the internal circuit,
Semiconductor device. 請求項３に記載の半導体装置であって、
前記ウェハテスト用電極パッドは、前記第１電源ライン及び前記第２電源ラインに沿って複数形成されている、
半導体装置。 The semiconductor device according to claim 3,
A plurality of wafer test electrode pads are formed along the first power line and the second power line.
Semiconductor device.
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