JP2012134328A - Semiconductor light-emitting element, semiconductor layer formation method, semiconductor light-emitting element manufacturing method and electrical equipment - Google Patents
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Abstract
Description
本発明は、半導体発光素子、半導体層の形成方法、半導体発光素子の製造方法および電気機器に関し、特に結晶性の良好なIII−V族半導体結晶を絶縁性基板上にエピタキシャル成長させる技術に関するものである。 The present invention relates to a semiconductor light emitting device, a method for forming a semiconductor layer, a method for manufacturing a semiconductor light emitting device, and an electrical device, and more particularly to a technique for epitaxially growing a group III-V semiconductor crystal having good crystallinity on an insulating substrate. .
GaNなどのIII−V族化合物半導体は、可視光から紫外光領域に相当するエネルギーの直接遷移型のバンドギャップを持ち、高効率な発光が可能であるため、LED(発光ダイオード)やLD(レーザダイオード)としての製品化が成されているが、GaN層などの半導体層は、機械的な強度を考慮して異なる材料の単結晶ウェーハ上に結晶を成長させる方法が一般的である。 III-V compound semiconductors such as GaN have a direct transition type band gap of energy corresponding to the visible light to ultraviolet light region, and can emit light with high efficiency. Therefore, LED (light emitting diode) and LD (laser) A semiconductor layer such as a GaN layer is generally grown by growing a crystal on a single crystal wafer of a different material in consideration of mechanical strength.
このような異種基板と、その上にエピタキシャル成長させるIII族窒化物半導体結晶との間には、大きな格子不整合が存在する。例えば、サファイア(Al2O3)と窒化ガリウム(GaN)の間には16%、SiCと窒化ガリウムの間には6%の格子不整合が存在する。 There is a large lattice mismatch between such a heterogeneous substrate and a group III nitride semiconductor crystal epitaxially grown thereon. For example, there is a lattice mismatch of 16% between sapphire (Al 2 O 3 ) and gallium nitride (GaN) and 6% between SiC and gallium nitride.
一般にこのような大きな格子不整合の存在する場合には、基板上に結晶を直接エピタキシャル成長させることが困難であり、成長させても結晶性の良好な結晶は得られない。 In general, when such a large lattice mismatch exists, it is difficult to directly epitaxially grow a crystal on a substrate, and a crystal with good crystallinity cannot be obtained even if grown.
そこで、有機金属化学気相成長(MOCVD)法によりサファイア単結晶基板やSiC単結晶基板の上にGaNなどの半導体結晶をエピタキシャル成長する場合、窒化アルミニウム(AlN)やAlGaNで構成される低温バッファ層と呼ばれる層を基板の上にまず堆積し、その上に高温でGaNなどの半導体結晶をエピタキシャル成長させる方法が一般に行われてきている。 Therefore, when epitaxially growing a semiconductor crystal such as GaN on a sapphire single crystal substrate or SiC single crystal substrate by metal organic chemical vapor deposition (MOCVD), a low-temperature buffer layer composed of aluminum nitride (AlN) or AlGaN In general, a method of first depositing a so-called layer on a substrate and epitaxially growing a semiconductor crystal such as GaN on the substrate at a high temperature has been performed.
ところで、特許文件1では、良好な結晶構造のIII族窒化物半導体結晶を得るために、成膜時のチャンバの到達真空度を考慮した成膜方法が開示されている。
Incidentally,
図6は、この特許文献1に開示の成膜方法を用いて得られた半導体積層構造Aを示している。
FIG. 6 shows a semiconductor multilayer structure A obtained by using the film forming method disclosed in
この積層構造Aは、サファイアなどからなる基板9と、その上に形成されたAlNバッファ層8と、該バッファ層8上に形成されたn型GaN層7と、その上に積層されたGeなどをドープしたn型GaN層6と、該n型GaN層6上に形成したクラッド層5と、該クラッド層5上に障壁層3と井戸層4とを交互に積層形成してなる多重量子井戸層20と、その上に積層された拡散防止層2と、該拡散防止層2上に形成したIII族窒化物としてのP型半導体層1とを有している。
The stacked structure A includes a
そして、この特許文献1に開示の成膜方法では、AlNバッファ層8をスパッタ装置により成膜する際、該スパッタ装置における到達真空度を1E−3Pa〜6E−6Paの範囲にしている。
In the film forming method disclosed in
この特許文献1には、上記方法で成長を行ったアンドープGaN層7のX線ロッキングカーブ(XRC)測定を行った結果が示されている。
This
この測定には、Cuβ線X線発生源を光源として用いており、図7は、転位密度(ツイスト)の指標となる(10−10)面のXRCスペクトル半値幅のスパッタ圧力依存性を示している。 For this measurement, a Cu β-ray X-ray generation source was used as the light source, and FIG. 7 shows the dependency of the XRC spectrum half-value width of the (10-10) plane serving as an index of dislocation density (twist) on the sputtering pressure. Yes.
図7に示すように、スパッタ成膜時のチャンバの到達真空度を低下させてゆくと、GaN(10−10)XRCピークの半値幅が成膜時の到達真空度により変化する。 As shown in FIG. 7, when the ultimate vacuum of the chamber at the time of sputter deposition is lowered, the half-width of the GaN (10-10) XRC peak changes depending on the ultimate vacuum at the time of deposition.
つまり、到達真空度1.0×10−3Paでは、半値幅が0.53であるが、到達真空度5.0×10−4Paでは、半値幅が0.45となり、到達真空度1.0×10−4Paでは、半値幅が0.40度となり、到達真空度3.5×10−5Paでは、半値幅が0.28度となり、到達真空度2.0×10−5Paでは、半値幅が0.30度となり、さらに、到達真空度6.0×10−6Paでは、半値幅が0.25度となる。従って、この図7からは、到達真空度が向上するに連れて、結晶性が段階的に向上していることが分かる。 That is, when the ultimate vacuum is 1.0 × 10 −3 Pa, the full width at half maximum is 0.53. However, when the ultimate vacuum is 5.0 × 10 −4 Pa, the full width at half maximum is 0.45, and the ultimate vacuum is 1.0. At x10-4 Pa, the full width at half maximum is 0.40 degrees, when the ultimate vacuum is 3.5 x 10-5 Pa, the full width at half maximum is 0.28 degrees, and at the ultimate vacuum of 2.0 x 10-5 Pa, the half width is Is 0.30 degree, and further, when the ultimate vacuum is 6.0 × 10 −6 Pa, the full width at half maximum is 0.25 degree. Therefore, it can be seen from FIG. 7 that the crystallinity is improved stepwise as the ultimate vacuum is improved.
しかしながら、上記従来の成膜方法では、成膜チャンバーの到達真空度を高く保ったとしても、サファイア基板が高温状態で、3E−5Pa程度の真空状態に曝されると、AlN膜の膜質が劣化し、良質のGaN膜をエピ成長させることができないという問題がある。 However, in the conventional film formation method, even if the ultimate vacuum in the film formation chamber is kept high, the quality of the AlN film deteriorates when the sapphire substrate is exposed to a vacuum state of about 3E-5 Pa at a high temperature. However, there is a problem that a high-quality GaN film cannot be epitaxially grown.
本発明は、上記のような問題点を解決するためになされたものであり、不純物含有量の少ないAlN膜上にGaN膜をエピタキシャル成長させることでき、歩留まりの向上を図ることのできる半導体発光素子、半導体層の形成方法、半導体発光素子の製造方法および電気機器を得ることを目的とする。 The present invention has been made in order to solve the above-described problems. A semiconductor light emitting device capable of epitaxially growing a GaN film on an AlN film having a small impurity content and improving yield. It is an object to obtain a method for forming a semiconductor layer, a method for manufacturing a semiconductor light emitting element, and an electrical device.
本発明に係る半導体発光素子は、絶縁性基板上に形成されたIII−V族化合物半導体層を有する半導体発光素子であって、該絶縁性基板上にバッファ層として形成されたAlN膜を備え、該AlN膜は、炭素の含有濃度が0.2at%以下になり、かつ塩素の含有濃度が0.01at%以下になるよう形成したものであり、そのことにより上記目的が達成される。 A semiconductor light emitting device according to the present invention is a semiconductor light emitting device having a III-V group compound semiconductor layer formed on an insulating substrate, comprising an AlN film formed as a buffer layer on the insulating substrate, The AlN film is formed so that the carbon concentration is 0.2 at% or less and the chlorine content is 0.01 at% or less, thereby achieving the above object.
本発明は、上記半導体発光素子において、請求項1に記載の半導体発光素子において、前記絶縁性基板はサファイア基板であり、前記III−V族化合物半導体層は、GaN層であることが好ましい。
The present invention provides the semiconductor light emitting device according to
本発明は、上記半導体発光素子において、前記GaN層は、ノンドープGaN層であることが好ましい。 According to the present invention, in the semiconductor light emitting device, the GaN layer is preferably a non-doped GaN layer.
本発明は、上記半導体発光素子において、前記ノンドープGaN層上に形成され、第1導電型GaN層上に第2導電型GaN層を、該両GaN層の間に発光領域となる多重量子井戸層が位置するよう積層してなる積層構造を備えることが好ましい。 The present invention provides the semiconductor light-emitting device, wherein the second conductivity type GaN layer is formed on the non-doped GaN layer, the second conductivity type GaN layer is formed on the first conductivity type GaN layer, and the multiple quantum well layer is a light emitting region between the two GaN layers. It is preferable to have a laminated structure formed by laminating so as to be positioned.
本発明は、上記半導体発光素子において、該多重量子井戸層は、バリア層としてのGaN層と、井戸層としてのInGaN層とを交互に積層してなる構造を有することが好ましい。 In the semiconductor light emitting device according to the present invention, it is preferable that the multiple quantum well layer has a structure in which a GaN layer as a barrier layer and an InGaN layer as a well layer are alternately stacked.
本発明は、上記半導体発光素子において、該第2導電型GaN層上には導電性を有する透明膜が全面に形成されていることが好ましい。 In the semiconductor light emitting device according to the present invention, it is preferable that a transparent film having conductivity is formed on the entire surface of the second conductivity type GaN layer.
本発明は、上記半導体発光素子において、前記透明膜は、インジウム錫酸化物からなるITO膜であることが好ましい。 In the semiconductor light emitting device according to the present invention, the transparent film is preferably an ITO film made of indium tin oxide.
本発明は、上記半導体発光素子において、前記ITO膜上には、上部電極が配置され、前記第1導電型GaN層の、前記ITO膜、前記第2導電型GaN層、及び前記多重量子井戸層を除去した露出部分には、下部電極が形成されていることが好ましい。 According to the present invention, in the semiconductor light emitting device, an upper electrode is disposed on the ITO film, and the ITO film, the second conductivity type GaN layer, and the multiple quantum well layer of the first conductivity type GaN layer. It is preferable that a lower electrode is formed on the exposed portion from which is removed.
本発明は、上記半導体発光素子において、前記上部電極及び前記下部電極は、Cr層上にAu層を形成してなる積層構造、Ni層上にAu層を積層してなる積層構造、あるいはNi層上にPt層を介してAu層を形成してなる積層構造を有することが好ましい。 According to the present invention, in the above semiconductor light emitting device, the upper electrode and the lower electrode are each a laminated structure in which an Au layer is formed on a Cr layer, a laminated structure in which an Au layer is laminated on an Ni layer, or an Ni layer It is preferable to have a laminated structure in which an Au layer is formed on a Pt layer.
本発明に係る半導体層の形成方法は、絶縁性基板上にIII−V族半導体層を形成する半導体層の形成方法であって、該絶縁膜基板上にAlN膜を形成する工程と、該AlN膜上にIII−V族半導体層を形成する工程とを含み、該AlN膜を形成する工程は、該絶縁性基板に対する加熱処理を、該絶縁性基板の表面に含まれる不純物成分が蒸発するよう高真空状態で行う工程と、該加熱処理を施した絶縁性基板上にAlN膜の材料であるAlNを堆積する工程とを含むものであり、そのことにより上記目的が達成される。 A method for forming a semiconductor layer according to the present invention is a method for forming a III-V semiconductor layer on an insulating substrate, the step of forming an AlN film on the insulating substrate, and the AlN Forming a group III-V semiconductor layer on the film, and the step of forming the AlN film includes subjecting the heat treatment to the insulating substrate to evaporate impurity components contained on the surface of the insulating substrate. The method includes a step of performing in a high vacuum state and a step of depositing AlN, which is a material of the AlN film, on the insulating substrate that has been subjected to the heat treatment, whereby the above object is achieved.
本発明は、上記半導体層の形成方法において、前記絶縁性基板は、サファイア基板であり、前記III−V族半導体層は、GaN層であることが好ましい。 In the method for forming a semiconductor layer according to the present invention, it is preferable that the insulating substrate is a sapphire substrate, and the III-V group semiconductor layer is a GaN layer.
本発明は、上記半導体層の形成方法において、前記加熱処理における高真空状態は3E−5Pa以下の真空状態であることが好ましい。 In the method for forming a semiconductor layer according to the present invention, the high vacuum state in the heat treatment is preferably a vacuum state of 3E-5 Pa or less.
本発明は、上記半導体層の形成方法において、前記加熱処理における高真空状態は1.5E−5Pa以下の真空状態であることが好ましい。 In the method for forming a semiconductor layer according to the present invention, the high vacuum state in the heat treatment is preferably a vacuum state of 1.5E-5 Pa or less.
本発明は、上記半導体層の形成方法において、前記絶縁性基板に対する加熱処理は、470℃で行うことが好ましい。 In the method for forming a semiconductor layer according to the present invention, the heat treatment for the insulating substrate is preferably performed at 470 ° C.
本発明に係る半導体発光素子の製造方法は、III−V族化合物半導体を用いて半導体発光素子を製造する方法であって、絶縁性基板上にIII−V族化合物半導体層を形成する工程と、該III−V族化合物半導体層上に、該半導体発光素子を構成する素子構造を形成する工程とを含み、該III−V族化合物半導体層を形成する工程は、該絶縁性基板に対する加熱処理を、該絶縁性基板の表面に含まれる不純物成分が蒸発するよう高真空状態で行う工程と、該加熱処理を施した絶縁性基板上にAlN膜の材料であるAlNを堆積する工程と、該AlN膜上にIII−V族化合物半導体層を形成する工程とを含むものであり、そのことにより上記目的が達成される。 A method of manufacturing a semiconductor light emitting device according to the present invention is a method of manufacturing a semiconductor light emitting device using a group III-V compound semiconductor, the step of forming a group III-V compound semiconductor layer on an insulating substrate, Forming a device structure constituting the semiconductor light emitting device on the group III-V compound semiconductor layer, and forming the group III-V compound semiconductor layer includes performing a heat treatment on the insulating substrate. Performing in a high vacuum state so that impurity components contained on the surface of the insulating substrate are evaporated, depositing AlN as a material of the AlN film on the insulating substrate subjected to the heat treatment, and the AlN Forming a group III-V compound semiconductor layer on the film, thereby achieving the above object.
本発明は、上記半導体発光素子の製造方法において、前記絶縁性基板に対する加熱処理時の高真空状態は3E−5Pa以下の真空状態であることが好ましい。 According to the present invention, in the method for manufacturing a semiconductor light emitting device, the high vacuum state during the heat treatment on the insulating substrate is preferably a vacuum state of 3E-5 Pa or less.
本発明は、上記半導体発光素子の製造方法において、前記素子構造を形成する工程は、前記III−V族化合物半導体層上に、第1導電型III−V族半導体層、多重量子井戸層、及び第2導電型III−V族半導体層を順次積層して、該多重量子井戸層を発光領域とする半導体積層構造を形成する工程と、該第2導電型III−V族半導体層上に導電性の透明膜を形成する工程と、該導電性の透明膜上に上部電極を形成する工程と、該透明膜、該第2導電型III−V族半導体層、および多重量子井戸層を選択的に除去して露出した、該第1導電型III−V族半導体層上に下部電極を形成する工程とを含むことが好ましい。 According to the present invention, in the method for manufacturing a semiconductor light emitting device, the step of forming the device structure includes a first conductivity type III-V group semiconductor layer, a multiple quantum well layer, and a III-V group compound semiconductor layer, A step of sequentially laminating a second conductivity type III-V group semiconductor layer to form a semiconductor multilayer structure having the multiple quantum well layer as a light emitting region; and a conductive property on the second conductivity type III-V group semiconductor layer. Forming a transparent film, a step of forming an upper electrode on the conductive transparent film, a second conductive type III-V group semiconductor layer, and a multiple quantum well layer And forming a lower electrode on the first conductivity type III-V group semiconductor layer exposed by removal.
本発明は、上記半導体発光素子の製造方法において、前記第1導電型III−V族半導体層は、n型GaN層であり、前記第2導電型III−V族半導体層は、p型GaN層であり、前記多重量子井戸層は、バリア層としてのGaN層と、井戸層としてのInGaN層とを交互に積層して形成されており、前記上部電極及び前記下部電極は、Cr層上にAu層を形成してなる積層構造、Ni層上にAu層を積層してなる積層構造、あるいはNi層上にPt層を介してAu層を形成してなる積層構造を有することが好ましい。 The present invention provides the method for manufacturing a semiconductor light emitting device, wherein the first conductivity type III-V group semiconductor layer is an n-type GaN layer, and the second conductivity type III-V group semiconductor layer is a p-type GaN layer. The multiple quantum well layer is formed by alternately laminating a GaN layer as a barrier layer and an InGaN layer as a well layer, and the upper electrode and the lower electrode are Au layers on a Cr layer. It is preferable to have a laminated structure in which layers are formed, a laminated structure in which an Au layer is laminated on a Ni layer, or a laminated structure in which an Au layer is formed on a Ni layer via a Pt layer.
本発明に係る電気機器は、光源を備えた電気機器であって、該光源は、上述した本発明に係る半導体発光素子を含むものであり、そのことにより上記目的が達成される。 The electrical device according to the present invention is an electrical device including a light source, and the light source includes the above-described semiconductor light emitting element according to the present invention, thereby achieving the above-described object.
次に作用について説明する。 Next, the operation will be described.
本発明においては、絶縁性基板上に形成するAlN膜を、炭素濃度が0.2at%以下になり、かつ塩素濃度が0.01at%以下になるよう形成しているので、該AlN膜上に形成されるIII−V族化合物半導体層に及ぶ、AlN膜に含まれる不純物による結晶性の劣化の影響を低減することができる。 In the present invention, since the AlN film formed on the insulating substrate is formed so that the carbon concentration is 0.2 at% or less and the chlorine concentration is 0.01 at% or less, the AlN film is formed on the AlN film. It is possible to reduce the influence of the deterioration of crystallinity due to impurities contained in the AlN film over the III-V group compound semiconductor layer to be formed.
本発明においては、絶縁性基板上にAlN膜を形成する前に絶縁性基板の昇温時の真空度を高く保つことにより、絶縁性基板の表面に残留する不純物が低減し、該絶縁性基板が受けるダメージが低減されることとなる。この結果、絶縁性基板上には、GaN等III−V族化合物半導体層を形成するための下地として、低不純物濃度の良質なAlN膜が形成されることとなり、絶縁性基板上には結晶性のより高いGaN膜をエピタキシャル成長させることが可能となる。 In the present invention, before the AlN film is formed on the insulating substrate, by maintaining a high degree of vacuum when the insulating substrate is heated, impurities remaining on the surface of the insulating substrate are reduced, and the insulating substrate is reduced. The damage received will be reduced. As a result, a high-quality AlN film with a low impurity concentration is formed on the insulating substrate as a base for forming a III-V group compound semiconductor layer such as GaN. Crystallinity is formed on the insulating substrate. It is possible to epitaxially grow a higher GaN film.
以上のように、本発明によれば、成膜温度に昇温させる際の真空度を、高い真空度、例えば、2E−5Pa以下、好ましくは1.5E−5Pa以下に保つことにより、不純物含有量の少ないAlN膜を形成することができる。このように不純物含有量の少ないAlN膜上にGaN膜をエピタキシャル成長させることで、高歩留りでLED等のIII−V族化合物半導体デバイスを生産することができる。 As described above, according to the present invention, the degree of vacuum when raising the temperature to the film formation temperature is maintained at a high degree of vacuum, for example, 2E-5 Pa or less, preferably 1.5E-5 Pa or less. A small amount of AlN film can be formed. Thus, by epitaxially growing a GaN film on an AlN film having a small impurity content, a III-V group compound semiconductor device such as an LED can be produced with a high yield.
以下、本発明の実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(実施形態1)
図1は本発明の実施形態1による半導体発光素子を説明する図であり、この半導体発光素子の断面構造を示している。
(Embodiment 1)
FIG. 1 is a diagram for explaining a semiconductor light emitting device according to
この実施形態1の半導体発光素子10は、サファイア基板(絶縁性基板)11と、該サファイア基板11上に格子不整合を緩和するバッファ層として形成されたAlN膜12と、該AlN膜12上に形成されたノンドープGaN層13とを有している。
The semiconductor
ここで、このAlN膜12は、炭素の含有濃度が0.2at%以下になり、さらに、塩素の含有濃度が0.01at%以下になるよう形成されている。
Here, the
この半導体発光素子10は、該ノンドープGaN層13上に形成された積層構造を有し、この積層構造は、n型GaN層14上にp型GaN層16を、該両GaN層の間に発光領域となる多重量子井戸層15が介在するよう積層してなる構造となっている。
The semiconductor
この多重量子井戸層15は、バリア層としてのGaN層15aと、井戸層としてのInGaN層15bとを交互に積層してなる構造を有している。ここで、p型GaN層16上には導電性を有する透明膜(透明導電膜)17が全面に形成されている。この透明導電膜には、インジウム錫酸化物からなるITO膜が用いられている。この透明導電膜17は、その上に形成される電極からの電流密度がp型GaN層16の面内で均一になるようにする働きがある。
The multiple
また、前記ITO膜17上には、上部電極18bが配置されており、n型GaN層14の、ITO膜17、p型GaN層16、及び多重量子井戸層15を除去した露出部分には、下部電極18aが形成されている。これら上部電極18b及び下部電極18aは、Ni層上にPt層を介してAu層を形成してなる積層構造を有している。ただし、これらの電極の構造は、Cr層上にAu層を形成してなる積層構造、あるいはNi層上にAu層を積層してなる積層構造でもよい。
An
次に、本実施形態1による半導体発光素子の製造方法について説明する。
Next, a method for manufacturing the semiconductor light emitting device according to
まず、サファイア基板11上にスパッタ処理によりAlN膜12をバッファ層として300オングストローム程度の厚さに形成する。
First, an
次に、MOCVD処理により該AlN膜12にノンドープGaN層13を6〜7μm程度の厚さに形成する。その後、このノンドープGaN層13上にn型GaN層14、発光層としての多重量子井戸層15、およびp型GaN層をエピタキシャル成長により順次形成し、その後、該p型GaN層16上にITO膜17を形成する。ここで、多重量子井戸層15は、バリア層としてのGaN層15aと、井戸層としてのInGaN層15bとを交互に積層して形成される。
Next, a
その後、該ITO膜17に上部電極18bを形成するとともに、該ITO膜17、該p型GaN層16、および多重量子井戸層15を選択的に除去して露出した、上記n型GaN層上に下部電極18aを形成する。
Thereafter, an
以下、上記AlN膜を成長させるスパッタ処理について詳しく説明する。 Hereinafter, the sputtering process for growing the AlN film will be described in detail.
まず、このスパッタ装置について説明する。 First, this sputtering apparatus will be described.
図2は、このスパッタ処理に用いるスパッタ装置の構成を概略的に示す模式図である。 FIG. 2 is a schematic diagram schematically showing a configuration of a sputtering apparatus used for the sputtering process.
このスパッタ装置100は、スパッタ処理を行うためのチャンバ100aと、該チャンバ100a内に設けられ、ウエハWfを載置するためのウエハステージ101と、該ウエハステージ101上方に配置され、成膜に用いる固体材料(ターゲット)102と、該固体材料102に陰極が接続され、陽極が設置された電源103とを有している。ここで、ウエハステージ101には、ウエハを加熱するためのヒータ101aなどの加熱手段が内蔵されており、また該ウエハステージ101の電位はフローティング状態となっている。また、上記チャンバ100aの底面部には真空排気を行うためのガス排気口105が設けられており、また、該チャンバ100aの側面部には、成膜の原料ガス(N2ガス)を供給するガス供給口104a及び不活性ガス(Arガス)を供給するガス供給口104bが設けられている。
The
次に、サファイア基板上にAlN膜を形成するプロセスについて説明する。 Next, a process for forming an AlN film on a sapphire substrate will be described.
図3は、サファイア基板上にAlN膜を形成するプロセスを工程順(図(a)〜図(c))に説明する断面図である。図4は、サファイア基板上にAlN膜を形成するプロセスにおける処理の手順を説明する図である。 FIG. 3 is a cross-sectional view illustrating a process of forming an AlN film on a sapphire substrate in order of steps (FIGS. (A) to (c)). FIG. 4 is a diagram illustrating a processing procedure in a process of forming an AlN film on a sapphire substrate.
まず、スパッタ装置のチャンバ100a内を真空排気により高真空状態にし(ステップS1)、この状態で、該チャンバ100a内にウエハWfを投入してウエハステージ101上に載置し(ステップS2)、該ウエハWfを加熱によりアニールする(ステップS3)。
First, the
このAlN膜の成膜前の到達真空度は、1.5E−5Pa以下の高真空状態であり、ウエハWfのアニールは470℃で行う。これにより、基板表面(ウエハ表面)の不純物成分が蒸発することとなる。 The ultimate vacuum before forming the AlN film is a high vacuum state of 1.5E-5 Pa or less, and the wafer Wf is annealed at 470 ° C. Thereby, impurity components on the substrate surface (wafer surface) are evaporated.
なお、実際のアニール処理では、真空度は一旦2E−5Paまで悪化した後、約10分で1.5E−5Paへ戻った。 In the actual annealing treatment, the degree of vacuum once deteriorated to 2E-5 Pa, and then returned to 1.5E-5 Pa in about 10 minutes.
続いて、原料ガスであるN2ガス、さらにスパッタのための不活性ガス(Arガス)をそれぞれガス供給口104a及び104bからチャンバ100a内に導入し(ステップS4)、電源103によりターゲット102に電圧を印加してチャンバ内でプラズマ放電を行い(ステップS5)、該サファイア基板11上にAlNを堆積してAlN膜12を形成する(図3(a)及び(b))。ここで、チャンバに導入する導入ガスはN2ガスのみとしてプラズマ放電を行なってもよい。
Subsequently, N 2 gas, which is a source gas, and an inert gas (Ar gas) for sputtering are introduced into the
その後、該AlN膜12を形成したサファイア基板11を、スパッタ装置からMOCVD装置に移して、該AlN膜12上にノンドープGaN層13を形成する(図3(c))。
Thereafter, the
次に本発明の作用効果について説明する。 Next, the function and effect of the present invention will be described.
このように、本実施形態1では、サファイア基板11上にAlN膜を成膜する前に、サファイア基板11を、到達真空度が2E−5Pa以下、好ましくは1.5E−5Pa以下の高真空状態で470℃でアニールして、基板表面の不純物成分を蒸発させた後に、該サファイア基板11上にAlN膜12を堆積するので、良質の青色LEDを形成することができる。
Thus, in the first embodiment, before forming the AlN film on the
また、このようにして形成したAlN膜は、0.2at%以下の炭素、0.01%以下の塩素を含んでおり、また、その上にノンドープGaN層14を介して形成された、n型GaN層14、多重量子井戸層15、及びp型GaN層16からなる積層構造を有する半導体発光素子10は、青色LEDとして良好な歩留りで形成することができることが確認されている。
The AlN film thus formed contains 0.2 at% or less of carbon and 0.01% or less of chlorine, and is formed on the n-
一方、比較例として、到達真空度が2E−5Paのチャンバーで同温度(470℃)に昇温した試料(サファイア基板)については、アニール処理により真空度が一旦4E−5Paまで悪化した後、約10分で3E−5Paへ戻ることが確認されている。 On the other hand, as a comparative example, for a sample (sapphire substrate) heated to the same temperature (470 ° C.) in a chamber having an ultimate vacuum of 2E-5 Pa, after the vacuum degree once deteriorated to 4E-5 Pa by annealing treatment, It has been confirmed that it returns to 3E-5 Pa in 10 minutes.
この後、1.5E−5Paの到達真空度を持つスパッタチャンバで成膜して得られたAlN膜では、0.5at%の炭素、0.03at%の塩素を含み、LED特性は、本実施形態1のAlN膜の成膜方法で得られたAlN膜を使用した場合に比べ、不良率が1.8倍と高くなることが確認されている。このことは、AlN膜の成膜前にサファイア基板の昇温を行う時の真空度が悪化すると、サファイア基板の表面に不純物が残留し、サファイア基板の上に形成されるAlN膜中に取り込まれ、膜質が劣化することを示している。
After that, the AlN film obtained by film formation in a sputtering chamber having an ultimate vacuum of 1.5E-5 Pa contains 0.5 at% carbon and 0.03 at% chlorine, and the LED characteristics are as follows. It has been confirmed that the defect rate is as high as 1.8 times compared to the case of using the AlN film obtained by the AlN film forming method of
このように本実施形態では、サファイア基板11上に形成するAlN膜12を、炭素濃度が0.2at%以下になり、かつ塩素濃度が0.01at%以下になるよう形成しているので、該AlN膜上に形成されるIII−V族化合物半導体層に及ぶ、AlN膜に含まれるこれらの不純物による結晶性の劣化の影響を低減することができる。
Thus, in the present embodiment, the
また、サファイア基板11上にAlN膜12を形成する前にサファイア基板12の昇温時の真空度を高く保つことにより、サファイア基板12の表面に残留する不純物が低減し、該サファイア基板12が受けるダメージが低減されることとなる。この結果、サファイア基板12上には、GaN層を形成するための下地として、低不純物濃度の良質なAlN膜が形成されることとなり、サファイア基板12上には結晶性のよりGaN膜13をエピタキシャル成長させることが可能となる。
Further, by maintaining a high degree of vacuum when the
なお、上記実施形態1では、特に説明しなかったが、上記実施形態1の半導体発光素子を光源として用いた照明装置などの電気機器について以下に簡単に説明する。
(実施形態2)
図5は、本発明の実施形態2として、実施形態1の半導体発光素子を光源として用いた照明装置を説明する図であり、半導体発光素子をモールド樹脂によりパッケージングしたランプの構造を示している。
Although not particularly described in the first embodiment, an electrical apparatus such as a lighting device using the semiconductor light emitting element of the first embodiment as a light source will be briefly described below.
(Embodiment 2)
FIG. 5 is a diagram illustrating a lighting device using the semiconductor light emitting element of
このランプ10aは、一対の電極を兼ねるフレーム部材F1及びF2を有しており、一方のフレーム部材F1上には、上述した実施形態1の半導体発光素子10が固着され、該半導体発光素子10の上部電極18bはボンディングワイヤW1により該一方のフレーム部材F1に接続され、また、半導体発光素子10の下部電極18aはボンディングワイヤW2により該他方のフレーム部材F2に接続されている。そして、上記フレーム部材及び半導体発光素子10の全体が樹脂Rmにより覆われてモールドパッケージが形成されている。
The
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。 As mentioned above, although this invention has been illustrated using preferable embodiment of this invention, this invention should not be limited and limited to this embodiment. It is understood that the scope of the present invention should be construed only by the claims. It is understood that those skilled in the art can implement an equivalent range based on the description of the present invention and the common general technical knowledge from the description of specific preferred embodiments of the present invention. It is understood that the patent documents cited in the present specification should be incorporated by reference into the present specification in the same manner as the content itself is specifically described in the present specification.
本発明は、半導体発光素子、半導体層の形成方法、半導体発光素子の製造方法および電気機器の分野において、特に結晶性の良好なIII−V族半導体結晶を絶縁性基板上にエピタキシャル成長させる技術に関するものであり、不純物含有量の少ないAlN膜上にGaN膜をエピタキシャル成長させることで、高歩留りでLED等のIII−V族化合物半導体デバイスを生産することができるものである。 The present invention relates to a technique for epitaxially growing a group III-V semiconductor crystal having good crystallinity on an insulating substrate, particularly in the fields of semiconductor light emitting devices, semiconductor layer forming methods, semiconductor light emitting device manufacturing methods, and electrical equipment. Thus, by epitaxially growing a GaN film on an AlN film having a low impurity content, a III-V group compound semiconductor device such as an LED can be produced with a high yield.
10 半導体発光素子
10a ランプ
11 サファイア基板(絶縁性基板)
12 AlN膜
13 ノンドープGaN層
14 n型GaN層
15 多重量子井戸層
15a GaN層(バリア層)
15b InGaN層(井戸層)
16 p型GaN層
17 透明膜(ITO膜)
18a 下部電極
18b 上部電極
100 スパッタ装置
100a チャンバ
101 ウエハステージ
101a ヒータ
102 固体材料(ターゲット)
103 電源
104a、104b ガス供給口
105 ガス排気口
F1、F2 フレーム部材
Rm モールド樹脂
W1、W2 ボンディングワイヤ
10 Semiconductor
12
15b InGaN layer (well layer)
16 p-
103
Claims (19)
該絶縁性基板上にバッファ層として形成されたAlN膜を備え、
該AlN膜は、炭素の含有濃度が0.2at%以下になり、かつ塩素の含有濃度が0.01at%以下になるよう形成したものである、半導体発光素子。 A semiconductor light emitting device having a III-V compound semiconductor layer formed on an insulating substrate,
An AlN film formed as a buffer layer on the insulating substrate;
The AlN film is a semiconductor light emitting device formed so that the carbon concentration is 0.2 at% or less and the chlorine content is 0.01 at% or less.
前記絶縁性基板はサファイア基板であり、
前記III−V族化合物半導体層は、GaN層である半導体発光素子。 The semiconductor light emitting device according to claim 1,
The insulating substrate is a sapphire substrate;
The III-V compound semiconductor layer is a GaN layer.
前記GaN層は、ノンドープGaN層である、半導体発光素子。 The semiconductor light emitting device according to claim 2,
The semiconductor light emitting device, wherein the GaN layer is a non-doped GaN layer.
前記ノンドープGaN層上に形成され、第1導電型GaN層上に第2導電型GaN層を、該両GaN層の間に発光領域となる多重量子井戸層が位置するよう積層してなる積層構造を備えた、半導体発光素子。 The semiconductor light-emitting device according to claim 3.
A laminated structure formed on the non-doped GaN layer, wherein a second conductivity type GaN layer is laminated on the first conductivity type GaN layer so that a multiple quantum well layer serving as a light emitting region is located between the two GaN layers. A semiconductor light emitting device comprising:
該多重量子井戸層は、バリア層としてのGaN層と、井戸層としてのInGaN層とを交互に積層してなる構造を有する、半導体発光素子。 The semiconductor light emitting device according to claim 4,
The multiple quantum well layer is a semiconductor light emitting device having a structure in which a GaN layer as a barrier layer and an InGaN layer as a well layer are alternately stacked.
該第2導電型GaN層上には導電性を有する透明膜が全面に形成されている、半導体発光素子。 The semiconductor light emitting device according to claim 5, wherein
A semiconductor light emitting device, wherein a transparent film having conductivity is formed on the entire surface of the second conductivity type GaN layer.
前記透明膜は、インジウム錫酸化物からなるITO膜である、半導体発光素子。 The semiconductor light emitting device according to claim 6,
The transparent film is a semiconductor light emitting element, which is an ITO film made of indium tin oxide.
前記ITO膜上には、上部電極が配置され、
前記第1導電型GaN層の、前記ITO膜、前記第2導電型GaN層、及び前記多重量子井戸層を除去した露出部分には、下部電極が形成されている、半導体発光素子。 The semiconductor light emitting device according to claim 7,
An upper electrode is disposed on the ITO film,
A semiconductor light emitting device, wherein a lower electrode is formed on an exposed portion of the first conductivity type GaN layer from which the ITO film, the second conductivity type GaN layer, and the multiple quantum well layer are removed.
前記上部電極及び前記下部電極は、Cr層上にAu層を形成してなる積層構造、Ni層上にAu層を積層してなる積層構造、あるいはNi層上にPt層を介してAu層を形成してなる積層構造を有する、半導体発光素子。 The semiconductor light emitting device according to claim 8,
The upper electrode and the lower electrode have a stacked structure in which an Au layer is formed on a Cr layer, a stacked structure in which an Au layer is stacked on a Ni layer, or an Au layer formed on a Ni layer via a Pt layer. A semiconductor light emitting device having a laminated structure formed.
該絶縁膜基板上にAlN膜を形成する工程と、
該AlN膜上にIII−V族半導体層を形成する工程とを含み、
該AlN膜を形成する工程は、
該絶縁性基板に対する加熱処理を、該絶縁性基板の表面に含まれる不純物成分が蒸発するよう高真空状態で行う工程と、
該加熱処理を施した絶縁性基板上にAlN膜の材料であるAlNを堆積する工程とを含む、半導体層の形成方法。 A method for forming a semiconductor layer for forming a group III-V semiconductor layer on an insulating substrate, comprising:
Forming an AlN film on the insulating film substrate;
Forming a group III-V semiconductor layer on the AlN film,
The step of forming the AlN film includes
Performing a heat treatment on the insulating substrate in a high vacuum state so that impurity components contained on the surface of the insulating substrate are evaporated; and
Depositing AlN, which is a material of the AlN film, on the insulating substrate subjected to the heat treatment.
前記絶縁性基板は、サファイア基板であり、
前記III−V族半導体層は、GaN層である、半導体層の形成方法。 In the formation method of the semiconductor layer according to claim 10,
The insulating substrate is a sapphire substrate;
The method for forming a semiconductor layer, wherein the III-V semiconductor layer is a GaN layer.
前記加熱処理における高真空状態は2E−5Pa以下の真空状態である、半導体層の形成方法。 In the formation method of the semiconductor layer according to claim 11,
The method for forming a semiconductor layer, wherein the high vacuum state in the heat treatment is a vacuum state of 2E-5 Pa or less.
前記加熱処理における高真空状態は1.5E−5Pa以下の真空状態である、半導体層の形成方法。 The method of forming a semiconductor layer according to claim 12,
The method for forming a semiconductor layer, wherein the high vacuum state in the heat treatment is a vacuum state of 1.5E-5 Pa or less.
前記絶縁性基板に対する加熱処理は、470℃で行う、半導体層の形成方法。 The method of forming a semiconductor layer according to claim 12,
The method for forming a semiconductor layer, wherein the heat treatment for the insulating substrate is performed at 470 ° C.
絶縁性基板上にIII−V族化合物半導体層を形成する工程と、
該III−V族化合物半導体層上に、該半導体発光素子を構成する素子構造を形成する工程とを含み、
該III−V族化合物半導体層を形成する工程は、
該絶縁性基板に対する加熱処理を、該絶縁性基板の表面に含まれる不純物成分が蒸発するよう高真空状態で行う工程と、
該加熱処理を施した絶縁性基板上にAlN膜の材料であるAlNを堆積する工程と、
該AlN膜上にIII−V族化合物半導体層を形成する工程とを含む、半導体発光素子の製造方法。 A method of manufacturing a semiconductor light emitting device using a III-V compound semiconductor,
Forming a group III-V compound semiconductor layer on an insulating substrate;
Forming a device structure constituting the semiconductor light emitting device on the III-V compound semiconductor layer,
The step of forming the III-V compound semiconductor layer includes:
Performing a heat treatment on the insulating substrate in a high vacuum state so that impurity components contained on the surface of the insulating substrate are evaporated; and
Depositing AlN as the material of the AlN film on the heat-treated insulating substrate;
Forming a group III-V compound semiconductor layer on the AlN film.
前記絶縁性基板に対する加熱処理時の高真空状態は3E−5Pa以下の真空状態である、半導体発光素子の製造方法。 In the manufacturing method of the semiconductor light-emitting device according to claim 15,
A method for manufacturing a semiconductor light emitting device, wherein the high vacuum state during the heat treatment on the insulating substrate is a vacuum state of 3E-5 Pa or less.
前記素子構造を形成する工程は、
前記III−V族化合物半導体層上に、第1導電型III−V族半導体層、多重量子井戸層、及び第2導電型III−V族半導体層を順次積層して、該多重量子井戸層を発光領域とする半導体積層構造を形成する工程と、
該第2導電型III−V族半導体層上に導電性の透明膜を形成する工程と、
該導電性の透明膜上に上部電極を形成する工程と、
該透明膜、該第2導電型III−V族半導体層、および多重量子井戸層を選択的に除去して露出した、該第1導電型III−V族半導体層上に下部電極を形成する工程とを含む、半導体発光素子の製造方法。 In the manufacturing method of the semiconductor light emitting element according to claim 16,
The step of forming the element structure includes:
A first conductivity type III-V group semiconductor layer, a multiple quantum well layer, and a second conductivity type III-V group semiconductor layer are sequentially stacked on the III-V group compound semiconductor layer, and the multiple quantum well layer is formed. Forming a semiconductor multilayer structure as a light emitting region;
Forming a conductive transparent film on the second conductivity type III-V group semiconductor layer;
Forming an upper electrode on the conductive transparent film;
Forming a lower electrode on the first conductive type III-V semiconductor layer exposed by selectively removing the transparent film, the second conductive type III-V semiconductor layer, and the multiple quantum well layer The manufacturing method of a semiconductor light-emitting device containing these.
前記第1導電型III−V族半導体層は、n型GaN層であり、
前記第2導電型III−V族半導体層は、p型GaN層であり、
前記多重量子井戸層は、バリア層としてのGaN層と、井戸層としてのInGaN層とを交互に積層して形成されており、
前記上部電極及び前記下部電極は、Cr層上にAu層を形成してなる積層構造、Ni層上にAu層を積層してなる積層構造、あるいはNi層上にPt層を介してAu層を形成してなる積層構造を有する、半導体発光素子の製造方法。 In the manufacturing method of the semiconductor light-emitting device according to claim 17,
The first conductivity type III-V group semiconductor layer is an n-type GaN layer,
The second conductivity type III-V group semiconductor layer is a p-type GaN layer,
The multiple quantum well layer is formed by alternately laminating a GaN layer as a barrier layer and an InGaN layer as a well layer,
The upper electrode and the lower electrode have a stacked structure in which an Au layer is formed on a Cr layer, a stacked structure in which an Au layer is stacked on a Ni layer, or an Au layer formed on a Ni layer via a Pt layer. A method for manufacturing a semiconductor light-emitting element having a laminated structure formed.
該光源は、請求項1ないし請求項9のいずれか1項に記載の半導体発光素子を含む電気機器。 An electrical device with a light source,
10. The electrical device including the semiconductor light emitting element according to claim 1.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103413871A (en) * | 2013-08-13 | 2013-11-27 | 湘能华磊光电股份有限公司 | LED epitaxial growth method and LED chip obtained through same |
CN103413872A (en) * | 2013-08-13 | 2013-11-27 | 湘能华磊光电股份有限公司 | LED epitaxial growth method and LED chip obtained through same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005268495A (en) * | 2004-03-18 | 2005-09-29 | National Institute Of Information & Communication Technology | Method of crystal growth of indium aluminum nitride semiconductor |
JP2009283785A (en) * | 2008-05-23 | 2009-12-03 | Showa Denko Kk | Group iii nitride semiconductor laminate structure and manufacturing method thereof |
JP2010010444A (en) * | 2008-06-27 | 2010-01-14 | Showa Denko Kk | Semiconductor light emitting element, lamp and method of manufacturing semiconductor light emitting element |
-
2010
- 2010-12-21 JP JP2010285203A patent/JP2012134328A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005268495A (en) * | 2004-03-18 | 2005-09-29 | National Institute Of Information & Communication Technology | Method of crystal growth of indium aluminum nitride semiconductor |
JP2009283785A (en) * | 2008-05-23 | 2009-12-03 | Showa Denko Kk | Group iii nitride semiconductor laminate structure and manufacturing method thereof |
JP2010010444A (en) * | 2008-06-27 | 2010-01-14 | Showa Denko Kk | Semiconductor light emitting element, lamp and method of manufacturing semiconductor light emitting element |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103413871A (en) * | 2013-08-13 | 2013-11-27 | 湘能华磊光电股份有限公司 | LED epitaxial growth method and LED chip obtained through same |
CN103413872A (en) * | 2013-08-13 | 2013-11-27 | 湘能华磊光电股份有限公司 | LED epitaxial growth method and LED chip obtained through same |
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