JP2012128805A - グラフィックスプロセッサ - Google Patents
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Abstract
【解決手段】グラフィックスプロセッサは、複数の画素データそれぞれの処理を並列して行う複数のプロセッサコアと、複数のプロセッサコアにより共有されるレジスタと、レジスタを制御するレジスタ制御部と、画素データを保持する画素保持メモリとを備える。レジスタは、画素毎に、画素データと前記画素データに対応する画素座標データとを保持する。レジスタ制御部は、画素座標データを検索キーにレジスタを検索する検索部を含む。
【選択図】図1
Description
そこで、このプログラマブルなグラフィックスプロセッサを、通常のコンピューターグラフィックス処理だけでなく、車載カメラから入力されるビデオ画像に対する画像処理にも流用することにより、部品コストを削減したいという要求が高まっている。
この結果、外部グラフィックスメモリに対する冗長なデータ入出力が大量に発生し、演算可能な状態にデータが整うまで各プロセッサコアがストールするため、上記のようにして処理が行われる状況は、性能を低下させる要因になっていた。
[実施例1]
本発明の実施例1に係るグラフィックスプロセッサは、プログラマブルなプロセッサであって、車載カメラから入力されるビデオ画像に対してフィルタ処理等の高度な画像処理を行う。
図1に示したように、本実施例に係るグラフィックスプロセッサは、グラフィックスLSI100と、グラフィックスメモリ200とを含む。 グラフィックスメモリ200は、図示しない車載カメラから入力されるビデオ画像のデータを記憶する。なお、本実施例に係るグラフィックスプロセッサでは、このビデオ画像のデータをテクスチャ画像のデータ(テクスチャデータ)として取り扱う。
図2に示したように、テクスチャ読み出し命令301は、テクセルデータ(テクスチャ画素データ)を読み出す命令であることを表すデータ302と、そのテクセルデータのS座標を表すデータ303と、そのテクセルデータのT座標を表すデータ304とを含む。なお、S座標及びT座標は、一般的な二次元平面表現におけるX座標及びY座標に相当する、テクスチャ画像空間の座標を示すものである。本例では、S座標及びT座標の各々が32ビット浮動少数点フォーマットのデータにより表現される。命令検出機構121は、このようなテクスチャ読み出し命令301を検出すると、このテクスチャ読み出し命令301に含まれるS座標を表すデータ303とT座標を表すデータ304とを、テクスチャ画素座標データとして、共有レジスタ制御機構150へ出力する。
図4に示したように、データフィールド141のビットフィールド142に保持されるテクスチャ画素データは、RGBA(Red, Green, Blue, Alpha)各色8ビットのカラーフォーマットのデータ構造を有する。また、データフィールド141のビットフィールド143に保持されるテクスチャ画素座標データは、S座標及びT座標のデータであり、上述のとおり、各々が32ビット浮動少数点フォーマットのデータ構造を有する。
図5に示したように、本フローチャートは、ステップ1乃至5の5つのステップに大別される。
まず、グラフィックスLSI100の命令発行ユニット110へのバイナリ命令のストリーム入力を開始する(S101)。なお、ストリームとして入力されるバイナリ命令は、予め、コンパイラがシェーダープログラム等の描画プログラムをコンパイルすることによって得られたものである。そのストリーム入力が開始すると、命令発行ユニット110は、ストリームとして入力されるバイナリ命令を、複数のプロセッサコア120に分配して出力する(S102)。
プロセッサコア120−1の命令検出機構121は、命令発行ユニット110から入力されるバイナリ命令がテクスチャ読み出し命令であるか否かを検出する(S103)。ここで、その判定結果がYesの場合には、S104(ステップ3)へ進む。一方、その判定結果がNoの場合には、図示はしないが、プロセッサコア120−1が、通常の手順で、そのバイナリ命令に応じた演算を行う。
命令検出機構121は、テクスチャ読み出し命令を解読し、その命令に含まれるテクスチャ画素座標データを抽出し、それを共有レジスタ制御機構150へ出力する(S104)。
共有レジスタ制御機構150のテクスチャ座標検索機構151は、プロセッサコア120−1の命令検出機構121から入力されるテクスチャ画素座標データを一時的に保持すると共に、それを検索キーとして、共有レジスタ140を検索する。そして、そのテクスチャ画素座標データが共有レジスタ140に保持されているか否か、すなわち、そのテクスチャ画素座標データに対応するテクスチャ画素データが共有レジスタ140に存在するか否かを判定する(S105)。
S106の後、プロセッサコア120−1の命令変換機構122は、共有レジスタ制御機構150のテクスチャ座標検索機構151からテクスチャ存在信号が入力されると、S103で命令検出機構121が検出したテクスチャ読み出し命令を破棄する(S108)。これにより、テクスチャユニット130へのテクスチャ読み出し命令の発行がキャンセルされ、プロセッサコア120−1は、テクスチャ読み出し完了状態に遷移する。また、プロセッサコア120−1の演算ユニット123は、共有レジスタ制御機構150から入力されるテクスチャ画素データを用いて演算を実行する(S109)。例えば、図3を用いて説明したフィルタ処理に必要な演算の一部を実行する。
よって、メモリボトルネックによる性能低下を抑制することが可能となる。
まず、本実施例では、命令変換機構122にテクスチャ不在信号が入力されたときに、テクスチャユニット130へのテクスチャ読み出し命令の発行が行われていた。これを、例えば、命令変換機構122にテクスチャ不在信号が入力されるのを待たずに、投機的に、テクスチャユニット130へのテクスチャ読み出し命令の発行を行うようにすることも可能である。この場合には、各プロセッサコア120とテクスチャキャッシュ131を、例えば、次のように構成しておく。まず、テクスチャユニット130が処理可能な命令セットの中に、テクスチャ読み出しキャンセル命令を予め追加定義しておく。各プロセッサコア120においては、命令検出機構121がテクスチャ読み出し命令を検出すると、更に、命令変換機構122がテクスチャキャッシュ131へのテクスチャ読み出し命令を発行するようにする。また、命令変換機構122は、テクスチャ座標検索機構151からテクスチャ存在信号が入力されると、更に、テクスチャ読み出しキャンセル命令をテクスチャキャッシュ131へ出力するようにする。テクスチャキャッシュ131においては、更に、命令変換機構122からテクスチャ読み出しキャンセル命令が入力されると、テクスチャキャッシュ131又はグラフィックスメモリ200からの、テクスチャ読み出し命令に応じたテクスチャ画素データの読み出しをキャンセルするようにする。このような変形により、テクスチャ読み出し命令に応じたテクスチャ画素データが共有レジスタ140に保持されていない場合において、プロセッサコア120は、より早く、それを取得することができる。
本発明の実施例2に係るグラフィックスプロセッサも、実施例1に係るグラフィックスプロセッサと同様に、プログラマブルなプロセッサであって、車載カメラから入力されるビデオ画像に対してフィルタ処理等の高度な画像処理を行う。
図6に示したように、実施例2に係るグラフィックスプロセッサは、主に次の点が、実施例1に係るグラフィックスプロセッサと異なる。
フラグ処理機構153は、プロセッサコア120が共有レジスタ140に保持されているテクスチャ画素データの使用を開始するときや、その使用の終了を通知する使用終了信号がプロセッサコア120から入力されたときに、次のような動作を行う。すなわち、そのようなときには、対応する使用フラグデータが保持される、共有レジスタ140のデータフィールド141における対応するビットのフィールドに対し、対応するビットデータをフラグとして書き込む。また、フラグ処理機構153は、共有レジスタ140から読み出した使用フラグデータに応じて、書き込み先選択信号をペアリング機構152へ出力する。これに伴い、ペアリング機構152は、ペアリングされたテクスチャ画素データとテクスチャ画素座標データとを、フラグ処理機構153から入力される書き込み先選択信号に応じて、共有レジスタ140の対応するデータフィールド141へ書き込む。
図9に示したフローチャートにおいて、図5に示したフローチャートと異なる点は、ステップ4において、S106の後に新たにS201を行う点である。また、ステップ5において、図5に示したS112の替わりにS202乃至204を行う点である。さらに、新たにステップ6が追加され、新たにS205及びS206を行う点である。
図9に示したフローチャートにおいて、ステップ4では、S106の後に、新たに次のS201を行う。すなわち、S201では、フラグ処理機構153のビット拡張機構154が、共有レジスタ140の対応するデータフィールド141のビットフィールド144における対応するビットのフィールドに「1」のビットデータをフラグとして書き込む。ここで、共有レジスタ140の対応するデータフィールド141とは、テクスチャ座標検索機構151が検出したテクスチャ画素座標データを保持するデータフィールド141である。また、このときは、テクスチャ画素座標データを出力したプロセッサコアが、プロセッサコア120−1である。従って、データフィールド141のビットフィールド144における対応するビットのフィールドとは、プロセッサコア120−1に対応するビットのフィールドとなる。
S203では、ペアリング機構152が、ペアリングしたテクスチャ画素データとテクスチャ画素座標データとを、書き込みレジスタ選択機構156から入力される書き込み先選択信号に応じて、共有レジスタ140の対応するデータフィールド141へ書き込む。このようにしてペアリングしたデータが共有レジスタ140に書き込まれると、共有レジスタ制御機構150は、そのテクスチャ画素データを読み出す。そして、そのテクスチャ画素データに対応するテクスチャ画素座標データを出力したプロセッサコア120−1の演算ユニット123へ、読み出したテクスチャ画素データを出力する。
S205では、プロセッサコア120−1から使用終了信号が入力されると、ビット拡張機構154は、次のような動作を行う。すなわち、S109で実行された演算に使用されたテクスチャ画素データを保持する共有レジスタ140のデータフィールド141におけるビットフィールド144の対応するビットのフィールドに「0」のビットデータをフラグとして書き込む。ここで、使用終了信号は、S109で実行した演算を終了したプロセッサコア120−1がビット拡張機構154へ出力した信号である。また、ビットフィールド144の対応するビットのフィールドとは、使用終了信号を出力したプロセッサコア120−1に対応するビットのフィールドである。
まず、本実施例でも、実施例1と同様の変形が可能である。
また、本実施例では、使用フラグデータを保持するビットフィールド144が共有レジスタ140に設けられる構成であったが、これを、例えば、共有レジスタ制御機構150に設けるように構成することも可能である。
(付記1)
複数の画素データそれぞれの処理を並列して行う複数のプロセッサコアと、
前記複数のプロセッサコアにより共有されるレジスタと、
前記レジスタを制御するレジスタ制御部と、
前記画素データを保持する画素保持メモリと、
を備え、
前記レジスタは、画素毎に、画素データと前記画素データに対応する画素座標データとを保持し、
前記レジスタ制御部は、
画素座標データを検索キーに前記レジスタを検索する検索部、
を含む、
ことを特徴とするグラフィックスプロセッサ。
(付記2)
前記複数のプロセッサコアの各々は、
入力される命令の中から画素読み出し命令を検出する検出部、
を含み、
前記検出部は、前記画素読み出し命令を検出したときに、前記画素読み出し命令に含まれる画素座標データを前記検索部へ出力する、
ことを特徴とする付記1記載のグラフィックスプロセッサ。
(付記3)
前記検索部は、前記検出部から入力された画素座標データを検索キーに前記レジスタを検索した結果、
前記画素座標データを検索できたときには、前記画素座標データに対応する画素データが前記レジスタに保持されていることを示す存在信号を、前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力し、
前記画素座標データを検索できなかったときには、前記画素座標データに対応する画素データが前記レジスタに保持されていないことを示す不在信号を、前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力する、
ことを特徴とする付記2記載のグラフィックスプロセッサ。
(付記4)
前記検索部が前記画素座標データを前記レジスタから検索することができたときに、前記レジスタ制御部は、前記画素座標データに対応する画素データを前記レジスタから読み出して前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力する、
ことを特徴とする付記3記載のグラフィックスプロセッサ。
(付記5)
画素読み出し命令に応じて、前記画素保持メモリから画素データを読み出すメモリ制御部、
を更に備え、
前記複数のプロセッサコアの各々は、
前記検索部から前記不在信号が入力された場合には前記検出部が検出した画素読み出し命令を前記メモリ制御部へ出力する命令変換部、
を更に含む、
ことを特徴とする付記3又は4記載のグラフィックスプロセッサ。
(付記6)
画素読み出し命令に応じて前記画素保持メモリから画素データを読み出し、画素読み出しキャンセル命令に応じて前記画素保持メモリからの画素データの読み出しをキャンセルするメモリ制御部、
を更に備え、
前記複数のプロセッサコアの各々は、
前記検出部が画素読み出し命令を検出したときに前記画素読み出し命令を前記メモリ制御部へ出力し、前記検索部から前記存在信号が入力された場合に前記画素読み出しキャンセル命令を前記メモリ制御部へ出力する命令変換部、
を更に含む、
ことを特徴とする付記3又は4記載のグラフィックスプロセッサ。
(付記7)
前記メモリ制御部は、前記命令変換部から入力される画素読み出し命令に応じて前記画素保持メモリから読み出した画素データを、前記レジスタ制御部へ出力する、
ことを特徴とする付記5又は6記載のグラフィックスプロセッサ。
(付記8)
前記レジスタ制御部は、
前記メモリ制御部から入力される画素データと、前記検索部が検索キーとした画素座標データとを対応付けて前記レジスタに書き込む対応付け部、
を更に含む、
ことを特徴とする付記7記載のグラフィックスプロセッサ。
(付記9)
前記対応付け部が対応付けた前記画素データと前記画素座標データとを前記レジスタに書き込んだときに、前記レジスタ制御部は、前記画素データを前記レジスタから読み出して前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力する、
ことを特徴とする付記8記載のグラフィックスプロセッサ。
(付記10)
前記メモリ制御部は、前記命令変換部から入力される画素読み出し命令に応じて前記画素保持メモリから読み出した画素データを、前記レジスタ制御部と前記画素読み出し命令を出力した命令変換部を含むプロセッサコアとへ出力する、
ことを特徴とする付記5又は6記載のグラフィックスプロセッサ。
(付記11)
前記レジスタ制御部は、
前記メモリ制御部から入力される画素データと、前記検索部が検索キーとした画素座標データとを対応付けて前記レジスタに書き込む対応付け部、
を更に含む、
ことを特徴とする付記10記載のグラフィックスプロセッサ。
(付記12)
前記レジスタは、画素毎に、画素データと、前記画素データに対応する画素座標データと、前記画素データを前記複数のプロセッサコアの何れかが使用中であるか否かを識別可能にする使用フラグデータとを保持し、
前記レジスタ制御部は、
前記使用フラグデータを処理するフラグ処理部、
を更に含み、
前記フラグ処理部は、
前記レジスタに保持されている使用フラグデータの中で前記複数のプロセッサコアの何れにも使用されていないと識別可能な使用フラグデータに対応する画素データと画素座標データとを保持するデータフィールドを書き込み先として選択する書き込み先選択部、
を含み、
前記対応付け部は、対応付けした前記画素データと前記画素座標データとを、前記書き込み先選択部により選択された書き込み先へ書き込む、
ことを特徴とする付記8、9、又は11記載のグラフィックスプロセッサ。
(付記13)
前記フラグ処理部は、
前記プロセッサコアが前記レジスタに保持されている画素データの使用を開始するとき、又は、前記プロセッサコアが前記レジスタに保持されている画素データの使用を終了したときに、前記画素データに対応する使用フラグデータが保持されているデータフィールドにおける、前記プロセッサコアに対応するビットのフィールドに、使用又は未使用に対応するビットデータをフラグとして書き込むフラグ書き込み部、
を更に含む、
ことを特徴とする付記12記載のグラフィックスプロセッサ。
(付記14)
前記複数のプロセッサコアの各々は、前記レジスタに保持されている画素データを用いた演算を終了すると、前記画素データの使用を終了した旨の信号を、前記フラグ書き込み部へ出力する、
ことを特徴とする付記13記載のグラフィックスプロセッサ。
(付記15)
グラフィックスプロセッサのデータ読み出し方法であって、
ストリームとして入力される命令を、複数の画素データそれぞれの処理を並列して行う複数のプロセッサコアへ分配して出力し、
前記複数のプロセッサコアの各々が、入力される命令の中から画素読み出し命令を検出し、
前記プロセッサコアにより検出された画素読み出し命令に含まれる画素座標データをキーに、前記複数のプロセッサコアにより共有され、画素毎に、画素データと前記画素データに対応する画素座標データとを保持するレジスタを検索し、
前記検索の結果、前記プロセッサコアにより検出された画素読み出し命令に含まれる画素座標データを検索できたときに、前記画素座標データに対応する画素データを前記レジスタから読み出して前記プロセッサコアへ出力する、
ことを特徴とするデータ読み出し方法。
(付記16)
前記検索の結果、前記プロセッサコアにより検出された画素読み出し命令に含まれる画素座標データを検索できなかったときに、前記画素座標データに対応する画素データを画素保持メモリから読み出し、
読み出した画素データと、前記画素座標データとを対応付けて前記レジスタへ書き込み、
前記レジスタに書き込まれた前記画素データを読み出して前記プロセッサコアへ出力する、
ことを特徴とする付記15記載のデータ読み出し方法。
(付記17)
前記プロセッサコアにより前記画素読み出し命令が検出されたときに、画素保持メモリからの、前記画素読み出し命令に含まれる画素座標データに応じた画素データの読み出しを開始し、
前記検索の結果、前記プロセッサコアにより検出された画素読み出し命令に含まれる画素座標データを検索できたときに、開始した前記画素保持メモリからの読み出しをキャンセルする、
ことを特徴とする付記15記載のデータ読み出し方法。
(付記18)
前記検索の結果、前記プロセッサコアにより検出された画素読み出し命令に含まれる画素座標データを検索できなかったときに、前記画素座標データに対応する画素データを画素保持メモリから読み出し、
読み出した画素データを前記プロセッサコアへ出力すると共に、読み出した画素データと、前記画素座標データとを対応付けて前記レジスタへ書き込む、
ことを特徴とする付記15記載のデータ読み出し方法。
(付記19)
前記レジスタは、画素毎に、画素データと、前記画素データに対応する画素座標データと、前記画素データを前記複数のプロセッサコアの何れかが使用中であるか否かを識別可能にする使用フラグデータとを保持し、
前記レジスタに保持されている使用フラグデータの中で前記複数のプロセッサコアの何れにも使用されていないと識別可能な使用フラグデータに対応する画素データと画素座標データとを保持するデータフィールドを書き込み先として選択し、
対応付けした前記画素データと前記画素座標データとを前記レジスタへ書き込む際には、書込み先として選択した前記データフィールドに書き込む、
ことを特徴とする付記16又は18記載のデータ読み出し方法。
(付記20)
前記プロセッサコアが前記レジスタに保持されている画素データの使用を開始するとき、又は、前記プロセッサコアが前記レジスタに保持されている画素データの使用を終了したときに、前記画素データに対応する使用フラグデータが保持されているデータフィールドにおける、前記プロセッサコアに対応するビットのフィールドに、使用又は未使用に対応するビットデータをフラグとして書き込む、
ことを特徴とする付記19記載のデータ読み出し方法。
110 命令発行ユニット
120 プロセッサコア
121 命令検出機構
122 命令変換機構
123 演算ユニット
130 テクスチャユニット
131 テクスチャキャッシュ
140 共有レジスタ
150 共有レジスタ制御機構
151 テクスチャ座標検索機構
152 ペアリング機構
153 フラグ処理機構
154 ビット拡張機構
155 ビット分解機構
156 書き込みレジスタ選択機構
200 グラフィックスメモリ
Claims (13)
- 複数の画素データそれぞれの処理を並列して行う複数のプロセッサコアと、
前記複数のプロセッサコアにより共有されるレジスタと、
前記レジスタを制御するレジスタ制御部と、
前記画素データを保持する画素保持メモリと、
を備え、
前記レジスタは、画素毎に、画素データと前記画素データに対応する画素座標データとを保持し、
前記レジスタ制御部は、
画素座標データを検索キーに前記レジスタを検索する検索部、
を含む、
ことを特徴とするグラフィックスプロセッサ。 - 前記複数のプロセッサコアの各々は、
入力される命令の中から画素読み出し命令を検出する検出部、
を含み、
前記検出部は、前記画素読み出し命令を検出したときに、前記画素読み出し命令に含まれる画素座標データを前記検索部へ出力する、
ことを特徴とする請求項1記載のグラフィックスプロセッサ。 - 前記検索部は、前記検出部から入力された画素座標データを検索キーに前記レジスタを検索した結果、
前記画素座標データを検索できたときには、前記画素座標データに対応する画素データが前記レジスタに保持されていることを示す存在信号を、前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力し、
前記画素座標データを検索できなかったときには、前記画素座標データに対応する画素データが前記レジスタに保持されていないことを示す不在信号を、前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力する、
ことを特徴とする請求項2記載のグラフィックスプロセッサ。 - 前記検索部が前記画素座標データを前記レジスタから検索することができたときに、前記レジスタ制御部は、前記画素座標データに対応する画素データを前記レジスタから読み出して前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力する、
ことを特徴とする請求項3記載のグラフィックスプロセッサ。 - 画素読み出し命令に応じて、前記画素保持メモリから画素データを読み出すメモリ制御部、
を更に備え、
前記複数のプロセッサコアの各々は、
前記検索部から前記不在信号が入力された場合には前記検出部が検出した画素読み出し命令を前記メモリ制御部へ出力する命令変換部、
を更に含む、
ことを特徴とする請求項3又は4記載のグラフィックスプロセッサ。 - 画素読み出し命令に応じて前記画素保持メモリから画素データを読み出し、画素読み出しキャンセル命令に応じて前記画素保持メモリからの画素データの読み出しをキャンセルするメモリ制御部、
を更に備え、
前記複数のプロセッサコアの各々は、
前記検出部が画素読み出し命令を検出したときに前記画素読み出し命令を前記メモリ制御部へ出力し、前記検索部から前記存在信号が入力された場合に前記画素読み出しキャンセル命令を前記メモリ制御部へ出力する命令変換部、
を更に含む、
ことを特徴とする請求項3又は4記載のグラフィックスプロセッサ。 - 前記メモリ制御部は、前記命令変換部から入力される画素読み出し命令に応じて前記画素保持メモリから読み出した画素データを、前記レジスタ制御部へ出力する、
ことを特徴とする請求項5又は6記載のグラフィックスプロセッサ。 - 前記レジスタ制御部は、
前記メモリ制御部から入力される画素データと、前記検索部が検索キーとした画素座標データとを対応付けて前記レジスタに書き込む対応付け部、
を更に含む、
ことを特徴とする請求項7記載のグラフィックスプロセッサ。 - 前記対応付け部が対応付けた前記画素データと前記画素座標データとを前記レジスタに書き込んだときに、前記レジスタ制御部は、前記画素データを前記レジスタから読み出して前記画素座標データを出力した前記検出部を含むプロセッサコアへ出力する、
ことを特徴とする請求項8記載のグラフィックスプロセッサ。 - 前記メモリ制御部は、前記命令変換部から入力される画素読み出し命令に応じて前記画素保持メモリから読み出した画素データを、前記レジスタ制御部と前記画素読み出し命令を出力した命令変換部を含むプロセッサコアとへ出力する、
ことを特徴とする請求項5又は6記載のグラフィックスプロセッサ。 - 前記レジスタ制御部は、
前記メモリ制御部から入力される画素データと、前記検索部が検索キーとした画素座標データとを対応付けて前記レジスタに書き込む対応付け部、
を更に含む、
ことを特徴とする請求項10記載のグラフィックスプロセッサ。 - 前記レジスタは、画素毎に、画素データと、前記画素データに対応する画素座標データと、前記画素データを前記複数のプロセッサコアの何れかが使用中であるか否かを識別可能にする使用フラグデータとを保持し、
前記レジスタ制御部は、
前記使用フラグデータを処理するフラグ処理部、
を更に含み、
前記フラグ処理部は、
前記レジスタに保持されている使用フラグデータの中で前記複数のプロセッサコアの何れにも使用されていないと識別可能な使用フラグデータに対応する画素データと画素座標データとを保持するデータフィールドを書き込み先として選択する書き込み先選択部、
を含み、
前記対応付け部は、対応付けした前記画素データと前記画素座標データとを、前記書き込み先選択部により選択された書き込み先へ書き込む、
ことを特徴とする請求項8、9、又は11記載のグラフィックスプロセッサ。 - 前記フラグ処理部は、
前記プロセッサコアが前記レジスタに保持されている画素データの使用を開始するとき、又は、前記プロセッサコアが前記レジスタに保持されている画素データの使用を終了したときに、前記画素データに対応する使用フラグデータが保持されているデータフィールドにおける、前記プロセッサコアに対応するビットのフィールドに、使用又は未使用に対応するビットデータをフラグとして書き込むフラグ書き込み部、
を更に含む、
ことを特徴とする請求項12記載のグラフィックスプロセッサ。
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