JP2012124806A - Semiconductor relay - Google Patents
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Abstract
Description
本発明は、半導体リレーに係り、特に容量結合型の半導体リレーに関する。 The present invention relates to a semiconductor relay, and more particularly to a capacitively coupled semiconductor relay.
入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用MOSFETをオン、オフする半導体リレーが知られている(例えば、特許文献1、2参照)。 2. Description of the Related Art A semiconductor relay that includes a light emitting element that emits light based on an input signal and a light receiving element that receives an optical signal from the light emitting element to generate an electromotive force, and turns on and off an output MOSFET by the electromotive force is known. (For example, refer to Patent Documents 1 and 2).
図8は、従来の光結合方式による半導体リレーの構成を示す図である。図8における半導体リレー170は、入力端子171a、171bからの入力信号に応答して光信号を生成するLED等の発光素子172と、光信号を受光して起電力を発生するフォトダイオードアレイ173と、発生した起電力を充放電する充放電回路174と、充放電回路174からの電圧に対応して導通・遮断する2つの出力用MOSFET176a、176bとから構成されている。この半導体リレーの実装に際しては図11に示すように、LED等の発光素子172を備えたLEDチップCL、フォトダイオードアレイ173を含む受信用チップCR、充放電回路174、出力用MOSFET176a、176bなどを備えた処理回路チップCTが、リードフレームLに搭載され、樹脂パッケージP0内に収納される。この構成によれば、従来例の光結合方式の半導体リレーに比べ極めて小型化を図ることが可能となる。
FIG. 8 is a diagram showing a configuration of a conventional semiconductor relay using an optical coupling method. The
このような光結合方式による半導体リレーの場合、以下のような課題がある。
(1)LED駆動であるため比較的大きな電流が必要
LED等の発光素子172の駆動により動作させるため、入力電流としては5mA以上の電流が必要であり、消費電力は5mWを超えるものとなるなど、比較的大きな電流が必要であった。
(2)高温側では使用が難しい
LEDは高温側で光出力が落ちるため、高温側での使用は85℃までが一般的であった。
(3)LEDによりMOSFETを駆動するため、電力効率(電力変換効率)が高くない
MOSFETを駆動するためには、LEDに電流を印加することで、LEDが発光し、フォトダイオードアレイがこの光を受けて、電圧/電流を出力することでMOSFETを駆動する。つまり、入出力側を絶縁させるために、電気エネルギーから光エネルギーへ、そして電気エネルギーへとエネルギー変換を繰り返しながらエネルギー伝達を行うため、エネルギー伝達効率という観点では効率が高くない。
例えば、入力電流が5mAの場合、通常のLEDの電圧降下は1V程度であり、入力電力としては約5mW必要となる。そしてこのLEDからの光を、フォトダイオードアレイで受光して、MOSFETを駆動する。このとき、MOSFETのゲートに印加される電力は、フォトダイオードアレイ出力電流=1μA前後、出力電圧=10V前後とした場合、出力電力は約10μWとなる。よって、この場合、電力効率は10μW/5mW=0.2%と小さい。
(4)小型多チャンネル化が難しい
光絶縁型の半導体リレーにおいては、隣接する半導体リレーの、隣どうしのLEDの光が、互いに干渉しないようにするための距離は離しておかなければならず、よって複数の半導体リレーを搭載して多チャンネル化をはかろうとすると、小型化には限界があった。
In the case of such a semiconductor relay using the optical coupling method, there are the following problems.
(1) Since the LED is driven, a relatively large current is required. Since the LED is operated by driving the light emitting element 172 such as an LED, the input current requires a current of 5 mA or more, and the power consumption exceeds 5 mW. A relatively large current was required.
(2) Difficult to use on the high temperature side Since the light output of the LED drops on the high temperature side, use on the high temperature side is generally up to 85 ° C.
(3) Since the MOSFET is driven by the LED, the power efficiency (power conversion efficiency) is not high. To drive the MOSFET, the LED emits light by applying current to the LED, and the photodiode array emits this light. In response, the MOSFET is driven by outputting the voltage / current. That is, in order to insulate the input / output side, energy transfer is performed while repeating energy conversion from electric energy to light energy and then to electric energy, so that the efficiency is not high in terms of energy transfer efficiency.
For example, when the input current is 5 mA, the voltage drop of a normal LED is about 1 V, and the input power requires about 5 mW. Then, the light from this LED is received by the photodiode array, and the MOSFET is driven. At this time, the power applied to the gate of the MOSFET is about 10 μW when the photodiode array output current is about 1 μA and the output voltage is about 10 V. Therefore, in this case, the power efficiency is as small as 10 μW / 5 mW = 0.2%.
(4) It is difficult to make small and multi-channel. In an optically isolated semiconductor relay, the distances between adjacent semiconductor relays so that the LEDs of adjacent LEDs do not interfere with each other must be separated. Therefore, there was a limit to downsizing when trying to increase the number of channels by mounting a plurality of semiconductor relays.
そこで本出願人は、高温下でも使用できるように、発光素子とフォトダイオードアレイとからなる光結合部に代えて、図9に示すように、インダクタを備えた電磁結合部210を用いた半導体リレーを提案している(特許文献3)。この半導体リレーは、入力信号により発振する発振回路220と、発振信号を電磁信号に変換するインダクタを備えた電磁結合部210と、この出力を整流する整流回路230と、整流信号を充放電する充放電回路240とを具備している。そして、発振回路220に基づく整流回路230を用いて充放電回路240により出力用のMOSFET250をオンオフする。
この構成によれば、使用可能な温度帯域を広げることはできるが、電磁結合するインダクタを離間して対向配置しなければならないため、小型化、薄型化に限界があった。
Therefore, the applicant of the present invention has disclosed a semiconductor relay using an
According to this configuration, the usable temperature band can be widened, but there is a limit to downsizing and thinning because the electromagnetically coupled inductors must be spaced apart from each other.
また、半導体スイッチとしては、種々の構成が提案されており、その一例を特許文献4に記載された図を図10に示す。特許文献4では、第1及び第2のパルス信号生成回路301,302がそれぞれコンデンサ303,304を介して第1及び第2の制御回路305,306に接続され、この第1及び第2の制御回路305,306で出力トランジスタ307のゲートおよびソース電圧を制御するようにした半導体スイッチ制御回路が提案されている。この半導体スイッチ制御回路では第1及び第2のパルス信号生成回路301,302の一方が制御信号CSに基づいて活性化される。そして出力トランジスタ307は第1の電源電圧V2より高電圧の第2の電源電圧V1がドレインに供給され、ソースが出力端子T0に接続される。第1の制御回路305は第1のパルス信号生成回路301から出力されるパルス信号をコンデンサ303を介して入力し、出力端子T0から出力される出力電圧を容量結合により昇圧し、その昇圧電圧を出力トランジスタ307のゲートに出力して出力トランジスタ307をオンさせる。第2の制御回路306は第2のパルス信号生成回路302から出力されるパルス信号をコンデンサ304を介して入力し、容量結合による入力に基づいて、出力トランジスタ307のゲート端子を出力端子T0に出力してゲート電圧を低下させることにより、出力トランジスタ307をオフさせる。
Further, various configurations have been proposed as semiconductor switches, and FIG. 10 shows a diagram described in Patent Document 4 as an example. In Patent Document 4, first and second pulse
前述したように、特許文献1,2の半導体リレーでは、光結合方式を用いているため、光結合効率が十分でない、高温側では使用できない、電力効率が高くないという問題があった。
また特許文献3のリレーでは、電磁結合方式を用いているため、対向する2つのインダクタを形成する必要があり、この形成プロセスはICプロセスとのマッチングが難しく、製造コストが高いという課題があった。
また特許文献4は、容量結合型のMOS駆動回路であるが、グランド共通であるため、そもそもリレーとして最も大事な入出力間絶縁性能を要していない。
As described above, the semiconductor relays of Patent Documents 1 and 2 have the problems that the optical coupling method is used, so that the optical coupling efficiency is not sufficient, the high temperature side cannot be used, and the power efficiency is not high.
Moreover, since the relay of patent document 3 uses the electromagnetic coupling system, it is necessary to form two opposing inductors, and this formation process has a problem that matching with an IC process is difficult and manufacturing cost is high. .
Patent Document 4 is a capacitively coupled MOS drive circuit, but since it is common to ground, it does not require the most important insulation performance between input and output in the first place.
近年、高機能化が進むカーエレクトロニクス分野でも、車載用リレーとして半導体リレーが広く用いられてきており、1台の車に多数の半導体リレーが搭載されており、1つ1つの半導体リレーに対する消費電力の低減は極めて深刻な問題となっている。
また、大電流の流れる電力素子も搭載していることから、高温下での使用も免れえない。このため、100℃を超える温度で正常に使用可能な半導体リレーが嘱望されていた。
本発明は、前記実情に鑑みてなされたもので、低電流下で使用可能であり、高温側での使用が可能で安全でかつ電力効率の高い半導体リレーを提供することを目的とする。
In recent years, semiconductor relays have been widely used as in-vehicle relays in the field of car electronics, which is becoming increasingly sophisticated, and a large number of semiconductor relays are mounted in a single vehicle. Reduction is a very serious problem.
In addition, since a power element through which a large current flows is also mounted, it is inevitable to use it at high temperatures. For this reason, a semiconductor relay that can be normally used at a temperature exceeding 100 ° C. has been desired.
The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor relay that can be used under a low current, can be used on a high temperature side, is safe and has high power efficiency.
本発明の半導体リレーは、入力端子に接続され入力信号に応答して発振し、信号を生成する発振回路と、前記発振回路の前記信号を受信して電圧を発生する昇圧回路と、前記昇圧回路によって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用MOSFETとを具備し、前記出力用MOSFETのドレイン端子を出力端子としたことを特徴とする。 The semiconductor relay of the present invention includes an oscillation circuit that is connected to an input terminal and oscillates in response to an input signal to generate a signal, a booster circuit that receives the signal of the oscillation circuit and generates a voltage, and the booster circuit And a charge / discharge circuit for charging / discharging the voltage generated by the output, and an output MOSFET having a gate and a source connected to the charge / discharge circuit, and the drain terminal of the output MOSFET is used as an output terminal. .
また本発明は、上記半導体リレーであって、前記昇圧回路と前記充放電回路との間に平滑回路を備えたことを特徴とする。 The present invention is also the above-described semiconductor relay, characterized in that a smoothing circuit is provided between the booster circuit and the charge / discharge circuit.
また本発明は、上記半導体リレーであって、前記充放電回路と前記出力用MOSFETとの間に、定電圧化回路を備えたことを特徴とする。 Further, the present invention is the above-described semiconductor relay, wherein a constant voltage circuit is provided between the charge / discharge circuit and the output MOSFET.
また本発明は、上記半導体リレーであって、前記発振回路、前記昇圧回路、前記充放電回路は、1つのチップに集積化されたことを特徴とする。 The present invention is the above-described semiconductor relay, wherein the oscillation circuit, the booster circuit, and the charge / discharge circuit are integrated on a single chip.
また本発明は、上記半導体リレーであって、さらに前記出力MOSFETが前記チップ内に集積化されたことを特徴とする。 The present invention is the above-described semiconductor relay, wherein the output MOSFET is further integrated in the chip.
本発明によれば、LEDとフォトダイオードアレイとを用いた光絶縁方式による半導体リレーから、絶縁キャパシタを用いた容量絶縁方式にすることで、LEDを使用しない半導体リレーを構成することができる。このように、本発明の半導体リレーは、電気エネルギーから電気エネルギーへの電力伝送であるため、変換損失も小さく、電力効率を向上することができる。また、入力電流は内部回路すなわち、発振回路と昇圧回路とにおける消費電流分で済むため、従来の光結合方式の半導体リレーの10分の1以下の消費電力で済む。また、LEDとフォトダイオードアレイの場合のように、光伝搬のために素子間隔を要するというような要件もないため、大幅な小型化が可能となり、1チップ化および多チャンネル化も可能である。また、磁気結合方式とは異なり、通常のICプロセスによりキャパシタを形成することが可能なため、製造コストも安価である。 According to the present invention, a semiconductor relay that does not use an LED can be configured by changing from a semiconductor relay based on an optical insulation system using an LED and a photodiode array to a capacitive insulation system using an insulation capacitor. Thus, since the semiconductor relay of the present invention is power transmission from electrical energy to electrical energy, conversion loss is small and power efficiency can be improved. Further, since the input current suffices for the current consumption in the internal circuit, that is, the oscillation circuit and the booster circuit, the power consumption can be less than one-tenth that of the conventional optical coupling type semiconductor relay. Further, unlike the case of the LED and the photodiode array, there is no requirement that an element interval is required for light propagation, so that the size can be greatly reduced, and one chip and a multi-channel can be realized. In addition, unlike the magnetic coupling method, the capacitor can be formed by a normal IC process, so that the manufacturing cost is low.
以下、本発明の実施の形態に係る半導体リレーについて、図面を用いて説明する。 Hereinafter, a semiconductor relay according to an embodiment of the present invention will be described with reference to the drawings.
(実施の形態1)
図1は、本発明の実施の形態1に係る半導体リレーの概略構成を示す図、図2は本発明の実施の形態1に係る半導体リレーの等価回路図である。図3(a)は本発明の実施の形態1に係る半導体リレーの実装構造を示す断面概要図である。同図に示すように、本実施の形態の半導体リレーは、第1及び第2の入力端子Ti1、Ti2に接続され、入力信号に応答して発振し、信号を生成する発振回路10と、この発振回路10の信号を受信して電圧を発生する昇圧回路20と、この昇圧回路20によって発生した電圧を充放電する充放電回路30と、充放電回路30にゲート及びソースが接続された出力用MOSFET41a、41bからなる出力部40とを具備した構成である。そして、この出力用MOSFET41a、41bのドレイン端子を第1及び第2の出力端子To1、To2とする。この半導体リレーは断面概要図を図3(a)に示すように、1個の半導体集積回路チップCで構成され、リードフレームLによって実装され樹脂パッケージP内に封止される。
(Embodiment 1)
1 is a diagram showing a schematic configuration of a semiconductor relay according to Embodiment 1 of the present invention, and FIG. 2 is an equivalent circuit diagram of the semiconductor relay according to Embodiment 1 of the present invention. FIG. 3A is a schematic cross-sectional view showing the mounting structure of the semiconductor relay according to the first embodiment of the present invention. As shown in the figure, the semiconductor relay of the present embodiment is connected to first and second input terminals T i1 and T i2 , and oscillates in response to an input signal to generate a signal. The
発振回路10は、RC発振回路であり、第1乃至第4のインバータ11,12,13,16が直列接続され、さらに第1のキャパシタ14と第1の抵抗15とが第3のインバータを介して並列接続され、これらが第1及び第2のインバータ11,12の直列接続体に並列接続されている。そしてこの発振回路10からのパルス信号の片方は、そのまま次段の昇圧回路20の第2の高絶縁耐圧キャパシタ21aに入力されるが、もう一方はインバータを介すことで位相を反転させて第3の高絶縁耐圧キャパシタ21bに入力させている。
この構成により各インバータを駆動するために必要な電源は入力信号電圧により賄うことで、2端子での構成が可能となる。
The
With this configuration, a power source necessary for driving each inverter is covered by the input signal voltage, so that a configuration with two terminals is possible.
また、昇圧回路20は第2及び第3の高絶縁耐圧キャパシタ21a、21bと第1及び第2のダイオード22a、22bとをそれぞれ直列接続しこれらの間に第3のダイオード23を接続した、典型的な倍電圧回路(ディクソン型チャージポンプ回路)である。これら第2及び第3の高絶縁耐圧キャパシタ21a、21bは、耐圧が数十Vから数kVの絶縁耐圧キャパシタである。この昇圧回路では、発振回路10から位相の異なる2つのパルス信号が入力されることで出力電圧が昇圧される。なお高絶縁耐圧キャパシタは他の半導体プロセスで作製するキャパシタと同様に形成されるが、電極間に形成する絶縁膜が厚く、絶縁耐圧を高くしたものである。昇圧回路中のキャパシタとしてこの高絶縁耐圧キャパシタを用いることにより、半導体リレーの入出力間の絶縁を維持することができる。通常絶縁膜として酸化シリコン膜が用いられるが、この膜厚は、耐圧が数十Vから数kVとなるように設計される。
Further, the
そしてこの昇圧回路20においては、第2の高絶縁耐圧キャパシタ21aは、発振回路10の一方の出力端子10aに接続され、この出力端子に入力された正位相の制御信号の交流成分のみを出力側へ伝えるために、直流成分を遮断する。
In this
第3の高絶縁耐圧キャパシタ21bは、インバータ16を介して発振回路10の他方の出力端子10b に接続されて後にインバータ16により位相が変換された逆位相の制御信号の交流成分のみを出力側へ伝えるために、直流成分を遮断する。
The third high withstand
この昇圧回路20においては、第3のダイオード23は、そのカソードが第2の高絶縁耐圧キャパシタ21aの出力側に、アノードが第3の高絶縁耐圧キャパシタ21bの出力側に接続されることによって、第2の高絶縁耐圧キャパシタ21aと第3の高絶縁耐圧キャパシタ21bとの間に接続されている。第1のダイオード22aは、そのアノードが第3のダイオード23のカソード及び第2の高絶縁耐圧キャパシタ21aの出力側に接続されている。第2のダイオード22bは、そのカソードが第3のダイオード23のアノード及び第3の高絶縁耐圧キャパシタ21bの出力側に接続されている。これらの第1乃至第3のダイオード22a、22b、23は、上述したように接続されることによって、第2及び第3の高絶縁耐圧キャパシタ21a、21bと共に、倍電圧整流回路を構成している。
In this
充放電回路30は、第2の抵抗31とデプレッション型MOSFET32とで構成されている。第2の抵抗31は、このデプレッション型MOSFET32のゲートとソース間に接続され、ゲートおよびドレイン端子が昇圧回路20の出力端子間に接続される。またこのデプレッション型MOSFET32のソースおよびドレイン端子が出力部40に接続される。
The charge /
出力部40を構成する第1及び第2の出力用MOSFET41a、41bは、それぞれのゲートが充放電回路30の一方の出力に接続され、それぞれのソースが互いに逆直列に接続された上で充放電回路30の他方の出力に接続されている。また、出力用MOSFET41aのドレインは第1の出力端子To1に接続され、出力用MOSFET41bのドレインが第2の出力端子To2に接続されている。
The first and
ここで、第1及び第2の出力用MOSFET41a、41bは、昇圧回路20を介して、制御信号が印加される。詳しくは、順位相の制御信号が第1のダイオード22aの順方向に入力されたときにのみ、第2の高絶縁耐圧キャパシタ21aへの入力時の2倍の印加電圧を有した制御信号が印加される。そして、それぞれのゲートソース間に電荷が充電され、ドレイン・ソース間が高インピーダンス状態から低インピーダンス状態へと変化する。
Here, a control signal is applied to the first and
次に、このように構成された本発明の実施の形態1に係る半導体リレーの動作について説明する。
まず、発振回路10は、第1及び第2の入力端子Ti1、Ti2から入力信号が入力されることによって、RC発振により発振し、パルス信号を生成する。
Next, the operation of the thus configured semiconductor relay according to the first embodiment of the present invention will be described.
First, when an input signal is input from the first and second input terminals T i1 and T i2 , the
そして、発振回路10から出力されたパルス信号が昇圧回路20に入力される。
The pulse signal output from the
そして昇圧回路20では一方のパルス信号は第2の高絶縁耐圧キャパシタ21aに入力され、第4のインバータ16によって逆位相になったパルス信号が第3の高絶縁耐圧キャパシタ21bに入力され、第2のダイオード22bを介して2倍電圧の電圧が昇圧回路20の出力側に出力される。
In the
昇圧回路20からの電流が充放電回路30のデプレッション型MOSFET32に流れ、第2の抵抗31を通った際、この第2の抵抗31の両端に電位差が発生し、その電位差によってデプレッション型MOSFET32はOFFする。そして、出力用MOSFET41a、41bのゲートに印加された電圧がしきい値電圧Vthよりも大きくなると、出力用MOSFET41a、41bのドレイン・ソース間がオンになり、第1及び第2の出力端子To1、To2の間が導通して、リレーが閉じられる(ON状態となる)。
When the current from the
一方、入力信号がオフになると、第1及び第2の入力端子Ti1、Ti2に入力信号が入力されず、発振回路10から発振出力がないと、昇圧回路20からの電力供給がなくなる。するとこの第2の抵抗31の両端に電位差は発生しなくなるため、デプレッション型MOSFET32はON状態となる。その結果、第1及び第2の出力用MOSFET41a、41bのゲート・ソース間がこのデプレッション型MOSFET32でショートされ、ドレイン・ソース間がオフとなって、第1及び第2の出力端子To1、To2の間が遮断し、リレーが開放される。この充放電回路のオフ時間は1ms以下であり、抵抗のみの充放電回路より大幅に高速となる。ちなみに抵抗のみの充放電回路のオフ時間は10ms以上であった。
On the other hand, when the input signal is turned off, no input signal is input to the first and second input terminals T i1 and T i2 , and if there is no oscillation output from the
以上説明したように、本発明の実施の形態1に係る半導体リレーによれば、LED駆動ではないため、入力電流が10分の1以下に低減される上、長期使用において特性変動もなく、信頼性が向上する。また、本実施の形態によれば発振回路としてインバータを用いており、入力信号に応答してインバータを駆動し、昇圧回路を駆動するように構成している。
また、LEDを用いないため、高温側での使用可能範囲は、基本的に半導体集積回路の耐熱性に依存し、125℃以上の高温動作が可能となる。
さらにまた電力伝送効率が高いため、リレー動作をより速くすることができる。
As described above, according to the semiconductor relay according to the first embodiment of the present invention, since the LED is not driven, the input current is reduced to one-tenth or less, and there is no characteristic variation in long-term use. Improves. In addition, according to the present embodiment, an inverter is used as an oscillation circuit, and the inverter is driven in response to an input signal to drive the booster circuit.
In addition, since no LED is used, the usable range on the high temperature side basically depends on the heat resistance of the semiconductor integrated circuit, and a high temperature operation of 125 ° C. or higher is possible.
Furthermore, since the power transmission efficiency is high, the relay operation can be made faster.
なお、半導体リレーの入出力間絶縁耐圧は、この第2及び第3の高絶縁耐圧キャパシタの耐圧で決まる。
第2及び第3の高絶縁耐圧キャパシタの容量は大きければ,昇圧時に出力側に供給できる電流も大きくなるが、その分キャパシタ面積も大きくなる。このため、出力側MOSFETを駆動する目的からすると、数pFから数100pF程度が妥当と思われる。
なお、本実施の形態においては昇圧回路20の目的は絶縁キャパシタにより出力側へMOSFET駆動分だけの電力を供給することであるため、その目的を満足する回路であれば、等倍圧回路やN倍圧回路など、いかなる回路を用いてもよい。
Note that the withstand voltage between the input and output of the semiconductor relay is determined by the withstand voltage of the second and third high withstand voltage capacitors.
If the capacitances of the second and third high withstand voltage capacitors are large, the current that can be supplied to the output side during boosting increases, but the capacitor area also increases accordingly. For this reason, for the purpose of driving the output side MOSFET, it is considered that about several pF to several hundred pF is appropriate.
In the present embodiment, since the purpose of the
また、充放電回路30として、第2の抵抗31とデプレッション型MOSFET32とを用いているため、放電時間をより高速化することができる。なお、充放電回路30としては、前記実施の形態で用いた第2の抵抗31とデプレッション型MOSFET32に限定されることなく、抵抗のみでもよいことはいうまでもない。
Further, since the
さらにまたこの構成によれば、図2に等価回路を示す回路全体が誘電体分離などの素子分離基板により構成すれば1つの半導体集積回路チップCに集積化され、1チップ化が可能となるため、大幅な小型化薄型化が可能となる。
また、前記実施の形態では、すべての回路を1チップ化した構成について説明したが、出力部40を別のチップとするなど適宜変更可能である。別のチップとした場合、例えば図3(b)に示すように、2つの出力用MOSFETチップC1,それ以外の上記の諸回路を1チップ化した処理回路チップC2を実装基板Subの両面に実装した構成も、有効である。この場合も両面実装により薄型化が可能となる。
これは図11に示した比較例の半導体リレーのように、LEDチップCL、フォトダイオードアレイを含む受信用チップCR、処理回路チップCTが、リードフレームLに実装され樹脂パッケージP0内に収納された従来例の光結合方式の半導体リレーに比べ極めて小型化を図ることが可能となる。
Furthermore, according to this configuration, if the entire circuit shown in FIG. 2 is composed of an element isolation substrate such as dielectric isolation, it can be integrated into one semiconductor integrated circuit chip C and can be made into one chip. Therefore, a significant reduction in size and thickness can be achieved.
In the above-described embodiment, the configuration in which all the circuits are integrated into one chip has been described. In the case of another chip, for example, as shown in FIG. 3B, two output MOSFET chips C 1 and a processing circuit chip C 2 in which the above-mentioned various circuits are integrated into one chip are mounted on both surfaces of the mounting substrate Sub. The configuration implemented in is also effective. In this case as well, thinning is possible by double-sided mounting.
This is because, like the semiconductor relay of the comparative example shown in FIG. 11, the LED chip C L , the receiving chip C R including the photodiode array, and the processing circuit chip CT are mounted on the lead frame L, and the resin package P 0 Compared to the conventional optical coupling type semiconductor relay housed in the housing, it is possible to achieve a very small size.
(実施の形態2)
図4は、本発明の実施の形態2に係る半導体リレーの概略構成を示す図である。図5は本発明の実施の形態2に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図1乃至3に示した実施の形態1に係る半導体リレー1において、昇圧回路20と充放電回路30との間に平滑回路50を有する構成である。この平滑回路50は図5に示すように第4のキャパシタ51で構成されている。なお、図1および2と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
(Embodiment 2)
FIG. 4 is a diagram showing a schematic configuration of the semiconductor relay according to the second embodiment of the present invention. FIG. 5 is an equivalent circuit diagram of the semiconductor relay according to the second embodiment of the present invention. As shown in the figure, the semiconductor relay of the present embodiment includes a smoothing
次に、このように構成された本発明の実施の形態2に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態1と同様であるため説明を省略し、平滑回路50の動作のみを説明する。
Next, the operation of the thus configured semiconductor relay according to the second embodiment of the present invention will be described. Since the relay operation is the same as that of the first embodiment, the description is omitted, and only the operation of the smoothing
平滑回路50によれば昇圧回路20の出力変動を平坦化することができる。なお、この平滑回路50を構成する第4のキャパシタ51の容量は大きいほど、リプル電圧を平坦化することができるが、チップ面積も同時に大きくなるため、数pF〜数100pF程度が現実的な値である。
この構成によれば、前記実施の形態1の効果に加えて、昇圧回路30の出力側に平滑回路50を設けることで、出力電圧の変動(リプル電圧)の平坦化が可能となり、より信頼性の高い動作が実現される。出力電圧が変動すると出力用MOSFETのゲートにかかる電圧が変動することになるため、出力用MOSFETのオン抵抗が変動するという問題が解決される。
According to the smoothing
According to this configuration, in addition to the effect of the first embodiment, by providing the smoothing
(実施の形態3)
図6は、本発明の実施の形態3に係る半導体リレーの概略構成を示す図である。図7は本発明の実施の形態3に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図4および5に示した実施の形態2に係る半導体リレー1において、充放電回路30の後段にさらに定電圧化回路70を有する構成である。この定電圧化回路70は図7に示すようにツェナーダイオード71,72,73を直列接続したものであり、出力用MOSFET41a、41bのオン抵抗を、入力電圧に依存することなく一定にするという働きをする。なお、図4および5と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
(Embodiment 3)
FIG. 6 is a diagram showing a schematic configuration of the semiconductor relay according to the third embodiment of the present invention. FIG. 7 is an equivalent circuit diagram of the semiconductor relay according to the third embodiment of the present invention. As shown in the figure, the semiconductor relay of the present embodiment is configured such that, in the semiconductor relay 1 according to the second embodiment shown in FIGS. It is. As shown in FIG. 7, the
次に、このように構成された本発明の実施の形態3に係る半導体リレーの動作について説明する。なお、基本的なリレー動作は実施の形態1および2と同様であるが、ここでは全体フローを簡単に説明する。 Next, the operation of the thus configured semiconductor relay according to the third embodiment of the present invention will be described. The basic relay operation is the same as in the first and second embodiments, but the overall flow will be briefly described here.
<リレーON動作>
まず、入力電圧が印加されると、発振回路10が発振し始める。
そして発振回路10から出力されたパルス信号が昇圧回路20に入力される。
ここで一方のパルス信号は昇圧回路20の第2の高絶縁耐圧キャパシタ21aに入力され、発振回路10の第4のインバータ16によって逆位相になったパルス信号が第3の高絶縁耐圧キャパシタ21bに入力され、第3のダイオード23を介して2倍電圧の電圧が昇圧回路20の出力側に出力される。
そして平滑用の第4のキャパシタ51によって昇圧回路20からの電圧が平滑化される。
平滑回路50からの電流が充放電回路30のデプレッション型MOSFET32に流れ、第2の抵抗31を通った際、この第2の抵抗31の両端に電位差が発生し、その電位差によってデプレッション型MOSFET32はOFFする。
そして定電圧化回路70では、ツェナーダイオード71〜73によって出力用MOSFET41a、41bのゲートにかかる電圧が入力電圧によらず一定に保たれている。
そして出力用MOSFET41a、41bのゲートに電圧が供給されると、出力用MOSFETのドレイン-ソース間がOFFからONに変わる。
このようにして半導体リレーがON状態になる。
<Relay ON operation>
First, when an input voltage is applied, the
The pulse signal output from the
Here, one of the pulse signals is input to the second high withstand
The voltage from the
When the current from the smoothing
In the
When a voltage is supplied to the gates of the
In this way, the semiconductor relay is turned on.
<リレーOFF動作>
入力電圧がOFFとなると、発振回路10が停止し、昇圧回路20からの電力供給がなくなる。するとこの第2の抵抗31の両端に電位差が発生しなくなるため、デプレッション型MOSFET32はON状態となる。その結果出力用MOSFET41a、41bのゲート・ソースは、このデプレッション型MOSFET32でショートされOFF状態となる。この回路のOFF時間は1msec以下である。
このようにして半導体リレーがOFF状態になる。
<Relay OFF operation>
When the input voltage is turned off, the
In this way, the semiconductor relay is turned off.
なお、この定電圧化回路70は、上記構成に限定されることなく、定電圧化の可能な回路構成であればよい。
このように充放電回路30と出力部40との間に定電圧化回路70を接続することで、入力電圧が使用範囲内であれば常に一定電圧を保つことができる。その結果リレーのオン抵抗も入力電圧が使用範囲内であれば常に一定に維持することができる。従って、ユーザ側で入力電圧に応じたオン抵抗の変動を意識することなく使用することが可能となる。
The
By connecting the
10 発振回路
10a、10b (発振回路の)出力端子
11,12,13、16 インバータ
14 第1のキャパシタ
15 第1の抵抗
20 昇圧回路
21a 第2の高絶縁耐圧キャパシタ
21b 第3の高絶縁耐圧キャパシタ
22a 第1のダイオード
22b 第2のダイオード
23 第3のダイオード
30 充放電回路
31 第2の抵抗
32 デプレッション型MOSFET
40 出力部
41a、41b 出力用MOSFET
50 平滑回路
51 第4のキャパシタ
70 定電圧化回路
71,72,73 ツェナーダイオード
DESCRIPTION OF
40
50
Claims (5)
前記出力用MOSFETのドレイン端子を出力端子とした半導体リレー。 An oscillation circuit that is connected to an input terminal and oscillates in response to an input signal to generate a signal, a booster circuit that receives the signal of the oscillation circuit and generates a voltage, and charges and discharges the voltage generated by the booster circuit A charge / discharge circuit, and an output MOSFET having a gate and a source connected to the charge / discharge circuit,
A semiconductor relay having a drain terminal of the output MOSFET as an output terminal.
前記昇圧回路と前記充放電回路との間に平滑回路を備えた半導体リレー。 The semiconductor relay according to claim 1,
A semiconductor relay comprising a smoothing circuit between the booster circuit and the charge / discharge circuit.
前記充放電回路と前記出力用MOSFETとの間に、定電圧化回路を備えた半導体リレー。 A semiconductor relay according to claim 1 or 2,
A semiconductor relay provided with a constant voltage circuit between the charge / discharge circuit and the output MOSFET.
前記発振回路、前記昇圧回路、および前記充放電回路は、1つのチップに集積化された半導体リレー。 A semiconductor relay according to any one of claims 1 to 3,
The oscillation circuit, the booster circuit, and the charge / discharge circuit are semiconductor relays integrated on a single chip.
さらに前記出力MOSFETが前記チップ内に集積化された半導体リレー。 The semiconductor relay according to claim 4,
Further, a semiconductor relay in which the output MOSFET is integrated in the chip.
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