JP2012122847A

JP2012122847A - Characteristic measurement system for semiconductor chip and chip characteristic measurement method

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Publication number: JP2012122847A
Application number: JP2010273854A
Authority: JP
Inventors: Tadahide Inagaki; 忠秀稲垣
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-12-08
Filing date: 2010-12-08
Publication date: 2012-06-28
Anticipated expiration: 2030-12-08
Also published as: JP5613034B2

Abstract

PROBLEM TO BE SOLVED: To provide a characteristic measurement system and a chip characteristic measurement method capable of properly adjusting the position of each semiconductor chip in a wafer after dicing for measurement of electric characteristic.SOLUTION: Each space between each of two or more semiconductor chips among a plurality of semiconductor chips diced into pieces from the rear surface of a wafer having a dicing tape attached on its front surface is adjusted by a space adjustment means via the dicing tape. Electric characteristics of the two or more semiconductor chips for which space adjustment has been performed are simultaneously measured by a measuring means.

Description

本発明は、ウエハをダイシングした後の各半導体チップの電気的特性を測定する特性測定システム及びチップ特性測定方法に関する。 The present invention relates to a characteristic measurement system and a chip characteristic measurement method for measuring electrical characteristics of each semiconductor chip after dicing a wafer.

半導体チップの製造においては、ウエハに形成された複数の半導体チップはダイシングによって個片化された後、ウエハ底面のダイシングテープの剥離前に半導体チップ各々に形成されたチップ端子にプローブ針を接触させてその電気的特性を測定することが行われる（特許文献１参照）。 In the manufacture of semiconductor chips, after a plurality of semiconductor chips formed on a wafer are separated by dicing, a probe needle is brought into contact with a chip terminal formed on each semiconductor chip before the dicing tape on the bottom surface of the wafer is peeled off. The electrical characteristics are measured (see Patent Document 1).

半導体チップの電気的特性をダイシング後であってテープの剥離前に測定する理由としては、ダイシング前に電気的特性を測定すると、その後のダイシング工程で良品チップが不良化した場合にその不良化チップを除去できなくなること、また、ウエハに反りがあった場合でもダイシング後であれば、チップ個片単位となるため、ウエハの反りは全く関係なくなることが挙げられる。更に、半導体チップをテープ剥離後に個別に測定すると、測定専用のトレイに移し変えたりする等、個別に測定するためのハンドリングの時間がかかってしまうことがあり、また、個々に行うよりも複数の半導体チップを一括して行った方が時間短縮となることが挙げられる。 The reason for measuring the electrical characteristics of a semiconductor chip after dicing and before peeling the tape is that if the electrical characteristics are measured before dicing, and a good chip becomes defective in the subsequent dicing process, the defective chip In addition, even when the wafer is warped, it is possible to remove the warp of the wafer because it becomes a chip unit after dicing. Furthermore, if the semiconductor chip is individually measured after the tape is peeled off, it may take time for handling such as individually transferring to a tray dedicated to measurement, and more than the individual measurement. One of the reasons is that the time is shortened when the semiconductor chips are collectively processed.

特開２００２−５０５９１号公報JP 2002-50591 A

しかしながら、ダイシング後でダイシングテープの剥離前に測定する場合には、チップ個片化後であるためにどうしてもダイシング前と比較して半導体チップ各々が個別に移動して等間隔の配置でなくなったりチップの向きが変動してしまう。これは、ウエハにダイシングテープを貼り付ける際に、ダイシングテープを例えば所定の方向に引っ張りながら貼り付けるため、チップ個片化後であってテープ剥離前においては、そのテープが縮むような格好となることから生じる。また、ウエハへのテープ貼り付けの際に皺ができたり空気が入ったりした場合にも、それに応じてチップ個片化後であってテープ剥離前にそのテープにおけるチップ間距離が変動してしまう。 However, when measuring after dicing and before peeling off the dicing tape, it is after chip separation that the semiconductor chips inevitably move individually compared to before dicing and the chips are not evenly spaced. The direction of will fluctuate. This is because when the dicing tape is applied to the wafer, the dicing tape is applied while being pulled in a predetermined direction, for example, so that the tape is contracted after chip separation and before peeling the tape. Arise from. Also, even when wrinkles or air enters when attaching tape to the wafer, the distance between chips on the tape will fluctuate accordingly after chip separation and before tape peeling. .

このようにチップ間の距離が変わったり向きが変動してしまうと、測定の効率化のために所定数の半導体チップを同時に測定する場合にはプローブ針がチップ上の電極に当たらずにチップ測定に支障をきたす可能性が大きい。 If the distance between the chips changes or the direction changes in this way, when measuring a predetermined number of semiconductor chips at the same time in order to increase the efficiency of the measurement, the probe needle does not hit the electrode on the chip and the chip is measured. There is a high possibility that it will cause problems.

このような課題を解決するために、従来技術では、ダイシング後にダイシングテープ上に貼られた状態のウエハを上面からのカメラでアライメント（認識）する際に一定の範囲内でチップ位置（チップ上の電極位置）に対応してプローブ針を電極に接触させるようにしているが、チップ間の距離がバラバラな部分や狭い部分、広い部分などが存在するため、電極にプローブ針が適切に接触せずにチップ測定に支障をきたすことになる。 In order to solve such a problem, in the prior art, when a wafer in a state of being pasted on a dicing tape after dicing is aligned (recognized) with a camera from above, the chip position (on the chip) is within a certain range. The probe needle is in contact with the electrode corresponding to the electrode position), but there are parts where the distance between the chips varies, narrow parts, wide parts, etc. This will interfere with chip measurement.

そこで、本発明の目的は、ダイシング後のウエハの半導体チップ各々を電気的特性の測定のために適切に位置調整することができる特性測定システム及び半導体チップのチップ特性測定方法を提供することである。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a characteristic measurement system and a semiconductor chip chip characteristic measurement method capable of appropriately adjusting the position of each semiconductor chip of a wafer after dicing for measurement of electrical characteristics. .

本発明の特性測定システムは、表面にダイシングテープが貼り付けられたウエハを裏面側から個片化して切り出された複数の半導体チップの電気的特性を、前記複数の半導体チップが前記ダイシングテープに貼り付けられた状態で測定する特性測定システムであって、前記複数の半導体チップのうちの互いに隣接する２以上の半導体チップの配置間隔を、前記ダイシングテープを介して調整する配置間隔調整手段と、前記配置間隔を調整した前記２以上の半導体チップに対して同時に電気的特性を測定行う測定手段と、を有することを特徴としている。 The characteristic measurement system of the present invention is configured to apply the electrical characteristics of a plurality of semiconductor chips cut out by dividing a wafer having a dicing tape attached to the front surface from the back side, and the plurality of semiconductor chips are attached to the dicing tape. A characteristic measuring system for measuring in an attached state, wherein an arrangement interval adjusting means for adjusting an arrangement interval between two or more adjacent semiconductor chips among the plurality of semiconductor chips via the dicing tape; And measuring means for simultaneously measuring electrical characteristics of the two or more semiconductor chips with adjusted arrangement intervals.

本発明の半導体チップのチップ特性測定方法は、表面にダイシングテープが貼り付けられたウエハを裏面側から個片化して、複数の半導体チップを前記ダイシングテープに貼り付けられた状態で切り出すウエハ個片化ステップと、互いに隣接する前記複数の半導体チップのうちの少なくとも２以上の配置間隔を、前記ウエハの裏面側から前記ダイシングテープを介して調整する配置間隔調整ステップと、前記配置間隔を調整された前記２以上の半導体チップに対して、一体的に形成された測定手段を用いて同時に電気的特性を測定する電気的特性測定ステップと、を有することを特徴としている。 In the method for measuring chip characteristics of a semiconductor chip according to the present invention, a wafer having a dicing tape attached to the front surface is divided into individual pieces from the back side, and a plurality of semiconductor chips are cut out in a state of being attached to the dicing tape. Adjusting the arrangement interval, adjusting the arrangement interval of at least two or more of the plurality of semiconductor chips adjacent to each other from the back side of the wafer via the dicing tape, and adjusting the arrangement interval An electrical property measuring step of simultaneously measuring electrical properties of the two or more semiconductor chips using an integrally formed measuring means.

本発明によれば、ダイシング後であってダイシングテープの剥離前にウエハの互いに隣接する２以上の半導体チップの配置間隔を、ダイシングテープを介して調整するので、半導体チップ各々の電極をプローブ針に適切に接触させることができる。よって、半導体チップ各々の電気的特性を効率よく測定することができる。 According to the present invention, after the dicing and before the dicing tape is peeled off, the arrangement interval of two or more adjacent semiconductor chips on the wafer is adjusted via the dicing tape. Proper contact is possible. Therefore, the electrical characteristics of each semiconductor chip can be measured efficiently.

本発明の第１の実施例として特性測定システムを示す図である。It is a figure which shows the characteristic measurement system as 1st Example of this invention. 図１の特性測定システム中のＺ−θステージ内を示す断面図である。It is sectional drawing which shows the inside of the Z-theta stage in the characteristic measurement system of FIG. 図１の特性測定システム中のＺ−θステージ内を上方から見た図である。It is the figure which looked at the inside of Z-theta stage in the characteristic measurement system of Drawing 1 from the upper part. 図１の特性測定システム中の制御回路による測定動作を示すフローチャートである。It is a flowchart which shows the measurement operation | movement by the control circuit in the characteristic measurement system of FIG. Ｚ−θステージ上に載置されたダイシング後のウエハを示す図である。It is a figure which shows the wafer after the dicing mounted on the Z-theta stage. ウエハが載置された時点の各半導体チップの状態を示す図である。It is a figure which shows the state of each semiconductor chip at the time of a wafer being mounted. ４×４個の半導体チップが整列された状態を示す図である。It is a figure which shows the state in which 4x4 semiconductor chips were arranged. 本発明の第２の実施例として特性測定システム中のＺ−θステージ内を示す断面図である。It is sectional drawing which shows the inside of Z- (theta) stage in a characteristic measurement system as 2nd Example of this invention. 図８の特性測定システム中のＺ−θステージ内を上方から見た部分図である。FIG. 9 is a partial view of the inside of the Z-θ stage in the characteristic measurement system of FIG. 8 as viewed from above. 図８の特性測定システム中の制御回路による測定動作を示すフローチャートである。It is a flowchart which shows the measurement operation | movement by the control circuit in the characteristic measurement system of FIG. ２×４個の半導体チップが集合して整列された状態を示す図である。It is a figure which shows the state which 2 * 4 semiconductor chips gathered and were arranged. 本発明の第３の実施例として特性測定システム中のＺ−θステージ内を示す断面図である。It is sectional drawing which shows the inside of Z- (theta) stage in a characteristic measurement system as 3rd Example of this invention. 図１２の特性測定システム中の台座を部分的に示す図である。It is a figure which shows partially the base in the characteristic measurement system of FIG. 図１２の特性測定システム中の制御回路による測定動作を示すフローチャートである。It is a flowchart which shows the measurement operation | movement by the control circuit in the characteristic measurement system of FIG. 半導体チップ間に台座の突起部が入り込んで半導体チップが整列された状態を示す図である。It is a figure which shows the state in which the protrusion part of the base entered between semiconductor chips and the semiconductor chip was aligned.

以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は本発明の第１の実施例として特性測定システムを概略的に示している。この特性測定システムは、図１に示すようにＺ−θステージ１と、Ｘ−Ｙステージ２とを備えている。Ｚ−θステージ１はダイシング後のウエハが載置されるようにされており、その載置部分をＺ軸方向（垂直方向）に移動し、また、その角度θを載置平面方向において変化させることができる。Ｘ−Ｙステージ２はＺ−θステージ１の低部に連結しており、Ｚ−θステージ１をＸ軸方向及びＹ軸方向に移動させることができる。Ｚ−θステージ１及びＸ−Ｙステージ２各々の制御は制御回路５によって実行される。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 schematically shows a characteristic measuring system as a first embodiment of the present invention. This characteristic measurement system includes a Z-θ stage 1 and an XY stage 2 as shown in FIG. The dicing wafer is placed on the Z-θ stage 1, and the placement portion is moved in the Z-axis direction (vertical direction), and the angle θ is changed in the placement plane direction. be able to. The XY stage 2 is connected to the lower part of the Z-θ stage 1 and can move the Z-θ stage 1 in the X-axis direction and the Y-axis direction. Control of each of the Z-θ stage 1 and the XY stage 2 is executed by the control circuit 5.

また、特性測定システムは、プローブカード３と、カメラ４とをＺ−θステージ１の上方に備えている。プローブカード３は図示しない手段によって固定されており、複数の半導体チップ（例えば、４×４個）の電気的特性を同時に測定するためにプローブ針３ａを有している。カメラ４はＺ−θステージ１上のダイシング後のウエハ１１の各半導体チップ１２を撮影して映像データを出力する。映像データはそれらの半導体チップ１２の位置及び傾きを検出するために用いられる。カメラ４からの映像データ出力には制御回路５が接続されている。 In addition, the characteristic measurement system includes a probe card 3 and a camera 4 above the Z-θ stage 1. The probe card 3 is fixed by means (not shown), and has a probe needle 3a for simultaneously measuring the electrical characteristics of a plurality of semiconductor chips (for example, 4 × 4). The camera 4 shoots each semiconductor chip 12 of the wafer 11 after dicing on the Z-θ stage 1 and outputs video data. The video data is used to detect the position and inclination of the semiconductor chip 12. A control circuit 5 is connected to video data output from the camera 4.

Ｚ−θステージ１内には図２に部分的に示すように複数の吸引ブロック７が配置されている。吸引ブロック７は半導体チップ１２の数だけ設けられている。吸引ブロック７各々には半導体チップ１２を負圧によってダイシングテープ１３を介して吸引する４つの吸引孔７ａが形成されている。各吸引ブロック７は図３に示すようにその４つ一組の吸引孔７ａ毎にウエア１１の半導体チップ１２と対面するような間隔で配置されている。また、吸引ブロック７は各々所定位置（例えば、中心点）を基準点としてＸＹθ軸方向に若干移動可能にされ、制御回路５の指令に応じて図示しない駆動機構によって駆動されるようにされている。 A plurality of suction blocks 7 are arranged in the Z-θ stage 1 as partially shown in FIG. As many suction blocks 7 as the number of semiconductor chips 12 are provided. Each suction block 7 is formed with four suction holes 7a for sucking the semiconductor chip 12 through the dicing tape 13 by negative pressure. As shown in FIG. 3, the suction blocks 7 are arranged at intervals so as to face the semiconductor chip 12 of the wear 11 for each set of four suction holes 7 a. Each suction block 7 is slightly movable in the XYθ axis direction with a predetermined position (for example, the center point) as a reference point, and is driven by a drive mechanism (not shown) according to a command from the control circuit 5. .

かかる構成の特性測定システムにおいては、ダイシング後のウエハ１１の複数の半導体チップ１２の電気的特性を測定するための測定動作が図４に示す手順で実行される。その測定動作では、先ず、Ｚ−θステージ１上にウエハ１１が載置される（ステップＳ１）。図５はかかる特性測定システムのＺ−θステージ１上に載置されたダイシング後のウエハ１１を示している。ウエハ１１、すなわち個片化されて得られた各半導体チップ１２がフィルム状のダイシングテープ１３に貼り付けられている。ダイシングテープ１３の周囲はリング状のフィルムフレーム１４に固定され、これによりダイシングテープ１３は個片化されたウエハ１１を貼り付けた状態（付着状態）で維持している。 In the characteristic measurement system having such a configuration, a measurement operation for measuring the electrical characteristics of the plurality of semiconductor chips 12 of the wafer 11 after dicing is executed in the procedure shown in FIG. In the measurement operation, first, the wafer 11 is placed on the Z-θ stage 1 (step S1). FIG. 5 shows the wafer 11 after dicing placed on the Z-θ stage 1 of the characteristic measurement system. Wafer 11, that is, each semiconductor chip 12 obtained by dividing into pieces, is affixed to a film-like dicing tape 13. The periphery of the dicing tape 13 is fixed to a ring-shaped film frame 14, and the dicing tape 13 is maintained in a state where the wafer 11 is attached (attached state).

次に、制御回路５はカメラ４による撮影映像を示す映像データを取り込み、映像データに応じて認識処理を行う（ステップＳ２）。Ｚ−θステージ１上のダイシング後のウエハ１１が載置された時点には各半導体チップ１２は通常、図６に示すように予め定められた位置（破線のダイシングラインで囲まれた中央位置）からずれて傾いており、整列状態（傾きなく縦横方向に等間隔で並んだ状態）ではない。認識処理においてはカメラ４から取り込んだ映像データに応じて各半導体チップ１２の位置及び傾きが検出される。 Next, the control circuit 5 takes in video data indicating the video shot by the camera 4 and performs recognition processing according to the video data (step S2). When the wafer 11 after dicing on the Z-θ stage 1 is placed, each semiconductor chip 12 is usually at a predetermined position as shown in FIG. 6 (center position surrounded by a broken dicing line). It is not aligned and it is not in an aligned state (a state where it is aligned at equal intervals in the vertical and horizontal directions without inclination). In the recognition process, the position and tilt of each semiconductor chip 12 are detected according to the video data captured from the camera 4.

制御回路５は認識処理を終了すると、図示しない負圧生成装置を駆動して吸引ブロック７の各吸引孔７ａの一端に負圧を供給させて吸引孔７ａから各半導体チップ１２をダイシングテープ１３を介して吸引させる（ステップＳ３）。この段階では各半導体チップ１２は不整列状態のままで吸引ブロック７に吸着され、駆動機構によって吸引ブロック７と共に移動可能にされる。 After completing the recognition process, the control circuit 5 drives a negative pressure generating device (not shown) to supply negative pressure to one end of each suction hole 7a of the suction block 7 so that each semiconductor chip 12 is attached to the dicing tape 13 from the suction hole 7a. (Step S3). At this stage, each semiconductor chip 12 is attracted to the suction block 7 in an unaligned state, and can be moved together with the suction block 7 by a driving mechanism.

制御回路５は電気的特性を同時に測定する対象の複数の半導体チップ１２を決定し（ステップＳ４）、その測定対象の半導体チップ１２を認識処理の結果に応じて１つずつ位置調整する（ステップＳ５）。ステップＳ５では、制御回路５は半導体チップ１２の位置及び傾きに基づいて駆動機構を駆動して測定対象の半導体チップ１２が１つずつ移動され、半導体チップ１２間の距離が等しくされることにより整列される。制御回路５はステップＳ２の認識処理で得た駆動対象の半導体チップ１２の位置及び傾きと本来の整列位置とのずれを解消するように駆動機構を駆動する。図７は測定対象の４×４個の半導体チップ１２の範囲（符号１３の範囲）が整列された状態を示している。 The control circuit 5 determines a plurality of semiconductor chips 12 whose electrical characteristics are to be measured simultaneously (step S4), and adjusts the positions of the semiconductor chips 12 to be measured one by one according to the result of the recognition process (step S5). ). In step S5, the control circuit 5 drives the driving mechanism based on the position and inclination of the semiconductor chip 12 so that the semiconductor chips 12 to be measured are moved one by one, and the distances between the semiconductor chips 12 are made equal to each other. Is done. The control circuit 5 drives the drive mechanism so as to eliminate the deviation between the position and inclination of the semiconductor chip 12 to be driven and the original alignment position obtained in the recognition process in step S2. FIG. 7 shows a state in which the range of 4 × 4 semiconductor chips 12 to be measured (range of reference numeral 13) is aligned.

測定対象の半導体チップ１２各々の位置調整が終了してそれらが整列されると、制御回路５はＺ−θステージ１及びＸ−Ｙステージ２各々を駆動して、測定対象の半導体チップ１２の電極（図示せず）をプローブカード３のプローブ針３ａに接触させる（ステップＳ６）。測定対象の半導体チップ１２各々は所望の位置で整列しているので、それらの半導体チップ１２の電極はプローブカード３のプローブ針３ａに正確に対向し、ステップＳ６では確実な電気的接続が得られる。そして、測定対象の半導体チップ１２の電気的特性の測定が実行される（ステップＳ７）。 When the position adjustment of each of the semiconductor chips 12 to be measured is completed and they are aligned, the control circuit 5 drives each of the Z-θ stage 1 and the XY stage 2 and the electrodes of the semiconductor chip 12 to be measured. (Not shown) is brought into contact with the probe needle 3a of the probe card 3 (step S6). Since each of the semiconductor chips 12 to be measured is aligned at a desired position, the electrodes of those semiconductor chips 12 are accurately opposed to the probe needle 3a of the probe card 3, and a reliable electrical connection is obtained in step S6. . And the measurement of the electrical property of the semiconductor chip 12 to be measured is executed (step S7).

電気的特性の測定が終了すると、制御回路５はＺ−θステージ１及びＸ−Ｙステージ２各々を駆動して、測定対象の半導体チップ１２の電極とプローブカード３のプローブ針３ａと離間させる（ステップＳ８）。そして、ウエハ１１に形成された全ての半導体チップ１２の電気的特性の測定が終了したか否かを判別する（ステップＳ９）。全ての半導体チップ１２の電気的特性の測定が終了していないならば、制御回路５はステップＳ４に戻って新たな測定対象の半導体チップ１２を決定して上記のステップＳ５〜Ｓ９を再度実行する。全ての半導体チップ１２の電気的特性の測定が終了したならば、負圧生成装置の駆動を停止することにより電気的特性の測定動作を終了する。 When the measurement of the electrical characteristics is completed, the control circuit 5 drives each of the Z-θ stage 1 and the XY stage 2 to separate the electrode of the semiconductor chip 12 to be measured from the probe needle 3a of the probe card 3 ( Step S8). Then, it is determined whether or not the measurement of the electrical characteristics of all the semiconductor chips 12 formed on the wafer 11 has been completed (step S9). If the measurement of the electrical characteristics of all the semiconductor chips 12 has not been completed, the control circuit 5 returns to step S4, determines a new measurement target semiconductor chip 12, and executes the above steps S5 to S9 again. . When the measurement of the electrical characteristics of all the semiconductor chips 12 is completed, the operation of measuring the electrical characteristics is terminated by stopping the driving of the negative pressure generating device.

このように第１の実施例の特性測定システムにおいては、ダイシング後であってテープ剥離前にウエハ１１の半導体チップ１２各々を個別に位置調整して整列させるので、半導体チップ１２各々の電極をプローブカード３のプローブ針３ａに適切に接触させることができる。また、隣り合う半導体チップ１２をダイシングテープ１３を介して吸引して互い密着した状態で集合させることもできるので、よりチップ間隔の調整が正確となり、それらの集合した半導体チップ１２各々の電極をプローブカード３のプローブ針３ａに適切に接触させることができる。よって、半導体チップ１２各々の電気的特性を効率よく測定することができる。 As described above, in the characteristic measurement system of the first embodiment, each of the semiconductor chips 12 on the wafer 11 is individually aligned and aligned after dicing and before the tape is peeled off. The probe needle 3a of the card 3 can be appropriately brought into contact. In addition, since adjacent semiconductor chips 12 can be attracted through the dicing tape 13 and assembled together in close contact with each other, the chip interval can be adjusted more accurately, and the electrodes of each of the assembled semiconductor chips 12 can be probed. The probe needle 3a of the card 3 can be appropriately brought into contact. Therefore, the electrical characteristics of each semiconductor chip 12 can be measured efficiently.

図８は本発明の第２の実施例として特性測定システムのＺ−θステージの内部を概略的に示している。この特性測定システムにおいては、Ｚ−θステージ１の内部には複数の吸引ブロック１７が配置されている。各吸引ブロック１７はこの実施例では２×４個の半導体チップ１２に対応しており、それらの半導体チップ１２を負圧によってダイシングテープ１３を介して吸引する複数の吸引孔１７ａが形成されているとする。Ｚ−θステージ１の内部の吸引ブロック１７の吸引孔１７ａは図９に示すように高密度で位置している。 FIG. 8 schematically shows the inside of a Z-θ stage of a characteristic measurement system as a second embodiment of the present invention. In this characteristic measurement system, a plurality of suction blocks 17 are arranged inside the Z-θ stage 1. Each suction block 17 corresponds to 2 × 4 semiconductor chips 12 in this embodiment, and a plurality of suction holes 17a for sucking those semiconductor chips 12 through the dicing tape 13 by negative pressure are formed. And The suction holes 17a of the suction block 17 inside the Z-θ stage 1 are located at a high density as shown in FIG.

その他の構成は図１に示した特性測定システムと同一であるので、同一部分については同一符号が用いられている。プローブカード３のプローブ針３ａは２×４個の半導体チップ１２の側面が互いに密着したときのチップ電極の間隔で配置されている。 Since the other configuration is the same as that of the characteristic measurement system shown in FIG. 1, the same reference numerals are used for the same parts. The probe needles 3a of the probe card 3 are arranged at intervals of chip electrodes when the side surfaces of 2 × 4 semiconductor chips 12 are in close contact with each other.

かかる図８の特性測定システムにおいては、ダイシング後のウエハ１１の複数の半導体チップ１２の電気的特性を測定するための測定動作が図１０に示す手順で実行される。この測定動作では、先ず、Ｚ−θステージ１上にウエハ１１が載置され（ステップＳ１１）、カメラ４による撮影映像を示す映像データを取り込み、映像データに応じて認識処理を行う（ステップＳ１２）。ステップＳ１１及びＳ１２は第１の実施例のステップＳ１及びＳ２と同一である。ただし、ステップＳ１２では映像データに応じて各半導体チップ１２の位置を得るだけで良い。 In the characteristic measurement system of FIG. 8, a measurement operation for measuring the electrical characteristics of the plurality of semiconductor chips 12 of the wafer 11 after dicing is performed according to the procedure shown in FIG. In this measurement operation, first, the wafer 11 is placed on the Z-θ stage 1 (step S11), video data indicating a video image taken by the camera 4 is captured, and recognition processing is performed according to the video data (step S12). . Steps S11 and S12 are the same as steps S1 and S2 of the first embodiment. However, in step S12, it is only necessary to obtain the position of each semiconductor chip 12 according to the video data.

制御回路５は認識処理を終了すると、認識処理の結果に応じて測定対象の２×４個の半導体チップ１２を決定し（ステップＳ１３）、負圧生成装置を駆動して測定対象の２×４個の半導体チップ１２に対応する範囲の吸引ブロック１７の各吸引孔１７ａの一端に負圧を供給させて吸引孔１７ａから測定対象の各半導体チップ１２をダイシングテープ１３を介して吸引させる（ステップＳ１４）。この吸引では、半導体チップ１２間の領域が吸引され、この結果、ダイシングテープ１３が吸引され、それと共に測定対象の２×４個の半導体チップ１２は図１１に示すように側面を互いに密着して１つの集合１４とされる。すなわち、測定対象の２×４個の半導体チップ１２は強制的に整列されることにより位置調整される。 After completing the recognition process, the control circuit 5 determines 2 × 4 semiconductor chips 12 to be measured according to the result of the recognition process (step S13), and drives the negative pressure generating device to 2 × 4 to be measured. A negative pressure is supplied to one end of each suction hole 17a of the suction block 17 in a range corresponding to each semiconductor chip 12, and each semiconductor chip 12 to be measured is sucked through the dicing tape 13 from the suction hole 17a (step S14). ). In this suction, the area between the semiconductor chips 12 is sucked, and as a result, the dicing tape 13 is sucked, and the 2 × 4 semiconductor chips 12 to be measured are brought into close contact with each other as shown in FIG. One set 14 is obtained. That is, the position adjustment is performed by forcibly aligning the 2 × 4 semiconductor chips 12 to be measured.

制御回路５はＺ−θステージ１及びＸ−Ｙステージ２各々を駆動して、測定対象の半導体チップ１２の電極（図示せず）をプローブカード３のプローブ針３ａに接触させる（ステップＳ１５）。測定対象の半導体チップ１２は上記のように集合して整列しているので、それらの半導体チップ１２の電極はプローブカード３のプローブ針３ａに正確に対向し、ステップＳ１５では確実な電気的接続が得られる。そして、測定対象の半導体チップ１２の電気的特性の測定が実行される（ステップＳ１６）。 The control circuit 5 drives each of the Z-θ stage 1 and the XY stage 2 to bring an electrode (not shown) of the semiconductor chip 12 to be measured into contact with the probe needle 3a of the probe card 3 (step S15). Since the semiconductor chips 12 to be measured are gathered and aligned as described above, the electrodes of these semiconductor chips 12 are accurately opposed to the probe needles 3a of the probe card 3, and reliable electrical connection is made in step S15. can get. And the measurement of the electrical property of the semiconductor chip 12 to be measured is executed (step S16).

電気的特性の測定が終了すると、制御回路５はＺ−θステージ１及びＸ−Ｙステージ２各々を駆動して、測定対象の半導体チップ１２の電極とプローブカード３のプローブ針３ａと離間させ（ステップＳ１７）、負圧生成装置の駆動を停止させることにより測定対象の半導体チップ１２に対応する吸引ブロック１７への負圧の供給を停止させる（ステップＳ１８）。そして、ウエハ１１に形成された全ての半導体チップ１２の電気的特性の測定が終了したか否かを判別する（ステップＳ１９）。全ての半導体チップ１２の電気的特性の測定が終了していないならば、制御回路５はステップＳ１３に戻って新たな測定対象の半導体チップ１２を決定して上記のステップＳ１４〜Ｓ１９を再度実行する。全ての半導体チップ１２の電気的特性の測定が終了したならば、電気的特性の測定動作を終了する。 When the measurement of the electrical characteristics is completed, the control circuit 5 drives each of the Z-θ stage 1 and the XY stage 2 to separate the electrode of the semiconductor chip 12 to be measured from the probe needle 3a of the probe card 3 ( In step S17), the supply of the negative pressure to the suction block 17 corresponding to the semiconductor chip 12 to be measured is stopped by stopping the driving of the negative pressure generating device (step S18). Then, it is determined whether or not the measurement of the electrical characteristics of all the semiconductor chips 12 formed on the wafer 11 has been completed (step S19). If the measurement of the electrical characteristics of all the semiconductor chips 12 has not been completed, the control circuit 5 returns to step S13, determines a new semiconductor chip 12 to be measured, and executes the above steps S14 to S19 again. . When the measurement of the electrical characteristics of all the semiconductor chips 12 is completed, the measurement operation of the electrical characteristics is terminated.

このように第２の実施例の特性測定システムにおいては、ダイシング後であってテープ剥離前にウエハ１１の一部の隣り合う半導体チップ１２をダイシングテープ１３を介して吸引して互い密着した状態で集合させるので、よりチップ間隔の調整が正確となり、それらの集合した半導体チップ１２各々の電極をプローブカード３のプローブ針３ａに適切に接触させることができる。よって、半導体チップ１２各々の電気的特性を効率よく測定することができる。 As described above, in the characteristic measurement system of the second embodiment, a part of the semiconductor chips 12 adjacent to the wafer 11 are sucked through the dicing tape 13 and are in close contact with each other after dicing and before peeling the tape. As a result of the assembly, the adjustment of the chip interval becomes more accurate, and the electrodes of each of the assembled semiconductor chips 12 can be appropriately brought into contact with the probe needle 3a of the probe card 3. Therefore, the electrical characteristics of each semiconductor chip 12 can be measured efficiently.

図１２は本発明の第３の実施例として特性測定システムのＺ−θステージの内部を概略的に示している。Ｚ−θステージ１内には台座２１と吸引ブロック２２が配置されている。台座２１は図１３に示すように格子状で平面構造のベース部２１ａと、ベース部２１から垂直に突起した複数の突起部２１ｂとからなる。ベース部２１ａはダイシングラインに沿って形成されているので、ベース部２１ａ内に四角形の空間部２１ｃを作り出している。その各空間部２１ｃは半導体チップ１２の外形と一致する。突起部２１ｂは針状であり、等間隔で形成されており、その突起部２１ｂの長さは半導体チップ１２の高さ以下である。また、針状の突起部２１ｂは先端に向かって細くなっている。 FIG. 12 schematically shows the inside of a Z-θ stage of a characteristic measurement system as a third embodiment of the present invention. A pedestal 21 and a suction block 22 are arranged in the Z-θ stage 1. As shown in FIG. 13, the pedestal 21 includes a base portion 21 a having a lattice shape and a planar structure, and a plurality of protrusion portions 21 b protruding vertically from the base portion 21. Since the base portion 21a is formed along the dicing line, a square space portion 21c is created in the base portion 21a. Each space portion 21 c matches the outer shape of the semiconductor chip 12. The protrusions 21 b are needle-like and are formed at equal intervals, and the length of the protrusions 21 b is equal to or less than the height of the semiconductor chip 12. Further, the needle-like protrusion 21b is narrowed toward the tip.

吸引ブロック２２は台座２１の底部、すなわちベース部２１ａに結合している。吸引ブロック２２は半導体チップ１２を負圧によってダイシングテープ１３及びベース部２１ａを介して吸引する複数の吸引孔２２ａが形成されている。 The suction block 22 is coupled to the bottom of the base 21, that is, the base portion 21a. The suction block 22 is formed with a plurality of suction holes 22a for sucking the semiconductor chip 12 through the dicing tape 13 and the base portion 21a by negative pressure.

台座２１と吸引ブロック２２とは駆動機構（図示せず）によって共に上下方向に移動可能にされている。 The pedestal 21 and the suction block 22 are both movable in the vertical direction by a drive mechanism (not shown).

その他の構成は図１に示した特性測定システムと同一であるので、同一部分については同一符号が用いられている。 Since the other configuration is the same as that of the characteristic measurement system shown in FIG. 1, the same reference numerals are used for the same parts.

かかる図１２の特性測定システムにおいては、ダイシング後のウエハ１１の複数の半導体チップ１２の電気的特性を測定するための測定動作が図１４に示す手順で実行される。この測定動作では、先ず、Ｚ−θステージ１上にウエハ１１が載置され（ステップＳ２１）、カメラ４による撮影映像を示す映像データを取り込み、映像データに応じて認識処理を行う（ステップＳ２２）。ステップＳ２１及びＳ２２は第１の実施例のステップＳ１及びＳ２と同一である。ただし、ステップＳ２２ではステップＳ１２と同様に映像データに応じて各半導体チップ１２の位置を得るだけで良い。 In the characteristic measurement system of FIG. 12, a measurement operation for measuring the electrical characteristics of the plurality of semiconductor chips 12 of the wafer 11 after dicing is performed according to the procedure shown in FIG. In this measurement operation, first, the wafer 11 is placed on the Z-θ stage 1 (step S21), video data indicating a video image taken by the camera 4 is captured, and recognition processing is performed according to the video data (step S22). . Steps S21 and S22 are the same as steps S1 and S2 of the first embodiment. However, in step S22, it is only necessary to obtain the position of each semiconductor chip 12 according to the video data as in step S12.

制御回路５は認識処理を終了すると、駆動機構を駆動して台座２１と吸引ブロック２２とを上方に所定の距離だけ移動させる（ステップＳ２３）。この移動により台座２１の突起部２１ｂが半導体チップ１２間でダイシングテープ１３を僅かに押し上げる。そして、制御回路５は図示しない負圧生成装置を駆動して吸引ブロック２２に負圧を供給させて吸引孔２２ａから各半導体チップ１２をダイシングテープ１３を介して吸引させる（ステップＳ２４）。こうすることにより、各半導体チップ１２はダイシングテープ１３を介して吸引ブロック２２に吸着される。このとき、隣接する各半導体チップ１２の間に位置したダイシングテープ１３は、針状の突起部２１ｂによって押し上げられ、また、部分的にはその突起部２１ｂの針がダイシングテープ１３を突き抜けるため、各半導体チップ１２は上記の空間部２１ｃの部分に図１５に示すように位置されて整列状態が得られる。 After completing the recognition process, the control circuit 5 drives the drive mechanism to move the base 21 and the suction block 22 upward by a predetermined distance (step S23). By this movement, the protrusion 21 b of the base 21 slightly pushes up the dicing tape 13 between the semiconductor chips 12. Then, the control circuit 5 drives a negative pressure generating device (not shown) to supply negative pressure to the suction block 22 and suck each semiconductor chip 12 through the dicing tape 13 from the suction hole 22a (step S24). In this way, each semiconductor chip 12 is attracted to the suction block 22 via the dicing tape 13. At this time, the dicing tape 13 positioned between the adjacent semiconductor chips 12 is pushed up by the needle-like protrusion 21b, and partly the needle of the protrusion 21b penetrates the dicing tape 13, The semiconductor chip 12 is positioned in the space portion 21c as shown in FIG. 15 to obtain an aligned state.

制御回路５は電気的特性を同時に測定する対象の所定数の半導体チップ１２を決定し（ステップＳ２５）、Ｚ−θステージ１及びＸ−Ｙステージ２各々を駆動して、測定対象の半導体チップ１２の電極（図示せず）をプローブカード３のプローブ針３ａに接触させる（ステップＳ２６）。測定対象の半導体チップ１２各々は所望の位置で整列しているので、それらの半導体チップ１２の電極はプローブカード３のプローブ針３ａに正確に対向し、ステップＳ２６では確実な電気的接続が得られる。そして、測定対象の半導体チップ１２の電気的特性の測定が実行される（ステップＳ２７）。 The control circuit 5 determines a predetermined number of semiconductor chips 12 whose electrical characteristics are to be measured simultaneously (step S25), and drives each of the Z-θ stage 1 and the XY stage 2 to measure the semiconductor chips 12 to be measured. The electrode (not shown) is brought into contact with the probe needle 3a of the probe card 3 (step S26). Since each of the semiconductor chips 12 to be measured is aligned at a desired position, the electrodes of those semiconductor chips 12 are accurately opposed to the probe needles 3a of the probe card 3, and a reliable electrical connection is obtained in step S26. . Then, measurement of the electrical characteristics of the semiconductor chip 12 to be measured is executed (step S27).

電気的特性の測定が終了すると、制御回路５はＺ−θステージ１及びＸ−Ｙステージ２各々を駆動して、測定対象の半導体チップ１２の電極とプローブカード３のプローブ針３ａと離間させる（ステップＳ２８）。そして、ウエハ１１に形成された全ての半導体チップ１２の電気的特性の測定が終了したか否かを判別する（ステップＳ２９）。全ての半導体チップ１２の電気的特性の測定が終了していないならば、制御回路５はステップＳ２５に戻って新たな測定対象の半導体チップ１２を決定して上記のステップＳ２６〜Ｓ２９を再度実行する。全ての半導体チップ１２の電気的特性の測定が終了したならば、負圧生成装置の駆動を停止すると共に台座２１と吸引ブロック２２とを元の位置に戻すように駆動機構を駆動し（ステップＳ３０）、これにより電気的特性の測定動作を終了する。 When the measurement of the electrical characteristics is completed, the control circuit 5 drives each of the Z-θ stage 1 and the XY stage 2 to separate the electrode of the semiconductor chip 12 to be measured from the probe needle 3a of the probe card 3 ( Step S28). Then, it is determined whether or not the measurement of the electrical characteristics of all the semiconductor chips 12 formed on the wafer 11 has been completed (step S29). If the measurement of the electrical characteristics of all the semiconductor chips 12 has not been completed, the control circuit 5 returns to step S25, determines a new measurement target semiconductor chip 12, and executes the above steps S26 to S29 again. . When the measurement of the electrical characteristics of all the semiconductor chips 12 is completed, the drive of the negative pressure generating device is stopped and the drive mechanism is driven so that the base 21 and the suction block 22 are returned to their original positions (step S30). This completes the measurement operation of the electrical characteristics.

このように図１２の実施例の特性測定システムにおいては、ダイシング後であってテープ剥離前にウエハ１１の各半導体チップ１２を台座２１の突起部２１ｂがガイドとなって所望の位置に配置させることにより整列させるので、半導体チップ１２各々の電極をプローブカード３のプローブ針３ａに適切に接触させることができる。よって、半導体チップ１２各々の電気的特性を効率よく測定することができる。 As described above, in the characteristic measurement system of the embodiment of FIG. 12, each semiconductor chip 12 of the wafer 11 is placed at a desired position after dicing and before the tape is peeled, with the protruding portion 21b of the base 21 serving as a guide. Therefore, the electrodes of each semiconductor chip 12 can be appropriately brought into contact with the probe needle 3a of the probe card 3. Therefore, the electrical characteristics of each semiconductor chip 12 can be measured efficiently.

なお、かかる図１２の台座２１の突起部２１ｂは針状になっているが、壁板状であっても良い。壁板状の場合には半導体チップ１２の周囲を囲むように連続的であっても良いし、断続的であっても良い。針状の突起部２１ｂの場合には吸引時に突起部がダイシングテープ１３を突き抜け、それ故、壁板状の場合に比してダイシングテープ１３を引っ張ることが少ないので、半導体チップ１２の整列をより適切に行うことができる。 In addition, although the projection part 21b of the base 21 of this FIG. 12 is needle shape, a wall-plate shape may be sufficient. In the case of a wall plate shape, it may be continuous so as to surround the periphery of the semiconductor chip 12, or may be intermittent. In the case of the needle-like protrusion 21b, the protrusion penetrates the dicing tape 13 at the time of suction, and therefore, the dicing tape 13 is less pulled than in the case of the wall plate shape. Can be done appropriately.

また、第３の実施例においては全ての半導体チップ１２の配置間隔を調整しているが、一度にプローブ針３ａで接触して電気的特性を測定し得る２つ以上の半導体チップ１２の部分だけに台座２１を作用させて配置間隔を調整しても良い。 In the third embodiment, the arrangement intervals of all the semiconductor chips 12 are adjusted, but only two or more portions of the semiconductor chips 12 that can be measured by contacting with the probe needle 3a at a time. The arrangement interval may be adjusted by causing the pedestal 21 to act.

１Ｚ−θステージ
２Ｘ−Ｙステージ
３プローブカード
４カメラ
５制御回路
１１ウエハ
１４フィルムフレーム 1 Z-θ stage 2 XY stage 3 Probe card 4 Camera 5 Control circuit 11 Wafer 14 Film frame

Claims

A characteristic of measuring the electrical characteristics of a plurality of semiconductor chips cut out by dividing a wafer having a dicing tape attached to the front surface from the back side in a state where the plurality of semiconductor chips are attached to the dicing tape. A measuring system,
An arrangement interval adjusting means for adjusting an arrangement interval between two or more adjacent semiconductor chips among the plurality of semiconductor chips via the dicing tape;
A semiconductor chip characteristic measuring system comprising: a measuring unit that simultaneously measures electrical characteristics of the two or more semiconductor chips with the arrangement interval adjusted.

Recognizing means for recognizing the arrangement of each of the plurality of semiconductor chips;
The characteristic measurement system according to claim 1, wherein the adjustment of the arrangement interval between the two or more semiconductor chips is performed according to the arrangement of the plurality of semiconductor chips recognized by the recognition unit.

The arrangement interval adjusting means includes a plurality of suction means capable of individually sucking each of the plurality of semiconductor chips via the dicing tape and capable of being individually driven,
The characteristic measurement system according to claim 1 or 2, wherein the arrangement interval of each of the two or more semiconductor chips is adjusted by driving the suction means.

The arrangement interval adjusting means includes suction means provided between the plurality of semiconductor chips adjacent to each other,
The adjustment of the arrangement interval of each of the two or more semiconductor chips is performed by sucking the dicing tape disposed between the two or more semiconductor chips adjacent to each other by the suction means. The characteristic measuring system according to claim 1 or 2.

The arrangement interval adjusting means includes a suction means for sucking the plurality of semiconductor chips, and a protrusion provided between the plurality of semiconductor chips adjacent to each other.
The arrangement interval of each of the two or more semiconductor chips is adjusted by sucking the two or more semiconductor chips by the suction means and using the protrusions to place the dicing tape positioned between the two or more adjacent semiconductor chips. 3. The characteristic measuring system according to claim 1, wherein the characteristic measuring system is pushed up.

Wafer singulation step of separating a wafer with a dicing tape attached to the front surface from the back surface side and cutting out a plurality of semiconductor chips attached to the dicing tape;
An arrangement interval adjusting step of adjusting an arrangement interval of at least two of the plurality of semiconductor chips adjacent to each other from the back side of the wafer via the dicing tape;
An electrical characteristic measuring step of simultaneously measuring electrical characteristics of the two or more semiconductor chips, the arrangement interval of which is adjusted, using an integrally formed measuring means. A method for measuring electrical characteristics of a chip.

In the arrangement interval adjusting step, each of the two or more semiconductor chips adjacent to each other is individually sucked through the dicing tape, and the suction means is driven using a plurality of suction means capable of being individually driven. The electrical characteristic measuring method according to claim 6, wherein an arrangement interval of each of the two or more semiconductor chips is adjusted.

In the arrangement interval adjusting step, the dicing tape arranged between the two or more semiconductor chips adjacent to each other is sucked by the suction means provided between the plurality of semiconductor chips adjacent to each other. 8. The electrical characteristic measuring method according to claim 6, wherein the arrangement interval of each of the semiconductor chips is adjusted.

9. The electrical characteristic measuring method according to claim 7, wherein the adjustment of the arrangement interval of the plurality of semiconductor chips is performed by bringing the two or more adjacent semiconductor chips into close contact with each other.

In the arrangement interval adjusting step, the two or more semiconductors are sucked by the sucking unit using a sucking unit that sucks the plurality of semiconductor chips and a protrusion provided between the plurality of adjacent semiconductor chips. The arrangement interval of each of the two or more semiconductor chips is adjusted by sucking the chips and pushing up the dicing tape positioned between the two or more adjacent semiconductor chips by the protrusions. Item 7. The electrical property measuring method according to Item 6.