JP2012114535A - 半導体装置及びこれを用いた電子機器 - Google Patents

Abstract

【課題】電源電圧のばらつきに依ることなく、入力信号を適切に電力増幅して出力信号を生成することが可能な半導体装置、及び、これを用いた電子機器を提供する。
【解決手段】半導体装置１００は、ＶＤＤとＧＮＤとの間でパルス駆動される入力信号Ｓｉｎを増幅し、ＶＣＣ（＞ＶＤＤ）とＧＮＤとの間でパルス駆動される出力信号Ｓｏｕｔを生成するドライバＺ２０と、ＶＣＣからＶＤＤを生成するＶＤＤ生成部Ｚ３０と、を有するものであって、ドライバＺ２０は、ＶＤＤの入力を受けて動作し出力信号Ｓｏｕｔの帰還経路となる１次積分器（ＡＭＰ、Ｒ１、Ｒ２、Ｃ１）を含み、ＶＤＤ生成部Ｚ３０は、ＶＣＣを分圧してＶＤＤを生成する分圧器（Ｒ３、Ｒ４）を含む。
【選択図】図３４

Description

本発明は、入力信号を電力増幅して出力信号を生成する半導体装置、及び、これを用いた電子機器に関するものである。

従来より、入力信号を電力増幅して出力信号を生成する半導体装置（例えば、液晶テレビ、プラズマテレビ、ホームオーディオ、デスクトップＰＣ、アミューズメント機器、電子機器などに搭載されるデジタルスピーカアンプＬＳＩ）が種々提案されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

米国特許第７，２６２，６５８号明細書

しかしながら、上記従来の半導体装置には、種々検討すべき課題（異常発生原因の事後解析や電源電圧のばらつき対策など）が存在していた。

本発明は、本願の発明者によって見い出された上記の課題に鑑み、電源電圧のばらつきに依ることなく、入力信号を適切に電力増幅して出力信号を生成することが可能な半導体装置、及び、これを用いた電子機器を提供することを目的とする。

上記の目的を達成するために、本発明に係る半導体装置は、第１電圧と基準電圧との間でパルス駆動される入力信号を増幅し、前記第１電圧よりも高い第２電圧と前記基準電圧との間でパルス駆動される出力信号を生成するドライバと、前記第２電圧から前記第１電圧を生成する第１電圧生成部と、を有する半導体装置であって、前記ドライバは、前記第１電圧の入力を受けて動作し前記出力信号の帰還経路となる１次積分器を含み、前記第１電圧生成部は、前記第２電圧を分圧して前記第１電圧を生成する分圧器を含む構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記１次積分器は、前記第１電圧の入力を受けて動作するオペアンプと、前記入力信号の印加端と前記オペアンプの入力端との間に接続された第１抵抗と、前記出力信号の印加端と前記オペアンプの入力端との間に接続された第２抵抗と、前記オペアンプの入力端と出力端との間に接続された第１コンデンサと、を有する構成（第２の構成）にするとよい。

また、上記第２の構成から成る半導体装置において、前記分圧器は、前記基準電圧の印加端と前記第１電圧の出力端との間に接続された第３抵抗と、前記第２電圧の印加端と前記第１電圧の出力端との間に接続された第４抵抗と、を有する構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、前記第１抵抗、前記第２抵抗、前記第３抵抗、及び、前記第４抵抗の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３、及び、Ｒ４とした場合、Ｒ１／Ｒ２＝Ｒ３／（Ｒ３＋Ｒ４）という関係が成立する構成（第４の構成）にするとよい。

また、上記第４の構成から成る半導体装置において、前記第１電圧生成部は、前記基準電圧の印加端と前記第１電圧の出力端の間に接続された第２コンデンサを有する構成（第５の構成）にするとよい。

また、上記第４または第５の構成から成る半導体装置において、少なくとも、前記第１抵抗と前記第３抵抗は、それぞれ、所定の制御信号に応じて抵抗値を調整することが可能な可変抵抗である構成（第６の構成）にするとよい。

また、上記第６の構成から成る半導体装置は、前記第１電圧をモニタして減電圧保護動作を行う保護機能部を有する構成（第７の構成）にするとよい。

また、上記第１〜第７いずれかの構成から成る半導体装置は、音声信号に所定の信号処理を施して前記入力信号を生成し、これを前記ドライバに出力する音声信号処理部を有する構成（第８の構成）にするとよい。

また、本発明に係る電子機器は、上記した第１〜第８いずれかの構成から成る半導体装置と、前記半導体装置に前記音声信号を供給する音源と、前記半導体装置から前記出力信号が供給されるスピーカと、を有する構成（第９の構成）とされている。

本発明に係る半導体装置、及び、これを用いた電子機器であれば、電源電圧のばらつきに依ることなく、入力信号を適切に電力増幅して出力信号を生成することが可能となる。

本発明に係る半導体装置の一構成例（端子配置を含む）を示すブロック図 ＲＳＴＸ端子及びＭＵＴＥＸ端子の設定内容とデジタル部の状態及びスピーカ出力の状態との相関図 オーディオＤＳＰ１０５の一構成例を示すブロック図 Ｉ^２Ｃバス制御におけるスレーブモードのフォーマットを示す模式図 データ信号ＳＤＡとクロック信号ＳＣＬの一例を示すタイミングチャート データ書込時における基本的なフォーマットを示す模式図 データ書込時におけるオートインクリメント方式フォーマットを示す模式図 データ読出時における基本的なフォーマットを示す模式図 Ｉ^２Ｓ方式の入力フォーマットを示すタイミングチャート 左詰め方式の入力フォーマットを示すタイミングチャート 右詰め方式の入力フォーマットを示すタイミングチャート 右詰め方式（４８ｆｓ）の入力フォーマットを示すタイミングチャート 電源立ち上げシーケンスを説明するためのタイミングチャート 電源立ち下げシーケンスを説明するためのタイミングチャート 半導体装置１００に搭載された各種保護機能の一覧表 ＥＲＲＯＲ出力の第１設定例（出力ショート保護のみをモニタする設定）を示す出力波形図 ＥＲＲＯＲ出力の第２設定例（各保護状態を自動的に切り替えてモニタする設定）を示す出力波形図 出力ショート保護（天絡保護）の一例を示すタイミングチャート 出力ショート保護（地絡保護）の一例を示すタイミングチャート スピーカへの直流電圧印加保護の一例を示すタイミングチャート 高温ワーニングの一例を示すタイミングチャート 高温保護の一例を示すタイミングチャート 減電圧保護の一例を示すタイミングチャート ゲイン設定と閾値電圧Ｖｄｅｔ、Ｖｒｅｌとの相関関係を示す一覧表 過電圧保護の一例を示すタイミングチャート クロック停止保護の一例を示すタイミングチャート 半導体装置１００を用いた応用回路例（ステレオＢＴＬ出力）を示す図 半導体装置１００を用いた応用回路例（モノラルＢＴＬ出力）を示す図 出力フィルタの一構成例を示す図 フィルタ定数の第１例（ｆｃ＝３０ｋＨｚ）を示す一覧表 フィルタ定数の第２例（ｆｃ＝４０ｋＨｚ）を示す一覧表 エラー検出部と保護機能部の連携動作を説明するためのブロック図 ドライバの第１構成例を示す模式図 ドライバの第２構成例を示す模式図 積分出力電圧Ｖａの第１例（理想状態）を示す波形図 積分出力電圧Ｖａの第２例（誤パルス発生状態）を示す波形図 積分出力電圧Ｖａの第３例（パルス抜け発生状態）を示す波形図 ＶＣＣ変動とＴＨＤ＋Ｎとの関係を示す図 ゲインとＶＣＣ変動幅との関係を示す図 ゲインとＵＶＬＯ検出電圧／解除電圧との関係を示す図

（ブロック図）
図１は、本発明に係る半導体装置の一構成例（端子配置を含む）を示すブロック図である。本構成例の半導体装置１００は、回路ブロック的に見ると、Ｉ^２Ｃインタフェイス部１０１と、コントロールインタフェイス部１０２と、Ｉ^２Ｓインタフェイス部１０３と、サンプリングレートコンバータ１０４（以下、ＳＲＣ［Sampling Rate Convereter］１０４と略称する）と、オーディオＤＳＰ［Digital Sound Processor］１０５と、８倍オーバーサンプリング部１０６と、２チャンネルΔΣモジュレータ１０７と、クロックジェネレータ１０８と、ＰＬＬ［Phase Locked-Loop］部１０９と、エラー検出部１１０と、第１チャンネル用プラス側ドライバ１１１と、第１チャンネル用マイナス側ドライバ１１２と、第２チャンネル用プラス側ドライバ１１３と、第２チャンネル用マイナス側ドライバ１１４と、保護機能部１１５と、を有する。また、半導体装置１００は、外部との電気的な接続を確立する手段として４８本の外部端子（１ピン〜４８ピン）を有する。

なお、上記回路ブロックのうち、符号１０１〜１１０が付された回路ブロック（対応するピン番号で言えば、１ピン〜１５ピン、及び、４５ピン〜４８ピン）については、第１の半導体チップ（ＤＳＰチップ）として形成されている。また、符号１１１〜１１５が付された回路ブロック（対応するピン番号で言えば、１６ピン〜４４ピン）については、第２の半導体チップ（パワーステージチップ）として形成されている。すなわち、半導体装置１００は、２つの半導体チップが単一のパッケージ内に搭載されたマルチチップ構成の半導体装置である。
（概要）
半導体装置１００は、薄型テレビなどの省スペース・省エネルギー用途向けに開発された１５Ｗ＋１５ＷのオーディオＤＳＰ搭載フルデジタルスピーカアンプである。最先端のＢＣＤ［Bipolar, CMOS and DMOS］プロセス技術を採用し、出力パワー段のオン抵抗や配線抵抗による内部損失を極限まで排除し、高効率９０％（１０Ｗ＋１０Ｗ出力、８Ω負荷時）を実現している。さらに、小型裏面放熱タイプのパワーパッケージを採用し、低消費電力・低発熱のため、総合３０Ｗ出力まで出力可能である。高性能ＤＳＰの搭載により、音声系システムの大幅な小型化・薄型化と、高機能・高音質再生の両方のニーズに応えることが可能である。

（特長）
第１の特長は、ＴＶ用途の音声信号処理に最適なＤＳＰを搭載している点である。第２の特長は、デジタル音声入力を１系統装備（Ｉ^２Ｓ／左詰め／右詰めフォーマット、ＬＲＣＬＫ：３２ｋＨｚ／４４．１ｋＨｚ／４８ｋＨｚ、ＢＣＬＫ：４８ｆｓ／６４ｆｓ、ＳＤＡＴＡ：１６／２０／２４ｂｉｔ）している点である。第３の特長は、広い電源電圧範囲において動作可能（Ｖｃｃ＝９〜１８Ｖ）な点である。第４の特長は、１５Ｗ＋１５Ｗ（Ｖｃｃ＝１５Ｖ、ＲＬ＝８Ω）のステレオ出力及び３０Ｗ（Ｖｃｃ＝１５Ｖ、ＲＬ＝４Ω）のモノラル出力が可能な点である。第５の特長は、高効率、低発熱によりシステムの小型化・薄型化・省電力化に貢献し得る点である。第６の特長は、電源オン／オフ時のポップ音を防止し、さらに高品位なソフトミュート機能を内蔵している点である。第７の特長は、各種保護機能内蔵の高信頼性デザイン（高温保護、高温ワーニング、過電圧保護、減電圧保護、スピーカへの直流電圧印加保護、出力ショート保護、クロック停止保護）を採用している点である。

（用途）
半導体装置１００の用途としては、液晶テレビ、プラズマテレビ、ホームオーディオ、デスクトップＰＣ、アミューズメント機器、電子楽器などを挙げることができる。

（端子機能説明）
１ピン（ＡＤＤＲ）は、Ｉ^２Ｃバススレーブアドレス端子（端子電圧：０Ｖ）である。２ピン（ＳＤＡＴＡ）、３ピン（ＬＲＣＫ）、及び、４ピン（ＢＣＬＫ）は、いずれも、デジタルオーディオ信号入力端子（端子電圧：３．３Ｖ）である。５ピン（ＤＧＮＤ）はデジタルＩ／Ｏ用ＧＮＤ端子（端子電圧：０Ｖ）である。６ピン（ＸＩ）は、クリスタル入力端子である。７ピン（ＸＯ）は、クリスタル出力端子である。８ピン（ＶＳＳ）は、アナログ信号系ＧＮＤ端子（端子電圧：０Ｖ）である。９ピン（ＰＬＬ）は、ＰＬＬ用フィルタ端子（端子電圧：１Ｖ）である。１０ピン（ＤＶＤＤ）は、デジタルＩ／Ｏ用電源端子（端子電圧：３．３Ｖ）である。１１ピン（ＴＥＳＴ２）は、テスト用端子であり、８ピン（ＶＳＳ）に接続される。１２ピン（ＲＥＧ１５）は、デジタル回路用内部電源端子（端子電圧：１．５Ｖ）である。

１３ピン（ＭＯＮＩ１）及び１４ピン（ＭＯＮＩ２）は、いずれも、エラーフラグのモニター端子であり、１３ピン（ＭＯＮＩ１）が５ピン（ＤＧＮＤ）に接続され、１４ピン（ＭＯＮＩ２）が１６ピン（ＥＲＲＯＲ）に接続される。１５ピン（ＴＥＳＴ１）は、テスト用端子であり、８ピン（ＶＳＳ）に接続される。１６ピン（ＥＲＲＯＲ）は、エラーフラグ端子（Ｈ：通常時、Ｌ：エラー時、端子電圧：３．３Ｖ）であり、１４ピン（ＭＯＮＩ２）に接続される。１７ピン（ＲＥＧ５）は、パワーステージ用内部電源端子（端子電圧：５Ｖ）であり、コンデンサが接続される。１８ピン（ＳＴ＿ＭＯＮＯ）は、スピーカ出力モード設定端子（Ｈ：モノラルモード（パラレルＢＴＬ［Bridged Trans-Less］出力）、Ｌ：ステレオモード（ステレオＢＴＬ出力）、端子電圧：０Ｖ）である。１９ピン（ＶＣＣＡ）は、アナログ信号系電源端子（端子電圧：ＶＣＣ）である。２０ピン及び２１ピン（ＶＣＣＰ２）はいずれも、第２チャンネル用パワーステージ系電源端子（端子電圧：ＶＣＣ）である。２２ピン及び２３ピン（ＧＮＤＰ２）は、いずれも、第２チャンネル用パワーステージ系ＧＮＤ端子（端子電圧：０Ｖ）である。２４ピン（ＢＳＰ２Ｐ）は第２チャンネル用プラス側ブートストラップ端子であり、コンデンサが接続される。

２５ピン及び２６ピン（ＯＵＴ２Ｐ）は、いずれも第２チャンネル用プラス側パワーステージ出力端子（端子電圧：ＶＣＣ〜０Ｖ）であり、出力ＬＰＦ［Low Pass Filter］が接続される。２７ピン及び２８ピン（ＯＵＴ２Ｎ）は、いずれも第２チャンネル用マイナス側パワーステージ出力端子（端子電圧：ＶＣＣ〜０Ｖ）であり、出力ＬＰＦが接続される。２９ピン（ＢＳＰ２Ｎ）は、第２チャンネル用マイナス側ブートストラップ端子であり、コンデンサが接続される。３０ピン（Ｎ．Ｃ．）は、Ｎ．Ｃ．［No Connection］端子である。３１ピン（ＲＥＧ＿Ｇ）は、ゲートドライバ用内部電源端子（端子電圧：５．５Ｖ）であり、コンデンサが接続される。３２ピン（ＢＳＰ１Ｎ）は、第１チャンネル用マイナス側ブートストラップ端子であり、コンデンサが接続される。３３ピン及び３４ピン（ＯＵＴ１Ｎ）は、いずれも第１チャンネル用マイナス側パワーステージ出力端子（端子電圧：ＶＣＣ〜０Ｖ）であり、出力ＬＰＦが接続される。３５ピン及び３６ピン（ＯＵＴ１Ｐ）は、いずれも第１チャンネル用プラス側パワーステージ出力端子（端子電圧：ＶＣＣ〜０Ｖ）であり、出力ＬＰＦが接続される。

３７ピン（ＢＳＰ１Ｐ）は、第１チャンネル用プラス側ブートストラップ端子であり、コンデンサが接続される。３８ピン及び３９ピン（ＧＮＤＰ１）は、いずれも、第１チャンネル用パワーステージ系ＧＮＤ端子（端子電圧：０Ｖ）である。４０ピン及び４１ピン（ＶＣＣＰ１）は、いずれも第１チャンネル用パワーステージ系電源端子（端子電圧：ＶＣＣ）である。４２ピン（ＦＩＬＢＩＡＳ）は、パワーステージ用基準端子（端子電圧：３．５Ｖ〜５Ｖ）であり、コンデンサが接続される。４３ピン（ＦＩＬＰ）は、パワーステージ用基準端子であり、コンデンサが接続される。４４ピン（ＧＮＤＡ）は、アナログ信号系ＧＮＤ端子端子（端子電圧：０Ｖ）である。４５ピン（ＲＳＴＸ）は内部ロジック回路用リセット端子（Ｈ：リセットオフ、Ｌ：リセットオン、端子電圧：０Ｖ）である。４６ピン（ＭＵＴＥＸ）は、スピーカ出力ミュート制御端子（Ｈ：ミュートオフ、Ｌ：ミュートオン、端子電圧：０Ｖ）である。図２は、ＲＳＴＸ端子及びＭＵＴＥＸ端子の設定内容とデジタル部の状態及びスピーカ出力の状態との相関図である。４７ピン（ＳＣＬ）は、Ｉ^２Ｃ転送クロック入力端子である。４８ピン（ＳＤＡ）は、Ｉ^２Ｃデータ入出力端子である。

（オーディオＤＳＰ）
図３は、オーディオＤＳＰ１０５の一構成例を示すブロック図である。本構成例のオーディオＤＳＰ１０５は、プリスケーラＡ１と、チャンネルミキサＡ２と、２バンドＤＲＣ部［Dynamic Range Compression］Ａ３と、第１スケーラＡ４と、疑似低音部Ａ５と、ＨＰＦ部［High Pass Filter］Ａ６と、バス／トレブル調整部Ａ７と、サラウンド調整部Ａ８と、７バンドパラメトリックイコライザＡ９と、ボリウム／バランス調整部Ａ１０と、第２スケーラＡ１１と、２バンドＤＲＣ部Ａ１２と、ポストスケーラＡ１３とを有する。

プリスケーラＡ１は、＋２４〜−１０３ｄＢ（０．５ｄＢステップ）、−∞ｄＢ＜デフォルト０ｄＢ＞の範囲で設定することが可能である。なお、プリスケーラＡ１は、Ｌｃｈ／Ｒｃｈを同時制御することが可能である。

チャンネルミキサＡ２は、Ｌｃｈ信号として、ミュート、Ｌｃｈ（デフォルト）、Ｒｃｈ、及び、（Ｌ＋Ｒ）／２を設定することが可能である。また、チャンネルミキサＡ２はＲｃｈ信号として、ミュート、Ｌｃｈ、Ｒｃｈ（デフォルト）、及び、（Ｌ＋Ｒ）／２を設定することが可能である。また、チャンネルミキサＡ２は、位相反転機能を具備しており、Ｌｃｈ／Ｒｃｈを独立制御で位相反転することが可能である。

２バンドＤＲＣ部Ａ３は、ノンクリップ出力を可能とする。また、２バンドＤＲＣ部Ａ３は、Ｌｃｈ／Ｒｃｈの同時制御が可能であり、かつ、低域と高域を独立制御することが可能である。低域と高域のクロスオーバーポイントは２２０Ｈｚ〜２２００Ｈｚ（８ステップ）であり、ソフト遷移機能はない。アタック時間は１ｍｓ〜４０ｍｓ（８ステップ）であり、リカバリ時間は０．２５ｓ〜１０ｓ（１６ステップ）である。また、コンプレッションレベルは、＋１２ｄＢ〜−１９．５ｄＢ（０．５ｄＢステップ）である。

第１スケーラＡ４は、２バンドＤＲＣ部Ａ３から入力される信号を適切にスケーリングして疑似低音部Ａ５に出力する。

疑似低音部Ａ５は、元の低音から２倍音と３倍音を作り、疑似的な低音（倍音）を再生する。これにより、最低共振周波数ｆ０の高いスピーカでは鳴らすことのできない低音を擬似的に聞かせることが可能となる。疑似低音部Ａ５は、Ｌｃｈ／Ｒｃｈの同時制御が可能である。疑似低音部Ａ５のＨＰＦは、２０Ｈｚ〜８０Ｈｚ（１０Ｈｚステップ）、または、オフ（スルー）に設定することが可能である。疑似低音部Ａ５の第１ＬＰＦは、４０Ｈｚ〜１８０Ｈｚ（２０Ｈｚステップ）に設定することが可能であり、第２ＬＰＦは、８０Ｈｚ〜３８０Ｈｚ（２０Ｈｚステップ）に設定することが可能である。疑似低音部Ａ５は、１バンドの２次ＩＩＲ［Infinite Impulse Response］フィルタで構成されたパラメトリックイコライザで低音を持ち上げる。ピーキング／ローシェルフフィルタの選択、Ｆ０／Ｑ値／ゲイン設定は、７バンドパラメトリックイコライザＡ９と同じであり、ソフト遷移機能はない。なお、ｂ０、ｂ１、ｂ２、ａ１、ａ２の５つの係数を直接設定することも可能である。

ＨＰＦ部Ａ６は、スピーカで再生できない低域を急峻な特性のＨＰＦ（４次）でカットする。なお、ＨＰＦ部Ａ６では、パターワース特性、ＦＣ：４７〜３００Ｈｚを２０分割の設定が可能である（Ｅ−２４系列）。また、ＨＰＦ部Ａ６は、Ｌｃｈ／Ｒｃｈの同時制御が可能であり、ソフト遷移機能はない。

バス／トレブル調整部Ａ７は、ピーキングフィルタまたはシェルフフィルタを用いており、Ｌｃｈ／Ｒｃｈ同時制御機能、及び、ソフト遷移機能を備えている。Ｆ０選択については、７バンドパラメトリックイコライザＡ９と同じである。ゲイン選択については、±１８ｄＢ（０．５ｄＢステップ）の範囲で設定することが可能である。ただし、ゲイン選択時にＤＳＰの係数範囲（±４）を超える場合は、大きなゲインを設定できない場合がある。Ｑ（クオリティファクタ）については、０．３３、０．４３、０．５６、０．７５、１．０、１．２、１．５、１．８、２．２、２．７、３．３、３．９、４．７、５．６、６．８、８．２に設定することが可能である。

サラウンド調整部Ａ８は、ステレオ感を強調する。また、サラウンド調整部Ａ８は、モノラル音声を擬似的にステレオ化し、疑似ステレオ効果を付与する機能を備えている。

７バンドパラメトリックイコライザＡ９は、ピーキング／ローシェルフ／ハイシェルフ／ローパス／ハイパスのフィルタ形式を選択することが可能である。なお、ｂ０、ｂ１、ｂ２、ａ１、ａ２の５つの係数を直接設定することも可能である。また、７バンドパラメトリックイコライザＡ９は、Ｌｃｈ／Ｒｃｈ同時制御が可能であり、ソフト遷移機能を備えている。Ｆ０選択については、２０Ｈｚ〜２０ｋＨｚの範囲を６１分割で設定することが可能である。ゲイン選択については、±１８ｄＢ（０．５ｄＢステップ）の範囲で設定することが可能である。ただし、ゲイン選択時にＤＳＰの係数範囲（±４）を超える場合は大きなゲインを設定できない場合がある。Ｑ（クオリティファクタ）については、０．３３、０．４３、０．５６、０．７５、１．０、１．２、１．５、１．８、２．２、２．７、３．３、３．９、４．７、５．６、６．８、８．２に設定することが可能である。

ボリウム／バランス調整部Ａ１０は、＋２４ｄＢ〜−１０３ｄＢ（０．５ステップ）の範囲でボリウムを設定することが可能である。なお、ボリウム／バランス調整部Ａ１０はＬｃｈ／Ｒｃｈ同時制御が可能であり、ソフト遷移機能、及び、ソフトミュート機能を備えている（デフォルト設定は−∞ｄＢ）。また、ボリウム／バランス調整部Ａ１０は、ボリウム設定値から、１ｄＢステップ幅で減衰させるソフト遷移機能を備えている（Ｌｃｈ／Ｒｃｈ＝０ｄＢ／−∞ｄＢ、０ｄＢ／−１２６ｄＢ、０ｄＢ／−１２５ｄＢ、…、０ｄＢ／０ｄＢ、…、−１２５ｄＢ／０ｄＢ、−１２６ｄＢ／０ｄＢ、−∞ｄＢ／０ｄＢ）。

第２スケーラＡ１１は、ボリウム／バランス調整部Ａ１０から入力される信号を適切にスケーリングして２バンドＤＲＣ部Ａ１２に出力する。

２バンドＤＲＣ部Ａ１２は、前段の２バンドＤＲＣ部Ａ３と同様である。

ポストスケーラＡ１３は、−３２ｄＢ〜＋１２ｄＢ（０．１ｄＢステップ）の範囲で設定することが可能である。なお、ポストスケーラＡ１３は、Ｌｃｈ／Ｒｃｈを同時制御することが可能であり、ソフト遷移機能はない（デフォルト０ｄＢ）。

（Ｉ^２Ｃバス制御信号仕様）
まず、コマンドインタフェイスについて説明する。ホストＣＰＵとのコマンドインタフェイスにＩ^２Ｃバス制御が用いられている。一部のレジスタを除き、書き込みだけでなく読み出しが可能である。スレーブアドレスの他に、１バイトのセレクトアドレスを指定して、書き込みや読み出しが行われる。

図４は、Ｉ^２Ｃバス制御におけるスレーブモードのフォーマットを説明するための模式図であり、図５は、データ信号ＳＤＡ及びクロック信号ＳＣＬの一例を示すタイミングチャートである。図４中の符号「Ｓ」はスタートコンディションである。「スレーブアドレス」は、ＡＤＤＲ端子で設定されるスレーブアドレス（７ビット）の後ろに、リードモード（Ｈ）かライトモード（Ｌ）のビットが付加された合計８ビットのデータである（ＭＳＢファースト）。符号「Ａ」はアクノリッジである。送受信されている「データ」には、バイト毎にアクノリッジビットが付け加わる。「データ」の送受信が正しく行われているときには”Ｌ”が送受信され、”Ｈ”の場合はアクノリッジがなかったことになる。「セレクトアドレス」は、１バイトのセレクトアドレスである（ＭＳＢファースト）。「データ」は、送受信されるデータバイトである（ＭＳＢファースト）。符号「Ｐ」はストップコンディションである。

次に、データの書き込みについて説明する。図６は、データ書込時における基本的なフォーマットを示す模式図であり、図７は、データ書込時におけるオートインクリメント方式のフォーマットを示す模式図である。

次に、データの読み出しについて説明する。図８は、データ読出時における基本的なフォーマットを示す模式図である。読み出し時は、まず、Ｄ０ｈアドレスのレジスタに読み出し対象アドレス（例では２０ｈ）が書き込まれる。次のストリームでは、スレーブアドレスの後にデータが読み出される。受信を終了するときには、アクノリッジを返さなければよい。

（デジタルオーディオ信号のフォーマット）
ＬＲＣＬＫは、Ｌ／Ｒクロック入力信号である。サンプリング周波数（ｆｓ）と同一周波数のクロック（ｆｓ）で、３２ｋＨｚ／４４．１ｋＨｚ／４８ｋＨｚに対応している。この区間に１サンプル分の左チャンネルと右チャンネルのデータが入力される。

ＢＣＬＫは、ビット・クロック入力信号である。サンプリング周波数（ｆｓ）の６４倍の周波数（６４ｆｓ）または４８倍の周波数（４８ｆｓ）で、データの１ビット毎のラッチに用いられる。ただし、４８ｆｓが選択されているときには、入力フォーマットが右詰め方式（図１２を参照）に固定される。

ＳＤＡＴＡ１及びＳＤＡＴＡ２は、データ入力信号であり、振幅データである。入力デジタルオーディオ信号の分解能によって、データ長が異なる。１６／２０／２４ビットに対応している。

入力フォーマット（転送方式）としては、Ｉ^２Ｓ方式、左詰め方式、及び、右詰め方式がある。図９〜図１２は、各転送方式のタイミングチャートである。

（電源立ち上げシーケンス）
図１３は、電源立ち上げシーケンスを説明するためのタイミングチャートであり、上から順に、ＶＣＣＰ１、ＶＣＣＰ２、ＶＣＣＡ、ＤＶＤＤ、ＸＯ、ＢＣＬＫ、ＬＲＣＬＫ、ＳＤＡＴＡ、ＲＳＴＸ、ＳＣＬ、ＳＤＡ、及び、ＭＵＴＥＸのピン状態、並びに、スピーカ出力状態が描写されている。

ＶＣＣＡ、ＶＣＣＰ１、及び、ＶＣＣＰ２は、全て同時に立ち上げることが望ましい。ＶＣＣＡ、ＶＣＣＰ１、及び、ＶＣＣＰ２の立ち上げタイミングとＤＶＤＤの立ち上げタイミングは順不同である。ＤＶＤＤの安定に伴い、ＸＯの発振がスタートする。デジタルオーディオ信号は、ＲＳＴＸを解除する前に送信開始すべきである。ＸＯを１０サイクル以上入力後、ＲＳＴＸをハイに設定することが望ましい。ＲＳＴＸを解除後にＸＯを１０サイクル以上送信してからＩ^２Ｃバスデータを送信することが望ましい。データ送信が開始された後、ＭＵＴＥＸをハイにすることにより、ソフトスタートが開始される。

（電源立ち下げシーケンス）
図１４は、電源立ち下げシーケンスを説明するためのタイミングチャートであり、上から順に、ＶＣＣＰ１、ＶＣＣＰ２、ＶＣＣＡ、ＤＶＤＤ、ＸＯ、ＢＣＬＫ、ＬＲＣＬＫ、ＳＤＡＴＡ、ＲＳＴＸ、ＳＣＬ、ＳＤＡ、及び、ＭＵＴＥＸのピン状態、並びに、スピーカ出力状態が描写されている。

ＭＵＴＥＸをローにすることにより、ソフトミュート（Ｆａｓｔ）が開始される。ソフトミュートの完了後、ＲＳＴをローに設定すべきである。ＲＳＴをローに設定した後、ＸＯを１０サイクル以上送信してからデジタルオーディオ信号を止めることが望ましい。ＶＣＣＡ、ＶＣＣＰ１、及び、ＶＣＣＰ２は、全て同時に立ち上げることが望ましい。ＶＣＣＡ、ＶＣＣＰ１、及び、ＶＣＣＰ２の立ち下げタイミングとＤＶＤＤの立ち下げタイミングは順不同である。

（保護機能）
図１５は、半導体装置１００に搭載された各種保護機能の一覧表であり、保護機能、検出＆解除条件、スピーカ出力、ＤＳＰ出力、及び、ＥＲＲＯＲ出力の相関関係が示されている。なお、ＥＲＲＯＲ出力端子は、Ｎｃｈオープンドレイン出力である。Ｉ^２Ｃ制御により各保護機能の動作状態をＥＲＲＯＲ端子からモニタすることが可能である（図１６を参照）。或いは、自動的に各保護機能の動作状態を切り替えてモニタすることも可能である（図１７を参照）。ラッチ状態になると、異常状態が解除されても自動復帰することはない。ラッチ状態を解除するためには、（１）ＭＵＴＥＸ端子を一旦ローに設定した後、再度ＭＵＴＥＸ端子をハイに設定し直すか、電源を再投入すればよい。以下、各種保護機能についての個別具体的な説明を行う。

＜出力ショート保護（天絡保護）＞
図１８は、出力ショート保護（天絡保護）の一例を示すタイミングチャートであり、上から順に、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、スピーカ出力、過電流、ＥＲＲＯＲ信号、及び、ＭＵＴＥＸ信号が描写されている。

半導体装置１００は、異常状態によりパワーステージ出力が電源へショート（天絡）した場合に、パワーステージ出力をミュートする出力保護回路を備えている。検出条件については、ＭＵＴＥＸ信号のハイレベル時において、パワーステージ出力端子を流れる電流が１０Ａ（TYP.）以上となった場合に出力ショートの検出状態となる。出力ショートが検出されると、パワーステージ出力は瞬時にＨｉＺ−Ｌｏｗ状態となり、半導体装置１００はこの状態をラッチする。解除方法については、ＭＵＴＥＸ信号を一旦ローレベルに設定した後で再度ハイレベルに戻すか、或いは、電源を再投入すればよい。

＜出力ショート保護（地絡保護）＞
図１９は、出力ショート保護（地絡保護）の一例を示すタイミングチャートであり、上から順に、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、スピーカ出力、過電流、ＥＲＲＯＲ信号、及び、ＭＵＴＥＸ信号が描写されている。

半導体装置１００は、異常状態によりパワーステージ出力がＧＮＤへショート（地絡）した場合に、パワーステージ出力をミュートする出力保護回路を備えている。検出条件については、ＭＵＴＥＸ信号のハイレベル時において、パワーステージ出力端子を流れる電流が１０Ａ（TYP.）以上となった場合に出力ショートの検出状態となる。出力ショートが検出されると、パワーステージ出力は瞬時にＨｉＺ−Ｌｏｗ状態となり、半導体装置１００はこの状態をラッチする。解除方法については、ＭＵＴＥＸ信号を一旦ローレベルに設定した後で再度ハイレベルに戻すか、或いは、電源を再投入すればよい。

＜スピーカへの直流電圧印加保護＞
図２０は、スピーカへの直流電圧印加保護の一例を示すタイミングチャートであり、上から順に、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、スピーカ出力、ＥＲＲＯＲ信号、及び、ＭＵＴＥＸ信号が描写されている。

半導体装置１００は、異常状態によりスピーカへの直流電圧が印加された場合に、スピーカ出力をミュートする直流電圧印加保護回路を備えている。検出条件については、ＭＵＴＥＸ信号のハイレベル時において、パルス出力がローレベルまたはハイレベルで５４ｍｓ〜１０８ｍｓ以上固定された場合に直流電圧印加の検出状態となる。直流電圧印加が検出されると、パルス出力は瞬時にＨｉＺ−Ｌｏｗ状態となり、半導体装置１００はこの状態をラッチする。解除方法については、ＭＵＴＥＸ信号を一旦ローレベルに設定した後で再度ハイレベルに戻すか、或いは、電源を再投入すればよい。

＜高温ワーニング＞
図２１は、高温ワーニングの一例を示すタイミングチャートであり、上から順に、チップ温度、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、スピーカ出力、及び、ＥＲＲＯＲ信号が描写されている。

半導体装置１００は、チップ温度がＴｊｍａｘ＝１５０℃に到達する前に出力を抑える高温保護回路を備えている。検出条件については、チップ温度が１３０℃（TYP.）以上となった場合に高温ワーニングの検出状態となる。高温ワーニングが検出されると、ＥＲＲＯＲ出力はローレベルになるが、スピーカ出力は２．５ｄＢゲインダウンして動作し続ける。解除条件については、チップ温度が１００℃（TYP.）以下となった場合に解除状態となる。高温ワーニングが解除されると、ゲインが自動的に復帰して通常状態に戻る。

＜高温保護＞
図２２は、高温保護の一例を示すタイミングチャートであり、上から順番に、チップ温度、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、スピーカ出力、及び、ＥＲＲＯＲ信号が描写されている。

半導体装置１００は、チップ温度がＴｊｍａｘ＝１５０℃を超えた異常状態下における熱的暴走を防ぐ高温保護回路を備えている。検出条件については、チップ温度が１５０℃（TYP.）以上となった場合に高温保護の検出状態となる。高温保護が検出されると、ＥＲＲＯＲ出力はローレベルになり、スピーカ出力はソフトミュートを経て消音される。パワーステージ出力は最終的にＨｉＺ−Ｌｏｗ状態となる。解除条件については、チップ温度が１００℃（TYP.）以下となった場合に解除状態となる。高温保護が解除されると、スピーカ出力はソフトスタートを経て音声出力状態に自動復帰する。

＜減電圧保護＞
図２３は、減電圧保護の一例を示すタイミングチャートであり、上から順番に、電源電圧（ＶＣＣＰ１、ＶＣＣＰ２、ＶＣＣＡ）、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、スピーカ出力、及びＥＲＲＯＲ信号が描写されている。

半導体装置１００は、電源電圧が異常に低下した場合にスピーカ出力をミュートする減電圧保護回路を備えている。検出条件については、ＭＵＴＥＸ信号のハイレベル時において、電源電圧がＶｄｅｔＶ以下になった場合に減電圧の検出状態となる。減電圧が検出されると、パワーステージ出力は瞬時にＨｉＺ−Ｌｏｗ状態となり、消音される。解除条件については、ＭＵＴＥＸ信号のハイレベル時において、電源電圧がＶｒｅｌＶ以上に戻ると解除状態となる。減電圧保護が解除されると、スピーカ出力はソフトスタートを経て音声出力状態に自動復帰する。図２４は、ゲイン設定と閾値電圧Ｖｄｅｔ、Ｖｒｅｌとの相関関係を示す一覧表である。

＜過電圧保護＞
図２５は、過電圧保護の一例を示すタイミングチャートであり、上から順番に、電源電圧（ＶＣＣＰ１、ＶＣＣＰ２、ＶＣＣＡ）、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、スピーカ出力、及びＥＲＲＯＲ信号が描写されている。

半導体装置１００は、電源電圧が異常に上昇した場合にスピーカ出力をミュートする過電圧保護回路を備えている。検出条件については、ＭＵＴＥＸ信号のハイレベル時において、電源電圧が２１．５Ｖ以上になった場合に過電圧の検出状態となる。過電圧が検出されると、パワーステージ出力は瞬時にＨｉＺ−Ｌｏｗ状態となり、消音される。解除条件については、ＭＵＴＥＸ信号のハイレベル時において、電源電圧が２０．５Ｖ以下に戻ると解除状態となる。過電圧保護が解除されると、スピーカ出力はソフトスタートを経て音声出力状態に自動復帰する。

＜クロック停止保護＞
図２６は、クロック停止保護の一例を示すタイミングチャートであり、上から順に、クロック信号（ＢＣＬＫ、ＬＲＣＬＫ）、パワーステージ出力（ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎ）、及び、スピーカ出力が描写されている。

半導体装置１００は、デジタルオーディオ入力のＢＣＬＫ信号、ＬＲＣＬＫ信号が停止した場合にスピーカ出力をミュートするクロック停止保護回路を備えている。検出条件については、ＭＵＴＥＸ信号のハイレベル時において、ＢＣＬＫ信号が３１．２５μｓ以上停止した場合、或いは、ＬＲＣＬＫ信号が４１．７μｓ以上停止した場合にクロック停止の検出状態となる。クロック停止が検出されると、スピーカ出力はミュートされる。解除条件については、ＭＵＴＥＸ信号のハイレベル時において、停止していたＢＣＬＫ信号、ＬＲＣＬＫ信号が７ｍｓ以上通常動作を継続すると解除状態となる。クロック停止保護が解除されると、スピーカ出力はソフトスタートを経て音声出力状態に自動復帰する。

（応用回路例）
図２７及び図２８は、いずれも半導体装置１００を用いた応用回路の一例を示す図である。なお、図２７は、ステレオＢＴＬ出力、ＲＬ＝８Ωを想定した第１の応用回路例であり、図２８は、モノラルＢＴＬ出力、ＲＬ＝４Ωを想定した第２の応用回路例である。

（出力ＬＣフィルタ回路）

負荷（スピーカ）に供給される可聴帯域以外の高周波成分を排除するために出力フィルタが必要である。例えば、図２９に示すＬＣ型ＬＰＦにおいて、コイルＬ及びコンデンサＣは、−１２ｄＢ／ｏｃｔの減衰特性を持つ差動フィルタを構成している。スイッチング電流の大部分はコンデンサＣを流れ、スピーカＲＬに流れる電流はごく僅かになる。従って、このフィルタは不要輻射を低減する。また、コイルＬ及びコンデンサＣｇは、同相信号に対するフィルタを構成し、不要輻射をさらに低減する。フィルタ定数は負荷インピーダンスに依存し、Ｑ＝０．７０７におけるＬ、Ｃ、Ｃｇの算出式は、以下のようになる。なお、下記の算出式において、ＲＬは負荷インピーダンス（Ω）、ｆｃはＬＰＦカットオフ周波数（Ｈｚ）を示している。

図３０及び図３１は、それぞれ、代表的な負荷インピーダンス時の出力ＬＣフィルタ定数を示す一覧表である。

使用するコイルは、低直流抵抗で電流許容値に十分マージンのある部品を選ぶことが望ましい。直流抵抗成分が大きいと電力損失が発生する。また、不要輻射防止のため、通常は閉磁路タイプを選ぶことが望ましい。また、使用するコンデンサは、等価直列抵抗が小さく、高周波域（１００ｋＨｚ〜）でインピーダンス特性が悪化しない部品を選ぶことが望ましい。また、使用するコンデンサには高周波電流が多量に流れるため、その耐圧については、電圧値に十分な余裕があるものを選ぶことが望ましい。

（エラー検出部と保護機能部との連携動作）
図３２は、エラー検出部と保護機能部の連携動作を説明するためのブロック図である。本構成例の半導体装置１００は、第１チップＸと第２チップＹを単一のパッケージ内に有する。なお、第１チップＸは、先に説明した第１の半導体チップ（図１の符号１０１〜１１０が付された回路ブロックを含むＤＳＰチップ）に相当する。また、第２チップＹは、先に説明した第２の半導体チップ（図１の符号１１１〜１１５が付された回路ブロックを含むパワーステージチップ）に相当する。

第１チップＸは、入力信号ＩＮに所定の信号処理を施して中間信号ＭＩＤを生成する半導体チップであり、信号処理部Ｘ１０と、エラー検出部Ｘ２０と、インタフェイス部Ｘ３０と、を有する。

信号処理部Ｘ１０は、入力信号ＩＮに所定の信号処理を施して中間信号ＭＩＤを生成する回路ブロックであり、図１のＩ^２Ｓインタフェイス部１０３、ＳＲＣ１０４、オーディオＤＳＰ１０５、８倍オーバーサンプリング部１０６、及び、２チャンネルΔΣモジュレータ１０７がこれに含まれる。

エラー検出部Ｘ２０は、エラー信号ＥＲＲＯＲを時分割で順次サンプリングし、そのサンプリング結果を複数の異常監視結果に関する履歴情報として格納する回路ブロックであり、レジスタＸ２１と、サンプリング部Ｘ２２と、同期制御部Ｘ２３と、プルアップ抵抗Ｘ２４と、を有する。なお、図３２のエラー検出部Ｘ２０は、図１のエラー検出部１１０に相当する。

レジスタＸ２１は、サンプリング部Ｘ２２で得られたサンプリング結果を複数の異常監視結果に関する履歴情報として格納する。

サンプリング部Ｘ２２は、第２ピンＴ１２を介して入力されるエラー信号ＥＲＲＯＲを時分割で順次サンプリングして、そのサンプリング結果をレジスタＸ２１に送出する。なお、サンプリング部Ｘ２２におけるエラー信号ＥＲＲＯＲのサンプリングタイミングは、同期制御部Ｘ２３から入力されるタイミング制御信号Ｓ２によって決定されている。

同期制御部Ｘ２３は、所定の発振周波数を有するクロック信号ＣＬＫに基づいて、セレクタＹ２２（詳細は後述）の切替制御信号Ｓ１と、サンプリング部Ｘ２２のタイミング制御信号Ｓ２を生成し、保護機能部Ｙ２０によるエラー信号ＥＲＲＯＲの生成動作と、エラー検出部Ｘ２０によるエラー信号ＥＲＲＯＲのサンプリング動作とを互いに同期させる。

プルアップ抵抗Ｘ２４は、第２ピンＴ１２からサンプリング部Ｘ２２に至る信号経路と電源ラインとの間に接続されており、エラー信号ＥＲＲＯＲのハイレベルを電源電圧近傍までプルアップする。

インタフェイス部Ｘ３０は、エラー検出部Ｘ２０のレジスタＸ２１に格納されている履歴情報を装置外部から参照するためのインタフェイス部であり、図１のＩ^２Ｃインタフェイス部１０１がこれに相当する。

第２チップＹは、中間信号ＭＩＤを電力増幅して出力信号ＯＵＴを生成する半導体チップであり、電力増幅部Ｙ１０と、保護機能部Ｙ２０と、を有する。

電力増幅部Ｙ１０は、中間信号ＭＩＤを電力増幅して出力信号ＯＵＴを生成する回路ブロックであり、図１の第１チャンネル用プラス側ドライバ１１１、第１チャンネル用マイナス側ドライバ１１２、第２チャンネル用プラス側ドライバ１１３、及び、第２チャンネル用マイナス側ドライバ１１４がこれに含まれる。

保護機能部Ｙ２０は、半導体装置１００における複数の異常を監視して保護動作を行うとともに、複数の異常監視結果に応じてその論理レベルが時分割で順次変遷されるエラー信号ＥＲＲＯＲ（先出の図１７を参照）を生成する回路ブロックであり、複数の異常保護回路Ｙ２１と、セレクタＹ２２と、出力トランジスタＹ２３と、を有する。なお、図３２の保護機能部Ｙ２０は、図１の保護機能部１１５に相当する。

複数の異常保護回路Ｙ２１は、半導体装置１００における複数の異常を各々監視して複数の異常保護信号（出力ショート保護信号、高温ワーニング信号、高温保護信号、減電圧保護信号、スピーカ直流電圧印加保護信号、及び、過電圧保護信号）を生成する。これらの保護機能については、先に説明した通りである。

セレクタＹ２２は、エラー検出部Ｘ２０の同期制御部Ｘ２３から入力される切替制御信号Ｓ１に基づいて、前記複数の異常保護信号のいずれか一を選択し、これを出力トランジスタＹ２３のゲートに出力する。

出力トランジスタＹ２３は、オープンドレイン形式のＮチャネル型ＭＯＳ電界効果トランジスタであり、セレクタＹ２２で選択された異常保護信号に応じて、第１ピンＴ１１に出力されるエラー信号ＥＲＲＯＲの論理レベルを変遷させる。具体的に述べると、セレクタＹ２２で選択された異常保護信号がハイレベル（異常時論理レベル）である場合には、出力トランジスタＹ２３がオンとなるので、エラー信号ＥＲＲＯＲがローレベル（異常時論理レベル）に立ち下げられる。これとは逆に、セレクタＹ２２で選択された異常保護信号がローレベル（正常時論理レベル）である場合には、出力トランジスタＹ２３がオフとなるので、エラー信号ＥＲＲＯＲがハイレベル（正常時論理レベル）に立ち上げられる。

また、半導体装置１００は、エラー信号ＥＲＲＯＲを装置外部に出力するための第１ピンＴ１１（図１の１６ピンに相当）と、装置外部に出力されたエラー信号ＥＲＲＯＲを再び装置内部に入力するための第２ピンＴ１２（１４ピンに相当）と、を有する。

上記構成から成る半導体装置１００に何らかの異常が生じた場合、保護機能部Ｙ２０の働きにより、第２チップＹの動作が強制的に停止される。また、このとき、保護機能部Ｙ２０で生成されるエラー信号ＥＲＲＯＲは、第１ピンＴ１１を介して装置外部に出力される一方、第２ピンＴ１２を介してエラー検出部Ｘ２０に帰還入力される。

このように、保護機能部Ｙ２０で生成されるエラー信号ＥＲＲＯＲをエラー検出部Ｘ２０に帰還入力し、その内容を履歴情報としてレジスタＸ２１に格納する構成であれば、後日、レジスタＸ２１から履歴情報を読み出してエラー解析を行うことができるので、異常原因の究明や対策を講じることが可能となる。

なお、第１チップＸと第２チップＹとは互いに異なる電源供給を受けて駆動しているため、異常発生時に第２チップＹへの電源供給が遮断された場合であっても、第１チップＸへの電源供給は継続される。従って、レジスタＸ２１を不揮発型にする必要はない。

また、保護機能部Ｙ２０で生成されるエラー信号ＥＲＲＯＲを半導体装置１００の外部に出力する構成であれば、半導体装置１００が搭載されるセットの統括制御装置（ＣＰＵなど）でエラー信号ＥＲＲＯＲをモニタすることにより、半導体装置１００の異常を検出することが可能となる。従って、半導体装置１００に何らかの異常が生じた場合には、半導体装置１００内部での保護動作のみならず、セットの統括制御装置から半導体装置１００の動作を強制的に停止させたり、或いは、半導体装置１００への電源供給を強制的に遮断したりすることが可能となる。

また、エラー信号ＥＲＲＯＲが半導体装置１００の外部に引き出されていれば、レジスタＸ２１の格納内容をわざわざ読み出すことなく、エラー信号ＥＲＲＯＲを直接モニタするだけで、半導体装置１００の異常有無を確認することが可能となる。

（電源変動対策）
図１に示した半導体装置１００においては、２チャンネルΔΣモジュレータ１０７から出力される信号をドライバ１１１〜１１４でいかに正しく電力増幅してスピーカに伝達できるかがオーディオ特性の優劣を左右する重要なポイントとなっている。

図３３は、ドライバの第１構成例を示す模式図である。本図で示したように、第１電源電圧Ｖ１と接地電圧ＧＮＤとの間でパルス駆動される入力信号Ｓｉｎから、第２電源電圧Ｖ２（ただしＶ１＜Ｖ２）と接地電圧ＧＮＤとの間でパルス駆動される出力信号Ｓｏｕｔを生成する手段として、出力帰還経路を持たないドライバ（単純なレベルシフタ）を用いた場合、簡易な回路構成で入力パルス幅と出力パルス幅を一致させることが可能である。しかしながら、図３３の構成では、電源変動の影響を受けて出力信号Ｓｏｕｔのパルスに歪みが生じやすい。そのため、オーディオ特性を向上させるためには、電源回路の能力強化（出力コンデンサの大容量化など）が必要であり、部品点数の増加やコストアップが招かれることは否めない。

図３４は、ドライバの第２構成例を示す模式図である。本図に示した半導体装置１００は、２チャンネルΔΣモジュレータＺ１０と、ドライバＺ２０と、内部電源電圧生成部Ｚ３０と、保護機能部Ｚ４０と、を有する。

２チャンネルΔΣモジュレータＺ１０は、ドライバＺ２０に入力信号Ｓｉｎを供給する回路ブロックである。なお、図３４の２チャンネルΔΣモジュレータＺ１０は、図１の２チャンネルΔΣモジュレータ１０７に相当する。

ドライバＺ２０は、入力信号Ｓｉｎを電力増幅して出力信号Ｓｏｕｔを生成し、これをピンＴ２１から外部のスピーカに出力する回路ブロックである。なお、図３４のドライバＺ２０は、図１のドライバ１１１〜１１４の各々に相当する。ドライバＺ２０の回路構成については、後ほど詳細に説明する。

内部電源電圧生成部Ｚ３０は、電源電圧ＶＣＣ（図１のＶＣＣＰ１及びＶＣＣＰ２に相当）から内部電源電圧ＶＤＤ（図１のＲＥＧ５に相当）を生成する回路ブロックである。なお、内部電源電圧生成部Ｚ３０の回路構成については、後ほど詳細に説明する。

保護機能部Ｚ４０は、半導体装置１００における複数の異常を監視して保護動作を行う回路ブロックである。なお、図３４の保護機能部Ｚ４０は、図１の保護機能部１１５に相当する。保護機能部Ｚ４０に含まれているＵＶＬＯ［Under Voltage Lock Out］回路は、電源電圧ＶＣＣではなく、内部電源電圧ＶＤＤを監視する構成とされているが、これについては後ほど詳細に説明する。

続いて、ドライバＺ２０と内部電源電圧生成部Ｚ３０の回路構成について説明する。ドライバＺ２０は、インバータＩＮＶと、オペアンプＡＭＰと、コンパレータＣＭＰと、タイミング制御部ＴＩＭと、ドライブ段ＤＲＶ１及びＤＲＶ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１及びＮ２と、抵抗Ｒ１及びＲ２と、コンデンサＣ１と、を有する。

インバータＩＮＶは、内部電源電圧ＶＤＤの入力を受けて動作し、入力信号Ｓｉｎを論理反転させる。インバータＩＮＶの入力端は、２チャンネルΔΣモジュレータＺ１０の出力端（入力信号Ｓｉｎの印加端）に接続されている。インバータＩＮＶの出力端は、抵抗Ｒ１の第１端に接続されている。なお、抵抗Ｒ１は、不図示の制御信号に応じて抵抗値を可変制御することが可能な構成とされている。

オペアンプＡＭＰは、内部電源電圧ＶＤＤの入力を受けて動作し、抵抗Ｒ１及びＲ２やコンデンサＣ１と共に１次積分器を形成する。オペアンプＡＭＰの反転入力端（−）は、抵抗Ｒ１の第２端と、抵抗Ｒ２の第１端と、コンデンサＣ１の第１端に接続されている。抵抗Ｒ２の第２端は、出力信号Ｓｏｕｔの出力端（ピンＴ２１）に接続されている。オペアンプＡＭＰの非反転入力端（＋）は、第１基準電圧Ｖｒｅｆ１（例えば、ＶＦＩＬＰ）の印加端に接続されている。オペアンプＡＭＰの出力端は、コンデンサＣ１の第２端に接続されている。

コンパレータＣＭＰは、内部電源電圧ＶＤＤの入力を受けて動作し、積分出力電圧Ｖａと第２基準電圧Ｖｒｅｆ２（例えばＶＤＤ／２）との比較信号を生成する。コンパレータＣＭＰの非反転入力端（＋）は、オペアンプＡＭＰの出力端に接続されている。コンパレータＣＭＰの反転入力端（−）は、第２基準電圧Ｖｒｅｆ２の印加端に接続されている。コンパレータＣＭＰの出力端は、タイミング制御部ＴＩＭの入力端に接続されている。

タイミング制御部ＴＩＭは、内部電源電圧ＶＤＤの入力を受けて動作し、コンパレータＣＭＰから入力される比較信号に基づいて、第１オン／オフ制御信号と第２オン／オフ制御信号を生成する。

ドライブ段ＤＲＶ１は、電源電圧ＶＣＣと内部電源電圧ＶＤＤの入力を受けて動作し、タイミング制御部ＴＩＭから入力される第１オン／オフ制御信号を電力増幅してトランジスタＮ１のゲート信号を生成する。

ドライブ段ＤＲＶ２は、電源電圧ＶＣＣと内部電源電圧ＶＤＤの入力を受けて動作し、タイミング制御部ＴＩＭから入力される第２オン／オフ制御信号を電力増幅してトランジスタＮ２のゲート信号を生成する。

トランジスタＮ１及びＮ２は、ドライバＺ２０の出力段を形成する。トランジスタＮ１のドレインは、電源電圧ＶＣＣの印加端に接続されている。トランジスタＮ１のソース及びバックゲートと、トランジスタＮ２のドレインは、出力信号Ｓｏｕｔの出力端（ピンＴ２１）に接続されている。トランジスタＮ２のソース及びバックゲートは、接地端に接続されている。トランジスタＮ１のゲートは、ドライブ段ＤＲＶ１の出力端に接続されている。トランジスタＮ２のゲートは、ドライブ段ＤＲＶ２の出力端に接続されている。

一方、内部電源電圧生成部Ｚ３０は、抵抗Ｒ３及びＲ４と、バッファＢＵＦと、を有する。抵抗Ｒ４の第１端は、電源電圧ＶＣＣの印加端に接続されている。抵抗Ｒ４の第２端と抵抗Ｒ３の第１端は互いに接続されており、その接続ノードは、バッファＢＵＦの非反転入力端（＋）に接続される一方、ピンＴ２２及びコンデンサＣ２を介して接地端にも接続されている。抵抗Ｒ３の第２端は、接地端に接続されている。なお、抵抗Ｒ３は、不図示の制御信号に応じて抵抗値を可変制御することが可能な構成とされている。バッファＢＵＦの反転入力端（−）は、バッファＢＵＦの出力端（内部電源電圧ＶＤＤの出力端）に接続されている。

次に、上記構成から成るドライバＺ２０と内部電源電圧生成部Ｚ３０の動作について説明する。ドライバＺ２０では、その入力段に含まれる１次積分器を用いて出力帰還経路が形成されているので、電源電圧ＶＣＣが変動すれば出力パルス幅を変化させるようにフィードバックが働く。このようなフィードバック構成において、入力パルス幅と出力パルス幅とを常に一致させるためには、積分出力電圧Ｖａを台形波（図３５を参照）に維持しなければならないが、電源電圧ＶＣＣに設定誤差（ばらつき）が生じると台形が崩れて、出力信号Ｓｏｕｔの誤パルスやパルス抜けを生じるおそれがある。

図３５は、積分出力電圧Ｖａの第１例（理想状態）を示す波形図である。図中に付したＩ１（＝Ｉ_ＩＬ＋Ｉ_ＯＬ）、Ｉ２（＝Ｉ_ＩＬ−Ｉ_ＯＨ）、Ｉ３（＝Ｉ_ＩＨ＋Ｉ_ＯＨ）、及び、Ｉ４（＝Ｉ_ＩＨ−Ｉ_ＯＬ）は、それぞれ、積分出力波形に対応するコンデンサＣ１への電流値を示しており、Ｉ１＝Ｉ３、Ｉ２＝Ｉ４、及び、Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＝ＩＴという関係が成立している。なお、Ｉ_ＩＨ、Ｉ_ＩＬ、Ｉ_ＯＨ、Ｉ_ＯＬは、それぞれ、図３４に描写された電流に相当する。具体的に述べると、Ｉ_ＩＨは抵抗Ｒ１を介してコンデンサＣ１に流れ込む電流、Ｉ_ＩＬは抵抗Ｒ１を介してコンデンサＣ１から流れ出る電流、Ｉ_ＯＨは抵抗Ｒ２を介してコンデンサＣ１に流れ込む電流、Ｉ_ＯＬは抵抗Ｒ２を介してコンデンサＣ１から流れ出る電流をそれぞれ示している。

Ｉ４は理想値で０μＡであるが、電源電圧ＶＣＣのばらつきにより、Ｉ２、Ｉ４＞０でパルス抜け、Ｉ２、Ｉ４＜０で誤パルスの要因となる。以下では、電源電圧ＶＣＣの変動が生じた場合でも、誤パルスやパルス抜けを発生させないための条件について考察する。

電源電圧ＶＣＣが＋α％だけ変動すると、Ｉ１〜Ｉ４は下記のように変動する。
Ｉ１→Ｉ１＋ΔＩＴ１
Ｉ２→Ｉ２−ΔＩＴ１
Ｉ３→Ｉ３＋ΔＩＴ１
Ｉ４→Ｉ４−ΔＩＴ１
ΔＩＴ１＝（１／２）×（α／１００）×ＩＴ

逆に、電源電圧ＶＣＣが−α％だけ変動すると、Ｉ１〜Ｉ４は下記のように変動する。
Ｉ１→Ｉ１−ΔＩＴ１
Ｉ２→Ｉ２＋ΔＩＴ１
Ｉ３→Ｉ３−ΔＩＴ１
Ｉ４→Ｉ４＋ΔＩＴ１
ΔＩＴ１＝（１／２）×（−α／１００）×ＩＴ

図３６は、積分出力電圧Ｖａの第２例（誤パルス発生状態）を示す波形図である。本図から、出力信号Ｓｏｕｔに誤パルスを発生させないためには、下記（１）式を満たす必要があること、すなわち、入力信号Ｓｉｎのパルス間隔に制約が必要となることが分かる。なお、符号ｔｄはＩＣ内部遅延時間であり、符号ｔｅｒｒは誤パルス発生時間である。また、符号ＣはコンデンサＣ１の容量値である。
Ｉ１×（ｔｄ／Ｃ）＞Ｉ２×（ｔｅｒｒ／Ｃ）
Ｉ１×ｔｄ＞Ｉ２×ｔｅｒｒ
ｔｅｒｒ＜Ｉ１×（ｔｄ／Ｉ２） … （１）

図３７は、積分出力電圧Ｖａの第３例（パルス抜け発生状態）を示す波形図である。本図から、出力信号Ｓｏｕｔにパルス抜けを発生させないためには、下記（２）式を満たす必要があること、すなわち、入力信号Ｓｉｎのパルス間隔に制約が必要となることが分かる。なお、符号ｔｗは入力信号Ｓｉｎのパルス幅である。
（Ｉ１×ｔｄ＋Ｉ２×ｔｅｒｒ）／Ｃ＜Ｉ３×（ｔｗ／Ｃ）
Ｉ１×ｔｄ＋Ｉ２×ｔｅｒｒ＞Ｉ３×ｔｗ
ｔｅｒｒ＜（Ｉ３×ｔｗ−Ｉ１×ｔｄ）／Ｉ２ … （２）

上記考察から分かるように、電源電圧ＶＣＣのばらつきに起因する出力信号Ｓｏｕｔの誤パルスやパルス抜けを防止するためには、入力信号Ｓｉｎのパルス間隔を狭めることが有効である。しかしながら、この対策には自ずと限界がある。

そこで、図３４に示した半導体装置１００は、内部電源電圧生成部Ｚ３０において、電源電圧ＶＣＣに依存する内部電源電圧ＶＤＤを生成し、この内部電源電圧ＶＤＤをドライバＺ２０の各ブロック（より具体的には、インバータＩＮＶ、オペアンプＡＭＰ、コンパレータＣＭＰ、タイミング制御部ＴＩＭ、ドライブ段ＤＲＶ１、及び、ドライブ段ＤＲＶ２）に供給する構成とされている。

今、入力信号Ｓｉｎがデューティ５０％であるときのパルス幅を基準として、入力パルス幅変化量をΔＷｉ（μｓ）、出力パルス幅変化量をΔＷｏ（μｓ）とする。このとき、ΔＷｉとΔＷｏとの間には、下記（３）式の関係が成立する。なお、符号Ｒ１及びＲ２はそれぞれ抵抗Ｒ１及びＲ２の抵抗値を示している。
ΔＷｏ＝（Ｒ２／Ｒ１）×（ＶＤＤ／ＶＣＣ）×ΔＷｉ … （３）

ドライバＺ２０では、ΔＷｏ＝ΔＷｉとなること、すなわち、下記（４）式の関係を満たすことが求められる。
（Ｒ２／Ｒ１）×（ＶＤＤ／ＶＣＣ）＝１ … （４）

電源電圧ＶＣＣにばらつきが生じても、上記（４）式が常に成立していれば、ΔＷｏ＝ΔＷｉとなる。つまり、下記（５）式の関係を満たすように、電源電圧ＶＣＣに依存した内部電源電圧ＶＤＤを生成すれば、電源電圧ＶＣＣのばらつきに依らず、上記（４）式が常に成立することになり、延いては、ΔＷｏ＝ΔＷｉとなる。
ＶＤＤ＝（Ｒ１／Ｒ２）×ＶＣＣ … （５）

一方、内部電源電圧生成部Ｚ３０では、抵抗Ｒ３及びＲ４から成る分圧器を用いて電源電圧ＶＣＣを分圧することにより、内部電源電圧ＶＤＤが生成されている。従って、内部電源電圧ＶＤＤは、下記（６）式で算出することができる。なお、符号Ｒ３及びＲ４は、それぞれ、抵抗Ｒ３及びＲ４の抵抗値を示している。
ＶＤＤ＝｛Ｒ３／（Ｒ３＋Ｒ４）｝×ＶＣＣ … （６）

上記（５）式と上記（６）式より、電源電圧ＶＣＣのばらつきをキャンセルして、常にΔＷｏ＝ΔＷｉとするためには、下記（７）式の関係を満たすように、抵抗Ｒ１〜Ｒ４の抵抗値を適宜すればよいことが分かる。
Ｒ１／Ｒ２＝Ｒ３／（Ｒ３＋Ｒ４） … （７）
（Ｒ１：Ｒ２＝Ｒ３：（Ｒ３＋Ｒ４））

なお、内部電源電圧生成部Ｚ３０において、抵抗Ｒ３と抵抗Ｒ４との接続ノードには、ピンＴ２２（図１の４２ピンに相当）を介してコンデンサＣ２が接続されている。このような構成とすることにより、ノイズ成分（高周波成分）の影響を受けにくくなるので、ＰＳＲＲ［Power Supply Rejection Ratio］特性を損なうことなく、電源電圧ＶＣＣの変動成分（低周波成分）に追従する内部電源電圧ＶＤＤを生成することが可能となる。

図３８は、ＶＣＣ変動とＴＨＤ＋Ｎ（全高調波歪＋ノイズ）との関係を示す図であり、実線が本発明の挙動、破線が従来の挙動を示している。本図に示すように、本発明に係る半導体装置１００であれば、１次積分器を用いた出力帰還制御、入力パルス幅の最適化、ないしは、電源電圧ＶＣＣのばらつきキャンセルにより、ＴＨＤ＋Ｎを低く抑えて良好なオーディオ特性を実現することが可能となる。

なお、ドライバＺ２０の各ブロックに供給される内部電源電圧ＶＤＤを電源電圧ＶＣＣに依存して変動させる場合、（各ブロックの減電限界）＜ＶＤＤ＜（各ブロックの耐圧）という関係を満たすように、内部電源電圧ＶＤＤの変動範囲に制限を掛ける必要がある。

そこで、ドライバＺ２０では、抵抗Ｒ１及びＲ３の抵抗値を可変制御することにより、ゲインを任意に調整（切り替え）することが可能な構成とされている。このような構成とすることにより、電源電圧ＶＣＣの入力可能範囲を狭めることなく、内部電源電圧ＶＤＤの変動範囲に所定の制限を掛けることができる。

例えば、内部電源電圧ＶＤＤの変動範囲を３．５Ｖ＜ＶＤＤ＜５Ｖとし、ゲインを４ステップで切り替える場合、各ゲイン設定時における電源電圧ＶＣＣの変動範囲は、図３９で示す結果となる。以下では、その算出手順について説明する。

まず、ＶＣＣ＝８ＶであるときにＶＤＤ＝３．５Ｖとなるように、第１ゲインＧ１を設定する。次に、この第１ゲインＧ１が設定されている状態で、ＶＤＤ＝５Ｖとしたときの電源電圧ＶＣＣを算出する。ここでは、ＶＣＣ＝（８／３．５）×５＝１１．４２Ｖという結果が得られる。このようにして、第１ゲインＧ１の設定時における電源電圧ＶＣＣの変動範囲（８Ｖ〜１１．４２Ｖ）が決まる。

次ステップの第２ゲイン設定時における電源電圧ＶＣＣの最小値は、電源ばらつき（±１０％）を踏まえて算出する。ここでは、ＶＣＣ＝１１．４２／１．１×０．９＝９．３５Ｖという結果が得られる。次に、ＶＣＣ＝９．３５ＶであるときにＶＤＤ＝３．５Ｖとなるように、第２ゲインＧ２を設定する。そして、第２ゲインＧ２が設定された状態で、ＶＤＤ＝５Ｖとしたときの電源電圧ＶＣＣを算出する。ここでは、ＶＣＣ＝（９．３５／３．５）×５＝１３．３５Ｖという結果が得られる。このようにして、第２ゲインＧ２の設定時における電源電圧ＶＣＣの変動範囲（９．３５Ｖ〜１３．３５Ｖ）が決まる。

次ステップの第３ゲイン設定時における電源電圧ＶＣＣの最小値も、電源ばらつき（±１０％）を踏まえて算出する。ここでは、ＶＣＣ＝１３．３５／１．１×０．９＝１０．９Ｖという結果が得られる。次に、ＶＣＣ＝１０．９ＶであるときにＶＤＤ＝３．５Ｖとなるように、第３ゲインＧ３を設定する。そして、第３ゲインＧ３が設定された状態で、ＶＤＤ＝５Ｖとしたときの電源電圧ＶＣＣを算出する。ここでは、ＶＣＣ＝（１０．９／３．５）×５＝１５．５７Ｖという結果が得られる。このようにして、第３ゲインＧ３の設定時における電源電圧ＶＣＣの変動範囲（１０．９Ｖ〜１５．５７Ｖ）が決まる。

次ステップの第４ゲイン設定時における電源電圧ＶＣＣの最小値も、電源ばらつき（±１０％）を踏まえて算出する。ここでは、ＶＣＣ＝１５．５７／１．１×０．９＝１２．７４Ｖという結果が得られる。次に、ＶＣＣ＝１２．７４ＶであるときにＶＤＤ＝３．５Ｖとなるように、第４ゲインＧ４を設定する。そして、第４ゲインＧ４が設定された状態で、ＶＤＤ＝５Ｖとしたときの電源電圧ＶＣＣを算出する。ここでは、ＶＣＣ＝（１２．７４／３．５）×５＝１８．２Ｖという結果が得られる。このようにして、第４ゲインＧ４の設定時における電源電圧ＶＣＣの変動範囲（１２．７４Ｖ〜１８．２Ｖ）が決まる。

なお、上記によって設定される第１ゲインＧ１〜第４ゲインＧ４は、それぞれ、下記の通りとなる。
Ｇ１＝２０ｌｏｇ（１１．４２Ｖ／５Ｖ）＝７．１７４ｄＢ
Ｇ２＝２０ｌｏｇ（１３．３５Ｖ／５Ｖ）＝８．５３０ｄＢ
Ｇ３＝２０ｌｏｇ（１５．５７Ｖ／５Ｖ）＝９．８６６ｄＢ
Ｇ４＝２０ｌｏｇ（１８．２０Ｖ／５Ｖ）＝１１．２２２ｄＢ

また、ドライバＺ２０のゲインを可変制御する構成では、ゲイン毎に変動範囲が異なる電源電圧ＶＣＣではなく、変動範囲が固定されている内部電源電圧ＶＤＤをモニタして、ＵＶＬＯ検出／ＵＶＬＯ解除を行う方が望ましい。例えば、内部電源電圧ＶＤＤの変動範囲が３．５Ｖ＜ＶＤＤ＜５Ｖに制限されている場合は、ＵＶＬＯ検出電圧をＶＤＤ＝３．０Ｖに設定し、ＵＶＬＯ解除電圧をＶＤＤ＝３．３Ｖに設定すればよい。このような構成は、電源電圧ＶＣＣに着目してみると、各ゲイン毎にＵＶＬＯ検出電圧及びＵＶＬＯ解除電圧を切り替える構成と同義であると考えられる（図４０を参照）。従って、ドライバＺ２０のゲインに依らず、適切なＵＶＬＯ保護を実現することが可能となる。

なお、上記の実施形態では、ＤＳＰ搭載フルデジタルスピーカアンプＬＳＩに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、入力信号を電力増幅して出力信号を生成する半導体装置全般に広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、液晶テレビ、プラズマテレビ、ホームオーディオ、デスクトップＰＣ、アミューズメント機器、電子機器などに搭載されるデジタルスピーカアンプＬＳＩの性能や利便性を高める上で有用に利用することが可能である。

１００ 半導体装置１００
１０１ Ｉ^２Ｃインタフェイス部
１０２ コントロールインタフェイス部
１０３ Ｉ^２Ｓインタフェイス部
１０４ サンプリングレートコンバータ（ＳＲＣ）
１０５ オーディオＤＳＰ
１０６ ８倍オーバーサンプリング部
１０７ ２チャンネルΔΣモジュレータ
１０８ クロックジェネレータ
１０９ ＰＬＬ部
１１０ エラー検出部
１１１ 第１チャンネル用プラス側ドライバ
１１２ 第１チャンネル用マイナス側ドライバ
１１３ 第２チャンネル用プラス側ドライバ
１１４ 第２チャンネル用マイナス側ドライバ
１１５ 保護機能部
Ａ１ プリスケーラ
Ａ２ チャンネルミキサ
Ａ３ ２バンドＤＲＣ部
Ａ４ 第１スケーラ
Ａ５ 疑似低音部
Ａ６ ＨＰＦ部
Ａ７ バス／トレブル調整部
Ａ８ サラウンド調整部
Ａ９ ７バンドパラメトリックイコライザ
Ａ１０ ボリウム／バランス調整部
Ａ１１ 第２スケーラ
Ａ１２ ２バンドＤＲＣ部
Ａ１３ ポストスケーラ
Ｘ 第１チップ
Ｘ１０ 信号処理部
Ｘ２０ エラー検出部
Ｘ２１ レジスタ
Ｘ２２ サンプリング部
Ｘ２３ 同期制御部
Ｘ２４ プルアップ抵抗
Ｘ３０ インタフェイス部
Ｙ 第２チップ
Ｙ１０ 電力増幅部
Ｙ２０ 保護機能部
Ｙ２１ 異常保護回路
Ｙ２２ セレクタ
Ｙ２３ 出力トランジスタ
Ｔ１１ 第１ピン
Ｔ１２ 第２ピン
Ｚ１０ ２チャンネルΔΣモジュレータ
Ｚ２０ ドライバ
Ｚ３０ 内部電源電圧生成部
Ｚ４０ 保護機能部
ＩＮＶ インバータ
ＡＭＰ オペアンプ
ＣＭＰ コンパレータ
ＴＩＭ タイミング制御部
ＤＲＶ１、ＤＲＶ２ ドライブ段
ＢＵＦ バッファ
Ｎ１、Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１〜Ｒ４ 抵抗
Ｃ１、Ｃ２ コンデンサ
Ｔ２１、Ｔ２２ ピン

Claims (9)

1. 第１電圧と基準電圧との間でパルス駆動される入力信号を増幅し、前記第１電圧よりも高い第２電圧と前記基準電圧との間でパルス駆動される出力信号を生成するドライバと、
   前記第２電圧から前記第１電圧を生成する第１電圧生成部と、
   を有する半導体装置であって、
   前記ドライバは、前記第１電圧の入力を受けて動作し前記出力信号の帰還経路となる１次積分器を含み、
   前記第１電圧生成部は、前記第２電圧を分圧して前記第１電圧を生成する分圧器を含むことを特徴とする半導体装置。
2. 前記１次積分器は、
   前記第１電圧の入力を受けて動作するオペアンプと、
   前記入力信号の印加端と前記オペアンプの入力端との間に接続された第１抵抗と、
   前記出力信号の印加端と前記オペアンプの入力端との間に接続された第２抵抗と、
   前記オペアンプの入力端と出力端との間に接続された第１コンデンサと、
   を有することを特徴とする請求項１に記載の半導体装置。
3. 前記分圧器は、
   前記基準電圧の印加端と前記第１電圧の出力端との間に接続された第３抵抗と、
   前記第２電圧の印加端と前記第１電圧の出力端との間に接続された第４抵抗と、
   を有することを特徴とする請求項２に記載の半導体装置。
4. 前記第１抵抗、前記第２抵抗、前記第３抵抗、及び、前記第４抵抗の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３、及び、Ｒ４とした場合、Ｒ１／Ｒ２＝Ｒ３／（Ｒ３＋Ｒ４）という関係が成立することを特徴とする請求項３に記載の半導体装置。
5. 前記第１電圧生成部は、前記基準電圧の印加端と前記第１電圧の出力端との間に接続された第２コンデンサを有することを特徴とする請求項４に記載の半導体装置。
6. 少なくとも、前記第１抵抗と前記第３抵抗は、それぞれ、所定の制御信号に応じて抵抗値を調整することが可能な可変抵抗であることを特徴とする請求項４または請求項５に記載の半導体装置。
7. 前記第１電圧をモニタして減電圧保護動作を行う保護機能部を有することを特徴とする請求項６に記載の半導体装置。
8. 音声信号に所定の信号処理を施して前記入力信号を生成し、これを前記ドライバに出力する音声信号処理部を有することを特徴とする請求項１〜請求項７のいずれかに記載の半導体装置。
9. 請求項１〜請求項８のいずれかに記載の半導体装置と、
   前記半導体装置に前記音声信号を供給する音源と、
   前記半導体装置から前記出力信号が供給されるスピーカと、
   を有することを特徴とする電子機器。