JP2012099162A - 半導体装置 - Google Patents
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Abstract
【解決手段】ライトデータを伝送する貫通電極TSVWとリードデータを伝送する貫通電極TSVRとをそれぞれ有する互いに積層された複数のコアチップCC0〜CC7と、これらコアチップCC0〜CC7に共通接続されたインターフェースチップIFとを備える。インターフェースチップIFは、データ入出力端子16と、データ入出力端子と貫通電極TSVWとの間に設けられた52入力バッファと、データ入出力端子16と貫通電極TSVRの間に設けられた出力バッファ51とを有する。本発明によれば、ライトデータとリードデータを互いに異なる貫通電極を介して伝送していることから、異なるランクに対して連続アクセスされた場合であってもデータの衝突が生じない。
【選択図】図8
Description
CC0〜CC7 コアチップ
CS0B,CS1B チップ選択信号
HITA,HITR,HITW 一致信号
IF インターフェースチップ
IP インターポーザ
RBS リードバス
RCLK リードタイミング信号
RSID リード用チップアドレス
SID チップアドレス
TSV,TSVR,TSVW 貫通電極
WBS ライトバス
WCLK ライトタイミング信号
WSID ライト用チップアドレス
420〜427 チップアドレス保持回路
10 半導体装置
11 クロック端子
12 コマンド端子
13 チップ選択端子
14 クロックイネーブル端子
15 アドレス端子
16 データ入出力端子
17 データストローブ端子
21 クロック生成回路
22 DLL回路
31 入力バッファ
32 コマンドデコーダ
33 コマンドラッチ回路
33a リードタイミング制御回路
33b ライトタイミング制御回路
40,44 アドレスラッチ回路
41 チップアドレス取得回路
42 リード用チップアドレス出力回路
43 ライト用チップアドレス出力回路
51 出力バッファ回路
52 入力バッファ回路
53 リードデータラッチ回路
54 パラレルシリアル変換回路
55 シリアルパラレル変換回路
56 ライトデータラッチ回路
60 モードレジスタ
61,62 TSVバッファ
70 メモリセルアレイ
71 ロウデコーダ
72 センス回路
73 カラムデコーダ
74 ロウアドレス制御回路
75 カラムアドレス制御回路
76 チップアドレス保持回路
100 ロウアドレス判定回路
200 カラムアドレス判定回路
210 リードアドレス判定回路
220 ライトアドレス判定回路
300 リードライトアンプ
310 リードバッファ制御回路
320 ライトバッファ制御回路
330 リードバッファ
340 ライトバッファ
Claims (6)
- ライトデータを伝送する第1の貫通電極とリードデータを伝送する第2の貫通電極とをそれぞれ有する互いに積層された複数の被制御チップであって、前記複数の被制御チップに設けられた前記第1の貫通電極が互いに共通接続され、前記複数の被制御チップに設けられた前記第2の貫通電極が互いに共通接続された、複数の被制御チップと、
データ入出力端子と、前記データ入出力端子及び前記第1の貫通電極の間に設けられ前記データ入出力端子から前記ライトデータを受けて前記第1の貫通電極に出力する入力バッファと、前記データ入出力端子及び前記第2の貫通電極の間に設けられ前記第2の貫通電極から前記リードデータを受けて前記データ入出力端子に出力する出力バッファと、を有する制御チップと、
を備えることを特徴とする半導体装置。 - 前記複数の被制御チップは、ライトタイミング信号を伝送する第3の貫通電極と、リードタイミング信号を伝送する第4の貫通電極と、前記第1の貫通電極を介して供給される前記ライトデータを前記ライトタイミング信号に同期して取り込むライトバッファと、前記リードデータを前記リードタイミング信号に同期して前記第2の貫通電極に供給するリードバッファと、をそれぞれ有し、
前記複数の被制御チップに設けられた前記第3の貫通電極は互いに共通接続され、
前記複数の被制御チップに設けられた前記第4の貫通電極は互いに共通接続され、
前記制御チップは、コマンド入力端子と、前記コマンド端子に入力されたコマンド信号がライトコマンドであることに応答して前記第3の貫通電極に前記ライトタイミング信号を供給するライトタイミング制御回路と、前記コマンド端子に入力されたコマンド信号がリードコマンドであることに応答して前記第4の貫通電極に前記リードタイミング信号を供給するリードタイミング制御回路と、をさらに有する
ことを特徴とする請求項1に記載の半導体装置。 - 前記複数の被制御チップは、ライト用チップアドレスを伝送する第5の貫通電極と、リード用チップアドレスを伝送する第6の貫通電極と、前記ライト用チップアドレスと該チップに割り当てられたチップアドレスとが一致したことに応答して前記ライトバッファを活性化させるライトアドレス判定回路と、前記リード用チップアドレスと該チップに割り当てられたチップアドレスとが一致したことに応答して前記リードバッファを活性化させるリードアドレス判定回路と、をそれぞれ有し、
前記複数の被制御チップに設けられた前記第5の貫通電極は互いに共通接続され、
前記複数の被制御チップに設けられた前記第6の貫通電極は互いに共通接続され、
前記制御チップは、アクセスすべき被制御チップのチップアドレスを取得するチップアドレス取得回路と、前記ライトコマンドが発行されたことに応答して、前記チップアドレス取得回路によって取得された前記チップアドレスを前記第5の貫通電極に供給するライト用チップアドレス出力回路と、前記リードコマンドが発行されたことに応答して、前記チップアドレス取得回路によって取得された前記チップアドレスを前記第6の貫通電極に供給するリード用チップアドレス出力回路と、をさらに有する
ことを特徴とする請求項2に記載の半導体装置。 - 前記ライトタイミング制御回路は、前記ライトコマンドが発行されてから第1の時間が経過した後に前記第3の貫通電極に前記ライトタイミング信号を供給し、
前記リードタイミング制御回路は、前記リードコマンドが発行されてから第2の時間が経過した後に前記第4の貫通電極に前記ライトタイミング信号を供給し、
前記ライト用チップアドレス出力回路は、前記ライトコマンドが発行されてから前記第1の時間が経過した後に前記第5の貫通電極に前記ライト用チップアドレスを供給し、
前記リード用チップアドレス出力回路は、前記リードコマンドが発行されてから前記第2の時間が経過した後に前記第6の貫通電極に前記リード用チップアドレスを供給する
ことを特徴とする請求項3に記載の半導体装置。 - 前記制御チップは、前記第1及び第2の時間を設定するモードレジスタをさらに有することを特徴とする請求項4に記載の半導体装置。
- 前記複数の被制御チップは複数のランクにグループ分けされており、
前記制御チップには、排他的に活性化される複数のチップ選択信号が外部から供給され、
前記制御チップは、活性化されたチップ選択信号に対応するランクを選択的に活性化する
ことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
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