JP2012095074A - Semiconductor integrated circuit, and method of operating the same - Google Patents

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徹郎 松井
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Abstract

PROBLEM TO BE SOLVED: To shorten a stabilization time for switching an analog input signal to a delta-sigma A/D converter.SOLUTION: An A/D conversion operation of a delta-sigma A/D converter (12) of a semiconductor integrated circuit is controlled by a control signal (Cnt2) supplied from a control circuit (13). For switching an analog input signal (Vin), an amplitude limitation operation is executed to limit an output voltage amplitude of an operational amplifier (OPA) of an integrator (1211) in response to the control signal (Cnt2). At signal switching, for example, an input signal transfer amount or input-to-output signal transfer amount of the integrator (1211) is set at a smaller value than a steady state signal transfer amount after signal switching. The semiconductor integrated circuit further includes an analog multiplexer (11) connected to a plurality of analog input terminals, and a central processing unit (21) connected to the control circuit (13) via a bus.

Description

本発明はデルタシグマ型Ａ／Ｄ変換器を内蔵する半導体集積回路およびその動作方法に関し、特にデルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮するのに有効な技術に関するものである。   The present invention relates to a semiconductor integrated circuit incorporating a delta-sigma A / D converter and an operation method thereof, and more particularly to switching of an analog input signal supplied to an input terminal of a delta-sigma A / D converter. The present invention relates to a technique effective for shortening the stabilization time.

Ａ／Ｄ変換器を内蔵するマイクロコンピュータやマイクロコントローラ等の半導体集積回路においては、外部から供給されるアナログ信号がＡ／Ｄ変換器によってデジタル信号に変換されて、デジタル信号は中央処理ユニット(ＣＰＵ：Central Processing Unit)に供給される。   In a semiconductor integrated circuit such as a microcomputer or a microcontroller incorporating an A / D converter, an analog signal supplied from the outside is converted into a digital signal by an A / D converter, and the digital signal is converted into a central processing unit (CPU). : Central Processing Unit).

下記特許文献１には、複数の外部端子から供給される複数のアナログ信号を選択するアナログマルチプレクサが入力端子に接続されたＡ／Ｄ変換器を内蔵するマイクロコンピュータが記載されている。内蔵されたＡ／Ｄ変換器は、サンプルホールド回路の形式のコンパレータ回路とデジタル部と逐次比較レジスタとローカルＤ／Ａ変換器を含む逐次比較型Ａ／Ｄとして構成されている。   Japanese Patent Application Laid-Open No. 2004-228561 describes a microcomputer including an A / D converter in which an analog multiplexer that selects a plurality of analog signals supplied from a plurality of external terminals is connected to an input terminal. The built-in A / D converter is configured as a successive approximation A / D including a comparator circuit in the form of a sample and hold circuit, a digital unit, a successive approximation register, and a local D / A converter.

一方、Ａ／Ｄ変換器としては、フラッシュ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器や逐次比較型Ａ／Ｄ変換器よりも、高精度で高分解能の特性を有するデルタシグマ型Ａ／Ｄ変換器が知られている。デルタシグマ型Ａ／Ｄ変換器(ΔΣＡ／Ｄ変換器)はシグマデルタ型Ａ／Ｄ変換器(ΣΔＡ／Ｄ変換器)とも呼ばれるもので、ΔΣ変調器(ΣΔ変調器)によってアナログ入力信号は入力信号振幅に比例したパルス密度を有するデジタル信号に変換されて、デジタル信号のパルス列はデジタル・フィルタ(デシメーション・フィルタ)によってカウントされ、その積算値がバイナリーコード等のデジタル出力信号に変換される。   On the other hand, as an A / D converter, a delta-sigma type having higher accuracy and higher resolution than a flash type A / D converter, a pipeline type A / D converter, and a successive approximation type A / D converter. A / D converters are known. A delta-sigma A / D converter (ΔΣ A / D converter) is also called a sigma-delta A / D converter (ΣΔ A / D converter), and an analog input signal is input by a ΔΣ modulator (ΣΔ modulator). It is converted into a digital signal having a pulse density proportional to the signal amplitude, the pulse train of the digital signal is counted by a digital filter (decimation filter), and the integrated value is converted into a digital output signal such as a binary code.

下記非特許文献１には、アナログ入力信号が２個の積分器を介して量子化器の入力端子に供給される２次デルタシグマ型Ａ／Ｄ変換器にアナログ入力信号を量子化器の入力端子に直接供給するダイレクトフィードパスと１段目の積分器の出力信号の２倍の増幅信号を２段目の積分器をバイパスして量子化器の入力端子に直接供給するフィードパスが追加されたフィードフォワード型のデルタシグマ型Ａ／Ｄ変換器が記載されている。量子化器のデジタル出力信号はローカルＤ／Ａ変換器の入力端子に供給され、ローカルＤ／Ａ変換器の出力端子から生成されるアナログフィードバック信号は、１段目の積分器の入力端子に接続された減算器でアナログ入力信号から減算される。従って、２個の積分器は減算器の出力端子から生成される量子化器の量子化雑音だけを処理するので、２個の積分器に含まれる演算増幅器の非線型性やスリューレート等の要求性能が緩和されて、低歪の特性の実現が可能となる。尚、２次デルタシグマ型Ａ／Ｄ変換器は、１次デルタシグマ型Ａ／Ｄ変換器と比較して、積分器の個数が１個から２個に変更されてサンプリング周波数が２倍に設定されるので、Ｓ／Ｎ比の改善が可能となる。   Non-Patent Document 1 below describes an analog input signal input to a quantizer input to a second-order delta-sigma A / D converter in which an analog input signal is supplied to an input terminal of a quantizer via two integrators. A direct feed path that supplies power directly to the terminal and a feed path that supplies the amplified signal twice the output signal of the first-stage integrator directly to the input terminal of the quantizer bypassing the second-stage integrator are added. A feedforward delta-sigma A / D converter is described. The digital output signal of the quantizer is supplied to the input terminal of the local D / A converter, and the analog feedback signal generated from the output terminal of the local D / A converter is connected to the input terminal of the first-stage integrator. Is subtracted from the analog input signal. Accordingly, since the two integrators process only the quantization noise of the quantizer generated from the output terminal of the subtracter, the nonlinearity of the operational amplifiers included in the two integrators, the slew rate, etc. The required performance is relaxed, and low distortion characteristics can be realized. The second-order delta-sigma A / D converter is set to double the sampling frequency by changing the number of integrators from one to two compared to the first-order delta-sigma A / D converter. Therefore, the S / N ratio can be improved.

一方、下記特許文献２には、３次以上のデルタシグマ型Ａ／Ｄ変換器において一定振幅以上の入力信号によって動作が不安定となり発振に陥らないように過大入力時の安定性を向上させるために、入力信号の振幅がしきい値以上となるとフィードフォワード係数の絶対値が小さくなるように制御するフィードフォワード型デルタシグマ型Ａ／Ｄ変換器が記載されている。   On the other hand, in Patent Document 2 below, in order to improve the stability at the time of excessive input in a delta sigma type A / D converter of the third order or higher so that the operation becomes unstable due to an input signal having a certain amplitude or more and does not fall into oscillation. Describes a feedforward type delta-sigma A / D converter that performs control so that the absolute value of the feedforward coefficient decreases when the amplitude of the input signal exceeds a threshold value.

特開２００５−２６８０５号 公報JP-A-2005-26805 特開２００８−５４０９９号 公報JP 2008-54099 A

Ｊ．Ｓｉｌｖａ ｅｔ ａｌ， “Ｗｉｄｅｂａｎｄ ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ ｄｅｌｔａ−ｓｉｇｍａ ＡＤＣ ｔｏｐｏｌｏｇｙ”， ＩＥＥ ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳｍ ７ｔｈ Ｊｕｎｅ ２００１， Ｖｏｌ．３７， Ｎｏ．１２， ｐｐ．７３７−７３８．J. et al. Silva et al, “Wideband low-distortion delta-sigma ADC topology”, IEEE ELECTRONICS LETTERSm 7th June 2001, Vol. 37, no. 12, pp. 737-738.

本発明者等は本発明に先立って、複数のアナログ信号のＡ／Ｄ変換の可能な汎用マイクロコントローラの開発に従事した。この汎用マイクロコントローラでは、アナログマルチプレクサによるチャンネル切換時等でのＡ／Ｄ変換器の過渡応答から定常状態に安定化されるまでの待機時間の短縮が要求された。すなわち、アナログマルチプレクサは、汎用マイクロコントローラ等の複数の外部端子から供給される複数のアナログ信号を選択してＡ／Ｄ変換器の入力端子に供給するものである。   Prior to the present invention, the present inventors engaged in the development of a general-purpose microcontroller capable of A / D conversion of a plurality of analog signals. This general-purpose microcontroller has been required to shorten the waiting time until the A / D converter is stabilized in a steady state after the transient response of the A / D converter at the time of channel switching by an analog multiplexer. That is, the analog multiplexer selects a plurality of analog signals supplied from a plurality of external terminals such as a general-purpose microcontroller and supplies them to the input terminal of the A / D converter.

一方、本発明に先立った本発明者等による検討においては、Ａ／Ｄ変換器には、低歪特性の実現が可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器が採用された。   On the other hand, in the study by the present inventors prior to the present invention, a feedforward type delta sigma type A / D converter capable of realizing a low distortion characteristic was adopted as the A / D converter.

また、本発明に先立った本発明者等により検討された汎用マイクロコントローラにおいても、複数の入力チャンネルの多入力アナログ信号はアナログマルチプレクサによって時分割マルチプレクスでＡ／Ｄ変換器に供給され、多入力アナログ信号のＡ／Ｄ変換が実行される。この汎用マイクロコントローラにおいては、デルタシグマ型Ａ／Ｄ変換器の積分器はスイッチトキャパシタ回路によって構成される。このスイッチトキャパシタ回路は、アナログマルチプレクサの出力端子にスイッチを介してその一端が接続された入力容量と、その反転入力端子に入力容量の他端が接続されその非反転入力端子に参照電圧が供給された演算増幅器と、演算増幅器の出力端子と反転入力端子との間に並列接続されたリセットスイッチと積分容量とによって構成される。   In the general-purpose microcontroller studied by the present inventors prior to the present invention, multi-input analog signals of a plurality of input channels are supplied to the A / D converter by an analog multiplexer in a time division multiplex, A / D conversion of the analog signal is executed. In this general-purpose microcontroller, the integrator of the delta-sigma A / D converter is constituted by a switched capacitor circuit. This switched capacitor circuit has an input capacitor whose one end is connected to the output terminal of the analog multiplexer via a switch, and the other end of the input capacitor is connected to its inverting input terminal, and a reference voltage is supplied to its non-inverting input terminal. An operational amplifier, a reset switch and an integration capacitor connected in parallel between the output terminal and the inverting input terminal of the operational amplifier.

アナログマルチプレクサによってＡ／Ｄ変換されるアナログ入力信号の切り換えが実行される際に、リセット制御信号によってリセットスイッチが導通状態に制御され、積分容量の充電電荷が完全に放電されて、切り換え以前のアナログ入力信号の影響が最小とされる。アナログ入力信号の切り換え時のリセット動作が終了すると、リセットスイッチは非導通状態に制御され、サンプリング期間では切り換えの以降のアナログ入力信号の入力電圧が入力容量の両端にサンプリングされ、その後の積分動作期間に入力容量の両端のサンプリング電荷の一部が積分容量に再配分される。   When switching of the analog input signal to be A / D converted by the analog multiplexer is executed, the reset switch is controlled to be in a conducting state by the reset control signal, and the charge of the integration capacitor is completely discharged, and the analog before switching is analogized. The influence of the input signal is minimized. When the reset operation at the time of switching of the analog input signal is completed, the reset switch is controlled to be in a non-conductive state, and during the sampling period, the input voltage of the analog input signal after the switching is sampled at both ends of the input capacitance, and the subsequent integration operation period In addition, part of the sampling charge at both ends of the input capacitor is redistributed to the integration capacitor.

しかし、アナログマルチプレクサによる切り換えの以降のアナログ入力信号の振幅電圧レベルが参照電圧よりも極めて大きな場合には、デルタシグマ型Ａ／Ｄ変換器の積分器の入力端子に接続された減算器の入力端子に大きなステップ電圧幅のアナログ入力信号が供給される場合と等価となる。一方、デルタシグマ型Ａ／Ｄ変換器のローカルＤ／Ａ変換器の出力には、切り換えの直後では新規のアナログ入力信号に応答したアナログフィードバック信号が生成されていない。従って、新規のアナログ入力信号とアナログフィードバック信号との減算を実行する減算器の出力から大振幅の出力信号が積分器の入力端子に供給されるので、積分器内部の演算増幅器の出力信号が飽和するものとなる。定常状態において適正な振幅の入力信号が積分器の入力端子に供給されている場合には、演算増幅器の出力信号は非反転入力端子に供給される参照電圧の付近の電圧レベルとなっている。しかし、減算器の出力から大振幅の出力信号が積分器の入力端子に供給されると、積分器の内部の演算増幅器の出力信号が飽和して略電源電圧の最高出力電圧もしくは略接地電圧の最低出力電圧に変化するものとなる。従って、積分器内部の演算増幅器の飽和が終了して演算増幅器の出力信号が定常状態に復帰するまでの安定化時間の間には、デルタシグマ型Ａ／Ｄ変換器の出力から正確なデジタル出力信号が生成されないものである。   However, when the amplitude voltage level of the analog input signal after switching by the analog multiplexer is extremely larger than the reference voltage, the input terminal of the subtractor connected to the input terminal of the integrator of the delta-sigma A / D converter This is equivalent to a case where an analog input signal having a large step voltage width is supplied. On the other hand, at the output of the local D / A converter of the delta sigma type A / D converter, an analog feedback signal in response to a new analog input signal is not generated immediately after switching. Therefore, since the output signal of a large amplitude is supplied to the input terminal of the integrator from the output of the subtractor that performs subtraction between the new analog input signal and the analog feedback signal, the output signal of the operational amplifier inside the integrator is saturated. To be. When an input signal having an appropriate amplitude is supplied to the input terminal of the integrator in a steady state, the output signal of the operational amplifier has a voltage level near the reference voltage supplied to the non-inverting input terminal. However, when a large-amplitude output signal is supplied from the output of the subtractor to the input terminal of the integrator, the output signal of the operational amplifier inside the integrator is saturated, and the maximum output voltage of the power supply voltage or the ground voltage It will change to the lowest output voltage. Therefore, an accurate digital output is output from the output of the delta-sigma A / D converter during the stabilization time from the completion of the saturation of the operational amplifier in the integrator until the output signal of the operational amplifier returns to the steady state. No signal is generated.

この安定化時間はデルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換時間を遅延するだけではなく、アナログマルチプレクサによって複数のアナログ入力信号を時分割でデルタシグマ型Ａ／Ｄ変換器の入力端子に供給する際に入力切り換えを遅延するものとなる。その結果、アナログマルチプレクサとデルタシグマ型Ａ／Ｄ変換器を具備して、複数の外部端子から供給される複数のアナログ信号をデジタル信号に変換して中央処理ユニット(ＣＰＵ)で処理するマイクロコンピュータやマイクロコントローラ等の半導体集積回路では、アナログ信号処理性能が低下するものとなる。   This stabilization time not only delays the A / D conversion time of the delta sigma type A / D converter, but also time-divides a plurality of analog input signals into the input terminal of the delta sigma type A / D converter by an analog multiplexer. When supplying, input switching is delayed. As a result, a microcomputer that includes an analog multiplexer and a delta-sigma A / D converter, converts a plurality of analog signals supplied from a plurality of external terminals into digital signals, and processes them by a central processing unit (CPU), In a semiconductor integrated circuit such as a microcontroller, analog signal processing performance is degraded.

この問題を解消するために、本発明に先立って本発明者等によって、上記特許文献２に記載されたようにデルタシグマ型Ａ／Ｄ変換器の入力信号の振幅と所定のしきい値とを比較して、この振幅検出結果に基づきフィードフォワード係数を制御する方式が検討された。しかし、本発明者等がこの方式を検討したところ、この方式では入力信号の振幅がしきい値を超過して初めて制御動作が開始されるので、この制御動作が開始される以前にデルタシグマ型Ａ／Ｄ変換器の減算器の出力から大振幅の出力信号が積分器の入力端子に供給されるので、積分器内部の演算増幅器が飽和するので安定化時間を短縮することが不可能であると言う問題が明らかとされた。   In order to solve this problem, prior to the present invention, the inventors set the amplitude of the input signal of the delta-sigma A / D converter and a predetermined threshold as described in Patent Document 2 above. In comparison, a method of controlling the feedforward coefficient based on the amplitude detection result was examined. However, when the present inventors examined this method, since the control operation is started only when the amplitude of the input signal exceeds the threshold value in this method, the delta-sigma type is started before this control operation is started. Since an output signal having a large amplitude is supplied from the output of the subtracter of the A / D converter to the input terminal of the integrator, it is impossible to shorten the stabilization time because the operational amplifier in the integrator is saturated. The problem was revealed.

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。   The present invention has been made as a result of the examination by the present inventors prior to the present invention as described above.

従って、本発明の目的とするところは、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することにある。   Accordingly, an object of the present invention is to shorten the stabilization time when switching of the analog input signal supplied to the input terminal of the delta-sigma A / D converter is executed.

また、本発明の他の目的とするところは、複数の外部端子から供給される複数のアナログ信号をデジタル信号に変換して処理する半導体集積回路のアナログ信号処理性能の低下を軽減することにある。   Another object of the present invention is to reduce a decrease in analog signal processing performance of a semiconductor integrated circuit that converts a plurality of analog signals supplied from a plurality of external terminals into digital signals and processes them. .

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。   A typical one of the inventions disclosed in the present application will be briefly described as follows.

すなわち、本発明の代表的な実施の形態は、デルタシグマ型Ａ／Ｄ変換器(１２)と制御回路(１３)とを具備する半導体集積回路(ＩＣ＿Ｃｈｉｐ)である。   That is, a typical embodiment of the present invention is a semiconductor integrated circuit (IC_Chip) including a delta-sigma A / D converter (12) and a control circuit (13).

前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号(Ｃｎｔ２)によって制御される。   The A / D conversion operation of the delta-sigma A / D converter is controlled by a control signal (Cnt2) supplied from the control circuit to the delta-sigma A / D converter.

前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号(Ｖin)の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とする(図２、図３参照)。   When the analog input signal (Vin) supplied to the input terminal of the delta sigma A / D converter is switched, the delta sigma A / D converter is responsive to the control signal supplied from the control circuit. An amplitude limiting operation is performed in which the output voltage amplitude of the operational amplifier (OPA) of the integrator 1211 is limited (see FIGS. 2 and 3).

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、本発明によれば、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することができる。   That is, according to the present invention, it is possible to shorten the stabilization time when switching of the analog input signal supplied to the input terminal of the delta-sigma A / D converter is executed.

図１は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit as a microcontroller unit MPU according to the first embodiment of the present invention. 図２は、図１に示した本発明の実施の形態１の半導体集積回路ＩＣ＿Ｃｈｉｐにおいて、アナログマルチプレクサー(ＭＰＸ)１１とデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２を含んだアナログ回路コア１０の構成を示す図である。2 shows an analog circuit core 10 including an analog multiplexer (MPX) 11 and a delta-sigma type A / D converter (ΔΣ_ADC) 12 in the semiconductor integrated circuit IC_Chip of Embodiment 1 of the present invention shown in FIG. FIG. 図３は、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる減算器１２１０と第１積分器１２１１の構成を示す図であり、またアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。FIG. 3 is a diagram showing configurations of the subtractor 1210 and the first integrator 1211 included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the first embodiment of the present invention shown in FIG. Also, a diagram showing an on / off state of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the period T1 of the sampling operation of a new analog input signal immediately after the analog input signal is switched by the analog multiplexer (MPX) 11. It is. 図４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。FIG. 4 shows the on / off states of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the period T2 of the integration operation of the new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11. FIG. 図５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。FIG. 5 shows ON / OFF of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the period T3 of the analog input signal in the steady input state after the switching of the analog input signal by the analog multiplexer (MPX) 11. It is a figure which shows a state. 図６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。FIG. 6 shows ON / OFF of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the period T4 of the reintegration operation of the analog input signal in the steady input state after the switching of the analog input signal by the analog multiplexer (MPX) 11. It is a figure which shows a state. 図７は、図２に示した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０、ｓｗ１のオン・オフ変化とを示す図である。FIG. 7 shows a new analog input signal immediately after the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. 2 according to Embodiment 1 of the present invention switches the input signal in the period T1 in FIG. A reset signal RESET, a first control clock signal φ1, and a second control clock signal φ2 for executing from the sampling operation to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in FIG. It is a figure which shows the waveform change of and the ON / OFF change of switch sw0 and sw1. 図８は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。FIG. 8 shows a delta-sigma type A in the case of adopting an increase in the amplitude signal of the analog input signal without adopting an increase in the amplitude signal of the analog input signal according to the first embodiment of the present invention. It is a figure explaining operation | movement of a / D converter. 図９は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。FIG. 9 illustrates the operation of the delta-sigma A / D converter when the multi-stage increase in the amplitude signal of the analog input signal according to the first embodiment of the present invention described in FIGS. 2 to 7 is employed. FIG. 図１０は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階の増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合には、安定化時間が長期化して、アナログ信号処理性能が低下することを示す図である。FIG. 10 shows a stabilization time in the case of adopting a one-step increase in the amplitude signal of the analog input signal without adopting a multi-step increase in the amplitude signal of the analog input signal according to the first embodiment of the present invention. It is a figure which shows that analog signal processing performance falls for a long time. 図１１は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合には、安定化時間が短縮されて、アナログ信号処理性能が改善されることを示す図である。FIG. 11 shows that when the multi-stage increase of the amplitude signal of the analog input signal according to the first embodiment of the present invention described with reference to FIGS. It is a figure which shows that performance is improved. 図１２は、図８のアナログ入力振幅信号の１段階増加方式と図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式とにおけるデルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量の変化を示す図である。12 shows the digital output of the delta-sigma A / D converter in the one-step increase method of the analog input amplitude signal of FIG. 8 and the multi-step increase method of the analog input amplitude signal according to the first embodiment of the present invention of FIG. It is a figure which shows the change of the error amount of a signal. 図１３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態２による減算器１２１０と第１積分器１２１１の構成を示す図であり、また、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態を示す図である。FIG. 13 is a diagram showing the configuration of the subtractor 1210 and the first integrator 1211 according to the second embodiment of the present invention included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. Also, a diagram showing an on / off state of the switches SW1p, SW1n to SW6p, and SW6n in the period T1 of the sampling operation of a new analog input signal immediately after switching of the analog differential input signal by the analog multiplexer (MPX) 11 It is. 図１４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規アナログ差動入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。FIG. 14 shows the ON / OFF state of the switches SW1p, SW1n to SW6p, SW6n in the period T2 of the integration operation of the new analog differential input signal immediately after switching of the analog differential input signal by the analog multiplexer (MPX) 11. -It is a figure which shows an OFF state. 図１５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。FIG. 15 shows the on / off states of the switches SW1p, SW1n to SW6p, SW6n in the period T3 of the resampling operation of the analog input signal in the steady input state after the switching of the analog differential input signal by the analog multiplexer (MPX) 11. It is a figure which shows the on-off state of. 図１６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。FIG. 16 shows the on / off states of the switches SW1p, SW1n to SW6p, SW6n in the period T4 of the reintegration operation of the analog input signal in the steady input state after the switching of the analog differential input signal by the analog multiplexer (MPX) 11. It is a figure which shows the on-off state of. 図１７は、図１３に示した本発明の実施の形態２による減算器１２１０と第１積分器１２１１とを含んだフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１３の期間Ｔ１のアナログ差動入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作から図１６の期間Ｔ４でのアナログ差動入力信号切り換え以後の定常入力状態のアナログ差動入力信号の再積分動作を実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２と第３制御クロック信号φ３と第４制御クロック信号φ０の波形変化を示す図である。FIG. 17 shows a feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12 including a subtractor 1210 and a first integrator 1211 according to the second embodiment of the present invention shown in FIG. From the sampling operation of the new analog differential input signal immediately after the switching of the analog differential input signal of T1, the reintegration operation of the analog differential input signal in the steady input state after the switching of the analog differential input signal in the period T4 in FIG. 16 is executed. FIG. 7 is a diagram showing waveform changes of a reset signal RESET, a first control clock signal φ1, a second control clock signal φ2, a third control clock signal φ3, and a fourth control clock signal φ0 for performing the operation. 図１８は、図１９乃至図２２に示した本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１９の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２２の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。FIG. 18 shows a new analog signal immediately after the feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIGS. 19 to 22 according to the third embodiment of the present invention switches the input signal in the period T1 in FIG. The reset signal RESET, the first control clock signal φ1, and the second control clock for executing from the sampling operation of the input signal to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in FIG. It is a figure which shows the waveform change with signal (phi) 2, and the on / off change of switch sw0. 図１９は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態３による減算器１２１０と第１積分器１２１１の構成を示す図であり、また本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 19 is a diagram showing the configuration of the subtractor 1210 and the first integrator 1211 according to the third embodiment of the present invention included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. There is also a sampling operation of a new analog input signal immediately after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of switch SW1-SW5, SW1f, SW2f, sw0 in period T1. 図２０は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 20 shows a new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in the period T2 of integral operation. 図２１は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 21 shows an analog input in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in period T3 of the signal re-sampling operation. 図２２は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 22 shows an analog input in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in period T4 of the signal reintegration operation. 図２３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態４による減算器１２１０と第１積分器１２１１の構成を示す図であり、また本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 23 is a diagram showing a configuration of a subtractor 1210 and a first integrator 1211 according to the fourth embodiment of the present invention included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. There is also a sampling operation of a new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of switch SW1-SW5, SW1f, SW2f, sw0 in period T1. 図２４は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 24 shows a new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in the period T2 of integral operation. 図２５は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 25 shows an analog input signal in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, and sw0 in period T3 of the re-sampling operation | movement. 図２６は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。FIG. 26 shows an analog input in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in period T4 of the signal reintegration operation. 図２７は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの構成を示す図である。FIG. 27 is a diagram showing a configuration of the voltage clamp circuit Clp_Ckt used in the first integrator 1211 according to the fourth embodiment of the present invention shown in FIG. 図２８は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの他の構成を示す図である。FIG. 28 is a diagram showing another configuration of the voltage clamp circuit Clp_Ckt used in the first integrator 1211 according to the fourth embodiment of the present invention shown in FIG. 図２９は、図２３乃至図２８に示した本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図２３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。FIG. 29 shows a new analog signal immediately after the feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIGS. 23 to 28 according to the fourth embodiment of the present invention switches the input signal in the period T1 of FIG. The reset signal RESET, the first control clock signal φ1, and the second control clock for executing from the sampling operation of the input signal to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in FIG. It is a figure which shows the waveform change with signal (phi) 2, and the on / off change of switch sw0. 図３０は、本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の構成を示す図である。FIG. 30 is a diagram showing a configuration of a feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fifth embodiment of the present invention. 図３１は、図３０に示した本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の期間Ｔ０に、ハイレベルのリセット信号ＲＥＳＥＴに応答したリセット動作から期間Ｔ４の入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴの波形変化と２個のスイッチ１２１８、１２１９(スイッチｓｗ０)のオン・オフ変化とを示す図である。FIG. 31 shows a sampling operation of a new analog input signal immediately after the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fifth embodiment of the present invention shown in FIG. In order to execute from the reset operation in response to the high level reset signal RESET to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in the period T0 of the switching operation of the previous analog input signal. It is a figure which shows the waveform change of the reset signal RESET, and the ON / OFF change of two switches 1218 and 1219 (switch sw0). 図３２は、図３０に示した本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型に切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２と本発明を採用しない場合のデルタシグマ型Ａ／Ｄ変換器におけるデジタル出力信号の誤差量の変化を示す図である。FIG. 32 shows a feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 that can be switched from the direct feedforward type to the normal type according to the fifth embodiment of the present invention shown in FIG. 30 and the case where the present invention is not adopted. It is a figure which shows the change of the error amount of a digital output signal in the delta-sigma type A / D converter of. 図３３は、図２に示したアナログマルチプレクサー(ＭＰＸ)１１に含まれた複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の各アナログスイッチの構成を示す図である。FIG. 33 is a diagram illustrating a configuration of each of the analog switches ASW0, ASW1, ASW2 to ASW7 included in the analog multiplexer (MPX) 11 illustrated in FIG.

１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。 1. First, an outline of a typical embodiment of the invention disclosed in the present application will be described. Reference numerals in the drawings referred to with parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.

〔１〕本発明の代表的な実施の形態は、デルタシグマ型Ａ／Ｄ変換器(１２)と制御回路(１３)とを具備する半導体集積回路(ＩＣ＿Ｃｈｉｐ)である。   [1] A typical embodiment of the present invention is a semiconductor integrated circuit (IC_Chip) including a delta-sigma A / D converter (12) and a control circuit (13).

前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号(Ｃｎｔ２)によって制御される。   The A / D conversion operation of the delta-sigma A / D converter is controlled by a control signal (Cnt2) supplied from the control circuit to the delta-sigma A / D converter.

前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号(Ｖin)の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とするものである(図２、図３参照)。   When the analog input signal (Vin) supplied to the input terminal of the delta sigma A / D converter is switched, the delta sigma A / D converter is responsive to the control signal supplied from the control circuit. An amplitude limiting operation for limiting the output voltage amplitude of the operational amplifier (OPA) of the integrator (1211) is performed (see FIGS. 2 and 3).

前記実施の形態によれば、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することができる。   According to the embodiment, it is possible to shorten the stabilization time when the switching of the analog input signal supplied to the input terminal of the delta-sigma A / D converter is executed.

好適な実施の形態では、前記デルタシグマ型Ａ／Ｄ変換器は、減算器(１２１０)と、前記積分器である第１積分器(１２１１)と、第２積分器(１２１２)と、量子化器(１２１５)と、ローカルＤ／Ａ変換器(１２１６)とを少なくとも含む。   In a preferred embodiment, the delta-sigma A / D converter includes a subtracter (1210), a first integrator (1211) as the integrator, a second integrator (1212), a quantization, And at least a local D / A converter (1216).

前記減算器(１２１０)の一方の入力端子と他方の入力端子とに、前記アナログ入力信号(Ｖin)と前記ローカルＤ／Ａ変換器(１２１６)の出力端子から生成されるアナログフィードバック信号とがそれぞれ供給可能とされる。   The analog input signal (Vin) and the analog feedback signal generated from the output terminal of the local D / A converter (1216) are connected to one input terminal and the other input terminal of the subtracter (1210), respectively. It can be supplied.

前記減算器(１２１０)の出力信号は前記第１積分器(１２１１)の入力端子に供給可能とされ、前記第１積分器の出力信号は前記第２積分器(１２１２)の入力端子に供給可能とされ、前記第２積分器の出力信号は前記量子化器(１２１５)の入力端子に供給可能とされ、前記量子化器の出力信号は前記ローカルＤ／Ａ変換器(１２１６)の入力端子に供給可能とされたことを特徴とするものである(図２参照)。   The output signal of the subtractor (1210) can be supplied to the input terminal of the first integrator (1211), and the output signal of the first integrator can be supplied to the input terminal of the second integrator (1212). The output signal of the second integrator can be supplied to the input terminal of the quantizer (1215), and the output signal of the quantizer can be supplied to the input terminal of the local D / A converter (1216). This is characterized in that it can be supplied (see FIG. 2).

他の好適な実施の形態では、前記減算器(１２１０)と前記第１積分器(１２１１)は、入力スイッチ(ＳＷ１)と入力容量(ｃｉ０、ｃｉ１)と積分スイッチ(ＳＷ４)と前記演算増幅器(ＯＰＡ)と積分容量(Ｃｓ)とリセットスイッチ(ＳＷ５)を含むスイッチトキャパシタ回路により構成される。   In another preferred embodiment, the subtracter (1210) and the first integrator (1211) include an input switch (SW1), an input capacitor (ci0, ci1), an integration switch (SW4), and the operational amplifier ( It is composed of a switched capacitor circuit including an OPA), an integration capacitor (Cs), and a reset switch (SW5).

前記アナログ入力信号(Ｖin)は前記入力スイッチ(ＳＷ１)を介して前記入力容量の一端に供給可能とされ、前記入力容量の他端は前記積分スイッチ(ＳＷ４)を介して前記演算増幅器(ＯＰＡ)の入力端子に接続可能とされ、前記積分容量(Ｃｓ)と前記リセットスイッチ(ＳＷ５)とは前記演算増幅器(ＯＰＡ)の前記入力端子と出力端子との間に並列に接続される(図３参照)。   The analog input signal (Vin) can be supplied to one end of the input capacitance via the input switch (SW1), and the other end of the input capacitance is connected to the operational amplifier (OPA) via the integration switch (SW4). The integration capacitor (Cs) and the reset switch (SW5) are connected in parallel between the input terminal and the output terminal of the operational amplifier (OPA) (see FIG. 3). ).

前記アナログ入力信号の前記切り換え実行の以前のリセット動作時に、前記リセットスイッチ(ＳＷ５)は前記制御信号(Ｃｎｔ２)に含まれるリセット制御信号(ＲＥＳＥＴ)に応答して導通状態に制御され、前記積分容量(Ｃｓ)の充電電荷が放電されることを特徴とするものである(図７参照)。   During the reset operation before the switching of the analog input signal, the reset switch (SW5) is controlled to be conductive in response to a reset control signal (RESET) included in the control signal (Cnt2), and the integration capacitor The charge of (Cs) is discharged (see FIG. 7).

更に他の好適な実施の形態では、前記アナログ入力信号の前記切り換え実行の後、前記減算器(１２１０)の前記他方の入力端子に前記ローカルＤ／Ａ変換器(１２１６)から前記アナログフィードバック信号が供給される定常状態において、前記振幅制限動作が解除されることを特徴とする(図７の期間Ｔ３、期間Ｔ４参照)。   In still another preferred embodiment, after the analog input signal is switched, the analog feedback signal is supplied from the local D / A converter (1216) to the other input terminal of the subtractor (1210). In the steady state to be supplied, the amplitude limiting operation is released (see period T3 and period T4 in FIG. 7).

より好適な実施の形態では、前記入力容量は、複数の入力容量(ｃｉ０、ｃｉ１)を含む。   In a more preferred embodiment, the input capacitor includes a plurality of input capacitors (ci0, ci1).

前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の入力容量の一部の入力容量(ｃｉ０)に前記アナログ入力信号がサンプリングされる一方、前記複数の入力容量の他の入力容量(ｃｉ１)に前記アナログ入力信号がサンプリングされないものである。   In the amplitude limiting operation at the time of executing the switching of the analog input signal, the analog input signal is sampled in a part of the input capacitors (ci0) of the plurality of input capacitors, The analog input signal is not sampled in another input capacitor (ci1).

前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の入力容量の前記一部の入力容量(ｃｉ０)と前記他の入力容量(ｃｉ１)とに前記アナログ入力信号がサンプリングされることを特徴とするものである(図３〜図６参照)。   In the steady state after the execution of the switching of the analog input signal, the analog input signal is sampled into the partial input capacitance (ci0) and the other input capacitance (ci1) of the plurality of input capacitances. (See FIGS. 3 to 6).

他のより好適な実施の形態では、前記入力容量は、非反転入力容量(ｃinp)と反転入力容量(ｃinn)とを含む。   In another more preferred embodiment, the input capacitance includes a non-inverting input capacitance (cinp) and an inverting input capacitance (cinn).

前記積分容量は、非反転積分容量(ｃsp)と反転積分容量(ｃsn)とを含む。   The integration capacitor includes a non-inversion integration capacitor (csp) and an inversion integration capacitor (csn).

前記リセットスイッチは、非反転リセットスイッチ(ＳＷ６p)と反転リセットスイッチ(ＳＷ６n)とを含む。   The reset switch includes a non-inverting reset switch (SW6p) and an inverting reset switch (SW6n).

前記演算増幅器(ＯＰＡ)は、非反転入力端子と反転入力端子と非反転出力端子と反転出力端子とを有する。   The operational amplifier (OPA) has a non-inverting input terminal, an inverting input terminal, a non-inverting output terminal, and an inverting output terminal.

前記非反転積分容量(ｃsp)と前記非反転リセットスイッチ(ＳＷ６p)とは、前記演算増幅器(ＯＰＡ)の前記反転入力端子と前記非反転出力端子との間に並列接続される。   The non-inverting integration capacitor (csp) and the non-inverting reset switch (SW6p) are connected in parallel between the inverting input terminal and the non-inverting output terminal of the operational amplifier (OPA).

前記反転積分容量(ｃsn)と前記反転リセットスイッチ(ＳＷ６n)とは、前記演算増幅器(ＯＰＡ)の前記非反転入力端子と前記反転出力端子との間に並列接続される。   The inverting integration capacitor (csn) and the inverting reset switch (SW6n) are connected in parallel between the non-inverting input terminal and the inverting output terminal of the operational amplifier (OPA).

前記アナログ入力信号は、非反転アナログ入力信号(Ｖinp)と反転アナログ入力信号(Ｖinn)とを有するアナログ差動入力信号である。   The analog input signal is an analog differential input signal having a non-inverted analog input signal (Vinp) and an inverted analog input signal (Vinn).

前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記非反転アナログ入力信号(Ｖinp)と前記反転アナログ入力信号(Ｖinn)とは、それぞれ前記非反転入力容量(ｃinp)と前記反転入力容量(ｃinn)とを介して前記演算増幅器(ＯＰＡ)の前記反転入力端子と前記非反転入力端子とに供給可能とされる。   In the amplitude limiting operation at the time of switching of the analog input signal, the non-inverted analog input signal (Vinp) and the inverted analog input signal (Vinn) are respectively the non-inverted input capacitance (cinp) and It is possible to supply to the inverting input terminal and the non-inverting input terminal of the operational amplifier (OPA) via the inverting input capacitor (cinn).

前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記非反転アナログ入力信号(Ｖinp)と前記反転アナログ入力信号(Ｖinn)とは、それぞれ前記反転入力容量(ｃinn)と前記非反転入力容量(ｃinp)とを介して前記演算増幅器(ＯＰＡ)の前記非反転入力端子と前記反転入力端子とに供給可能とされることを特徴とするものである(図１３〜図１６参照)。   In the steady state after the execution of the switching of the analog input signal, the non-inverted analog input signal (Vinp) and the inverted analog input signal (Vinn) are the inverted input capacitor (cinn) and the non-inverted input, respectively. The operational amplifier (OPA) can be supplied to the non-inverting input terminal and the inverting input terminal via a capacitor (cinp) (see FIGS. 13 to 16).

更に他のより好適な実施の形態では、前記積分容量は、複数の積分容量(Ｃｓ、Ｃｓ)を含む。   In still another more preferred embodiment, the integration capacitor includes a plurality of integration capacitors (Cs, Cs).

前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の積分容量の一部の積分容量(Ｃｓ)と他の積分容量(Ｃｓ)とに積分電荷が充電されるものである。   In the amplitude limiting operation at the time of the switching of the analog input signal, an integral charge is charged to a part of the plurality of integral capacitors (Cs) and another integral capacitor (Cs). It is.

前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の積分容量の前記一部の積分容量に積分電荷が充電される一方、前記複数の積分容量の前記他の積分容量には積分電荷が充電されないことを特徴とするものである(図１９〜図２２参照)。   In the steady state after the execution of the switching of the analog input signal, an integral charge is charged to the part of the plurality of integral capacitors, while the other integral capacitor of the plurality of integral capacitors is charged. The integral charge is not charged (see FIGS. 19 to 22).

別のより好適な実施の形態では、前記デルタシグマ型Ａ／Ｄ変換器(１２)は、前記減算器(１２１０)の前記一方の入力端子に接続された電圧クランプ回路(Ｃｌｐ＿Ｃｋｔ)を更に含む。   In another more preferred embodiment, the delta-sigma A / D converter (12) further includes a voltage clamp circuit (Clp_Ckt) connected to the one input terminal of the subtractor (1210).

前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記電圧クランプ回路を使用することによって、前記減算器(１２１０)の前記一方の入力端子に供給される前記アナログ入力信号(Ｖin)の振幅電圧を制限するものである。   In the amplitude limiting operation at the time of executing the switching of the analog input signal, the analog input signal (supplied to the one input terminal of the subtractor (1210) is used by using the voltage clamp circuit ( The amplitude voltage of Vin) is limited.

前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記電圧クランプ回路を不使用とすることで前記振幅制限動作が解除されることを特徴とするものである(図２３〜図２９参照)。   In the steady state after the switching of the analog input signal, the amplitude limiting operation is canceled by not using the voltage clamp circuit (see FIGS. 23 to 29). ).

更に別のより好適な実施の形態では、前記デルタシグマ型Ａ／Ｄ変換器(１２)は、前記減算器(１２１０)の前記一方の入力端子と前記量子化器(１２１５)の前記入力端子との間に接続されたフィードフォワードスイッチ(１２１９)を更に含む。   In still another more preferred embodiment, the delta-sigma A / D converter (12) includes the one input terminal of the subtractor (1210) and the input terminal of the quantizer (1215). And a feed forward switch (1219) connected between the two.

前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記フィードフォワードスイッチが導通状態に制御され前記フィードフォワードスイッチを介して供給される前記アナログ入力信号に前記量子化器が応答して前記ローカルＤ／Ａ変換器から早期に生成される前記アナログフィードバック信号を前記減算器の前記他方の入力端子に供給して、前記振幅制限動作が実行されるものである。   At the time of the amplitude limiting operation at the time of executing the switching of the analog input signal, the quantizer responds to the analog input signal supplied via the feedforward switch, with the feedforward switch being controlled to be in a conductive state. Then, the analog feedback signal generated early from the local D / A converter is supplied to the other input terminal of the subtractor, and the amplitude limiting operation is executed.

前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記フィードフォワードスイッチが非導通状態に制御され、前記振幅制限動作が解除されることを特徴とするものである(図３０、図３１参照)。   In the steady state after the execution of the switching of the analog input signal, the feedforward switch is controlled to be in a non-conductive state, and the amplitude limiting operation is released (FIGS. 30 and 31). reference).

具体的な実施の形態では、前記半導体集積回路は、複数のアナログ入力端子(ＡＮ０、ＡＮ１、ＡＮ２〜ＡＮ７)に接続された複数のアナログスイッチ(ＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７)を含むアナログマルチプレクサー(１１)と、バスを介して前記制御回路(１３)に接続された中央処理ユニット(２１)とを更に具備する。   In a specific embodiment, the semiconductor integrated circuit includes an analog multiplexer including a plurality of analog switches (ASW0, ASW1, ASW2-ASW7) connected to a plurality of analog input terminals (AN0, AN1, AN2-AN7). (11) and a central processing unit (21) connected to the control circuit (13) via a bus.

前記アナログマルチプレクサーは、前記複数のアナログ入力端子に供給される複数のアナログ入力信号から任意に選択した信号を前記アナログ入力信号として前記減算器の前記一方の入力端子に供給可能とされる。   The analog multiplexer can supply a signal arbitrarily selected from a plurality of analog input signals supplied to the plurality of analog input terminals to the one input terminal of the subtractor as the analog input signal.

前記中央処理ユニットからの供給信号に応答して前記制御回路(１３)が、前記アナログマルチプレクサーと前記デルタシグマ型Ａ／Ｄ変換器とを制御することを特徴とするものである(図２参照)。   The control circuit (13) controls the analog multiplexer and the delta-sigma A / D converter in response to a supply signal from the central processing unit (see FIG. 2). ).

前記具体的な実施の形態によれば、複数の外部端子から供給される複数のアナログ信号をデジタル信号に変換して処理する半導体集積回路のアナログ信号処理性能の低下を軽減することが可能となる。   According to the specific embodiment, it is possible to reduce a decrease in analog signal processing performance of a semiconductor integrated circuit that converts a plurality of analog signals supplied from a plurality of external terminals into digital signals and processes the digital signals. .

〔２〕本発明の別の観点の代表的な実施の形態は、デルタシグマ型Ａ／Ｄ変換器(１２)と制御回路(１３)とを具備する半導体集積回路(ＩＣ＿Ｃｈｉｐ)の動作方法である。   [2] A typical embodiment of another aspect of the present invention is a method of operating a semiconductor integrated circuit (IC_Chip) including a delta-sigma A / D converter (12) and a control circuit (13). .

前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号(Ｃｎｔ２)によって制御される。   The A / D conversion operation of the delta-sigma A / D converter is controlled by a control signal (Cnt2) supplied from the control circuit to the delta-sigma A / D converter.

前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号(Ｖin)の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とするものである(図２、図３参照)。   When the analog input signal (Vin) supplied to the input terminal of the delta sigma A / D converter is switched, the delta sigma A / D converter is responsive to the control signal supplied from the control circuit. An amplitude limiting operation for limiting the output voltage amplitude of the operational amplifier (OPA) of the integrator (1211) is performed (see FIGS. 2 and 3).

前記実施の形態によれば、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することができる。   According to the embodiment, it is possible to shorten the stabilization time when the switching of the analog input signal supplied to the input terminal of the delta-sigma A / D converter is executed.

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。 2. Details of Embodiment Next, the embodiment will be described in more detail. In all the drawings for explaining the best mode for carrying out the invention, components having the same functions as those in the above-mentioned drawings are denoted by the same reference numerals, and repeated description thereof is omitted.

［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。 [Embodiment 1]
<Configuration of semiconductor integrated circuit>
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit as a microcontroller unit MPU according to the first embodiment of the present invention.

図１に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのアナログ回路コア１０は、アナログマルチプレクサー(ＭＰＸ)１１とデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２とを含んでいる。   As shown in FIG. 1, an analog circuit core 10 of a semiconductor chip IC_Chip of a semiconductor integrated circuit includes an analog multiplexer (MPX) 11 and a delta sigma type A / D converter (ΔΣ_ADC) 12.

《アナログ回路コア》
図１に示すアナログマルチプレクサー(ＭＰＸ)１１の８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７を含み、８チャンネルから任意に選択されたアナログ入力信号が出力端子に出力されることが可能とされている。 << Analog circuit core >>
The analog multiplexer (MPX) 11 shown in FIG. 1 includes eight analog input terminals AN0, AN1,... AN7, and an analog input signal arbitrarily selected from the eight channels can be output to the output terminal. Yes.

図１に示すデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２としては、フィードフォワード型２次デルタシグマ型Ａ／Ｄ変換器が使用されることが可能である。尚、アナログ回路コア１０には例えば、５ボルトと比較的高い電圧に設定されたアナログ電源電圧ＡＶccが供給される一方、アナログ回路コア１０にはアナログ接地電位ＡＶssが供給される。   As the delta sigma type A / D converter (ΔΣ_ADC) 12 shown in FIG. 1, a feedforward type second order delta sigma type A / D converter can be used. The analog circuit core 10 is supplied with an analog power supply voltage AVcc set to a relatively high voltage of 5 volts, for example, while the analog circuit core 10 is supplied with an analog ground potential AVss.

《デジタル回路コア》
図１に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのデジタル回路コア２０は、中央処理ユニット(ＣＰＵ)２１とランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とを含んでいる。尚、デジタル回路コア２０には、例えば略１ボルトと比較的低い電圧に設定されたデジタル電源電圧Ｖccが供給される一方、デジタル回路コア２０にはデジタル接地電位Ｖssが供給される。 《Digital circuit core》
As shown in FIG. 1, a digital circuit core 20 of a semiconductor chip IC_Chip of a semiconductor integrated circuit includes a central processing unit (CPU) 21, a random access memory (RAM) 22, a flash nonvolatile memory device (NV_Flash) 23, and a read only memory. (ROM) 24 and bus switch controller (BSC) 25 are included. The digital circuit core 20 is supplied with a digital power supply voltage Vcc set at a relatively low voltage, for example, approximately 1 volt, while the digital circuit core 20 is supplied with a digital ground potential Vss.

すなわち、中央処理ユニット(ＣＰＵ)２１にはＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓとを介して、ランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とが接続されている。尚、中央処理ユニット(ＣＰＵ)２１には、ＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓと周辺バスＰｅｒｉｐｈ＿Ｂｕｓとバススイッチコントローラ(ＢＳＣ)２５とを介して、複数の周辺回路Ｐｅｒｉｐｈ＿Ｃｉｒｔ１、Ｐｅｒｉｐｈ Ｃｉｒ２が接続されている。   That is, a central processing unit (CPU) 21 is connected to a random access memory (RAM) 22, a flash nonvolatile memory device (NV_Flash) 23, a read only memory (ROM) 24, and a bus via a CPU bus CPU_Bus and a control line Cntr_Lines. A switch controller (BSC) 25 is connected. The central processing unit (CPU) 21 is connected to a plurality of peripheral circuits Periph_Cirt1 and PeriphCir2 via a CPU bus CPU_Bus, a control line Cntr_Lines, a peripheral bus Periph_Bus, and a bus switch controller (BSC) 25.

従って、アナログ回路コア１０のアナログマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によってデジタル信号に変換されて、デジタル信号は周辺バスＰｅｒｉｐｈ＿Ｂｕｓ、バススイッチコントローラ(ＢＳＣ)２５、ＣＰＵバスＣＰＵ＿Ｂｕｓを介して中央処理ユニット(ＣＰＵ)２１によって処理されることができる。   Accordingly, the input analog signal selected and sampled by the analog multiplexer (MPX) 11 of the analog circuit core 10 is converted into a digital signal by the delta-sigma A / D converter (ΔΣ_ADC) 12, and the digital signal is converted to the peripheral bus Perif_Bus. It can be processed by a central processing unit (CPU) 21 via a bus switch controller (BSC) 25 and a CPU bus CPU_Bus.

《アナログマルチプレクサー》
図２は、図１に示した本発明の実施の形態１の半導体集積回路ＩＣ＿Ｃｈｉｐにおいて、アナログマルチプレクサー(ＭＰＸ)１１とデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２を含んだアナログ回路コア１０の構成を示す図である。図２に示すように、アナログ回路コア１０はバスＢｕｓを介して中央処理ユニット(ＣＰＵ)２１とランダムアクセスメモリ(ＲＡＭ)２２等に接続された制御ロジック回路１３を含んでいる。 《Analog multiplexer》
2 shows an analog circuit core 10 including an analog multiplexer (MPX) 11 and a delta-sigma type A / D converter (ΔΣ_ADC) 12 in the semiconductor integrated circuit IC_Chip of Embodiment 1 of the present invention shown in FIG. FIG. As shown in FIG. 2, the analog circuit core 10 includes a control logic circuit 13 connected to a central processing unit (CPU) 21 and a random access memory (RAM) 22 via a bus Bus.

図２に示すように、アナログマルチプレクサー(ＭＰＸ)１１は複数のアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２〜ＡＮ７に接続された複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７を含むものである。複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の一端は複数のアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２〜ＡＮ７に接続され、複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の多端はアナログマルチプレクサー(ＭＰＸ)１１の出力端子に共通接続されて、複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の複数の制御入力端子は制御ロジック回路１３から生成される複数の制御信号Ｃｎｔ１によって駆動される。   As shown in FIG. 2, the analog multiplexer (MPX) 11 includes a plurality of analog switches ASW0, ASW1, ASW2 to ASW7 connected to a plurality of analog input terminals AN0, AN1, AN2 to AN7. One ends of the plurality of analog switches ASW0, ASW1, ASW2 to ASW7 are connected to the plurality of analog input terminals AN0, AN1, AN2 to AN7, and the multi-ends of the plurality of analog switches ASW0, ASW1, ASW2 to ASW7 are analog multiplexers (MPX). The plurality of control input terminals of the plurality of analog switches ASW 0, ASW 1, ASW 2 to ASW 7 are commonly connected to the 11 output terminals, and are driven by the plurality of control signals Cnt 1 generated from the control logic circuit 13.

特にバスＢｕｓを介して中央処理ユニット(ＣＰＵ)２１から供給されるアナログ信号切り換え制御信号に制御ロジック回路１３が応答することによって、アナログマルチプレクサー(ＭＰＸ)１１におけるアナログ信号切り換えのための複数の制御信号Ｃｎｔ１が制御ロジック回路１３から生成される。   In particular, when the control logic circuit 13 responds to an analog signal switching control signal supplied from the central processing unit (CPU) 21 via the bus Bus, a plurality of controls for switching analog signals in the analog multiplexer (MPX) 11 are performed. A signal Cnt 1 is generated from the control logic circuit 13.

《ＣＭＯＳアナログスイッチ》
図３３は、図２に示したアナログマルチプレクサー(ＭＰＸ)１１に含まれた複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の各アナログスイッチの構成を示す図である。 << CMOS analog switch >>
FIG. 33 is a diagram illustrating a configuration of each of the analog switches ASW0, ASW1, ASW2 to ASW7 included in the analog multiplexer (MPX) 11 illustrated in FIG.

図３３に示すように、アナログスイッチＡＳＷ０はＰチャンネルＭＯＳトランジスタＱｐとＮチャンネルＭＯＳトランジスタＱｎとＣＭＯＳインバータＩｎｖとを含むＣＭＯＳアナログスイッチによって構成されている。ＰチャンネルＭＯＳトランジスタＱｐのソース・ドレイン電流経路とＮチャンネルＭＯＳトランジスタＱｎのソース・ドレイン電流経路とは、アナログマルチプレクサー(ＭＰＸ)１１の入力端子と出力端子の間に並列接続され、ＣＭＯＳアナログスイッチのオン・オフを制御するスイッチ制御信号がＮチャンネルＭＯＳトランジスタＱｎのゲート端子とＣＭＯＳインバータＩｎｖの入力端子に供給され、ＣＭＯＳインバータＩｎｖの出力信号はＰチャンネルＭＯＳトランジスタＱｐのゲート端子に供給される。   As shown in FIG. 33, the analog switch ASW0 is composed of a CMOS analog switch including a P-channel MOS transistor Qp, an N-channel MOS transistor Qn, and a CMOS inverter Inv. The source / drain current path of the P-channel MOS transistor Qp and the source / drain current path of the N-channel MOS transistor Qn are connected in parallel between the input terminal and the output terminal of the analog multiplexer (MPX) 11, and the CMOS analog switch A switch control signal for controlling on / off is supplied to the gate terminal of the N-channel MOS transistor Qn and the input terminal of the CMOS inverter Inv, and the output signal of the CMOS inverter Inv is supplied to the gate terminal of the P-channel MOS transistor Qp.

《フィードフォワード型デルタシグマ型Ａ／Ｄ変換器》
図２に示すように、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は、フィードフォワード型デルタシグマ変調器１２１とデジタルフィルタ１２２により構成されている。更に、フィードフォワード型デルタシグマ変調器１２１は、減算器１２１０、第１積分器１２１１、第２積分器１２１２、増幅器１２１３、加算器１２１４、量子化器１２１５、ローカルＤ／Ａ変換器１２１６によって構成されて、デジタルフィルタ１２２は間引き処理を実行するデシメーションフィルタ１２２０を含んでいる。 << Feed-forward delta-sigma A / D converter >>
As shown in FIG. 2, the feedforward type delta sigma A / D converter (ΔΣ_ADC) 12 includes a feedforward type delta sigma modulator 121 and a digital filter 122. Further, the feedforward type delta sigma modulator 121 includes a subtractor 1210, a first integrator 1211, a second integrator 1212, an amplifier 1213, an adder 1214, a quantizer 1215, and a local D / A converter 1216. The digital filter 122 includes a decimation filter 1220 that performs a thinning process.

アナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号ＶinとローカルＤ／Ａ変換器１２１６の出力端子のアナログフィードバック信号とは減算器１２１０の一方の入力端子と他方の入力端子とにそれぞれ供給され、減算器１２１０の出力端子の減算出力信号は第１積分器１２１１と第２積分器１２１２とを介して加算器１２１４の一方の入力端子に供給される。第１積分器１２１１の出力と第２積分器１２１２の入力の間の接続ノードの信号は増幅ゲイン２に設定された増幅器１２１３を介してフィードフォワードパスを形成する加算器１２１４の他方の入力端子に供給されて、加算器１２１４の出力信号は量子化器１２１５の入力端子に供給される。量子化器１２１５のデジタル信号はローカルＤ／Ａ変換器１２１６の入力端子とデジタルフィルタ１２２のデシメーションフィルタ１２２０の入力端子とに供給され、ローカルＤ／Ａ変換器１２１６の出力端子からアナログフィードバック信号が生成されて、デシメーションフィルタ１２２０の出力端子からＡ／Ｄ変換器によるデジタル出力信号が生成される。   The analog signal Vin at the output terminal of the analog multiplexer (MPX) 11 and the analog feedback signal at the output terminal of the local D / A converter 1216 are supplied to one input terminal and the other input terminal of the subtractor 1210, respectively. The subtracted output signal at the output terminal of the subtractor 1210 is supplied to one input terminal of the adder 1214 via the first integrator 1211 and the second integrator 1212. A signal at a connection node between the output of the first integrator 1211 and the input of the second integrator 1212 is connected to the other input terminal of the adder 1214 that forms a feed forward path through an amplifier 1213 set to an amplification gain of 2. The output signal of the adder 1214 is supplied to the input terminal of the quantizer 1215. The digital signal of the quantizer 1215 is supplied to the input terminal of the local D / A converter 1216 and the input terminal of the decimation filter 1220 of the digital filter 122, and an analog feedback signal is generated from the output terminal of the local D / A converter 1216. Then, a digital output signal by the A / D converter is generated from the output terminal of the decimation filter 1220.

特にバスＢｕｓを介して中央処理ユニット(ＣＰＵ)２１から供給されるアナログ信号切り換え制御信号に制御ロジック回路１３が応答することによって、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２でのアナログ信号切り換えの実行時の安定化時間を短縮するための複数の制御信号Ｃｎｔ２が制御ロジック回路１３から生成される。すなわち、デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は制御ロジック回路１３から生成される複数の制御信号Ｃｎｔ２によって制御され、アナログ信号切り換えの実行時には、第１積分器１２１１の演算増幅器の出力電圧振幅が制限されるものである。具体的には、アナログ信号切り換えの実行時には、複数の制御信号Ｃｎｔ２によってデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の入力への信号伝達量もしくは入力から出力への信号伝達量がアナログ信号切り換え後の定常状態の信号伝達量よりも小さな値に設定されることによって第１積分器１２１１の演算増幅器の出力電圧振幅の制限動作が実行されるものである。   In particular, when the control logic circuit 13 responds to the analog signal switching control signal supplied from the central processing unit (CPU) 21 via the bus Bus, the feedforward type delta sigma type A / D converter (ΔΣ_ADC) 12 The control logic circuit 13 generates a plurality of control signals Cnt2 for shortening the stabilization time at the time of executing the analog signal switching. That is, the delta-sigma A / D converter (ΔΣ_ADC) 12 is controlled by a plurality of control signals Cnt2 generated from the control logic circuit 13, and when the analog signal switching is executed, the output voltage of the operational amplifier of the first integrator 1211 The amplitude is limited. Specifically, when analog signal switching is performed, the amount of signal transmitted to the input of the first integrator 1211 of the delta-sigma A / D converter (ΔΣ_ADC) 12 or the signal from the input to the output by the plurality of control signals Cnt2 When the transmission amount is set to a value smaller than the signal transmission amount in the steady state after the analog signal switching, the operation of limiting the output voltage amplitude of the operational amplifier of the first integrator 1211 is executed.

また、デジタルフィルタ１２２のデシメーションフィルタ１２２０も、制御ロジック回路１３から生成される複数の制御信号Ｃｎｔ３によって制御されるものである。   The decimation filter 1220 of the digital filter 122 is also controlled by a plurality of control signals Cnt3 generated from the control logic circuit 13.

《減算器と第１積分器》
図３は、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる減算器１２１０と第１積分器１２１１の構成を示す図である。 << Subtractor and first integrator >>
FIG. 3 is a diagram showing configurations of the subtractor 1210 and the first integrator 1211 included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to Embodiment 1 of the present invention shown in FIG. .

図３に示すように、減算器１２１０は第１スイッチ部１２１０Ａと第２スイッチ部１２１０Ｂと第６スイッチＳＷ６と２個の入力容量ｃｉ０、ｃｉ１と帰還容量Ｃｆとを含んでいる。   As shown in FIG. 3, the subtractor 1210 includes a first switch unit 1210A, a second switch unit 1210B, a sixth switch SW6, two input capacitors ci0 and ci1, and a feedback capacitor Cf.

第１スイッチ部１２１０Ａは、第１制御クロック信号φ１によって制御される第１スイッチＳＷ１と第２制御クロック信号φ２によって制御される第２スイッチＳＷ２とを含み、第１スイッチＳＷ１の一端にアナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号Ｖinが供給され、第２スイッチＳＷ２の一端に基準電圧のコモン電圧Ｖcmが供給され、第１スイッチＳＷ１の他端と第２スイッチＳＷ２の他端とは第６スイッチＳＷ６に接続されている。   The first switch unit 1210A includes a first switch SW1 controlled by a first control clock signal φ1 and a second switch SW2 controlled by a second control clock signal φ2, and an analog multiplexer is connected to one end of the first switch SW1. The analog signal Vin of the output terminal of (MPX) 11 is supplied, the common voltage Vcm of the reference voltage is supplied to one end of the second switch SW2, and the other end of the first switch SW1 and the other end of the second switch SW2 are 6 is connected to the switch SW6.

第２スイッチ部１２１０Ｂは、第１制御クロック信号φ１によって制御される第１帰還スイッチＳＷ１ｆと第２制御クロック信号φ２によって制御される第２帰還スイッチＳＷ２ｆを含み、第１帰還スイッチＳＷ１ｆの一端に基準電圧のコモン電圧Ｖcmが供給され、第２帰還スイッチＳＷ２ｆの一端にローカルＤ／Ａ変換器１２１６の出力端子のアナログフィードバック信号ＶDACが供給され、第１帰還スイッチＳＷ１ｆの他端と第２帰還スイッチＳＷ２ｆの他端とは帰還容量Ｃｆの一端に接続されている。 The second switch unit 1210B includes a first feedback switch SW1f controlled by the first control clock signal φ1 and a second feedback switch SW2f controlled by the second control clock signal φ2, and has a reference at one end of the first feedback switch SW1f. The common voltage Vcm of the voltage is supplied, the analog feedback signal V DAC of the output terminal of the local D / A converter 1216 is supplied to one end of the second feedback switch SW2f, the other end of the first feedback switch SW1f and the second feedback switch The other end of SW2f is connected to one end of the feedback capacitor Cf.

図３に示すように、第１積分器１２１１は、減算器１２１０に含まれた第６スイッチＳＷ６と入力容量ｃｉ０、ｃｉ１と帰還容量Ｃｆとを含んでいる。   As shown in FIG. 3, the first integrator 1211 includes a sixth switch SW6 included in the subtractor 1210, input capacitors ci0 and ci1, and a feedback capacitor Cf.

第６スイッチＳＷ６のスイッチｓｗ０、ｓｗ１の一端は共通に第１スイッチ部１２１０Ａに接続されて、スイッチｓｗ０の他端とスイッチｓｗ１の他端とは入力容量ｃｉ０の一端と入力容量ｃｉ１の一端とにそれぞれ接続されている。２個の入力容量ｃｉ０、ｃｉ１の他端と帰還容量Ｃｆの他端とは第３スイッチＳＷ３と第４スイッチＳＷ４とに接続されている。   One ends of the switches sw0 and sw1 of the sixth switch SW6 are commonly connected to the first switch section 1210A, and the other end of the switch sw0 and the other end of the switch sw1 are connected to one end of the input capacitor ci0 and one end of the input capacitor ci1. Each is connected. The other ends of the two input capacitors ci0 and ci1 and the other end of the feedback capacitor Cf are connected to the third switch SW3 and the fourth switch SW4.

図３に示すように、第１積分器１２１１は、第１制御クロック信号φ１によって制御される第３スイッチＳＷ３と、第２制御クロック信号φ２によって制御される第４スイッチＳＷ４と、反転入力端子に第４スイッチＳＷ４が接続されて非反転入力端子に基準電圧のコモン電圧Ｖcmが供給される演算増幅器ＯＰＡと、演算増幅器ＯＰＡの反転入力端子と出力端子との間に並列接続された積分容量Ｃsと第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。   As shown in FIG. 3, the first integrator 1211 includes a third switch SW3 controlled by the first control clock signal φ1, a fourth switch SW4 controlled by the second control clock signal φ2, and an inverting input terminal. The operational amplifier OPA to which the fourth switch SW4 is connected and the common voltage Vcm of the reference voltage is supplied to the non-inverting input terminal, and the integration capacitor Cs connected in parallel between the inverting input terminal and the output terminal of the operational amplifier OPA The fifth switch SW5 is controlled by a reset control signal RESET.

図２のフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第２積分器１２１２も、図３に示した第１積分器１２１１と略同様に構成されるが、第１スイッチ部１２１０Ａと第６スイッチＳＷ６と入力容量ｃｉ１と帰還容量Ｃｆと第２スイッチ部１２１０Ｂとが省略されたものである。   The second integrator 1212 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 in FIG. 2 is also configured in substantially the same manner as the first integrator 1211 shown in FIG. The sixth switch SW6, the input capacitor ci1, the feedback capacitor Cf, and the second switch unit 1210B are omitted.

《アナログ信号切り換え動作》
次に、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログ入力信号の切り換えでの減算器１２１０と第１積分器１２１１の動作について説明する。 <Analog signal switching operation>
Next, the operations of the subtractor 1210 and the first integrator 1211 when the analog input signal is switched in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the first embodiment of the present invention shown in FIG. explain.

また図３は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。   FIG. 3 shows the on / off states of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the sampling period T1 of the new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11. FIG.

図３に示すように、アナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１とはオン状態とオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉ０の両端間にサンプリングされる。特に、この期間Ｔ１に第６スイッチＳＷ６のスイッチｓｗ１がオフ状態に制御されることで、入力差電圧が入力容量ｃｉ１の両端間にサンプリングされず、デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の入力から出力への信号伝達量が小さな値に設定されるものとなる。   As shown in FIG. 3, the first switch SW1 and the first feedback switch SW1f are turned on and the second switch SW2 and the second feedback are turned on in the sampling period T1 of the new analog input signal immediately after the switching of the analog input signal. The switch SW2f is turned off, the switch sw0 and the switch sw1 of the sixth switch SW6 are turned on and off, the third switch SW3 is turned on, the fourth switch SW4 is turned off, and the fifth switch SW5 is turned on. Each is controlled to the off state. Therefore, during this period T1, the difference voltage between the new analog input signal Vin and the common voltage Vcm of the reference voltage is sampled across the input capacitor ci0. In particular, the switch sw1 of the sixth switch SW6 is controlled to be off during this period T1, so that the input differential voltage is not sampled across the input capacitor ci1, and the delta-sigma A / D converter (ΔΣ_ADC) 12 The amount of signal transmission from the input to the output of the first integrator 1211 is set to a small value.

図４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。   FIG. 4 shows the on / off states of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the period T2 of the integration operation of the new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11. FIG.

図４に示すように、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１とはオン状態とオフ状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ２において、上述したサンプリング動作期間Ｔ１に入力容量ｃｉ０の両端間にサンプリングされた蓄積電荷が、入力容量ｃｉ０と積分容量Ｃsとに再配分される。一方、この期間Ｔ２では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の遅延によって量子化器１２１５の出力にデジタル信号が未生成なので、減算器１２１０の帰還容量Ｃｆの一端に供給されるローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACの電圧レベルは基準電圧のコモン電圧Ｖcmとされている。 As shown in FIG. 4, the first switch SW1 and the first feedback switch SW1f are turned off and the second switch SW2 and the second feedback are turned off in the period T2 of the integration operation of the new analog input signal immediately after the switching of the analog input signal. The switch SW2f is turned on, the switch sw0 and the switch sw1 of the sixth switch SW6 are turned on and off, the third switch SW3 is turned off, the fourth switch SW4 is turned on, and the fifth switch SW5 is turned on. Each is controlled to the off state. Therefore, in this period T2, the accumulated charge sampled across the input capacitor ci0 during the sampling operation period T1 is redistributed to the input capacitor ci0 and the integration capacitor Cs. On the other hand, during this period T2, a digital signal is not generated at the output of the quantizer 1215 due to the delay of the first integrator 1211 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12, and therefore the feedback of the subtractor 1210 The voltage level of the analog feedback signal V DAC of the local D / A converter 1216 supplied to one end of the capacitor Cf is the common voltage Vcm of the reference voltage.

２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsとの間にｃｉ０＝ｃｉ１＝Ｃs／２の関係が設立するように２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsの各容量値が設定されたと想定すると、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２では、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの半分の積分出力電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの半分となった積分出力電圧が生成される。   When the capacitance values of the two input capacitors ci0 and ci1 and the integration capacitor Cs are set so that a relationship of ci0 = ci1 = Cs / 2 is established between the two input capacitors ci0 and ci1 and the integration capacitor Cs. Assuming that during the integration operation period T2 of the new analog input signal immediately after switching of the analog input signal, an integrated output voltage that is half of the input differential voltage Vin−Vcm is generated between both ends of the integration capacitor Cs, and the operational amplifier OPA An integrated output voltage that is half of this is generated from the output terminal.

従って、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。   Therefore, according to the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the first embodiment of the present invention shown in FIG. 2, the operation amplifier OPA in the first integrator 1211 is switched when the analog input signal is switched. The output saturation is eliminated, and the stabilization time when the switching of the analog input signal is executed can be shortened.

図５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。   FIG. 5 shows ON / OFF of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the period T3 of the analog input signal in the steady input state after the switching of the analog input signal by the analog multiplexer (MPX) 11. It is a figure which shows a state.

図５に示すように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１との両者はオン状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ３では、入力差電圧が２個の入力容量ｃｉ０、ｃｉ１の両方の容量の両端間にサンプリングされる。   As shown in FIG. 5, the first switch SW1 and the first feedback switch SW1f are turned on and the second switch SW2 is turned on in a period T3 of the resampling operation of the analog input signal in the steady input state after the switching of the analog input signal. And the second feedback switch SW2f are turned off, both the switch sw0 and the switch sw1 of the sixth switch SW6 are turned on, the third switch SW3 is turned on, the fourth switch SW4 is turned off, The switch SW5 is controlled to be turned off. Accordingly, in this period T3, the input differential voltage is sampled between both ends of the two input capacitors ci0 and ci1.

図６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。   FIG. 6 shows ON / OFF of the switches SW1 to SW6, SW1f, SW2f, sw0, and sw1 in the period T4 of the reintegration operation of the analog input signal in the steady input state after the switching of the analog input signal by the analog multiplexer (MPX) 11. It is a figure which shows a state.

図６に示すように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１との両者はオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ４において、サンプリング動作期間Ｔ３に２個の入力容量ｃｉ０、ｃｉ１の両端間にサンプリングされた蓄積電荷が、２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsに再配分される。   As shown in FIG. 6, the first switch SW1 and the first feedback switch SW1f are turned off and the second switch SW2 is turned off in the period T4 of the reintegrating operation of the analog input signal in the steady input state after the switching of the analog input signal. And the second feedback switch SW2f are turned on, both the switch sw0 and the switch sw1 of the sixth switch SW6 are turned on, the third switch SW3 is turned off, the fourth switch SW4 is turned on, The switch SW5 is controlled to be turned off. Therefore, in this period T4, the accumulated charge sampled between both ends of the two input capacitors ci0 and ci1 during the sampling operation period T3 is redistributed to the two input capacitors ci0 and ci1 and the integration capacitor Cs.

図４の新規のアナログ入力信号の積分動作の期間Ｔ２と比較すると、図６の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では積分容量Ｃsへの電荷再配分に際しての入力容量のサンプリング電荷量が２倍に増加しているので、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成されて、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和しようとする。   Compared with the period T2 of the integration operation of the new analog input signal in FIG. 4, the sampling of the input capacitance during the charge redistribution to the integration capacitance Cs in the period T4 of the reintegration operation of the analog input signal in the steady input state of FIG. Since the amount of charge has doubled, an integrated output voltage of the input differential voltage Vin−Vcm is generated between both ends of the integration capacitor Cs, and the output of the operational amplifier OPA in the first integrator 1211 is saturated. And

しかし、この期間Ｔ４では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１の遅延出力信号がフィードフォワードパスの増幅器１２１３と加算器１２１４を介して量子化器１２１５の入力端子に供給されて量子化器１２１５の出力にアナログ入力信号に応答したデジタル信号が生成される。その結果、減算器１２１０の帰還容量Ｃｆの一端には、アナログ入力信号に応答した値を有するローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACが負の減算信号として供給される。 However, in this period T4, in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12, the delayed output signal of the first integrator 1211 is quantized via the amplifier 1213 and the adder 1214 in the feedforward path. A digital signal that is supplied to the input terminal 1215 and responds to the analog input signal is generated at the output of the quantizer 1215. As a result, the analog feedback signal V DAC of the local D / A converter 1216 having a value corresponding to the analog input signal is supplied to one end of the feedback capacitor Cf of the subtractor 1210 as a negative subtraction signal.

従って、この期間Ｔ４では、ローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACの負の減算信号に応答して２個の入力容量ｃｉ０、ｃｉ１と帰還容量Ｃｆとの接続点には減算による差電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの差電圧と等しい積分出力電圧が生成される。その結果、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、図６に示した定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で積分容量Ｃsの電荷再配分に際して、半分としてあった入力容量のサンプリング電荷量が２倍に増加して通常に戻っているにも拘らず、ローカルＤ／Ａ変換器１２１６の出力からはアナログ入力信号に応答したアナログフィードバック信号ＶDACが生成されることによって、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。 Therefore, in the period T4, the difference by subtracting the connection point in response to a negative subtraction signal of the analog feedback signal V DAC of local D / A converter 1216 two input capacitance CI0, ci1 and feedback capacitance Cf A voltage is generated, and an integrated output voltage equal to this differential voltage is generated from the output terminal of the operational amplifier OPA. As a result, according to the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the first embodiment of the present invention shown in FIG. 2, the reintegration operation of the analog input signal in the steady input state shown in FIG. When the charge redistribution of the integration capacitor Cs during the period T4, the sampling charge amount of the input capacitor that has been halved doubles and returns to normal, but the output from the local D / A converter 1216 Since the analog feedback signal V DAC in response to the analog input signal is generated, the saturation of the output of the operational amplifier OPA in the first integrator 1211 can be eliminated.

図７は、図２に示した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０、ｓｗ１のオン・オフ変化とを示す図である。   FIG. 7 shows a new analog input signal immediately after the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. 2 according to Embodiment 1 of the present invention switches the input signal in the period T1 in FIG. A reset signal RESET, a first control clock signal φ1, and a second control clock signal φ2 for executing from the sampling operation to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in FIG. It is a figure which shows the waveform change of and the ON / OFF change of switch sw0 and sw1.

図７に示すように、期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図３に示した第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続されたリセットスイッチとしての第５スイッチＳＷ５が導通状態に制御され積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。   As shown in FIG. 7, the reset signal RESET is set to the high level during the analog input signal switching operation before the sampling operation of the new analog input signal immediately after the input signal switching in the period T1. Accordingly, the fifth switch SW5 as a reset switch connected between the inverting input terminal and the output terminal of the operational amplifier OPA of the first integrator 1211 shown in FIG. Since it is completely discharged, the influence of the analog input signal before switching is minimized.

期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオン状態に、スイッチｓｗ１はオフ状態にそれぞれ設定される。その結果、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉ０の両端間にサンプリングされることになる。   In the sampling operation of the new analog input signal immediately after the input signal switching in the period T1, the reset signal RESET is low level, the first control clock signal φ1 is high level, the second control clock signal φ2 is low level, and the switch sw0 is In the on state, the switch sw1 is set in the off state. As a result, during this period T1, the difference voltage between the new analog input signal Vin and the common voltage Vcm of the reference voltage is sampled across the input capacitor ci0.

期間Ｔ２の入力信号の切り換え直後の新規のアナログ入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオン状態に、スイッチｓｗ１はオフ状態にそれぞれ設定される。その結果、この期間Ｔ２では、サンプリング動作期間Ｔ１に入力容量ｃｉ０の両端間にサンプリングされた蓄積電荷が、入力容量ｃｉ０と積分容量Ｃsとに再配分される。   In the integration operation of the new analog input signal immediately after switching of the input signal in the period T2, the reset signal RESET is set to the low level, the first control clock signal φ1 is set to the low level, and the second control clock signal φ2 is set to the high level. The sw0 is set to the on state, and the switch sw1 is set to the off state. As a result, during this period T2, the accumulated charge sampled across the input capacitor ci0 during the sampling operation period T1 is redistributed to the input capacitor ci0 and the integration capacitor Cs.

期間Ｔ３の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０とスイッチｓｗ１はオン状態に、それぞれ設定される。その結果、この期間Ｔ３では、入力差電圧が２個の入力容量ｃｉ０、ｃｉ１の両方の容量の両端間にサンプリングされる。   In the resampling operation of the analog input signal in the steady input state after the switching of the input signal in the period T3, the reset signal RESET is low level, the first control clock signal φ1 is high level, and the second control clock signal φ2 is low level. In addition, the switch sw0 and the switch sw1 are respectively set to the on state. As a result, in this period T3, the input differential voltage is sampled between both ends of the two input capacitors ci0 and ci1.

期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０とスイッチｓｗ１はオン状態に、それぞれ設定される。従って、この期間Ｔ４では、サンプリング動作期間Ｔ３に２個の入力容量ｃｉ０、ｃｉ１の両端間にサンプリングされた蓄積電荷が、２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsに再配分されるものである。   In the reintegration operation of the analog input signal in the steady input state after switching of the input signal in the period T4, the reset signal RESET is low level, the first control clock signal φ1 is low level, and the second control clock signal φ2 is high level. In addition, the switch sw0 and the switch sw1 are respectively set to the on state. Therefore, in this period T4, the accumulated charge sampled across the two input capacitors ci0 and ci1 during the sampling operation period T3 is redistributed to the two input capacitors ci0 and ci1 and the integration capacitor Cs. is there.

以上、図２乃至図７を使用して説明した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際して最初のサンプリング動作で入力容量の蓄積電荷が小さな値に制限され、その後の再サンプリング動作で入力容量の蓄積電荷が大きな値に設定される。従って、本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際してフィードフォワード型デルタシグマ変調器１２１の第１積分器１２１１の入力端子に供給されるアナログ入力信号の信号振幅が、多段階で増加されるものである。その結果、本発明の実施の形態１によれば、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。   As described above, in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the first embodiment of the present invention described with reference to FIG. 2 to FIG. The accumulated charge in the capacitor is limited to a small value, and the accumulated charge in the input capacitor is set to a large value in the subsequent re-sampling operation. Therefore, in the feedforward delta sigma A / D converter (ΔΣ_ADC) 12 according to the first embodiment of the present invention, the input terminal of the first integrator 1211 of the feedforward delta sigma modulator 121 when switching the analog input signal. The signal amplitude of the analog input signal supplied to is increased in multiple stages. As a result, according to the first embodiment of the present invention, the saturation of the output of the operational amplifier OPA in the first integrator 1211 can be eliminated.

図８は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。   FIG. 8 shows a delta-sigma type A in the case of adopting an increase in the amplitude signal of the analog input signal without adopting an increase in the amplitude signal of the analog input signal according to the first embodiment of the present invention. It is a figure explaining operation | movement of a / D converter.

図８に示したように、アナログ入力信号の切り換えの時刻ＴSWの以前には、切り換え以前のアナログ入力信号ＡＮ０が最大振幅でデルタシグマ変調器の第１積分器の入力端子に供給されている。その後、切り換えの時刻ＴSWにハイレベルのリセット信号ＲＥＳＥＴにより切り換え以前のアナログ入力信号ＡＮ０の影響がゼロとされ、切り換え直後の新規アナログ入力信号ＡＮ１が最大振幅でデルタシグマ変調器の第１積分器の入力端子に供給される。 As shown in FIG. 8, before the switching time T SW of the analog input signal, the analog input signal AN0 before switching is supplied to the input terminal of the first integrator of the delta sigma modulator with the maximum amplitude. . Thereafter, at the switching time T SW , the influence of the analog input signal AN0 before switching is made zero by the high level reset signal RESET, and the new analog input signal AN1 immediately after switching is the first integrator of the delta sigma modulator with the maximum amplitude. To the input terminal.

その結果、図８に示したようなアナログ入力信号の振幅信号の１段階の増加を採用した場合には、デルタシグマ変調器の第１積分器内部の演算増幅器が飽和して、演算増幅器の飽和が終了されて演算増幅器の出力信号が定常状態に復帰するまでの安定化時間が長期化する可能性がある。   As a result, when the one-step increase in the amplitude signal of the analog input signal as shown in FIG. 8 is adopted, the operational amplifier in the first integrator of the delta sigma modulator is saturated, and the operational amplifier is saturated. There is a possibility that the stabilization time until the output signal of the operational amplifier returns to a steady state will be prolonged.

図９は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。   FIG. 9 illustrates the operation of the delta-sigma A / D converter when the multi-stage increase in the amplitude signal of the analog input signal according to the first embodiment of the present invention described in FIGS. 2 to 7 is employed. FIG.

図９に示したように、アナログ入力信号の切り換えの時刻ＴSWの以前には、切り換え以前のアナログ入力信号ＡＮ０が最大振幅でデルタシグマ変調器の第１積分器の入力端子に供給されている。その後、切り換えの時刻ＴSWにハイレベルのリセット信号ＲＥＳＥＴにより切り換え以前のアナログ入力信号ＡＮ０の影響がゼロとされ、切り換え直後の新規アナログ入力信号ＡＮ１が最大振幅の略半分の入力振幅レベルでデルタシグマ変調器の第１積分器の入力端子に供給され、その後に最大振幅を有する新規アナログ入力信号ＡＮ１がデルタシグマ変調器の第１積分器の入力端子に供給される。 As shown in FIG. 9, before the switching time T SW of the analog input signal, the analog input signal AN0 before switching is supplied to the input terminal of the first integrator of the delta-sigma modulator with the maximum amplitude. . Then, the effect of switching the previous analog input signals AN0 through the high level of the reset signal RESET at time T SW switching is zero, the delta-sigma new analog input signal AN1 immediately after switching is input amplitude level of approximately half of the maximum amplitude A new analog input signal AN1 having the maximum amplitude is then supplied to the input terminal of the first integrator of the delta-sigma modulator.

従って、図９に示したようなアナログ入力信号の振幅信号の多段階での増加を採用した場合には、デルタシグマ変調器の第１積分器内部の演算増幅器が飽和せず、演算増幅器の出力信号が定常状態に復帰するまでの安定化時間を短縮することが可能となる。   Therefore, when the multi-stage increase of the amplitude signal of the analog input signal as shown in FIG. 9 is adopted, the operational amplifier in the first integrator of the delta sigma modulator is not saturated, and the output of the operational amplifier It is possible to shorten the stabilization time until the signal returns to the steady state.

図１０は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階の増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合には、安定化時間が長期化して、アナログ信号処理性能が低下することを示す図である。   FIG. 10 shows a stabilization time in the case of adopting a one-step increase in the amplitude signal of the analog input signal without adopting a multi-step increase in the amplitude signal of the analog input signal according to the first embodiment of the present invention. It is a figure which shows that analog signal processing performance falls for a long time.

図１０に示すように、デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の入力端子に供給されるアナログ入力信号Ａｎａｌｏｇ＿ｉｎが、アナログマルチプレクサー(ＭＰＸ)１１の切り換えによって第１アナログ入力信号ＡＮ０、第２アナログ入力信号ＡＮ１、第３アナログ入力信号ＡＮ２、第４アナログ入力信号ＡＮ３、第５アナログ入力信号ＡＮ４…と順次に切り換えられる。アナログ入力信号Ａｎａｌｏｇ＿ｉｎの切り換えの各タイミングにおいて、ハイレベルのリセット信号ＲＥＳＥＴがロジック制御回路からデルタシグマ型Ａ／Ｄ変換器に供給される。   As shown in FIG. 10, the analog input signal Analog_in supplied to the input terminal of the delta-sigma A / D converter (ΔΣ_ADC) 12 is changed to the first analog input signal AN0, the first analog input signal AN0, The second analog input signal AN1, the third analog input signal AN2, the fourth analog input signal AN3, the fifth analog input signal AN4,... Are sequentially switched. At each timing of switching of the analog input signal Analog_in, a high level reset signal RESET is supplied from the logic control circuit to the delta-sigma A / D converter.

図１０に示すように、Ａ／Ｄ変換処理Ａ／Ｄ＿Ｃｎｖには、リセット時間ＴRと安定化時間ＴSTとＡ／Ｄ変換時間ＴCNが含まれ、Ａ／Ｄ変換時間ＴCNと比較して、飽和した演算増幅器の出力信号が定常状態に復帰するまでの安定化時間ＴSTは無視されることができない。更に、この安定化時間ＴSTの間に、デルタシグマ型Ａ／Ｄ変換器の出力から正確なデジタル出力信号が生成されないものである。 As shown in FIG. 10, the A / D conversion A / D_Cnv, contains the reset time T R and settling time T ST and A / D conversion time T CN, as compared to the A / D conversion time T CN Thus, the stabilization time T ST until the saturated output signal of the operational amplifier returns to the steady state cannot be ignored. Furthermore, during this stabilization time TST, an accurate digital output signal is not generated from the output of the delta-sigma A / D converter.

従って、図１０の場合には、飽和した演算増幅器の出力信号が定常状態に復帰するまでの安定化時間ＴSTが長期化して、アナログ信号処理性能が低下する。尚、デルタシグマ型Ａ／Ｄ変換器の出力からのデジタル信号は、次のリセット信号ＲＥＳＥＴのタイミングでデジタルフィルタのデシメーションフィルタを介して最終デジタル出力信号Ｄoutに変換される。 Therefore, in the case of FIG. 10, the stabilization time TST until the output signal of the saturated operational amplifier returns to the steady state is prolonged, and the analog signal processing performance is degraded. The digital signal from the output of the delta-sigma A / D converter is converted into the final digital output signal Dout through the decimation filter of the digital filter at the timing of the next reset signal RESET.

図１１は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合には、安定化時間が短縮されて、アナログ信号処理性能が改善されることを示す図である。   FIG. 11 shows that when the multi-stage increase of the amplitude signal of the analog input signal according to the first embodiment of the present invention described with reference to FIGS. It is a figure which shows that performance is improved.

図１１に示すように、本発明の実施の形態１が採用された場合には、安定化時間ＴSTが無視可能な時間に短縮されて、アナログ信号処理性能が大幅に改善されることが理解される。 As shown in FIG. 11, it is understood that when the first embodiment of the present invention is employed, the stabilization time TST is shortened to a negligible time, and the analog signal processing performance is greatly improved. Is done.

図１２は、図８のアナログ入力振幅信号の１段階増加方式と図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式とにおけるデルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量の変化を示す図である。   12 shows the digital output of the delta-sigma A / D converter in the one-step increase method of the analog input amplitude signal of FIG. 8 and the multi-step increase method of the analog input amplitude signal according to the first embodiment of the present invention of FIG. It is a figure which shows the change of the error amount of a signal.

図１２において、横軸は時間を示し、縦軸はデルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量を示し、黒い菱型は図８のアナログ入力振幅信号の１段階増加方式における誤差量の変化を示し、白い四角は図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式における誤差量の変化を示している。   In FIG. 12, the horizontal axis represents time, the vertical axis represents the error amount of the digital output signal of the delta-sigma A / D converter, and the black diamond represents the error in the one-step increase method of the analog input amplitude signal in FIG. The white square indicates the change in the error amount in the multi-step increase method of the analog input amplitude signal according to the first embodiment of the present invention shown in FIG.

図１２において、時刻Ａは、リセット信号ＲＥＳＥＴがハイレベルからローレベルに変化して、切り換えの以前のアナログ入力信号の影響がゼロとするためのリセット動作が終了するタイミングを示している。   In FIG. 12, time A indicates the timing when the reset signal RESET changes from the high level to the low level, and the reset operation for causing the influence of the analog input signal before switching to zero is completed.

図１２に示したように、黒い菱型に示される図８のアナログ入力振幅信号の１段階増加方式ではリセット動作終了タイミングＡから暫時の期間は大きな誤差量となっているのに対して、白い四角に示される図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式ではリセット動作終了タイミングＡの直後から小さな誤差量となっている。従って、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用することによって、安定化時間の短縮が可能となって、アナログ信号処理性能が改善されることができる。   As shown in FIG. 12, in the one-step increase method of the analog input amplitude signal of FIG. 8 shown in a black diamond shape, a large period of time from the reset operation end timing A has a large error amount, but it is white. In the multi-step increase method of the analog input amplitude signal according to the first embodiment of the present invention shown in FIG. 9 shown in the square, the error amount is small immediately after the reset operation end timing A. Therefore, by adopting the multi-stage increase of the amplitude signal of the analog input signal according to the first embodiment of the present invention, the stabilization time can be shortened and the analog signal processing performance can be improved. .

以上、図２乃至図７を使用して説明した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１のスイッチトキャパシタがｃｉ０、ｃｉ１の２個とされ、図９に示したようにリセット動作終了以降のアナログ入力信号の増加が２段階とされるものであった。しかしながら、本発明の実施の形態１は、この２段階の増加方式にのみ限定されるものではなく、第１積分器１２１１のスイッチトキャパシタの個数を３個またはそれ以上の多数のＮ個として、３段階またはそれ以上の多数のＮ段階の増加方式とすることも可能である。   As described above, in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the first embodiment of the present invention described with reference to FIGS. 2 to 7, the switched capacitors of the first integrator 1211 are ci0 and ci1. As shown in FIG. 9, the increase in the analog input signal after the end of the reset operation is made in two stages. However, Embodiment 1 of the present invention is not limited to this two-stage increase method, and the number of switched capacitors of the first integrator 1211 is set to a large number N of 3 or more, and 3 It is also possible to have a number of N-stage increments of stages or more.

［実施の形態２］
《実施の形態２による減算器と第１積分器》
図１３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態２による減算器１２１０と第１積分器１２１１の構成を示す図である。 [Embodiment 2]
<< Subtractor and first integrator according to Embodiment 2 >>
FIG. 13 is a diagram showing the configuration of the subtractor 1210 and the first integrator 1211 according to the second embodiment of the present invention included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. is there.

図１３に示すように、減算器１２１０には図１に示したアナログマルチプレクサー(ＭＰＸ)１１の出力端子から生成されるアナログ差動入力信号の非反転アナログ入力信号Ｖinpと反転アナログ入力信号Ｖinnとが供給される。非反転アナログ入力信号Ｖinpは第１制御クロック信号φ１によって制御される非反転第１スイッチＳＷ１ｐの一端と第３制御クロック信号φ３によって制御される非反転第２スイッチＳＷ２ｐの一端とに供給され、反転アナログ入力信号Ｖinnは第１制御クロック信号φ１によって制御される反転第１スイッチＳＷ１ｎの一端と第３制御クロック信号φ３によって制御される反転第２スイッチＳＷ２ｎの一端とに供給される。   As shown in FIG. 13, the subtractor 1210 includes a non-inverted analog input signal Vinp and an inverted analog input signal Vinn of the analog differential input signal generated from the output terminal of the analog multiplexer (MPX) 11 shown in FIG. Is supplied. The non-inverted analog input signal Vinp is supplied to one end of the non-inverted first switch SW1p controlled by the first control clock signal φ1 and one end of the non-inverted second switch SW2p controlled by the third control clock signal φ3. The analog input signal Vinn is supplied to one end of the inverting first switch SW1n controlled by the first control clock signal φ1 and one end of the inverting second switch SW2n controlled by the third control clock signal φ3.

減算器１２１０は第４制御クロック信号φ０によって制御される非反転第３スイッチＳＷ３ｐと反転第３スイッチＳＷ３ｎとを更に含み、非反転第３スイッチＳＷ３ｐの一端は非反転第１スイッチＳＷ１ｐの他端と反転第２スイッチＳＷ２ｎの他端に接続され、反転第３スイッチＳＷ３ｎの一端は反転第１スイッチＳＷ１ｎの他端と非反転第２スイッチＳＷ２ｐの他端とに接続され、非反転第３スイッチＳＷ３ｐの他端と反転第３スイッチＳＷ３ｎの他端の共通接続ノードには非反転アナログ入力信号Ｖinpと反転アナログ入力信号Ｖinnとの中間コモン電圧Ｖcm2が生成される。   The subtractor 1210 further includes a non-inverting third switch SW3p and an inverting third switch SW3n controlled by the fourth control clock signal φ0, and one end of the non-inverting third switch SW3p is connected to the other end of the non-inverting first switch SW1p. The other end of the inverting second switch SW2n is connected, and one end of the inverting third switch SW3n is connected to the other end of the inverting first switch SW1n and the other end of the non-inverting second switch SW2p. An intermediate common voltage Vcm2 between the non-inverted analog input signal Vinp and the inverted analog input signal Vinn is generated at a common connection node between the other end and the other end of the inverted third switch SW3n.

図１３に示したように、第１積分器１２１１は、非反転入力容量Ｃinpと反転入力容量Ｃinnと非反転第４スイッチＳＷ４ｐと反転第４スイッチＳＷ４ｎと非反転第５スイッチＳＷ５ｐと反転第５スイッチＳＷ５ｎと演算増幅器ＯＰＡと非反転積分容量Ｃspと反転積分容量Ｃsnと非反転第６スイッチＳＷ６ｐと反転第６スイッチＳＷ６ｎとを含んでいる。   As shown in FIG. 13, the first integrator 1211 includes a non-inverting input capacitor Cinp, an inverting input capacitor Cinn, a non-inverting fourth switch SW4p, an inverting fourth switch SW4n, a non-inverting fifth switch SW5p, and an inverting fifth switch. SW5n, operational amplifier OPA, non-inverting integration capacitor Csp, inverting integration capacitor Csn, non-inverting sixth switch SW6p and inverting sixth switch SW6n are included.

第１積分器１２１１の非反転入力容量Ｃinpの一端と反転入力容量Ｃinnの一端とは減算器１２１０の非反転第１スイッチＳＷ１ｐの他端と反転第１スイッチＳＷ１ｎの他端にそれぞれ接続され、非反転入力容量Ｃinpの他端と反転入力容量Ｃinnの他端とは非反転第４スイッチＳＷ４ｐの一端と反転第４スイッチＳＷ４ｎの一端にそれぞれ接続されている。第１制御クロック信号φ１によって制御される非反転第４スイッチＳＷ４ｐの他端と第１制御クロック信号φ１によって制御される反転第４スイッチＳＷ４ｎの他端との共通接続ノードには、基準電圧のコモン電圧Ｖcmが供給されている。   One end of the non-inverting input capacitance Cinp and one end of the inverting input capacitance Cinn of the first integrator 1211 are connected to the other end of the non-inverting first switch SW1p and the other end of the inverting first switch SW1n, respectively. The other end of the inverting input capacitor Cinp and the other end of the inverting input capacitor Cinn are connected to one end of the non-inverting fourth switch SW4p and one end of the inverting fourth switch SW4n, respectively. A common reference node is connected to a common connection node between the other end of the non-inverted fourth switch SW4p controlled by the first control clock signal φ1 and the other end of the inverted fourth switch SW4n controlled by the first control clock signal φ1. A voltage Vcm is supplied.

更に、非反転入力容量Ｃinpの他端と反転入力容量Ｃinnの他端とは、第２制御クロック信号φ２によって制御される非反転第５スイッチＳＷ５ｐと第２制御クロック信号φ２によって制御される反転第５スイッチＳＷ５ｎとを介して演算増幅器ＯＰＡの反転入力端子と非反転入力端子とにそれぞれ接続されている。演算増幅器ＯＰＡの反転入力端子と非反転出力端子との間には非反転積分容量Ｃspとリセット制御信号ＲＥＳＥＴによって制御される非反転第６スイッチＳＷ６ｐが並列接続され、演算増幅器ＯＰＡの非反転入力端子と反転出力端子との間には反転積分容量Ｃsnとリセット制御信号ＲＥＳＥＴによって制御される反転第６スイッチＳＷ６ｎが並列接続されている。   Further, the other end of the non-inverting input capacitor Cinp and the other end of the inverting input capacitor Cinn are a non-inversion fifth switch SW5p controlled by the second control clock signal φ2 and an inversion control controlled by the second control clock signal φ2. The operational amplifier OPA is connected to the inverting input terminal and the non-inverting input terminal via the 5 switch SW5n. Between the inverting input terminal and non-inverting output terminal of the operational amplifier OPA, a non-inverting integration capacitor Csp and a non-inverting sixth switch SW6p controlled by the reset control signal RESET are connected in parallel, and the non-inverting input terminal of the operational amplifier OPA. And an inverting output terminal are connected in parallel with an inverting integration capacitor Csn and an inverting sixth switch SW6n controlled by a reset control signal RESET.

図１３には示されていないが、非反転入力容量Ｃinpの他端と反転入力容量Ｃinnの他端とには非反転帰還容量Ｃｆｐの一端と反転帰還容量Ｃｆｎの一端とがそれぞれ接続され、非反転帰還容量Ｃｆｐの他端には第１制御クロック信号φ１によって制御されるスイッチにより基準電圧のコモン電圧Ｖcmが供給可能とされ第２制御クロック信号φ２によって制御されるスイッチによりローカルＤ／Ａ変換器１２１６の非反転アナログフィードバック信号ＶDACPが供給可能とされ、反転帰還容量Ｃｆｎの他端には第１制御クロック信号φ１によって制御されるスイッチにより基準電圧のコモン電圧Ｖcmが供給可能とされ第２制御クロック信号φ２によって制御されるスイッチによりローカルＤ／Ａ変換器１２１６の反転アナログフィードバック信号ＶDACNが供給可能とされる。 Although not shown in FIG. 13, one end of the non-inverting feedback capacitor Cfp and one end of the inverting feedback capacitor Cfn are connected to the other end of the non-inverting input capacitor Cinp and the other end of the inverting input capacitor Cinn, respectively. The common voltage Vcm of the reference voltage can be supplied to the other end of the inverting feedback capacitor Cfp by the switch controlled by the first control clock signal φ1, and the local D / A converter is controlled by the switch controlled by the second control clock signal φ2. The non-inverted analog feedback signal V DACP of 1216 can be supplied, and the common voltage Vcm of the reference voltage can be supplied to the other end of the inverting feedback capacitor Cfn by the switch controlled by the first control clock signal φ1. The inverted analog feedback signal V DACN of the local D / A converter 1216 is controlled by a switch controlled by the clock signal φ2. It can be supplied.

《アナログ信号切り換え動作》
次に、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる図１３に示した本発明の実施の形態２による減算器１２１０と第１積分器１２１１の動作について説明する。 <Analog signal switching operation>
Next, operations of the subtractor 1210 and the first integrator 1211 according to the second embodiment of the present invention shown in FIG. 13 included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 will be described.

また図１３は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態を示す図である。   FIG. 13 shows ON / OFF states of the switches SW1p, SW1n to SW6p, and SW6n in the period T1 of the sampling operation of a new analog input signal immediately after switching of the analog differential input signal by the analog multiplexer (MPX) 11. FIG.

図１３に示すように、アナログ差動入力信号の切り換え直後の新規アナログ差動入力信号のサンプリング期間Ｔ１では、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオン状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオフ状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオフ状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオン状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオフ状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態に、それぞれ制御されている。従って、この期間Ｔ１では、新規アナログ差動入力信号が第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnにサンプリングされる。   As shown in FIG. 13, in the sampling period T1 of the new analog differential input signal immediately after switching of the analog differential input signal, the first switches SW1p and SW1n are turned on, and the second switches SW2p and SW2n are turned off. The third switches SW3p and SW3n are controlled to be in the off state, the fourth switches SW4p and SW4n are in the on state, the fifth switches SW5p and SW5n are in the off state, and the sixth switches SW6p and SW6n are in the off state. Therefore, in this period T1, the new analog differential input signal is sampled by the first integrator 1211 in the non-inverting input capacitor Cinp and the inverting input capacitor Cinn connected in series.

図１４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規アナログ差動入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。   FIG. 14 shows the ON / OFF state of the switches SW1p, SW1n to SW6p, SW6n in the period T2 of the integration operation of the new analog differential input signal immediately after switching of the analog differential input signal by the analog multiplexer (MPX) 11. -It is a figure which shows an OFF state.

図１４に示すように、アナログ差動入力信号の切り換え直後での新規アナログ差動入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオフ状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオフ状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオン状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオフ状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオン状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態に、それぞれ制御されている。従って、この期間Ｔ２においては、上述したサンプリング動作期間Ｔ１に非反転入力容量Ｃinpと反転入力容量Ｃinnとにサンプリングされた蓄積電荷が、非反転入力容量Ｃinp、反転入力容量Ｃinnと非反転積分容量Ｃsp、反転積分容量Ｃsnとに再配分される。   As shown in FIG. 14, in the integration operation period T2 of the new analog differential input signal immediately after switching of the analog differential input signal, the first switches SW1p and SW1n are turned off and the second switches SW2p and SW2n are turned off. The third switches SW3p and SW3n are controlled to be in the on state, the fourth switches SW4p and SW4n are in the off state, the fifth switches SW5p and SW5n are in the on state, and the sixth switches SW6p and SW6n are in the off state. ing. Therefore, in this period T2, the accumulated charges sampled in the non-inverting input capacitor Cinp and the inverting input capacitor Cinn in the sampling operation period T1 described above become the non-inverting input capacitor Cinp, the inverting input capacitor Cinn, and the non-inverting integration capacitor Csp. Are redistributed to the inverse integration capacitance Csn.

図１５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。   FIG. 15 shows the on / off states of the switches SW1p, SW1n to SW6p, SW6n in the period T3 of the resampling operation of the analog input signal in the steady input state after the switching of the analog differential input signal by the analog multiplexer (MPX) 11. It is a figure which shows the on-off state of.

図１５に示すように、再サンプリング動作の期間Ｔ３では上述したサンプリング動作期間Ｔ１と全く同様に、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオン状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオフ状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオフ状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオン状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオフ状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態にそれぞれ制御されている。従って、この期間Ｔ３では、新規アナログ差動入力信号が第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnに再サンプリングされる。尚、図１５の再サンプリング動作の期間Ｔ３では、第１積分器１２１１の非反転入力容量Ｃinpの一端と反転入力容量Ｃinnの一端は非反転アナログ入力信号Ｖinpと反転アナログ入力信号Ｖinnによってそれぞれ駆動される。   As shown in FIG. 15, in the re-sampling operation period T3, the first switches SW1p and SW1n are turned on, the second switches SW2p and SW2n are turned off, and the third switch is exactly the same as the sampling operation period T1 described above. SW3p and SW3n are controlled in the off state, the fourth switches SW4p and SW4n are in the on state, the fifth switches SW5p and SW5n are in the off state, and the sixth switches SW6p and SW6n are in the off state. Therefore, in this period T3, the new analog differential input signal is resampled to the non-inverting input capacitor Cinp and the inverting input capacitor Cinn connected in series by the first integrator 1211. In the re-sampling operation period T3 in FIG. 15, one end of the non-inverting input capacitor Cinp and one end of the inverting input capacitor Cinn of the first integrator 1211 are driven by the non-inverting analog input signal Vinp and the inverting analog input signal Vinn, respectively. The

図１６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。   FIG. 16 shows the on / off states of the switches SW1p, SW1n to SW6p, SW6n in the period T4 of the reintegration operation of the analog input signal in the steady input state after the switching of the analog differential input signal by the analog multiplexer (MPX) 11. It is a figure which shows the on-off state of.

図１６に示すように、アナログ差動入力信号の切り換え以後での定常入力状態のアナログ差動入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオフ状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオン状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオフ状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオフ状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオン状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態に、それぞれ制御されている。従って、このアナログ差動入力信号の再積分動作の期間Ｔ４においては、図１５に示した再サンプリング動作の期間Ｔ３とは反対に、第１積分器１２１１の非反転入力容量Ｃinpの一端と反転入力容量Ｃinnの一端は反転アナログ入力信号Ｖinnと非反転アナログ入力信号Ｖinpによってそれぞれ駆動される。   As shown in FIG. 16, the first switch SW1p and SW1n are turned off and the second switch SW2p is turned off in the period T4 of the reintegrating operation of the analog differential input signal in the steady input state after the switching of the analog differential input signal. , SW2n are turned on, the third switches SW3p, SW3n are turned off, the fourth switches SW4p, SW4n are turned off, the fifth switches SW5p, SW5n are turned on, and the sixth switches SW6p, SW6n are turned off. , Each is controlled. Therefore, in the period T4 of the analog differential input signal re-integration operation, one end of the non-inverting input capacitor Cinp of the first integrator 1211 and the inverting input are opposite to the period T3 of the re-sampling operation shown in FIG. One end of the capacitor Cinn is driven by the inverted analog input signal Vinn and the non-inverted analog input signal Vinp, respectively.

その結果、図１５に示した再サンプリング動作の期間Ｔ３において正電圧の非反転アナログ入力信号Ｖinpと負電圧の反転アナログ入力信号Ｖinnとに応答して、非反転入力容量Ｃinpの一端と他端に正電荷と負電荷とが蓄積され、反転入力容量Ｃinnの他端と一端に正電荷と負電荷とが蓄積される。また図１６のアナログ差動入力信号の再積分動作の期間Ｔ４においては、図１５の再サンプリング動作の期間Ｔ３とはアナログ差動入力信号の供給極性が反転されているので、負電圧の反転アナログ入力信号Ｖinnに応答して非反転入力容量Ｃinpの他端の負電位は更に負の電位に変化する一方、正電圧の非反転アナログ入力信号Ｖinpに応答して反転入力容量Ｃinnの他端の正電位は更に正の電位に変化するものとなる。   As a result, in response to the positive voltage non-inverted analog input signal Vinp and the negative voltage inverted analog input signal Vinn in the period T3 of the resampling operation shown in FIG. Positive charges and negative charges are accumulated, and positive charges and negative charges are accumulated at the other end and one end of the inverting input capacitor Cinn. Also, in the period T4 of the analog differential input signal re-integration operation in FIG. 16, the supply polarity of the analog differential input signal is inverted from that in the re-sampling operation period T3 in FIG. In response to the input signal Vinn, the negative potential at the other end of the non-inverting input capacitance Cinn further changes to a negative potential, while in response to the positive non-inverting analog input signal Vinp, the positive potential at the other end of the inverting input capacitance Cinn. The potential further changes to a positive potential.

このように、図１６に示すアナログ差動入力信号の供給極性の反転によって、図１６のアナログ差動入力信号の再積分動作の期間Ｔ４では、非反転入力容量Ｃinpの両端と反転入力容量Ｃinnの両端には、図１４の期間Ｔ２のアナログ差動入力信号の供給極性の非反転方式によるアナログ差動入力信号の積分動作と比較して、２倍の電圧振幅のサンプリング入力電圧がサンプリングされる。従って、図１６のアナログ差動入力信号の再積分動作の期間Ｔ４では、演算増幅器ＯＰＡに接続された非反転積分容量Ｃspの両端と反転積分容量Ｃsnの両端には、図１４の動作と比較して、２倍の電圧振幅の積分出力電圧を生成することが可能となる。   In this manner, due to the reversal of the supply polarity of the analog differential input signal shown in FIG. 16, the both ends of the non-inverting input capacitance Cinp and the inverting input capacitance Cinn in the period T4 of the analog differential input signal reintegration operation shown in FIG. Compared with the integration operation of the analog differential input signal by the non-inversion method of the supply polarity of the analog differential input signal in the period T2 in FIG. 14, a sampling input voltage having twice the voltage amplitude is sampled at both ends. Therefore, in the period T4 of the analog differential input signal re-integration operation in FIG. 16, the both ends of the non-inverting integration capacitor Csp and the inverting integration capacitor Csn connected to the operational amplifier OPA are compared with the operation in FIG. Thus, it is possible to generate an integrated output voltage having twice the voltage amplitude.

その結果、図１６のアナログ差動入力信号の再積分動作の期間Ｔ４の動作と比較して、図１４の切り換え直後の新規アナログ差動入力信号の積分動作の期間Ｔ２においては、演算増幅器ＯＰＡに接続された非反転積分容量Ｃsp、反転積分容量Ｃsnの積分出力電圧を略半分の電圧振幅に制限することが可能となる。   As a result, compared with the operation in the period T4 of the analog differential input signal reintegration operation in FIG. 16, in the integration operation period T2 of the new analog differential input signal immediately after switching in FIG. It is possible to limit the integrated output voltage of the connected non-inverting integration capacitor Csp and inverting integration capacitor Csn to approximately half the voltage amplitude.

従って、図１３乃至図１６に説明した本発明の実施の形態２によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ差動入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ差動入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。   Therefore, according to the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the second embodiment of the present invention described in FIGS. 13 to 16, the first integrator 1211 is used for switching the analog differential input signal. The saturation of the output of the internal operational amplifier OPA is eliminated, and the stabilization time when the analog differential input signal is switched can be shortened.

図１７は、図１３に示した本発明の実施の形態２による減算器１２１０と第１積分器１２１１とを含んだフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１３の期間Ｔ１のアナログ差動入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作から図１６の期間Ｔ４でのアナログ差動入力信号切り換え以後の定常入力状態のアナログ差動入力信号の再積分動作を実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２と第３制御クロック信号φ３と第４制御クロック信号φ０の波形変化を示す図である。   FIG. 17 shows a feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12 including a subtractor 1210 and a first integrator 1211 according to the second embodiment of the present invention shown in FIG. From the sampling operation of the new analog differential input signal immediately after the switching of the analog differential input signal of T1, the reintegration operation of the analog differential input signal in the steady input state after the switching of the analog differential input signal in the period T4 in FIG. 16 is executed. FIG. 7 is a diagram showing waveform changes of a reset signal RESET, a first control clock signal φ1, a second control clock signal φ2, a third control clock signal φ3, and a fourth control clock signal φ0 for performing the operation.

図１７に示すように、期間Ｔ１のアナログ差動入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作の以前のアナログ差動入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図１３に示した第１積分器１２１１の演算増幅器ＯＰＡに接続されたリセットスイッチとしての非反転第６スイッチＳＷ６ｐと反転第６スイッチＳＷ６ｎとが導通状態に制御され非反転積分容量Ｃsp、反転積分容量Ｃsnの充電電荷が完全に放電されるので、切り換え以前のアナログ差動入力信号の影響が最小とされる。   As shown in FIG. 17, the reset signal RESET is set to the high level during the switching operation of the analog differential input signal before the sampling operation of the new analog differential input signal immediately after the switching of the analog differential input signal in the period T1. The Accordingly, the non-inverting sixth switch SW6p and the inverting sixth switch SW6n as reset switches connected to the operational amplifier OPA of the first integrator 1211 shown in FIG. Since the charge of the integration capacitor Csn is completely discharged, the influence of the analog differential input signal before switching is minimized.

期間Ｔ１での入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、第３制御クロック信号φ３がローレベルにそれぞれ設定される。その結果、この期間Ｔ１では、新規アナログ差動入力信号が、第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnにサンプリングされることになる。   In the sampling operation of the new analog differential input signal immediately after the input signal switching in the period T1, the reset signal RESET is low level, the fourth control clock signal φ0 is low level, the first control clock signal φ1 is high level, The second control clock signal φ2 is set to the low level, and the third control clock signal φ3 is set to the low level. As a result, in this period T1, a new analog differential input signal is sampled to the non-inverting input capacitor Cinp and the inverting input capacitor Cinn connected in series by the first integrator 1211.

期間Ｔ２の入力信号の切り換え直後の新規のアナログ差動入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がハイレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、第３制御クロック信号φ３がローレベルに、それぞれ設定される。その結果、この期間Ｔ２では、上述したサンプリング動作期間Ｔ１に非反転入力容量Ｃinpと反転入力容量Ｃinnとにサンプリングされた蓄積電荷が、非反転入力容量Ｃinp、反転入力容量Ｃinnと非反転積分容量Ｃsp、反転積分容量Ｃsnとに再配分される。   In the integration operation of the new analog differential input signal immediately after switching of the input signal in the period T2, the reset signal RESET is set to the low level, the fourth control clock signal φ0 is set to the high level, and the first control clock signal φ1 is set to the low level. The second control clock signal φ2 is set to the high level, and the third control clock signal φ3 is set to the low level. As a result, during this period T2, the accumulated charges sampled in the non-inverting input capacitor Cinp and the inverting input capacitor Cinn in the sampling operation period T1 described above are converted into the non-inverting input capacitor Cinp, the inverting input capacitor Cinn, and the non-inverting integration capacitor Csp. Are redistributed to the inverse integration capacitance Csn.

期間Ｔ３の入力信号の切り換えの以後の定常入力状態のアナログ差動入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、第３制御クロック信号φ３がローレベルに、それぞれ設定される。その結果、この期間Ｔ３では、新規アナログ差動入力信号が第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnに再サンプリングされる。   In the resampling operation of the analog differential input signal in the steady input state after the switching of the input signal in the period T3, the reset signal RESET is set to the low level, the fourth control clock signal φ0 is set to the low level, and the first control clock signal φ1. Are set to the high level, the second control clock signal φ2 is set to the low level, and the third control clock signal φ3 is set to the low level. As a result, in this period T3, the new analog differential input signal is resampled to the non-inverting input capacitor Cinp and the inverting input capacitor Cinn connected in series by the first integrator 1211.

期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ差動入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、第３制御クロック信号φ３がハイレベルにそれぞれ設定される。その結果、この期間Ｔ４では、非反転入力容量Ｃinpと反転入力容量Ｃinnとに供給極性が反転されたアナログ差動入力信号が供給されるので、演算増幅器ＯＰＡに接続された非反転積分容量Ｃspと反転積分容量Ｃsnには２倍の電圧振幅の積分出力電圧を生成することが可能となる。   In the reintegration operation of the analog differential input signal in the steady input state after the switching of the input signal in the period T4, the reset signal RESET is low level, the fourth control clock signal φ0 is low level, and the first control clock signal φ1 is low level. The second control clock signal φ2 is set to a low level, the third control clock signal φ3 is set to a high level, respectively. As a result, in this period T4, since the analog differential input signal with the supply polarity inverted is supplied to the non-inverting input capacitor Cinp and the inverting input capacitor Cinn, the non-inverting integration capacitor Csp connected to the operational amplifier OPA An integrated output voltage having a double voltage amplitude can be generated in the inverting integration capacitor Csn.

以上のように、図１３乃至図１７にて説明した本発明の実施の形態２によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ差動入力信号の切り換えに際して最初の積分動作では非反転入力容量Ｃinpと反転入力容量Ｃinnとに供給極性が非反転のアナログ差動入力信号が供給され、その後のアナログ差動入力信号の再積分動作では非反転入力容量Ｃinpと反転入力容量Ｃinnとに供給極性が反転されたアナログ差動入力信号が供給されるものである。従って、演算増幅器ＯＰＡに接続された非反転積分容量Ｃsp、反転積分容量Ｃsnの最初の積分動作での積分出力電圧は、その後のアナログ差動入力信号の再積分動作と比較すると略半分の電圧振幅となる。その結果、本発明の実施の形態２によれば、アナログ差動入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されて、アナログ差動入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。   As described above, in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the second embodiment of the present invention described with reference to FIGS. 13 to 17, the first integration is performed when the analog differential input signal is switched. In operation, an analog differential input signal having a non-inverted supply polarity is supplied to the non-inverting input capacitor Cinp and the inverting input capacitor Cinn, and in the subsequent reintegration operation of the analog differential input signal, the non-inverting input capacitor Cinp and the inverting input capacitor are supplied. An analog differential input signal whose supply polarity is inverted is supplied to Cinn. Therefore, the integrated output voltage in the first integration operation of the non-inverting integration capacitor Csp and the inverting integration capacitor Csn connected to the operational amplifier OPA is approximately half the voltage amplitude compared with the subsequent reintegration operation of the analog differential input signal. It becomes. As a result, according to the second embodiment of the present invention, when the analog differential input signal is switched, the saturation of the output of the operational amplifier OPA in the first integrator 1211 is eliminated, and the analog differential input signal is switched. This makes it possible to shorten the stabilization time.

［実施の形態３］
《実施の形態３による減算器と第１積分器》
図１９は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態３による減算器１２１０と第１積分器１２１１の構成を示す図である。 [Embodiment 3]
<< Subtractor and first integrator according to Embodiment 3 >>
FIG. 19 is a diagram showing the configuration of the subtractor 1210 and the first integrator 1211 according to the third embodiment of the present invention included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. is there.

図１９に示す本発明の実施の形態３による第１積分器１２１１が、図３に示した本発明の実施の形態１による第１積分器１２１１と相違するのは、下記の点である。   The first integrator 1211 according to the third embodiment of the present invention shown in FIG. 19 is different from the first integrator 1211 according to the first embodiment of the present invention shown in FIG.

すなわち、図１９に示す本発明の実施の形態３による第１積分器１２１１では、図３に示した第１積分器１２１１の２個の入力容量ｃｉ０、ｃｉ１が１個の入力容量ｃｉに変更され、更に２個のスイッチｓｗ０、ｓｗ１が省略されている。また、図１９に示す本発明の実施の形態３による第１積分器１２１１では、図３に示した第１積分器１２１１の演算増幅器ＯＰＡに接続された１個の積分容量Ｃｓが２個の積分容量Ｃｓ、Ｃｓと２個のスイッチｓｗ０、ｓｗ０に変更されている。   That is, in the first integrator 1211 according to the third embodiment of the present invention shown in FIG. 19, the two input capacitors ci0 and ci1 of the first integrator 1211 shown in FIG. 3 are changed to one input capacitor ci. Further, two switches sw0 and sw1 are omitted. Further, in the first integrator 1211 according to the third embodiment of the present invention shown in FIG. 19, one integration capacitor Cs connected to the operational amplifier OPA of the first integrator 1211 shown in FIG. Capacitors Cs and Cs and two switches sw0 and sw0 are changed.

更に、本発明の実施の形態３においては、アナログ入力信号の切り換えに際して最初の積分動作では複数の積分容量Ｃｓ、Ｃｓを使用して最初の積分動作を実行することにより積分出力電圧を小さな振幅電圧に制限する一方、その後のアナログ入力信号の再積分動作では単独の積分容量Ｃｓを使用して再積分動作を実行することにより積分出力電圧を大きな振幅電圧とするものである。   Furthermore, in the third embodiment of the present invention, when the analog input signal is switched, in the first integration operation, the integration output voltage is reduced to a small amplitude voltage by executing the first integration operation using a plurality of integration capacitors Cs and Cs. On the other hand, in the subsequent reintegration operation of the analog input signal, the reintegration operation is executed using a single integration capacitor Cs, thereby making the integrated output voltage a large amplitude voltage.

図１９に示したように、第１積分器１２１１は、入力端子に接続された１個の入力容量ｃｉと、第１制御クロック信号φ１によって制御される第３スイッチＳＷ３と、第２制御クロック信号φ２によって制御される第４スイッチＳＷ４と、反転入力端子に第４スイッチＳＷ４が接続されて非反転入力端子に基準電圧としてのコモン電圧Ｖcmが供給される演算増幅器ＯＰＡと、演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続された２個の積分容量Ｃsと２個のスイッチｓｗ０、ｓｗ0と第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。１個目の積分容量Ｃsは演算増幅器ＯＰＡの反転入力端子と出力端子との間に直接接続され、２個のスイッチｓｗ０、ｓｗ0と２個目の積分容量Ｃsとの直列接続は演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続されている。   As shown in FIG. 19, the first integrator 1211 includes one input capacitor ci connected to the input terminal, the third switch SW3 controlled by the first control clock signal φ1, and the second control clock signal. a fourth switch SW4 controlled by φ2, an operational amplifier OPA in which the fourth switch SW4 is connected to the inverting input terminal and a common voltage Vcm as a reference voltage is supplied to the non-inverting input terminal, and an inverting input of the operational amplifier OPA It includes two integration capacitors Cs connected between the terminal and the output terminal, two switches sw0 and sw0, and a fifth switch SW5. The fifth switch SW5 is controlled by a reset control signal RESET. The first integration capacitor Cs is directly connected between the inverting input terminal and the output terminal of the operational amplifier OPA, and the series connection of the two switches sw0, sw0 and the second integration capacitor Cs is connected to the operational amplifier OPA. It is connected between the inverting input terminal and the output terminal.

《アナログ信号切り換え動作》
また図１９は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。 <Analog signal switching operation>
FIG. 19 shows a sampling of a new analog input signal immediately after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of switch SW1-SW5, SW1f, SW2f, sw0 in the period T1 of operation | movement.

図１９に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオン状態に、それぞれ制御されている。従って、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。   As shown in FIG. 19, the first switch SW1 and the first feedback switch SW1f are turned on and the second switch SW2 and the second switch are turned on in the sampling operation period T1 of the new analog input signal immediately after the switching of the analog input signal. Control is performed so that the feedback switch SW2f is turned off, the third switch SW3 is turned on, the fourth switch SW4 is turned off, the fifth switch SW5 is turned off, and the two switches sw0 and sw0 are turned on. Has been. Therefore, during this period T1, the difference voltage between the new analog input signal Vin and the common voltage Vcm of the reference voltage is sampled across the input capacitor ci.

図２０は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。   FIG. 20 shows a new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in the period T2 of integral operation.

図２０に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオン状態に、それぞれ制御されている。従って、この期間Ｔ２において、上述したサンプリング動作期間Ｔ１に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと２個の積分容量Ｃsとに再配分される。一方、この期間Ｔ２では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の遅延によって量子化器１２１５の出力にデジタル信号が未生成なので、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端に供給されるローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACの電圧レベルは基準電圧のコモン電圧Ｖcmとされている。 As shown in FIG. 20, the first switch SW1 and the first feedback switch SW1f are turned off and the second switch SW2 and the second switch are turned off in the period T2 of the integration operation of the new analog input signal immediately after the switching of the analog input signal. The feedback switch SW2f is turned on, the third switch SW3 is turned off, the fourth switch SW4 is turned on, the fifth switch SW5 is turned off, and the two switches sw0 and sw0 are turned on. Has been. Therefore, in this period T2, the accumulated charge sampled across the input capacitor ci during the sampling operation period T1 is redistributed to the input capacitor ci and the two integration capacitors Cs. On the other hand, in this period T2, a digital signal is not generated at the output of the quantizer 1215 due to the delay of the first integrator 1211 of the feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12, so The voltage level of the analog feedback signal V DAC of the local D / A converter 1216 supplied to one end of the two feedback switch SW2f is set to the common voltage Vcm of the reference voltage.

入力容量ｃｉと２個の積分容量Ｃsの間にｃｉ＝Ｃsの関係が設立するように入力容量ｃｉと２個の積分容量Ｃsの各容量値が設定されたと想定すると、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２では、２個の積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの半分の積分出力電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの半分となった積分出力電圧が生成される。   Assuming that the capacitance values of the input capacitor ci and the two integral capacitors Cs are set so that the relationship of ci = Cs is established between the input capacitor ci and the two integral capacitors Cs, immediately after switching of the analog input signal During the integration operation period T2 of the new analog input signal, an integrated output voltage that is half of the input differential voltage Vin−Vcm is generated between both ends of the two integration capacitors Cs, and this half is output from the output terminal of the operational amplifier OPA. The integrated output voltage is generated.

従って、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。   Therefore, according to the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention, the output of the operational amplifier OPA in the first integrator 1211 is saturated when the analog input signal is switched. As a result, the stabilization time when the switching of the analog input signal is executed can be shortened.

図２１は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態でのアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。   FIG. 21 shows an analog input in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in period T3 of the signal re-sampling operation.

図２１に示したように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオフ状態に、それぞれ制御されている。従って、この期間Ｔ３では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。   As shown in FIG. 21, in the period T3 of the resampling operation of the analog input signal in the steady input state after the switching of the analog input signal, the first switch SW1 and the first feedback switch SW1f are turned on, and the second switch SW2 and the second feedback switch SW2f are in the off state, the third switch SW3 is in the on state, the fourth switch SW4 is in the off state, the fifth switch SW5 is in the off state, and the two switches sw0 and sw0 are in the off state. Each is controlled. Therefore, in this period T3, the difference voltage between the new analog input signal Vin and the common voltage Vcm of the reference voltage is sampled across the input capacitor ci.

図２２は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。   FIG. 22 shows an analog input in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in period T4 of the signal reintegration operation.

図２２に示したように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオフ状態にそれぞれ制御されている。従って、この期間Ｔ４において、上述したサンプリング動作期間Ｔ３に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと１個の積分容量Ｃsとに再配分される。   As shown in FIG. 22, the first switch SW1 and the first feedback switch SW1f are turned off and the second switch in the period T4 of the reintegration operation of the analog input signal in the steady input state after the switching of the analog input signal. SW2 and the second feedback switch SW2f are turned on, the third switch SW3 is turned off, the fourth switch SW4 is turned on, the fifth switch SW5 is turned off, and the two switches sw0 and sw0 are turned off. Each is controlled. Therefore, in this period T4, the accumulated charge sampled across the input capacitor ci during the sampling operation period T3 described above is redistributed to the input capacitor ci and one integration capacitor Cs.

図２０の新規のアナログ入力信号の積分動作の期間Ｔ２と比較すると、図２２の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では、半分となっている積分容量Ｃsの電荷再配分に際しての再配分電荷量が２倍に増加して通常に戻っているので、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成されて、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和しようとする。   Compared with the period T2 of the integration operation of the new analog input signal of FIG. 20, in the period T4 of the reintegration operation of the analog input signal in the steady input state of FIG. Since the redistributed charge amount increases to double and returns to normal, an integrated output voltage of the input differential voltage Vin−Vcm is generated between both ends of the integrating capacitor Cs, and the calculation inside the first integrator 1211 is performed. Attempts to saturate the output of the amplifier OPA.

しかし、この期間Ｔ４では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１の遅延出力信号がフィードフォワードパスの増幅器１２１３と加算器１２１４を介して量子化器１２１５の入力端子に供給されて量子化器１２１５の出力にアナログ入力信号に応答したデジタル信号が生成される。従って、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端には、アナログ入力信号に応答した値を有するローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACが負の減算信号として供給される。 However, in this period T4, in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12, the delayed output signal of the first integrator 1211 is quantized via the amplifier 1213 and the adder 1214 in the feedforward path. A digital signal that is supplied to the input terminal 1215 and responds to the analog input signal is generated at the output of the quantizer 1215. Therefore, the analog feedback signal V DAC of the local D / A converter 1216 having a value in response to the analog input signal is supplied to one end of the second feedback switch SW2f of the subtractor 1210 as a negative subtraction signal.

従って、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、図２２に示す定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では、半分となっている積分容量Ｃsの再配分電荷量が２倍に増加して通常に戻ったにも拘らず、ローカルＤ／Ａ変換器１２１６の出力からはアナログ入力信号に応答したアナログフィードバック信号ＶDACが生成されることによって、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。 Therefore, according to the feedforward type delta sigma type A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention, in the period T4 of the reintegration operation of the analog input signal in the steady input state shown in FIG. The analog feedback signal V DAC in response to the analog input signal is output from the output of the local D / A converter 1216 even though the redistribution charge amount of the integration capacitor Cs is doubled and returned to normal. Is generated, the saturation of the output of the operational amplifier OPA in the first integrator 1211 can be eliminated.

図１８は、図１９乃至図２２に示した本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１９の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２２の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。   FIG. 18 shows a new analog signal immediately after the feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIGS. 19 to 22 according to the third embodiment of the present invention switches the input signal in the period T1 in FIG. The reset signal RESET, the first control clock signal φ1, and the second control clock for executing from the sampling operation of the input signal to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in FIG. It is a figure which shows the waveform change with signal (phi) 2, and the on / off change of switch sw0.

図１８に示したように、期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図１９に示す第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続されたリセットスイッチとしての第５スイッチＳＷ５が導通状態に制御され積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。   As shown in FIG. 18, the reset signal RESET is set to the high level during the analog input signal switching operation before the sampling operation of the new analog input signal immediately after the input signal switching in the period T1. Accordingly, the fifth switch SW5 as a reset switch connected between the inverting input terminal and the output terminal of the operational amplifier OPA of the first integrator 1211 shown in FIG. Therefore, the influence of the analog input signal before switching is minimized.

期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされることになる。   In the sampling operation of the new analog input signal immediately after the input signal switching in the period T1, the reset signal RESET is low level, the first control clock signal φ1 is high level, the second control clock signal φ2 is low level, and the switch sw0 is Each is set to the on state. As a result, in this period T1, the difference voltage between the new analog input signal Vin and the common voltage Vcm of the reference voltage is sampled across the input capacitor ci.

期間Ｔ２の入力信号の切り換え直後の新規のアナログ入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ２では、サンプリング動作期間Ｔ１に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと２個の積分容量Ｃsとに再配分される。   In the integration operation of the new analog input signal immediately after switching of the input signal in the period T2, the reset signal RESET is set to the low level, the first control clock signal φ1 is set to the low level, and the second control clock signal φ2 is set to the high level. sw0 is set to the on state, respectively. As a result, during this period T2, the accumulated charge sampled across the input capacitor ci during the sampling operation period T1 is redistributed to the input capacitor ci and the two integration capacitors Cs.

期間Ｔ３の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオフ状態にそれぞれ設定される。その結果、この期間Ｔ３では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmの差電圧が、入力容量ｃｉの両端間に再サンプリングされる。   In the resampling operation of the analog input signal in the steady input state after the switching of the input signal in the period T3, the reset signal RESET is low level, the first control clock signal φ1 is high level, and the second control clock signal φ2 is low level. In addition, the switch sw0 is set to the off state. As a result, in this period T3, the difference voltage between the new analog input signal Vin and the common voltage Vcm of the reference voltage is resampled across the input capacitor ci.

期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオフ状態に、それぞれ設定される。従って、この期間Ｔ４では、サンプリング動作期間Ｔ３に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと単独の積分容量Ｃｓに再配分されるものである。   In the reintegration operation of the analog input signal in the steady input state after switching of the input signal in the period T4, the reset signal RESET is low level, the first control clock signal φ1 is low level, and the second control clock signal φ2 is high level. In addition, the switch sw0 is set to the off state. Accordingly, in this period T4, the accumulated charge sampled between both ends of the input capacitor ci in the sampling operation period T3 is redistributed to the input capacitor ci and the single integration capacitor Cs.

以上、図１８乃至図２２で説明した本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際して最初の積分動作では複数の積分容量Ｃｓ、Ｃｓを使用して最初の積分動作を実行することにより積分出力電圧を小さな振幅電圧に制限する一方、その後のアナログ入力信号の再積分動作では単独の積分容量Ｃｓを使用して再積分動作を実行することによって積分出力電圧を大きな振幅電圧とするものである。その結果、本発明の実施の形態３によれば、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。   As described above, the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the third embodiment of the present invention described with reference to FIGS. 18 to 22 has a plurality of integration capacitors in the first integration operation when the analog input signal is switched. The integration output voltage is limited to a small amplitude voltage by executing the first integration operation using Cs and Cs, while the reintegration operation using the single integration capacitor Cs is performed in the subsequent reintegration operation of the analog input signal. By executing the above, the integrated output voltage is made a large amplitude voltage. As a result, according to the third embodiment of the present invention, the saturation of the output of the operational amplifier OPA in the first integrator 1211 can be eliminated.

更に本発明の実施の形態３では、積分容量Ｃsと２個のスイッチｓｗ０、ｓｗ０との直列接続を更に１組またはそれ以上、演算増幅器ＯＰＡの反転入力端子と出力端子との間に追加して、演算増幅器ＯＰＡの出力振幅を３段階またはそれ以上の多数のＮ段階の増加方式することも可能である。   Furthermore, in the third embodiment of the present invention, one or more series connection of the integration capacitor Cs and the two switches sw0 and sw0 are added between the inverting input terminal and the output terminal of the operational amplifier OPA. It is also possible to increase the output amplitude of the operational amplifier OPA by a large number of N stages of three or more.

［実施の形態４］
《実施の形態４による減算器と第１積分器》
図２３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態４による減算器１２１０と第１積分器１２１１の構成を示す図である。 [Embodiment 4]
<< Subtractor and first integrator according to Embodiment 4 >>
FIG. 23 is a diagram showing a configuration of a subtractor 1210 and a first integrator 1211 according to the fourth embodiment of the present invention included in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. is there.

図２３に示す本発明の実施の形態４による第１積分器１２１１が、図１９に示した本発明の実施の形態３による第１積分器１２１１と相違するのは、下記の点である。   The first integrator 1211 according to the fourth embodiment of the present invention shown in FIG. 23 is different from the first integrator 1211 according to the third embodiment of the present invention shown in FIG. 19 in the following points.

すなわち、図２３に示す本発明の実施の形態４による第１積分器１２１１では、図１９に示した第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続されていた２個のスイッチｓｗ０、ｓｗ0と２個目の積分容量Ｃsとの直列接続が省略されている。従って、図２３の第１積分器１２１１では、演算増幅器ＯＰＡの反転入力端子と出力端子との間には１個の積分容量Ｃsとリセット制御信号ＲＥＳＥＴによって制御される第５スイッチＳＷ５との並列接続のみが接続されている。   That is, in the first integrator 1211 according to the fourth embodiment of the present invention shown in FIG. 23, it is connected between the inverting input terminal and the output terminal of the operational amplifier OPA of the first integrator 1211 shown in FIG. The series connection of the two switches sw0 and sw0 and the second integration capacitor Cs is omitted. Accordingly, in the first integrator 1211 of FIG. 23, a single integration capacitor Cs and a fifth switch SW5 controlled by the reset control signal RESET are connected in parallel between the inverting input terminal and the output terminal of the operational amplifier OPA. Only connected.

しかしながら、図２３に示した本発明の実施の形態４による第１積分器１２１１では、アナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号Ｖinが供給される第１スイッチＳＷ１の一端には、スイッチｓｗ０の一端が接続されて、スイッチｓｗ０の他端には電圧クランプ回路Ｃｌｐ＿Ｃｋｔが接続されている。   However, in the first integrator 1211 according to the fourth embodiment of the present invention shown in FIG. 23, one end of the first switch SW1 to which the analog signal Vin of the output terminal of the analog multiplexer (MPX) 11 is supplied is connected to the switch. One end of sw0 is connected, and a voltage clamp circuit Clp_Ckt is connected to the other end of the switch sw0.

すなわち、図２３に示した本発明の実施の形態４においては、アナログ入力信号の切り換えに際して最初のサンプリング動作では電圧クランプ回路Ｃｌｐ＿Ｃｋｔによる振幅電圧制限動作を使用することによって入力容量の蓄積電荷を小さな値に制限する一方、その後の再サンプリング動作では電圧クランプ回路Ｃｌｐ＿Ｃｋｔを不使用することによって入力容量の蓄積電荷を大きな値とするものである。   That is, in the fourth embodiment of the present invention shown in FIG. 23, the stored charge of the input capacitance is reduced by using the amplitude voltage limiting operation by the voltage clamp circuit Clp_Ckt in the first sampling operation when switching the analog input signal. On the other hand, in the subsequent re-sampling operation, the accumulated charge of the input capacitance is made large by not using the voltage clamp circuit Clp_Ckt.

図２３に示すように、アナログマルチプレクサー(ＭＰＸ)１１の出力端子からのアナログ信号Ｖinが供給される第１スイッチＳＷ１の一端には、スイッチｓｗ０を介して、電圧クランプ回路Ｃｌｐ＿Ｃｋｔの入力端子が接続されている。   As shown in FIG. 23, the input terminal of the voltage clamp circuit Clp_Ckt is connected to one end of the first switch SW1 to which the analog signal Vin is supplied from the output terminal of the analog multiplexer (MPX) 11 via the switch sw0. Has been.

図２７は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの構成を示す図である。   FIG. 27 is a diagram showing a configuration of the voltage clamp circuit Clp_Ckt used in the first integrator 1211 according to the fourth embodiment of the present invention shown in FIG.

図２７に示したように、電圧クランプ回路Ｃｌｐ＿ＣｋｔはダイオードＤを含んでいる。ダイオードＤのアノードにはスイッチｓｗ０を介してアナログ信号Ｖinが供給され、ダイオードＤのカソードにはクランプ電圧Ｖclpが供給される。ダイオードＤの順方向電圧をＶfと想定すれば、スイッチｓｗ０がオン状態に制御されている状態では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔはアナログ信号Ｖinの振幅電圧をＶclp＋Ｖfの電圧レベルに制限する振幅電圧制限動作を実行するものである。   As shown in FIG. 27, the voltage clamp circuit Clp_Ckt includes a diode D. The analog signal Vin is supplied to the anode of the diode D via the switch sw0, and the clamp voltage Vclp is supplied to the cathode of the diode D. Assuming that the forward voltage of the diode D is Vf, the voltage clamp circuit Clp_Ckt performs an amplitude voltage limiting operation for limiting the amplitude voltage of the analog signal Vin to the voltage level of Vclp + Vf when the switch sw0 is controlled to be in the ON state. It is something to execute.

図２８は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの他の構成を示す図である。   FIG. 28 is a diagram showing another configuration of the voltage clamp circuit Clp_Ckt used in the first integrator 1211 according to the fourth embodiment of the present invention shown in FIG.

図２８に示したように、電圧クランプ回路Ｃｌｐ＿Ｃｋｔはダイオード接続のＮチャンネルＭＯＳトランジスタＱを含んでいる。トランジスタＱのドレインとゲートにはスイッチｓｗ０を介してアナログ信号Ｖinが供給されて、トランジスタＱのソースにはクランプ電圧Ｖclpが供給される。従って、トランジスタＱのしきい値電圧をＶthと想定すれば、スイッチｓｗ０がオン状態に制御されている状態で、電圧クランプ回路Ｃｌｐ＿Ｃｋｔはアナログ信号Ｖinの振幅電圧をＶclp＋Ｖthの電圧レベルに制限する振幅電圧制限動作を実行するものである。   As shown in FIG. 28, the voltage clamp circuit Clp_Ckt includes a diode-connected N-channel MOS transistor Q. An analog signal Vin is supplied to the drain and gate of the transistor Q via the switch sw0, and a clamp voltage Vclp is supplied to the source of the transistor Q. Therefore, assuming that the threshold voltage of the transistor Q is Vth, the voltage clamp circuit Clp_Ckt has an amplitude voltage that limits the amplitude voltage of the analog signal Vin to the voltage level of Vclp + Vth in a state where the switch sw0 is controlled to be on. The limiting operation is executed.

図２３に示したように、第１積分器１２１１は、入力端子に接続された１個の入力容量ｃｉと、第１制御クロック信号φ１によって制御される第３スイッチＳＷ３と、第２制御クロック信号φ２によって制御される第４スイッチＳＷ４と、反転入力端子に第４スイッチＳＷ４が接続されて非反転入力端子に基準電圧としてのコモン電圧Ｖcmが供給される演算増幅器ＯＰＡと、演算増幅器ＯＰＡの反転入力端子と出力端子との間に並列接続された１個の積分容量Ｃsと第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。   As shown in FIG. 23, the first integrator 1211 includes one input capacitor ci connected to the input terminal, the third switch SW3 controlled by the first control clock signal φ1, and the second control clock signal. a fourth switch SW4 controlled by φ2, an operational amplifier OPA in which the fourth switch SW4 is connected to the inverting input terminal and a common voltage Vcm as a reference voltage is supplied to the non-inverting input terminal, and an inverting input of the operational amplifier OPA One integration capacitor Cs and a fifth switch SW5 are connected in parallel between the terminal and the output terminal, and the fifth switch SW5 is controlled by a reset control signal RESET.

《アナログ信号切り換え動作》
また図２３は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。 <Analog signal switching operation>
FIG. 23 shows a sampling of a new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11 of the feedforward type delta sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of switch SW1-SW5, SW1f, SW2f, sw0 in the period T1 of operation | movement.

図２３に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオン状態にそれぞれ制御されている。従って、この期間Ｔ１では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行した状態での新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。   As shown in FIG. 23, the first switch SW1 and the first feedback switch SW1f are turned on, the second switch SW2 and the second switch SW1f are turned on in the period T1 of the sampling operation of the new analog input signal immediately after the switching of the analog input signal. The feedback switch SW2f is controlled to be in the off state, the third switch SW3 is in the on state, the fourth switch SW4 is in the off state, the fifth switch SW5 is in the off state, and the switch sw0 is in the on state. Accordingly, during this period T1, the voltage difference between the new analog input signal Vin and the reference voltage common voltage Vcm when the voltage clamp circuit Clp_Ckt performs the amplitude voltage limiting operation of the analog signal Vin is between the both ends of the input capacitance ci. Is sampled.

図２４は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。   FIG. 24 shows a new analog input signal immediately after switching of the analog input signal by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in the period T2 of integral operation.

図２４に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオン状態に、それぞれ制御されている。従って、この期間Ｔ２において、上述したサンプリング動作期間Ｔ１に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと積分容量Ｃsとに再配分される。一方、この期間Ｔ２では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の遅延によって量子化器１２１５の出力にデジタル信号が未生成なので、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端に供給されるローカルＤ／Ａ変換器１２１６のアナログフィードバック信号の電圧レベルは基準電圧のコモン電圧Ｖcmとされている。   As shown in FIG. 24, the first switch SW1 and the first feedback switch SW1f are turned off and the second switch SW2 and the second switch are turned off in the period T2 of the integration operation of the new analog input signal immediately after the switching of the analog input signal. The feedback switch SW2f is controlled to be on, the third switch SW3 is off, the fourth switch SW4 is on, the fifth switch SW5 is off, and the switch sw0 is on. Therefore, in this period T2, the accumulated charge sampled between both ends of the input capacitor ci in the sampling operation period T1 described above is redistributed to the input capacitor ci and the integration capacitor Cs. On the other hand, in this period T2, a digital signal is not generated at the output of the quantizer 1215 due to the delay of the first integrator 1211 of the feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12, so The voltage level of the analog feedback signal of the local D / A converter 1216 supplied to one end of the two feedback switch SW2f is the common voltage Vcm of the reference voltage.

入力容量ｃｉと積分容量Ｃsとの間にｃｉ＝Ｃsの関係が設立するように入力容量ｃｉと積分容量Ｃsの各容量値が設定されたと想定すると、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２では、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの積分出力電圧が生成される。サンプリング動作期間Ｔ１に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が電圧クランプ回路Ｃｌｐ＿Ｃｋｔの振幅電圧制限動作によって小さな値に制限されるので、第１積分器１２１１の演算増幅器ＯＰＡの積分出力電圧も小さな値に制限されるものである。   Assuming that the capacitance values of the input capacitance ci and the integration capacitance Cs are set so that the relationship of ci = Cs is established between the input capacitance ci and the integration capacitance Cs, a new analog input signal immediately after switching of the analog input signal During the integration operation period T2, an integrated output voltage of the input differential voltage Vin−Vcm is generated between both ends of the integration capacitor Cs, and this integrated output voltage is generated from the output terminal of the operational amplifier OPA. Since the accumulated charge sampled between both ends of the input capacitor ci during the sampling operation period T1 is limited to a small value by the amplitude voltage limiting operation of the voltage clamp circuit Clp_Ckt, the integrated output voltage of the operational amplifier OPA of the first integrator 1211 Is also limited to a small value.

従って、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。   Therefore, according to the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention, the output of the operational amplifier OPA in the first integrator 1211 is saturated when the analog input signal is switched. As a result, the stabilization time when the switching of the analog input signal is executed can be shortened.

図２５は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。   FIG. 25 shows an analog input signal in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, and sw0 in period T3 of the re-sampling operation | movement.

図２５に示したように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオフ状態に、それぞれ制御されている。従って、この期間Ｔ３では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。一方、この期間Ｔ３では、スイッチｓｗ０はオフ状態であるので、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行していない状態での新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。   As shown in FIG. 25, the first switch SW1 and the first feedback switch SW1f are turned on in the period T3 of the resampling operation of the analog input signal in the steady input state after the switching of the analog input signal, and the second switch SW2 and the second feedback switch SW2f are controlled to be in the off state, the third switch SW3 is in the on state, the fourth switch SW4 is in the off state, the fifth switch SW5 is in the off state, and the switch sw0 is in the off state. ing. Therefore, in this period T3, the difference voltage between the new analog input signal Vin and the common voltage Vcm of the reference voltage is sampled across the input capacitor ci. On the other hand, in this period T3, the switch sw0 is in an off state, and therefore, the new analog input signal Vin and the reference voltage common voltage Vcm in a state where the voltage clamp circuit Clp_Ckt is not executing the amplitude voltage limiting operation of the analog signal Vin. Are sampled across the input capacitance ci.

図２６は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。   FIG. 26 shows an analog input in a steady input state after the analog input signal is switched by the analog multiplexer (MPX) 11 of the feedforward delta sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention. It is a figure which shows the ON / OFF state of SW1-SW5, SW1f, SW2f, sw0 in period T4 of the signal reintegration operation.

図２６に示すように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオフ状態にそれぞれ制御されている。従って、この期間Ｔ４において、上述したサンプリング動作期間Ｔ３に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと１個の積分容量Ｃsとに再配分される。   As shown in FIG. 26, the first switch SW1 and the first feedback switch SW1f are turned off and the second switch SW2 is turned off in the period T4 of the reintegrating operation of the analog input signal in the steady input state after the switching of the analog input signal. And the second feedback switch SW2f are controlled to be on, the third switch SW3 is off, the fourth switch SW4 is on, the fifth switch SW5 is off, and the switch sw0 is off. . Therefore, in this period T4, the accumulated charge sampled across the input capacitor ci during the sampling operation period T3 described above is redistributed to the input capacitor ci and one integration capacitor Cs.

図２４の新規のアナログ入力信号の積分動作の期間Ｔ２と比較すると、図２６の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では積分容量Ｃsの電荷再配分に際しての再配分電荷量が増加しているので、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成され、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和しようとする。   Compared with the period T2 of the integration operation of the new analog input signal in FIG. 24, the redistributed charge amount at the time of charge redistribution of the integration capacitor Cs in the period T4 of the reintegration operation of the analog input signal in the steady input state of FIG. Since it has increased, an integrated output voltage of the input differential voltage Vin−Vcm is generated between both ends of the integration capacitor Cs, and the output of the operational amplifier OPA in the first integrator 1211 tends to be saturated.

しかし、この期間Ｔ４では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１の遅延出力信号がフィードフォワードパスの増幅器１２１３と加算器１２１４を介して量子化器１２１５の入力端子に供給されて量子化器１２１５の出力にアナログ入力信号に応答したデジタル信号が生成される。従って、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端には、アナログ入力信号に応答した値を有するローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACが負の減算信号として供給される。 However, in this period T4, in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12, the delayed output signal of the first integrator 1211 is quantized via the amplifier 1213 and the adder 1214 in the feedforward path. A digital signal that is supplied to the input terminal 1215 and responds to the analog input signal is generated at the output of the quantizer 1215. Therefore, the analog feedback signal V DAC of the local D / A converter 1216 having a value in response to the analog input signal is supplied to one end of the second feedback switch SW2f of the subtractor 1210 as a negative subtraction signal.

従って、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、図２５と図２６に示す定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３とアナログ入力信号の再積分動作の期間Ｔ４とで電圧クランプ回路Ｃｌｐ＿Ｃｋｔを不使用とすることで入力電荷量と積分電荷量が増加したにも拘らず、ローカルＤ／Ａ変換器１２１６の出力からアナログ入力信号に応答したアナログフィードバック信号ＶDACが生成されることによって、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。 Therefore, according to the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention, the period T3 of the resampling operation of the analog input signal in the steady input state shown in FIG. 25 and FIG. And the analog input signal re-integration operation period T4, the voltage clamp circuit Clp_Ckt is not used, and the input charge amount and the integral charge amount are increased, but the analog signal is output from the local D / A converter 1216. By generating the analog feedback signal V DAC in response to the input signal, the saturation of the output of the operational amplifier OPA in the first integrator 1211 can be eliminated.

図２９は、図２３乃至図２８に示した本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図２３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。   FIG. 29 shows a new analog signal immediately after the feedforward type delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIGS. 23 to 28 according to the fourth embodiment of the present invention switches the input signal in the period T1 of FIG. The reset signal RESET, the first control clock signal φ1, and the second control clock for executing from the sampling operation of the input signal to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in FIG. It is a figure which shows the waveform change with signal (phi) 2, and the on / off change of switch sw0.

図２９に示したように、期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図２３に示す第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続されたリセットスイッチとしての第５スイッチＳＷ５が導通状態に制御され積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。   As shown in FIG. 29, the reset signal RESET is set to the high level during the analog input signal switching operation before the sampling operation of the new analog input signal immediately after the input signal switching in the period T1. Accordingly, the fifth switch SW5 as the reset switch connected between the inverting input terminal and the output terminal of the operational amplifier OPA of the first integrator 1211 shown in FIG. Therefore, the influence of the analog input signal before switching is minimized.

期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作で、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ１では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行した状態での新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされることになる。   In the sampling operation of the new analog input signal immediately after the input signal switching in the period T1, the reset signal RESET is set to the low level, the first control clock signal φ1 is set to the high level, the second control clock signal φ2 is set to the low level, and the switch sw0 is Each is set to the on state. As a result, during this period T1, the voltage difference between the new analog input signal Vin and the reference voltage common voltage Vcm when the voltage clamp circuit Clp_Ckt performs the amplitude voltage limiting operation of the analog signal Vin is the both ends of the input capacitance ci. It will be sampled in between.

期間Ｔ２の入力信号の切り換え直後の新規のアナログ入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ２では、サンプリング動作期間Ｔ１に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと積分容量Ｃsとに再配分される。   In the integration operation of the new analog input signal immediately after switching of the input signal in the period T2, the reset signal RESET is set to the low level, the first control clock signal φ1 is set to the low level, and the second control clock signal φ2 is set to the high level. sw0 is set to the on state, respectively. As a result, in this period T2, the accumulated charge sampled between both ends of the input capacitor ci in the sampling operation period T1 is redistributed to the input capacitor ci and the integration capacitor Cs.

期間Ｔ３の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオフ状態にそれぞれ設定される。その結果、この期間Ｔ３では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行していない状態の新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。   In the resampling operation of the analog input signal in the steady input state after the switching of the input signal in the period T3, the reset signal RESET is low level, the first control clock signal φ1 is high level, and the second control clock signal φ2 is low level. In addition, the switch sw0 is set to the off state. As a result, during this period T3, the voltage difference between the new analog input signal Vin and the reference voltage common voltage Vcm in a state where the voltage clamp circuit Clp_Ckt is not executing the amplitude voltage limiting operation of the analog signal Vin is equal to the input capacitance ci. Sampled between both ends.

期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオフ状態に、それぞれ設定される。従って、この期間Ｔ４では、サンプリング動作期間Ｔ３に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと積分容量Ｃｓに再配分されるものである。   In the reintegration operation of the analog input signal in the steady input state after switching of the input signal in the period T4, the reset signal RESET is low level, the first control clock signal φ1 is low level, and the second control clock signal φ2 is high level. In addition, the switch sw0 is set to the off state. Therefore, in this period T4, the accumulated charge sampled between both ends of the input capacitor ci in the sampling operation period T3 is redistributed to the input capacitor ci and the integration capacitor Cs.

以上、図２３乃至図２９で説明した本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際して最初のサンプリング動作で電圧クランプ回路Ｃｌｐ＿Ｃｋｔによる振幅電圧制限動作を使用することによって入力容量の蓄積電荷を小さな値に制限する一方、その後の再サンプリング動作では電圧クランプ回路Ｃｌｐ＿Ｃｋｔを不使用することによって入力容量の蓄積電荷を大きな値とするものである。その結果、本発明の実施の形態４によれば、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。   As described above, in the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fourth embodiment of the present invention described with reference to FIGS. 23 to 29, the voltage clamp circuit Clp_Ckt is first sampled when the analog input signal is switched. In this case, the stored charge of the input capacitor is limited to a small value by using the amplitude voltage limiting operation by the above-mentioned, and the accumulated charge of the input capacitor is made large by not using the voltage clamp circuit Clp_Ckt in the subsequent re-sampling operation. It is. As a result, according to the fourth embodiment of the present invention, saturation of the output of the operational amplifier OPA in the first integrator 1211 can be eliminated.

［実施の形態５］
《実施の形態５による減算器と第１積分器》
図３０は、本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の構成を示す図である。 [Embodiment 5]
<< Subtractor and first integrator according to Embodiment 5 >>
FIG. 30 is a diagram showing a configuration of a feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fifth embodiment of the present invention.

図３０に示す本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が、図２に示した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２と相違するのは、下記の点である。   The feedforward delta sigma A / D converter (ΔΣ_ADC) 12 according to the fifth embodiment of the present invention shown in FIG. 30 is replaced with the feedforward delta sigma A / D according to the first embodiment of the present invention shown in FIG. The following points are different from the D converter (ΔΣ_ADC) 12.

すなわち、図３０に示す本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２には、他の加算器１２１７と２個のスイッチ１２１８、１２１９とが追加されている。まず、他の加算器１２１７が第１積分器１２１１の出力と第２積分器１２１２の入力との間に接続されて、１個目のスイッチ１２１８が減算器１２１０の一方の入力端子と他の加算器１２１７との間に接続されて、２個目のスイッチ１２１９が減算器１２１０の一方の入力端子と加算器１２１４との間に接続されている。   That is, another adder 1217 and two switches 1218 and 1219 are added to the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fifth embodiment of the present invention shown in FIG. Yes. First, another adder 1217 is connected between the output of the first integrator 1211 and the input of the second integrator 1212, and the first switch 1218 is connected to one input terminal of the subtractor 1210 and the other adder. The second switch 1219 is connected between one input terminal of the subtractor 1210 and the adder 1214.

従って、アナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号Ｖinが２個目のスイッチ１２１９と加算器１２１４とを介して量子化器１２１５の入力端子に供給され、また更にこのアナログ信号Ｖinが１個目のスイッチ１２１８と他の加算器１２１７とを介して第２積分器１２１２の入力端子に供給されることが可能とされる。特に、アナログ信号Ｖinが２個目のスイッチ１２１９と加算器１２１４とを介して量子化器１２１５の入力端子に供給されているので、図３０に示したデルタシグマ型Ａ／Ｄ変換器１２は、ダイレクトフィードフォワード型デルタシグマ型Ａ／Ｄ変換器と呼ばれる。   Therefore, the analog signal Vin at the output terminal of the analog multiplexer (MPX) 11 is supplied to the input terminal of the quantizer 1215 via the second switch 1219 and the adder 1214, and further this analog signal Vin is 1 It can be supplied to the input terminal of the second integrator 1212 via the individual switch 1218 and another adder 1217. In particular, since the analog signal Vin is supplied to the input terminal of the quantizer 1215 via the second switch 1219 and the adder 1214, the delta-sigma A / D converter 12 shown in FIG. It is called a direct feedforward type delta-sigma A / D converter.

従って、図３０に示すダイレクトフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は、アナログマルチプレクサ(ＭＰＸ)１１によりＡ／Ｄ変換されるアナログ入力信号Ｖinの切り換えが実行される際に、リセット制御信号ＲＥＳＥＴによって非動作状態とされている第１積分器１２１１と第２積分器１２１２とをバイパスして２個のスイッチ１２１８、１２１９が切り換え途中のアナログ入力信号Ｖinを量子化器１２１５の入力端子に供給するものである。   Therefore, the direct feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 shown in FIG. 30 performs switching of the analog input signal Vin to be A / D converted by the analog multiplexer (MPX) 11. By bypassing the first integrator 1211 and the second integrator 1212 that have been deactivated by the reset control signal RESET, the two switches 1218 and 1219 input the analog input signal Vin during switching to the quantizer 1215. Supply to the terminal.

第１積分器１２１１と第２積分器１２１２との各積分器は、図３に示したように、その内部の演算増幅器ＯＰＡの反転入力端子と出力端子の間に並列接続された積分容量Ｃsと第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。従って、アナログ入力信号Ｖinの切り換えが実行される際に、ハイレベルのリセット制御信号ＲＥＳＥＴによって第５スイッチＳＷ５はオン状態とされる。その結果、第１積分器１２１１と第２積分器１２１２との各積分器の演算増幅器ＯＰＡの出力は基準電圧のコモン電圧Ｖcmの電圧レベルに設定され、第１積分器１２１１と第２積分器１２１２は非動作状態とされている。   As shown in FIG. 3, each integrator of the first integrator 1211 and the second integrator 1212 includes an integration capacitor Cs connected in parallel between the inverting input terminal and the output terminal of the operational amplifier OPA therein. The fifth switch SW5 is controlled by a reset control signal RESET. Therefore, when the switching of the analog input signal Vin is executed, the fifth switch SW5 is turned on by the high level reset control signal RESET. As a result, the output of the operational amplifier OPA of each integrator of the first integrator 1211 and the second integrator 1212 is set to the voltage level of the common voltage Vcm of the reference voltage, and the first integrator 1211 and the second integrator 1212 are set. Is inactive.

このアナログ入力信号Ｖinの切り換えの実行中の第１積分器１２１１と第２積分器１２１２の非動作状態において、リセット制御信号ＲＥＳＥＴによって非動作状態とされている第１積分器１２１１と第２積分器１２１２とをバイパスして２個のスイッチ１２１８、１２１９により切り換え途中のアナログ入力信号Ｖinが量子化器１２１５の入力端子に供給される。従って、量子化器１２１５の出力からはバイパスされたアナログ入力信号Ｖinに応答したデジタル信号が早期に生成され、量子化器１２１５のデジタル信号はローカルＤ／Ａ変換器１２１６の入力端子に供給される。その結果、減算器１２１０の他方の入力端子に、ローカルＤ／Ａ変換器１２１６からバイパスされたアナログ入力信号に応答した値を有するアナログフィードバック信号ＶDACが早期に供給される。 While the analog input signal Vin is being switched, the first integrator 1211 and the second integrator 1211 are inactivated by the reset control signal RESET when the first integrator 1211 and the second integrator 1212 are inoperative. The analog input signal Vin in the middle of switching is supplied to the input terminal of the quantizer 1215 by two switches 1218 and 1219, bypassing 1212. Therefore, a digital signal in response to the bypassed analog input signal Vin is generated early from the output of the quantizer 1215, and the digital signal of the quantizer 1215 is supplied to the input terminal of the local D / A converter 1216. . As a result, the analog feedback signal V DAC having a value in response to the analog input signal bypassed from the local D / A converter 1216 is supplied to the other input terminal of the subtractor 1210 at an early stage.

従って、アナログ入力信号Ｖinの切り換えが実行される際に、大きな振幅電圧のアナログ入力信号Ｖinが減算器１２１０の一方の入力端子に供給されたとしても、減算器１２１０の他方の入力端子には早期にローカルＤ／Ａ変換器１２１６からアナログ入力信号Ｖinに対応したアナログフィードバック信号が供給されることが可能となるものである。その結果、アナログ入力信号Ｖinの切り換えが実行される際に、第１積分器１２１１の内部の演算増幅器ＯＰＡが飽和すると言う問題が解消されることができる。   Therefore, even when the analog input signal Vin is switched, the analog input signal Vin having a large amplitude voltage is supplied to one input terminal of the subtractor 1210. In addition, an analog feedback signal corresponding to the analog input signal Vin can be supplied from the local D / A converter 1216. As a result, the problem that the operational amplifier OPA in the first integrator 1211 is saturated when the analog input signal Vin is switched can be solved.

リセット制御信号ＲＥＳＥＴがハイレベルからローレベルに変化して、アナログ入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間においても、所定の期間は２個のスイッチ１２１８、１２１９はオン状態に維持されるので、減算器１２１０の他方の入力端子にローカルＤ／Ａ変換器１２１６からアナログ入力信号Ｖinに対応したアナログフィードバック信号が供給される。その結果、アナログ入力信号の切り換え直後の新規のアナログ入力信号のサンプリング動作の期間でも、第１積分器１２１１の内部の演算増幅器ＯＰＡが飽和すると言う問題が解消されることができる。   Even when the reset control signal RESET changes from the high level to the low level and the sampling operation of the new analog input signal immediately after the switching of the analog input signal, the two switches 1218 and 1219 are in the ON state for a predetermined period. Therefore, an analog feedback signal corresponding to the analog input signal Vin is supplied from the local D / A converter 1216 to the other input terminal of the subtractor 1210. As a result, the problem that the operational amplifier OPA in the first integrator 1211 is saturated even during the period of the sampling operation of the new analog input signal immediately after switching of the analog input signal can be solved.

その後、所定の期間が経過して２個のスイッチ１２１８、１２１９はオン状態からオフ状態に制御されるので、図３０に示した本発明の実施の形態５によるデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の構成はダイレクトフィードフォワード型デルタシグマ型Ａ／Ｄ変換器から低歪特性の実現が可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器に変更されるものとなる。   Thereafter, the two switches 1218 and 1219 are controlled from the on-state to the off-state after a predetermined period of time, so that the delta-sigma A / D converter according to the fifth embodiment of the present invention shown in FIG. The configuration of ΔΣ_ADC) 12 is changed from a direct feedforward delta sigma A / D converter to a feedforward delta sigma A / D converter capable of realizing low distortion characteristics.

図３１は、図３０に示した本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の期間Ｔ０に、ハイレベルのリセット信号ＲＥＳＥＴに応答したリセット動作から期間Ｔ４の入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴの波形変化と２個のスイッチ１２１８、１２１９(スイッチｓｗ０)のオン・オフ変化とを示す図である。   FIG. 31 shows a sampling operation of a new analog input signal immediately after the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 according to the fifth embodiment of the present invention shown in FIG. In order to execute from the reset operation in response to the high level reset signal RESET to the reintegration operation of the analog input signal in the steady input state after the input signal switching in the period T4 in the period T0 of the switching operation of the previous analog input signal. It is a figure which shows the waveform change of the reset signal RESET, and the ON / OFF change of two switches 1218 and 1219 (switch sw0).

図３１に示したように、アナログ入力信号の切り換え動作の期間Ｔ０に、リセット信号ＲＥＳＥＴがハイレベルとされリセット動作が実行され、２個のスイッチ１２１８、１２１９(スイッチｓｗ０)がオン状態に制御される。従って、第１積分器１２１１と第２積分器１２１２の各積分器の演算増幅器ＯＰＡの演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続された第５スイッチＳＷ５が導通状態に制御されるので、第１積分器１２１１と第２積分器１２１２との各積分器の演算増幅器ＯＰＡの演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続された積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。更にアナログ入力信号の切り換え動作の期間Ｔ０に２個のスイッチ１２１８、１２１９(スイッチｓｗ０)がオン状態に制御されるので、リセット制御信号ＲＥＳＥＴにより非動作状態とされている第１積分器１２１１と第２積分器１２１２とをバイパスして２個のスイッチ１２１８、１２１９(スイッチｓｗ０)が切り換え途中のアナログ入力信号Ｖinを量子化器１２１５の入力端子に供給するものである。   As shown in FIG. 31, in the period T0 of the analog input signal switching operation, the reset signal RESET is set to the high level and the reset operation is executed, and the two switches 1218 and 1219 (switch sw0) are controlled to be in the ON state. The Therefore, the fifth switch SW5 connected between the inverting input terminal and the output terminal of the operational amplifier OPA of the operational amplifier OPA of each integrator of the first integrator 1211 and the second integrator 1212 is controlled to be conductive. Therefore, the charge of the integration capacitor Cs connected between the inverting input terminal and the output terminal of the operational amplifier OPA of the operational amplifier OPA of each integrator of the first integrator 1211 and the second integrator 1212 is completely discharged. Therefore, the influence of the analog input signal before switching is minimized. Furthermore, since the two switches 1218 and 1219 (switch sw0) are controlled to be in the on state during the period T0 of the switching operation of the analog input signal, the first integrator 1211 and the first integrator 1211 which are inactivated by the reset control signal RESET By bypassing the 2 integrator 1212, the two switches 1218, 1219 (switch sw 0) supply the analog input signal Vin being switched to the input terminal of the quantizer 1215.

期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作で、リセット制御信号ＲＥＳＥＴがハイレベルからローレベルに変化して第１積分器１２１１と第２積分器１２１２が動作状態とされ、２個のスイッチ１２１８、１２１９(スイッチｓｗ０)はオン状態に維持されるので、減算器１２１０の他方の入力端子にローカルＤ／Ａ変換器１２１６からアナログ入力信号Ｖinに対応したアナログフィードバック信号が供給される。   In the sampling operation of the new analog input signal immediately after the input signal switching in the period T1, the reset control signal RESET changes from the high level to the low level, and the first integrator 1211 and the second integrator 1212 are brought into the operation state, and two Since the switches 1218 and 1219 (switch sw0) are kept on, an analog feedback signal corresponding to the analog input signal Vin is supplied from the local D / A converter 1216 to the other input terminal of the subtractor 1210.

その後、期間Ｔ２の入力信号の切り換え直後での新規のアナログ入力信号の積分動作と、期間Ｔ３の入力信号の切り換え以後の定常入力状態でのアナログ入力信号の再サンプリング動作と、期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作とでは、２個のスイッチ１２１８、１２１９(スイッチｓｗ０)はオン状態からオフ状態に制御されるので、図３０のデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２はダイレクトフィードフォワード型から低歪特性の実現が可能なノーマル型のフィードフォワード型デルタシグマ型Ａ／Ｄ変換器に変更される。   Thereafter, the integration operation of the new analog input signal immediately after the switching of the input signal in the period T2, the resampling operation of the analog input signal in the steady input state after the switching of the input signal in the period T3, and the input signal in the period T4 Since the two switches 1218 and 1219 (switch sw0) are controlled from the on-state to the off-state in the reintegration operation of the analog input signal in the steady input state after the switching of the delta-sigma type A / D in FIG. The converter (ΔΣ_ADC) 12 is changed from a direct feedforward type to a normal type feedforward delta sigma type A / D converter capable of realizing a low distortion characteristic.

図３２は、図３０に示した本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型に切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２と本発明を採用しない場合のデルタシグマ型Ａ／Ｄ変換器におけるデジタル出力信号の誤差量の変化を示す図である。   FIG. 32 shows a feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 that can be switched from the direct feedforward type to the normal type according to the fifth embodiment of the present invention shown in FIG. 30 and the case where the present invention is not adopted. It is a figure which shows the change of the error amount of a digital output signal in the delta-sigma type A / D converter of.

図３２において、横軸は時間を示し、縦軸は デルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量を示し、黒い菱型は本発明を採用しない場合でのデルタシグマ型Ａ／Ｄ変換器の誤差量の変化を示し、Ｘ記号は図３０に示した本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型への切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２における誤差量の変化を示している。   In FIG. 32, the horizontal axis represents time, the vertical axis represents the error amount of the digital output signal of the delta sigma A / D converter, and the black diamond represents the delta sigma A / D when the present invention is not adopted. A change in the error amount of the converter is shown, and an X symbol indicates a feedforward delta-sigma A / D converter (switchable from the direct feedforward type to the normal type according to the fifth embodiment of the present invention shown in FIG. (ΔΣ_ADC) 12 shows a change in the error amount.

図３２において、時刻Ａは、リセット信号ＲＥＳＥＴがハイレベルからローレベルに変化して、切り換えの以前のアナログ入力信号の影響がゼロとするためのリセット動作が終了するタイミングを示している。   In FIG. 32, time A indicates the timing when the reset signal RESET changes from the high level to the low level, and the reset operation for setting the influence of the analog input signal before switching to zero is completed.

図３２に示したように、黒い菱型に示される本発明を採用しない場合のデルタシグマ型Ａ／Ｄ変換器ではリセット動作終了タイミングＡから暫時の期間は大きな誤差量となっているのに対して、Ｘ記号に示される図３０の本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型への切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２ではリセット動作終了のタイミングＡの直後から小さな誤差量となっている。従って、図３０の本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型への切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２を採用することによって、安定化時間の短縮が可能となって、アナログ信号処理性能が改善されることができる。   As shown in FIG. 32, in the delta sigma type A / D converter in the case where the present invention shown in the black diamond shape is not adopted, a large amount of error is generated during a period of time from the reset operation end timing A. In the feedforward type delta sigma type A / D converter (ΔΣ_ADC) 12 which can be switched from the direct feedforward type to the normal type according to the fifth embodiment of the present invention shown in FIG. The error amount is small immediately after timing A. Therefore, by adopting the feedforward delta-sigma A / D converter (ΔΣ_ADC) 12 that can be switched from the direct feedforward type to the normal type according to the fifth embodiment of the present invention of FIG. Shortening is possible, and analog signal processing performance can be improved.

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on various embodiments. However, the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、本発明のデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は、第１積分器１２１１と第２積分器１２１２の２個の直列接続された積分器を具備するフィードフォワード型２次デルタシグマ型Ａ／Ｄ変換器にのみ限定されるものではない。   For example, the delta sigma A / D converter (ΔΣ_ADC) 12 of the present invention includes a feedforward type second order delta sigma including two integrators connected in series, a first integrator 1211 and a second integrator 1212. It is not limited to a type A / D converter.

例えば、３個またはそれ以上の個数であるＮ個の直列接続された積分器を具備するフィードフォワード型Ｎ次デルタシグマ型Ａ／Ｄ変換器を使用することも可能である。   For example, it is possible to use a feedforward type N-order delta-sigma A / D converter having N series-connected integrators, which is three or more.

更に、図１に示した本発明の実施の形態１の半導体集積回路ＩＣ＿Ｃｈｉｐにおいて、アナログ回路コア１０のアナログマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によってデジタル信号に変換されて、デジタル信号は中央処理ユニット(ＣＰＵ)２１によってだけではなくデジタル信号処理プロセッサ(ＤＳＰ)によって同様に処理されることが可能である。   Further, in the semiconductor integrated circuit IC_Chip of Embodiment 1 of the present invention shown in FIG. 1, the input analog signal selected and sampled by the analog multiplexer (MPX) 11 of the analog circuit core 10 is converted into a delta-sigma A / D converter. The digital signal can be converted into a digital signal by the device (ΔΣ_ADC) 12 and processed not only by the central processing unit (CPU) 21 but also by the digital signal processor (DSP).

ＩＣ＿Ｃｈｉｐ…半導体集積回路の半導体チップ
１０…アナログ回路コア
１１…アナログマルチプレクサー(ＭＰＸ)
１２…デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)
ＡＮ０、ＡＮ１…ＡＮ７…アナログ入力端子
ＡＶcc…アナログ電源電圧
ＡＶss…アナログ接地電位
２０…デジタル回路コア
２１…中央処理ユニット(ＣＰＵ)
２２…ランダムアクセスメモリ(ＲＡＭ)
２３…フラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)
２４…リードオンリーメモリ(ＲＯＭ)
２５…バススイッチコントローラ(ＢＳＣ)
Ｖcc…デジタル電源電圧
Ｖss…デジタル接地電位
ＣＰＵ＿Ｂｕｓ…ＣＰＵバス
Ｃｎｔｒ＿Ｌｉｎｅｓ…制御線
Ｐｅｒｉｐｈ＿Ｂｕｓ…周辺バス
Ｐｅｒｉｐｈ＿Ｃｉｒｔ１、２…複数の周辺回路
ＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７…アナログスイッチ
１３…制御ロジック回路
Ｃｎｔ１、Ｃｎｔ２、Ｃｎｔ３…複数の制御信号
１２１…フィードフォワード型デルタシグマ変調器
１２１０…減算器
１２１１…第１積分器
１２１２…第２積分器
１２１３…増幅器
１２１４…加算器
１２１５…量子化器
１２１６…ローカルＤ／Ａ変換器
１２２…デジタルフィルタ
１２２０…デシメーションフィルタ
φ１…第１制御クロック信号
φ２…第２制御クロック信号
φ３…第３制御クロック信号
φ０…第４制御クロック信号
ＳＷ１…第１スイッチ
ＳＷ２…第２スイッチ
ＳＷ３…第３スイッチ
ＳＷ４…第４スイッチ
ＳＷ５…第５スイッチ
ＳＷ６…第６スイッチ
ＯＰＡ…演算増幅器
Ｖin…アナログ信号
Ｖcm…基準電圧のコモン電圧
ＲＥＳＥＴ…リセット制御信号
ｃｉ、ｃｉ０、ｃｉ１…入力容量
Ｃs…積分容量 IC_Chip ... Semiconductor integrated circuit chip 10 ... Analog circuit core 11 ... Analog multiplexer (MPX)
12 ... Delta-sigma A / D converter (ΔΣ_ADC)
AN0, AN1 ... AN7 ... Analog input terminal AVcc ... Analog power supply voltage AVss ... Analog ground potential 20 ... Digital circuit core 21 ... Central processing unit (CPU)
22 ... Random access memory (RAM)
23: Flash nonvolatile memory device (NV_Flash)
24 ... Read only memory (ROM)
25 ... Bus switch controller (BSC)
Vcc ... Digital power supply voltage Vss ... Digital ground potential CPU_Bus ... CPU bus Cntr_Lines ... Control line Periph_Bus ... Peripheral bus Periph_Cirt1, 2 ... Peripheral circuits ASW0, ASW1, ASW2-ASW7 ... Analog switch 13 ... Control logic circuit
Cnt1, Cnt2, Cnt3 ... Plural control signals 121 ... Feed-forward delta-sigma modulator 1210 ... Subtractor 1211 ... First integrator 1212 ... Second integrator 1213 ... Amplifier 1214 ... Adder 1215 ... Quantizer 1216 ... Local D / A converter 122 ... Digital filter 1220 ... Decimation filter φ1 ... First control clock signal φ2 ... Second control clock signal φ3 ... Third control clock signal φ0 ... Fourth control clock signal SW1 ... First switch SW2 ... Second Switch SW3 ... Third switch SW4 ... Fourth switch SW5 ... Fifth switch SW6 ... Sixth switch OPA ... Operational amplifier Vin ... Analog signal Vcm ... Common voltage of reference voltage RESET ... Reset control signal ci, ci0, ci1 ... Input capacitance Cs ... Integral capacity

Claims (20)

半導体集積回路は、デルタシグマ型Ａ／Ｄ変換器と制御回路とを具備して、
前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号によって制御され、
前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器の演算増幅器の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とする半導体集積回路。 The semiconductor integrated circuit includes a delta-sigma A / D converter and a control circuit.
The A / D conversion operation of the delta sigma A / D converter is controlled by a control signal supplied from the control circuit to the delta sigma A / D converter,
The integrator of the delta-sigma A / D converter in response to the control signal supplied from the control circuit when switching the analog input signal supplied to the input terminal of the delta-sigma A / D converter A semiconductor integrated circuit, wherein an amplitude limiting operation for limiting an output voltage amplitude of the operational amplifier is performed. 請求項１において、
前記デルタシグマ型Ａ／Ｄ変換器は、減算器と、前記積分器である第１積分器と、第２積分器と、量子化器と、ローカルＤ／Ａ変換器とを少なくとも含み、
前記減算器の一方の入力端子と他方の入力端子とに、前記アナログ入力信号と前記ローカルＤ／Ａ変換器の出力端子から生成されるアナログフィードバック信号とがそれぞれ供給可能とされ、
前記減算器の出力信号は前記第１積分器の入力端子に供給可能とされ、前記第１積分器の出力信号は前記第２積分器の入力端子に供給可能とされ、前記第２積分器の出力信号は前記量子化器の入力端子に供給可能とされ、前記量子化器の出力信号は前記ローカルＤ／Ａ変換器の入力端子に供給可能とされたことを特徴とする半導体集積回路。 In claim 1,
The delta-sigma A / D converter includes at least a subtracter, a first integrator as the integrator, a second integrator, a quantizer, and a local D / A converter,
The analog input signal and the analog feedback signal generated from the output terminal of the local D / A converter can be supplied to one input terminal and the other input terminal of the subtractor, respectively.
The output signal of the subtractor can be supplied to the input terminal of the first integrator, the output signal of the first integrator can be supplied to the input terminal of the second integrator, An output signal can be supplied to an input terminal of the quantizer, and an output signal of the quantizer can be supplied to an input terminal of the local D / A converter. 請求項２において、
前記減算器と前記第１積分器は、入力スイッチと入力容量と積分スイッチと前記演算増幅器と積分容量とリセットスイッチを含むスイッチトキャパシタ回路により構成され、
前記アナログ入力信号は前記入力スイッチを介して前記入力容量の一端に供給可能とされ、前記入力容量の他端は前記積分スイッチを介して前記演算増幅器の入力端子に接続可能とされ、前記積分容量と前記リセットスイッチとは前記演算増幅器の前記入力端子と出力端子との間に並列に接続され、
前記アナログ入力信号の前記切り換え実行の以前のリセット動作時に、前記リセットスイッチは前記制御信号に含まれるリセット制御信号に応答して導通状態に制御され、前記積分容量の充電電荷が放電されることを特徴とする半導体集積回路。 In claim 2,
The subtractor and the first integrator are configured by a switched capacitor circuit including an input switch, an input capacitor, an integration switch, the operational amplifier, an integration capacitor, and a reset switch,
The analog input signal can be supplied to one end of the input capacitance via the input switch, and the other end of the input capacitance can be connected to the input terminal of the operational amplifier via the integration switch. And the reset switch are connected in parallel between the input terminal and the output terminal of the operational amplifier,
In a reset operation prior to the execution of the switching of the analog input signal, the reset switch is controlled to be in a conductive state in response to a reset control signal included in the control signal, and the charge of the integration capacitor is discharged. A semiconductor integrated circuit. 請求項３において、
前記アナログ入力信号の前記切り換え実行の後、前記減算器の前記他方の入力端子に前記ローカルＤ／Ａ変換器から前記アナログフィードバック信号が供給される定常状態において、前記振幅制限動作が解除されることを特徴とする半導体集積回路。 In claim 3,
After the execution of the switching of the analog input signal, the amplitude limiting operation is canceled in a steady state in which the analog feedback signal is supplied from the local D / A converter to the other input terminal of the subtractor. A semiconductor integrated circuit. 請求項４において、
前記入力容量は、複数の入力容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の入力容量の一部の入力容量に前記アナログ入力信号がサンプリングされる一方、前記複数の入力容量の他の入力容量に前記アナログ入力信号がサンプリングされないものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の入力容量の前記一部の入力容量と前記他の入力容量とに前記アナログ入力信号がサンプリングされることを特徴とする半導体集積回路。 In claim 4,
The input capacity includes a plurality of input capacity,
During the amplitude limiting operation when the switching of the analog input signal is performed, the analog input signal is sampled to a part of the input capacitors of the plurality of input capacitors, while the other input of the plurality of input capacitors is The analog input signal is not sampled in the capacity,
In the steady state after the execution of the switching of the analog input signal, the analog input signal is sampled in the partial input capacitor and the other input capacitor of the plurality of input capacitors. Integrated circuit. 請求項４において、
前記入力容量は、非反転入力容量と反転入力容量とを含み、
前記積分容量は、非反転積分容量と反転積分容量とを含み、
前記リセットスイッチは、非反転リセットスイッチと反転リセットスイッチとを含み、
前記演算増幅器は、非反転入力端子と反転入力端子と非反転出力端子と反転出力端子とを有して、
前記非反転積分容量と前記非反転リセットスイッチとは、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間に並列接続され、
前記反転積分容量と前記反転リセットスイッチとは、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間に並列接続され、
前記アナログ入力信号は、非反転アナログ入力信号と反転アナログ入力信号とを有するアナログ差動入力信号であり、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記非反転入力容量と前記反転入力容量とを介して前記演算増幅器の前記反転入力端子と前記非反転入力端子とに供給可能とされ、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記反転入力容量と前記非反転入力容量とを介して前記演算増幅器の前記非反転入力端子と前記反転入力端子とに供給可能とされることを特徴とする半導体集積回路。 In claim 4,
The input capacitance includes a non-inverting input capacitance and an inverting input capacitance,
The integration capacitor includes a non-inversion integration capacitor and an inversion integration capacitor,
The reset switch includes a non-inverting reset switch and an inverting reset switch,
The operational amplifier has a non-inverting input terminal, an inverting input terminal, a non-inverting output terminal, and an inverting output terminal,
The non-inverting integration capacitor and the non-inverting reset switch are connected in parallel between the inverting input terminal and the non-inverting output terminal of the operational amplifier,
The inverting integration capacitor and the inverting reset switch are connected in parallel between the non-inverting input terminal and the inverting output terminal of the operational amplifier,
The analog input signal is an analog differential input signal having a non-inverted analog input signal and an inverted analog input signal;
In the amplitude limiting operation when the switching of the analog input signal is performed, the non-inverted analog input signal and the inverted analog input signal are transmitted through the non-inverted input capacitor and the inverted input capacitor, respectively. The operational amplifier can be supplied to the inverting input terminal and the non-inverting input terminal,
In the steady state after the execution of the switching of the analog input signal, the non-inverted analog input signal and the inverted analog input signal are respectively connected to the operational amplifier via the inverted input capacitor and the non-inverted input capacitor. A semiconductor integrated circuit characterized in that it can be supplied to the non-inverting input terminal and the inverting input terminal. 請求項４において、
前記積分容量は、複数の積分容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の積分容量の一部の積分容量と他の積分容量とに積分電荷が充電されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の積分容量の前記一部の積分容量に積分電荷が充電される一方、前記複数の積分容量の前記他の積分容量には積分電荷が充電されないことを特徴とする半導体集積回路。 In claim 4,
The integration capacitor includes a plurality of integration capacitors,
In the amplitude limiting operation when the switching of the analog input signal is performed, an integral charge is charged to a part of the plurality of integral capacitors and another integral capacitor,
In the steady state after the execution of the switching of the analog input signal, an integral charge is charged to the part of the plurality of integral capacitors, while the other integral capacitor of the plurality of integral capacitors is charged. A semiconductor integrated circuit characterized in that an integral charge is not charged. 請求項４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子に接続された電圧クランプ回路を更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記電圧クランプ回路を使用することによって、前記減算器の前記一方の入力端子に供給される前記アナログ入力信号の振幅電圧を制限するものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記電圧クランプ回路を不使用とすることで前記振幅制限動作が解除されることを特徴とする半導体集積回路。 In claim 4,
The delta-sigma A / D converter further includes a voltage clamp circuit connected to the one input terminal of the subtractor,
In the amplitude limiting operation at the time of the switching of the analog input signal, the amplitude voltage of the analog input signal supplied to the one input terminal of the subtractor is obtained by using the voltage clamp circuit. Is a limitation,
In the steady state after the execution of the switching of the analog input signal, the amplitude limiting operation is canceled by disabling the voltage clamp circuit. 請求項４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子と前記量子化器の前記入力端子との間に接続されたフィードフォワードスイッチを更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記フィードフォワードスイッチが導通状態に制御され前記フィードフォワードスイッチを介して供給される前記アナログ入力信号に前記量子化器が応答して前記ローカルＤ／Ａ変換器から早期に生成される前記アナログフィードバック信号を前記減算器の前記他方の入力端子に供給して、前記振幅制限動作が実行されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記フィードフォワードスイッチが非導通状態に制御され、前記振幅制限動作が解除されることを特徴とする半導体集積回路。 In claim 4,
The delta-sigma A / D converter further includes a feedforward switch connected between the one input terminal of the subtractor and the input terminal of the quantizer,
At the time of the amplitude limiting operation at the time of executing the switching of the analog input signal, the quantizer responds to the analog input signal supplied via the feedforward switch, with the feedforward switch being controlled to be in a conductive state. The analog feedback signal generated early from the local D / A converter is supplied to the other input terminal of the subtractor, and the amplitude limiting operation is executed.
In the steady state after the execution of the switching of the analog input signal, the feedforward switch is controlled to be in a non-conducting state, and the amplitude limiting operation is released. 請求項５乃至請求項９のいずれかに記載の半導体集積回路において、
前記半導体集積回路は、複数のアナログ入力端子に接続された複数のアナログスイッチを含むアナログマルチプレクサーと、バスを介して前記制御回路に接続された中央処理ユニットとを更に具備して、
前記アナログマルチプレクサーは、前記複数のアナログ入力端子に供給される複数のアナログ入力信号から任意に選択した信号を前記アナログ入力信号として前記減算器の前記一方の入力端子に供給可能とされ、
前記中央処理ユニットからの供給信号に応答して前記制御回路が、前記アナログマルチプレクサーと前記デルタシグマ型Ａ／Ｄ変換器とを制御することを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 5 to 9,
The semiconductor integrated circuit further comprises an analog multiplexer including a plurality of analog switches connected to a plurality of analog input terminals, and a central processing unit connected to the control circuit via a bus,
The analog multiplexer can supply a signal arbitrarily selected from a plurality of analog input signals supplied to the plurality of analog input terminals to the one input terminal of the subtractor as the analog input signal.
A semiconductor integrated circuit, wherein the control circuit controls the analog multiplexer and the delta-sigma A / D converter in response to a supply signal from the central processing unit. 半導体集積回路は、デルタシグマ型Ａ／Ｄ変換器と制御回路とを具備して、
前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号によって制御され、
前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器の演算増幅器の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とする半導体集積回路の動作方法。 The semiconductor integrated circuit includes a delta-sigma A / D converter and a control circuit.
The A / D conversion operation of the delta sigma A / D converter is controlled by a control signal supplied from the control circuit to the delta sigma A / D converter,
The integrator of the delta-sigma A / D converter in response to the control signal supplied from the control circuit when switching the analog input signal supplied to the input terminal of the delta-sigma A / D converter An operation method of a semiconductor integrated circuit, wherein an amplitude limiting operation is performed in which an output voltage amplitude of the operational amplifier is limited. 請求項１１において、
前記デルタシグマ型Ａ／Ｄ変換器は、減算器と、前記積分器である第１積分器と、第２積分器と、量子化器と、ローカルＤ／Ａ変換器とを少なくとも含み、
前記減算器の一方の入力端子と他方の入力端子とに、前記アナログ入力信号と前記ローカルＤ／Ａ変換器の出力端子から生成されるアナログフィードバック信号とがそれぞれ供給可能とされ、
前記減算器の出力信号は前記第１積分器の入力端子に供給可能とされ、前記第１積分器の出力信号は前記第２積分器の入力端子に供給可能とされ、前記第２積分器の出力信号は前記量子化器の入力端子に供給可能とされ、前記量子化器の出力信号は前記ローカルＤ／Ａ変換器の入力端子に供給可能とされたことを特徴とする半導体集積回路の動作方法。 In claim 11,
The delta-sigma A / D converter includes at least a subtracter, a first integrator as the integrator, a second integrator, a quantizer, and a local D / A converter,
The analog input signal and the analog feedback signal generated from the output terminal of the local D / A converter can be supplied to one input terminal and the other input terminal of the subtractor, respectively.
The output signal of the subtractor can be supplied to the input terminal of the first integrator, the output signal of the first integrator can be supplied to the input terminal of the second integrator, Operation of a semiconductor integrated circuit, wherein an output signal can be supplied to an input terminal of the quantizer, and an output signal of the quantizer can be supplied to an input terminal of the local D / A converter Method. 請求項１２において、
前記減算器と前記第１積分器は、入力スイッチと入力容量と積分スイッチと前記演算増幅器と積分容量とリセットスイッチを含むスイッチトキャパシタ回路により構成され、
前記アナログ入力信号は前記入力スイッチを介して前記入力容量の一端に供給可能とされ、前記入力容量の他端は前記積分スイッチを介して前記演算増幅器の入力端子に接続可能とされ、前記積分容量と前記リセットスイッチとは前記演算増幅器の前記入力端子と出力端子との間に並列に接続され、
前記アナログ入力信号の前記切り換え実行の以前のリセット動作時に、前記リセットスイッチは前記制御信号に含まれるリセット制御信号に応答して導通状態に制御され、前記積分容量の充電電荷が放電されることを特徴とする半導体集積回路の動作方法。 In claim 12,
The subtractor and the first integrator are configured by a switched capacitor circuit including an input switch, an input capacitor, an integration switch, the operational amplifier, an integration capacitor, and a reset switch,
The analog input signal can be supplied to one end of the input capacitance via the input switch, and the other end of the input capacitance can be connected to the input terminal of the operational amplifier via the integration switch. And the reset switch are connected in parallel between the input terminal and the output terminal of the operational amplifier,
In a reset operation prior to the execution of the switching of the analog input signal, the reset switch is controlled to be in a conductive state in response to a reset control signal included in the control signal, and the charge of the integration capacitor is discharged. A method for operating a semiconductor integrated circuit. 請求項１３において、
前記アナログ入力信号の前記切り換え実行の後、前記減算器の前記他方の入力端子に前記ローカルＤ／Ａ変換器から前記アナログフィードバック信号が供給される定常状態において、前記振幅制限動作が解除されることを特徴とする半導体集積回路の動作方法。 In claim 13,
After the execution of the switching of the analog input signal, the amplitude limiting operation is canceled in a steady state in which the analog feedback signal is supplied from the local D / A converter to the other input terminal of the subtractor. A method for operating a semiconductor integrated circuit. 請求項１４において、
前記入力容量は、複数の入力容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の入力容量の一部の入力容量に前記アナログ入力信号がサンプリングされる一方、前記複数の入力容量の他の入力容量に前記アナログ入力信号がサンプリングされないものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の入力容量の前記一部の入力容量と前記他の入力容量とに前記アナログ入力信号がサンプリングされることを特徴とする半導体集積回路の動作方法。 In claim 14,
The input capacity includes a plurality of input capacity,
During the amplitude limiting operation when the switching of the analog input signal is performed, the analog input signal is sampled to a part of the input capacitors of the plurality of input capacitors, while the other input of the plurality of input capacitors is The analog input signal is not sampled in the capacity,
In the steady state after the execution of the switching of the analog input signal, the analog input signal is sampled in the partial input capacitor and the other input capacitor of the plurality of input capacitors. A method of operating an integrated circuit. 請求項１４において、
前記入力容量は、非反転入力容量と反転入力容量とを含み、
前記積分容量は、非反転積分容量と反転積分容量とを含み、
前記リセットスイッチは、非反転リセットスイッチと反転リセットスイッチとを含み、
前記演算増幅器は、非反転入力端子と反転入力端子と非反転出力端子と反転出力端子とを有して、
前記非反転積分容量と前記非反転リセットスイッチとは、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間に並列接続され、
前記反転積分容量と前記反転リセットスイッチとは、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間に並列接続され、
前記アナログ入力信号は、非反転アナログ入力信号と反転アナログ入力信号とを有するアナログ差動入力信号であり、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記非反転入力容量と前記反転入力容量とを介して前記演算増幅器の前記反転入力端子と前記非反転入力端子とに供給可能とされ、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記反転入力容量と前記非反転入力容量とを介して前記演算増幅器の前記非反転入力端子と前記反転入力端子とに供給可能とされることを特徴とする半導体集積回路の動作方法。 In claim 14,
The input capacitance includes a non-inverting input capacitance and an inverting input capacitance,
The integration capacitor includes a non-inversion integration capacitor and an inversion integration capacitor,
The reset switch includes a non-inverting reset switch and an inverting reset switch,
The operational amplifier has a non-inverting input terminal, an inverting input terminal, a non-inverting output terminal, and an inverting output terminal,
The non-inverting integration capacitor and the non-inverting reset switch are connected in parallel between the inverting input terminal and the non-inverting output terminal of the operational amplifier,
The inverting integration capacitor and the inverting reset switch are connected in parallel between the non-inverting input terminal and the inverting output terminal of the operational amplifier,
The analog input signal is an analog differential input signal having a non-inverted analog input signal and an inverted analog input signal;
In the amplitude limiting operation when the switching of the analog input signal is performed, the non-inverted analog input signal and the inverted analog input signal are transmitted through the non-inverted input capacitor and the inverted input capacitor, respectively. The operational amplifier can be supplied to the inverting input terminal and the non-inverting input terminal,
In the steady state after the execution of the switching of the analog input signal, the non-inverted analog input signal and the inverted analog input signal are respectively connected to the operational amplifier via the inverted input capacitor and the non-inverted input capacitor. A method for operating a semiconductor integrated circuit, wherein the non-inverting input terminal and the inverting input terminal can be supplied. 請求項１４において、
前記積分容量は、複数の積分容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の積分容量の一部の積分容量と他の積分容量とに積分電荷が充電されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の積分容量の前記一部の積分容量に積分電荷が充電される一方、前記複数の積分容量の前記他の積分容量には積分電荷が充電されないことを特徴とする半導体集積回路の動作方法。 In claim 14,
The integration capacitor includes a plurality of integration capacitors,
In the amplitude limiting operation when the switching of the analog input signal is performed, an integral charge is charged to a part of the plurality of integral capacitors and another integral capacitor,
In the steady state after the execution of the switching of the analog input signal, an integral charge is charged to the part of the plurality of integral capacitors, while the other integral capacitor of the plurality of integral capacitors is charged. A method of operating a semiconductor integrated circuit, wherein the integrated charge is not charged. 請求項１４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子に接続された電圧クランプ回路を更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記電圧クランプ回路を使用することによって、前記減算器の前記一方の入力端子に供給される前記アナログ入力信号の振幅電圧を制限するものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記電圧クランプ回路を不使用とすることで前記振幅制限動作が解除されることを特徴とする半導体集積回路の動作方法。 In claim 14,
The delta-sigma A / D converter further includes a voltage clamp circuit connected to the one input terminal of the subtractor,
In the amplitude limiting operation at the time of the switching of the analog input signal, the amplitude voltage of the analog input signal supplied to the one input terminal of the subtractor is obtained by using the voltage clamp circuit. Is a limitation,
In the steady state after the execution of the switching of the analog input signal, the amplitude limiting operation is canceled by disabling the voltage clamp circuit. 請求項１４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子と前記量子化器の前記入力端子との間に接続されたフィードフォワードスイッチを更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記フィードフォワードスイッチが導通状態に制御され前記フィードフォワードスイッチを介して供給される前記アナログ入力信号に前記量子化器が応答して前記ローカルＤ／Ａ変換器から早期に生成される前記アナログフィードバック信号を前記減算器の前記他方の入力端子に供給して、前記振幅制限動作が実行されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記フィードフォワードスイッチが非導通状態に制御され、前記振幅制限動作が解除されることを特徴とする半導体集積回路の動作方法。 In claim 14,
The delta-sigma A / D converter further includes a feedforward switch connected between the one input terminal of the subtractor and the input terminal of the quantizer,
At the time of the amplitude limiting operation at the time of executing the switching of the analog input signal, the quantizer responds to the analog input signal supplied via the feedforward switch, with the feedforward switch being controlled to be in a conductive state. The analog feedback signal generated early from the local D / A converter is supplied to the other input terminal of the subtractor, and the amplitude limiting operation is executed.
In the steady state after the execution of switching of the analog input signal, the feedforward switch is controlled to be in a non-conducting state, and the amplitude limiting operation is released. 請求項１５乃至請求項１９のいずれかに記載の半導体集積回路の動作方法において、
前記半導体集積回路は、複数のアナログ入力端子に接続された複数のアナログスイッチを含むアナログマルチプレクサーと、バスを介して前記制御回路に接続された中央処理ユニットとを更に具備して、
前記アナログマルチプレクサーは、前記複数のアナログ入力端子に供給される複数のアナログ入力信号から任意に選択した信号を前記アナログ入力信号として前記減算器の前記一方の入力端子に供給可能とされ、
前記中央処理ユニットからの供給信号に応答して前記制御回路が、前記アナログマルチプレクサーと前記デルタシグマ型Ａ／Ｄ変換器とを制御することを特徴とする半導体集積回路の動作方法。 The operation method of the semiconductor integrated circuit according to any one of claims 15 to 19,
The semiconductor integrated circuit further comprises an analog multiplexer including a plurality of analog switches connected to a plurality of analog input terminals, and a central processing unit connected to the control circuit via a bus,
The analog multiplexer can supply a signal arbitrarily selected from a plurality of analog input signals supplied to the plurality of analog input terminals to the one input terminal of the subtractor as the analog input signal.
A method of operating a semiconductor integrated circuit, wherein the control circuit controls the analog multiplexer and the delta-sigma A / D converter in response to a supply signal from the central processing unit.
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