JP2012093251A - Testing apparatus and program - Google Patents
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Abstract
Description
本発明は、試験装置およびプログラムに関する。 The present invention relates to a test apparatus and a program.
半導体装置などを試験する試験装置は、被試験デバイスに指定されたタイミングで精度良く試験信号を出力し、また、被測定信号を測定する。試験装置は、これらが精度よくできるように、試験に先だって、ドライバから信号を出力するタイミングおよびコンパレータで信号を測定するタイミングをキャリブレーションする(例えば、特許文献1から3参照)。 A test apparatus for testing a semiconductor device or the like outputs a test signal with high accuracy at a timing designated for the device under test, and measures the signal under measurement. The test apparatus calibrates the timing at which a signal is output from the driver and the timing at which the signal is measured by a comparator (see, for example, Patent Documents 1 to 3) prior to the test so that these can be accurately performed.
特許文献1 国際公開第2008/044464号パンフレット
特許文献2 特開2000−199781号公報
特許文献3 特開2003−43124号公報
Patent Literature 1 Pamphlet of International Publication No. 2008/044444 Patent Literature 2 JP 2000-199781 Patent Literature 3 JP 2003-43124 A
試験装置は、ドライバおよびコンパレータのタイミングキャリブレーションにおいて、試験信号を出力するタイミングを調整するための補正値、および被測定信号を測定するタイミングを調整するための補正値を算出する。試験装置は、算出した補正値をキャリブレーション部に設定して、試験信号を出力するタイミング、および被測定信号を測定するタイミングを調整する。 In the timing calibration of the driver and the comparator, the test apparatus calculates a correction value for adjusting the timing for outputting the test signal and a correction value for adjusting the timing for measuring the signal under measurement. The test apparatus sets the calculated correction value in the calibration unit, and adjusts the timing for outputting the test signal and the timing for measuring the signal under measurement.
ここで、試験装置は、被試験デバイスを載置するパフォーマンスボードを接続しない状態で、ドライバおよびコンパレータに対する補正値を設定してから、パフォーマンスボードを接続した状態で、更にドライバおよびコンパレータに対する補正値を調整する場合がある。しかし、最初に設定された補正値が、キャリブレーション部における設定可能範囲の上限値または下限値に近い値の場合、パフォーマンスボードを接続した状態でのキャリブレーションにおいて、補正値を更に調整できる余地が少なくなる。 Here, the test apparatus sets the correction values for the driver and comparator without connecting the performance board on which the device under test is mounted, and further sets the correction values for the driver and comparator with the performance board connected. May be adjusted. However, if the initially set correction value is close to the upper limit value or lower limit value of the settable range in the calibration unit, there is room for further adjustment of the correction value in calibration with the performance board connected. Less.
また、パフォーマンスボードを接続した状態でのキャリブレーションにおいて算出した補正値が、キャリブレーション部に設定できる範囲を超えていた場合には、試験装置の使用者が、指定するタイミング自体にオフセット値を加減算することで、手動で試験信号を出力するタイミング、および被測定信号を測定するタイミングを調整していた。 In addition, if the correction value calculated in the calibration with the performance board connected exceeds the range that can be set in the calibration unit, the user of the test equipment adds or subtracts the offset value to the timing itself specified. As a result, the timing for manually outputting the test signal and the timing for measuring the signal under measurement have been adjusted.
上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、出力設定値に応じたタイミングで試験信号を出力する信号出力部と、信号出力部および被試験デバイスの間の信号伝送経路において、一方が他方を包含する第1伝送経路および第2伝送経路のそれぞれでの信号遅延時間に基づいて、出力設定値を補正する出力補正値を設定するキャリブレーション部とを備え、キャリブレーション部は、予め定められた設定可能範囲で出力補正値が設定可能であり、設定された出力補正値を出力設定値に加減算する補正部と、格納したオフセット値を、出力設定値に加減算する第1加減算部と、第1伝送経路での信号遅延時間を補償する第1出力補正値を算出し、設定可能範囲内の基準値および第1出力補正値の差分をオフセット値として第1加減算部に設定し、第2伝送経路での信号遅延時間を補償する第2出力補正値を、基準値を基準として算出して補正部に設定する設定部とを有する試験装置を提供する。 In order to solve the above problems, in a first aspect of the present invention, a test apparatus for testing a device under test, a signal output unit for outputting a test signal at a timing according to an output set value, and a signal output In the signal transmission path between the unit and the device under test, an output correction value for correcting the output setting value is set based on the signal delay time in each of the first transmission path and the second transmission path including the other A calibration unit that can set an output correction value within a predetermined settable range, a correction unit that adds or subtracts the set output correction value to the output set value, and a stored offset A first addition / subtraction unit that adds / subtracts the value to / from the output set value, and a first output correction value that compensates for the signal delay time in the first transmission path, and calculates the reference value within the settable range and the first A setting for setting the difference between the force correction values as an offset value in the first addition / subtraction unit and calculating the second output correction value for compensating for the signal delay time in the second transmission path based on the reference value as the correction unit. And a test apparatus having a portion.
本発明の第2の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する被測定信号を、測定設定値に応じたタイミングで測定する信号測定部と、被試験デバイスおよび信号測定部の間の信号伝送経路において、一方が他方を包含する第3伝送経路および第4伝送経路のそれぞれでの信号遅延時間に基づいて、測定設定値を補正する測定補正値を設定するキャリブレーション部とを備え、キャリブレーション部は、予め定められた設定可能範囲で測定補正値が設定可能であり、設定された測定補正値を測定設定値に加減算する補正部と、格納したオフセット値を、測定設定値に加減算する第1加減算部と、第3伝送経路での信号遅延時間を補償する第1測定補正値を算出し、設定可能範囲内の基準値および第1測定補正値の差分をオフセット値として第1加減算部に設定し、第4伝送経路での信号遅延時間を補償する第2測定補正値を、基準値を基準として算出して補正部に設定する設定部とを有する試験装置を提供する。 In the second aspect of the present invention, there is provided a test apparatus for testing a device under test, a signal measuring unit for measuring a signal under measurement output from the device under test at a timing according to a measurement set value, and a device under test In the signal transmission path between the device and the signal measurement unit, a measurement correction value for correcting the measurement setting value is set based on the signal delay time in each of the third transmission path and the fourth transmission path including the other. A calibration unit that can set a measurement correction value within a predetermined settable range, a correction unit that adds or subtracts the set measurement correction value to the measurement set value, and a stored offset A first addition / subtraction unit that adds / subtracts the value to / from the measurement set value, and a first measurement correction value that compensates for the signal delay time in the third transmission path, and calculates the reference value and the first value within the settable range A setting for setting the difference between the measurement correction values as an offset value in the first addition / subtraction unit and calculating the second measurement correction value for compensating for the signal delay time in the fourth transmission path based on the reference value as the correction unit. And a test apparatus having a portion.
本発明の第3の態様においては、コンピュータを、第1の態様または第2の態様における設定部として機能させるプログラムを提供する。 According to a third aspect of the present invention, there is provided a program for causing a computer to function as the setting unit in the first aspect or the second aspect.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
図1は、本実施形態に係る試験装置10の構成を示す。試験装置10は、被試験デバイス120を試験する。試験装置10は、タイミング発生部20、パターン発生部30、波形整形部40、キャリブレーション部50、交換可能なパフォーマンスボード100、信号出力部130、信号測定部140、および比較部150を備える。一例として、信号出力部130および信号測定部140は、パフォーマンスボード100の共通の接続端子102に接続される。被試験デバイス120は、一例として半導体チップである。
FIG. 1 shows a configuration of a
タイミング発生部20は、被試験デバイス120に試験信号を出力するタイミング、試験信号の周期、エッジタイミング、および、被試験デバイス120が出力する被測定信号を測定するタイミング等を指定するタイミング信号を発生する。例えば、被試験デバイス120に試験信号を供給する場合において、タイミング発生部20は、試験信号を出力するタイミングを信号出力部130に設定する。また、被試験デバイス120の被測定信号を測定する場合において、タイミング発生部20は、被測定信号を測定するタイミング(ストローブタイミング)を信号測定部140に設定する。
The
パターン発生部30は、信号出力部130が出力する信号の論理パターンを表す論理パターンを発生して、波形整形部40に供給する。例えばパターン発生部30は、被試験デバイス120を試験する場合に、被試験デバイス120に供給する試験信号の論理を表す論理パターンを発生する。また、パターン発生部30は、被試験デバイス120が出力する被測定信号が有するべき論理パターンを示す期待値パターンを発生する。
The
波形整形部40は、入力される論理パターンに応じた波形の信号を出力する。例えば波形整形部40は、入力される論理パターンの論理値に応じた電圧を有し、且つ、入力されるタイミング信号に応じたタイミングで論理値が遷移する信号を出力する。
The
信号出力部130は、使用者等が設定する出力設定値に応じたタイミングで試験信号を出力する。信号出力部130は、タイミング調整回路60およびドライバ回路70を有する。タイミング調整回路60は、波形整形部40が出力する信号を、出力設定値に応じた遅延量で遅延して出力する。タイミング発生部20は、当該出力設定値を信号出力部130に供給する。
The
ドライバ回路70は、タイミング調整回路60が出力する信号を、被試験デバイス120に供給する。ドライバ回路70は、入力される信号の論理値に応じた電圧を出力する回路であってよい。このような構成により、信号出力部130が試験信号を出力するタイミングを、出力設定値に応じて調整する。
The
パフォーマンスボード100は、被試験デバイス120を載置する。パフォーマンスボード100上には、接続端子102と被試験デバイス120との間を接続する伝送経路が設けられる。
The
信号測定部140は、被試験デバイス120が出力する被測定信号を、使用者等が設定する測定設定値に応じたタイミングで測定する。信号測定部140は、タイミング調整回路80およびコンパレータ回路90を有する。本例のコンパレータ回路90は、入力されるストローブ信号Strbのエッジタイミングにおける、被測定信号の論理値を測定する。コンパレータ回路90は、被測定信号を論理信号に変換するレベル比較器と、ストローブ信号のエッジタイミングで当該論理信号をサンプリングするタイミング比較器とを有してよい。タイミング発生部20は、ストローブ信号を生成してよい。
The
タイミング調整回路80は、使用者等が設定する測定設定値に応じた遅延量で、ストローブ信号を遅延させる。タイミング発生部20、パターン発生部30および波形整形部40は、ストローブ信号を生成して、信号測定部140に供給してよい。このような構成により、信号測定部140は、被試験デバイス120が出力する被試験信号を指定されたタイミングで測定する。
The
比較部150は、信号測定部140が測定した被試験デバイス120の被試験信号の論理値と、パターン発生部30が発生した期待値が一致するか否かを比較する。また、比較部150は、後述するキャリブレーション動作において、信号測定部140が測定した論理信号の論理値と、パターン発生部30により発生された期待値とが一致するか否かを比較してよい。
The
上述した構成により、指定されるタイミングで試験信号を出力し、且つ、指定されるタイミングで被測定信号を測定することができる。しかし、信号出力部130および信号測定部140と、被試験デバイス120との間の伝送経路における信号遅延により、試験信号および被測定信号は遅延する。キャリブレーション部50は、当該伝送経路における遅延を補償する補正値を算出して、上述した出力設定値および測定設定値を補正する。これにより、被試験デバイス120に試験信号を入力するタイミングと、被測定信号を測定するタイミングを精度よく制御する。
With the configuration described above, a test signal can be output at a designated timing, and a signal under measurement can be measured at a designated timing. However, the test signal and the signal under measurement are delayed due to the signal delay in the transmission path between the
キャリブレーション部50は、信号出力部130および被試験デバイス120の間の信号伝送経路において、一方が他方を包含する第1伝送経路Aおよび第2伝送経路Bのそれぞれでの信号遅延時間に基づいて、出力設定値を補正する出力補正値を設定する。キャリブレーション部50は、被試験デバイス120および信号測定部140の間の信号伝送経路において、一方が他方を包含する第3伝送経路Cおよび第4伝送経路Dのそれぞれでの信号遅延時間に基づいて、測定設定値を補正する測定補正値を設定する。
The
図2は、本実施形態に係るドライバ回路70、コンパレータ回路90、パフォーマンスボード100、および被試験デバイス120の間の伝送経路の一例を示す。第1信号伝送経路Aは、信号出力部130と、接続端子102との間の伝送経路であって、パフォーマンスボード100上の伝送経路を含まなくてよい。第2信号伝送経路Bは、信号出力部130と、被試験デバイス120との間の伝送経路であって、第1伝送経路Aおよびパフォーマンスボード100上の伝送経路を含む経路であってよい。第1伝送経路Aは、第2伝送経路Bに含まれてよい。本例において、ドライバ回路70の出力端から、被試験デバイス120の入力端までの伝送経路を、第2伝送経路Bとする。また、第2伝送経路Bは、コンパレータ回路90の入力端と接続される。当該接続点から、ドライバ回路70の出力端までの伝送経路を第1伝送経路Aとする。
FIG. 2 shows an example of a transmission path among the
第3信号伝送経路Cは、接続端子102と、信号測定部140との間の伝送経路であって、パフォーマンスボード100上の伝送経路を含まなくてよい。第4信号伝送経路Dは、被試験デバイス120と、信号測定部140との間の伝送経路であって、第3伝送経路Cおよびパフォーマンスボード100上の伝送経路を含む経路であってよい。第3伝送経路Cは、第4伝送経路Dに含まれてよい。当該接続点から、コンパレータ回路90の入力端までの伝送経路を、第3伝送経路Cとする。また、被試験デバイス120の出力端から、コンパレータ回路90の入力端までの伝送経路を第4伝送経路Dとする。
The third signal transmission path C is a transmission path between the
図3は、本実施形態に係るキャリブレーション部50の構成を示す。キャリブレーション部50は、補正部300、第1加減算部400、および設定部200を有する。
FIG. 3 shows a configuration of the
補正部300は、予め定められた設定可能範囲で出力補正値(DrCal)が設定可能であり、設定された出力補正値(DrCal)を出力設定値(DrClock)に加減算する。また、補正部300は、予め定められた設定可能範囲で測定補正値(StrbCal)が更に設定可能であり、設定された測定補正値(StrbCal)を測定設定値(Strb)に加減算する。
The
補正部300は、信号出力部130に対応する加算回路320、および、信号測定部140に対応する加算回路330を有する。加算回路320は、設定された出力補正値(DrCal)と出力設定値(DrClock)を加算して、第1加減算部400に出力する。加算回路330は、設定された測定補正値(StrbCal)と、測定設定値(Strb)とを加算して、第1加減算部400に出力する。
The
第1加減算部400は、出力設定値(DrClock)および測定設定値(Strb)に対するオフセット値をそれぞれ格納し、格納したオフセット値を、対応する出力設定値(DrClock)および測定設定値(Strb)に加減算する。第1加減算部400は、信号出力部130に対応する可変減算器420、および、信号測定部140に対応する可変加算器430を有してよい。
The first addition /
可変減算器420は、出力設定値(DrClock)から、出力設定値に対するオフセット値を減算して、タイミング調整回路60に出力する。可変加算器430は、測定設定値(Strb)に、測定設定値に対するオフセット値を加算して、タイミング調整回路80に出力する。
The
設定部200は、第1伝送経路Aでの信号遅延時間を補償する第1出力補正値を算出する。また、設定部200は、第3伝送経路Cでの信号遅延時間を補償する第1測定補正値を算出する。
The
例えば設定部200は、ドライバ回路70に所定のタイミングで論理値が遷移する基準信号を出力させ、コンパレータ回路90に当該基準信号を測定させる。このとき、コンパレータ回路90が基準信号における論理値の遷移を検出するまで、ドライバ回路70の出力タイミングの設定値、または、コンパレータ回路90のストローブタイミングの設定値を徐々に変化させることで、第1伝送経路Aおよび第3伝送経路Cにおける信号遅延を測定できる。
For example, the
一例として、まず設定部200は、それぞれの設定許容範囲の中央値を開始点として、出力補正値および測定補正値を設定する。そして、コンパレータ回路90において測定される論理値が、遷移前の論理値である場合、設定部200は、出力補正値から所定値を順次減じ、且つ、測定補正値に所定値を順次加算して、測定を繰り返す。そして、コンパレータ回路90が遷移後の論理値を測定したときの各補正値を、第1出力補正値および第1測定補正値とする。
As an example, first, the
また、コンパレータ回路90において最初に測定される論理値が、遷移後の論理値である場合、設定部200は、出力補正値に所定値を順次加算し、且つ、測定補正値から所定値を順次減算して、測定を繰り返す。そして、コンパレータ回路90が遷移前の論理値を測定したときの各補正値を、第1出力補正値および第1測定補正値とする。
When the first logical value measured in the
次に設定部200は、補正部300における設定可能範囲内の基準値および第1出力補正値の差分をオフセット値として第1加減算部400に設定する。また、設定部200は、補正部300における設定可能範囲内の基準値および第1測定補正値の差分を、測定設定値に対するオフセット値として第1加減算部400に設定する。このとき、設定部200は、当該基準値および第1出力補正値の差分を、可変減算器420にオフセット値として設定してよい。また、設定部200は、当該基準値および第1測定補正値の差分を、可変加算器430にオフセット値として設定してよい。
Next, the
当該基準値は、設定可能範囲における上限値、下限値、または、中央値等であってよい。設定部200は、第1出力補正値に対応する基準値を、設定可能範囲の上限値としてよい。また設定部200は、第1測定補正値に対応する基準値を、設定可能範囲の下限値としてよい。
The reference value may be an upper limit value, a lower limit value, a median value, or the like in the settable range. The
このとき、設定部200は、それぞれの基準値を、出力補正値として補正部300に設定してよい。次に設定部200は、第2伝送経路Bでの信号遅延時間を補償する第2出力補正値を、上述した基準値を基準として算出して補正部300に設定する。また設定部200は、第4伝送経路Dでの信号遅延時間を補償する第2測定補正値を、第1測定補正値に対する基準値を基準として算出して補正部300に設定する。
At this time, the
設定部200は、第2伝送経路Bおよび第4伝送経路Dにおける信号遅延時間を補償する補正値を、第1伝送経路Aおよび第3伝送経路Cと同様に測定してよい。この場合、コンパレータ回路90は、ドライバ回路70が出力した信号が、被試験デバイス120において反射された信号を測定してよい。この場合、設定部200は、各補正値を、上述した基準値から徐々に変化させてよい。
The
また、第2伝送経路Bおよび第4伝送経路Dにおける信号遅延時間は、予め測定され、設定部200に設定されていてもよい。当該信号遅延時間は、パフォーマンスボード100における遅延時間が大部分であるので、パフォーマンスボード100ごとに、当該信号遅延時間が設定部200に設定されてよい。この場合、設定部200は、設定される信号遅延時間に応じた値を、上述した基準値から加減算する。
The signal delay times in the second transmission path B and the fourth transmission path D may be measured in advance and set in the
第1加減算部400は、パフォーマンスボード100を交換した場合に、パフォーマンスボード100を交換する前に格納した、出力設定値および測定設定値に対するオフセット値を維持してよい。この場合において、設定部200は、交換後に接続した新たなパフォーマンスボードに対して算出した第2出力補正値および第2測定補正値のそれぞれを、対応する基準値を基準として算出して補正部300に新たに設定してよい。設定部200は、パフォーマンスボード100を交換した後の、第2出力補正値および第2測定補正値の測定を、上記と同様に行うことができる。
When the
一例として、第1加減算部400は、補正部300と信号出力部130の間に接続される。他の一例として、補正部300は、設定部200と第1加減算部400の間に接続されてよい。また他の一例として、第1加減算部400は、補正部300に出力設定値を入力する端子に接続されてよい。
As an example, the first addition /
図4は、本実施形態に係る試験装置10のキャリブレーションにおける、処理フローを示す。図5A、図5Bおよび図5Cは、図4の処理フローにおける、設定部200が設定する出力設定値(DrClock)、出力補正値(DrCal)、可変減算器420のオフセット値、およびタイミング調整回路60での遅延量(DrVd)の値の一例を示す。図6A、図6Bおよび図6Cは、図4の処理フローにおける、設定部200が設定する測定設定値(Strb)、測定補正値(StrbCal)、可変加算器430のオフセット値、およびタイミング調整回路80での遅延量(StrbVd)の値の一例を示す。以下、キャリブレーションの処理フローを説明する。
FIG. 4 shows a processing flow in calibration of the
図4のステップS10において、設定部200は、第1伝送経路Aおよび第3伝送経路Cでの信号遅延時間を補償する第1出力補正値および第1測定補正値を、上述したようにして算出する。設定部200は、算出した第1出力補正値を加算回路320に設定してよい。また、設定部200は、算出した第1測定補正値を加算回路330に設定してよい。
In step S10 of FIG. 4, the
設定部200は、補正部300に予め定められた設定可能範囲で出力補正値を設定する。このとき、設定部200は、加算回路320に、上限と下限との間で、第1伝送経路Aでの遅延時間を補償する第1出力補正値(DrCal)を設定してよい。また、設定部200は、予め加算回路320に出力設定値(DrClock)を、出力設定値の上限と下限との間で、設定してよい。
The
図5Aは、図4のステップS10で設定部200が設定する、出力設定値(DrClock)、出力補正値(DrCal)、可変減算器420に設定されたオフセット値、およびタイミング調整回路60での遅延量(DrVd)の値の一例を示す。本例では、設定部200は、加算回路320に出力補正値(DrCal)を、上限値の20と下限値の0の間で設定することができる。また、設定部200は、加算回路320に出力設定値(DrClock)を、上限値の100と下限値の0との間で、予め設定してよい。上限値、および下限値はDA値であり、無単位の数値である。
5A shows an output set value (DrClock), an output correction value (DrCal), an offset value set in the
図5Aは、設定部200が、出力設定値(DrClock)を50に、第1出力補正値(DrCal)を10に、かつ、可変減算器420のオフセットの値を0に設定する例を示す。本例において、加算回路320は、出力設定値(DrClock)の50に、第1出力補正値(DrCal)の10を加算して、可変減算器420に出力する。可変減算器420は、加算回路320から入力された値から、設定されたオフセット値の0を減算して、タイミング調整回路60の遅延量(DrVd)を60に設定する。ここで、出力設定値、第1出力補正値、オフセット値、および遅延量はDA値であり、無単位の数値である。
FIG. 5A shows an example in which the
設定部200は、補正部300に予め定められた設定可能範囲で測定補正値を設定してよい。このとき、設定部200は、加算回路330に、上限と下限との間で、第3伝送経路Cでの遅延時間を補償する第3測定補正値(StrbCal)を設定してよい。また、設定部200は、加算回路330に測定設定値(Strb)を、測定設定値の上限と下限との間で、予め設定してよい。
The
図6Aは、ステップS10で設定部200が設定する、測定設定値(Strb)、測定補正値(StrbCal)、可変加算器430に設定されたオフセット値、およびタイミング調整回路80での遅延量(StrbVd)の値の一例を示す。本例では、設定部200は、加算回路330に測定補正値(StrbCal)を上限値の20と下限値の0の間で設定することができる。また、設定部200は、加算回路330に測定設定値(Strb)を上限値の100と下限値の0との間で予め設定してよい。上限値、および下限値はDA値であり、無単位の数値である。
6A shows the measurement set value (Strb), the measurement correction value (StrbCal), the offset value set in the
図6Aは、設定部200が、測定設定値(Strb)を50に、第1測定補正値(StrbCal)を10に、かつ、可変加算器430のオフセットの値をゼロに設定する例を示す。本例において、加算回路330は、測定設定値(Strb)の50に、第1測定補正値(StrbCal)の10を加算して、可変加算器430に出力する。可変加算器430は、加算回路330から入力された値に、設定されたオフセット値の0を加算して、タイミング調整回路80の遅延量(StrbVd)を60に設定する。ここで、測定設定値、第1測定補正値、オフセット値、および遅延量はDA値であり、無単位の数値である。
FIG. 6A shows an example in which the
図4のステップS20において、設定部200は、出力補正値の設定可能範囲内の基準値および第1出力補正値の差分を、出力設定値に対するオフセット値として第1加減算部400に設定する。また、設定部200は、測定補正値の設定可能範囲内の基準値および第1測定補正値の差分を、測定設定値に対するオフセット値として第1加減算部400に設定してよい。
In step S20 of FIG. 4, the
図4のステップS30において、設定部200は、補正部300の出力補正値を、設定可能範囲内の基準値に設定する。また、設定部200は、補正部300の測定補正値を、設定可能範囲内の基準値に設定してよい。
In step S30 of FIG. 4, the
図5Aの例において、設定部200は、加算回路320に設定できる出力補正値(DrCal)の上限値である20を基準値とする。また、図6Aの例で、設定部200は、加算回路330に設定できる測定補正値(StrbCal)の下限値である0を基準値とする。
In the example of FIG. 5A, the
図5Bは、図4のステップS20およびS30で設定部200が設定する、出力設定値(DrClock)、出力補正値(DrCal)、可変減算器420に設定されたオフセット値、およびタイミング調整回路60での遅延量(DrVd)の値の一例を示す。本例において、設定部200は、基準値である20と、第1出力補正値である10との差分である−10をオフセット値として可変減算器420に設定する(S20)。
5B shows the output setting value (DrClock), the output correction value (DrCal), the offset value set in the
また、設定部200は、補正部300の出力補正値(DrCal)を、基準値の20に設定する(S30)。可変減算器420は、加算回路320から入力された値の70から、設定されたオフセット値の−10に対応して10を減算し、タイミング調整回路60の遅延量(DrVd)を60に設定する。
In addition, the
図6Bは、図4のステップS20およびステップS30で設定部200が設定する、測定設定値(Strb)、測定補正値(StrbCal)、可変加算器430に設定されたオフセット値、およびタイミング調整回路80での遅延量(StrbVd)の値の一例を示す。本例において、設定部200は、基準値である0と、第1測定補正値である10との差分である10をオフセット値として可変加算器430に設定する(S20)。
6B shows the measurement setting value (Strb), the measurement correction value (StrbCal), the offset value set in the
また、設定部200は、出力補正値(DrCal)を設定可能範囲の下限値である0に設定する(S30)。可変加算器430は、加算回路320から入力された値の50に、設定されたオフセット値の10を加算して、タイミング調整回路80の遅延量(StrbVd)を60に設定する。
The
図4のステップS40において、設定部200は、第2伝送経路Bでの信号遅延時間を補償する第2出力補正値を、出力補正値の設定可能範囲内の基準値を基準として算出する。また、設定部200は、第4伝送経路Dでの信号遅延時間を補償する第2測定補正値を、測定補正値の設定可能範囲内の基準値を基準として算出してよい。
In step S40 of FIG. 4, the
例えば、設定部200は、上述のようにして、第2伝送経路Bおよび第4伝送経路Dにおける信号遅延時間を補償する補正値を測定する。このとき、第2伝送経路Bおよび第4伝送経路Dは、パフォーマンスボード100上の伝送経路を含んでよい。
For example, the
また、設定部200は、第2伝送経路Bにおける信号遅延時間を補償する補正値を、補正部300に設定された出力補正値の基準値に加減算して、第2出力補正値を算出する。このとき、設定部200は、第1伝送経路Aより第2伝送経路Bが長くなって、第2伝送経路Bにおける信号遅延時間を補償する補正値が負の値として測定されたときには、当該補正値を出力設定値の基準値から減算して、第2出力補正値を算出してよい。
In addition, the
また、設定部200は、第4伝送経路Dにおける信号遅延時間を補償する補正値を、補正部300に設定された測定補正値の基準値に加減算して、第2測定補正値を算出してよい。このとき、設定部200は、第3伝送経路Cよりも第4伝送経路Dが長くなって、第4伝送経路Dにおける信号遅延時間を補償する補正値が正の値として測定されたときには、当該補正値を測定補正値の基準値に加算して、第2測定補正値を算出してよい。
Further, the
図4のステップS50において、設定部200は、第2出力補正値が、補正部300の出力補正値の設定可能範囲内の値であるかどうかを判断する。また、設定部200は、第2測定補正値が、補正部300の設定可能範囲内の値であるかどうかを判断する。
In step S50 of FIG. 4, the
設定部200は、第2出力補正値が、補正部300に設定できる出力補正値(DrCal)の下限値以上、かつ上限値以下であれば、設定可能範囲内の値であると判断してよい。設定部200は、第2出力補正値が下限値より小さいか、あるいは上限値より大きいときに、下限値あるいは上限値と第2出力補正値との差を算出してよい。
The
設定部200は、第2測定補正値が、補正部300に設定できる測定補正値(StrbCal)の下限値以上、かつ上限値以下であれば、設定可能範囲の中の値であると判断してよい。設定部200は、第2測定補正値が下限値より小さいか、あるいは上限値より大きいときに、下限値あるいは上限値と第2測定補正値との差を算出してよい。
If the second measurement correction value is not less than the lower limit value and not more than the upper limit value of the measurement correction value (StrbCal) that can be set in the
設定部200は、第2出力補正値および第2測定補正値が補正部300に設定可能な範囲内であれば図4のステップS70に進み、設定可能な範囲内でなければ、ステップS60に進む。
The
図4のステップS60において、試験装置の使用者は、試験信号の出力タイミングを調整する値(DrOffset)を設定する。使用者は、これによって、出力設定値(DrClock)を、元の値に試験信号の出力タイミングを調整する値(DrOffset)を加減算した値に設定することができる。 In step S60 of FIG. 4, the user of the test apparatus sets a value (DrOffset) for adjusting the output timing of the test signal. Thus, the user can set the output set value (DrClock) to a value obtained by adding or subtracting a value (DrOffset) for adjusting the output timing of the test signal to the original value.
使用者は、被測定信号を測定するタイミングを調整する値(StrbOffset)を設定する。使用者は、これによって、測定設定値(Strb)を、元の値に、被測定信号を測定するタイミングを調整する値(StrbOffset)を加減算した値に設定することができる。 The user sets a value (StrbOffset) for adjusting the timing of measuring the signal under measurement. Thus, the user can set the measurement set value (Strb) to the original value and a value obtained by adding / subtracting the value (StrbOffset) for adjusting the timing of measuring the signal under measurement.
その後、ステップS40に進み、設定部200は、ステップS60で設定された出力設定値(DrClock)および測定設定値(Strb)を用いて、第2出力補正値および第2測定補正値を、上述のようにして算出することができる。
Thereafter, the process proceeds to step S40, where the
図4のステップS70において、第2出力補正値および第2測定補正値を補正部300に設定し、キャリブレーションを終了する。
In step S70 of FIG. 4, the second output correction value and the second measurement correction value are set in the
第1伝送経路Aおよび第3伝送経路Cは、パフォーマンスボード100上の伝送経路を含まなくてよい。第1加減算部400は、パフォーマンスボード100を交換しても、パフォーマンスボード100を交換する前に、オフセット値として格納した値を維持してよい。この場合において、パフォーマンスボード100を交換した後のキャリブレーションでは、S10ステップ、S20ステップおよび30ステップを省略して、S40ステップからスタートしてよい。
The first transmission path A and the third transmission path C may not include the transmission path on the
使用者は、一例として、図5Bの状態で算出された第2出力補正値が−5であった場合(S40)に、試験信号を出力するタイミングを調整する値(DrOffset)を−5と設定する(S60)。これによって、試験装置の使用者は、出力設定(DrClock)を、元の値である50から、試験信号を出力するタイミングを調整する値(DrOffset)を減算した値の45に設定することができる。
As an example, when the second output correction value calculated in the state of FIG. 5B is −5 (S40), the user sets a value (DrOffset) for adjusting the timing of outputting the test signal to −5. (S60). Thereby, the user of the test apparatus can set the output setting (DrClock) to 45, which is a value obtained by subtracting the value (DrOffset) for adjusting the timing of outputting the test signal from the
使用者は、一例として、図6Bの状態で算出された第2測定補正値が25であった場合(S40)に、被測定信号を測定するタイミングを調整する値(StrbOffset)を5と設定する(S60)。これによって、試験装置の使用者は、測定設定値(Strb)を、元の値である50と、被測定信号を測定するタイミングを調整する値(StrbOffset)とを加算した値の55に設定することができる。
For example, when the second measurement correction value calculated in the state of FIG. 6B is 25 (S40), the user sets a value (StrbOffset) for adjusting the timing of measuring the signal under measurement to 5 as an example. (S60). Accordingly, the user of the test apparatus sets the measurement set value (Strb) to 55, which is a value obtained by adding the
図5Cは、設定部200が、図4のステップS70で、出力設定値(DrClock)を50に、第2出力設定値(DrCal)を5に、かつ、可変減算器420のオフセット値を−10に設定する例を示す。本例は、図5Bの状態で、設定部200が、第2伝送経路Bにおける信号遅延時間を補償する補正値を、−15と測定(S40)した場合に対応する。本例において、上述と同様に、可変減算器420は、加算回路320から入力された値の55から、設定されたオフセット値の−10に対応して10を減算し、タイミング調整回路60の遅延量(DrVd)を45に設定する。
5C, the
図6Cは、設定部200が、図4のステップS70で、測定設定値(Strb)を50に、第2測定補正値(StrbCal)を15に、かつ、可変加算器430のオフセット値を10に設定する例を示す。本例は、図6Bの状態で、設定部200が、第4伝送経路Dにおける信号遅延時間を補償する補正値を15と測定(S40)した場合に対応する。本例において、上述と同様に、可変加算器430は、加算回路330から入力された値の65に、設定されたオフセット値の10を加算して、タイミング調整回路80の遅延量(StrbVd)を75に設定する。
6C, the
図7は、キャリブレーション部50の他の構成を示す。キャリブレーション部50は、補正部300、第1加減算部400、第2加減算部500、および設定部200を備えてよい。
FIG. 7 shows another configuration of the
設定部200は、上述のようにして、第2出力補正値を算出する。また、設定部200は、算出した第2出力補正値が、補正部300に設定できる範囲内の値であるかどうかを判断する。設定部200は、第2出力補正値が補正部300の設定可能範囲外となると判断した場合に、予め定められたオフセット値を第2加減算部500に設定してよい。設定部200は、この場合に、設定できる範囲外と判断された第2出力補正値に、当該オフセット値を加えた第2出力補正値を、補正部300に設定してよい。
The
設定部200は、上述のようにして、第2測定補正値を算出する。また、設定部200は、算出した第2測定補正値が、補正部300に設定できる範囲内の値であるかどうかを判断する。設定部200は、第2測定補正値が補正部300の設定可能範囲外となると判断した場合に、予め定められたオフセット値を第2加減算部500に設定してよい。設定部200は、この場合に、設定できる範囲外と判断された第2測定補正値に、当該オフセット値を減じた第2測定補正値を、補正部300に設定してよい。
The
第2加減算部500は、出力設定値および測定設定値に対するオフセット値をそれぞれ格納する。第2加減算部500は出力設定値に対応して格納したオフセット値を、出力設定値に加減算して、タイミング調整回路60に設定してよい。第2加減算部500は測定設定値に対応して格納したオフセット値を、測定設定値に加減算して、タイミング調整回路80に設定してよい。
The second addition /
第2加減算部500は、信号出力部に対応する第2可変減算器520、および、信号測定部140に対応する第2可変加算器530を有してよい。第2可変減算器520は、出力設定値(DrCal)から、出力設定値に対するオフセット値を減算して、タイミング調整回路60に出力してよい。第2可変加算器530は、測定設定値(Strb)に、測定補正値に対するオフセット値を加算して、タイミング調整回路80に出力してよい。
The second adder /
第1加減算部400は、出力設定値および測定設定値に対するオフセット値をそれぞれ格納してよい。また、第1加減算部400は、格納した出力設定値および測定設定値に対するオフセット値を、対応する出力設定値および測定設定値に、加減算する。第1加減算部400は、信号出力部に対応する可変減算器420、および、信号測定部140に対応する可変加算器430を有してよい。可変減算器420は、出力設定値(DrCal)から、出力設定値に対するオフセット値を減算して、第2可変減算器520に出力してよい。可変加算器430は、測定設定値(Strb)に、測定補正値に対するオフセット値を加算して、第2可変加算器530に出力してよい。
The first addition /
設定部200は、出力補正値に対応して、第2加減算部500に設定する予め定められたオフセット値として、補正部300に設定できる出力補正値の上限値と下限値の差を、記憶してよい。
The
設定部200は、第2加減算部に設定する予め定められたオフセット値として、複数種類の値を、記憶してよい。この場合において設定部200は、小さいオフセット値から順に、第2出力補正値に加えて、第2出力補正値が設定可能な範囲内の値になったときに、当該オフセット値を第2加減算部500に格納して、第2出力補正値を補正部300に設定してよい。
The
設定部200は、設定補正値に対応して、第2加減算部500に設定する予め定められたオフセット値として、補正部300に設定できる測定補正値の上限値と下限値の差を、記憶してよい。
The
設定部200は、第2加減算部に設定する予め定められたオフセット値として、複数種類の値を、記憶してよい。この場合において設定部200は、小さいオフセット値から順に、第2測定補正値から減じて、第2測定補正値が設定可能な範囲内の値となったときに、当該オフセット値を第2加減算部500に格納して、第2測定補正値を補正部300に設定してよい。
The
図8は、試験装置10の他の構成を示す。試験装置10は、被試験デバイス120を試験する。試験装置10は、タイミング発生部20、パターン発生部30、波形整形部40、キャリブレーション部50、交換可能なパフォーマンスボード100、複数の信号出力部130、複数の信号測定部140、および比較部150を備える。ここで、試験装置10は、複数の信号出力部130および複数の信号測定部140を、それぞれ並列に備える。被試験デバイス120は、一例として半導体チップである。
FIG. 8 shows another configuration of the
複数の信号出力部130は、使用者等が設定する出力設定値に応じた試験信号を、それぞれ出力する。複数の信号出力部130は、それぞれ、タイミング調整回路60およびドライバ回路70を有する。複数のタイミング調整回路60は、波形整形部40が出力する信号を、それぞれのタイミング調整回路60に設定された出力設定値に応じた遅延量で遅延して出力する。タイミング発生部20は、当該出力設定値をそれぞれの信号出力部130に供給する。複数のドライバ回路70は、それぞれのタイミング調整回路60が出力する信号を、被試験デバイス120に供給する。
The plurality of
複数の信号測定部140は、被試験デバイス120が出力する被測定信号を、使用者が設定する測定設定値に応じたタイミングで、それぞれ測定する。複数の信号測定部140は、それぞれ、タイミング調整回路80およびコンパレータ回路90を有する。複数のコンパレータ回路90は、それぞれのコンパレータ回路90に入力されるストローブ信号Strbのエッジタイミングにおける、被測定信号の論理値を測定する。複数のタイミング調整回路80は、使用者等がそれぞれのタイミング調整回路80に設定する測定補正値に応じた遅延量で、ストローブ信号を遅延させる。
The plurality of
図9は、図8に示した試験装置10が備えるキャリブレーション部50の構成を示す。キャリブレーション部50は、設定部200を有する。また、設定部200は、補正部300をそれぞれの信号出力部130および信号測定部140に対して有し、第1加減算部400を、複数の信号出力部130および複数の信号測定部140に対して共通に有してよい。
FIG. 9 shows a configuration of the
設定部200は、それぞれの信号出力部130に対する第1出力補正値のうち、設定可能範囲の上限値に最も近い第1出力補正値を検出してよい。また、設定部200は、設定可能範囲の上限値に最も近い第1出力補正値と、当該上限値との差分を第1加減算部400に設定してよい。設定部200は、それぞれの信号出力部130に対する第2出力補正値を、対応する第1出力補正値に、当該上限値との差分を加算した値を基準として、対応する補正部300に設定してよい。
The
設定部200は、それぞれの信号測定部140に対する第1測定補正値のうち、設定可能範囲の下限値に最も近い第1測定補正値を検出してよい。また、設定部200は、設定可能範囲の下限値に最も近い第1測定補正値と、当該下限値との差分を第1加減算部400に設定してよい。設定部200は、それぞれの信号測定部140に対する第2測定補正値を、対応する第1測定補正値から、当該下限値との差分を減算した値を基準として、対応する補正部300に設定してよい。
The
それぞれの補正部300は、信号出力部130に対応する加算回路320、および、信号測定部140に対応する加算回路330を有する。それぞれの加算回路320は、設定された出力補正値(DrCal)と出力設定値(DrClock)を加算して、第1加減算部400に出力する。それぞれの加算回路330は、設定された測定補正値(StrbCal)と、測定設定値(Strb)とを加算して、第1加減算部400に出力する。
Each
第1加減算部400は、出力設定値(DrClock)および測定設定値(Strb)に対するオフセット値をそれぞれ格納し、格納した出力設定値に対するオフセット値を出力設定値(DrClock)に、格納した測定補正値に対するオフセット値を測定設定値(Strb)に加減算する。第1加減算部400は、複数の信号出力部130に対応する可変減算器420、および、複数の信号測定部140に対応する可変加算器430を有してよい。
The first addition /
可変減算器420は、出力設定値(DrClock)からオフセット値を減算して、対応するタイミング調整回路60に出力する。可変加算器430は、測定設定値(Strb)にオフセット値を加算して、対応するタイミング調整回路80に出力する。
The
図10は、コンピュータ800のハードウェア構成の一例を示す。コンピュータ800は、与えられるプログラムに応じて、図1から図9に関連して説明した設定部200として機能する。
FIG. 10 shows an example of a hardware configuration of the
本実施形態に係るコンピュータ800は、ホスト・コントローラ2082により相互に接続されるCPU2000、RAM2020、グラフィック・コントローラ2075、および表示装置2080を有するCPU周辺部と、入出力コントローラ2084によりホスト・コントローラ2082に接続される通信インターフェイス2030、ハードディスクドライブ2040、およびCD−ROMドライブ2060を有する入出力部と、入出力コントローラ2084に接続されるROM2010、フレキシブルディスク・ドライブ2050、および入出力チップ2070を有するレガシー入出力部とを備える。
The
ホスト・コントローラ2082は、RAM2020と、高い転送レートでRAM2020をアクセスするCPU2000およびグラフィック・コントローラ2075とを接続する。CPU2000は、ROM2010およびRAM2020に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ2075は、CPU2000等がRAM2020内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置2080上に表示させる。これに代えて、グラフィック・コントローラ2075は、CPU2000等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
The
入出力コントローラ2084は、ホスト・コントローラ2082と、比較的高速な入出力装置である通信インターフェイス2030、ハードディスクドライブ2040、CD−ROMドライブ2060を接続する。通信インターフェイス2030は、ネットワークを介して他の装置と通信する。ハードディスクドライブ2040は、コンピュータ800内のCPU2000が使用するプログラムおよびデータを格納する。CD−ROMドライブ2060は、CD−ROM2095からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。
The input /
また、入出力コントローラ2084には、ROM2010と、フレキシブルディスク・ドライブ2050、および入出力チップ2070の比較的低速な入出力装置とが接続される。ROM2010は、コンピュータ800が起動時に実行するブート・プログラム、および/又は、コンピュータ800のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ2050は、フレキシブルディスク2090からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。入出力チップ2070は、フレキシブルディスク・ドライブ2050を入出力コントローラ2084へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ2084へと接続する。
The input /
RAM2020を介してハードディスクドライブ2040に提供されるプログラムは、フレキシブルディスク2090、CD−ROM2095、又はICカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、RAM2020を介してコンピュータ800内のハードディスクドライブ2040にインストールされ、CPU2000において実行される。
A program provided to the
コンピュータ800にインストールされ、コンピュータ800を設定部200として機能させるプログラムは、画像生成モジュール、画像処理モジュール、配列方向制御モジュール、および、モード切替モジュールのうちの少なくともいずれかを有する。これらのプログラム又はモジュールは、CPU2000等に働きかけて、コンピュータ800を設定部200としてそれぞれ機能させる。
The program installed in the
これらのプログラムに記述された情報処理は、コンピュータ800に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段である設定部200として機能する。そして、これらの具体的手段によって、本実施形態におけるコンピュータ800の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の設定部200が構築される。
Information processing described in these programs functions as the
一例として、コンピュータ800と外部の装置等との間で通信を行う場合には、CPU2000は、RAM2020上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス2030に対して通信処理を指示する。通信インターフェイス2030は、CPU2000の制御を受けて、RAM2020、ハードディスクドライブ2040、フレキシブルディスク2090、又はCD−ROM2095等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス2030は、DMA(ダイレクト・メモリ・アクセス)方式により記憶装置との間で送受信データを転送してもよく、これに代えて、CPU2000が転送元の記憶装置又は通信インターフェイス2030からデータを読み出し、転送先の通信インターフェイス2030又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。
As an example, when communication is performed between the
また、CPU2000は、ハードディスクドライブ2040、CD−ROMドライブ2060(CD−ROM2095)、フレキシブルディスク・ドライブ2050(フレキシブルディスク2090)等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をDMA転送等によりRAM2020へと読み込ませ、RAM2020上のデータに対して各種の処理を行う。そして、CPU2000は、処理を終えたデータを、DMA転送等により外部記憶装置へと書き戻す。このような処理において、RAM2020は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはRAM2020および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。
The
本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、CPU2000は、RAM2020の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはRAM2020の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもRAM2020、メモリ、および/又は記憶装置に含まれるものとする。
Various types of information such as various programs, data, tables, and databases in the present embodiment are stored on such a storage device and are subjected to information processing. Note that the
また、CPU2000は、RAM2020から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、RAM2020へと書き戻す。例えば、CPU2000は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合(又は不成立であった場合)に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。
In addition, the
また、CPU2000は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第1属性の属性値に対し第2属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、CPU2000は、記憶装置に格納されている複数のエントリの中から第1属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第2属性の属性値を読み出すことにより、所定の条件を満たす第1属性に対応付けられた第2属性の属性値を得ることができる。
Further, the
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク2090、CD−ROM2095の他に、DVD又はCD等の光学記録媒体、MO等の光磁気記録媒体、テープ媒体、ICカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はRAM等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ800に提供してもよい。
The program or module shown above may be stored in an external recording medium. As the recording medium, in addition to the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
10 試験装置、20 タイミング発生部、30 パターン発生部、40 波形整形部、50 キャリブレーション部、60 タイミング調整回路、70 ドライバ回路、80 タイミング調整回路、90 コンパレータ回路、100 パフォーマンスボード、102 接続端子、120 被試験デバイス、130 信号出力部、140 信号測定部、150 比較部、200 設定部、300 補正部、320 加算回路、330 加算回路、400 第1加減算部、420 可変減算器、430 可変加算器、500 第2加減算部、800 コンピュータ、2000 CPU、2010 ROM、2020 RAM、2030 通信インターフェイス、2040 ハードディスクドライブ、2050 フレキシブルディスク・ドライブ、2060 CD−ROMドライブ、2070 入出力チップ、2075 グラフィック・コントローラ、2080 表示装置、2082 ホスト・コントローラ、2084 入出力コントローラ、2090 フレキシブルディスク、2095 CD−ROM
10 test devices, 20 timing generation units, 30 pattern generation units, 40 waveform shaping units, 50 calibration units, 60 timing adjustment circuits, 70 driver circuits, 80 timing adjustment circuits, 90 comparator circuits, 100 performance boards, 102 connection terminals, 120 device under test, 130 signal output unit, 140 signal measurement unit, 150 comparison unit, 200 setting unit, 300 correction unit, 320 addition circuit, 330 addition circuit, 400 first addition / subtraction unit, 420 variable subtractor, 430 variable adder , 500 Second adder / subtractor, 800 computer, 2000 CPU, 2010 ROM, 2020 RAM, 2030 communication interface, 2040 hard disk drive, 2050 flexible disk drive, 2060 CD-R M Drive, 2070 output chip, 2075 graphic controller, 2080 a display device, 2082
Claims (10)
出力設定値に応じたタイミングで試験信号を出力する信号出力部と、
前記信号出力部および前記被試験デバイスの間の信号伝送経路において、一方が他方を包含する第1伝送経路および第2伝送経路のそれぞれでの信号遅延時間に基づいて、前記出力設定値を補正する出力補正値を設定するキャリブレーション部と
を備え、
前記キャリブレーション部は、
予め定められた設定可能範囲で前記出力補正値が設定可能であり、設定された前記出力補正値を前記出力設定値に加減算する補正部と、
格納したオフセット値を、前記出力設定値に加減算する第1加減算部と、
前記第1伝送経路での前記信号遅延時間を補償する第1出力補正値を算出し、前記設定可能範囲内の基準値および前記第1出力補正値の差分を前記オフセット値として前記第1加減算部に設定し、前記第2伝送経路での前記信号遅延時間を補償する第2出力補正値を、前記基準値を基準として算出して前記補正部に設定する設定部と
を有する試験装置。 A test apparatus for testing a device under test,
A signal output unit for outputting a test signal at a timing according to the output set value;
In the signal transmission path between the signal output unit and the device under test, the output setting value is corrected based on the signal delay time in each of the first transmission path and the second transmission path, one of which includes the other. A calibration unit for setting the output correction value, and
The calibration unit
A correction unit capable of setting the output correction value within a predetermined settable range, and adding or subtracting the set output correction value to or from the output set value;
A first addition / subtraction unit for adding / subtracting the stored offset value to / from the output set value;
A first output correction value that compensates for the signal delay time in the first transmission path is calculated, and a difference between a reference value within the settable range and the first output correction value is used as the offset value, and the first addition / subtraction unit And a setting unit that calculates a second output correction value that compensates for the signal delay time in the second transmission path based on the reference value and sets the second output correction value in the correction unit.
前記設定部は、前記設定可能範囲の上限値に対する前記第1出力補正値の前記オフセット値を前記第1加減算部に設定し、前記設定可能範囲の上限値を基準として算出した前記第2出力補正値を前記補正部に設定する
請求項1に記載の試験装置。 The first transmission path is included in the second transmission path;
The setting unit sets the offset value of the first output correction value with respect to the upper limit value of the settable range in the first addition / subtraction unit, and the second output correction calculated based on the upper limit value of the settable range The test apparatus according to claim 1, wherein a value is set in the correction unit.
前記キャリブレーション部は、前記被試験デバイスおよび前記信号測定部の間の信号伝送経路において、一方が他方を包含する第3伝送経路および第4伝送経路のそれぞれでの信号遅延時間に基づいて、前記測定設定値を補正する測定補正値を更に設定し、
前記補正部は、予め定められた設定可能範囲で前記測定補正値が更に設定可能であり、設定された前記測定補正値を前記測定設定値に加減算し、
前記第1加減算部は、前記出力設定値および前記測定設定値のそれぞれに対して、前記オフセット値を格納し、
前記設定部は、前記第3伝送経路での前記信号遅延時間を補償する第1測定補正値を算出し、前記設定可能範囲内の基準値および前記第1測定補正値の差分を、前記測定設定値に対する前記オフセット値として前記第1加減算部に設定し、前記第4伝送経路での前記信号遅延時間を補償する第2測定補正値を、前記第1測定補正値に対する前記基準値を基準として算出して前記補正部に設定する
請求項2に記載の試験装置。 A signal measurement unit that measures the signal under measurement output from the device under test at a timing according to a measurement setting value;
In the signal transmission path between the device under test and the signal measurement unit, the calibration unit is based on the signal delay time in each of the third transmission path and the fourth transmission path, one of which includes the other, Set the measurement correction value to correct the measurement setting value,
The correction unit can further set the measurement correction value within a predetermined settable range, and adds or subtracts the set measurement correction value to the measurement set value,
The first addition / subtraction unit stores the offset value for each of the output setting value and the measurement setting value,
The setting unit calculates a first measurement correction value that compensates for the signal delay time in the third transmission path, and calculates a difference between a reference value within the settable range and the first measurement correction value as the measurement setting. A second measurement correction value that is set in the first addition / subtraction unit as the offset value with respect to a value and compensates for the signal delay time in the fourth transmission path is calculated based on the reference value with respect to the first measurement correction value The test apparatus according to claim 2, which is set in the correction unit.
前記設定部は、前記設定可能範囲の下限値に対する前記第1測定補正値の前記オフセット値を前記第1加減算部に設定し、前記設定可能範囲の下限値を基準として算出した前記第2測定補正値を前記補正部に設定する
請求項3に記載の試験装置。 The third transmission path is included in the fourth transmission path;
The setting unit sets the offset value of the first measurement correction value with respect to the lower limit value of the settable range in the first addition / subtraction unit, and calculates the second measurement correction calculated based on the lower limit value of the settable range. The test apparatus according to claim 3, wherein a value is set in the correction unit.
前記第1伝送経路は、前記パフォーマンスボード上の伝送経路を含まず、前記第2伝送経路は、前記パフォーマンスボード上の伝送経路を含む
請求項2から4のいずれか一項に記載の試験装置。 The device under test is placed and further provided with a performance board that can be replaced,
The test apparatus according to any one of claims 2 to 4, wherein the first transmission path does not include a transmission path on the performance board, and the second transmission path includes a transmission path on the performance board.
請求項5に記載の試験装置。 The setting unit maintains the offset value stored by the first addition / subtraction unit when the performance board is replaced, and sets the second output correction value calculated for the new performance board as the reference The test apparatus according to claim 5, wherein a value is used as a reference and newly set in the correction unit.
前記設定部は、算出した前記第2出力補正値が、前記補正部の前記設定可能範囲外となる場合に、予め定められたオフセット値を前記第2加減算部に設定するとともに、当該オフセット値を加えた前記第2出力補正値を、前記補正部に設定する
請求項6に記載の試験装置。 A second addition / subtraction unit for adding / subtracting the stored offset value to / from the output set value;
The setting unit sets a predetermined offset value in the second addition / subtraction unit when the calculated second output correction value is outside the settable range of the correction unit, and sets the offset value to the second addition / subtraction unit. The test apparatus according to claim 6, wherein the added second output correction value is set in the correction unit.
前記キャリブレーション部は、
前記補正部をそれぞれの前記信号出力部に対して有し、
前記第1加減算部を、複数の前記信号出力部に対して共通に有し、
前記設定部は、それぞれの前記信号出力部に対する前記第1出力補正値のうち、前記設定可能範囲の上限値に最も近い前記第1出力補正値と、当該上限値との差分を前記第1加減算部に設定し、それぞれの前記信号出力部に対する前記第2出力補正値を、対応する前記第1出力補正値に前記差分を加算した値を基準として、対応する前記補正部に設定する
請求項2から7のいずれか一項に記載の試験装置。 A plurality of the signal output units are provided in parallel,
The calibration unit
The correction unit is provided for each of the signal output units,
The first addition / subtraction unit is commonly used for a plurality of the signal output units,
The setting unit calculates a difference between the first output correction value closest to the upper limit value of the settable range and the first addition / subtraction among the first output correction values for the respective signal output units. The second output correction value for each of the signal output units is set in the corresponding correction unit with reference to a value obtained by adding the difference to the corresponding first output correction value. To 7. The test apparatus according to any one of 7 to 7.
前記被試験デバイスが出力する被測定信号を、測定設定値に応じたタイミングで測定する信号測定部と、
前記被試験デバイスおよび前記信号測定部の間の信号伝送経路において、一方が他方を包含する第3伝送経路および第4伝送経路のそれぞれでの信号遅延時間に基づいて、前記測定設定値を補正する測定補正値を設定するキャリブレーション部と
を備え、
前記キャリブレーション部は、
予め定められた設定可能範囲で前記測定補正値が設定可能であり、設定された前記測定補正値を前記測定設定値に加減算する補正部と、
格納したオフセット値を、前記測定設定値に加減算する第1加減算部と、
前記第3伝送経路での前記信号遅延時間を補償する第1測定補正値を算出し、前記設定可能範囲内の基準値および前記第1測定補正値の差分を前記オフセット値として前記第1加減算部に設定し、前記第4伝送経路での前記信号遅延時間を補償する第2測定補正値を、前記基準値を基準として算出して前記補正部に設定する設定部と
を有する試験装置。 A test apparatus for testing a device under test,
A signal measuring unit that measures a signal under measurement output by the device under test at a timing according to a measurement setting value;
In the signal transmission path between the device under test and the signal measuring unit, the measurement setting value is corrected based on the signal delay time in each of the third transmission path and the fourth transmission path, one of which includes the other. A calibration section for setting the measurement correction value, and
The calibration unit
A correction unit that can set the measurement correction value within a predetermined settable range, and adds or subtracts the set measurement correction value to or from the measurement setting value;
A first addition / subtraction unit for adding / subtracting the stored offset value to / from the measurement set value;
The first addition / subtraction unit calculates a first measurement correction value that compensates for the signal delay time in the third transmission path, and uses a difference between the reference value within the settable range and the first measurement correction value as the offset value. And a setting unit that calculates a second measurement correction value that compensates for the signal delay time in the fourth transmission path and sets the second measurement correction value in the correction unit.
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