以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図1は、適応等化回路の構成の一例を示す図である。図1の適応等化回路10は、等化回路11、誤差計算回路12、適応等化制御回路13、及びパターン設定部14を含む。誤差計算回路12は同一の構成を有する複数の誤差計算部を含み、1つの誤差計算部は第1閾値保持回路21、第2閾値保持回路22、判定回路23及び24、パターンカウンタ25及び26、及び減算回路27を含む。なお図1及び以降の同様の図において、各ボックスで示される各機能ブロックと他の機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各機能ブロックは、他のブロックと物理的にある程度分離された1つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の1つの機能を示したものであってもよい。
等化回路11は、等化係数に応じた等化処理を受信信号に施して等化された信号を出力する。この等化係数は適応等化制御回路13により設定される。誤差計算回路12は、等化された信号と第1閾値との大小関係に応じた0及び1の信号値を有する第1の信号を求め、更に、前記等化された信号と第2閾値との大小関係に応じた0及び1の信号値を有する第2の信号を求める。ここで第1閾値は、第1閾値保持回路21により保持される閾値(例えば等化後の信号レベルの変動の中心を0としたときにこの信号レベル“0”)である。この第1閾値と等化された信号とを判定回路23により比較して、0又は1のデータ値判定を行なう。即ち、判定回路23が、等化された信号が第1閾値より大きければ1を出力し、等化された信号が第1閾値より小さければ0を出力する。第2閾値は、第2閾値保持回路22により保持される閾値Vthであり、適応等化制御回路13により値が調整される可変の閾値である。この第2閾値と等化された信号とを判定回路24により比較して、0又は1のデータ値判定を行なう。即ち、判定回路24が、等化された信号が第1閾値より大きければ1を出力し、等化された信号が第1閾値より小さければ0を出力する。
誤差計算回路12は更に、第1の信号中に現れる所定の0及び1のパターンの出現回数と第2の信号中に現れる前記所定の0及び1のパターンの出現回数との差分を計算する。具体的には、例えば“1010”又は“0101”である最高周波数fNの0及び1のパターンが第1の信号中に出現すると、パターンカウンタ25がこのパターンを検出してカウント値を1増加させる。また同様に、上記の“1010”又は“0101”である最高周波数fNの0及び1のパターンが第2の信号中に出現すると、パターンカウンタ26がこのパターンを検出してカウント値を1増加させる。減算回路27は、パターンカウンタ25のカウント値からパターンカウンタ26のカウント値を減算して、カウント値の差分を生成する。パターンカウンタ25及び26は、所定の周期でリセットされてよい。またパターンカウンタ25及び26が計数する対象となるパターンは、パターン設定部14により設定されてよい。
誤差計算回路12は同一の構成を有する複数の誤差計算部を含み、1つの誤差計算部は1つの所定の0及び1のパターンに対して上記差分を計算する。別の誤差計算部は別の所定の0及び1のパターンに対して上記差分を計算する。例えば、1つの誤差計算部が最高周波数fNの0及び1のパターンの出現回数をカウントして差分を計算し、もう一つの誤差計算部がその半分の周波数fN/2の0及び1のパターンの出現回数をカウントして差分を計算してよい。最高周波数fNのパターンは“1010”又は“0101”であり、半分の周波数fN/2のパターンは“1100”又は“0011”又は“0110”又は“1001”である。このように誤差計算回路12は、所定の0及び1のパターンとして複数の異なるパターン(周波数fNのパターン、周波数fN/2のパターン、・・・)を用い、これら複数の異なるパターンに対応して複数の差分を求めてよい。
適応等化制御回路13は、上記の計算された差分に応じて等化係数を調整する。具体的には、適応等化制御回路13は、“1010”又は“0101”である周波数fNのパターンに対して計算された差分に基づいて、このパターンに対応する周波数fNの成分の等化係数を調整してよい。同様に、適応等化制御回路13は、“1100”又は“0011”又は“0110”又は“1001”である周波数fN/2のパターンに対して計算された差分に基づいて、このパターンに対応する周波数fN/2の成分の等化係数を調整してよい。ここで、これら複数の異なるパターン(周波数fNのパターン、周波数fN/2のパターン、・・・)は互いに直交するパターンである。ビット長を上記の例の場合の4ではなく更に長くとれば、直交するパターンとしては上記の2個以上の個数のパターンがあり得る。適応等化制御回路13は、互いに直交する複数の異なるパターンに対応して複数の差分を求め、求めた複数の差分に応じて複数の等化係数を調整してよい。
ここで互いに直交する複数のパターンとして、互いに直交する第1のパターンと第2のパターンとを考える。第1のパターンと第2のパターンとは直交するので、第1のパターンに対応する第1の等化係数は、第1のパターンに対応する第1の差分に寄与するが、第2のパターンに対応する第2の差分には全く寄与しない。また第2のパターンに対応する第2の等化係数は、第2のパターンに対応する第2の差分に寄与するが、第1のパターンに対応する第1の差分には全く寄与しない。従って、第1の差分に応じて第1の等化係数を調整すればよく、第1の差分に応じて第2の等化係数を調整する必要はない。また第2の差分に応じて第2の等化係数を調整すればよく、第2の差分に応じて第1の等化係数を調整する必要はない。即ち、第1及び第2の差分に基づいて、それぞれ第1及び第2の等化係数を互いに独立に調整することができる。
図2は、等化処理後の信号のアイパターンを模式的に示す図である。図2(a)は、等化処理による高周波成分の強調の度合いが強すぎるアイパターン35を示し、このアイパターン35の中心部のアイの広がりはW1となっている。図2(b)は、等化処理による高周波成分の強調の度合いが適度な度合いであるアイパターン36を示し、このアイパターン36の中心部のアイの広がりはW2となっている。図2(b)のアイの広がりW2は、図2(a)のアイの広がりW1よりも広くなっている。図2(c)は、等化処理による高周波成分の強調の度合いが弱すぎるアイパターン37を示し、このアイパターン37の中心部のアイの広がりはW3となっている。図2(c)のアイの広がりW3は、図2(b)のアイの広がりW2よりも狭くなっている。図2において、図1に示す第1閾値(図1では0)の位置が閾値31として示される。また図1に示す第2閾値(図1ではVth)の位置が閾値32として示される。
図3は、図1に示すパターンカウンタのカウンタ値の差分を模式的に示す図である。具体的には、図1に示すパターンカウンタ25のカウンタ値からパターンカウンタ26のカウンタ値を減算した差が示される。即ち、第1閾値で判定した第1の信号中に現れる所定のパターンの出現回数から第2閾値で判定した第2の信号中に現れる同一のパターンの出現回数を減算した差分が示される。縦軸にカウンタ値の差分が示され、図面上方に行くほどカウント値が大きくなる。原点位置においてカウント値は0である。図2(c)に示す条件の場合、例えば“1010”のパターンが出現した場合、第1閾値31は適切な位置に設定されているので、第1閾値31により“1010”パターンが正しく判定される。しかし第2閾値32はアイの広がりW3の上限近辺に位置するので、第2閾値32により“1010”パターンが正しく判定されない場合がある。即ち、第1閾値31で判定した第1の信号中に現れるパターンの出現回数が、第2閾値32で判定した第2の信号中に現れるパターンの出現回数よりも多くなる。従ってこの場合、図3に示すカウンタ値は領域Iに存在する。
図2(b)に示す条件の場合、例えば“1010”のパターンが出現した場合、第1閾値31は適切な位置に設定されているので、第1閾値31により“1010”パターンが正しく判定される。また第2閾値32はアイの広がりW2の上限よりも充分下方に位置するので、第2閾値32によっても“1010”パターンが正しく判定される。即ち、第1閾値31で判定した第1の信号中に現れるパターンの出現回数が、第2閾値32で判定した第2の信号中に現れるパターンの出現回数と略等しくなる。従ってこの場合、図3に示すカウンタ値は領域IIに存在する。
図2(a)に示す条件の場合、例えば“1010”のパターンが出現した場合、第1閾値31は適切な位置に設定されているので、第1閾値31により“1010”パターンが正しく判定される。図2(a)の模式図では明確ではないが、アイパターン35は高周波が強調されすぎているパターンであるので、“1010”等の高周波の受信信号波形に対しては十分にアイが開いた波形となる。しかしながら、本来それ程高周波を含んでいない受信信号波形“01110”等は、等化処理により高調波が強調されすぎる結果、等化後の波形が“01010”に近くなるように歪んでしまう。従って、“1010”のパターンが出現した場合は第2閾値32により“1010”パターンが正しく判定されるが、更に、“1010”のパターンが出現していない場合にも第2閾値32により“1010”パターンが誤って検出される可能性がある。即ち、第1閾値31で判定した第1の信号中に現れるパターンの出現回数が、第2閾値32で判定した第2の信号中に現れるパターンの出現回数よりも少なくなる。従ってこの場合、図3に示すカウンタ値は領域IIIに存在することになる。
従って、カウント値の差分が所定の閾値(例えば図3に示す領域IとIIとの境界付近の値)より大きく領域Iにあるときには、等化係数を大きくして高周波成分を強調するように調整する。この調整により、カウント値の差分が小さくなり領域IIに入るように変化し、図2(c)に示すアイが狭い状態(信号振幅が小さい状態)から図2(b)に示すアイが広い状態(信号振幅が大きい状態)にすることができる。またカウント値の差分が所定の閾値(例えば図3に示す領域IIとIIIとの境界付近の値)より小さく領域IIIにあるときには、等化係数を小さくして高周波成分を強調しないように調整する。この調整により、カウント値の差分が大きくなり領域IIに入るように変化し、図2(a)に示すアイが狭い状態(信号波形が歪んでいる状態)から図2(b)に示すアイが広い状態(信号振幅が大きく且つ波形が整った状態)にすることができる。
図1の適応等化回路10では、適応等化制御回路13により第2閾値Vthを調整可能となっている。この構成により、所定の第2閾値(例えば図2に示す第2閾値32)に対して図2(b)に示す状態のように等化処理による適切な波形整形が達成されると(即ち等化係数が収束して変化しなくなると)、第2閾値を増加させてよい。即ち、図2の例において第2閾値32を上方に移動させてよい。第2閾値を増加させた後に、カウント値の差分に応じた等化係数の調整を再度行なうことで、増加した第2閾値によっても適切に信号判定可能なアイの広がりを達成することができる。即ち、増加した第2閾値によっても適切に信号判定可能な適切な信号波形が得られる。このようにして適切な波形整形が達成されると(即ち等化係数が収束して変化しなくなると)、更に第2閾値を増加させて、同様の処理を繰り返してよい。また、ある位置の第2閾値に対して、最初から等化処理による適切な波形整形が達成されている場合(図2(b)のような状態である場合)、等化係数を調整することなく第2閾値を増加させていけばよい。第2閾値を増加させていき図2(c)に示すようにアイの広がりが十分でない状態になると、等化係数を調整し、適切な波形整形を達成し、その後更に第2閾値を増加させていけばよい。このような処理を繰り返すこと、即ち、等化係数の調整による等化係数の変化に応じて第2閾値を変化させることで、十分にアイが広がった等化後の信号を得ることができる。
図4は、等化係数の調整について説明するための図である。図4においてチャネル41の周波数特性が特性曲線45で示される。また等化回路42の周波数特性が特性曲線46で示される。チャネル41の周波数特性45は、信号周波数が高周波になるに従いなだらかに信号振幅が減少するようなローパス特性となる。等化回路42の周波数特性46は、本来は高周波で信号振幅を増幅するようなハイパス特性となる。但し、“1010”及び“0101”に対応する最高周波数fN以上の周波数についてはナイキスト限界を超えるので、そのような高周波成分については特に増幅しない。チャネル41の周波数特性45により劣化した信号を、等化回路42の周波数特性46により等化処理することで、等化処理後の信号波形は送信信号波形に近いものに復元される。図1に示す適応等化回路10では、前述の説明のように、“1010”又は“0101”である周波数fNのパターンに対して計算された差分に基づいて、このパターンに対応する周波数fNの成分の等化係数を調整してよい。同様に、“1100”又は“0011”又は“0110”又は“1001”である周波数fN/2のパターンに対して計算された差分に基づいて、このパターンに対応する周波数fN/2の成分の等化係数を調整してよい。これにより、等化回路42の周波数特性46が最適なものに調整される。
図5は、データパターンとそのパワースペクトラムを示す図である。図5においてType1として示すデータパターン“1010”又は“0101”のパワースペクトラムは、周波数fNにのみ成分を有し、周波数fN/2には成分を有さない。従って、このデータパターンから求めたカウント値の差分に基づいて、周波数fNの成分に対応する等化係数のみを調整すればよい。またType2として示すデータパターン“1100”又は“0011”又は“0110”又は“1001”のパワースペクトラムは、周波数fN/2にのみ成分を有し、周波数fNには成分を有さない。従って、このデータパターンから求めたカウント値の差分に基づいて、周波数fN/2の成分に対応する等化係数のみを調整すればよい。即ち、Type1のデータパターンとType2のデータパターンとは直交するので、それぞれに対応する差分に基づいて、周波数fNの等化係数及び周波数fN/2の等化係数を互いに独立に調整することができる。
図6は、適応等化回路の構成の別の一例を示す図である。この適応等化回路では、周波数fNのパターンと周波数fN/2のパターンとに対して計算された2つの差分に基づいて、対応する2つの等化係数を調整している。図6の適応等化回路は、等化回路51、判定回路52、判定回路53、カウンタ54乃至57、減算回路58及び59、適応等化制御回路60、及び加算回路61を含む。等化回路51の機能及び動作は図1の等化回路11の機能及び動作と同様である。判定回路52及び53、カウンタ54乃至57、減算回路58及び59、及び加算回路61は誤差計算回路を構成し、その機能及び動作は図1の誤差計算回路12と同様である。また適応等化制御回路60の機能及び動作は、図1の適応等化制御回路13の機能及び動作と同様である。
判定回路52は、所定の固定の第1閾値(例えば信号レベルが変化する範囲の中心の値)により、等化後の信号を閾値判定して第1の信号を生成する。加算回路61は適応等化制御回路60からの信号ΔV(この例では3ビットの信号)に応じた電圧を等化後の信号に加算する。判定回路53は、所定の固定の閾値により、加算後の信号を閾値判定して第2の信号を生成する。可変の信号ΔVに応じた電圧を等化後の信号に加算してから閾値判定することで、可変の第2閾値による閾値判定を実現する。判定回路52と判定回路53は、クロック信号CKRに同期してデータを取り込むフリップフロップであってよい。このクロック信号CKRは、受信信号のデータを適切にサンプリングするような周波数及び位相を有したクロック信号である。クロック信号CKRは送信側或いはシステムから供給されてよいし、或いは受信側でクロックリカバリ技術により受信信号から復元されたクロック信号であってもよい。
カウンタ55は、第1の信号中の“1010”及び“0101”のパターンの個数を計数する。カウンタ54は、第2の信号中の“1010”及び“0101”のパターンの個数を計数する。減算回路58は、カウンタ55のカウント値からカウンタ54のカウント値を減算して、第1の差分を生成する。カウンタ57は、第1の信号中の“1100”、“0011”、“0110”及び“1001”のパターンの個数を計数する。カウンタ56は、第2の信号中の“1100”、“0011”、“0110”及び“1001”のパターンの個数を計数する。減算回路59は、カウンタ57のカウント値からカウンタ56のカウント値を減算して、第2の差分を生成する。
適応等化制御回路60は、上記第1の差分に応じて周波数fNに対応する等化係数C1を調整するとともに、上記第2の差分に応じて周波数fN/2に対応する等化係数C2を調整する。また等化係数C1により適切な波形整形が達成される状態になると、信号ΔVの値(即ち加算する電圧量)を増加させる。以下に説明するように、この例では等化係数C1の変化が小さくなり収束した状態であるとΔVを増加させるが、等化係数C1のみではなく等化係数C1及びC2の両方が収束した状態であるとΔVを増加させるようにしてもよい。
図7は、図6のカウンタ及び適応等化制御回路の構成の一例を示す図である。図7に示す回路の全体が、クロック信号に同期して動作する。図6の判定回路52からの第1の信号S1を受け取るカウンタ55及び57は、逆多重化回路70、フリップフロップ71、カウンタ群72、最大値選択回路73−1及び73−2、及びセレクタ回路74−1及び74−2を含む。判定回路53からの第2の信号S2を受け取るカウンタ54及び56もカウンタ55及び57と同様の構成である。
逆多重化回路70は、第1の信号S1を逆多重化して、時間軸上に順番に並ぶ16個のデータが並列に並べられた16ビットのパラレルデータdata[15:0]を生成する。これは、以降のデジタル処理を無理のないクロックレートで実行するために実行される。フリップフロップ71は、今回のパラレルデータdata[15:0]の下位3ビットを保持し、次回のパラレルデータdata[15:0]に上位3ビットdata[18:16]として付け足す。
カウンタ群72は4セットを含み、各セットがカウンタ72−1及びカウンタ72−2を含む。カウンタ72−1は、図4に示すType1のデータパターンを計数する。即ち、カウンタ72−1は、“1010”及び“0101”の両方のパターンを計数する。カウンタ72−2は、図4に示すType2のデータパターンを計数する。即ち、カウンタ72−2は、“1100”、“0011”、“0110”及び“1001”の全てのパターンを計数する。上記4セットの第1のセットは、data[15:0]を先頭から4ビット毎に区切ってパターン判定し、パターンを計数する。即ち、例えば最下位ビットから2番目の4ビットの纏まりdata[7:4]が“1010”であれば、第1のセットのカウンタ72−1が1カウントアップする。上記4セットの第2のセットは、data[16:1]を先頭から4ビット毎に区切ってパターン判定し、パターンを計数する。即ち、例えば最下位ビットから2番目の4ビットの纏まりdata[8:5]が“1010”であれば、第2のセットのカウンタ72−1が1カウントアップする。同様にして、第3のセットはdata[17:2]を先頭から4ビット毎に区切ってパターン判定して計数し、第4のセットはdata[18:3]を先頭から4ビット毎に区切ってパターン判定して計数する。このようにして、パラレルデータ中の4ビットデータの区切り位置に左右されずに、適切なカウント値を生成する。
最大値選択回路73−1は、カウンタ群72の4つのカウンタ72−1のカウント値の最大値、即ち、Type1のデータパターンの4つの計数結果のうちの最大値を選択する。この最大値がセレクタ回路74−1により選択されて、カウント値S1T1として出力される。カウンタ群72の4つのカウンタ72−1のカウント値の合計をとって出力してもよいが、この実施形態では最大値を選択して出力している。同様に、最大値選択回路73−2は、カウンタ群72の4つのカウンタ72−2のカウント値の最大値、即ち、Type2のデータパターンの4つの計数結果のうちの最大値を選択する。この最大値がセレクタ回路74−2により選択されて、カウント値S1T2として出力される。なおセレクタ回路74−1及び74−2は、試験目的のために、選択制御信号により他のカウント値を選択可能とするものであり、この実施形態の動作に本質的なものではない。
このようにして、第1の信号S1を受け取るカウンタ55及び57は、第1の信号S1におけるType1のデータパターンのカウント値S1T1と、Type2のデータパターンのカウント値S1T2を出力する。また、第2の信号S2を受け取るカウンタ54及び56も同様に動作し、第2の信号S2におけるType1のデータパターンのカウント値S2T1と、Type2のデータパターンのカウント値S2T2を出力する。
図7において、C1制御部65、C2制御部66、及び閾値制御部67が、図6の減算回路58及び59並びに適応等化制御回路60に相当する。C1制御部65は、カウント値S1T1とS2T1とを受け取り、等化係数C1を生成する。同様に、C2制御部66は、カウント値S1T2とS2T2とを受け取り、等化係数C2を生成する。閾値制御部67は、等化係数C1の変化に応じて信号ΔVを更新する。C1制御部65は、加算保持回路75−1及び75−2、減算回路76、閾値判定回路77、セレクタ回路78、セレクタ回路79、加算回路80、フリップフロップ81、C1収束判定回路82、フリップフロップ群83、AND回路84を含む。C2制御部66は、C1制御部65と同様の構成である。閾値制御部67は、セレクタ回路85乃至88、OR回路89、加算回路90、フリップフロップ91、及び条件判定回路92乃至94を含む。
加算保持回路75−1は、カウント値S1T1を所定の期間毎(所定のクロック周期毎)に加算していき、その加算結果を保持する。カウンタ群72の各カウンタは、所定の期間毎(所定のクロック周期毎)にリセットされて初期値0からの計数を行なうよう設定されており、所定の期間毎のカウント値を順次供給する。加算保持回路75−1は、この順次供給される所定の期間毎のカウント値S1T1を、保持している値に順次加算していく。この結果、加算保持回路75−1には、ある長い期間にわたり計数されたカウント値S1T1が格納されることになる。同様にして、加算保持回路75−2には、ある長い期間にわたり計数されたカウント値S2T1が格納される。減算回路76は、加算保持回路75−1のカウント値から加算保持回路75−2のカウント値を減算し、カウント値の差分を求める。閾値判定回路77は、カウント値の差分が所定の閾値よりも大きければ1を出力し、カウント値の差分が所定の閾値以下であれば0を出力する。
セレクタ回路78は、閾値判定回路77の出力1に応じて+1を選択して出力し、閾値判定回路77の出力0に応じて−1を選択して出力する。即ち、セレクタ回路78の出力は、カウント値の差分が図3の領域Iにあるときには+1となり、カウント値の差分が図3の領域IIIにあるときには−1となる。このセレクタ回路78の+1又は−1の出力値は、セレクタ回路79を介して加算回路80に供給され、フリップフロップ81が保持する現在の等化係数C1に加算される。これにより、カウント値の差分に応じて等化係数C1が制御される。等化係数C1を更新するクロックCLK(フリップフロップ81への入力クロック)は、第1の信号S1のデータレートのクロックの例えば4096分の1等であってよい。
フリップフロップ群83は、例えば、現在の等化係数C1と順次更新された6つの最近の等化係数C1とを保持する。C1収束判定回路82は、フリップフロップ群83に格納される7つの等化係数C1の変化の度合い基づいて、等化係数C1が収束したか否かを判定する。仮にセレクタ回路78の出力が+1,0,−1の3値の場合であれば、7つの等化係数C1の変化がなく同一の値であれば、等化係数C1が収束したと判定できる。この実施形態では、セレクタ回路78の出力が+1又は−1の2値であるので、7つの等化係数C1が、例えば3,4,3,4,3,・・・のように2つの値の間を行き来する変化を示す場合、等化係数C1が収束したと判定できる。C1収束判定回路82は、収束を検出するとその収束検出信号を1にアサートする。この収束検出信号は、AND回路84に供給されると共に、閾値制御部67のセレクタ回路88に供給される。閾値制御部67のセレクタ回路88への収束検出信号が1になると、後程説明するようにΔVが更新される。
本実施形態ではΔV及びC1のビット幅は、それぞれ3ビットであり、最大値が7となる。閾値制御部67のOR回路89は、ΔV及びC1の何れか一方が最大値7になるとHIGHを出力する。このときC1収束判定回路82の収束検出信号が1であれば、AND回路84の出力は1となり、セレクタ回路79は0を選択して出力する。加算回路80への入力が0となるので、この状態が続く間、等化係数C1は更新されない。
閾値制御部67は、信号ΔVの初期値として例えば1から動作を開始する。条件判定回路92は、ΔVが最大値7のときに1を出力し、それ以外のときに0を出力する。条件判定回路93は、ΔVが最小値0のときに1を出力し、それ以外のときに0を出力する。また条件判定回路94は、C1が最大値7のときに1を出力し、それ以外のときに0を出力する。
信号ΔVの初期値が1であるとき、条件判定回路92及び93の出力は共に0であり、セレクタ回路85及び86は、それぞれ+1及び−1を出力している。また条件判定回路94の出力は、等化係数C1が最大値7まで到達していない状態では0であり、セレクタ回路87は+1を選択して出力する。セレクタ回路88は、等化係数C1が収束していない状態では0を選択して出力する。この0が加算回路90に供給され、フリップフロップ91が保持する現在のΔVに加算される。従って、等化係数C1が収束していない状態では、ΔVは一定値に維持され、等化係数C1が収束するのを待つことになる。セレクタ回路88は、等化係数C1が収束すると、セレクタ回路87の出力(上記の例では+1)を選択して出力する。この+1が加算回路90に供給され、フリップフロップ91が保持する現在のΔVに加算される。従って、等化係数C1が収束する毎に、ΔVは+1ずつ増加されることになる。
等化係数C1が収束して最大値7になると、セレクタ回路87はセレクタ回路86からの出力−1を選択する。この場合、ΔVには−1が加算されて、1減少することになる。即ち、1つ前のΔVに戻すことになる。等化係数C1として、飽和してしまっている状態で収束判定された最大値7ではなく1つ前の収束値を用いることが好ましいため、ΔVも1つ前に戻している。
図8は、等化係数として最大値7ではなく1つ前の収束値を用いる構成を示す図である。この図8に示す回路が、図7に示すC1制御部65のC1出力部分(フリップフロップ81の出力部分)及びC2制御部66のC2出力部分に設けられてよい。図8に示す回路は、AND回路100、Dフリップフロップ等の保持回路101及び102、条件判定回路103及び104、及びセレクタ回路105及び106を含む。条件判定回路103は、C1が最大値7であると1を出力し、それ以外では0を出力する。従ってセレクタ回路105は、C1が最大値7であるときには保持回路101の格納値を出力し、それ以外のときには現在の等化係数C1を出力する。また条件判定回路104は、C2が最大値7であると1を出力し、それ以外では0を出力する。従ってセレクタ回路106は、C2が最大値7であるときには保持回路102の格納値を出力し、それ以外のときには現在の等化係数C2を出力する。
C1_convergedは、C1の収束時に1になる収束検出信号であり、C1収束判定回路82から出力される信号であってよい。C2_convergedは、同様に、C2の収束時に1になる収束検出信号である。C1及びC2が収束するとAND回路100の出力は1になり、保持回路101及び102にそのときの等化係数C1及びC2が格納される。その後、C1の収束に伴いΔVが増加され、この増加後のΔVに対して、等化係数C1の調整が実行されてC1が徐々に増加していく。また等化係数C2の調整が実行されてC2が徐々に増加していく。C1が最大値7になると、セレクタ回路105により、最大値7のC1ではなく保持回路101に格納されている前回の収束値のC1が出力される。同様に、C2が最大値7になると、セレクタ回路106により、最大値7のC2ではなく保持回路102に格納されている前回の収束値のC2が出力される。
図9は、図6の等化回路51の構成の一例を示す図である。図6の等化回路は、バンドパスフィルタ110及び111、可変利得アンプ112及び113、バッファ114、及び加算回路115を含む。入力端Vinには受信信号が印加される。バンドパスフィルタ110は、周波数fNの近傍の周波数成分を抽出する。バンドパスフィルタ111は、周波数fN/2の近傍の周波数成分を抽出する。可変利得アンプ112は、バンドパスフィルタ110により抽出された周波数fNの近傍の周波数成分を、適応等化制御回路60が出力する等化係数C1に応じた増幅率で増幅する。可変利得アンプ113は、バンドパスフィルタ111により抽出された周波数fN/2の近傍の周波数成分を、適応等化制御回路60が出力する等化係数C2に応じた増幅率で増幅する。バッファ114は、バンドパスフィルタを介することなく入力端Vinから直接供給された受信信号を、そのままの利得で出力する。加算回路115は、可変利得アンプ112及び113並びにバッファ114の出力信号を加算して和を求め、求めた和の信号を出力端Voutに出力する。
図10は、図9に示すバンドパスフィルタの構成の一例を示す図である。図9に示すバンドパスフィルタ110及び111の各々が、この図10に示す構成を有していてよい。図10のバンドパスフィルタは、並列回路121及び122、NMOSトランジスタ123乃至126、及びコンデンサ127を含む。並列回路121及び122の各々は、インダクタ素子、抵抗素子、容量素子、及び可変容量素子が並列に接続されたものであり、可変容量素子の容量値を制御することにより、バンドパス帯域を調整することができる。NMOSトランジスタ123及び125のゲート端に差動の入力電圧Vin+及びVin−が入力される。NMOSトランジスタ125及び123のドレイン端から、差動の出力電圧Vout+及びVout−が出力される。
図11は、図9に示す可変利得アンプの構成の一例を示す図である。図9に示す可変利得アンプ112及び113の各々が、この図11に示す構成を有していてよい。図11に示す可変利得アンプは、抵抗素子131及び132、NMOSトランジスタ133乃至136、NMOSトランジスタ137−1乃至137−8、抵抗素子138−1乃至138−8、及び抵抗素子139−1乃至139−8を含む。NMOSトランジスタ133及び134のゲート端に差動の入力電圧Vin+及びVin−が入力される。NMOSトランジスタ134及び133のドレイン端から、差動の出力電圧Vout+及びVout−が出力される。この例では、等化係数C1に応じた利得で増幅するアンプとなっており、NMOSトランジスタ137−1乃至137−8のゲートには、等化係数C1に応じた信号C1<0>乃至C1<7>が印加される。
信号C1<0>乃至C1<7>は、3ビットのビット幅の等化係数C1の値に応じて1つがHIGHになる信号である。これにより、NMOSトランジスタ137−1乃至137−8のうちの1つが導通し、NMOSトランジスタ133及び134のソース端同士を接続する。このとき、NMOSトランジスタ137−1乃至137−8に直列に接続される抵抗素子139−1乃至139−8はそれぞれ、この順番に減少する8段階の異なる抵抗値、例えば8R、7R、6R、5R、4R、3R、2R、1Rを有する。
例えば信号C1<0>がHIGHのときは、8Rの抵抗値(更に抵抗素子138−1の抵抗値)を介して差動増幅器を構成する差動対の左側と右側とを接続することになる。この場合、差動対の左側と右側との間で電流がそれ程自由に流れないために、差動対の左側と右側とで電流量にあまり差が生じず、差動増幅器の増幅率は比較的小さい。また例えば信号C1<7>がHIGHのときは、1Rの抵抗値(更に抵抗素子138−8の抵抗値)を介して差動増幅器を構成する差動対の左側と右側とを接続することになる。この場合、差動対の左側と右側との間で電流が比較的自由に流れるために、差動対の左側と右側とで電流量に十分な差が生じ、差動増幅器の増幅率は比較的大きい。
図12は、図11に示す信号C1<0>乃至C1<7>を生成する回路の構成の一例を示す図である。図12に示す回路は、条件判定回路141−1乃至141−8及びセレクタ回路142−1乃至142−8を含む。ビット幅が3ビットの等化係数C1が000のとき、条件判定回路141−1乃至141−8のうちで条件判定回路141−1のみの出力が1になり、それ以外の出力は0である。この場合、セレクタ回路142−1乃至142−8のうちで、セレクタ回路142−1の出力C1<0>のみが1となる。同様にして、例えば、等化係数C1が111のとき、条件判定回路141−1乃至141−8のうちで条件判定回路141−8のみの出力が1になり、それ以外の出力は0である。この場合、セレクタ回路142−1乃至142−8のうちで、セレクタ回路142−8の出力C1<7>のみが1となる。
図13は、適応等化回路の構成の別の一例を示す図である。この適応等化回路では、図6の場合と同様に、周波数fNのパターンと周波数fN/2のパターンとに対して計算された2つの差分に基づいて、対応する2つの等化係数C1及びC2を調整している。但し、判定回路は1つのみ設けられており、この判定回路を時間的に第1閾値用と第2閾値用とに使い分ける回路の構成となっている。
図13の適応等化回路は、等化回路150、加算回路151、判定回路152、カウンタ153−1及び153−2、メモリ154−1及び154−2、減算回路155−1及び155−2、及び適応等化制御回路156を含む。等化回路150の機能及び動作は図1の等化回路11の機能及び動作と同様である。加算回路151、判定回路152、カウンタ153−1及び153−2、メモリ154−1及び154−2、減算回路155−1及び155−2は誤差計算回路を構成し、その機能及び動作は図1の誤差計算回路12と同様である。また適応等化制御回路156の機能及び動作は、図1の適応等化制御回路13の機能及び動作と同様である。
図13に示す構成では、イニシャルシーケンスにて、所定のデータパターンを繰り返し送信することが前提となる。最初にΔVを例えば0に設定し、所定のデータパターンを送信して、判定回路152により第1閾値に対する第1の信号を求める。このようにして求めた第1の信号に対してカウンタ153−1及び153−2により各パターンの出現回数を計数して、そのカウント値をメモリ154−1及び154−2に格納する。次にΔVを例えば1に設定し、上記と同一のデータパターンを送信して、判定回路152により第2閾値に対する第2の信号を求める。このようにして求めた第2の信号に対してカウンタ153−1及び153−2により各パターンの出現回数を計数する。こうして求めたカウント値とメモリ154−1及び154−2のカウント値との差分を減算回路155−1及び155−2により計算する。
図14は、適応等化回路の構成の更に別の一例を示す図である。この適応等化回路では、図13の場合と同様に、周波数fNのパターンと周波数fN/2のパターンとに対して計算された2つの差分に基づいて対応する2つの等化係数C1及びC2を調整する際に、判定回路を1つのみ用いる。図14の構成では更に、カウンタが1つのみ設けられており、この1つのカウンタを異なるパターンの計数のために時間的に使い分ける。
図14の適応等化回路は、等化回路160、加算回路161、判定回路162、パターンカウンタ163、メモリ164、減算回路165、シーケンサ166、パターン設定回路167、セレクタ回路168−1及び168−2、及び適応等化制御回路169を含む。等化回路160の機能及び動作は図1の等化回路11の機能及び動作と同様である。図13に示す回路において、等化回路160及び適応等化制御回路169以外の部分が誤差計算回路を構成し、その機能及び動作は図1の誤差計算回路12と同様である。また適応等化制御回路169の機能及び動作は、図1の適応等化制御回路13の機能及び動作と同様である。
図14に示す構成では、イニシャルシーケンスにて、所定のデータパターンを繰り返し送信することが前提となる。最初にΔVを例えば0に設定し、所定のデータパターンを送信して、判定回路162により第1閾値に対する第1の信号を求める。このときシーケンサ166の制御に基づいて、パターン設定回路167によりパターンカウンタ163に周波数fNのパターンが設定されている。上記第1の信号に対してパターンカウンタ163により周波数fNのパターンの出現回数を計数して、そのカウント値をメモリ164に格納する。次にΔVを例えば1に設定し、上記と同一のデータパターンを送信して、判定回路162により第2閾値に対する第2の信号を求める。このようにして求めた第2の信号に対してパターンカウンタ163により周波数fNのパターンの出現回数を計数する。こうして求めたカウント値とメモリ164のカウント値との差分を減算回路165により計算する。このときシーケンサ166の制御に基づいて、セレクタ回路168−1が減算回路165の出力を選択し、セレクタ回路168−2が0を選択する状態となっている。これにより、周波数fNのパターンに対する第1の差分が適応等化制御回路169に供給される。
次にΔVを例えば0に再度設定し、所定のデータパターンを送信して、判定回路162により第1閾値に対する第1の信号を求める。このときシーケンサ166の制御に基づいて、パターン設定回路167によりパターンカウンタ163に周波数fN/2のパターンが設定されている。上記第1の信号に対してパターンカウンタ163により周波数fN/2のパターンの出現回数を計数して、そのカウント値をメモリ164に格納する。次にΔVを例えば1に設定し、上記と同一のデータパターンを送信して、判定回路162により第2閾値に対する第2の信号を求める。このようにして求めた第2の信号に対してパターンカウンタ163により周波数fN/2のパターンの出現回数を計数する。こうして求めたカウント値とメモリ164のカウント値との差分を減算回路165により計算する。このときシーケンサ166の制御に基づいて、セレクタ回路168−2が減算回路165の出力を選択し、セレクタ回路168−1が0を選択する状態となっている。これにより、周波数fN/2のパターンに対する第2の差分が適応等化制御回路169に供給される。
図15は、信号伝送システムの構成の一例を示す図である。図15に示す信号伝送システムは、送信機170、伝送線路171、及び受信機(受信回路)172を含む。送信機170のドライバ173から送信信号を出力すると、この信号が伝送線路171を伝搬して、受信機(受信回路)172により受信される。受信された信号は、例えば図1、図6、図13、又は図14に示す構成を有する適応等化回路175により等化処理される。この際、例えば図6に示されるように、等化後の信号のデータ値がクロック信号CKRによりサンプリングされ、適応等化制御のために用いられる。実際には、このクロック信号CKRの2倍の周波数でサンプリングを行うことにより、データ値(データアイの中央の値)とバウンダリ値(検出対象のデータ間の境界の値)とを含むデータを、クロックデータリカバリ回路(CDR)176に供給する。クロックデータリカバリ回路176は、データ値とバウンダリ値との比較に基づいて、クロック信号CKRと受信データとの位相のずれを検出する。この検出された位相のずれに応じて、クロックデータリカバリ回路176は、データアイの中央とデータ間の境界とが的確にサンプリングされるように、クロック信号CKRのタイミングを調整する。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
なお本願発明は以下の内容を含むものである。
(付記1)
等化係数に応じた等化処理を受信信号に施して等化された信号を出力する等化回路と、
前記等化された信号と第1閾値との大小関係に応じた0及び1の信号値を有する第1の信号を求め、前記等化された信号と第2閾値との大小関係に応じた0及び1の信号値を有する第2の信号を求め、前記第1の信号中に現れる所定の0及び1のパターンの出現回数と前記第2の信号中に現れる前記所定の0及び1のパターンの出現回数との差分を計算する誤差計算回路と、
前記差分に応じて前記等化係数を調整する適応等化制御回路と
を含むことを特徴とする受信回路。
(付記2)
前記誤差計算回路は、前記所定の0及び1のパターンとして複数の異なるパターンを用い、前記複数の異なるパターンに対応して複数の差分を求め、前記適応等化制御回路は、前記複数の差分に応じて複数の等化係数を調整することを特徴とする付記1記載の受信回路。
(付記3)
前記複数の異なるパターンは互いに直交するパターンであることを特徴とする付記1又は2記載の受信回路。
(付記4)
前記適応等化制御回路は、前記複数の差分に応じて前記複数の等化係数を互いに独立に調整することを特徴とする付記3記載の受信回路。
(付記5)
前記適応等化制御回路は、前記等化係数の調整による前記等化係数の変化に応じて前記第2の閾値を変化させることを特徴とする付記1乃至4何れか一項記載の受信回路。
(付記6)
等化係数に応じた等化処理を受信信号に施して等化された信号を生成し、
前記等化された信号と第1閾値との大小関係に応じた0及び1の信号値を有する第1の信号を生成し、
前記等化された信号と第2閾値との大小関係に応じた0及び1の信号値を有する第2の信号を生成し、
前記第1の信号中に現れる所定の0及び1のパターンの出現回数と前記第2の信号中に現れる前記所定の0及び1のパターンの出現回数との差分を求め、
前記差分に応じて前記等化係数を調整する
各段階を含むことを特徴とする等化処理方法。
(付記7)
前記差分を求める段階は、前記所定の0及び1のパターンとして複数の異なるパターンを用い、前記複数の異なるパターンに対応して複数の差分を求め、前記等化係数を調整する段階は、前記複数の差分に応じて複数の等化係数を調整することを特徴とする付記6記載の等化処理方法。
(付記8)
前記複数の異なるパターンは互いに直交するパターンであることを特徴とする付記6又は7記載の等化処理方法。
(付記9)
前記等化係数を調整する段階は、前記複数の差分に応じて前記複数の等化係数を互いに独立に調整することを特徴とする付記8記載の等化処理方法。
(付記10)
前記等化係数を調整する段階は、前記等化係数の調整による前記等化係数の変化に応じて前記第2の閾値を変化させることを特徴とする付記6乃至9何れか一項記載の等化処理方法。