JP2012085037A - Level shift circuit and communication circuit - Google Patents

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徹朗 池田
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Abstract

PROBLEM TO BE SOLVED: To provide a level shift circuit and a communication circuit that are operable even if an input signal with a different voltage amplitude is input without requiring input of power source voltage supplying the same voltage as the maximum value of the voltage amplitude of the input signal and that can reduce an increase in power consumption by a through current.SOLUTION: A level shift circuit comprises: a load resistance circuit R1 provided between a first voltage source supplying the same voltage as the maximum value of the voltage amplitude of an output signal and an internal output node N1; a voltage storage circuit 11 which receives the input voltage of an input signal and holds the voltage value of a control node N2 at a control voltage value corresponding to the maximum value of the voltage amplitude of an input signal; and a first switching circuit MN1 which is provided between the internal output node N1 and an input node N3 of the input signal, configured such that an OFF state and an ON state are switched according to a voltage difference between the voltage of the control node N2 and the voltage of the input signal, and which becomes the OFF state in the case that the voltage value of the input signal is the maximum value of the voltage amplitude, and becomes the ON state in the case that the voltage value of the input signal is the minimum value of the voltage amplitude.

Description

本発明は、レベルシフト回路、特に、Ｉ２Ｃ方式で通信を行う通信回路で用いられるレベルシフト回路と、当該レベルシフト回路を用いてＩ２Ｃ方式の通信を行う通信回路に関する。 The present invention, the level shift circuit, in particular, a level shift circuit used in a communication circuit that communicates with I 2 C scheme, a communication circuit for communicating I 2 C scheme using the level shift circuit.

組込みシステムや携帯電話等で用いられている通信方式には、例えば、周辺機器と低速な通信を行うＩ２Ｃ方式（「Ｉ２Ｃ」はフィリップス社の登録商標）がある。ここで、Ｉ２Ｃはフィリップス社により開発されたシリアルバスである。Ｉ２Ｃ回路に接続するバスとしては、抵抗でプルアップされたオープンドレインの双方向バスが使われる。 As a communication method used in an embedded system or a mobile phone, for example, there is an I 2 C method (“I 2 C” is a registered trademark of Philips) that performs low-speed communication with peripheral devices. Here, I 2 C is a serial bus developed by Philips. As the bus connected to the I 2 C circuit, an open drain bidirectional bus pulled up by a resistor is used.

尚、Ｉ２Ｃ方式では、入力信号の電圧振幅の最大値（ハイレベル電圧）と最小値（ローレベル電圧）は一定ではなく、プルアップ抵抗に接続される電源電圧の電圧値とプルアップ抵抗の抵抗値とプルダウントランジスタの抵抗値によって決まる。 In the I 2 C system, the maximum value (high level voltage) and minimum value (low level voltage) of the voltage amplitude of the input signal are not constant, and the voltage value of the power supply voltage connected to the pull-up resistor and the pull-up resistor And the resistance value of the pull-down transistor.

更に、Ｉ２Ｃ方式では、ＩＣ（Integrated Circuit）の内部回路とＩ２Ｃバスとで、異なる電圧値の電圧源から電源電圧が供給される場合がある。この場合には、ＩＣの内部回路とＩ２Ｃバスとの間にレベルシフト回路が必要になる。 Further, in the I 2 C system, a power supply voltage may be supplied from a voltage source having a different voltage value between an internal circuit of an IC (Integrated Circuit) and an I 2 C bus. In this case, a level shift circuit is required between the internal circuit of the IC and the I 2 C bus.

レベルシフト回路には、例えば、図９に示すように、２段のインバータ回路Ｉ１１及びＩ１２とラッチ回路Ｌ１０で構成されたレベルシフト回路１００がある（例えば、特許文献１参照）。ここでは、ＩＣの内部回路が、第１電圧源から電源電圧ＶＤＤＨの供給を受けて動作し、Ｉ２Ｃバスが、第２電圧源から電源電圧ＶＤＤＬの供給を受けて動作する場合を想定している。 As the level shift circuit, for example, as shown in FIG. 9, there is a level shift circuit 100 composed of two stages of inverter circuits I11 and I12 and a latch circuit L10 (see, for example, Patent Document 1). Here, it is assumed that the internal circuit of the IC operates by receiving the power supply voltage VDDH from the first voltage source, and the I 2 C bus operates by receiving the power supply voltage VDDL from the second voltage source. ing.

具体的には、図９に示すレベルシフト回路１００は、ゲート端子が入力端子に、ソース端子が第２電圧源に、ドレイン端子がノードＪ１に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１１と、ゲート端子が入力端子に、ドレイン端子がノードＪ１に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＮ１１で構成されるインバータ回路Ｉ１１と、ゲート端子がノードＪ１に、ソース端子が第２電圧源に、ドレイン端子がノードＪ２に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１２と、ゲート端子がノードＪ１に、ドレイン端子がノードＪ２に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＮ１２で構成されるインバータ回路Ｉ１２と、ゲート端子が出力端子に、ソース端子が第１電圧源に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１３と、ゲート端子がＰチャネル型ＭＯＳトランジスタＭＰ１３のドレイン端子に、ソース端子が第１電圧源に、ドレイン端子が出力端子に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１４と、ゲート端子がノードＪ２に、ドレイン端子がＰチャネル型ＭＯＳトランジスタＭＰ１３のドレイン端子に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＰ１３と、ゲート端子がノードＪ１に、ドレイン端子が出力端子に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＰ１４で構成されたラッチ回路Ｌ１０で構成されている。   Specifically, the level shift circuit 100 shown in FIG. 9 includes a P-channel MOS transistor MP11 having a gate terminal connected to the input terminal, a source terminal connected to the second voltage source, and a drain terminal connected to the node J1, and a gate. An inverter circuit I11 composed of an N-channel MOS transistor MN11 having a terminal connected to the input terminal, a drain terminal connected to the node J1, and a ground voltage input to the source terminal, a gate terminal connected to the node J1, and a source terminal connected to the node J1 The second voltage source has a P-channel MOS transistor MP12 whose drain terminal is connected to the node J2, the gate terminal is connected to the node J1, the drain terminal is connected to the node J2, and the ground voltage is input to the source terminal. Inverter circuit I12 composed of an N-channel MOS transistor MN12, and a gate terminal The output terminal has a P-channel MOS transistor MP13 whose source terminal is connected to the first voltage source, the gate terminal is the drain terminal of the P-channel MOS transistor MP13, the source terminal is the first voltage source, and the drain terminal is A P-channel MOS transistor MP14 connected to the output terminal, an N-channel having a gate terminal connected to the node J2, a drain terminal connected to the drain terminal of the P-channel MOS transistor MP13, and a ground voltage input to the source terminal And a latch circuit L10 including an N-channel MOS transistor MP14 having a gate terminal connected to the node J1, a drain terminal connected to the output terminal, and a ground voltage input to the source terminal. .

続いて、図９に示すレベルシフト回路の動作について簡単に説明する。   Next, the operation of the level shift circuit shown in FIG. 9 will be briefly described.

ハイレベル（ＶＤＤＬ）の入力信号が入力された場合、インバータ回路Ｉ１１では、Ｐチャネル型ＭＯＳトランジスタＭＰ１１がＯＦＦ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１がＯＮ状態となり、ノードＪ１の電圧が接地電圧となる。また、インバータ回路Ｉ１２では、Ｐチャネル型ＭＯＳトランジスタＭＰ１２がＯＮ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１２がＯＦＦ状態となり、ノードＪ２の電圧値がＶＤＤＬとなる。   When a high-level (VDDL) input signal is input, in the inverter circuit I11, the P-channel MOS transistor MP11 is turned off, the N-channel MOS transistor MN11 is turned on, and the voltage at the node J1 becomes the ground voltage. . In the inverter circuit I12, the P-channel MOS transistor MP12 is turned on, the N-channel MOS transistor MN12 is turned off, and the voltage value of the node J2 becomes VDDL.

ラッチ回路Ｌ１０では、ノードＪ２の電圧値がＶＤＤＬなので、Ｎチャネル型ＭＯＳトランジスタＭＮ１３がＯＮ状態となる。更に、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のドレイン端子に接続されたノードの電圧が接地電圧となることから、Ｐチャネル型ＭＯＳトランジスタＭＰ１４がＯＮ状態となる。また、ノードＪ１の電圧が接地電圧なので、Ｎチャネル型ＭＯＳトランジスタＭＮ１４がＯＦＦ状態となる。最終的に、Ｐチャネル型ＭＯＳトランジスタＭＰ１４がＯＮ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１４がＯＦＦ状態であることから、出力信号の電圧値がＶＤＤＨとなる。   In the latch circuit L10, since the voltage value of the node J2 is VDDL, the N-channel MOS transistor MN13 is turned on. Further, since the voltage of the node connected to the drain terminal of the N-channel MOS transistor MN13 becomes the ground voltage, the P-channel MOS transistor MP14 is turned on. Further, since the voltage at the node J1 is the ground voltage, the N-channel MOS transistor MN14 is turned off. Finally, since the P-channel MOS transistor MP14 is in the ON state and the N-channel MOS transistor MN14 is in the OFF state, the voltage value of the output signal becomes VDDH.

ローレベル（電圧レベルが接地電圧）の入力信号が入力された場合、インバータ回路Ｉ１１では、Ｐチャネル型ＭＯＳトランジスタＭＰ１１がＯＮ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１がＯＦＦ状態となり、ノードＪ１の電圧値がＶＤＤＬとなる。また、インバータ回路Ｉ１２では、Ｐチャネル型ＭＯＳトランジスタＭＰ１２がＯＦＦ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１２がＯＮ状態となり、ノードＪ２の電圧が接地電圧となる。   When an input signal of low level (voltage level is ground voltage) is input, in the inverter circuit I11, the P-channel MOS transistor MP11 is turned on, the N-channel MOS transistor MN11 is turned off, and the voltage value of the node J1 Becomes VDDL. In the inverter circuit I12, the P-channel MOS transistor MP12 is turned off, the N-channel MOS transistor MN12 is turned on, and the voltage at the node J2 becomes the ground voltage.

ラッチ回路Ｌ１０では、ノードＪ１の電圧値がＶＤＤＬなので、Ｎチャネル型ＭＯＳトランジスタＭＮ１４がＯＮ状態となり、出力端子の電圧が接地電圧となる。尚、出力端子の電圧が接地電圧となることから、Ｐチャネル型ＭＯＳトランジスタＭＰ１３がＯＮ状態となり、ドレイン端子に接続されたノードの電圧、即ち、Ｐチャネル型ＭＯＳトランジスタＭＰ１４のゲート端子の電圧がＶＤＤＨとなり、Ｐチャネル型ＭＯＳトランジスタＭＰ１４はＯＦＦ状態になる。   In the latch circuit L10, since the voltage value of the node J1 is VDDL, the N-channel MOS transistor MN14 is turned on, and the voltage at the output terminal becomes the ground voltage. Since the voltage at the output terminal becomes the ground voltage, the P-channel MOS transistor MP13 is turned on, and the voltage at the node connected to the drain terminal, that is, the voltage at the gate terminal of the P-channel MOS transistor MP14 is VDDH. Thus, the P-channel MOS transistor MP14 is turned off.

他のレベルシフト回路としては、例えば、図１０に示すように、２段の比率型インバータ回路Ｉ２１及びＩ２２で構成されたレベルシフト回路２００がある（例えば、特許文献２参照）。ここでは、図９に示すレベルシフト回路の場合と同様に、ＩＣの内部回路が、第１電圧源から電源電圧ＶＤＤＨの供給を受けて動作し、Ｉ２Ｃバスが、第２電圧源から電源電圧ＶＤＤＬの供給を受けて動作する場合を想定している。 As another level shift circuit, for example, as shown in FIG. 10, there is a level shift circuit 200 composed of two-stage ratio type inverter circuits I21 and I22 (see, for example, Patent Document 2). Here, as in the case of the level shift circuit shown in FIG. 9, the internal circuit of the IC operates by receiving the power supply voltage VDDH from the first voltage source, and the I 2 C bus operates from the second voltage source. It is assumed that the device operates by receiving the supply of the voltage VDDL.

具体的には、図１０に示すレベルシフト回路２００は、ソース端子が第１電圧源に、ゲート端子及びドレイン端子が比率型インバータ回路Ｉ２１の出力ノードに夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ２１と、ゲート端子に入力信号が、ソース端子に接地電圧が夫々入力され、ドレイン端子が比率型インバータ回路Ｉ２１の出力ノードに接続されたＮチャネル型ＭＯＳトランジスタＭＮ２１を備え、入力信号の波形整形を行う比率型インバータ回路Ｉ２１と、ソース端子が第１電圧源に、ゲート端子及びドレイン端子が出力端子に接続されたＰチャネル型ＭＯＳトランジスタＭＰ２２と、ゲート端子が比率型インバータ回路Ｉ２１の出力ノードに、ドレイン端子が出力端子に夫々接続され、ソース端子に接地電圧が入力されているＮチャネル型ＭＯＳトランジスタＭＮ２２を備え、比率型インバータ回路Ｉ２１の出力信号の波形整形を行う比率型インバータ回路Ｉ２２を備えて構成されている。   Specifically, the level shift circuit 200 shown in FIG. 10 includes a P-channel MOS transistor MP21 having a source terminal connected to the first voltage source and a gate terminal and a drain terminal connected to the output node of the ratio inverter circuit I21. The ratio of the input signal to the gate terminal, the ground voltage to the source terminal, the N-channel MOS transistor MN21 having the drain terminal connected to the output node of the ratio inverter circuit I21, and the waveform shaping of the input signal. Type inverter circuit I21, a P-channel MOS transistor MP22 having a source terminal connected to the first voltage source, a gate terminal and a drain terminal connected to the output terminal, a gate terminal connected to the output node of the ratio type inverter circuit I21, and a drain terminal Are connected to the output terminals and the ground voltage is input to the source terminals. An N-channel MOS transistor MN22, and is configured with a ratio type inverter circuit I22 to perform waveform shaping of the output signal of the ratio type inverter circuit I21.

図１０に示すレベルシフト回路は、２段の比率型インバータ回路Ｉ２１及びＩ２２で構成されていることから、２段の比率型インバータ回路Ｉ２１及びＩ２２を構成するＭＯＳトランジスタのサイズを適切に選択することにより、出力信号の電圧振幅の最大値を電源電圧ＶＤＤＨにすることができる。   Since the level shift circuit shown in FIG. 10 includes two-stage ratio type inverter circuits I21 and I22, the size of the MOS transistors constituting the two-stage ratio type inverter circuits I21 and I22 is appropriately selected. Thus, the maximum value of the voltage amplitude of the output signal can be set to the power supply voltage VDDH.

特開２００６−１３５５６０号公報JP 2006-135560 A 特開平８−１８４３３号公報JP-A-8-18433

ところで、図９に示すレベルシフト回路では、Ｎチャネル型ＭＯＳトランジスタＭＮ１３とＮチャネル型ＭＯＳトランジスタＭＮ１４に逆位相の信号を入力する必要があることから、２段のインバータ回路Ｉ１１及びＩ１２が必要となる。そして、インバータ回路Ｉ１１及びＩ１２を正常に動作させるためには、入力信号の電圧振幅に応じた電源電圧ＶＤＤＬを入力する必要があり、外部入力により電圧ＶＤＤＬを入力する必要が生じる。   By the way, in the level shift circuit shown in FIG. 9, since it is necessary to input signals having opposite phases to the N-channel MOS transistor MN13 and the N-channel MOS transistor MN14, two-stage inverter circuits I11 and I12 are required. . In order to operate the inverter circuits I11 and I12 normally, it is necessary to input the power supply voltage VDDL corresponding to the voltage amplitude of the input signal, and it is necessary to input the voltage VDDL by an external input.

これに対し、図１０に示すレベルシフト回路では、入力信号がハイレベルの場合、Ｐチャネル型ＭＯＳトランジスタＭＰ２１とＮチャネル型ＭＯＳトランジスタＭＮ２１の両方がＯＮ状態になるため、比率型インバータ回路Ｉ２１に貫通電流が流れることになる。また、入力信号がローレベルの場合は、Ｐチャネル型ＭＯＳトランジスタＭＰ２２とＮチャネル型ＭＯＳトランジスタＭＮ２２の両方がＯＮ状態となるため、比率型インバータ回路Ｉ２２貫通電流が流れることになる。つまり、入力信号の信号レベルに拘わらず、貫通電流が流れるため、消費電流の増大が課題となっている。更に、出力信号の電圧振幅の最大値を、ＭＯＳトランジスタサイズにより調整する構成であることから、特定の最大振幅を持つ入力信号でしか使用することができない。   On the other hand, in the level shift circuit shown in FIG. 10, when the input signal is at a high level, both the P-channel MOS transistor MP21 and the N-channel MOS transistor MN21 are in the ON state. Current will flow. When the input signal is at a low level, both the P-channel type MOS transistor MP22 and the N-channel type MOS transistor MN22 are turned on, so that a ratio type inverter circuit I22 through current flows. That is, since a through current flows regardless of the signal level of the input signal, an increase in current consumption is a problem. Further, since the maximum value of the voltage amplitude of the output signal is adjusted according to the size of the MOS transistor, it can be used only with an input signal having a specific maximum amplitude.

本発明は上記の問題に鑑みてなされたものであり、その目的は、入力信号の電圧振幅の最大値と同電圧を供給する電源電圧の入力を必要とせず、異なる電圧振幅の入力信号が入力された場合でも動作可能であり、貫通電流による消費電力の増大を低減できるレベルシフト回路、及び、当該レベルシフト回路を用いた通信回路を提供する点にある。   The present invention has been made in view of the above problems, and its purpose is not to input a power supply voltage that supplies the same voltage as the maximum value of the voltage amplitude of the input signal, but to input an input signal having a different voltage amplitude. Therefore, the present invention is to provide a level shift circuit that can operate even when it is applied and can reduce an increase in power consumption due to a through current, and a communication circuit using the level shift circuit.

上記目的を達成するための本発明に係るレベルシフト回路は、出力信号の電圧振幅の最大値と同電圧を供給する第１電圧源と内部出力ノードの間に設けられた負荷抵抗回路と、入力信号の入力電圧を受け付け、制御ノードの電圧値を前記入力信号の電圧振幅の最大値に対応する制御電圧値に保持する電圧記憶回路と、前記内部出力ノードと前記入力信号の入力ノードの間に設けられ、前記制御ノードの電圧と前記入力信号の電圧の電圧差に応じてＯＮ状態とＯＦＦ状態が切り替わるように構成され、前記入力信号の電圧値が電圧振幅の最大値の場合にＯＦＦ状態に、前記入力信号の電圧値が電圧振幅の最小値の場合にＯＮ状態になる第１スイッチング回路と、を備えることを特徴とする。   In order to achieve the above object, a level shift circuit according to the present invention includes a load resistance circuit provided between a first voltage source that supplies the same voltage as the maximum value of the voltage amplitude of an output signal and an internal output node, and an input. A voltage storage circuit that receives a signal input voltage and holds the voltage value of the control node at a control voltage value corresponding to the maximum value of the voltage amplitude of the input signal; and between the internal output node and the input node of the input signal Provided, and is configured to switch between an ON state and an OFF state according to a voltage difference between the voltage of the control node and the voltage of the input signal, and enters an OFF state when the voltage value of the input signal is the maximum value of the voltage amplitude. And a first switching circuit that is turned on when the voltage value of the input signal is the minimum value of the voltage amplitude.

尚、ここでの電圧振幅の最大値は、電圧振幅の絶対値の最大値を示しており、電圧振幅の最小値は、電圧振幅の絶対値の最大値を示している。   Here, the maximum value of the voltage amplitude indicates the maximum value of the absolute value of the voltage amplitude, and the minimum value of the voltage amplitude indicates the maximum value of the absolute value of the voltage amplitude.

更に好ましくは、上記特徴のレベルシフト回路は、前記電圧記憶回路が、入力端が前記入力ノードに、出力端が前記制御ノードに夫々接続された整流素子と、一端が前記制御ノードに、他端が所定の固定電圧を供給する固定電圧源に夫々接続された静電容量素子を備えて構成される。   More preferably, in the level shift circuit having the above characteristics, the voltage storage circuit includes a rectifier element having an input terminal connected to the input node and an output terminal connected to the control node, one end connected to the control node, and the other terminal. Are configured to include capacitance elements respectively connected to fixed voltage sources that supply a predetermined fixed voltage.

更に好ましくは、上記特徴のレベルシフト回路は、前記整流素子が、アノードが前記入力ノードに、カソードが前記制御ノードに夫々接続されたダイオード、または、ゲート端子及びドレイン端子が前記入力ノードに、ソース端子が前記制御ノードに夫々接続された第１ＭＯＳトランジスタである。   More preferably, in the level shift circuit of the above feature, the rectifying element is a diode in which an anode is connected to the input node and a cathode is connected to the control node, or a gate terminal and a drain terminal are connected to the input node. The first MOS transistors each having a terminal connected to the control node.

更に好ましくは、上記特徴のレベルシフト回路は、前記静電容量素子が、コンデンサ、または、第２ＭＯＳトランジスタのゲート酸化膜で構成されている。   More preferably, in the level shift circuit having the above characteristics, the capacitance element is constituted by a capacitor or a gate oxide film of a second MOS transistor.

更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記第１スイッチング回路が、ゲート端子が前記制御ノードに、ソース端子が前記入力ノードに、ドレイン端子が前記内部出力ノードに接続された第３ＭＯＳトランジスタである。   More preferably, in the level shift circuit according to any one of the above features, the first switching circuit includes a gate terminal connected to the control node, a source terminal connected to the input node, and a drain terminal connected to the internal output node. It is a 3MOS transistor.

更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記負荷抵抗回路が、一端が前記第１電圧源に、他端が前記内部出力ノードに接続された抵抗素子、または、ゲート端子及びドレイン端子が前記内部出力ノードに、ソース端子が前記第１電圧源に夫々接続された第４ＭＯＳトランジスタで構成されている。   More preferably, in the level shift circuit according to any one of the above features, the load resistor circuit is a resistor element having one end connected to the first voltage source and the other end connected to the internal output node, or a gate terminal and a drain. The terminal is constituted by a fourth MOS transistor having a terminal connected to the internal output node and a source terminal connected to the first voltage source.

更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記内部出力ノードと出力端子の間に、前記第１電圧源から電源電圧が供給され動作する波形整形回路を備える。   More preferably, the level shift circuit according to any one of the above features includes a waveform shaping circuit that operates by being supplied with a power supply voltage from the first voltage source between the internal output node and the output terminal.

更に好ましくは、上記特徴のレベルシフト回路は、前記波形整形回路が、入力端子が前記内部出力ノードに、出力端子が外部出力ノードに夫々接続されたＣＭＯＳインバータ回路で構成される。   More preferably, in the level shift circuit having the above characteristics, the waveform shaping circuit includes a CMOS inverter circuit in which an input terminal is connected to the internal output node and an output terminal is connected to an external output node.

更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記入力ノードの電圧値を、前記入力信号の電圧振幅の最大値以上の所定電圧以下に保持する第１静電保護回路を備える。   More preferably, the level shift circuit according to any one of the above features includes a first electrostatic protection circuit that holds the voltage value of the input node below a predetermined voltage that is not less than the maximum value of the voltage amplitude of the input signal.

更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記入力ノードの電圧値を、前記入力信号の電圧振幅の最小値以下の所定電圧以上に保持する第２静電保護回路を備える。   More preferably, the level shift circuit according to any one of the above features includes a second electrostatic protection circuit that holds the voltage value of the input node at a predetermined voltage that is equal to or lower than the minimum value of the voltage amplitude of the input signal.

更に好ましくは、上記特徴のレベルシフト回路は、前記入力ノードに、プルアップ回路が接続されている。   More preferably, in the level shift circuit having the above characteristics, a pull-up circuit is connected to the input node.

更に好ましくは、上記特徴のレベルシフト回路は、前記入力ノードに、プルダウン回路が接続されている。   More preferably, in the level shift circuit having the above characteristics, a pull-down circuit is connected to the input node.

更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記第１スイッチング回路と前記内部出力ノードの間に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路、或いは、第１電圧源と内部出力ノードの間に前記負荷抵抗回路と直列に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備える。   More preferably, the level shift circuit of any one of the above features is provided between the first switching circuit and the internal output node, and is a second switching circuit that switches between an ON state and an OFF state based on an external signal, or A second switching circuit is provided in series with the load resistor circuit between the first voltage source and the internal output node, and switches between an ON state and an OFF state based on an external signal.

上記目的を達成するための本発明に係る通信回路は、搭載されているＩＣの内部回路に、上記何れかの特徴のレベルシフト回路を用いて接続することを特徴とする。   In order to achieve the above object, a communication circuit according to the present invention is characterized in that it is connected to an internal circuit of an IC mounted using any one of the above-described level shift circuits.

上記特徴のレベルシフト回路によれば、入力信号の入力電圧を受け付け、制御ノードの電圧値を入力信号の電圧振幅の最大値に保持する電圧記憶回路を備え、制御ノードの電圧（入力信号の電圧振幅の最大値）と入力信号の電圧の電圧差に応じて動作するように構成したので、入力信号の電圧振幅の最大値と同電圧を供給する第２電圧源からの電源供給が必要なくなり、端子数を低減できる。   According to the level shift circuit of the above feature, a voltage storage circuit that receives the input voltage of the input signal and holds the voltage value of the control node at the maximum value of the voltage amplitude of the input signal is provided. (Amplitude maximum value) and the voltage difference between the voltages of the input signal are configured to operate, so that it is not necessary to supply power from the second voltage source that supplies the same voltage as the voltage amplitude maximum value of the input signal. The number of terminals can be reduced.

また、上記特徴のレベルシフト回路によれば、入力信号の入力電圧を受け付け、制御ノードの電圧値を入力信号の電圧振幅の最大値に保持する電圧記憶回路を備え、制御ノードの電圧（入力信号の電圧振幅の最大値）と入力信号の電圧の電圧差に応じて動作するように構成したので、電圧振幅の異なる入力信号が入力された場合でも正常に動作でき、汎用性を向上させることができる。   In addition, the level shift circuit having the above characteristics includes a voltage storage circuit that receives an input voltage of the input signal and holds the voltage value of the control node at the maximum value of the voltage amplitude of the input signal, and the voltage of the control node (input signal It can be operated according to the voltage difference between the input signal voltage and the input signal voltage, so that it can operate normally even when input signals with different voltage amplitudes are input. it can.

更に、上記特徴のレベルシフト回路によれば、入力信号のレベルがハイレベルの場合、電圧記憶回路の電圧と入力信号の電圧の電圧差が無くなり、第１スイッチング回路がＯＦＦ状態になるため、第１電圧源と入力ノードの間に貫通電流が流れることがないので、消費電力の増大を効果的に抑えることができる。   Furthermore, according to the level shift circuit of the above feature, when the level of the input signal is high, there is no voltage difference between the voltage of the voltage storage circuit and the voltage of the input signal, and the first switching circuit is turned off. Since no through current flows between one voltage source and the input node, an increase in power consumption can be effectively suppressed.

上記特徴の通信回路によれば、上記特徴のレベルシフト回路を用いるので、入力信号のレベルがハイレベルの場合に貫通電流が流れることがない。特に、Ｉ２Ｃ方式では、待機時に、入力ノードに接続する入力端子の電圧をハイレベルに保つことになっているため、上記特徴のレベルシフト回路を用いることで待機時の貫通電流を削減でき、消費電力の低減を図ることが可能になる。尚、特に、Ｉ２Ｃ方式では、低速で周辺機器と通信を行うので、入力信号がハイレベルに保たれる時間が長くなる傾向にあるので、入力信号のレベルがハイレベルの場合の貫通電力を抑えることにより、消費電力の削減効果がより期待できる。 According to the communication circuit having the above characteristics, since the level shift circuit having the above characteristics is used, no through current flows when the level of the input signal is high. In particular, in the I 2 C system, since the voltage of the input terminal connected to the input node is kept at a high level during standby, the through current during standby can be reduced by using the level shift circuit having the above characteristics. Thus, it is possible to reduce power consumption. In particular, in the I 2 C system, since communication with peripheral devices is performed at a low speed, the time during which the input signal is kept at a high level tends to be long. Therefore, the penetration power when the level of the input signal is at a high level By suppressing this, the effect of reducing power consumption can be expected more.

本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit and communication circuit which concern on this invention. 本発明に係るレベルシフト回路の第１実施形態における動作を示す信号波形図である。It is a signal waveform diagram which shows the operation | movement in 1st Embodiment of the level shift circuit which concerns on this invention. 本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit and communication circuit which concern on this invention. 本発明に係るレベルシフト回路の第２実施形態における動作を示す信号波形図である。It is a signal waveform diagram which shows the operation | movement in 2nd Embodiment of the level shift circuit which concerns on this invention. 本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit and communication circuit which concern on this invention. 本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit and communication circuit which concern on this invention. 本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit and communication circuit which concern on this invention. 本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit and communication circuit which concern on this invention. 従来技術に係るレベルシフト回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit which concerns on a prior art. 従来技術に係るレベルシフト回路の概略構成例を示す概略回路図である。It is a schematic circuit diagram which shows the schematic structural example of the level shift circuit which concerns on a prior art.

以下、本発明に係るレベルシフト回路及び通信回路の実施形態を図面に基づいて説明する。   Embodiments of a level shift circuit and a communication circuit according to the present invention will be described below with reference to the drawings.

〈第１実施形態〉
本発明に係るレベルシフト回路及び通信回路の第１実施形態について図１及び図２を基に説明する。 <First Embodiment>
A first embodiment of a level shift circuit and a communication circuit according to the present invention will be described with reference to FIGS.

先ず、本発明に係るレベルシフト回路１０Ａ及び通信回路１Ａの構成について、図１を基に説明する。ここで、図１は、本発明に係るレベルシフト回路１０Ａを用いて、搭載されているＩＣの内部回路に接続する通信回路１Ａの概略構成例を示している。   First, configurations of the level shift circuit 10A and the communication circuit 1A according to the present invention will be described with reference to FIG. Here, FIG. 1 shows a schematic configuration example of a communication circuit 1A connected to an internal circuit of an IC mounted using the level shift circuit 10A according to the present invention.

尚、本実施形態では、ＩＣの内部回路が、第１電圧源から電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、第２電圧源から電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。 In the present embodiment, the internal circuit of the IC operates with the supply of the power supply voltage VDDH from the first voltage source, and the external bus 20 (I 2 C bus) supplies the power supply voltage VDDL from the second voltage source. A description will be given assuming the operation. Further, VDDH> VDDL.

通信回路１Ａは、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ａを備えて構成されている。 The communication circuit 1A is a circuit that performs communication by the I 2 C method, receives an external bus 20 that operates by receiving supply of a power supply voltage VDDL, and receives an input signal having a maximum voltage amplitude of VDDL from the external bus 20, The level shift circuit 10A is configured to output an output signal whose maximum amplitude is VDDH.

外部バス２０は、一端が電源電圧ＶＤＤＬに、他端がレベルシフト回路１０Ａの入力ノードＮ３に接続された抵抗素子ＲＰＵと、ドレイン端子がレベルシフト回路１０Ａの入力ノードＮ３に接続され、ソース端子に接地電圧が入力されるＮチャネル型ＭＯＳトランジスタＭＰＤを備えて構成されている。即ち、外部バス２０は、抵抗素子ＲＰＵでプルアップされ、Ｎチャネル型ＭＯＳトランジスタＭＰＤでプルダウンされたオープンドレインのバスであり、レベルシフト回路１０に対し、電圧振幅の最大値がＶＤＤＬ、最小値が接地電圧の入力信号を出力する。   The external bus 20 has one end connected to the power supply voltage VDDL, the other end connected to the input node N3 of the level shift circuit 10A, a drain terminal connected to the input node N3 of the level shift circuit 10A, and a source terminal. An N-channel MOS transistor MPD to which a ground voltage is input is provided. In other words, the external bus 20 is an open drain bus that is pulled up by the resistance element RPU and pulled down by the N-channel MOS transistor MPD, and has a maximum voltage amplitude of VDDL and a minimum value of the level shift circuit 10. Outputs ground voltage input signal.

レベルシフト回路１０Ａは、第１電圧源と内部出力ノードＮ１の間に設けられた負荷抵抗回路と、入力信号の入力電圧を受け付け、制御ノードＮ２の電圧値を入力信号の電圧振幅の最大値に対応する制御電圧値に保持する電圧記憶回路１１ａと、内部出力ノードＮ１と入力信号の入力ノードＮ３の間に設けられ、制御ノードＮ２の電圧と入力信号の電圧の電圧差に応じてＯＮ状態とＯＦＦ状態が切り替わるように構成され、入力信号の電圧値が電圧振幅の最大値の場合にＯＦＦ状態に、入力信号の電圧値が電圧振幅の最小値の場合にＯＮ状態になる第１スイッチング回路と、を備えて構成されている。また、本実施形態のレベルシフト回路１０Ａは、内部出力ノードＮ１と出力端子の間に、電源電圧ＶＤＤＨの供給を受けて動作する波形整形回路を備えている。尚、ここでの入力信号の電圧振幅の最大値は絶対値の最大値であり、本実施形態では、入力信号が接地電圧（０Ｖ）から正電圧ＶＤＤＬの電圧振幅を持つことから、入力信号の電圧振幅の最大値はＶＤＤＬである。   The level shift circuit 10A receives the input voltage of the input signal and the load resistance circuit provided between the first voltage source and the internal output node N1, and sets the voltage value of the control node N2 to the maximum value of the voltage amplitude of the input signal. A voltage storage circuit 11a that holds the corresponding control voltage value, and is provided between the internal output node N1 and the input node N3 of the input signal, and is turned on according to the voltage difference between the voltage of the control node N2 and the input signal. A first switching circuit configured to be switched between an OFF state, an OFF state when the voltage value of the input signal is the maximum value of the voltage amplitude, and an ON state when the voltage value of the input signal is the minimum value of the voltage amplitude; , And is configured. Further, the level shift circuit 10A of this embodiment includes a waveform shaping circuit that operates by receiving the supply of the power supply voltage VDDH between the internal output node N1 and the output terminal. The maximum value of the voltage amplitude of the input signal here is the maximum value of the absolute value. In this embodiment, the input signal has a voltage amplitude from the ground voltage (0 V) to the positive voltage VDDL. The maximum value of the voltage amplitude is VDDL.

負荷抵抗回路は、ここでは、抵抗素子Ｒ１で構成され、一端が第１電圧源に、他端が内部出力ノードＮ１に接続されている。   Here, the load resistance circuit includes a resistance element R1, and one end is connected to the first voltage source and the other end is connected to the internal output node N1.

電圧記憶回路１１ａは、入力端が入力ノードＮ３に、出力端が制御ノードＮ２に夫々接続された整流素子と、一端が制御ノードＮ２に、他端が所定の固定電圧を供給する固定電圧源に夫々接続された静電容量素子を備えて構成されている。ここでは、整流素子がダイオードＤ１で構成され、アノード端子が入力ノードＮ３に、カソード端子が制御ノードＮ２に接続されている。また、静電容量素子がコンデンサＣ１で構成され、一端が制御ノードＮ２に、他端が固定電圧源としての接地電圧に接続されている。ダイオードＤ１及びコンデンサＣ１を用いることにより、簡素な構成で電圧記憶回路１１ａを実現できる。尚、本実施形態では、固定電圧源として接地電圧を想定したが、これに限るものではない。   The voltage storage circuit 11a has a rectifying element having an input terminal connected to the input node N3 and an output terminal connected to the control node N2, one end connected to the control node N2, and the other terminal serving as a fixed voltage source that supplies a predetermined fixed voltage. Each is configured to include an electrostatic capacitance element connected thereto. Here, the rectifying element is composed of a diode D1, the anode terminal is connected to the input node N3, and the cathode terminal is connected to the control node N2. Further, the electrostatic capacitance element is constituted by a capacitor C1, one end is connected to the control node N2, and the other end is connected to a ground voltage as a fixed voltage source. By using the diode D1 and the capacitor C1, the voltage storage circuit 11a can be realized with a simple configuration. In the present embodiment, the ground voltage is assumed as the fixed voltage source, but the present invention is not limited to this.

第１スイッチング回路は、ゲート端子が制御ノードＮ２に、ソース端子が入力ノードＮ３に、ドレイン端子が内部出力ノードＮ１に接続された第３ＭＯＳトランジスタで構成されている。   The first switching circuit includes a third MOS transistor having a gate terminal connected to the control node N2, a source terminal connected to the input node N3, and a drain terminal connected to the internal output node N1.

波形整形回路は、入力端子が内部出力ノードＮ１に、出力端子が外部出力ノードＮ４に夫々接続されたＣＭＯＳインバータ回路Ｉ１で構成されている。より具体的には、ゲート端子が内部出力ノードＮ１に、ドレイン端子が外部出力ノードＮ４に夫々接続され、ソース端子に電源電圧ＶＤＤＨが入力されたＰチャネル型ＭＯＳトランジスタＭＰ１と、ゲート端子が内部出力ノードＮ１に、ドレイン端子が外部出力ノードＮ４に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＮ２で構成されている。尚、波形整形回路を備えることにより、プロセスの制約等により、負荷抵抗の抵抗値を大きくすることができない場合や、内部出力ノードＮ１を伝搬する信号の電圧振幅の最大値を十分に大きくすることができない場合でも、出力信号について所望の電圧振幅を得ることができる。   The waveform shaping circuit includes a CMOS inverter circuit I1 having an input terminal connected to the internal output node N1 and an output terminal connected to the external output node N4. More specifically, a P-channel MOS transistor MP1 having a gate terminal connected to the internal output node N1, a drain terminal connected to the external output node N4, and a power supply voltage VDDH input to the source terminal, and a gate terminal connected to the internal output. The node N1 includes an N-channel MOS transistor MN2 having a drain terminal connected to the external output node N4 and a ground voltage input to the source terminal. It should be noted that by providing a waveform shaping circuit, the maximum value of the voltage amplitude of the signal propagating through the internal output node N1 is sufficiently increased when the resistance value of the load resistor cannot be increased due to process restrictions or the like. Even if this is not possible, a desired voltage amplitude can be obtained for the output signal.

次に、本発明に係るレベルシフト回路１０Ａ及び通信回路１Ａの動作について、図２を基に説明する。   Next, operations of the level shift circuit 10A and the communication circuit 1A according to the present invention will be described with reference to FIG.

ここで、図２（ａ）は、実線が入力信号の電圧Ｖｉｎを、破線が制御電圧Ｖｇを、図２（ｂ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓを、図２（ｃ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧（内部出力ノードＮ１の電圧値）Ｖｄを、図２（ｄ）は、出力信号の電圧値Ｖｏｕｔを、図２（ｅ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１に流れる電流値Ｉｄｓを夫々示している。   2A shows the input signal voltage Vin, the broken line shows the control voltage Vg, and FIG. 2B shows the gate-source voltage Vgs of the N-channel MOS transistor MN1, FIG. (C) shows the voltage (voltage value of the internal output node N1) Vd of the drain terminal of the N-channel MOS transistor MN1, FIG. 2 (d) shows the voltage value Vout of the output signal, and FIG. Current values Ids flowing through the N-channel MOS transistor MN1 are shown.

尚、入力信号の電圧Ｖｉｎの最大値ＶＤＤＬは、Ｎチャネル型ＭＯＳトランジスタＭＮ１のしきい値電圧Ｖｔｈ１とダイオードＤ１の順方向バイアスＶｆの合計より大きくなるように、Ｖｉｎ＝ＶＤＤＬ＞Ｖｔｈ１＋Ｖｆに設定されている。   The maximum value VDDL of the voltage Vin of the input signal is set to Vin = VDDL> Vth1 + Vf so as to be larger than the sum of the threshold voltage Vth1 of the N-channel MOS transistor MN1 and the forward bias Vf of the diode D1. Yes.

時間ｔ０〜ｔ１の初期状態（電圧記憶回路１１に入力信号の電圧振幅の最大値を記憶する前）では、図２（ａ）に示すように、入力信号の電圧値Ｖｉｎがローレベル（０Ｖ、接地電圧）、コンデンサＣ１の電圧が０Ｖとなっている。これにより、図２（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ゲート・ソース間電圧が０Ｖであり、ＯＦＦ状態となっている。また、図２（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図２（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値は０Ｖである。   In the initial state at time t0 to t1 (before the maximum value of the voltage amplitude of the input signal is stored in the voltage storage circuit 11), as shown in FIG. 2A, the voltage value Vin of the input signal is low level (0V, The voltage of the capacitor C1 is 0V. Thereby, as shown in FIG. 2B, the N-channel MOS transistor MN1 has a gate-source voltage of 0 V and is in an OFF state. Further, as shown in FIG. 2C, the voltage value of the drain terminal of the N-channel MOS transistor MN1 is VDDH, and as shown in FIG. 2D, the voltage value of the output signal of the COMS inverter circuit is 0V. It is.

時間ｔ１〜ｔ２の電圧記憶期間では、レベルシフト回路１０Ａは、コンデンサＣ１を充電し、制御ノードＮ２に入力信号の電圧振幅の最大値に対応する制御電圧値を記憶する電圧記憶動作を行う。具体的には、時間ｔ１において、図２（ａ）に示すように、入力信号の電圧Ｖｉｎがローレベルからハイレベル（ＶＤＤＬ）になると、ダイオードＤ１に電流が流れ、コンデンサＣ１の充電が開始される。ダイオードＤ１のアノード・カソード間電圧（Ｖｉｎ−Ｖｇ）が順方向バイアスＶｆに近くなると、ダイオードＤ１に電流が流れなくなりコンデンサＣ１の充電が終了する。   In the voltage storage period from time t1 to time t2, the level shift circuit 10A performs the voltage storage operation of charging the capacitor C1 and storing the control voltage value corresponding to the maximum value of the voltage amplitude of the input signal in the control node N2. Specifically, at time t1, as shown in FIG. 2A, when the voltage Vin of the input signal changes from low level to high level (VDDL), a current flows through the diode D1, and charging of the capacitor C1 is started. The When the anode-cathode voltage (Vin−Vg) of the diode D1 becomes close to the forward bias Vf, no current flows through the diode D1, and charging of the capacitor C1 is completed.

尚、充電終了時のＮチャネル型ＭＯＳトランジスタＭＮ１は、ゲート端子に入力される制御電圧Ｖｇが略Ｖｉｎ−Ｖｆとなり、図２（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｆとなり、ＯＦＦ状態となる。また、図２（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図２（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値は０Ｖである。   At the end of charging, the N-channel MOS transistor MN1 has a control voltage Vg input to the gate terminal of approximately Vin-Vf and a gate-source voltage Vgs of -Vf as shown in FIG. It will be in an OFF state. Further, as shown in FIG. 2C, the voltage value of the drain terminal of the N-channel MOS transistor MN1 is VDDH, and as shown in FIG. 2D, the voltage value of the output signal of the COMS inverter circuit is 0V. It is.

時間ｔ２以降の期間では、レベルシフト回路１０Ａは、通常動作を行う。具体的には、時間ｔ３で入力信号の電圧値Ｖｉｎがハイレベルからローレベルに遷移すると、ダイオードＤ１には逆方向バイアスがかかる。これにより、ダイオードＤ１に電流が流れないので、コンデンサＣ１の電荷が保持され、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート端子に入力される制御電圧ＶｇはＶＤＤＬ−Ｖｆのまま保持される。これに対し、入力信号の電圧値Ｖｉｎがローレベルになることで、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ソース端子の電圧値が０Ｖになり、図２（ｂ）に示すように、ゲート・ソース間電圧ＶｇｓがＶＤＤＬ−Ｖｆとなり、ＶＤＤＬ＞Ｖｔｈ１＋Ｖｆの条件下では、ＯＮ状態になる。Ｎチャネル型ＭＯＳトランジスタＭＮ１がＯＮ状態となることから、図２（ｅ）に示すように、ドレイン・ソース間にＶＤＤＨ／Ｒ１の電流が流れ、図２（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄは低下して０Ｖに近くなり、図２（ｄ）に示すように、ＣＭＯＳインバータ回路Ｉ１の出力信号の電圧値はローレベルからハイレベル（ＶＤＤＨ）に遷移する。   In the period after time t2, the level shift circuit 10A performs a normal operation. Specifically, when the voltage value Vin of the input signal transitions from a high level to a low level at time t3, a reverse bias is applied to the diode D1. Thereby, since no current flows through the diode D1, the electric charge of the capacitor C1 is held, and the control voltage Vg input to the gate terminal of the N-channel MOS transistor MN1 is held as VDDL−Vf. On the other hand, when the voltage value Vin of the input signal becomes low level, the voltage value of the source terminal of the N-channel MOS transistor MN1 becomes 0V, and as shown in FIG. The voltage Vgs becomes VDDL−Vf, and it is turned on under the condition of VDDL> Vth1 + Vf. Since the N-channel MOS transistor MN1 is in the ON state, the VDDH / R1 current flows between the drain and source as shown in FIG. 2E, and the internal output node as shown in FIG. The voltage value Vd of N1 decreases and approaches 0 V, and as shown in FIG. 2D, the voltage value of the output signal of the CMOS inverter circuit I1 transitions from the low level to the high level (VDDH).

時間ｔ４で入力信号の電圧値Ｖｉｎがローレベルからハイレベルに遷移した場合、コンデンサＣ１に電荷が保持されていることから、ダイオードＤ１のアノード・カソード間電圧は順方向バイアスＶｆに近い状態となり、ダイオードＤ１に電流は流れず、コンデンサＣ１の電荷は保持される。制御電圧ＶｇがＶｉｎ−Ｖｆ（＝ＶＤＤＬ−Ｖｆ）、ソース端子の電圧値がＶＤＤＬであることから、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、図２（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｆとなり、ＯＦＦ状態となる。このとき、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れないことから、図２（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄはローレベルからハイレベル（ＶＤＤＨ）に遷移し、図２（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値はハイレベル（ＶＤＤＨ）からローレベル（０Ｖ）に遷移する。   When the voltage value Vin of the input signal transitions from the low level to the high level at time t4, since the charge is held in the capacitor C1, the voltage between the anode and the cathode of the diode D1 becomes close to the forward bias Vf, No current flows through the diode D1, and the charge of the capacitor C1 is retained. Since the control voltage Vg is Vin−Vf (= VDDL−Vf) and the voltage value of the source terminal is VDDL, the N-channel MOS transistor MN1 has a gate-source voltage Vgs as shown in FIG. Becomes -Vf, which is in the OFF state. At this time, since no current flows through the N-channel MOS transistor MN1, the voltage value Vd of the internal output node N1 transitions from the low level to the high level (VDDH) as shown in FIG. As shown in (d), the voltage value of the output signal of the COMS inverter circuit transitions from a high level (VDDH) to a low level (0 V).

以上より、本発明に係るレベルシフト回路１０Ａでは、電源電圧ＶＤＤＬの入力を必要とせず、入力信号の電圧値Ｖｉｎがハイレベル（ＶＤＤＬ）の場合でも、貫通電流が流れない。   As described above, the level shift circuit 10A according to the present invention does not require the input of the power supply voltage VDDL, and no through current flows even when the voltage value Vin of the input signal is at a high level (VDDL).

〈第２実施形態〉
本発明に係るレベルシフト回路及び通信回路の第２実施形態について図３及び図４を基に説明する。尚、本実施形態では、上記第１実施形態とは、負荷抵抗回路及び電圧記憶回路１１の構成が異なる場合について説明する。 Second Embodiment
A second embodiment of a level shift circuit and a communication circuit according to the present invention will be described with reference to FIGS. In the present embodiment, a case where the configuration of the load resistance circuit and the voltage storage circuit 11 is different from that of the first embodiment will be described.

先ず、本発明に係るレベルシフト回路１０Ｂ及び通信回路１Ｂの構成について、図３を基に説明する。ここで、図３は、本実施形態の通信回路１Ｂの概略構成例を示している。   First, configurations of the level shift circuit 10B and the communication circuit 1B according to the present invention will be described with reference to FIG. Here, FIG. 3 shows a schematic configuration example of the communication circuit 1B of the present embodiment.

尚、本実施形態では、上記第１実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。 In the present embodiment, as in the first embodiment, the internal circuit of the IC operates with the supply of the power supply voltage VDDH, and the external bus 20 (I 2 C bus) supplies the power supply voltage VDDL. A description will be given assuming that the receiver operates. Further, VDDH> VDDL.

通信回路１Ｂは、上記第１実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｂを備えて構成されている。尚、外部バス２０の構成は、上記第１実施形態と同じである。 Similar to the first embodiment, the communication circuit 1B is a circuit that performs communication using the I 2 C method, and operates with the supply of the power supply voltage VDDL, and the maximum value of the voltage amplitude from the external bus 20. Is configured to include a level shift circuit 10B that receives an input signal of VDDL and outputs an output signal having a maximum voltage amplitude of VDDH. The configuration of the external bus 20 is the same as that in the first embodiment.

レベルシフト回路１０Ｂは、図３に示すように、負荷抵抗回路と、電圧記憶回路１１ｂと、第１スイッチング回路と、波形整形回路を備えて構成されている。尚、第１スイッチング回路及び波形整形回路の構成は、上記第１実施形態と同じである。   As shown in FIG. 3, the level shift circuit 10B includes a load resistance circuit, a voltage storage circuit 11b, a first switching circuit, and a waveform shaping circuit. The configurations of the first switching circuit and the waveform shaping circuit are the same as those in the first embodiment.

負荷抵抗回路は、本実施形態では、ゲート端子及びドレイン端子が内部出力ノードＮ１に接続され、ソース端子に電源電圧ＶＤＤＨが入力されたＭＯＳトランジスタ、ここでは、Ｐチャネル型ＭＯＳトランジスタＭＰ２で構成されている。負荷抵抗回路をＭＯＳトランジスタで構成することにより、例えば、抵抗素子Ｒ１を用意できないＣＭＯＳプロセスを用いる場合等、抵抗素子Ｒ１を利用できない場合であっても、本発明に係るレベルシフト回路１０Ｂを実現することが可能になる。   In the present embodiment, the load resistance circuit is composed of a MOS transistor having a gate terminal and a drain terminal connected to the internal output node N1, and a power supply voltage VDDH input to the source terminal, here, a P-channel MOS transistor MP2. Yes. By configuring the load resistance circuit with MOS transistors, the level shift circuit 10B according to the present invention is realized even when the resistance element R1 cannot be used, such as when using a CMOS process in which the resistance element R1 cannot be prepared. It becomes possible.

電圧記憶回路１１ｂは、図３に示すように、整流素子と静電容量素子を備えて構成されている。整流素子は、本実施形態では、ゲート端子及びドレイン端子が入力ノードＮ３に、ソース端子が制御ノードＮ２に夫々接続されたＭＯＳトランジスタ、ここでは、Ｎチャネル型ＭＯＳトランジスタＭＮ３で構成されている。整流素子をＭＯＳトランジスタで構成することにより、ロジック専用プロセスのようにダイオードが用意されていないプロセスを用いる場合でも本発明に係るレベルシフト回路１０Ｂを実現することが可能になる。   As shown in FIG. 3, the voltage storage circuit 11 b includes a rectifying element and a capacitance element. In this embodiment, the rectifying element is composed of a MOS transistor, in this case, an N-channel MOS transistor MN3, whose gate terminal and drain terminal are connected to the input node N3 and whose source terminal is connected to the control node N2, respectively. By configuring the rectifying element with a MOS transistor, the level shift circuit 10B according to the present invention can be realized even when a process without a diode is used, such as a logic-only process.

また、静電容量素子は、本実施形態では、ＭＯＳトランジスタ、ここでは、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜で構成されている。静電容量素子をＭＯＳトランジスタで構成することにより、ロジック専用プロセスのようにコンデンサが用意されていないプロセスを用いる場合でも本発明に係るレベルシフト回路１０Ｂを実現することが可能になる。   In the present embodiment, the electrostatic capacitance element is formed of a gate oxide film of a MOS transistor, here, an N-channel MOS transistor MN4. By configuring the capacitance element with a MOS transistor, the level shift circuit 10B according to the present invention can be realized even when using a process in which no capacitor is prepared, such as a logic-only process.

次に、本発明に係るレベルシフト回路１０Ｂ及び通信回路１Ｂの動作について、図４を基に説明する。   Next, operations of the level shift circuit 10B and the communication circuit 1B according to the present invention will be described with reference to FIG.

ここで、図４（ａ）は、実線が入力信号の電圧Ｖｉｎを、破線が制御電圧Ｖｇを、図４（ｂ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓを、図４（ｃ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧（内部出力ノードＮ１の電圧値）Ｖｄを、図４（ｄ）は、出力信号の電圧値Ｖｏｕｔを、図２（ｅ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１に流れる電流値Ｉｄｓを夫々示している。   4A shows the input signal voltage Vin, the broken line shows the control voltage Vg, and FIG. 4B shows the gate-source voltage Vgs of the N-channel MOS transistor MN1. (C) shows the voltage (voltage value of the internal output node N1) Vd of the drain terminal of the N-channel MOS transistor MN1, FIG. 4 (d) shows the voltage value Vout of the output signal, and FIG. Current values Ids flowing through the N-channel MOS transistor MN1 are shown.

尚、入力信号の電圧Ｖｉｎの最大値ＶＤＤＬは、本実施形態では、Ｎチャネル型ＭＯＳトランジスタＭＮ１のしきい値電圧Ｖｔｈ１と、Ｎチャネル型ＭＯＳトランジスタＭＮ３のしきい値電圧Ｖｔｈ２の合計より大きくなるように、Ｖｉｎ＝ＶＤＤＬ＞Ｖｔｈ１＋Ｖｔｈ２に設定されている。   In this embodiment, the maximum value VDDL of the input signal voltage Vin is larger than the sum of the threshold voltage Vth1 of the N-channel MOS transistor MN1 and the threshold voltage Vth2 of the N-channel MOS transistor MN3. In addition, Vin = VDDL> Vth1 + Vth2.

時間ｔ０〜ｔ１の初期状態では、図４（ａ）に示すように、入力信号の電圧値Ｖｉｎが０Ｖ、コンデンサの電圧が０Ｖとなっている。また、図４（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ゲート・ソース間電圧が０Ｖであり、ＯＦＦ状態となっている。また、図４（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図４（ｄ）に示すように、ＣＭＯＳインバータ回路の出力信号の電圧値は０Ｖである。   In the initial state at time t0 to t1, as shown in FIG. 4A, the voltage value Vin of the input signal is 0V, and the voltage of the capacitor is 0V. As shown in FIG. 4B, the N-channel MOS transistor MN1 has a gate-source voltage of 0 V and is in an OFF state. Further, as shown in FIG. 4C, the voltage value of the drain terminal of the N-channel MOS transistor MN1 is VDDH, and as shown in FIG. 4D, the voltage value of the output signal of the CMOS inverter circuit is 0V. It is.

時間ｔ１〜ｔ２の電圧記憶期間では、レベルシフト回路１０Ｂは、制御ノードＮ２に入力信号の電圧振幅の最大値に対応する制御電圧値を記憶する電圧記憶動作を行う。具体的には、時間ｔ１において、図４（ａ）に示すように、入力信号の電圧Ｖｉｎがローレベルからハイレベル（ＶＤＤＬ）になると、Ｎチャネル型ＭＯＳトランジスタＭＮ３に電流が流れ、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜への充電が開始される。Ｎチャネル型ＭＯＳトランジスタＭＮ３のソース・ドレイン間電圧が、Ｎチャネル型ＭＯＳトランジスタＭＮ３のしきい値電圧Ｖｔｈ２に近くなると、Ｎチャネル型ＭＯＳトランジスタＭＮ３に電流が流れなくなり、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜への充電が終了する。   In the voltage storage period from time t1 to time t2, the level shift circuit 10B performs a voltage storage operation for storing the control voltage value corresponding to the maximum value of the voltage amplitude of the input signal in the control node N2. Specifically, at time t1, as shown in FIG. 4A, when the voltage Vin of the input signal changes from a low level to a high level (VDDL), a current flows through the N-channel MOS transistor MN3, and the N-channel type Charging of the gate oxide film of the MOS transistor MN4 is started. When the source-drain voltage of the N-channel MOS transistor MN3 approaches the threshold voltage Vth2 of the N-channel MOS transistor MN3, no current flows through the N-channel MOS transistor MN3, and the gate of the N-channel MOS transistor MN4. Charging to the oxide film ends.

尚、充電終了時のＮチャネル型ＭＯＳトランジスタＭＮ１は、ゲート端子に入力される制御電圧Ｖｇが略Ｖｉｎ−Ｖｔｈ２となり、図４（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｔｈ２となり、ＯＦＦ状態となる。また、図４（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図４（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値は０Ｖである。   At the end of charging, the N-channel MOS transistor MN1 has a control voltage Vg input to the gate terminal of approximately Vin−Vth2, and a gate-source voltage Vgs of −Vth2 as shown in FIG. 4B. It will be in an OFF state. Also, as shown in FIG. 4C, the voltage value of the drain terminal of the N-channel MOS transistor MN1 is VDDH, and as shown in FIG. 4D, the voltage value of the output signal of the COMS inverter circuit is 0V. It is.

時間ｔ２以降の期間では、レベルシフト回路１０Ｂは、通常動作を行う。具体的には、時間ｔ３で入力信号の電圧値Ｖｉｎがハイレベルからローレベルに遷移すると、Ｎチャネル型ＭＯＳトランジスタＭＮ３はＯＦＦ状態となり、Ｎチャネル型ＭＯＳトランジスタＭＮ４の電荷は保持され、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート端子に入力される制御電圧ＶｇはＶＤＤＬ−Ｖｔｈ２のまま保持される。これに対し、入力信号の電圧値Ｖｉｎがローレベルになることで、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ソース端子の電圧値が０Ｖになり、図４（ｂ）に示すように、ゲート・ソース間電圧ＶｇｓがＶＤＤＬ−Ｖｔｈ２となり、ＶＤＤＬ＞Ｖｔｈ１＋Ｖｔｈ２の条件下では、ＯＮ状態になる。Ｎチャネル型ＭＯＳトランジスタＭＮ１がＯＮ状態となることから、図４（ｅ）に示すように、ドレイン・ソース間にＶＤＤＨ／Ｒ２の電流が流れ、図４（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄは低下して０Ｖに近くなり、図４（ｄ）に示すように、ＣＭＯＳインバータ回路Ｉ１の出力信号の電圧値はローレベルからハイレベル（ＶＤＤＨ）に遷移する。   In the period after time t2, the level shift circuit 10B performs normal operation. Specifically, when the voltage value Vin of the input signal transitions from the high level to the low level at time t3, the N-channel MOS transistor MN3 is turned off, and the charge of the N-channel MOS transistor MN4 is held, and the N-channel type The control voltage Vg input to the gate terminal of the MOS transistor MN1 is held as VDDL−Vth2. On the other hand, when the voltage value Vin of the input signal becomes low level, the voltage value of the source terminal of the N-channel MOS transistor MN1 becomes 0V, and as shown in FIG. The voltage Vgs is VDDL−Vth2, and the voltage Vgs is turned on under the condition of VDDL> Vth1 + Vth2. Since the N-channel MOS transistor MN1 is in the ON state, the VDDH / R2 current flows between the drain and source as shown in FIG. 4E, and the internal output node as shown in FIG. The voltage value Vd of N1 decreases and approaches 0 V, and as shown in FIG. 4D, the voltage value of the output signal of the CMOS inverter circuit I1 transitions from the low level to the high level (VDDH).

時間ｔ４で入力信号の電圧値Ｖｉｎがローレベルからハイレベルに遷移した場合、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜に電荷が保持されていることから、Ｎチャネル型ＭＯＳトランジスタＭＮ３のドレイン・ソース間電圧はしきい値電圧Ｖｈｔ２に近い状態となり、Ｎチャネル型ＭＯＳトランジスタＭＮ３に電流は流れず、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜の電荷は保持される。制御電圧ＶｇがＶｉｎ−Ｖｔｈ２（＝ＶＤＤＬ−Ｖｔｈ２）、ソース端子の電圧値がＶＤＤＬであることから、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、図４（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｆとなり、ＯＦＦ状態となる。このとき、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れないことから、図４（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄはローレベルからハイレベル（ＶＤＤＨ）に遷移し、図４（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値はハイレベル（ＶＤＤＨ）からローレベル（０Ｖ）に遷移する。   When the voltage value Vin of the input signal transitions from the low level to the high level at time t4, since the charge is held in the gate oxide film of the N-channel MOS transistor MN4, the drain / source of the N-channel MOS transistor MN3 The inter-voltage becomes close to the threshold voltage Vht2, no current flows through the N-channel MOS transistor MN3, and the charge of the gate oxide film of the N-channel MOS transistor MN4 is retained. Since the control voltage Vg is Vin−Vth2 (= VDDL−Vth2) and the voltage value of the source terminal is VDDL, the N-channel MOS transistor MN1 has a gate-source voltage Vgs as shown in FIG. Becomes -Vf, which is in the OFF state. At this time, since no current flows through the N-channel MOS transistor MN1, the voltage value Vd of the internal output node N1 transitions from the low level to the high level (VDDH) as shown in FIG. As shown in (d), the voltage value of the output signal of the COMS inverter circuit transitions from a high level (VDDH) to a low level (0 V).

本実施形態では、負荷抵抗回路をＰチャネル型ＭＯＳトランジスタＭＰ２で構成し、電圧記憶回路１１ｂをＮチャネル型ＭＯＳトランジスタＭＮ３及びＭＮ４で構成したので、負荷抵抗やダイオード、コンデンサが用意されていないＣＭＯＳプロセスでも、本発明に係るレベルシフト回路を実現できる。   In this embodiment, the load resistance circuit is configured by the P-channel MOS transistor MP2, and the voltage storage circuit 11b is configured by the N-channel MOS transistors MN3 and MN4. Therefore, a CMOS process in which no load resistance, diode, or capacitor is prepared. However, the level shift circuit according to the present invention can be realized.

〈第３実施形態〉
本発明に係るレベルシフト回路及び通信回路の第３実施形態について図５を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、第２スイッチング回路を備える場合について説明する。 <Third Embodiment>
A third embodiment of a level shift circuit and a communication circuit according to the present invention will be described with reference to FIG. In the present embodiment, a case will be described in which a second switching circuit is provided in addition to the components of the first embodiment.

本発明に係るレベルシフト回路１０Ｃ及び通信回路１Ｃの構成について、図５を基に説明する。ここで、図５は、本実施形態の通信回路１Ｃの概略構成例を示している。   The configurations of the level shift circuit 10C and the communication circuit 1C according to the present invention will be described with reference to FIG. Here, FIG. 5 shows a schematic configuration example of the communication circuit 1C of the present embodiment.

尚、本実施形態では、上記第１及び第２実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。 In the present embodiment, as in the first and second embodiments, the internal circuit of the IC operates by receiving the supply of the power supply voltage VDDH, and the external bus 20 (I 2 C bus) is connected to the power supply voltage VDDL. The operation will be described assuming that the operation is performed. Further, VDDH> VDDL.

通信回路１Ｃは、上記第１及び第２実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｃを備えて構成されている。尚、外部バス２０の構成は、上記第１及び第２実施形態と同じである。 Similar to the first and second embodiments, the communication circuit 1C is a circuit that performs communication using the I 2 C method. The communication circuit 1C operates with the supply of the power supply voltage VDDL, and the voltage amplitude from the external bus 20. Is provided with a level shift circuit 10C that receives an input signal whose maximum value is VDDL and outputs an output signal whose maximum voltage amplitude is VDDH. The configuration of the external bus 20 is the same as that in the first and second embodiments.

レベルシフト回路１０Ｃは、図５に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、第１スイッチング回路と内部出力ノードＮ１の間に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。   As shown in FIG. 5, the level shift circuit 10C is provided between the load resistance circuit, the voltage storage circuit 11a, the first switching circuit, the waveform shaping circuit, the first switching circuit, and the internal output node N1, A second switching circuit that switches between an ON state and an OFF state based on an external signal is provided. The configurations of the load resistance circuit, voltage storage circuit 11a, first switching circuit, and waveform shaping circuit are the same as those in the first embodiment.

第２スイッチング回路は、より具体的には、ゲート端子にレベルシフト回路１０Ｃの動作制御を行う外部制御信号ＥＮが入力され、ドレイン端子が内部出力ノードＮ１に、ソース端子が第１スイッチング回路を構成するＮチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子に夫々接続されたＮチャネル型ＭＯＳトランジスタＭＮ５で構成されている。   More specifically, in the second switching circuit, an external control signal EN for controlling the operation of the level shift circuit 10C is input to the gate terminal, the drain terminal forms the internal output node N1, and the source terminal forms the first switching circuit. The N-channel MOS transistor MN5 is connected to the drain terminal of the N-channel MOS transistor MN1.

レベルシフト回路１０Ｃは、本実施形態では、外部制御信号ＥＮがハイレベルの場合に動作し、外部制御信号ＥＮがローレベルの場合は停止する。このように構成することにより、レベルシフト回路１０Ｃを使用しない場合に、レベルシフト回路１０Ｃを停止させることができる。上記第１実施形態で説明したように、入力信号の電圧がローレベルの場合、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れるが、レベルシフタ回路を動作させる必要が無い場合に、外部制御信号ＥＮをローレベルにすれば、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れることが無くなり、消費電力の低減を図ることができる。   In the present embodiment, the level shift circuit 10C operates when the external control signal EN is at a high level, and stops when the external control signal EN is at a low level. With this configuration, the level shift circuit 10C can be stopped when the level shift circuit 10C is not used. As described in the first embodiment, when the voltage of the input signal is low level, a current flows through the N-channel MOS transistor MN1, but when the level shifter circuit does not need to be operated, the external control signal EN is set to low level. When the level is set, no current flows through the N-channel MOS transistor MN1, and power consumption can be reduced.

本実施形態では第２のスイッチング回路を内部出力ノードＮ１とＮチャネル型ＭＯＳトランジスタＭＮ１との間に接続したものとして説明したが、第２スイッチング回路は、入力信号の電圧がローレベルの場合に、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れるのを止めることができる場所であればどこに設けてもいい。例えば、内部出力ノードＮ１と負荷抵抗回路（抵抗素子Ｒ１、Ｐチャネル型ＭＯＳトランジスタＭＰ２）の間、或いは、電源電圧ＶＤＤＨと負荷抵抗回路の間に介装しても良い。この場合、第２スイッチング回路は、Ｐチャネル型ＭＯＳトランジスタで構成するのが好ましい。   In the present embodiment, the second switching circuit has been described as being connected between the internal output node N1 and the N-channel MOS transistor MN1, but the second switching circuit is configured when the voltage of the input signal is low level. It may be provided anywhere as long as current can be stopped from flowing through the N-channel MOS transistor MN1. For example, it may be interposed between the internal output node N1 and the load resistance circuit (resistance element R1, P channel type MOS transistor MP2), or between the power supply voltage VDDH and the load resistance circuit. In this case, the second switching circuit is preferably composed of a P-channel MOS transistor.

〈第４実施形態〉
本発明に係るレベルシフト回路及び通信回路の第４実施形態について図６を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、静電保護回路を備える場合について説明する。 <Fourth embodiment>
A fourth embodiment of a level shift circuit and a communication circuit according to the present invention will be described with reference to FIG. In the present embodiment, a case where an electrostatic protection circuit is provided in addition to the components of the first embodiment will be described.

本発明に係るレベルシフト回路１０Ｄ及び通信回路１Ｄの構成について、図６を基に説明する。ここで、図６は、本実施形態の通信回路１Ｄの概略構成例を示している。   The configurations of the level shift circuit 10D and the communication circuit 1D according to the present invention will be described with reference to FIG. Here, FIG. 6 shows a schematic configuration example of the communication circuit 1D of the present embodiment.

尚、本実施形態では、上記第１〜第３実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。 In this embodiment, as in the first to third embodiments, the internal circuit of the IC operates by receiving the supply of the power supply voltage VDDH, and the external bus 20 (I 2 C bus) is connected to the power supply voltage VDDL. The operation will be described assuming that the operation is performed. Further, VDDH> VDDL.

通信回路１Ｄは、上記第１〜第３実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｄを備えて構成されている。尚、外部バス２０の構成は、上記第１〜第３実施形態と同じである。 Similar to the first to third embodiments, the communication circuit 1D is a circuit that performs communication by the I 2 C method, and operates with the supply of the power supply voltage VDDL, and the voltage amplitude from the external bus 20. Is provided with a level shift circuit 10D that accepts an input signal whose maximum value is VDDL and outputs an output signal whose maximum value of voltage amplitude is VDDH. The configuration of the external bus 20 is the same as that in the first to third embodiments.

レベルシフト回路１０Ｄは、図６に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、入力ノードＮ３の電圧値を、入力信号の電圧振幅の最大値以上の所定電圧以下に保持する第１静電保護回路と、入力ノードＮ３の電圧値を、入力信号の電圧振幅の最小値以下の所定電圧以上に保持する第２静電保護回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。   As shown in FIG. 6, the level shift circuit 10D has a load resistance circuit, a voltage storage circuit 11a, a first switching circuit, a waveform shaping circuit, a voltage value of the input node N3, and a maximum voltage amplitude of the input signal. A first electrostatic protection circuit that holds the voltage value of the input node N3 below a predetermined voltage that is equal to or greater than a minimum value of the voltage amplitude of the input signal; It is configured. The configurations of the load resistance circuit, voltage storage circuit 11a, first switching circuit, and waveform shaping circuit are the same as those in the first embodiment.

第１静電保護回路は、アノード端子が入力ノードＮ３に、カソード端子が第１電圧源に夫々接続されたダイオードＤ２で構成されている。ダイオードＤ２の順方向電圧Ｖｆ２を超える正電圧の入力信号が入力された場合、ダイオードＤ２がＯＮ状態となり、入力ノードＮ３の電圧を順方向電圧Ｖｆ２以下に抑えることができる。順方向電圧Ｖｆ２を、Ｎチャネル型ＭＯＳトランジスタＭＮ１及びＭＮ２、Ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート・基板間電圧の耐圧値より小さく設定することで、誤って、ＭＯＳトランジスタの耐圧を超える正電圧の入力信号が入力された場合でも、ＭＯＳトランジスタの破壊を防止することができる。   The first electrostatic protection circuit includes a diode D2 having an anode terminal connected to the input node N3 and a cathode terminal connected to the first voltage source. When a positive voltage input signal exceeding the forward voltage Vf2 of the diode D2 is input, the diode D2 is turned on, and the voltage of the input node N3 can be suppressed to the forward voltage Vf2 or less. By setting the forward voltage Vf2 to be smaller than the withstand voltage value of the gate-substrate voltage of the N-channel MOS transistors MN1 and MN2 and the P-channel MOS transistor MP1, an input of a positive voltage that erroneously exceeds the withstand voltage of the MOS transistor Even when a signal is input, the MOS transistor can be prevented from being destroyed.

第２静電保護回路は、アノード端子に接地電圧が入力され、カソード端子が入力ノードＮ３に接続されたダイオードＤ３で構成されている。ダイオードＤ３の順方向電圧Ｖｆ３を超える負電圧の入力信号が入力された場合、ダイオードＤ３がＯＮ状態となり、入力ノードＮ３の電圧をダイオードＤ３の順方向電圧Ｖｆ３より大きい値に保持することができる。順方向電圧Ｖｆ３を、Ｎチャネル型ＭＯＳトランジスタＭＮ１及びＭＮ２、Ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート・基板間電圧の耐圧値より小さく設定することで、誤って、ＭＯＳトランジスタの耐圧を超える負電圧の入力信号が入力された場合でも、ＭＯＳトランジスタの破壊を防止することができる。   The second electrostatic protection circuit includes a diode D3 having a ground voltage input to the anode terminal and a cathode terminal connected to the input node N3. When a negative voltage input signal exceeding the forward voltage Vf3 of the diode D3 is input, the diode D3 is turned on, and the voltage of the input node N3 can be held at a value larger than the forward voltage Vf3 of the diode D3. By setting the forward voltage Vf3 to be smaller than the breakdown voltage value of the gate-substrate voltage of the N-channel MOS transistors MN1 and MN2 and the P-channel MOS transistor MP1, a negative voltage exceeding the breakdown voltage of the MOS transistor is erroneously input. Even when a signal is input, the MOS transistor can be prevented from being destroyed.

本実施形態では、第１静電保護回路及び第２静電保護回路を備えたので、入力信号の電圧が過電圧の場合でも、ＭＯＳトランジスタの破壊を防止して、内部回路を保護することができる。   In this embodiment, since the first electrostatic protection circuit and the second electrostatic protection circuit are provided, even when the voltage of the input signal is an overvoltage, the MOS transistor can be prevented from being destroyed and the internal circuit can be protected. .

〈第５実施形態〉
本発明に係るレベルシフト回路及び通信回路の第５実施形態について図７を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、プルアップ回路を備える場合について説明する。 <Fifth Embodiment>
A fifth embodiment of a level shift circuit and a communication circuit according to the present invention will be described with reference to FIG. In the present embodiment, a case where a pull-up circuit is provided in addition to the components of the first embodiment will be described.

本発明に係るレベルシフト回路１０Ｅ及び通信回路１Ｅの構成について、図７を基に説明する。ここで、図７は、本実施形態の通信回路１Ｅの概略構成例を示している。   The configurations of the level shift circuit 10E and the communication circuit 1E according to the present invention will be described with reference to FIG. Here, FIG. 7 shows a schematic configuration example of the communication circuit 1E of the present embodiment.

尚、本実施形態では、上記第１〜第４実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。 In the present embodiment, as in the first to fourth embodiments, the internal circuit of the IC operates by receiving the supply of the power supply voltage VDDH, and the external bus 20 (I 2 C bus) is operated by the power supply voltage VDDL. The operation will be described assuming that the operation is performed. Further, VDDH> VDDL.

通信回路１Ｅは、上記第１〜第４実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｅを備えて構成されている。尚、外部バス２０の構成は、上記第１〜第４実施形態と同じである。 Similar to the first to fourth embodiments, the communication circuit 1E is a circuit that performs communication using the I 2 C method. The communication circuit 1E receives the supply of the power supply voltage VDDL, and operates from the external bus 20 with a voltage amplitude. Is provided with a level shift circuit 10E that receives an input signal whose maximum value is VDDL and outputs an output signal whose maximum value of voltage amplitude is VDDH. The configuration of the external bus 20 is the same as that in the first to fourth embodiments.

レベルシフト回路１０Ｅは、図７に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、プルアップ回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。   As shown in FIG. 7, the level shift circuit 10E includes a load resistance circuit, a voltage storage circuit 11a, a first switching circuit, a waveform shaping circuit, and a pull-up circuit. The configurations of the load resistance circuit, voltage storage circuit 11a, first switching circuit, and waveform shaping circuit are the same as those in the first embodiment.

プルアップ回路は、本実施形態では、ゲート端子に外部信号ＸＰＵが、ソース端子に電源電圧ＶＤＤＨが夫々入力され、ドレイン端子が入力ノードＮ３に接続されたＰチャネル型ＭＯＳトランジスタＭＰ６で構成されている。   In this embodiment, the pull-up circuit is composed of a P-channel MOS transistor MP6 having an external signal XPU input to the gate terminal, a power supply voltage VDDH input to the source terminal, and a drain terminal connected to the input node N3. .

このように構成することにより、外部信号ＸＰＵをローレベルにすれば、入力ノードＮ３をプルアップすることができ、入力端子を出力端子と併用する、即ち、双方向端子として利用することが可能になる。   With this configuration, when the external signal XPU is set to a low level, the input node N3 can be pulled up, and the input terminal can be used together with the output terminal, that is, can be used as a bidirectional terminal. Become.

〈第６実施形態〉
本発明に係るレベルシフト回路及び通信回路の第６実施形態について図８を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、プルダウン回路を備える場合について説明する。 <Sixth Embodiment>
A sixth embodiment of the level shift circuit and communication circuit according to the present invention will be described with reference to FIG. In the present embodiment, a case where a pull-down circuit is provided in addition to the components of the first embodiment will be described.

本発明に係るレベルシフト回路１０Ｆ及び通信回路１Ｆの構成について、図８を基に説明する。ここで、図８は、本実施形態の通信回路１Ｆの概略構成例を示している。   The configurations of the level shift circuit 10F and the communication circuit 1F according to the present invention will be described with reference to FIG. Here, FIG. 8 shows a schematic configuration example of the communication circuit 1F of the present embodiment.

尚、本実施形態では、上記第１〜第５実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。 In this embodiment, as in the first to fifth embodiments, the internal circuit of the IC operates by receiving the supply of the power supply voltage VDDH, and the external bus 20 (I 2 C bus) is operated by the power supply voltage VDDL. The operation will be described assuming that the operation is performed. Further, VDDH> VDDL.

通信回路１Ｆは、上記第１〜第５実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｆを備えて構成されている。尚、外部バス２０の構成は、上記第１〜第５実施形態と同じである。 Similar to the first to fifth embodiments, the communication circuit 1F is a circuit that performs communication using the I 2 C method. The communication circuit 1F operates with the supply of the power supply voltage VDDL and the voltage amplitude from the external bus 20. Is provided with a level shift circuit 10F that receives an input signal whose maximum value is VDDL and outputs an output signal whose maximum voltage amplitude is VDDH. The configuration of the external bus 20 is the same as that in the first to fifth embodiments.

レベルシフト回路１０Ｆは、図８に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、プルダウン回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。   As shown in FIG. 8, the level shift circuit 10F includes a load resistance circuit, a voltage storage circuit 11a, a first switching circuit, a waveform shaping circuit, and a pull-down circuit. The configurations of the load resistance circuit, voltage storage circuit 11a, first switching circuit, and waveform shaping circuit are the same as those in the first embodiment.

プルダウン回路は、ゲート端子に外部信号ＰＤが、ソース端子に接地電圧が夫々入力され、ドレイン端子が入力ノードＮ３に接続されたＮチャネル型ＭＯＳトランジスタＭＮ７で構成されている。   The pull-down circuit includes an N-channel MOS transistor MN7 having an external signal PD input to the gate terminal, a ground voltage input to the source terminal, and a drain terminal connected to the input node N3.

このように構成することにより、外部信号ＰＤをハイレベルにすれば、入力ノードＮ３をプルダウンすることができ、入力端子を出力端子と併用する、即ち、双方向端子として利用することが可能になる。   With this configuration, when the external signal PD is set to the high level, the input node N3 can be pulled down, and the input terminal can be used together with the output terminal, that is, can be used as a bidirectional terminal. .

〈別実施形態〉
〈１〉上記第１〜第６実施形態では、ＣＭＯＳインバータ回路Ｉ１で構成される波形整形回路を用いる場合について説明したが、波形整形回路はＣＭＯＳインバータ回路Ｉ１以外の貫通電流が流れない回路であっても良いし、出力信号の電圧振幅が十分大きな値であれば、波形整形回路を備えない構成であっても良い。 <Another embodiment>
<1> In the first to sixth embodiments, the case where the waveform shaping circuit configured by the CMOS inverter circuit I1 is used has been described. However, the waveform shaping circuit is a circuit in which a through current other than the CMOS inverter circuit I1 does not flow. Alternatively, as long as the voltage amplitude of the output signal is a sufficiently large value, a configuration without the waveform shaping circuit may be used.

〈２〉上記第１〜第６実施形態では、第１スイッチング回路がＮチャネル型ＭＯＳトランジスタＭＮ１で構成されている場合を想定して説明したが、例えば、入力信号が所定の負電圧から接地電圧の電圧振幅を持つ信号の場合（ＶＤＤＬが負電圧の場合）に、Ｐチャネル型ＭＯＳトランジスタで構成しても良い。この場合の電圧振幅の最大値は、絶対値の最大値であることから、前記負電圧の電圧値となる。 <2> In the first to sixth embodiments described above, it is assumed that the first switching circuit is configured by the N-channel MOS transistor MN1. For example, the input signal is changed from a predetermined negative voltage to a ground voltage. In the case of a signal having a voltage amplitude of (when VDDL is a negative voltage), it may be composed of a P-channel MOS transistor. Since the maximum value of the voltage amplitude in this case is the maximum value of the absolute value, it becomes the voltage value of the negative voltage.

１ 本発明に係る通信回路
１Ａ 本発明に係る通信回路
１Ｂ 本発明に係る通信回路
１Ｃ 本発明に係る通信回路
１Ｄ 本発明に係る通信回路
１Ｅ 本発明に係る通信回路
１Ｆ 本発明に係る通信回路
１０ 本発明に係るレベルシフト回路
１０Ａ 本発明に係るレベルシフト回路
１０Ｂ 本発明に係るレベルシフト回路
１０Ｃ 本発明に係るレベルシフト回路
１０Ｄ 本発明に係るレベルシフト回路
１０Ｅ 本発明に係るレベルシフト回路
１０Ｆ 本発明に係るレベルシフト回路
１１ 電圧記憶回路
１１ａ 電圧記憶回路
１１ｂ 電圧記憶回路
２０ 外部バス
１００ 従来技術に係るレベルシフト回路
２００ 従来技術に係るレベルシフト回路
Ｒ１ 抵抗素子
ＲＰＵ 抵抗素子
Ｄ１ ダイオード
Ｄ２ ダイオード
Ｄ３ ダイオード
Ｃ１ コンデンサ
ＭＮ１ Ｎチャネル型ＭＯＳトランジスタ
ＭＮ２ Ｎチャネル型ＭＯＳトランジスタ
ＭＮ３ Ｎチャネル型ＭＯＳトランジスタ
ＭＮ４ Ｎチャネル型ＭＯＳトランジスタ
ＭＮ５ Ｎチャネル型ＭＯＳトランジスタ
ＭＮ６ Ｎチャネル型ＭＯＳトランジスタ
ＭＮ７ Ｎチャネル型ＭＯＳトランジスタ
ＭＰ１ Ｐチャネル型ＭＯＳトランジスタ
ＭＰ２ Ｐチャネル型ＭＯＳトランジスタ
ＭＰＤ Ｐチャネル型ＭＯＳトランジスタ
Ｉ１ ＣＭＯＳインバータ回路
Ｉ１１ インバータ回路
Ｉ１２ インバータ回路
Ｉ２１ インバータ回路
Ｉ２２ インバータ回路
Ｌ１０ ラッチ回路
Ｎ１ 内部出力ノード
Ｎ２ 制御ノード
Ｎ３ 入力ノード
Ｎ４ 外部出力ノード
ＶＤＤＨ 第１電圧源（電源電圧ＶＤＤＨ）
ＶＤＤＬ 第２電圧源（電源電圧ＶＤＤＬ） 1 Communication circuit 1A according to the present invention Communication circuit 1B according to the present invention Communication circuit 1C according to the present invention Communication circuit 1D according to the present invention Communication circuit 1E according to the present invention Communication circuit 1F according to the present invention Communication circuit 10 according to the present invention Level shift circuit 10A according to the present invention Level shift circuit 10B according to the present invention Level shift circuit 10C according to the present invention Level shift circuit 10D according to the present invention Level shift circuit 10E according to the present invention Level shift circuit 10F according to the present invention Level shift circuit 11 according to the present invention voltage storage circuit 11a voltage storage circuit 11b voltage storage circuit 20 external bus 100 level shift circuit 200 according to the prior art level shift circuit R1 according to the prior art resistance element RPU resistance element D1 diode D2 diode D3 diode C1 capacitor MN1 N-channel MOS tiger Gistor MN2 N-channel MOS transistor MN3 N-channel MOS transistor MN4 N-channel MOS transistor MN5 N-channel MOS transistor MN6 N-channel MOS transistor MN7 N-channel MOS transistor MP1 P-channel MOS transistor MP2 P-channel MOS transistor MPD P-channel MOS transistor I1 CMOS inverter circuit I11 Inverter circuit I12 Inverter circuit I21 Inverter circuit I22 Inverter circuit L10 Latch circuit N1 Internal output node N2 Control node N3 Input node N4 External output node VDDH First voltage source (power supply voltage VDDH)
VDDL Second voltage source (power supply voltage VDDL)

Claims (15)

出力信号の電圧振幅の最大値と同電圧を供給する第１電圧源と内部出力ノードの間に設けられた負荷抵抗回路と、
入力信号の入力電圧を受け付け、制御ノードの電圧値を前記入力信号の電圧振幅の最大値に対応する制御電圧値に保持する電圧記憶回路と、
前記内部出力ノードと前記入力信号の入力ノードの間に設けられ、前記制御ノードの電圧と前記入力信号の電圧の電圧差に応じて、ＯＮ状態とＯＦＦ状態が切り替わるように構成され、前記入力信号の電圧値が電圧振幅の最大値の場合にＯＦＦ状態に、前記入力信号の電圧値が電圧振幅の最小値の場合にＯＮ状態になる第１スイッチング回路と、
を備えることを特徴とするレベルシフト回路。 A load resistance circuit provided between a first voltage source that supplies the same voltage as the maximum value of the voltage amplitude of the output signal and the internal output node;
A voltage storage circuit for receiving an input voltage of the input signal and holding the voltage value of the control node at a control voltage value corresponding to the maximum value of the voltage amplitude of the input signal;
Provided between the internal output node and the input node of the input signal, and configured to switch between an ON state and an OFF state in accordance with a voltage difference between the voltage of the control node and the voltage of the input signal; A first switching circuit that is turned off when the voltage value of the input signal is the maximum value of the voltage amplitude, and turned on when the voltage value of the input signal is the minimum value of the voltage amplitude;
A level shift circuit comprising: 前記電圧記憶回路は、入力端が前記入力ノードに、出力端が前記制御ノードに夫々接続された整流素子と、一端が前記制御ノードに、他端が所定の固定電圧を供給する固定電圧源に夫々接続された静電容量素子を備えて構成されることを特徴とする請求項１に記載のレベルシフト回路。   The voltage storage circuit includes a rectifier element having an input terminal connected to the input node and an output terminal connected to the control node, one end connected to the control node, and the other terminal connected to a fixed voltage source that supplies a predetermined fixed voltage. The level shift circuit according to claim 1, wherein the level shift circuit is configured to include capacitance elements connected to each other. 前記整流素子は、アノードが前記入力ノードに、カソードが前記制御ノードに夫々接続されたダイオード、または、ゲート端子及びドレイン端子が前記入力ノードに、ソース端子が前記制御ノードに夫々接続された第１ＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフト回路。   The rectifying element may be a diode having an anode connected to the input node and a cathode connected to the control node, or a first MOS having a gate terminal and a drain terminal connected to the input node and a source terminal connected to the control node. The level shift circuit according to claim 2, wherein the level shift circuit is a transistor. 前記静電容量素子は、コンデンサ、または、第２ＭＯＳトランジスタのゲート酸化膜で構成されていることを特徴とする請求項２または３に記載のレベルシフト回路。   4. The level shift circuit according to claim 2, wherein the capacitance element includes a capacitor or a gate oxide film of a second MOS transistor. 5. 前記第１スイッチング回路は、ゲート端子が前記制御ノードに、ソース端子が前記入力ノードに、ドレイン端子が前記内部出力ノードに接続された第３ＭＯＳトランジスタであることを特徴とする請求項１〜４の何れか１項に記載のレベルシフト回路。   5. The first switching circuit according to claim 1, wherein the first switching circuit is a third MOS transistor having a gate terminal connected to the control node, a source terminal connected to the input node, and a drain terminal connected to the internal output node. The level shift circuit according to claim 1. 前記負荷抵抗回路は、一端が前記第１電圧源に、他端が前記内部出力ノードに接続された抵抗素子、または、ゲート端子及びドレイン端子が前記内部出力ノードに、ソース端子が前記第１電圧源に夫々接続された第４ＭＯＳトランジスタで構成されていることを特徴とする請求項１〜５の何れか１項に記載のレベルシフト回路。   The load resistor circuit includes a resistance element having one end connected to the first voltage source and the other end connected to the internal output node, or a gate terminal and a drain terminal connected to the internal output node, and a source terminal connected to the first voltage source. 6. The level shift circuit according to claim 1, comprising a fourth MOS transistor connected to each of the sources. 前記内部出力ノードと出力端子の間に、前記第１電圧源から電源電圧が供給され動作する波形整形回路を備えることを特徴とする請求項１〜６の何れか１項に記載のレベルシフト回路。   7. The level shift circuit according to claim 1, further comprising a waveform shaping circuit that operates by being supplied with a power supply voltage from the first voltage source between the internal output node and an output terminal. 8. . 前記波形整形回路は、入力端子が前記内部出力ノードに、出力端子が外部出力ノードに夫々接続されたＣＭＯＳインバータ回路で構成されることを特徴とする請求項７に記載のレベルシフト回路。   8. The level shift circuit according to claim 7, wherein the waveform shaping circuit includes a CMOS inverter circuit having an input terminal connected to the internal output node and an output terminal connected to an external output node. 前記入力ノードの電圧値を、前記入力信号の電圧振幅の最大値以上の所定電圧以下に保持する第１静電保護回路を備えることを特徴とする請求項１〜８の何れか１項に記載のレベルシフト回路。   9. The first electrostatic protection circuit according to claim 1, further comprising: a first electrostatic protection circuit that holds a voltage value of the input node at a predetermined voltage that is not less than a maximum value of a voltage amplitude of the input signal. Level shift circuit. 前記入力ノードの電圧値を、前記入力信号の電圧振幅の最小値以下の所定電圧以上に保持する第２静電保護回路を備えることを特徴とする請求項１〜９の何れか１項に記載のレベルシフト回路。   10. The second electrostatic protection circuit according to claim 1, further comprising: a second electrostatic protection circuit that holds a voltage value of the input node at a predetermined voltage equal to or higher than a minimum value of a voltage amplitude of the input signal. Level shift circuit. 前記入力ノードに、プルアップ回路が接続されていることを特徴とする請求項１〜１０の何れか１項に記載のレベルシフト回路。   The level shift circuit according to claim 1, wherein a pull-up circuit is connected to the input node. 前記入力ノードに、プルダウン回路が接続されていることを特徴とする請求項１〜１０の何れか１項に記載のレベルシフト回路。   The level shift circuit according to claim 1, wherein a pull-down circuit is connected to the input node. 前記第１スイッチング回路と前記内部出力ノードの間に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備えることを特徴とする請求項１〜１２の何れか１項に記載のレベルシフト回路。   13. The device according to claim 1, further comprising a second switching circuit that is provided between the first switching circuit and the internal output node and switches between an ON state and an OFF state based on an external signal. The level shift circuit described. 第１電圧源と内部出力ノードの間に前記負荷抵抗回路と直列に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備えることを特徴とする請求項１〜１２の何れか１項に記載のレベルシフト回路。   13. A second switching circuit provided in series with the load resistor circuit between a first voltage source and an internal output node, wherein the second switching circuit switches between an ON state and an OFF state based on an external signal. The level shift circuit according to claim 1. 搭載されているＩＣの内部回路に、請求項１〜１４の何れか１項に記載のレベルシフト回路を用いて接続することを特徴とする通信回路。   A communication circuit connected to an internal circuit of an IC mounted using the level shift circuit according to claim 1.
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