JP2012083135A

JP2012083135A - 半導体素子の試験装置およびその試験方法

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Publication number: JP2012083135A
Application number: JP2010227657A
Authority: JP
Inventors: Kazuya Ogami; 和哉大上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2010-10-07
Filing date: 2010-10-07
Publication date: 2012-04-26

Abstract

【課題】被測定対象のスクリーニングを簡易かつ低コストで実現できる半導体素子の試験装置およびその試験方法を提供することである。
【解決手段】本発明にかかる半導体素子の試験装置は、電圧出力回路１０と、第１のスイッチ２１と、第２のスイッチ２２と、被測定対象４０のゲート端子に印加される電圧を生成する駆動回路３０と、を備える。電圧出力回路１０は、入力電圧Ｖｃが所定の基準電圧Ｖｒｅｆよりも低い場合、第１の電圧として第１のスイッチ２１をオフ状態とする電圧を、第２の電圧として第２のスイッチ２２をオン状態とする電圧をそれぞれ出力する。また、入力電圧Ｖｃが基準電圧Ｖｒｅｆよりも高い場合、第１の電圧として第１のスイッチ２１をオン状態とする電圧を、第２の電圧として第２のスイッチ２２をオフ状態とする電圧をそれぞれ出力する。
【選択図】図１

Description

本発明は半導体素子の試験装置およびその試験方法に関し、特に被測定対象のドレイン耐圧試験を実施可能な半導体素子の試験装置およびその試験方法に関する。

無線基地局装置ではパワーＭＯＳＦＥＴ等のＭＯＳ型半導体素子が用いられている。無線基地局装置にパワーＭＯＳＦＥＴを用いた場合、Ｗ−ＣＤＭＡやＯＦＤＭＡ等のＲＦ信号により、ＲＦ送信信号とＤＣ送信信号の重畳した電圧がパワーＭＯＳＦＥＴのドレイン端子に印加される。このため、パワーＭＯＳＦＥＴのドレイン端子に印加される電圧は、無線基地局装置で用いられているパワーＭＯＳＦＥＴのオペレーション電圧に対してはるかに高くなる。よって、無線基地局装置の信頼性を向上させるためには、ドレイン耐圧の低いパワーＭＯＳＦＥＴを抽出するための試験を実施する必要がある。

特許文献１には、被試験ＩＣが破損して低圧電源回路に高電圧が印加された際に、スイッチを用いて高電圧を遮断して低圧電源回路を保護する技術が開示されている。特許文献１に開示されている技術では、被試験ＩＣの端子間がショートして低圧電源回路にリーク電流測定用の高電圧が印加された場合、異常電圧検出回路を用いて低圧電源回路の内部回路と出力端子との間に設けられたスイッチをオフ状態にすることで、低圧電源回路の内部回路へ高電圧が印加されることを防止している。この時、低圧電源回路の内部回路に高電圧が印加される時間を遅延させるために遅延回路が用いられている。

特許文献２には、許容耐圧の範囲内で被試験体の特性を高精度かつ適正に判定可能な非破壊試験装置に関する技術が開示されている。

特許文献３には、耐圧の低いトランジスタを用いて、３値パルス発生回路のような多値のパルスを発生する半導体回路に関する技術が開示されている。

特開平１１−３０６４１号公報特開２００５−３３１３４０号公報特開平１１−２０５６８６号公報

上述したように、無線基地局装置にパワーＭＯＳＦＥＴを用いた場合、Ｗ−ＣＤＭＡやＯＦＤＭＡ等のＲＦ信号により、ＲＦ送信信号とＤＣ送信信号の重畳した電圧がパワーＭＯＳＦＥＴのドレイン端子に印加される。このため、パワーＭＯＳＦＥＴのドレイン端子に印加される電圧は、無線基地局装置で用いられているパワーＭＯＳＦＥＴのオペレーション電圧に対してはるかに高くなるため、無線基地局装置の信頼性を向上させるためには、ドレイン耐圧試験を実施する必要がある。

図３は被測定対象（パワーＭＯＳＦＥＴ）２２０を試験するための回路を示す図である。図３に示すように、試験回路は、パワーＭＯＳＦＥＴ２２０のゲートに接続されたゲート駆動回路２３０と、パワーＭＯＳＦＥＴ２２０のドレインに接続されたドレイン耐圧試験回路２１０とを備える。

例えば、ゲート駆動回路２３０は、パワーＭＯＳＦＥＴ２２０のオペレーション電圧（無線基地局装置で用いられているパワーＭＯＳＦＥＴは一般的には３０Ｖ程度）を想定して設計される。この時、パワーＭＯＳＦＥＴ２２０のドレインに、ドレイン耐圧試験回路２１０からドレイン耐圧試験用の高電圧（一般的に無線基地局装置で用いられているパワーＭＯＳＦＥＴにおいては、６０Ｖ以上）が印加されると、ゲート駆動回路２３０にも高電圧が印加されてしまう。このため、ゲート駆動回路２３０に高電圧が印加されて耐圧破壊するおそれがあるという問題がある。

そこで、ゲート駆動回路２３０にドレイン耐圧試験用の高電圧が印加されないようにするために、パワーＭＯＳＦＥＴ２２０のドレインとゲート駆動回路２３０との間にヒューズ２４０を設けてパワーＭＯＳＦＥＴ２２０のドレインとゲート駆動回路２３０とを機械的に切り離すことで、ドレイン耐圧試験を実施していた。このように、ヒューズ２４０を用いた場合には試験用の高電圧が印加された際にヒューズ２４０が溶断し、パワーＭＯＳＦＥＴ２２０のドレイン端子とゲート駆動回路２３０とを切り離すことができる。

しかしながら、試験用の高電圧（例えば、６０Ｖ以上）が印加されてからヒューズ２４０が溶断するまでの間、パワーＭＯＳＦＥＴ２２０のゲート駆動回路２３０が接続状態を継続しているので、ゲート駆動回路２３０に規定以上の電圧が印加されるという問題がある。また、再度試験装置を用いてパワーＭＯＳＦＥＴ２２０の測定を実施する場合には、ヒューズ２４０を交換する必要があるため試験コストが増加するという問題がある。

また、特許文献１に開示されている技術では、被試験ＩＣが破損して低圧電源回路に高電圧が印加された際にスイッチを用いて高電圧を遮断することで低圧電源回路を保護している。しかしながら、特許文献１に開示されている技術では、上記被測定対象をスクリーニングすることができない。

上記課題に鑑み本発明の目的は、被測定対象のスクリーニングを簡易かつ低コストで実現できる半導体素子の試験装置およびその試験方法を提供することである。

本発明にかかる半導体素子の試験装置は、入力電圧に応じて第１の端子および第２の端子からそれぞれ第１の電圧および第２の電圧を出力する電圧出力回路と、前記第１の端子と被測定対象のドレイン端子との間に接続された第１のスイッチと、前記第２の端子と前記被測定対象のドレイン端子との間に接続された第２のスイッチと、前記第２の端子と接続され、前記被測定対象を駆動する電圧を生成する駆動回路と、を備え、前記電圧出力回路は、前記入力電圧が所定の基準電圧よりも低い場合、前記第１の電圧として前記第１のスイッチをオフ状態とする電圧を、前記第２の電圧として前記第２のスイッチをオン状態とする電圧をそれぞれ出力し、前記入力電圧が前記所定の基準電圧よりも高い場合、前記第１の電圧として前記第１のスイッチをオン状態とする電圧を、前記第２の電圧として前記第２のスイッチをオフ状態とする電圧をそれぞれ出力すると共に、前記被測定対象のドレイン端子に前記第１の電圧を印加する。

本発明にかかる半導体素子の試験方法は、半導体素子の試験装置を用いて半導体素子を試験する方法であって、前記半導体素子の試験装置は、入力電圧に応じて第１の端子および第２の端子からそれぞれ第１の電圧および第２の電圧を出力する電圧出力回路と、前記第１の端子と被測定対象のドレイン端子との間に接続された第１のスイッチと、前記第２の端子と前記被測定対象のドレイン端子との間に接続された第２のスイッチと、前記第２の端子と接続され、前記被測定対象を駆動する電圧を生成する駆動回路と、を備え、前記入力電圧が所定の基準電圧よりも低い場合、前記第１の電圧として前記第１のスイッチをオフ状態とする電圧を、前記第２の電圧として前記第２のスイッチをオン状態とする電圧をそれぞれ出力し、前記入力電圧が前記所定の基準電圧よりも高い場合、前記第１の電圧として前記第１のスイッチをオン状態とする電圧を、前記第２の電圧として前記第２のスイッチをオフ状態とする電圧をそれぞれ出力すると共に、前記被測定対象のドレイン端子に前記第１の電圧を印加する。

本発明により、被測定対象のスクリーニングを簡易かつ低コストで実現できる半導体素子の試験装置およびその試験方法を提供することができる。

実施の形態１にかかる半導体素子の試験装置を示すブロック図である。実施の形態２にかかる半導体素子の試験装置を示す回路図である。被測定対象（パワーＭＯＳＦＥＴ）を試験するための回路を示す図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態１にかかる半導体素子の試験装置を示すブロック図である。図１に示す半導体素子の試験装置は、電圧出力回路１０、第１のスイッチ２１、第２のスイッチ２２、および駆動回路３０を備える。ＤＵＴ４０は、被測定対象である半導体素子である。

電圧出力回路１０は、入力電圧（電源電圧）Ｖｃに応じて第１の端子１１および第２の端子１２からそれぞれ第１の電圧Ｖｇ１および第２の電圧Ｖｇ２を出力する。電圧出力回路１０は、例えば所定の基準電圧Ｖｒｅｆを生成する回路と、当該所定の基準電圧Ｖｒｅｆと入力電圧Ｖｃとを比較する比較回路とを備えている。そして、所定の基準電圧Ｖｒｅｆと入力電圧Ｖｃとの比較結果に基づいて第１の電圧Ｖｇ１および第２の電圧Ｖｇ２を出力する。

ここで、第１および第２の電圧Ｖｇ１、Ｖｇ２は、例えば入力電圧と同じ電圧Ｖｃと接地電圧（ＧＮＤ：０Ｖ）とすることができる。例えば、電圧出力回路１０は、入力電圧Ｖｃが所定の基準電圧Ｖｒｅｆよりも低い場合、第１の端子１１から接地電圧を出力し、第２の端子１２から電圧Ｖｃを出力し、入力電圧Ｖｃが所定の基準電圧Ｖｒｅｆよりも高い場合、第１の端子１１から電圧Ｖｃを出力し、第２の端子１２から接地電圧を出力するように構成することができる。

第１のスイッチ２１は、第１の端子１１とＤＵＴ４０のドレイン端子との間に接続されている。第２のスイッチ２２は、第２の端子１２とＤＵＴ４０のドレイン端子との間に接続されている。第１のスイッチ２１は、第１の端子１１から第１の電圧Ｖｇ１として電圧Ｖｃが出力された場合はオン状態となり、接地電圧が出力された場合はオフ状態となる。同様に、第２のスイッチ２２は、第２の端子１２から第２の電圧Ｖｇ２として電圧Ｖｃが出力された場合はオン状態となり、接地電圧が出力された場合はオフ状態となる。

第１および第２のスイッチ２１、２２には、例えばＦＥＴやＭＯＳＦＥＴを用いることができるがこれに限定されることはない。また、第１のスイッチ２１は、ＤＵＴ４０のドレイン耐圧試験を実施するための電圧（つまり、基準電圧Ｖｒｅｆよりも高い電圧）に耐える必要があるため、例えばパワーＭＯＳＦＥＴを用いることができる。また、第２のスイッチ２２にはＤＵＴ４０のドレイン耐圧試験を実施するための電圧よりも低い電圧が印加されるので、第２のスイッチ２２の耐圧を第１のスイッチ２１の耐圧よりも低く設定することができる。

駆動回路３０は、第２の端子１２に接続され、ＤＵＴ４０を駆動する電圧を生成する。つまり、駆動回路３０は、第２の電圧Ｖｇ２を用いてＤＵＴ４０のゲート端子に印加する電圧（ゲート電圧）を生成し、この生成したゲート電圧をＤＵＴ４０のゲート端子に印加する。ここで、ゲート電圧は、ＤＵＴ４０をスイッチングするための電圧であり、例えばＤＵＴ４０の閾値電圧よりも大きな電圧である。

次に、本実施の形態にかかる半導体素子の試験装置の動作について説明する。
電圧出力回路１０に入力電圧Ｖｃが入力されると、電圧出力回路１０は所定の基準電圧Ｖｒｅｆと入力電圧Ｖｃとを比較する。

電圧出力回路１０は、入力電圧Ｖｃが所定の基準電圧Ｖｒｅｆよりも低い場合（つまり、入力電圧Ｖｃがオペレーション電圧の場合）、第１の電圧Ｖｇ１として第１のスイッチ２１をオフ状態とする電圧を、第２の電圧Ｖｇ２として第２のスイッチ２２をオン状態とする電圧をそれぞれ出力する。この場合、例えば、第１の電圧Ｖｇ１として接地電圧を、第２の電圧Ｖｇ２として入力電圧Ｖｃに応じた電圧（例えば、入力電圧と同じ電圧Ｖｃ）をそれぞれ出力する。

これにより、第１のスイッチ２１はオフ状態、第２のスイッチ２２はオン状態となり、ＤＵＴ４０のドレイン端子には基準電圧Ｖｒｅｆよりも低い電圧Ｖｃに応じた電圧が印加される。また、駆動回路３０は、ＤＵＴ４０のゲート端子に電圧Ｖｃを用いて生成された電圧を印加する。よって、この場合は被測定対象であるＤＵＴ４０にはオペレーション電圧が印加される。

一方、電圧出力回路１０は、入力電圧Ｖｃが所定の基準電圧Ｖｒｅｆよりも高い場合（つまり、入力電圧Ｖｃがドレイン耐圧試験用の電圧の場合）、第１の電圧Ｖｇ１として第１のスイッチ２１をオン状態とする電圧を、第２の電圧Ｖｇ２として第２のスイッチ２２をオフ状態とする電圧をそれぞれ出力すると共に、ＤＵＴ４０のドレイン端子に第１の電圧Ｖｇ１を印加する。この場合、例えば、第１の電圧Ｖｇ１として入力電圧Ｖｃに応じた電圧（例えば、入力電圧と同じ電圧Ｖｃ）を、第２の電圧Ｖｇ２として接地電圧をそれぞれ出力する。

これにより、第１のスイッチ２１はオン状態、第２のスイッチ２２はオフ状態となり、ＤＵＴ４０のドレイン端子には基準電圧Ｖｒｅｆよりも高い電圧Ｖｃに応じた電圧が印加され、ＤＵＴ４０のドレイン耐圧試験が実施される。この時、第２のスイッチ２２はオフ状態であるため、第１のスイッチ２１を経由してＤＵＴ４０のドレイン端子に印加される電圧が、第２のスイッチ２２を経由して駆動回路３０に印加されることはない。

以上で説明したように、本実施の形態にかかる半導体素子の試験装置では、入力電圧Ｖｃの値に応じて電圧出力回路１０から出力される第１の電圧Ｖｇ１および第２の電圧Ｖｇ２の値を変化させることで、ＤＵＴ４０にオペレーション電圧を印加する場合とＤＵＴ４０のドレイン耐圧試験を実施する場合とを容易に切り替えることができる。また、ＤＵＴ４０にオペレーション電圧を印加する場合とドレイン耐圧試験を実施する場合とで、共通の電源（Ｖｃ）を用いることができるので測定も容易となる。

また、本実施の形態にかかる半導体素子の試験装置では、ＤＵＴ４０のドレイン耐圧試験を実施する場合に、図３で説明した被測定対象を試験するための回路のように、ヒューズ２４０を用いてゲート駆動回路に高電圧が印加されることを防ぐのではなく、第２のスイッチ２２をオフ状態とすることで駆動回路３０に高電圧が印加されることを抑制している。よって、ヒューズの交換が不要であるため、被測定対象のスクリーニングを簡易かつ低コストで実現できる。また、ある閾値電圧（基準電圧）によって電源回路に流れる電圧値を規定することができるため電源保護回路としても用いることができる。

よって、本実施の形態にかかる発明により、被測定対象のスクリーニングを簡易かつ低コストで実現できる半導体素子の試験装置およびその試験方法を提供することができる。

実施の形態２
次に、本発明の実施の形態２にかかる半導体素子の試験装置ついて説明する。図２は、本実施の形態にかかる半導体素子の試験装置を説明するための回路図である。本実施の形態にかかる半導体素子の試験装置は、実施の形態１にかかる半導体素子の試験装置の構成をより具体的にしている。なお、本実施の形態では、図１に示した実施の形態１にかかる半導体素子の試験装置と同様の構成要素については同一の符号を付し、重複した説明は省略している。

図２に示す本実施の形態にかかる半導体素子の試験装置は、電圧出力回路１０、第１のスイッチ２１、第２のスイッチ２２、および駆動回路３０を備える。ＤＵＴ４０は、被測定対象である半導体素子である。

電圧出力回路１０は、第１の比較器ＯＰ１、第２の比較器ＯＰ２、および直流定電圧源１３、１４、１５を備える。第１の比較器ＯＰ１は、反転入力端子に基準電圧Ｖｒｅｆが供給され、非反転入力端子に入力電圧（電源電圧）Ｖｃが供給され、出力端子が第１の端子１１に接続されている。第２の比較器は、反転入力端子に入力電圧Ｖｃが供給され、非反転入力端子に基準電圧Ｖｒｅｆが供給され、出力端子が第２の端子１２に接続されている。第１および第２の比較器ＯＰ１、ＯＰ２には、高位側電源として入力電圧Ｖｃが供給され、低位側電源として接地電圧が供給される。

また、直流定電圧源１３は入力電圧Ｖｃを生成し、第１の比較器ＯＰ１の非反転入力端子および第２の比較器ＯＰ２の反転入力端子に、生成された入力電圧Ｖｃを供給する。

直流定電圧源１４は、第１の比較器ＯＰ１の閾値電圧を定める基準電圧Ｖｒｅｆを生成し、この基準電圧Ｖｒｅｆを第１の比較器ＯＰ１の反転入力端子に供給している。第１の比較器ＯＰ１は、入力電圧Ｖｃと基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいて第１のスイッチ２１をオン状態とするか、またはオフ状態とするか決定している。

同様に、直流定電圧源１５は、第１の比較器ＯＰ２の閾値電圧を定める基準電圧Ｖｒｅｆを生成し、この基準電圧Ｖｒｅｆを第２の比較器ＯＰ２の非反転入力端子に供給している。第２の比較器ＯＰ２は、入力電圧Ｖｃと基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいて第２のスイッチ２２をオン状態とするか、またはオフ状態とするか決定している。

第１のスイッチ２１は、第１のトランジスタＳＷ１と第１の抵抗Ｒ１１とを備える。第１のトランジスタＳＷ１のソースは第１の比較器ＯＰ１の出力端子に接続され、ドレインはＤＵＴ４０のドレイン端子に接続され、ソースは接地電位に接続されている。第１の抵抗Ｒ１１は、第１のトランジスタＳＷ１のソースとゲートとの間に設けられている。

第２のスイッチ２２は、第２のトランジスタＳＷ２と第２の抵抗Ｒ１２とを備える。第２のトランジスタＳＷ２のソースは第２の比較器ＯＰ２の出力端子に接続され、ドレインはＤＵＴ４０のドレイン端子に接続され、ソースは接地電位に接続されている。第２の抵抗Ｒ１２は、第２のトランジスタＳＷ２のソースとゲートとの間に設けられている。

図２に示すように、電圧出力回路１０には第１のスイッチ２１と第２のスイッチ２２とが並列に接続されている。また、第１および第２のスイッチＳＷ１、ＳＷ２をソース接地型回路とすることにより、ソース側の電圧をＨｉ（Ｖｇ１、Ｖｇ２＞０）とすると、第１および第２のスイッチＳＷ１、ＳＷ２のソース側からゲート側へ抵抗Ｒ１１、Ｒ１２を介して電流が流れる。すると、第１および第２のスイッチＳＷ１、ＳＷ２において、それぞれソース−ゲート間に電位差が生じるため、ソース−ドレイン間に電流が流れる。一方、ソース側の電圧をＬｏ（Ｖｇ１、Ｖｇ２＝０）とすると、第１および第２のスイッチＳＷ１、ＳＷ２のソース−ゲート間電圧は等しくなるため、第１および第２のスイッチはオフ状態となる。

駆動回路３０の一端は、第２の比較器ＯＰ２の出力端子に接続され、他端はＤＵＴ４０のゲート端子に接続されている。駆動回路３０は、第２の比較器ＯＰ２の出力端子から出力される第２の電圧Ｖｇ２に基づいて、ＤＵＴ４０のゲート駆動電圧を生成する。

ここで、第１および第２のスイッチ２１、２２を構成する第１および第２のトランジスタＳＷ１、ＳＷ２には、例えばＰチャネル型のＭＯＳＦＥＴを用いることができるがこれに限定されることはない。これ以外にも、Ｎチャネル型のＭＯＳＦＥＴや他のトランジスタを用いることができる。また、図２に示した第１および第２の比較器ＯＰ１、ＯＰ２も一例であり、入力電圧Ｖｃと基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいて所定の電圧を出力することができる回路であればどのような構成であってもよい。例えば、第１および第２の比較器ＯＰ１、ＯＰ２ではなく複数の半導体スイッチを用いてこのような回路を構成してもよい。

次に、本実施の形態にかかる半導体素子の試験装置の動作について説明する。
入力電圧（電源電圧）Ｖｃが基準電圧Ｖｒｅｆよりも低い場合（Ｖｃ＜Ｖｒｅｆ）、第１の比較器ＯＰ１は接地電圧（０Ｖ）を第１の電圧Ｖｇ１として出力する。この時、第１のトランジスタＳＷ１のソース−ゲート間には電位差が生じないため、第１のトランジスタＳＷ１はオフ状態となる。一方、第２の比較器ＯＰ２は入力電圧と同じ電圧Ｖｃを第２の電圧Ｖｇ２として出力する。この時、第２のトランジスタＳＷ２のソース−ゲート間に電位差が生じるため、第２のトランジスタＳＷ２はオン状態となる。

よって、Ｖｃ＜Ｖｒｅｆの場合には、第１のトランジスタＳＷ１はオフ状態、第２のトランジスタＳＷ２はオン状態となり、ＤＵＴ４０のドレイン端子には基準電圧Ｖｒｅｆよりも低い電圧Ｖｃに応じた電圧が印加される。また、駆動回路３０は、電圧Ｖｃを用いて生成した電圧をＤＵＴ４０のゲート端子に印加する。よって、この場合は被測定対象であるＤＵＴ４０にはオペレーション電圧が印加される。

一方、入力電圧Ｖｃが基準電圧Ｖｒｅｆよりも高い場合（つまり、入力電圧Ｖｃが耐圧試験用の電圧の場合：Ｖｃ＞Ｖｒｅｆ）、第１の比較器ＯＰ１は入力電圧と同じ電圧Ｖｃを第１の電圧Ｖｇ１として出力する。この時、第１のトランジスタＳＷ１のソース−ゲート間に電位差が生じるため、第１のトランジスタＳＷ１はオン状態となる。一方、第２の比較器ＯＰ２は接地電圧（０Ｖ）を第２の電圧Ｖｇ２として出力する。この時、第２のトランジスタＳＷ２のソース−ゲート間には電位差が生じないため、第２のトランジスタＳＷ２はオフ状態となる。

よって、Ｖｃ＞Ｖｒｅｆの場合には、第１のトランジスタＳＷ１はオン状態、第２のトランジスタＳＷ２はオフ状態となる。そして、ＤＵＴ４０のドレイン端子には基準電圧Ｖｒｅｆよりも高い電圧Ｖｃに応じた電圧が印加され、ＤＵＴ４０のドレイン耐圧試験が実施される。この時、第２のトランジスタＳＷ２はオフ状態であるため、ＤＵＴ４０のドレイン端子に印加される電圧が、第２のトランジスタＳＷ２を経由して駆動回路３０に印加されることはない。

以上で説明したように、第１のトランジスタＳＷ１がオン状態のとき、第２のトランジスタＳＷ２はオフ状態になり、第２のトランジスタＳＷ２がオン状態のとき、第１のトランジスタＳＷ１はオフ状態になるため、ＤＵＴ４０のドレイン端子に耐圧試験用の高電圧を印加する場合と、ＤＵＴ４０にオペレーション電圧を印加する場合とを容易に切り替えることができる。また、ＤＵＴ４０にオペレーション電圧を印加する場合とドレイン耐圧試験を実施する場合とで、共通の電源（Ｖｃ）を用いることができるので測定も容易となる。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１０電圧出力回路
１１第１の端子
１２第２の端子
１３、１４、１５直流定電圧源
２１第１のスイッチ
２２第２のスイッチ
３０駆動回路
４０被測定対象

Claims

入力電圧に応じて第１の端子および第２の端子からそれぞれ第１の電圧および第２の電圧を出力する電圧出力回路と、
前記第１の端子と被測定対象のドレイン端子との間に接続された第１のスイッチと、
前記第２の端子と前記被測定対象のドレイン端子との間に接続された第２のスイッチと、
前記第２の端子と接続され、前記被測定対象を駆動する電圧を生成する駆動回路と、を備え、
前記電圧出力回路は、
前記入力電圧が所定の基準電圧よりも低い場合、前記第１の電圧として前記第１のスイッチをオフ状態とする電圧を、前記第２の電圧として前記第２のスイッチをオン状態とする電圧をそれぞれ出力し、
前記入力電圧が前記所定の基準電圧よりも高い場合、前記第１の電圧として前記第１のスイッチをオン状態とする電圧を、前記第２の電圧として前記第２のスイッチをオフ状態とする電圧をそれぞれ出力すると共に、前記被測定対象のドレイン端子に前記第１の電圧を印加する、
半導体素子の試験装置。
前記入力電圧が前記所定の基準電圧よりも低い場合、
前記被測定対象のドレイン端子には前記第２の端子から出力された前記第２の電圧に応じた電圧が印加されると共に、
前記駆動回路は、前記被測定対象のゲート端子に前記第２の電圧を用いて生成された電圧を印加する、
請求項１に記載の半導体素子の試験装置。
前記電圧出力回路は、
前記入力電圧が前記所定の基準電圧よりも低い場合、前記第１の電圧として接地電圧を、前記第２の電圧として前記入力電圧に応じた電圧をそれぞれ出力し、
前記入力電圧が前記所定の基準電圧よりも高い場合、前記第１の電圧として前記入力電圧に応じた電圧を、前記第２の電圧として接地電圧をそれぞれ出力する、
請求項１または２に記載の半導体素子の試験装置。
前記電圧出力回路は、
反転入力端子に前記所定の基準電圧が供給され、非反転入力端子に前記入力電圧が供給され、出力端子が前記第１の端子に接続された第１の比較器と、
反転入力端子に前記入力電圧が供給され、非反転入力端子に前記所定の基準電圧が供給され、出力端子が前記第２の端子に接続された第２の比較器と、を備える、
請求項１乃至３のいずれか一項に記載の半導体素子の試験装置。
前記第１のスイッチは、ソースが前記第１の端子および第１の抵抗の一端に接続され、ゲートが前記第１の抵抗の他端および接地電位に接続され、ドレインが前記被測定対象のドレイン端子に接続された第１のＰチャネル型トランジスタである、請求項１乃至４のいずれか一項に記載の半導体素子の試験装置。
前記第２のスイッチは、ソースが前記第２の端子および第２の抵抗の一端に接続され、ゲートが前記第２の抵抗の他端および接地電位に接続され、ドレインが前記被測定対象のドレイン端子に接続された第２のＰチャネル型トランジスタである、請求項１乃至５のいずれか一項に記載の半導体素子の試験装置。
前記第１および第２のスイッチは、ソース電位が接地電圧である場合にオフ状態となり、ソース電位が前記入力電圧に応じた電圧である場合にオン状態となる、請求項５または６に記載の半導体素子の試験装置。
半導体素子の試験装置を用いて半導体素子を試験する方法であって、
前記半導体素子の試験装置は、
入力電圧に応じて第１の端子および第２の端子からそれぞれ第１の電圧および第２の電圧を出力する電圧出力回路と、
前記第１の端子と被測定対象のドレイン端子との間に接続された第１のスイッチと、
前記第２の端子と前記被測定対象のドレイン端子との間に接続された第２のスイッチと、
前記第２の端子と接続され、前記被測定対象を駆動する電圧を生成する駆動回路と、を備え、
前記入力電圧が所定の基準電圧よりも低い場合、前記第１の電圧として前記第１のスイッチをオフ状態とする電圧を、前記第２の電圧として前記第２のスイッチをオン状態とする電圧をそれぞれ出力し、
前記入力電圧が前記所定の基準電圧よりも高い場合、前記第１の電圧として前記第１のスイッチをオン状態とする電圧を、前記第２の電圧として前記第２のスイッチをオフ状態とする電圧をそれぞれ出力すると共に、前記被測定対象のドレイン端子に前記第１の電圧を印加する、
半導体素子の試験方法。
前記入力電圧が前記所定の基準電圧よりも低い場合、
前記被測定対象のドレイン端子に前記第２の端子から出力された前記第２の電圧に応じた電圧を印加し、
前記被測定対象のゲート端子に前記第２の電圧を用いて生成された電圧を印加する、
請求項８に記載の半導体素子の試験方法。
前記入力電圧が前記所定の基準電圧よりも低い場合、前記第１の電圧として接地電圧を、前記第２の電圧として前記入力電圧に応じた電圧をそれぞれ出力し、
前記入力電圧が前記所定の基準電圧よりも高い場合、前記第１の電圧として前記入力電圧に応じた電圧を、前記第２の電圧として接地電圧をそれぞれ出力する、
請求項８または９に記載の半導体素子の試験方法。