JP2012080234A - 水晶発振回路 - Google Patents
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Abstract
【課題】出力波形の歪みを低減する水晶発振回路を提供する。
【解決手段】正・負電源ライン間に接続されたnMOSM4・pMOSM5と、nMOSM4・pMOSM5にバイアスを与えるnMOSM2・pMOSM3と、nMOSM4・pMOSM5の中心点と正・負電源ライン間に接続されたキャパシタC22・C24と、正・負電源ライン間に接続されたnMOSM14・pMOSM15と、nMOSM14・pMOSM15にバイアスを与えるnMOSM12・pMOSM13と、nMOSM14・pMOSM15の中心点と正・負電源ライン間に接続されたキャパシタC23・C25と、nMOSM2・pMOSM3の中心点とnMOSM12・pMOSM13の中心点との間に接続された水晶振動子X1とを備える。
【選択図】図3
【解決手段】正・負電源ライン間に接続されたnMOSM4・pMOSM5と、nMOSM4・pMOSM5にバイアスを与えるnMOSM2・pMOSM3と、nMOSM4・pMOSM5の中心点と正・負電源ライン間に接続されたキャパシタC22・C24と、正・負電源ライン間に接続されたnMOSM14・pMOSM15と、nMOSM14・pMOSM15にバイアスを与えるnMOSM12・pMOSM13と、nMOSM14・pMOSM15の中心点と正・負電源ライン間に接続されたキャパシタC23・C25と、nMOSM2・pMOSM3の中心点とnMOSM12・pMOSM13の中心点との間に接続された水晶振動子X1とを備える。
【選択図】図3
Description
本発明は水晶発振回路に関し、特に、低歪みの差動出力が得られる水晶発振回路に関する。
スーパーへテロダイン方式を採用した一般の受信機は、アンテナを介して受信した変調波信号を高周波増幅し、所定の周波数を有する中間周波信号に変換した後に復調処理を行っている。
最近では、受信周波数の設定や各種の表示制御等をデジタル処理によって行う受信機が多くなっており、このようなデジタル処理においては精度の高いクロック信号やPLL回路用の基準周波数信号を生成するために水晶振動子を用いた水晶発振回路が適用されている(例えば、特許文献1〜3参照。)。
各種のアナログ回路を含むほとんどの部品を半導体基板上に形成してワンチップ部品とすることにより小型化やコスト低減を図る手法が一般的である。水晶振動子は現時点では必ず外付け部品となるため、水晶振動子以外の各種部品が内蔵されたワンチップ部品と水晶振動子とを接続する配線部分が必ず存在する。水晶振動子がそれ以外の部品と接続される場合には、水晶振動子を接続するためにICのパッドとこれらから延びる配線部分が存在する。このため、この配線部分から受信機のアンテナ側に水晶振動子の固有振動周波数の基本成分や高調波成分のノイズが回り込んでスプリアスが発生しやすくなる。このスプリアスの発生は、受信機の感度の抑圧や受信品質の劣化を招くことになる。
従来の水晶発振回路は、図11に示すインバータ発振回路が一般的である。これは、インバータINV101の入出力間に、水晶振動子X100を挿入し、入力INと出力OUT間に位相回転用の負荷抵抗R104を付加し、入力IN・出力OUTには、それぞれ接地電位との間にキャパシタC102・キャパシタC103を接続したものである。
図11に示すように、従来の水晶発振回路は、回路的には簡単化され、水晶発振回路の発振が容易であるが、出力波形は、図12に示すように振幅が電源電圧まで振れ歪み成分を含んだ波形となる。このため、アナログ回路と水晶発振回路をワンチップ化した集積回路においては、水晶発振の高調波成分が、同一チップ内にあるアナログ高周波回路に混入し易くなり、アナログ信号に妨害を与えてしまう。
また、集積化した場合、ロジック回路などが同一チップ内にあるとディジタルノイズが基板を通してアナログ回路に混入し、雑音の原因となる場合がある。
しかしながら、従来の発振回路は、シングルモードで発振させているので、それ自身に基板のノイズが混入し、後段を差動回路化してもその効果が薄くなる。
基板からのノイズは、回路を差動回路化することにより、コモンモードで入るノイズは、キャンセルすることができる(例えば、特許文献4参照。)。
従来のインバータ発振回路においては、発振回路が1以上のゲインを有しており、発振振幅は無限に増幅されるが、最終的には電源電圧で決まる電圧が出力されるため、出力波形は、クリップされて、歪みが大きくなり、発振波形が歪む。同時に振幅が大きい分輻射パワーが大きくなり受信等に妨害を与えやすい。
本発明の目的は、出力波形の歪みを低減することができる水晶発振回路を提供することにある。
本発明の一態様によれば、正極側電源ラインにドレインが接続された第1のnチャネルMOSFETと、負極側電源ラインにドレインが接続されるとともにソースが前記第1のnチャネルMOSFETのソースに接続された第1のpチャネルMOSFETと、前記第1のnチャネルMOSFETのゲートにバイアス電圧を印加する第1のバイアス回路と、前記第1のpチャネルMOSFETのゲートにバイアス電圧を印加する第2のバイアス回路と、前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのゲートのそれぞれと、前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのソースとの間に挿入された第1のキャパシタと、前記負極側電源ラインと、前記第1のnチャネルMOSFETのソースとの間に挿入された第2のキャパシタと、前記正極側電源ラインと、前記第1のnチャネルMOSFETのソースとの間に挿入された第3のキャパシタと、正極側電源ラインにドレインが接続された第2のnチャネルMOSFETと、負極側電源ラインにドレインが接続されているとともにソースが前記第2のnチャネルMOSFETのソースに接続された第2のpチャネルMOSFETと、前記第2のnチャネルMOSFETのゲートにバイアス電圧を印加する第3のバイアス回路と、前記第2のpチャネルMOSFETのゲートにバイアス電圧を印加する第4のバイアス回路と、前記第2のnチャネルMOSFETおよび前記第2のpチャネルMOSFETのゲートのそれぞれと、前記第2のnチャネルMOSFETおよび前記第2のpチャネルMOSFETのソースとの間に挿入された第4のキャパシタと、前記負極側電源ラインと、前記第2のpチャネルMOSFETのソースとの間に挿入された第5のキャパシタと、前記正極側電源ラインと、前記第2のnチャネルMOSFETのソースとの間に挿入された第6のキャパシタと、一方端が前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのゲート側に対応する前記第1のキャパシタの一方端に接続され、他方端が前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのゲート側に対応する前記第4のキャパシタの一方端に接続された水晶振動子とを備える水晶発振回路が提供される。
本発明によれば、出力波形の歪みを低減することができる水晶発振回路を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各回路素子の平面寸法の関係、配置、大きさ等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各回路素子の配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。尚、以下において、nチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)・pチャネルMOSFETはnMOS・pMOSと表記する。
(比較例1)
比較例1に係る水晶発振回路30aは、図1に示すように、正極側電源ラインにドレインが接続されたnMOSM4と、負極側電源ラインにドレインが接続されるとともにソースがnMOSM4のソースに接続されたpMOSM5と、nMOSM4のゲートにバイアス電圧を印加する第1のバイアス回路と、pMOSM5のゲートにバイアス電圧を印加する第2のバイアス回路と、nMOSM4およびpMOSM5のゲートのそれぞれと、nMOSM4およびpMOSM5のソースとの間に挿入されたキャパシタC6とを備える。
比較例1に係る水晶発振回路30aは、図1に示すように、正極側電源ラインにドレインが接続されたnMOSM4と、負極側電源ラインにドレインが接続されるとともにソースがnMOSM4のソースに接続されたpMOSM5と、nMOSM4のゲートにバイアス電圧を印加する第1のバイアス回路と、pMOSM5のゲートにバイアス電圧を印加する第2のバイアス回路と、nMOSM4およびpMOSM5のゲートのそれぞれと、nMOSM4およびpMOSM5のソースとの間に挿入されたキャパシタC6とを備える。
同様に、正極側電源ラインにドレインが接続されたnMOSM14と、負極側電源ラインにドレインが接続されるとともにソースがnMOSM14のソースに接続されたpMOSM15と、nMOSM14のゲートにバイアス電圧を印加する第3のバイアス回路と、pMOSM15のゲートにバイアス電圧を印加する第4のバイアス回路と、nMOSM14およびpMOSM15のゲートのそれぞれと、nMOSM14およびpMOSM15のソースとの間に挿入されたキャパシタC16とを備える。
さらに、一方端がnMOSM4およびpMOSM5のゲート側に対応するキャパシタC6の一方端に接続され、他方端がnMOSM14およびpMOSM15のゲート側に対応するキャパシタC16の一方端に接続された水晶振動子X1を備える。
さらに、第1のバイアス回路は、定電流源I9と、ソースがキャパシタC6の一方端に接続され、ドレインが定電流源I9を介して正極側電源ラインに接続され、ゲートがドレインおよびnMOSM4のゲートの両方に接続されたnチャネルMOSM2とを備える。
第2のバイアス回路は、定電流源I10と、ソースがキャパシタC6の一方端に接続され、ドレインが定電流源I10を介して負極側電源ラインに接続され、ゲートがドレインおよびpMOSM5のゲートの両方に接続されたpMOSM3とを備える。
第3のバイアス回路は、定電流源I19と、ソースがキャパシタC16の一方端に接続され、ドレインが定電流源I19を介して正極側電源ラインに接続され、ゲートがドレインおよびnMOSM14のゲートの両方に接続されたnMOSM12とを備える。
第4のバイアス回路は、定電流源I20と、ソースがキャパシタC16の一方端に接続され、ドレインが定電流源I20を介して負極側電源ラインに接続され、ゲートがドレインおよびpMOSM15のゲートの両方に接続されたpMOSM13とを備える。
さらに、nMOSM4・pMOSM5のソース側に挿入された抵抗R7・R8と、nMOSM14・pMOSM15のソース側に挿入された抵抗R17・R18とを備える。
(比較例2)
比較例2に係る水晶発振回路30aは、図2に示すように、図1の構成に加えて、負極側電源ラインとpMOSM5のソースとの間に挿入されたキャパシタC22と、負極側電源ラインとpMOSM15のソースとの間に挿入されたキャパシタC23とを備える。
比較例2に係る水晶発振回路30aは、図2に示すように、図1の構成に加えて、負極側電源ラインとpMOSM5のソースとの間に挿入されたキャパシタC22と、負極側電源ラインとpMOSM15のソースとの間に挿入されたキャパシタC23とを備える。
(第1の実施の形態)
第1の実施の形態に係る水晶発振回路30は、図3に示すように、正極側電源ラインにドレインが接続されたnMOSM4と、負極側電源ラインにドレインが接続されるとともにソースがnMOSM4のソースに接続されたpMOSM5と、nMOSM4のゲートにバイアス電圧を印加する第1のバイアス回路と、pMOSM5のゲートにバイアス電圧を印加する第2のバイアス回路と、nMOSM4およびpMOSM5のゲートのそれぞれと、nMOSM4およびpMOSM5のソースとの間に挿入されたキャパシタC6と、負極側電源ラインとpMOSM5のソースとの間に挿入されたキャパシタC22と、正極側電源ラインとnMOSM4のソースとの間に挿入されたキャパシタC24とを備える。
第1の実施の形態に係る水晶発振回路30は、図3に示すように、正極側電源ラインにドレインが接続されたnMOSM4と、負極側電源ラインにドレインが接続されるとともにソースがnMOSM4のソースに接続されたpMOSM5と、nMOSM4のゲートにバイアス電圧を印加する第1のバイアス回路と、pMOSM5のゲートにバイアス電圧を印加する第2のバイアス回路と、nMOSM4およびpMOSM5のゲートのそれぞれと、nMOSM4およびpMOSM5のソースとの間に挿入されたキャパシタC6と、負極側電源ラインとpMOSM5のソースとの間に挿入されたキャパシタC22と、正極側電源ラインとnMOSM4のソースとの間に挿入されたキャパシタC24とを備える。
同様に、正極側電源ラインにドレインが接続されたnMOSM14と、負極側電源ラインにドレインが接続されるとともにソースがnMOSM14のソースに接続されたpMOSM15と、nMOSM14のゲートにバイアス電圧を印加する第3のバイアス回路と、pMOSM15のゲートにバイアス電圧を印加する第4のバイアス回路と、nMOSM14およびpMOSM15のゲートのそれぞれと、nMOSM14およびpMOSM15のソースとの間に挿入されたキャパシタC16と、負極側電源ラインとpMOSM15のソースとの間に挿入されたキャパシタC23と、正極側電源ラインとnMOSM14のソースとの間に挿入されたキャパシタC25とを備える。
ここで、正極側電源ラインは、電源電圧VDDに接続され、負極側電源ラインは、接地電位に接続されている。
さらに、一方端がnMOSM4およびpMOSM5のゲート側に対応するキャパシタC6の一方端に接続され、他方端がnMOSM14およびpMOSM15のゲート側に対応するキャパシタC16の一方端に接続された水晶振動子X1を備える。
また、第1のバイアス回路は、定電流源I9と、ソースがキャパシタC6の一方端に接続され、ドレインが定電流源I9を介して正極側電源ラインに接続され、ゲートがドレインおよびnMOSM4のゲートの両方に接続されたnMOSM2とを備える。
第2のバイアス回路は、定電流源I10と、ソースがキャパシタC6の一方端に接続され、ドレインが定電流源I10を介して負極側電源ラインに接続され、ゲートがドレインおよびpMOSM5のゲートの両方に接続されたpMOSM3とを備える。
第3のバイアス回路は、定電流源I19と、ソースがキャパシタC16の一方端に接続され、ドレインが定電流源I19を介して正極側電源ラインに接続され、ゲートがドレインおよびnMOSM14のゲートの両方に接続されたnMOSM12とを備える。
第4のバイアス回路は、定電流源I20と、ソースがキャパシタC16の一方端に接続され、ドレインが定電流源I20を介して負極側電源ラインに接続され、ゲートがドレインおよびpMOSM15のゲートの両方に接続されたpMOSM13とを備える。
定電流源I9および定電流源I10からバイアス用のnMOSM2およびpMOSM3に定電流を供給して、それぞれnMOSM4およびpMOSM5にバイアス電流を供給することによって、nMOSM4およびpMOSM5に対するバイアス電圧を発生している。
この時、バイアス用のnMOSM2およびpMOSM3は、図1に示すように、ゲートとドレインを接続したダイオード構成を備える。
また、nMOSM4のソースとpMOSM5のソース間を抵抗R7・R8を通して接続し、コンプリメンタリ回路を構成しても良い。nMOSM4とpMOSM5のゲート間に、バイアス用として、nMOSM2およびpMOSM3をダイオード接続し、定電流を流してバイアス電圧を発生させる。
なお、定電流でバイアス電流を導通させるのは、水晶振動子X1の負荷抵抗を高く設定して、発振を容易にするためである。
抵抗R7・R8は、抵抗値が、零オームから、数キロオームの範囲内で使用される。抵抗値が低いほど発振し易いが、波形歪みが大きい。逆に、抵抗値が大きいと波形歪みは小さくなるが、発振しにくい。したがって、抵抗R7・R8の抵抗値は、スプリアス発振を抑制しつつ、用途に応じて決定する。
第1の実施の形態に係る水晶発振回路においては、nMOSM2・pMOSM3、nMOSM4・pMOSM5のコンプリメンタリ構成を採用しているが、nMOSのみ、或いはpMOSのみを用いて回路を構成することもできる。
nMOSM4およびpMOSM5の各々のソースから抵抗R7、R8を介した中点と、バイアス用のnMOSM2およびpMOSM3の中間点との間に、帰還用のキャパシタC6を接続する。
以上のnMOSM2・M4、pMOSM3・M5、キャパシタC6・C22・C24、抵抗R7・R8、定電流源I9・I10により、第1の実施の形態に係る水晶発振回路30の片側(第1の発振回路と呼ぶ)を構成する。
第1の発振回路と同様の回路形式を有する第2の発振回路(nMOSM12・M14、pMOSM13・M15、キャパシタC16・C23・C25、抵抗R17・R18、定電流源I19・I20で構成)を、第1の発振回路と同様に構成する。
抵抗R7・R8の接続点と抵抗R17・R18の接続点との間に結合用のキャパシタC21を接続する。
第1の発振回路のバイアス回路の中点と第2の発振回路のバイアス回路の中点から、反転信号OUT1A、OUT1Bを出力する。すなわち、nMOSM4およびpMOSM5のゲート側に対応するキャパシタC6の一方端と、nMOSM4およびpMOSM5のゲート側に対応するキャパシタC16の一方端から、反転信号となる出力OUT1A・OUT1Bを得る。
nMOSM4・pMOSM5の各々のソースから抵抗R7・R8を介した中点と、nMOSM14・pMOSM15の各々のソースから抵抗R17・R18を介した中点から、反転信号となる出力OUT2A・OUT2Bを得る。
第1の実施の形態に係る水晶発振回路は、基本的にコルピッツ発振回路に相当する。上述の通り、出力は2系統あり、一方は水晶振動子X1の両端子からの出力OUT1A・OUT1Bであり、図9のOUT1A・OUT1Bに対応する波形が示されている。図9のOUT1A・OUT1Bに対応する波形は、歪みの少ない波形であり、完全な反転波形を出力している。
他方は、抵抗R7・R8の接続点と、抵抗R17・R18の接続点からの出力OUT2A・OUT2Bであり、図10のOUT2A・OUT2Bに対応する波形が示されている。図10のOUT2A・OUT2Bに対応する波形は、多少歪むが、完全に反転した波形であり、かつ出力インピーダンスが小さいので、負荷の影響を受けにくい。
したがって、どちらの出力も後段に差動回路を接続し易い。どちらの出力を選択するかは、用途によって決定される。
さらに、水晶振動子X1の端子電圧は、歪率が小さいので、その高調波がアナログRF段へ混入する量は小さい。このため、出力OUT1A・OUT1Bは、後段への妨害が少なくなる。特に、集積回路においては、水晶振動子が集積回路の外部に接続されるので、その集積回路のピンから高調波は輻射され易いが、第1の実施の形態に係る水晶発振回路は、このような妨害対策に対する効果が大きい。
第1の発振回路のnMOSM4およびpMOSM5の各々のソースから抵抗R7・R8を介した中点と、接地電位間にキャパシタC22を接続する。
同様に、第2の発振回路のnMOSM14およびpMOSM15の各々のソースから抵抗R17・R18を介した中点と、接地電位間にキャパシタC23を接続する。
キャパシタC24・C25は同一若しくは近似の容量値を有する。
第1の発振回路のnMOSM4およびpMOSM5の各々のソースから抵抗R7・R8を介した中点と、電源電圧VDD間にキャパシタC24を接続する。
同様に、第2の発振回路のnMOSM14および第3のpMOSM15の各々のソースから抵抗R17・R18を介した中点と、電源電圧VDD間にキャパシタC25を接続する。
キャパシタC24・C25は同一若しくは近似の容量値を有する。また、キャパシタC22・C23は同一若しくは近似の容量値を有する。
このように、同一若しくは近似の容量値を有するキャパシタC24・C25および同一若しくは近似の容量値を有するキャパシタC22・C23を備えることによって、第1の実施の形態に係る水晶発振回路30は、回路の完全なバランスを取ることができる。
このように構成することによって、出力段の波形歪を小さくし、より高調波の発生を抑制することができる。
第1の実施の形態に係る水晶発振回路30は、nMOSM4とpMOSM5とを対称に配置し、それぞれのソースを接続することにより、nMOSM4とpMOSM5のそれぞれがソースホロワとして動作する。同様に、nMOSM14とpMOSM15とを対称に配置し、それぞれのソースを接続することにより、nMOSM14とpMOSM15のそれぞれがソースホロワとして動作する。
したがって、これらのソースに現れる信号波形を対称的な形状とすることができ、しかも信号波形が電源電圧VDDを超えることがなくなるため、出力波形の歪みを低減することができる。また、これに伴い、水晶発振回路30から出力される信号に含まれる高調波成分の信号レベルを低減することができる。さらに、水晶振動子X1の一方端が接地されていないため、水晶発振回路30の出力信号に含まれる高調波成分が接地基板を介して他の回路に回り込むことを防止することができる。
また、上述した水晶振動子X1以外のnMOSM2・M4・M12・M14、pMOSM3・M5・M13・M15、第1〜第4のバイアス回路、キャパシタC6・C16・C22・C23・C24・C25を半導体基板上に形成するとともに、この半導体基板上に形成された2つのパッドに外付け部品としての水晶振動子X1の両端が接続されていることが望ましい。
水晶振動子X1の両端が専用のパッドを介して水晶発振回路30の他の部品と接続されるため、半導体基板上に水晶発振回路30の他の部品を形成した場合に、接地基板を介して水晶発振回路30以外の部品にノイズが回り込むことによるスプリアスの発生を低減することができる。
また、nMOSM2・pMOSM3のソースを挟んで対称なバイアス回路を用いることにより、あるいはnMOSM12・pMOSM13のソースを挟んで対称なバイアス回路を用いることにより、水晶発振回路30の出力波形の歪みを低減することができる。
また、上述したnMOSM4・pMOSM5はgmが同じであり、nMOSM14・pMOSM15はgmが同じであることが望ましい。特に、上述したnMOSM4・pMOSM5は、ゲート長およびゲート幅の少なくとも一方を調整することによりgmが同じに設定され、nMOSM14・pMOSM15は、ゲート長およびゲート幅の少なくとも一方を調整することによりgmが同じに設定されていることが望ましい。
あるいは、上述したnMOSM4・pMOSM5はgmが異なっており、nMOSM14・pMOSM15はgmが異なっている場合に、nMOSM4のソースとキャパシタC6・C22の接続点との間、あるいは、pMOSM5のソースとキャパシタC6・C22の接続点との間に挿入された抵抗R7・R8をさらに備え、抵抗R7・R8の値を調整することにより、キャパシタC6・C22の接続点の平均電圧を、正極側電源ラインおよび負極側電源ラインの中心電圧に一致させることが望ましい。また、nMOSM14のソースとキャパシタC16・C23の接続点との間、あるいは、pMOSM15のソースとキャパシタC16・C23の接続点との間に挿入された抵抗R17・R18をさらに備え、抵抗R17・R18の値を調整することにより、キャパシタC16・C23の接続点の平均電圧を、正極側電源ラインおよび負極側電源ラインの中心電圧に一致させることが望ましい。これにより、nMOSM4・pMOSM5のチャネルタイプによる特性の違いや、nMOSM14・pMOSM15のチャネルタイプによる特性の違いを調整することができ、出力波形の歪みをさらに低減することが可能となる。
第1の実施の形態に係る水晶発振回路によれば、基本的にソースホロワ回路を使用しているため、ゲインは1以下であり、歪みは小さくなり、また、出力段の波形歪を小さくし、より高調波の発生を抑制することができる。
第1の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
(第2の実施の形態)
第2の実施の形態に係る水晶発振回路30は、図4に示すように、図3の構成に加えて、nMOSM2およびpMOSM3の中間点と負極側電源ライン間に接続されたキャパシタC26と、nMOSM12およびpMOSM13の中間点と負極側電源ライン間に接続されたキャパシタC27とを備える。その他の構成は、図3に示す第1の実施の形態と同様であるため、重複説明は省略する。
第2の実施の形態に係る水晶発振回路30は、図4に示すように、図3の構成に加えて、nMOSM2およびpMOSM3の中間点と負極側電源ライン間に接続されたキャパシタC26と、nMOSM12およびpMOSM13の中間点と負極側電源ライン間に接続されたキャパシタC27とを備える。その他の構成は、図3に示す第1の実施の形態と同様であるため、重複説明は省略する。
図4に示すように構成することによって、さらに水晶振動子X1の波形歪みを改善することができる。また、水晶振動子X1に必要な負荷容量の合わせ込みも行いやすい。
第2の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
(比較例3)
比較例3に係る水晶発振回路30aは、図5に示すように、図1の定電流源I9、I10、I19、I20の代わりに、抵抗R32、R31、R34、R33を備える。その他の構成は、比較例1と同様である。
比較例3に係る水晶発振回路30aは、図5に示すように、図1の定電流源I9、I10、I19、I20の代わりに、抵抗R32、R31、R34、R33を備える。その他の構成は、比較例1と同様である。
図5は、定電流回路の達成方法の第1の構成である。
定電流源I9、I10、I19、I20を構成する方法として、水晶振動子X1に影響を与えない大きな抵抗値の抵抗R31、R32、R33、R34を使用する。これらの抵抗値を変えて、バイアス回路のnMOSM4、pMOSM5、nMOSM14、pMOSM15のバイアス電流を調整する。
(第3の実施の形態)
第3の実施の形態に係る水晶発振回路30は、図6に示すように、定電流源I9の代わりにpMOS40・41で構成し、定電流源I19の代わりにpMOS45・46で構成し、定電流源I10の代わりにnMOS42・43で構成し、定電流源I20の代わりにnMOS47・48で構成している。その他の構成は、図3の第1の実施の形態と同様であるため、重複説明は省略する。また、図6においては、キャパシタC22・C24・C23・C25は図示を省略している。
第3の実施の形態に係る水晶発振回路30は、図6に示すように、定電流源I9の代わりにpMOS40・41で構成し、定電流源I19の代わりにpMOS45・46で構成し、定電流源I10の代わりにnMOS42・43で構成し、定電流源I20の代わりにnMOS47・48で構成している。その他の構成は、図3の第1の実施の形態と同様であるため、重複説明は省略する。また、図6においては、キャパシタC22・C24・C23・C25は図示を省略している。
図6は、定電流回路の達成方法の第2の構成である。
ここで、pMOS40・41は、互いにソースを共通接続し、かつ共通ソースを正極側電源ラインに接続している。pMOS41は、ゲート・ドレイン間が短絡されたダイオード構成を備える。
また、nMOS42・43は、互いにソースを共通接続し、かつ共通ソースを負極側電源ラインに接続している。nMOS43は、ゲート・ドレイン間が短絡されたダイオード構成を備える。
また、pMOS41のドレインとnMOS43のドレインは、抵抗R44を介して接続されている。
pMOS45・46、nMOS47・48についても同様に構成される。
また、MOSの定電流特性例は、図7に示すように表される。
図7に示すように、MOSの電流飽和領域を使用する。電流飽和領域は、必要なDC電流を流しながら、高抵抗値を得ることができる。すなわち、図7に示すように、動作点A・B間で、電流変位ΔI、電圧変位ΔVを比較すると、ΔV/ΔIの値が非常に大きい。つまり交流的な抵抗が高い事を意味する。このようなMOSの電流飽和領域を使用することによって、水晶振動子X1から見た負荷を非常に高く設定することができるので、第3の実施の形態に係る水晶発振回路30は、より安定に動作する。
第3の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
(第4の実施の形態)
第4の実施の形態に係る水晶発振回路の模式的回路構成は、図8に示すように、定電流源I9の代わりにカスコード接続されたpMOS40・41およびpMOS49・50で構成し、定電流源I19の代わりにカスコード接続されたpMOS45・46およびpMOS53・54で構成し、定電流源I10の代わりにカスコード接続されたnMOS42・43およびnMOS51・52で構成し、定電流源I20の代わりにカスコード接続されたnMOS47・48およびnMOS55・56で構成している。その他の構成は、図6の第3の実施の形態と同様であるため、重複説明は省略する。また、図8においても、キャパシタC22・C24・C23・C25は図示を省略している。
第4の実施の形態に係る水晶発振回路の模式的回路構成は、図8に示すように、定電流源I9の代わりにカスコード接続されたpMOS40・41およびpMOS49・50で構成し、定電流源I19の代わりにカスコード接続されたpMOS45・46およびpMOS53・54で構成し、定電流源I10の代わりにカスコード接続されたnMOS42・43およびnMOS51・52で構成し、定電流源I20の代わりにカスコード接続されたnMOS47・48およびnMOS55・56で構成している。その他の構成は、図6の第3の実施の形態と同様であるため、重複説明は省略する。また、図8においても、キャパシタC22・C24・C23・C25は図示を省略している。
図8は、定電流回路の達成方法の第3の構成である。
図7と同様に、カスコード接続されたpMOS40・41およびpMOS49・50においても、電流飽和領域を使用する。このようなカスコード接続されたMOSの電流飽和領域を使用することによって、水晶振動子X1から見た負荷を非常に高く設定することができるので、第4の実施の形態に係る水晶発振回路30は、より安定に動作する。
第4の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
以上のように、第1〜第4の実施の形態に係る水晶発振回路は、水晶発振回路の差動出力として効果が高いが、さらに、水晶振動子の代わりに、通常のインダクタとキャパシタからなる共振回路を適用することもできる。
なお、図示は省略するが、第1〜第4の実施の形態以外にこれらを組み合わせて構成することも可能である。
(その他の実施の形態)
上記のように、本発明は第1〜第4の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、本発明は第1〜第4の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の水晶発振回路は、基準周波数に水晶発振回路を内蔵するワンチップアナログ高周波集積回路、およびAM放送・FM放送のラジオ送受信機、あるいは通信機器など幅広い分野に適用可能である。
I9、I10、I19、I20…定電流源
30、30a…水晶発振回路
M2、M4、M12、M14、M42、M43、M47、M48、M51、M52、M55、M56…nMOS
M3、M5、M13、M15、M40、M41、M45、M46、M49、M50、M53、M54…pMOS
R7、R8、R17、R18、R31、R32、R33、R34、R44、R49…抵抗
C6、C16、C21、C22、C23、C24、C25、C26、C27…キャパシタ
VDD…電源電圧
X1…水晶振動子
30、30a…水晶発振回路
M2、M4、M12、M14、M42、M43、M47、M48、M51、M52、M55、M56…nMOS
M3、M5、M13、M15、M40、M41、M45、M46、M49、M50、M53、M54…pMOS
R7、R8、R17、R18、R31、R32、R33、R34、R44、R49…抵抗
C6、C16、C21、C22、C23、C24、C25、C26、C27…キャパシタ
VDD…電源電圧
X1…水晶振動子
Claims (7)
- 正極側電源ラインにドレインが接続された第1のnチャネルMOSFETと、
負極側電源ラインにドレインが接続されるとともにソースが前記第1のnチャネルMOSFETのソースに接続された第1のpチャネルMOSFETと、
前記第1のnチャネルMOSFETのゲートにバイアス電圧を印加する第1のバイアス回路と、
前記第1のpチャネルMOSFETのゲートにバイアス電圧を印加する第2のバイアス回路と、
前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのゲートのそれぞれと、前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのソースとの間に挿入された第1のキャパシタと、
前記負極側電源ラインと、前記第1のpチャネルMOSFETのソースとの間に挿入された第2のキャパシタと、
前記正極側電源ラインと、前記第1のnチャネルMOSFETのソースとの間に挿入された第3のキャパシタと、
正極側電源ラインにドレインが接続された第2のnチャネルMOSFETと、
負極側電源ラインにドレインが接続されているとともにソースが前記第2のnチャネルMOSFETのソースに接続された第2のpチャネルMOSFETと、
前記第2のnチャネルMOSFETのゲートにバイアス電圧を印加する第3のバイアス回路と、
前記第2のpチャネルMOSFETのゲートにバイアス電圧を印加する第4のバイアス回路と、
前記第2のnチャネルMOSFETおよび前記第2のpチャネルMOSFETのゲートのそれぞれと、前記第2のnチャネルMOSFETおよび前記第2のpチャネルMOSFETのソースとの間に挿入された第4のキャパシタと、
前記負極側電源ラインと、前記第2のpチャネルMOSFETのソースとの間に挿入された第5のキャパシタと、
前記正極側電源ラインと、前記第2のnチャネルMOSFETのソースとの間に挿入された第6のキャパシタと、
一方端が前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのゲート側に対応する前記第1のキャパシタの一方端に接続され、他方端が前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのゲート側に対応する前記第4のキャパシタの一方端に接続された水晶振動子と
を備えることを特徴とする水晶発振回路。 - 前記第1のバイアス回路は、第1の定電流回路と、ソースが前記第1のキャパシタの一方端に接続され、ドレインが前記第1の定電流回路を介して前記正極側電源ラインに接続され、ゲートがドレインおよび前記第1のnチャネルMOSFETのゲートの両方に接続された第3のnチャネルMOSFETとを備え、
前記第2のバイアス回路は、第2の定電流回路と、ソースが前記第1のキャパシタの一方端に接続され、ドレインが前記第2の定電流回路を介して前記負極側電源ラインに接続され、ゲートがドレインおよび前記第1のpチャネルMOSFETのゲートの両方に接続された第3のpチャネルMOSFETとを備え、
前記第3のバイアス回路は、第3の定電流回路と、ソースが前記第3のキャパシタの一方端に接続され、ドレインが前記第3の定電流回路を介して前記正極側電源ラインに接続され、ゲートがドレインおよび前記第2のnチャネルMOSFETのゲートの両方に接続された第4のnチャネルMOSFETとを備え、
前記第4のバイアス回路は、第4の定電流回路と、ソースが前記第3のキャパシタの一方端に接続され、ドレインが前記第4の定電流回路を介して前記負極側電源ラインに接続され、ゲートがドレインおよび前記第2のpチャネルMOSFETのゲートの両方に接続された第4のpチャネルMOSFETとを備えることを特徴とする請求項1に記載の水晶発振回路。 - 前記第1の定電流回路、前記第2の定電流回路、前記第3の定電流回路および前記第4の定電流回路は、定電流源で構成したことを特徴とする請求項2に記載の水晶発振回路。
- 前記第1の定電流回路、前記第2の定電流回路、前記第3の定電流回路および前記第4の定電流回路は、MOSFETの電流飽和領域で構成したことを特徴とする請求項2に記載の水晶発振回路。
- 前記第1の定電流回路、前記第2の定電流回路、前記第3の定電流回路および前記第4の定電流回路は、カスコード接続されたMOSFETの電流飽和領域で構成したことを特徴とする請求項2に記載の水晶発振回路。
- 前記第3のnチャネルMOSFETおよび前記第3のpチャネルMOSFETの中間点と、前記負極側電源ライン間に接続された第7のキャパシタと、
前記第4のnチャネルMOSFETおよび前記第4のpチャネルMOSFETの中間点と、前記負極側電源ライン間に接続された第8のキャパシタと
を備えることを特徴とする請求項1に記載の水晶発振回路。 - 前記第1のnチャネルMOSFETおよび前記第1のpチャネルMOSFETのソース側に挿入された第1の抵抗と、
前記第2のnチャネルMOSFETおよび前記第2のpチャネルMOSFETのソース側に挿入された第2の抵抗と
を備えることを特徴とする請求項1に記載の水晶発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010221952A JP2012080234A (ja) | 2010-09-30 | 2010-09-30 | 水晶発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010221952A JP2012080234A (ja) | 2010-09-30 | 2010-09-30 | 水晶発振回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012080234A true JP2012080234A (ja) | 2012-04-19 |
Family
ID=46240005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010221952A Withdrawn JP2012080234A (ja) | 2010-09-30 | 2010-09-30 | 水晶発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012080234A (ja) |
-
2010
- 2010-09-30 JP JP2010221952A patent/JP2012080234A/ja not_active Withdrawn
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