JP2012069837A - Method for manufacturing semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To improve flatness of a pre-metal interlayer insulating film in a metal gate process.SOLUTION: A gate electrode 4 is formed on a semiconductor substrate 1 with a gate insulating film 3 interposed therebetween. Then a source/drain region is formed on the semiconductor substrate 1 using the gate electrode 4 as a mask. A first silicon oxide film 10 is formed on a whole surface on the semiconductor substrate 1 so as to cover the gate electrode 4. The silicon oxide film 10 is planarized by the CMP method using the gate electrode 4 as a stop film. A second silicon oxide film 11 is formed on the first silicon oxide film 10 having the gate electrode 4. The second silicon oxide film 11 is planarized by the CMP method using the gate electrode 4 as the stop film. A third silicon oxide film 12 is formed on the second silicon oxide film 11 having the gate electrode 4.

Description

本発明は、半導体装置の製造方法に関し、特に、プリメタル層間絶縁膜を有する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a premetal interlayer insulating film.

従来、半導体装置におけるプリメタル層間絶縁膜（Pre Metal Dielectric：ＰＭＤ）の形成方法には、例えば以下の方法がある。まず、化学機械研磨（Chemical Mechanical Polishing:ＣＭＰ）によるスクラッチ耐性は劣るものの、ゲート電極同士の間の埋め込み特性に優れるオゾンＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）による酸化シリコン膜（以下、オゾンＴＥＯＳ膜又はＯ３−ＴＥＯＳ膜と略称する。）等の、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法による酸化シリコン系の絶縁膜を成膜する。その後、スクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜（以下、プラズマＴＥＯＳ膜又はＰ−ＴＥＯＳ膜と略称する。）等を積層する。その後、再度ＣＭＰ法により、Ｐ−ＴＥＯＳ膜の上面を平坦化して第１層配線層の下地層を形成する。 Conventionally, as a method for forming a premetal interlayer dielectric (PMD) in a semiconductor device, for example, there are the following methods. First, a silicon oxide film (hereinafter referred to as an ozone TEOS film) by ozone TEOS (Tetra-Ethyl-Ortho-Silicate), which has excellent embedding characteristics between gate electrodes, although scratch resistance by chemical mechanical polishing (CMP) is poor. Alternatively, a silicon oxide-based insulating film is formed by a chemical vapor deposition (CVD) method such as an O 3 -TEOS film. After that, a silicon oxide film (hereinafter, abbreviated as a plasma TEOS film or a P-TEOS film) made of plasma TEOS with good scratch resistance is stacked. Thereafter, the upper surface of the P-TEOS film is planarized again by CMP to form a base layer for the first wiring layer.

しかしながら、単にＯ３−ＴＥＯＳ膜の上にＰ−ＴＥＯＳ膜を堆積する場合は、以下のような問題がある。すなわち、埋め込み特性に優れたＯ３−ＴＥＯＳ膜は、Ｐ−ＴＥＯＳ膜と比べて吸湿性が高い。このため、Ｏ３−ＴＥＯＳ膜を成膜した段階で水分を吸収して、その水分含有量が高くなりやすい。また、Ｏ３−ＴＥＯＳ膜は、成膜する下地の形状に倣って堆積されるため、Ｏ３−ＴＥＯＳ膜の平坦化処理を施さずにＰ−ＴＥＯＳ膜を堆積し、その後、Ｐ−ＴＥＯＳ膜の上面を平坦化すると、Ｐ−ＴＥＯＳ膜にその膜厚が薄い部分が発生する。このように、Ｐ−ＴＥＯＳ膜の一部が薄くなった状態で、プリメタル層間絶縁膜の上に配線層を形成すると、Ｏ３−ＴＥＯＳ膜から脱離した水分の影響により、配線層の信頼性が低下する原因となる。例えば、配線層における配線同士の間の領域において、ＢＴＳ（bias-temperature stress）不良による配線間のリーク電流が発生し、そのリーク電流による経時劣化によって、経時絶縁破壊（Time-Dependent Dielectric Breakdown：ＴＤＤＢ）特性が劣化する。 However, when the P-TEOS film is simply deposited on the O 3 -TEOS film, there are the following problems. That is, the O 3 -TEOS film having excellent embedding characteristics has higher hygroscopicity than the P-TEOS film. For this reason, moisture is absorbed at the stage of forming the O 3 -TEOS film, and the moisture content tends to increase. Further, since the O 3 -TEOS film is deposited following the shape of the base to be formed, the P-TEOS film is deposited without performing the planarization process on the O 3 -TEOS film, and then the P-TEOS film is formed. Is flattened, a thin portion of the P-TEOS film is generated. As described above, when a wiring layer is formed on the premetal interlayer insulating film in a state in which a part of the P-TEOS film is thin, the reliability of the wiring layer is influenced by the influence of moisture desorbed from the O 3 -TEOS film. Cause a drop. For example, in a region between wirings in a wiring layer, a leakage current between wirings due to BTS (bias-temperature stress) failure occurs, and time-dependent dielectric breakdown (TDDB) occurs due to deterioration with time due to the leakage currents. ) The characteristics deteriorate.

そこで、上記の配線の信頼性を向上するという観点から、Ｏ３−ＴＥＯＳ膜及びＰ−ＴＥＯＳ膜の膜厚を安定化させるため、Ｏ３−ＴＥＯＳ膜の平坦化処理を行った後に、Ｐ−ＴＥＯＳ膜を積層するという技術が検討されている。詳しくは、Ｏ３−ＴＥＯＳ膜の平坦化処理法として、ゲート電極をＣＭＰ法のストッパ膜とする、いわゆるゲート当て止めＣＭＰ法により平坦化するという方法が検討されている。Ｏ３−ＴＥＯＳ膜及びＰ−ＴＥＯＳ膜の膜厚を安定化するには、Ｏ３−ＴＥＯＳ膜の平坦化処理を行う際に、該Ｏ３−ＴＥＯＳ膜の膜厚を均一化して、その表面を凹凸なく高精度に平坦化することが重要である。なお、Ｏ３−ＴＥＯＳ膜の膜厚の均一性には、被処理対象物である半導体ウェハごとの均一性（以下、ウェハ間均一性と呼ぶ。）が含まれる。 Therefore, from the viewpoint of improving the reliability of the above-described wiring, in order to stabilize the film thickness of the O 3 -TEOS film and the P-TEOS film, the O 3 -TEOS film is planarized after performing the planarization process. A technique of laminating a TEOS film has been studied. Specifically, as a method for planarizing the O 3 -TEOS film, a method of planarizing by a so-called gate stopper CMP method using a gate electrode as a stopper film of the CMP method has been studied. In order to stabilize the thicknesses of the O 3 -TEOS film and the P-TEOS film, when the O 3 -TEOS film is planarized, the thickness of the O 3 -TEOS film is made uniform, It is important to flatten the surface with high precision without unevenness. Note that the uniformity of the film thickness of the O 3 -TEOS film includes the uniformity of each semiconductor wafer that is the object to be processed (hereinafter, referred to as inter-wafer uniformity).

以下の特許文献１には、プリメタル層間絶縁膜の形成方法として、Ｏ３−ＴＥＯＳを用いたプラズマＣＶＤ法により、酸化シリコン膜をゲート電極同士の間に埋め込む方法が記載されている。その後、埋め込まれた酸化シリコン膜をＣＭＰ法によりゲート電極の導電層が薄くなるまで研磨し、さらにその上に、ＰＨ３−ＳｉＨ４−Ｏ２を用いたＣＶＤ法により、酸化シリコン膜を形成する方法が記載されている。 Patent Document 1 below describes a method of embedding a silicon oxide film between gate electrodes by a plasma CVD method using O 3 -TEOS as a method for forming a premetal interlayer insulating film. Thereafter, the buried silicon oxide film is polished by CMP until the conductive layer of the gate electrode becomes thin, and further, a silicon oxide film is formed thereon by CVD using PH 3 —SiH 4 —O 2. A method is described.

特開２０００−２０８６２４号公報JP 2000-208624 A

しかしながら、特許文献１に記載された方法は、ＣＭＰ法によりＯ３−ＴＥＯＳ膜をゲート電極の導電層が薄くなるまで研磨するため、平坦化処理の終点検出が困難である。その結果、該Ｏ３−ＴＥＯＳ膜の膜厚のウェハ間均一性が低下する。また、ゲート電極の導電層の一部を研磨する際に、ゲート電極又はその周囲のＯ３−ＴＥＯＳ膜の表面が損傷、すなわちスクラッチ痕が発生し易くなること、及びゲート電極同士の間のＯ３−ＴＥＯＳ膜に凹状の膜減り（ディッシング）が生じること等により、該Ｏ３−ＴＥＯＳ膜の表面の平坦性が低下する等の問題が生じる。 However, the method described in Patent Document 1 is difficult to detect the end point of the planarization process because the O 3 -TEOS film is polished by CMP until the conductive layer of the gate electrode becomes thin. As a result, the wafer-to-wafer uniformity of the O 3 -TEOS film thickness decreases. Further, when a part of the conductive layer of the gate electrode is polished, the surface of the gate electrode or the surrounding O 3 -TEOS film is easily damaged, that is, a scratch mark is easily generated, and the O 2 between the gate electrodes is easily generated. the 3 -TEOS film concave film decrease (dishing) that occurs like, problems such as the flatness of the surface of the O 3 -TEOS film is lowered.

半導体パターンの微細化によって、ゲート電極同士の間隔は小さくなり、埋め込む領域のアスペクト比は大きくなる傾向にある。このため、従来から用いられてきた、ＣＭＰスクラッチ耐性は優れるものの、埋め込み特性は劣るＨＤＰ−ＮＳＧ（High Density Plasma-Non doped Silicate Glass）膜では埋め込みに十分に対応できなくなってきている。そこで、ＣＭＰスクラッチ耐性は劣るものの、ゲート電極同士の間への埋め込み特性が良好なＯ３−ＴＥＯＳ膜又はＳＯＤ（Spin on Dielectric）膜等の酸化シリコン系絶縁膜が用いられる。 As the semiconductor pattern is miniaturized, the gap between the gate electrodes is reduced, and the aspect ratio of the buried region tends to be increased. For this reason, an HDP-NSG (High Density Plasma-Non doped Silicate Glass) film, which has been used in the past but has excellent CMP scratch resistance, but has poor embedding characteristics, cannot sufficiently cope with embedding. Therefore, a silicon oxide-based insulating film such as an O 3 -TEOS film or an SOD (Spin on Dielectric) film having good embedding characteristics between the gate electrodes is used although the CMP scratch resistance is poor.

一方、ゲート当て止めＣＭＰにより、ゲート電極の上面にまでプリメタル層間絶縁膜（ＰＭＤ）を形成する場合は、特にゲート電極同士の間の層間絶縁膜にディッシングによる凹状の膜減り、パターン（ゲートパターン）の疎密による膜厚のばらつき、及びＣＭＰによるスクラッチが生じ易く、その結果、層間絶縁膜の平坦化が不足する。   On the other hand, when a pre-metal interlayer insulating film (PMD) is formed on the upper surface of the gate electrode by gate stopper CMP, the concave insulating film is reduced by dishing on the interlayer insulating film between the gate electrodes, and the pattern (gate pattern) Variations in film thickness due to the density and scratches due to CMP are likely to occur, resulting in insufficient planarization of the interlayer insulating film.

この層間絶縁膜の平坦化の不足は、ソース・ドレイン領域を形成する前にゲート電極を完成させる半導体プロセス方式である、いわゆるゲートファーストプロセスにおいては、リソグラフィのマージン低下（フォーカス・アライメントずれ）、上層に形成されるプラグ及び配線形成の不良（オープン、ショート）、及び電気特性の不良（絶縁抵抗ばらつき）等を引き起こすという不具合が生じる。   This lack of planarization of the interlayer insulating film is a semiconductor process method in which the gate electrode is completed before forming the source / drain regions. In the so-called gate first process, the margin of lithography is reduced (focus / alignment deviation), the upper layer In other words, there are problems such as defective plug formation and wiring formation (open, short), and poor electrical characteristics (insulation resistance variation).

また、ソース・ドレイン領域を形成した後にゲート電極を完成させる半導体プロセス方式である、いわゆるゲートラストプロセスにおいては、ダミーゲートを除去した後の凹部に導電膜であるゲートメタル膜が残留し、残留したゲートメタル膜によって、ゲート電極同士又はプラグ同士が短絡（ショート）する等の不具合が生じる。   In the so-called gate last process, which is a semiconductor process method in which the gate electrode is completed after forming the source / drain regions, the gate metal film as the conductive film remains in the recess after the dummy gate is removed. The gate metal film causes problems such as short-circuiting between the gate electrodes or between the plugs.

本発明は、前記の問題に鑑み、メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにすることを目的とする。   In view of the above problems, an object of the present invention is to improve the flatness of a premetal interlayer insulating film in a metal gate process.

前記の目的を達成するため、本発明は、半導体装置の製造方法を、プリメタル層間絶縁膜をその下層として埋め込み特性が高い（軟らかい）第１の酸化シリコン膜と、中間層としてスクラッチ耐性が高い（硬い）第２の酸化シリコン膜と、上層として水分含有量が少ない第３の酸化シリコン膜とする構成とする。   In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device in which a pre-metal interlayer insulating film is used as a lower layer and a first silicon oxide film having high embedding characteristics (soft) and an intermediate layer having high scratch resistance ( A hard silicon second oxide film and a third silicon oxide film having a low water content as an upper layer are used.

具体的に、本発明に係る半導体装置の製造方法は、半導体領域の上に、ゲート絶縁膜を介在させて第１のゲート電極を形成する工程（ａ）と、半導体領域に第１のゲート電極をマスクとしてソース・ドレイン領域を形成する工程（ｂ）と、第１のゲート電極を覆うように半導体領域の上の全面に第１の酸化シリコン膜を形成する工程（ｃ）と、第１のゲート電極をストップ膜とする化学機械研磨法により、第１の酸化シリコン膜を平坦化する工程（ｄ）と、第１のゲート電極を含む第１の酸化シリコン膜の上に、第２の酸化シリコン膜を形成する工程（ｅ）と、第１のゲート電極をストップ膜とする化学機械研磨法により、第２の酸化シリコン膜を平坦化する工程（ｆ）と、第１のゲート電極を含む第２の酸化シリコン膜の上に、第３の酸化シリコン膜を形成する工程（ｇ）とを備えている。   Specifically, the method for manufacturing a semiconductor device according to the present invention includes a step (a) of forming a first gate electrode on a semiconductor region with a gate insulating film interposed therebetween, and a first gate electrode in the semiconductor region. (B) forming a source / drain region by using as a mask, a step (c) forming a first silicon oxide film on the entire surface of the semiconductor region so as to cover the first gate electrode, and a first A step (d) of planarizing the first silicon oxide film by a chemical mechanical polishing method using the gate electrode as a stop film; and a second oxidation on the first silicon oxide film including the first gate electrode. A step (e) of forming a silicon film, a step (f) of planarizing the second silicon oxide film by a chemical mechanical polishing method using the first gate electrode as a stop film, and the first gate electrode A third oxide is formed on the second silicon oxide film. And a step (g) to form a silicon film.

本発明の半導体装置の製造方法によると、半導体領域の上に、第１のゲート電極を覆う第１の酸化シリコン膜、第２の酸化シリコン膜及び第３の酸化シリコン膜からなる層間絶縁膜を形成する。これにより、第１の酸化シリコン膜に対して行う平坦化の研磨により発生した段差は、その後の第２の酸化シリコン膜の形成によって埋め込まれる。これにより、第２の酸化シリコン膜に対して行う平坦化の研磨によって、第２の酸化シリコン膜の表面における段差は大幅に低減する。その結果、平坦性の不良による電気的特性の不具合の発生を防止することができ、半導体装置の信頼性を向上させることができる。また、第１のゲート電極をそのままゲート電極として用いる場合には、上記の各工程は、ゲートファーストプロセスに対応する。   According to the method for manufacturing a semiconductor device of the present invention, an interlayer insulating film composed of a first silicon oxide film, a second silicon oxide film, and a third silicon oxide film covering the first gate electrode is formed on the semiconductor region. Form. Accordingly, the step generated by the planarization polishing performed on the first silicon oxide film is buried by the subsequent formation of the second silicon oxide film. Thus, the level difference on the surface of the second silicon oxide film is greatly reduced by the planarization polishing performed on the second silicon oxide film. As a result, occurrence of defects in electrical characteristics due to poor flatness can be prevented, and the reliability of the semiconductor device can be improved. Further, when the first gate electrode is used as it is as the gate electrode, each of the above steps corresponds to a gate first process.

また、本発明の半導体装置の製造方法は、第１のゲート電極がダミーゲート電極である場合に、工程（ｆ）と工程（ｇ）との間に、第１のゲート電極を除去する工程（ｈ）と、第１のゲート電極を除去してなる凹部に、導電性材料からなる第２のゲート電極を充填する工程（ｉ）とをさらに備え、工程（ｇ）は、第３の酸化シリコン膜を第２のゲート電極を含む第２の酸化シリコン膜の上に形成してもよい。   In the method for manufacturing a semiconductor device of the present invention, when the first gate electrode is a dummy gate electrode, the step of removing the first gate electrode between the step (f) and the step (g) ( h) and a step (i) of filling a recess formed by removing the first gate electrode with a second gate electrode made of a conductive material, and the step (g) includes a third silicon oxide. A film may be formed on the second silicon oxide film including the second gate electrode.

このようにすると、本発明はゲートラストプロセスに対応することになる。   In this way, the present invention corresponds to a gate last process.

この場合に、第２のゲート電極を構成する導電性材料は、金属であってよい。   In this case, the conductive material constituting the second gate electrode may be a metal.

このようにすると、メタルゲートを有する半導体装置を得ることができる。   In this way, a semiconductor device having a metal gate can be obtained.

本発明の半導体装置の製造方法において、第１の酸化シリコン膜は、第２の酸化シリコン膜よりも埋め込み特性が高く、第２の酸化シリコン膜は、第１の酸化シリコン膜よりも研磨耐性が高く、第３の酸化シリコン膜は、第１の酸化シリコン膜よりも水分含有量が少ないことが好ましい。   In the method for manufacturing a semiconductor device of the present invention, the first silicon oxide film has higher embedding characteristics than the second silicon oxide film, and the second silicon oxide film has higher polishing resistance than the first silicon oxide film. The third silicon oxide film is preferably higher in moisture content than the first silicon oxide film.

このようにすると、複数の第１のゲート電極同士の間隔が小さい場合であっても、第１の酸化シリコン膜は、複数の第１のゲート電極を確実に覆うことができる。また、第２の酸化シリコン膜は第１の酸化シリコン膜よりも研磨耐性が高いため、第２の酸化シリコン膜を平坦化する研磨を行っても、ディッシング及びスクラッチの発生を防止できる。このため、第２の酸化シリコン膜及びその上に形成される第３のシリコン酸化膜の平坦性を容易に確保することができる。その上、第３の酸化シリコン酸化膜は水分含有量が少ないため、ＢＴＳ不良を防止することができる。   In this case, even when the distance between the plurality of first gate electrodes is small, the first silicon oxide film can reliably cover the plurality of first gate electrodes. In addition, since the second silicon oxide film has higher polishing resistance than the first silicon oxide film, dishing and scratching can be prevented even when polishing for planarizing the second silicon oxide film is performed. Therefore, the flatness of the second silicon oxide film and the third silicon oxide film formed thereon can be easily ensured. In addition, since the third silicon oxide film has a low water content, BTS defects can be prevented.

本発明の半導体装置の製造方法は、工程（ａ）と工程（ｂ）との間に、第１のゲート電極を覆うように半導体領域の上の全面に絶縁膜を形成する工程（ｊ）をさらに備え、工程（ｄ）及び工程（ｆ）において、絶縁膜をストップ膜に用いてもよい。   The method for manufacturing a semiconductor device of the present invention includes a step (j) of forming an insulating film on the entire surface of the semiconductor region so as to cover the first gate electrode between the steps (a) and (b). In addition, in step (d) and step (f), an insulating film may be used as a stop film.

このようにすると、後工程において、第３の酸化シリコン膜にコンタクトホールを形成する際に、該絶縁膜をエッチングのストッパ膜として再度用いることができるので、工程を簡略化することが可能となる。   In this case, when the contact hole is formed in the third silicon oxide film in the subsequent process, the insulating film can be used again as an etching stopper film, so that the process can be simplified. .

この場合に、絶縁膜は窒化シリコンからなっていてもよい。   In this case, the insulating film may be made of silicon nitride.

また、本発明の半導体装置の製造方法は、工程（ａ）と工程（ｊ）との間に、第１のゲート電極の側面上にサイドウォール絶縁膜を形成する工程（ｋ）をさらに備えていてもよい。   The semiconductor device manufacturing method of the present invention further includes a step (k) of forming a sidewall insulating film on the side surface of the first gate electrode between the step (a) and the step (j). May be.

また、本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、半導体領域及び第１のゲート電極の各上部にシリサイド領域を形成する工程（ｌ）をさらに備えていてもよい。   The method for manufacturing a semiconductor device according to the present invention further includes a step (l) of forming a silicide region on each of the semiconductor region and the first gate electrode between the step (b) and the step (c). It may be.

本発明の半導体装置の製造方法は、工程（ｄ）において、第１の酸化シリコン膜における第１のゲート電極の側方の領域に対して、第１のゲート電極の上面よりも低い位置で研磨を停止させてもよい。   In the method for manufacturing a semiconductor device of the present invention, in the step (d), polishing is performed at a position lower than the upper surface of the first gate electrode with respect to a region of the first silicon oxide film lateral to the first gate electrode. May be stopped.

このようにすると、第１の酸化シリコン膜にディッシング及びスクラッチが発生していても、この後の第２の酸化シリコン膜を形成する領域を確保することができる。   Thus, even if dishing and scratches are generated in the first silicon oxide film, a region for forming the second silicon oxide film thereafter can be secured.

本発明の半導体装置の製造方法は、工程（ｆ）において、第２の酸化シリコン膜における第１のゲート電極の側方の領域に対して、第１のゲート電極の上面と等しい位置で研磨を停止させることが好ましい。   In the method for manufacturing a semiconductor device according to the present invention, in the step (f), the second silicon oxide film is polished at a position equal to the upper surface of the first gate electrode with respect to a region lateral to the first gate electrode. It is preferable to stop.

このようにすると、第２の酸化シリコン膜及び第３の酸化シリコン酸化膜の上面を平坦化することができる。   Thus, the upper surfaces of the second silicon oxide film and the third silicon oxide oxide film can be planarized.

本発明の半導体装置の製造方法において、第１の酸化シリコン膜には、Ｏ３−ＴＥＯＳ膜、ＳＯＤ膜、ＰＳＧ（Phospho-Silicate-Glass）膜又はＢＰＳＧ（Boro-Phospho-Silicate-Glass）膜を用いることができる。 In the method for manufacturing a semiconductor device of the present invention, an O 3 -TEOS film, an SOD film, a PSG (Phospho-Silicate-Glass) film, or a BPSG (Boro-Phospho-Silicate-Glass) film is formed on the first silicon oxide film. Can be used.

本発明の半導体装置の製造方法において、第２の酸化シリコン膜には、ＨＤＰ−ＮＳＧ膜を用いることができる。   In the method for manufacturing a semiconductor device of the present invention, an HDP-NSG film can be used as the second silicon oxide film.

本発明の半導体装置の製造方法において、第３の酸化シリコン膜には、Ｐ−ＴＥＯＳ膜を用いることができる。   In the method for manufacturing a semiconductor device of the present invention, a P-TEOS film can be used as the third silicon oxide film.

本発明に係る半導体装置の製造方法によると、メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性が向上するため、チップ内不良（ショート、オープン、絶縁ばらつき及びＢＴＳ不良）を防止できるので、半導体装置の信頼性を向上することができる。   According to the method for manufacturing a semiconductor device of the present invention, since the flatness of the premetal interlayer insulating film in the metal gate process is improved, defects in the chip (short, open, insulation variation and BTS failure) can be prevented. Reliability can be improved.

図１は本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。FIG. 1 is a schematic cross-sectional view showing a semiconductor device according to the first embodiment of the present invention. 図２は本発明の第１の実施形態に係る半導体装置の製造方法におけるプロセスフローを示す図である。FIG. 2 is a diagram showing a process flow in the semiconductor device manufacturing method according to the first embodiment of the present invention. 図３（ａ）〜図３（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 3A to FIG. 3C are cross-sectional views in order of steps showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図４（ａ）〜図４（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 4A to FIG. 4C are cross-sectional views in order of steps showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図５（ａ）〜図５（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 5A to FIG. 5C are cross-sectional views in order of steps showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図６は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing a semiconductor device according to the second embodiment of the present invention. 図７は本発明の第２の実施形態に係る半導体装置の製造方法におけるプロセスフローを示す図である。FIG. 7 is a diagram showing a process flow in the method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図８（ａ）〜図８（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 8A to FIG. 8C are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図９（ａ）〜図９（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 9A to FIG. 9C are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図１０（ａ）〜図１０（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 10A to FIG. 10C are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図１１（ａ）及び図１１（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 11A and FIG. 11B are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図１２（ａ）及び図１２（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 12A and FIG. 12B are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the second embodiment of the present invention.

（第１の実施形態）
本発明の第１の実施形態について図１〜図５を参照しながら説明する。 (First embodiment)
A first embodiment of the present invention will be described with reference to FIGS.

図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１の上部には、ＳＴＩ（shallow trench isolation）等からなる素子分離領域２に区画されてなる素子形成領域（半導体領域）に、例えばｐ型のウェル領域（図示せず）が形成されている。半導体基板１の主面のウェル領域の上には、それぞれゲート絶縁膜３及びキャップメタル膜（図示せず）を介在させた、高さが約６０ｎｍの複数のゲート電極４が１００ｎｍ程度の間隔をおいて形成されている。各ゲート電極４は、例えば、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等からなるメタルゲートである下部ゲート電極４ａと、ｎ型のポリシリコンからなる上部ゲート電極４ｂとから構成されている。各ゲート電極４のゲート長方向側の両側面上には、例えば窒化シリコンからなり、幅が約１５ｎｍのサイドウォール６がそれぞれ形成されている。   As shown in FIG. 1, for example, an element formation region (semiconductor region) that is partitioned by an element isolation region 2 made of STI (shallow trench isolation) or the like is formed on an upper portion of a semiconductor substrate 1 made of silicon (Si). For example, a p-type well region (not shown) is formed. A plurality of gate electrodes 4 having a height of about 60 nm with a gate insulating film 3 and a cap metal film (not shown) interposed on the well region of the main surface of the semiconductor substrate 1 are spaced about 100 nm apart. Formed. Each gate electrode 4 is composed of, for example, a lower gate electrode 4a that is a metal gate made of titanium nitride (TiN) or tantalum nitride (TaN), and an upper gate electrode 4b made of n-type polysilicon. Side walls 6 made of, for example, silicon nitride and having a width of about 15 nm are formed on both side surfaces of each gate electrode 4 on the gate length direction side.

半導体基板１の上部における各サイドウォール６の下側の領域には、ｎ型の低濃度拡散層５がそれぞれ形成されており、半導体基板１の上部における各低濃度拡散層５の外側の領域には、ｎ型の高濃度拡散層７が低濃度拡散層５とそれぞれ接続されて形成されている。各高濃度拡散層７はｎ型のソース・ドレイン領域を構成する。なお、各ソース・ドレイン領域と各上部ゲート電極４ｂの上部には、それぞれニッケルシリサイド（ＮｉＳｉ）等のシリサイド層８が形成されている。   An n-type low-concentration diffusion layer 5 is formed in a region below each side wall 6 in the upper portion of the semiconductor substrate 1, and is formed in a region outside each low-concentration diffusion layer 5 in the upper portion of the semiconductor substrate 1. The n-type high concentration diffusion layer 7 is connected to the low concentration diffusion layer 5 respectively. Each high-concentration diffusion layer 7 constitutes an n-type source / drain region. A silicide layer 8 such as nickel silicide (NiSi) is formed on each source / drain region and on each upper gate electrode 4b.

シリサイド層８が形成されたゲート電極４を含む半導体基板１の主面上には、例えば膜厚が３０ｎｍ程度の窒化シリコン（ＳｉＮ）からなり、ＣＭＰ工程及びエッチング工程においてストップ膜として機能する絶縁膜９が形成されている。   On the main surface of the semiconductor substrate 1 including the gate electrode 4 on which the silicide layer 8 is formed, an insulating film made of, for example, silicon nitride (SiN) having a film thickness of about 30 nm and functioning as a stop film in the CMP process and the etching process. 9 is formed.

絶縁膜９の上で且つ各ゲート電極４の上側部分を除く領域には、例えばＯ３−ＴＥＯＳ等からなる埋め込み特性（段差被覆性）に優れた第１の酸化シリコン膜１０が形成されている。第１の酸化シリコン膜１０の上部は、後述するように、平坦化される際にオーバ研磨によって意図的にディッシング状に形成されている。上面がディッシング状に形成された第１の酸化シリコン膜１０の上には、例えばＨＤＰ−ＮＳＧ等からなるスクラッチ耐性に優れた第２の酸化シリコン膜１１が、そのディッシング状部分を埋めると共に、絶縁膜９におけるゲート電極４の上側部分と平坦化されて形成されている。さらに、共に平坦化された第２の酸化シリコン膜１１及び絶縁膜９におけるゲート電極４の上側部分には、例えば水分含有量が少ないＰ−ＴＥＯＳ等からなり、膜厚が１５０ｎｍ程度の、プリメタル層間絶縁膜である第３の酸化シリコン膜１２がその表面が平坦化されて形成されている。 In the region on the insulating film 9 and excluding the upper portion of each gate electrode 4, a first silicon oxide film 10 made of, for example, O 3 -TEOS and having excellent embedding characteristics (step coverage) is formed. . As will be described later, the upper portion of the first silicon oxide film 10 is intentionally formed in a dishing shape by over-polishing when flattened. On the first silicon oxide film 10 whose upper surface is formed in a dishing shape, a second silicon oxide film 11 made of, for example, HDP-NSG and having excellent scratch resistance fills the dishing portion and is insulated. The upper part of the gate electrode 4 in the film 9 is flattened. Further, the upper part of the gate electrode 4 in the second silicon oxide film 11 and the insulating film 9 both planarized is made of, for example, P-TEOS having a low water content, and has a film thickness of about 150 nm. A third silicon oxide film 12 that is an insulating film is formed with its surface flattened.

さらに、ゲート電極４同士の間の領域に、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９を貫通して、ソース・ドレイン領域のシリサイド層８と電気的に接続される、例えばタングステン（Ｗ）からなるプラグ１４が形成されている。   Further, in the region between the gate electrodes 4, the third silicon oxide film 12, the second silicon oxide film 11, the first silicon oxide film 10 and the insulating film 9 are penetrated to form silicide in the source / drain region. A plug 14 made of, for example, tungsten (W), which is electrically connected to the layer 8 is formed.

以下、前記のように構成された半導体装置の製造方法、すなわち、メタルゲートプロセス製造方法のうちのゲートファーストプロセスにおけるプリメタル絶縁膜の形成方法について図２のプロセスフロー及び図３〜図５の工程順の断面構成を参照しながら説明する。   Hereinafter, the manufacturing method of the semiconductor device configured as described above, that is, the method of forming the premetal insulating film in the gate first process in the metal gate process manufacturing method will be described with reference to the process flow of FIG. This will be described with reference to the cross-sectional configuration.

図２に示す工程ＳＴ１１：ウェハ状態の半導体基板１を準備する。   Step ST11 shown in FIG. 2: A semiconductor substrate 1 in a wafer state is prepared.

工程ＳＴ１２：図３（ａ）に示すように、準備された半導体基板１の上部に、ＳＴＩ等からなる素子分離領域２を選択的に形成することにより、素子形成領域を区画する。   Step ST12: As shown in FIG. 3A, an element formation region is partitioned by selectively forming an element isolation region 2 made of STI or the like on the prepared semiconductor substrate 1.

工程ＳＴ１３：区画された素子形成領域に、ｐ型の不純物、例えばボロン（Ｂ）をイオン注入することにより、ｐ型のウェル領域（図示せず）を形成する。   Step ST13: A p-type well region (not shown) is formed by ion-implanting a p-type impurity such as boron (B) into the partitioned element formation region.

工程ＳＴ１４：ＣＶＤ法等により、半導体基板１の主面すなわちウェル領域の上に、例えば、ＨｆＳｉＯＮ等の高誘電体からなるゲート絶縁膜３と、該ゲート絶縁膜３の上にＬａＯ等からなるキャップメタル膜（図示せず）とを順次形成する。   Step ST14: For example, a gate insulating film 3 made of a high dielectric material such as HfSiON and a cap made of LaO or the like on the gate insulating film 3 are formed on the main surface of the semiconductor substrate 1, that is, the well region by a CVD method or the like. A metal film (not shown) is sequentially formed.

工程ＳＴ１５：ＣＶＤ法等により、キャップメタル膜の上に、窒化チタン等からなる下部ゲート電極形成膜と、ｎ型のポリシリコンからなる上部ゲート電極形成膜とを順次堆積する。続いて、リソグラフィ法及びエッチング法により、上部ゲート電極形成膜、下部ゲート電極形成膜、キャップメタル膜及びゲート絶縁膜３に対して順次パターニングする。これにより、下部ゲート電極形成膜から下部ゲート電極４ａが形成され、上部ゲート電極形成膜から上部ゲート電極４ｂが形成されて、高さが６０ｎｍ程度のメタルゲート（ポリメタルゲート）構造を持つ複数のゲート電極４を得る。   Step ST15: A lower gate electrode formation film made of titanium nitride or the like and an upper gate electrode formation film made of n-type polysilicon are sequentially deposited on the cap metal film by a CVD method or the like. Subsequently, the upper gate electrode formation film, the lower gate electrode formation film, the cap metal film, and the gate insulating film 3 are sequentially patterned by lithography and etching. Thus, the lower gate electrode 4a is formed from the lower gate electrode formation film, and the upper gate electrode 4b is formed from the upper gate electrode formation film, and has a plurality of metal gate (polymetal gate) structures having a height of about 60 nm. A gate electrode 4 is obtained.

工程ＳＴ１６：半導体基板１におけるウェル領域の上部に、各ゲート電極４をマスクとして、ｎ型の不純物、例えばリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、それぞれ低濃度拡散層５を形成する。   Step ST16: An n-type impurity, for example, phosphorus (P) or arsenic (As) is ion-implanted into the upper portion of the well region in the semiconductor substrate 1 using each gate electrode 4 as a mask, thereby forming the low concentration diffusion layers 5 respectively Form.

工程ＳＴ１７：各ゲート電極４を含め半導体基板１の主面上に、膜厚が１５ｎｍ程度の窒化シリコン膜を形成し、その後、形成した窒化シリコン膜に対してエッチバックを行うことにより、ゲート絶縁膜３の側面を含め各ゲート電極４の両側面上に、サイドウォール６をそれぞれ形成する。   Step ST17: A silicon nitride film having a film thickness of about 15 nm is formed on the main surface of the semiconductor substrate 1 including each gate electrode 4, and then the formed silicon nitride film is etched back to thereby provide gate insulation. Side walls 6 are formed on both side surfaces of each gate electrode 4 including the side surfaces of the film 3.

工程ＳＴ１８：半導体基板１におけるウェル領域の上部に、形成されたサイドウォール６及びゲート電極４をマスクとして、ｎ型の不純物をイオン注入することにより、それぞれ低濃度拡散層５の外側の領域に、該低濃度拡散層５と接続される高濃度拡散層７を形成する。ここで、低濃度拡散層５の注入エネルギー及びドーズ量は、例えば２ｋｅＶ及び１×１０15／ｃｍ2程度であり、高濃度拡散層７の注入エネルギー及びドーズ量は、例えば１０ｋｅＶ及び５×１０15／ｃｍ2程度である。なお、低濃度拡散層５及び高濃度拡散層７に注入された不純物イオンを活性化する熱処理（アニール）は、各拡散層５、７を形成した後にそれぞれ行ってもよく、また、高濃度拡散層７を形成した後にまとめて行ってもよい。この活性化のアニールにより、高濃度拡散層７からソース・ドレイン領域が形成される。 Step ST18: By ion-implanting n-type impurities into the upper portion of the well region in the semiconductor substrate 1 using the formed sidewalls 6 and the gate electrode 4 as a mask, A high concentration diffusion layer 7 connected to the low concentration diffusion layer 5 is formed. Here, the implantation energy and dose amount of the low concentration diffusion layer 5 are, for example, about 2 keV and 1 × 10 15 / cm 2 , and the implantation energy and dose amount of the high concentration diffusion layer 7 are, for example, 10 keV and 5 × 10 15. / Cm 2 or so. Note that the heat treatment (annealing) for activating impurity ions implanted into the low concentration diffusion layer 5 and the high concentration diffusion layer 7 may be performed after the diffusion layers 5 and 7 are formed. You may carry out collectively, after forming the layer 7. FIG. By this activation annealing, source / drain regions are formed from the high-concentration diffusion layer 7.

工程ＳＴ１９：スパッタ法等により、半導体基板１の主面上の全面にニッケル等のシリサイド用金属膜を堆積する。続いて、熱処理（アニール）を行って、高濃度拡散層７の上部と上部ゲート電極４ｂの上部にそれぞれシリサイド層８を形成する。その後、未反応のシリサイド用金属膜を、塩酸等により洗浄して除去する。   Step ST19: A silicide metal film such as nickel is deposited on the entire main surface of the semiconductor substrate 1 by sputtering or the like. Subsequently, heat treatment (annealing) is performed to form silicide layers 8 on the high concentration diffusion layer 7 and the upper gate electrode 4b. Thereafter, the unreacted silicide metal film is removed by washing with hydrochloric acid or the like.

工程ＳＴ２０：次に、図３（ｂ）に示すように、ＣＶＤ法により、サイドウォール６を含めシリサイド層８が形成されたゲート電極４、及びシリサイド層８形成された半導体基板１の上に、膜厚が３０ｎｍ程度の窒化シリコンからなる絶縁膜９を堆積する。   Step ST20: Next, as shown in FIG. 3B, on the gate electrode 4 on which the silicide layer 8 including the sidewalls 6 is formed and the semiconductor substrate 1 on which the silicide layer 8 is formed by CVD, An insulating film 9 made of silicon nitride having a thickness of about 30 nm is deposited.

工程ＳＴ２１：次に、図３（ｃ）に示すように、プラズマＣＶＤ法により、絶縁膜９の上に膜厚が２００ｎｍ程度の第１の酸化シリコン膜１０を堆積する。ここで、第１の酸化シリコン膜１０には、埋め込み特性が良好な、例えばＯ３−ＴＥＯＳ膜を用いることにより、互いの間隔が１００ｎｍ程度のゲート電極４同士の間の領域を埋め込むことができる。また、第１の酸化シリコン膜１０における各ゲート電極４の上側部分は、各ゲート電極４の形状を反映して断面が凸状となる。 Step ST21: Next, as shown in FIG. 3C, a first silicon oxide film 10 having a thickness of about 200 nm is deposited on the insulating film 9 by plasma CVD. Here, in the first silicon oxide film 10, for example, an O 3 -TEOS film having good embedding characteristics can be used to embed a region between the gate electrodes 4 having an interval of about 100 nm. . Further, the upper part of each gate electrode 4 in the first silicon oxide film 10 has a convex cross section reflecting the shape of each gate electrode 4.

工程ＳＴ２２：次に、図４（ａ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第１の酸化シリコン膜１０を研磨する。このとき、第１の酸化シリコン膜１０をオーバ研磨することにより、第１の酸化シリコン膜１０の上面を、第１絶縁膜９におけるゲート電極４の上側部分の上面よりも１０ｎｍ以上低くすることができる。   Step ST22: Next, as shown in FIG. 4A, the first silicon oxide film 10 is polished by CMP using the insulating film 9 as a CMP stop film. At this time, by overpolishing the first silicon oxide film 10, the upper surface of the first silicon oxide film 10 can be lowered by 10 nm or more than the upper surface of the upper portion of the gate electrode 4 in the first insulating film 9. it can.

工程ＳＴ２３：次に、図４（ｂ）に示すように、プラズマＣＶＤ法により、研磨された第１の酸化シリコン膜１０及び該第１の酸化酸化シリコン膜１０から露出する絶縁膜１０を覆うように、膜厚が１００ｎｍ程度の第２の酸化シリコン膜１１を堆積する。ここで、第２の酸化シリコン膜１１には、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れたＨＤＰ−ＮＳＧを用いる。   Step ST23: Next, as shown in FIG. 4B, the polished first silicon oxide film 10 and the insulating film 10 exposed from the first silicon oxide film 10 are covered by plasma CVD. Then, a second silicon oxide film 11 having a thickness of about 100 nm is deposited. Here, HDP-NSG having excellent dishing resistance and scratch resistance by CMP is used for the second silicon oxide film 11.

工程ＳＴ２４：次に、図４（ｃ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第２の酸化シリコン膜１１を研磨する。このとき、第２の酸化シリコン膜１１は、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れるため、第２の酸化シリコン膜１１の上面は、絶縁膜９における各ゲート電極４の上側部分との段差がなく、且つ研磨傷がない平坦な面に仕上げることができる。   Step ST24: Next, as shown in FIG. 4C, the second silicon oxide film 11 is polished by CMP using the insulating film 9 as a CMP stop film. At this time, since the second silicon oxide film 11 is excellent in dishing resistance and scratch resistance by CMP, the upper surface of the second silicon oxide film 11 has no step with the upper portion of each gate electrode 4 in the insulating film 9. And a flat surface free from polishing scratches.

工程ＳＴ２５：次に、図５（ａ）に示すように、プラズマＣＶＤ法により、研磨された第２の酸化シリコン膜１１及び該第２の酸化酸化シリコン膜１１から露出する絶縁膜９を覆うように、膜厚が１５０ｎｍ程度の第３の酸化シリコン膜１２を堆積する。ここで、第３の酸化シリコン膜１２には、ＢＴＳ不良に対する耐性に優れた、水分含有量が少ないＰ−ＴＥＯＳ膜を用いる。また、第３の酸化シリコン膜１２は平坦に形成されるので、膜厚を均一化することができる。   Step ST25: Next, as shown in FIG. 5A, the polished second silicon oxide film 11 and the insulating film 9 exposed from the second silicon oxide film 11 are covered by plasma CVD. Then, a third silicon oxide film 12 having a thickness of about 150 nm is deposited. Here, as the third silicon oxide film 12, a P-TEOS film having excellent resistance to BTS failure and low moisture content is used. Further, since the third silicon oxide film 12 is formed flat, the film thickness can be made uniform.

工程ＳＴ２６：次に、図５（ｂ）に示すように、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９に、ソース・ドレイン領域のシリサイド層８を露出するコンタクトホール１３を形成する。具体的には、リソグラフィ法及び異方性のドライエッチング法により、コンタクトホールの形成領域に開口パターンを有するレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、フルオロカーボンを主成分とするエッチングガスを用いて、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９を順次エッチングする。このように、第１の実施形態においては、ＣＭＰ工程におけるＣＭＰストップ膜と、コンタクトホール形成工程におけるエッチングストップ膜とを絶縁膜９で兼用している。これにより、製造工程が簡略化されて製造効率を上げることができる。なお、絶縁膜９は、必ずしも設ける必要はないが、上記の理由により設けることが好ましい。また、絶縁膜９を設けない場合には、ＣＭＰ工程におけるＣＭＰストップ膜は、ゲート電極４（上部ゲート電極４ｂ）となる。また、図５（ｂ）においては、ソース・ドレイン領域の上にコンタクトホール１３が形成された断面構成を例示している。しかし、実際にはコンタクトホール１３は、ゲート電極４及びソース・ドレイン領域のそれぞれを露出するように形成される。   Step ST26: Next, as shown in FIG. 5B, the source / drain regions of the third silicon oxide film 12, the second silicon oxide film 11, the first silicon oxide film 10 and the insulating film 9 are formed. A contact hole 13 exposing the silicide layer 8 is formed. Specifically, a resist pattern (not shown) having an opening pattern is formed in a contact hole formation region by lithography and anisotropic dry etching, and fluorocarbon is a main component using the formed resist pattern as a mask. The third silicon oxide film 12, the second silicon oxide film 11, the first silicon oxide film 10, and the insulating film 9 are sequentially etched using the etching gas. Thus, in the first embodiment, the CMP stop film in the CMP process and the etching stop film in the contact hole forming process are combined with the insulating film 9. Thereby, a manufacturing process is simplified and manufacturing efficiency can be raised. The insulating film 9 is not necessarily provided, but is preferably provided for the above reason. When the insulating film 9 is not provided, the CMP stop film in the CMP process becomes the gate electrode 4 (upper gate electrode 4b). FIG. 5B illustrates a cross-sectional configuration in which the contact hole 13 is formed on the source / drain region. However, the contact hole 13 is actually formed so as to expose the gate electrode 4 and the source / drain regions.

工程ＳＴ２７：次に、図５（ｃ）に示すように、ＣＶＤ法又はスパッタ法により、コンタクトホール１３の壁面を含む第３の酸化シリコン膜１２の上に、例えばチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）からなるバリア膜（図示せず）を堆積し、続いて、バリア膜の上に例えばタングステン膜をコンタクトホール１３が埋まる程度に堆積する。その後、メタルＣＭＰ処理により、第３の酸化シリコン膜１２の上に堆積したタングステン膜及びバリア膜を除去する。以上の工程により、プリメタル層間絶縁膜（第１の酸化シリコン膜１０、第２の酸化シリコン膜１１及び第３の酸化シリコン膜１２）の上にゲート電極４又はソース・ドレイン領域と電気的に接続されるプラグ１４が露出したプリメタル領域が形成される。   Step ST27: Next, as shown in FIG. 5C, for example, titanium (Ti) or titanium nitride (on the third silicon oxide film 12 including the wall surface of the contact hole 13 is formed by CVD or sputtering. A barrier film (not shown) made of TiN is deposited, and then a tungsten film, for example, is deposited on the barrier film to such an extent that the contact hole 13 is filled. Thereafter, the tungsten film and the barrier film deposited on the third silicon oxide film 12 are removed by metal CMP processing. Through the above steps, the gate electrode 4 or the source / drain region is electrically connected on the premetal interlayer insulating film (the first silicon oxide film 10, the second silicon oxide film 11, and the third silicon oxide film 12). A premetal region where the plug 14 to be exposed is exposed is formed.

以上のように、第１の実施形態に係る半導体装置の製造方法によると、複数のゲート電極４の間を埋め込むように形成されるプリメタル層間絶縁膜は、埋め込み特性に優れる一方、ＣＭＰに対するディッシング耐性及びスクラッチ耐性に劣る第１の酸化シリコン膜１０と、第１の酸化シリコン膜１０の上に形成され、埋め込み特性は劣るもののＣＭＰに対するディッシング耐性及びスクラッチ耐性に優れる第２の酸化シリコン膜１１と、第２の酸化シリコン膜１１の上に形成され、ＢＴＳ不良に対する耐性に優れる第３の酸化シリコン膜１２とから構成される。   As described above, according to the manufacturing method of the semiconductor device according to the first embodiment, the premetal interlayer insulating film formed so as to be embedded between the plurality of gate electrodes 4 is excellent in the embedding characteristics, but is dishing resistant to CMP. And a first silicon oxide film 10 inferior in scratch resistance, and a second silicon oxide film 11 formed on the first silicon oxide film 10 and inferior in embedding characteristics but excellent in dishing resistance and scratch resistance against CMP, The third silicon oxide film 12 is formed on the second silicon oxide film 11 and has excellent resistance to BTS defects.

これにより、１回目のＣＭＰ後の第１の酸化シリコン膜１０において発生した段差部は、第２の酸化シリコン膜１１によって埋め込まれ、２回目のＣＭＰ後の第２の酸化シリコン膜１１の表面における段差は低減又は消失する。このため、第３の酸化シリコン膜１２の表面の平坦性が向上することにより、半導体装置の信頼性を向上することができる。   As a result, the step portion generated in the first silicon oxide film 10 after the first CMP is buried by the second silicon oxide film 11 and is formed on the surface of the second silicon oxide film 11 after the second CMP. The step is reduced or disappears. For this reason, the flatness of the surface of the third silicon oxide film 12 is improved, whereby the reliability of the semiconductor device can be improved.

すなわち、ゲートファーストプロセスにおいて、プリメタル層間絶縁膜の平坦性の欠如によるリソグラフィのマージン低下（フォーカス・アライメントずれ）、上層に形成されるプラグ及び配線形成の不良（オープン、ショート）、及び電気特性の不良（絶縁抵抗ばらつき）等を防止することができる。   In other words, in the gate-first process, lithography margin reduction (focus / alignment misalignment) due to lack of flatness of the pre-metal interlayer insulation film, plug and wiring formation (open, short) formed in the upper layer, and electrical characteristics failure (Insulation resistance variation) can be prevented.

（第２の実施形態）
以下、本発明の第２の実施形態について図６〜図１２を参照しながら説明する。 (Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.

図６において、図１に示す構成部材と同一の構成部材には、同一の符号を付している。図６に示すように、第２の実施形態に係る半導体装置と第１の実施形態に係る半導体装置との相異点は、ゲート電極１９を、メタルゲートとポリシリコンゲートとの積層構造に代えて、例えばＴｉＮ又はＴａＮ等とＡｌ等とからなるメタルゲートのみの構成としている点であり、この構成は、後述するゲートラストプロセスにより実現できる。なお、ゲート絶縁膜１５にはＨｆＳｉＯＮ等を用いることができる。   In FIG. 6, the same components as those shown in FIG. As shown in FIG. 6, the difference between the semiconductor device according to the second embodiment and the semiconductor device according to the first embodiment is that the gate electrode 19 is replaced with a stacked structure of a metal gate and a polysilicon gate. Thus, for example, only a metal gate composed of TiN or TaN or the like and Al or the like is used, and this configuration can be realized by a gate last process to be described later. Note that HfSiON or the like can be used for the gate insulating film 15.

以下、前記のように構成された半導体装置の製造方法、すなわち、メタルゲートプロセス製造方法のうちのゲーラストプロセスにおけるプリメタル絶縁膜の形成方法について図７のプロセスフロー及び図８〜図１２の工程順の断面構成を参照しながら説明する。   Hereinafter, the manufacturing method of the semiconductor device configured as described above, that is, the pre-metal insulating film forming method in the Geralast process in the metal gate process manufacturing method, the process flow of FIG. 7 and the order of steps of FIGS. This will be described with reference to the cross-sectional configuration.

図７に示す工程ＳＴ３１：ウェハ状態の半導体基板１を準備する。   Step ST31 shown in FIG. 7: A semiconductor substrate 1 in a wafer state is prepared.

工程ＳＴ３２：図８（ａ）に示すように、準備された半導体基板１の上部に、ＳＴＩ等からなる素子分離領域２を選択的に形成することにより、素子形成領域を区画する。   Step ST32: As shown in FIG. 8A, the element formation region is partitioned by selectively forming the element isolation region 2 made of STI or the like on the prepared semiconductor substrate 1.

工程ＳＴ３３：区画された素子形成領域に、ｐ型の不純物、例えばボロン（Ｂ）をイオン注入することにより、ｐ型のウェル領域（図示せず）を形成する。   Step ST33: A p-type well region (not shown) is formed by ion-implanting a p-type impurity such as boron (B) into the partitioned element formation region.

工程ＳＴ３４：ＣＶＤ法等により、半導体基板１の主面すなわちウェル領域の上に、例えばＨｆＳｉＯＮ等からなるゲート絶縁膜１５を形成する。   Step ST34: A gate insulating film 15 made of, for example, HfSiON is formed on the main surface of the semiconductor substrate 1, that is, the well region by a CVD method or the like.

工程ＳＴ３５：ＣＶＤ法等により、ゲート絶縁膜１５の上に、例えば厚さが６０ｎｍ程度のポリシリコン等からなるダミーゲート電極１６を形成する。   Step ST35: A dummy gate electrode 16 made of, for example, polysilicon having a thickness of about 60 nm is formed on the gate insulating film 15 by a CVD method or the like.

工程ＳＴ３６：半導体基板１におけるウェル領域の上部に、各ダミーゲート電極１６をマスクとして、ｎ型の不純物、例えばリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、それぞれ低濃度拡散層５を形成する。   Step ST36: An n-type impurity such as phosphorus (P) or arsenic (As) is ion-implanted into the upper portion of the well region in the semiconductor substrate 1 using each dummy gate electrode 16 as a mask, so that the low-concentration diffusion layer 5 is respectively Form.

工程ＳＴ３７：各ダミーゲート電極１６を含め半導体基板１の主面上に、膜厚が１５ｎｍ程度の窒化シリコン膜を形成し、その後、形成した窒化シリコン膜に対してエッチバックを行うことにより、ゲート絶縁膜１５の側面を含め各ダミーゲート電極１６の両側面上に、サイドウォール６をそれぞれ形成する。   Step ST37: A silicon nitride film having a film thickness of about 15 nm is formed on the main surface of the semiconductor substrate 1 including each dummy gate electrode 16, and then the etched silicon nitride film is etched back to form a gate. Sidewalls 6 are formed on both side surfaces of each dummy gate electrode 16 including the side surfaces of the insulating film 15.

工程ＳＴ３８：半導体基板１におけるウェル領域の上部に、形成されたサイドウォール６及びダミーゲート電極１６をマスクとして、ｎ型の不純物をイオン注入することにより、それぞれ低濃度拡散層５の外側の領域に、該低濃度拡散層５と接続される高濃度拡散層７を形成する。続いて、低濃度拡散層５及び高濃度拡散層７に対して活性化のアニールを行って、高濃度拡散層７からソース・ドレイン領域を形成する。   Step ST38: An n-type impurity is ion-implanted into the region outside the low-concentration diffusion layer 5 above the well region in the semiconductor substrate 1 by using the formed sidewall 6 and dummy gate electrode 16 as a mask. Then, a high concentration diffusion layer 7 connected to the low concentration diffusion layer 5 is formed. Subsequently, activation annealing is performed on the low concentration diffusion layer 5 and the high concentration diffusion layer 7 to form source / drain regions from the high concentration diffusion layer 7.

工程ＳＴ３９：スパッタ法等により、半導体基板１の主面上の全面にニッケル等のシリサイド用金属膜を堆積する。続いて、アニールを行って、高濃度拡散層７の上部とダミーゲート電極１６の上部にそれぞれシリサイド層８を形成する。その後、未反応のシリサイド用金属膜を、塩酸等により洗浄して除去する。   Step ST39: A silicide metal film such as nickel is deposited on the entire main surface of the semiconductor substrate 1 by sputtering or the like. Subsequently, annealing is performed to form silicide layers 8 on the high concentration diffusion layer 7 and the dummy gate electrode 16 respectively. Thereafter, the unreacted silicide metal film is removed by washing with hydrochloric acid or the like.

工程ＳＴ４０：次に、図８（ｂ）に示すように、ＣＶＤ法により、サイドウォール６を含めシリサイド層８が形成されたダミーゲート電極１６、及びシリサイド層８形成された半導体基板１の上に、膜厚が３０ｎｍ程度の窒化シリコンからなる絶縁膜９を堆積する。   Step ST40: Next, as shown in FIG. 8B, the dummy gate electrode 16 in which the silicide layer 8 including the sidewall 6 is formed and the semiconductor substrate 1 in which the silicide layer 8 is formed are formed by CVD. Then, an insulating film 9 made of silicon nitride having a thickness of about 30 nm is deposited.

工程ＳＴ４１：次に、図８（ｃ）に示すように、プラズマＣＶＤ法により、絶縁膜９の上に膜厚が２００ｎｍ程度の第１の酸化シリコン膜１０を堆積する。ここで、第１の酸化シリコン膜１０には、埋め込み特性が良好な、例えばＯ３−ＴＥＯＳ膜を用いることにより、互いの間隔が１００ｎｍ程度のゲート電極４同士の間の領域を埋め込むことができる。また、第１の酸化シリコン膜１０における各ゲート電極４の上側部分は、各ゲート電極４の形状を反映して断面が凸状となる。 Step ST41: Next, as shown in FIG. 8C, a first silicon oxide film 10 having a thickness of about 200 nm is deposited on the insulating film 9 by plasma CVD. Here, in the first silicon oxide film 10, for example, an O 3 -TEOS film having good embedding characteristics can be used to embed a region between the gate electrodes 4 having an interval of about 100 nm. . Further, the upper part of each gate electrode 4 in the first silicon oxide film 10 has a convex cross section reflecting the shape of each gate electrode 4.

工程ＳＴ４２：次に、図９（ａ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第１の酸化シリコン膜１０を研磨する。このとき、第１の酸化シリコン膜１０をオーバ研磨することにより、第１の酸化シリコン膜１０の上面を、第１絶縁膜９におけるゲート電極４の上側部分の上面よりも１０ｎｍ以上低くすることができる。   Step ST42: Next, as shown in FIG. 9A, the first silicon oxide film 10 is polished by CMP using the insulating film 9 as a CMP stop film. At this time, by overpolishing the first silicon oxide film 10, the upper surface of the first silicon oxide film 10 can be lowered by 10 nm or more than the upper surface of the upper portion of the gate electrode 4 in the first insulating film 9. it can.

工程ＳＴ４３：次に、図９（ｂ）に示すように、プラズマＣＶＤ法により、研磨された第１の酸化シリコン膜１０及び該第１の酸化酸化シリコン膜１０から露出する絶縁膜１０を覆うように、膜厚が１００ｎｍ程度の第２の酸化シリコン膜１１を堆積する。ここで、第２の酸化シリコン膜１１には、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れたＨＤＰ−ＮＳＧを用いる。   Step ST43: Next, as shown in FIG. 9B, the polished first silicon oxide film 10 and the insulating film 10 exposed from the first silicon oxide film 10 are covered by plasma CVD. Then, a second silicon oxide film 11 having a thickness of about 100 nm is deposited. Here, HDP-NSG having excellent dishing resistance and scratch resistance by CMP is used for the second silicon oxide film 11.

工程ＳＴ４４：次に、図９（ｃ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第２の酸化シリコン膜１１を研磨する。このとき、第２の酸化シリコン膜１１は、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れるため、第２の酸化シリコン膜１１の上面は、絶縁膜９における各ダミーゲート電極１６の上側部分との段差がなく、且つ研磨傷がない平坦な面に仕上げることができる。   Step ST44: Next, as shown in FIG. 9C, the second silicon oxide film 11 is polished by CMP using the insulating film 9 as a CMP stop film. At this time, since the second silicon oxide film 11 is excellent in dishing resistance and scratch resistance due to CMP, the upper surface of the second silicon oxide film 11 has a step difference from the upper portion of each dummy gate electrode 16 in the insulating film 9. And a flat surface free from polishing scratches.

工程ＳＴ４５：次に、図１０（ａ）に示すように、リソグラフィ法及びエッチング法により、各ダミーゲート電極１６の上の絶縁膜９を除去することにより、各ダミーゲート電極１６を絶縁膜９から露出する。これと連続して、図１０（ｂ）に示すように、各ダミーゲート電極１６を例えば塩素ガス等を用いたエッチングにより除去して、ゲートトレンチ１７をそれぞれ形成する。   Step ST45: Next, as shown in FIG. 10A, by removing the insulating film 9 on each dummy gate electrode 16 by lithography and etching, each dummy gate electrode 16 is removed from the insulating film 9. Exposed. Continuously, as shown in FIG. 10B, each dummy gate electrode 16 is removed by etching using, for example, chlorine gas, and gate trenches 17 are formed.

工程ＳＴ４６：次に、図１０（ｃ）に示すように、ＣＶＤ法等により、ゲートメタル形成膜１９Ａを各ゲートトレンチ１７に充填されるように、絶縁膜９及び第２の酸化シリコン膜１１の上に堆積する。続いて、図１１（ａ）に示すように、ＣＭＰ法により、堆積したゲートメタル形成膜１９Ａを研磨して、各ゲートトレンチ１７内にゲートメタル電極１９を形成する。   Step ST46: Next, as shown in FIG. 10C, the insulating film 9 and the second silicon oxide film 11 are formed so that each gate trench 17 is filled with the gate metal formation film 19A by CVD or the like. Deposit on top. Subsequently, as shown in FIG. 11A, the deposited gate metal formation film 19 </ b> A is polished by CMP to form a gate metal electrode 19 in each gate trench 17.

工程ＳＴ４７：次に、図１１（ｂ）に示すように、プラズマＣＶＤ法により、第２の酸化シリコン膜１１及び該第２の酸化酸化シリコン膜１１から露出する絶縁膜９を覆うように、膜厚が１５０ｎｍ程度の第３の酸化シリコン膜１２を堆積する。ここで、第３の酸化シリコン膜１２には、ＢＴＳ不良に対する耐性に優れた、水分含有量が少ないＰ−ＴＥＯＳ膜を用いる。また、第３の酸化シリコン膜１２は平坦に形成されるので、膜厚を均一化することができる。   Step ST47: Next, as shown in FIG. 11B, a film is formed by plasma CVD so as to cover the second silicon oxide film 11 and the insulating film 9 exposed from the second silicon oxide oxide film 11. A third silicon oxide film 12 having a thickness of about 150 nm is deposited. Here, as the third silicon oxide film 12, a P-TEOS film having excellent resistance to BTS failure and low moisture content is used. Further, since the third silicon oxide film 12 is formed flat, the film thickness can be made uniform.

工程ＳＴ４８：次に、図１２（ａ）に示すように、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９に、ソース・ドレイン領域のシリサイド層８を露出するコンタクトホール１３を形成する。具体的には、リソグラフィ法及び異方性のドライエッチング法により、コンタクトホールの形成領域に開口パターンを有するレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、フルオロカーボンを主成分とするエッチングガスを用いて、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９を順次エッチングする。このように、ＣＭＰ工程におけるＣＭＰストップ膜と、コンタクトホール形成工程におけるエッチングストップ膜とを絶縁膜９で兼用している。これにより、製造工程が簡略化されて製造効率を上げることができる。なお、絶縁膜９は、必ずしも設ける必要はないが、上記の理由により設けることが好ましい。また、図１２（ａ）においては、ソース・ドレイン領域の上にコンタクトホール１３が形成された断面構成を例示している。しかし、実際にはコンタクトホール１３は、メタルゲート電極１９及びソース・ドレイン領域のそれぞれを露出するように形成される。   Step ST48: Next, as shown in FIG. 12A, the source / drain regions of the third silicon oxide film 12, the second silicon oxide film 11, the first silicon oxide film 10, and the insulating film 9 are formed. A contact hole 13 exposing the silicide layer 8 is formed. Specifically, a resist pattern (not shown) having an opening pattern is formed in a contact hole formation region by lithography and anisotropic dry etching, and fluorocarbon is a main component using the formed resist pattern as a mask. The third silicon oxide film 12, the second silicon oxide film 11, the first silicon oxide film 10, and the insulating film 9 are sequentially etched using the etching gas. In this way, the CMP stop film in the CMP process and the etching stop film in the contact hole forming process are also used as the insulating film 9. Thereby, a manufacturing process is simplified and manufacturing efficiency can be raised. The insulating film 9 is not necessarily provided, but is preferably provided for the above reason. FIG. 12A illustrates a cross-sectional configuration in which contact holes 13 are formed on the source / drain regions. However, in practice, the contact hole 13 is formed so as to expose the metal gate electrode 19 and the source / drain regions.

工程ＳＴ４９：次に、図１２（ｂ）に示すように、ＣＶＤ法又はスパッタ法により、コンタクトホール１３の壁面を含む第３の酸化シリコン膜１２の上に、例えばＴｉ又はＴｉＮからなるバリア膜（図示せず）を堆積し、続いて、バリア膜の上に例えばタングステン膜をコンタクトホール１３が埋まる程度に堆積する。その後、メタルＣＭＰ処理により、第３の酸化シリコン膜１２の上に堆積したタングステン膜及びバリア膜を除去する。以上の工程により、プリメタル層間絶縁膜（第１の酸化シリコン膜１０、第２の酸化シリコン膜１１及び第３の酸化シリコン膜１２）の上にメタルゲート電極１９又はソース・ドレイン領域と電気的に接続されるプラグ１４が露出したプリメタル領域が形成される。   Step ST49: Next, as shown in FIG. 12B, a barrier film (for example, made of Ti or TiN) is formed on the third silicon oxide film 12 including the wall surface of the contact hole 13 by CVD or sputtering. Then, a tungsten film, for example, is deposited on the barrier film to such an extent that the contact hole 13 is filled. Thereafter, the tungsten film and the barrier film deposited on the third silicon oxide film 12 are removed by metal CMP processing. Through the above steps, the metal gate electrode 19 or the source / drain region is electrically formed on the premetal interlayer insulating film (the first silicon oxide film 10, the second silicon oxide film 11, and the third silicon oxide film 12). A premetal region where the plug 14 to be connected is exposed is formed.

以上のように、第２の実施形態に係る半導体装置の製造方法によると、複数のダミーゲート電極１６の間を埋め込むように形成されるプリメタル層間絶縁膜は、埋め込み特性に優れる一方、ＣＭＰに対するディッシング耐性及びスクラッチ耐性に劣る第１の酸化シリコン膜１０と、第１の酸化シリコン膜１０の上に形成され、埋め込み特性は劣るもののＣＭＰに対するディッシング耐性及びスクラッチ耐性に優れる第２の酸化シリコン膜１１と、第２の酸化シリコン膜１１の上に形成され、ＢＴＳ不良に対する耐性に優れる第３の酸化シリコン膜１２とから構成される。   As described above, according to the manufacturing method of the semiconductor device according to the second embodiment, the premetal interlayer insulating film formed so as to be embedded between the plurality of dummy gate electrodes 16 is excellent in the embedding characteristic, while dishing for CMP. A first silicon oxide film 10 inferior in resistance and scratch resistance, and a second silicon oxide film 11 formed on the first silicon oxide film 10 and inferior in filling characteristics but excellent in dishing resistance and scratch resistance against CMP The third silicon oxide film 12 is formed on the second silicon oxide film 11 and has excellent resistance to BTS defects.

これにより、１回目のＣＭＰ後の第１の酸化シリコン膜１０において発生した段差部は、第２の酸化シリコン膜１１によって埋め込まれ、２回目のＣＭＰ後の第２の酸化シリコン膜１１の表面における段差は低減又は消失する。このため、第３の酸化シリコン膜１２の表面の平坦性が向上することにより、半導体装置の信頼性を向上することができる。   As a result, the step portion generated in the first silicon oxide film 10 after the first CMP is buried by the second silicon oxide film 11 and is formed on the surface of the second silicon oxide film 11 after the second CMP. The step is reduced or disappears. For this reason, the flatness of the surface of the third silicon oxide film 12 is improved, whereby the reliability of the semiconductor device can be improved.

具体的には、ゲートラストプロセスにおいて、ダミーゲート電極１６を除去した後の凹部にゲートメタル形成膜１９Ａが残留し、残留したゲートメタル形成膜１９Ａによって、メタルゲート電極１９同士又はプラグ１４同士が短絡する等の不具合を防止することができる。   Specifically, in the gate last process, the gate metal formation film 19A remains in the recess after the dummy gate electrode 16 is removed, and the metal gate electrodes 19 or the plugs 14 are short-circuited by the remaining gate metal formation film 19A. It is possible to prevent malfunctions such as

なお、第１及び第２の実施形態においては、第１の酸化シリコン膜１０に、Ｏ３−ＴＥＯＳ膜を用いたが、これに代えて、ＳＯＤ膜、ＰＳＧ膜又はＢＰＳＧ膜を用いることができる。 In the first and second embodiments, the O 3 -TEOS film is used as the first silicon oxide film 10, but an SOD film, a PSG film, or a BPSG film can be used instead. .

また、第１及び第２の実施形態においては、半導体装置を構成するトランジスタをｎ型トランジスタとしたが、ｐ型トランジスタであってもよく、また、ｎ型トランジスタとｐ型トランジスタとを含んでいてもよい。   In the first and second embodiments, the transistors constituting the semiconductor device are n-type transistors. However, the transistors may be p-type transistors, and include n-type transistors and p-type transistors. Also good.

また、第１及び第２の実施形態に係る半導体装置は、一例に過ぎず、半導体装置の構成及び構成材料は、本発明を逸脱しない範囲で変更が可能である。   The semiconductor devices according to the first and second embodiments are merely examples, and the configuration and constituent materials of the semiconductor device can be changed without departing from the present invention.

本発明に係る半導体装置の製造方法は、メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性が向上してチップ内不良を防止でき、特にプリメタル層間絶縁膜を有する半導体装置等に有用である。   The method for manufacturing a semiconductor device according to the present invention improves the flatness of the premetal interlayer insulating film in the metal gate process and can prevent in-chip defects, and is particularly useful for a semiconductor device having a premetal interlayer insulating film.

１ 半導体基板（素子形成領域／半導体領域）
２ 素子分離領域
３ ゲート絶縁膜
４ ゲート電極
４ａ 下部ゲート電極
４ｂ 上部ゲート電極
５ 低濃度拡散層
６ サイドウォール
７ 高濃度拡散層（ソース・ドレイン領域）
８ シリサイド層
９ 絶縁膜
１０ 第１の酸化シリコン膜
１１ 第２の酸化シリコン膜
１２ 第３の酸化シリコン膜
１３ コンタクトホール
１４ プラグ
１５ ゲート絶縁膜
１６ ダミーゲート電極
１７ ゲートトレンチ
１９Ａ ゲートメタル材料
１９ ゲートメタル電極 1 Semiconductor substrate (element formation region / semiconductor region)
2 Element isolation region 3 Gate insulating film 4 Gate electrode 4a Lower gate electrode 4b Upper gate electrode 5 Low concentration diffusion layer 6 Side wall 7 High concentration diffusion layer (source / drain region)
8 Silicide layer 9 Insulating film 10 First silicon oxide film 11 Second silicon oxide film 12 Third silicon oxide film 13 Contact hole 14 Plug 15 Gate insulating film 16 Dummy gate electrode 17 Gate trench 19A Gate metal material 19 Gate metal electrode

Claims (13)

半導体領域の上に、ゲート絶縁膜を介在させて第１のゲート電極を形成する工程（ａ）と、
前記半導体領域に前記第１のゲート電極をマスクとしてソース・ドレイン領域を形成する工程（ｂ）と、
前記第１のゲート電極を覆うように前記半導体領域の上の全面に第１の酸化シリコン膜を形成する工程（ｃ）と、
前記第１のゲート電極をストップ膜とする化学機械研磨法により、前記第１の酸化シリコン膜を平坦化する工程（ｄ）と、
前記第１のゲート電極を含む前記第１の酸化シリコン膜の上に、第２の酸化シリコン膜を形成する工程（ｅ）と、
前記第１のゲート電極をストップ膜とする化学機械研磨法により、前記第２の酸化シリコン膜を平坦化する工程（ｆ）と、
前記第１のゲート電極を含む前記第２の酸化シリコン膜の上に、第３の酸化シリコン膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。 Forming a first gate electrode on the semiconductor region with a gate insulating film interposed therebetween;
Forming a source / drain region using the first gate electrode as a mask in the semiconductor region (b);
Forming a first silicon oxide film on the entire surface of the semiconductor region so as to cover the first gate electrode (c);
Flattening the first silicon oxide film by a chemical mechanical polishing method using the first gate electrode as a stop film;
Forming a second silicon oxide film on the first silicon oxide film including the first gate electrode (e);
Flattening the second silicon oxide film by a chemical mechanical polishing method using the first gate electrode as a stop film; and
And a step (g) of forming a third silicon oxide film on the second silicon oxide film including the first gate electrode. 前記第１のゲート電極はダミーゲート電極であり、
前記工程（ｆ）と前記工程（ｇ）との間に、
前記第１のゲート電極を除去する工程（ｈ）と、
前記第１のゲート電極を除去してなる凹部に、導電性材料からなる第２のゲート電極を充填する工程（ｉ）とをさらに備え、
前記工程（ｇ）は、前記第３の酸化シリコン膜を前記第２のゲート電極を含む前記第２の酸化シリコン膜の上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。 The first gate electrode is a dummy gate electrode;
Between the step (f) and the step (g),
Removing the first gate electrode (h);
Filling the recess formed by removing the first gate electrode with the second gate electrode made of a conductive material (i),
2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (g), the third silicon oxide film is formed on the second silicon oxide film including the second gate electrode. 3. Method. 前記第２のゲート電極を構成する前記導電性材料は、金属であることを特徴とする請求項２に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 2, wherein the conductive material constituting the second gate electrode is a metal. 前記第１の酸化シリコン膜は、前記第２の酸化シリコン膜よりも埋め込み特性が高く、
前記第２の酸化シリコン膜は、前記第１の酸化シリコン膜よりも研磨耐性が高く、
前記第３の酸化シリコン膜は、前記第１の酸化シリコン膜よりも水分含有量が少ないことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。 The first silicon oxide film has higher embedding characteristics than the second silicon oxide film,
The second silicon oxide film has higher polishing resistance than the first silicon oxide film,
The method for manufacturing a semiconductor device according to claim 1, wherein the third silicon oxide film has a moisture content less than that of the first silicon oxide film. 前記工程（ａ）と前記工程（ｂ）との間に、
前記第１のゲート電極を覆うように前記半導体領域の上の全面に絶縁膜を形成する工程（ｊ）をさらに備え、
前記工程（ｄ）及び前記工程（ｆ）において、
前記絶縁膜を前記ストップ膜に用いることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。 Between the step (a) and the step (b),
A step (j) of forming an insulating film on the entire surface of the semiconductor region so as to cover the first gate electrode;
In the step (d) and the step (f),
The method for manufacturing a semiconductor device according to claim 1, wherein the insulating film is used as the stop film. 前記絶縁膜は、窒化シリコンからなることを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein the insulating film is made of silicon nitride. 前記工程（ａ）と前記工程（ｊ）との間に、
前記第１のゲート電極の側面上にサイドウォール絶縁膜を形成する工程（ｋ）をさらに備えていることを特徴とする請求項５又は６に記載の半導体装置の製造方法。 Between the step (a) and the step (j),
The method of manufacturing a semiconductor device according to claim 5, further comprising a step (k) of forming a sidewall insulating film on a side surface of the first gate electrode. 前記工程（ｂ）と前記工程（ｃ）との間に、
前記半導体領域及び第１のゲート電極の各上部にシリサイド領域を形成する工程（ｌ）をさらに備えていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。 Between the step (b) and the step (c),
8. The method of manufacturing a semiconductor device according to claim 1, further comprising a step (l) of forming a silicide region on each of the semiconductor region and the first gate electrode. . 前記工程（ｄ）において、
前記第１の酸化シリコン膜における前記第１のゲート電極の側方の領域に対して、前記第１のゲート電極の上面よりも低い位置で研磨を停止させることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。 In the step (d),
9. The polishing is stopped at a position lower than the upper surface of the first gate electrode with respect to a region on the side of the first gate electrode in the first silicon oxide film. The method for manufacturing a semiconductor device according to any one of the above. 前記工程（ｆ）において、
前記第２の酸化シリコン膜における前記第１のゲート電極の側方の領域に対して、前記第１のゲート電極の上面と等しい位置で研磨を停止させることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。 In the step (f),
10. The polishing of the region of the second silicon oxide film lateral to the first gate electrode is stopped at a position equal to the upper surface of the first gate electrode. A manufacturing method of a semiconductor device given in any 1 paragraph. 前記第１の酸化シリコン膜は、Ｏ３−ＴＥＯＳ膜、ＳＯＤ膜、ＰＳＧ膜又はＢＰＳＧ膜であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。 11. The method for manufacturing a semiconductor device according to claim 1, wherein the first silicon oxide film is an O 3 -TEOS film, an SOD film, a PSG film, or a BPSG film. 前記第２の酸化シリコン膜は、ＨＤＰ−ＮＳＧ膜であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the second silicon oxide film is an HDP-NSG film. 前記第３の酸化シリコン膜は、Ｐ−ＴＥＯＳ膜であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the third silicon oxide film is a P-TEOS film.
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