JP2012069562A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関し、特に携帯端末の高周波回路向けとして複数の入出力端子間の接続経路を半導体スイッチにより切り替える半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly, to a semiconductor device for switching a connection path between a plurality of input / output terminals using a semiconductor switch for a high-frequency circuit of a portable terminal.
近年、無線通信機器の分野では、小型化、低コスト化、及び高機能化の要求に加えて、グローバルな地域での使用を前提として、複数の通信方式に対応し、かつ多くの周波数帯域で通信可能なマルチモード・マルチバンド端末に対応した半導体装置が求められている。 In recent years, in the field of wireless communication equipment, in addition to demands for miniaturization, cost reduction, and high functionality, it is compatible with multiple communication systems and used in many frequency bands on the assumption that it will be used in global regions. There is a need for a semiconductor device compatible with a communicable multimode / multiband terminal.
例えば、携帯端末では、GSM(Global System for Mobile Communication)規格やWCDMA(Wideband Code Division Multiple Access)規格のデュアルモードで4バンド(band)又は8バンド(band)に対応した端末が開発されている。また、WLAN(Wireless LAN)、BT(Bluetooth)、GPS(Global Positioning System)、及びDTV(Digital Television)等の情報通信技術や、通信品質及び通信速度の向上を目的としたアンテナのダイバーシティ(diversity)技術を備えたMIMO(Multiple Input Multiple Output)対応端末等も開発されている。これらの端末では、アンテナで送受信される信号の種類や周波数の組み合わせが増加しており、それに伴って通信方式や周波数バンドに対応した高周波信号の処理経路が複雑化している。このため、これらの端末に搭載される高周波回路を高集積化して小型化することが困難な状況となっている。 For example, as a mobile terminal, a terminal corresponding to 4 bands or 8 bands in a dual mode of GSM (Global System for Mobile Communication) standard or WCDMA (Wideband Code Division Multiple Access) standard has been developed. Information communication technologies such as WLAN (Wireless LAN), BT (Bluetooth), GPS (Global Positioning System), and DTV (Digital Television), and antenna diversity for the purpose of improving communication quality and communication speed Multiple-input multiple-output (MIMO) compatible terminals equipped with technology have also been developed. In these terminals, the types of signals transmitted and received by antennas and combinations of frequencies are increasing, and the processing paths of high-frequency signals corresponding to the communication method and frequency band are complicated accordingly. For this reason, it is difficult to downsize the high-frequency circuits mounted on these terminals by high integration.
現行の携帯端末は、アンテナで受信信号を受信した場合に該受信信号に対応する高周波回路へ割り振るために該受信信号の送り先回路を半導体スイッチを用いて選択するように構成されており、かつアンテナから送信信号を送信する場合には所定の高周波回路から半導体スイッチを経由して該アンテナへと該送信信号を送信するように構成された半導体装置が搭載されている。特に、現行のマルチモード・マルチバンド携帯端末は、1〜3本のアンテナと10バンド(band)分の高周波回路との間の経路を半導体スイッチで切り替えるように構成された半導体装置が搭載されている。 The current portable terminal is configured to select a destination circuit of the received signal using a semiconductor switch in order to allocate to the high frequency circuit corresponding to the received signal when the received signal is received by the antenna, and the antenna When a transmission signal is transmitted from a semiconductor device, a semiconductor device configured to transmit the transmission signal from a predetermined high-frequency circuit to the antenna via a semiconductor switch is mounted. In particular, the current multimode / multiband portable terminal is equipped with a semiconductor device configured to switch a path between one to three antennas and a high frequency circuit for 10 bands with a semiconductor switch. Yes.
このように複数の入力端子と複数の出力端子との間の接続経路を半導体スイッチを介して切り替える半導体装置では、ある一つの入力端子と半導体スイッチとの間を接続する配線と、もう一つの入力端子と半導体スイッチとの間を接続する配線とが交差している箇所が必ず発生する。このように配線が交差している箇所には、配線間容量が存在し、該配線間容量を介して配線間の信号が相互に漏洩することになるため、入力端子間のアイソレーションが劣化する。 Thus, in a semiconductor device that switches connection paths between a plurality of input terminals and a plurality of output terminals via a semiconductor switch, wiring that connects between one input terminal and the semiconductor switch, and another input A location where the wiring connecting the terminal and the semiconductor switch intersects always occurs. In this way, there is an inter-wiring capacitance at the intersection of the wirings, and signals between the wirings leak to each other through the inter-wiring capacitance, so that the isolation between the input terminals deteriorates. .
配線間容量を抑制するために、配線を細めて交差する配線の対向面積を小さくする手法、若しくは交差する配線間の距離を長くする手法が検討されている。交差する配線の対向面積を小さくする前者の手法の場合、半導体スイッチを備える半導体装置では一般的に1dB以下の挿入損失が求められているにも関らず、配線を細くすることに伴って挿入損失を増大させるという問題があるので、交差する配線間の距離を長くして配線間容量を小さくする後者の手法の方が有効と考えられる。 In order to suppress the inter-wiring capacitance, a technique for narrowing the wiring and reducing the facing area of the intersecting wirings or a technique for increasing the distance between the intersecting wirings has been studied. In the former method of reducing the facing area of intersecting wirings, a semiconductor device having a semiconductor switch generally requires insertion loss of 1 dB or less, but is inserted as the wiring becomes thinner. Since there is a problem of increasing the loss, it is considered that the latter method of increasing the distance between the intersecting wires and reducing the capacitance between the wires is more effective.
例えば、特許文献1には、交差する配線のうち、一方の配線が、複数のSPDT(Single Pole Dual Throw)スイッチで構成されたマトリックススイッチの回路パターンがパターンニングされている実装基板の表面に形成され、他方の配線が該実装基板の裏面に形成されることと、各配線が該実装基板を挟んで対向する部分に接地面を形成してマイクロストリップライン構造にすることが開示されている。
For example, in
ところで、携帯端末向けの高周波回路の入出力端子の数及びそれらの接続経路を切り替えるのに要する半導体スイッチの数は将来的に増加する傾向にある。この場合、特許文献1のように配線の形態が単純であれば、入出力端子と半導体スイッチとの間を接続する配線同士が交差する箇所が生じないようにパターンニングすることができるが、一般にはそのようにパターニングすることは困難である。また、一般的には配線同士が交差する箇所が生じないようにパターンニングするためには、実装基板の面積を大きくせざるを得ず、半導体装置のサイズ及びコストの増大を招くことになる。
By the way, the number of input / output terminals of a high-frequency circuit for portable terminals and the number of semiconductor switches required for switching their connection paths tend to increase in the future. In this case, if the form of the wiring is simple as in
本発明は、上記のような従来の課題を解決するためになされたものであり、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつサイズ及びコストを抑制可能な半導体装置を提供することを目的とする。 The present invention has been made in order to solve the above-described conventional problems, and even if a location where wirings electrically connecting the input / output terminal and the semiconductor switch cross each other occurs, the terminal An object of the present invention is to provide a semiconductor device capable of reducing the size and cost while improving the isolation characteristics between the two.
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された半導体スイッチ回路と、前記半導体スイッチ回路が形成された前記半導体基板の上に交互に形成された層間絶縁膜及び配線層と、最上位層にある前記層間絶縁膜上に前記配線層と接続されるように形成されたパッドと、前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように形成された保護膜と、前記保護膜上に前記パッドと再配線層とが接続されるように交互に形成された再配線層間絶縁膜及び前記再配線層と、前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うように形成されたモールド樹脂層と、を備え、前記半導体スイッチ回路は、前記複数の入力端子のうち任意の入力端子を、前記配線層又は前記再配線層を介して、前記複数の出力端子のうち任意の出力端子と接続することが可能なように構成され、前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、ものである。 In order to achieve the above object, a semiconductor device according to the present invention is alternately formed on a semiconductor substrate, a semiconductor switch circuit formed on the semiconductor substrate, and the semiconductor substrate on which the semiconductor switch circuit is formed. An interlayer insulating film and a wiring layer, a pad formed on the interlayer insulating film in the uppermost layer so as to be connected to the wiring layer, and the uppermost layer so that the pad is exposed; A protective film formed to cover the interlayer insulating film, and a rewiring interlayer insulating film and the rewiring layer that are alternately formed on the protective film so that the pad and the rewiring layer are connected; and A mold resin layer formed so as to cover the uppermost rewiring interlayer insulating film so that a plurality of input terminals and a plurality of output terminals connected to the rewiring layer are exposed, and the semiconductor switch Circuit before An arbitrary input terminal among a plurality of input terminals is configured to be connectable with an arbitrary output terminal among the plurality of output terminals via the wiring layer or the rewiring layer, A wiring connecting between the input terminal and a terminal of the plurality of output terminals and the semiconductor switch circuit, the other of the plurality of input terminals and the plurality of output terminals, and the semiconductor switch circuit; In the place where the wiring connecting between the wirings intersects when viewed from the thickness direction of the semiconductor substrate, one of the intersecting wirings is constituted by the wiring layer, and the other wiring is the rewiring layer. It is configured.
上記の半導体装置において、ある前記入力端子と前記半導体スイッチ回路との間を接続する配線と、他の前記入力端子と前記半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、としてもよい。 In the above semiconductor device, at a location where a wiring connecting between the certain input terminal and the semiconductor switch circuit and a wiring connecting between the other input terminal and the semiconductor switch circuit intersect, Of the intersecting wirings, one wiring may be configured by the wiring layer, and the other wiring may be configured by the rewiring layer.
上記の半導体装置において、ある前記出力端子と前記半導体スイッチ回路との間を接続する配線と、他の前記出力端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線を前記配線層とし、他方の配線を前記再配線層とする、としてもよい。 In the semiconductor device, a wiring connecting between the output terminal and the semiconductor switch circuit and a wiring connecting the other output terminal and the semiconductor switch circuit are formed from the thickness direction of the semiconductor substrate. Of the interconnects that intersect when viewed, one of the interconnects may be the interconnect layer, and the other interconnect may be the redistribution layer.
上記の半導体装置において、ある前記入力端子と前記半導体スイッチ回路との間を接続する配線と、ある前記出力端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、としてもよい。 In the semiconductor device, a wiring connecting between the certain input terminal and the semiconductor switch circuit and a wiring connecting between the certain output terminal and the semiconductor switch circuit are seen from the thickness direction of the semiconductor substrate. In the intersecting part, one of the intersecting wirings may be configured by the wiring layer, and the other wiring may be configured by the rewiring layer.
この構成によれば、多層配線構造の半導体チップ内に形成される配線層間距離と比べて、半導体チップ内の配線層とウェハCSPプロセスの再配線層との間の離隔距離は非常に長い。このため、配線間容量を抑制することができ、端子間で該配線間容量を介して信号が互いに漏洩することに伴うアイソレーションの劣化を抑制できる。 According to this configuration, the separation distance between the wiring layer in the semiconductor chip and the rewiring layer in the wafer CSP process is much longer than the wiring interlayer distance formed in the semiconductor chip having the multilayer wiring structure. For this reason, it is possible to suppress the capacitance between the wirings, and it is possible to suppress the deterioration of isolation due to the leakage of signals between the terminals via the wiring capacitance.
また、半導体基板上にウェハCSPプロセスの再配線層を形成する場合に、半導体チップ内に形成される配線層とウェハCSPプロセスの再配線層とを接続するためのパッドが形成されている。しかし、パッドの直径はボンディングワイヤが接続されるボンディングパッドよりも小さくて済み、かつパッドは半導体基板上に形成された素子上に形成可能である。このため、入出力端子数の増加によって多数のパッドが形成される必要が生じても、半導体基板の面積を増大させる必要性は無い。このため、半導体装置のコスト及びサイズを抑制できる。 In addition, when a rewiring layer for the wafer CSP process is formed on the semiconductor substrate, a pad for connecting the wiring layer formed in the semiconductor chip and the rewiring layer for the wafer CSP process is formed. However, the pad diameter may be smaller than the bonding pad to which the bonding wire is connected, and the pad can be formed on an element formed on the semiconductor substrate. For this reason, even if it is necessary to form a large number of pads due to an increase in the number of input / output terminals, there is no need to increase the area of the semiconductor substrate. For this reason, the cost and size of the semiconductor device can be suppressed.
以上より、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供することができる。 As described above, the semiconductor device capable of suppressing the size and cost while improving the isolation characteristics between the terminals even when the wirings that electrically connect the input / output terminals and the semiconductor switch occur. Can be provided.
上記の半導体装置において、複数の前記再配線層が形成されており、前記他方の配線が前記複数の再配線層のうちの最上位層の再配線層である、としてもよい。 In the above semiconductor device, a plurality of the redistribution layers may be formed, and the other wiring may be a redistribution layer of the uppermost layer among the plurality of redistribution layers.
この構成によれば、交差する配線層及び再配線層の離隔距離を更に長くすることができ、この結果、配線間容量がさらに減少し、アイソレーションの劣化をより確実に抑制できる。 According to this configuration, the separation distance between the intersecting wiring layer and the rewiring layer can be further increased. As a result, the inter-wiring capacitance is further reduced, and the deterioration of isolation can be more reliably suppressed.
上記の半導体装置において、前記半導体基板はSOI(Silicon On Insulator)基板である、としてもよい。 In the above semiconductor device, the semiconductor substrate may be an SOI (Silicon On Insulator) substrate.
この構成によれば、一般的にSOI基板に形成されるMOSトランジスタの寄生容量は小さいという特徴があるので、SOI基板に形成された半導体スイッチ回路を構成するMOSトランジスタ間のアイソレーション特性を向上させることができる。 According to this configuration, since the parasitic capacitance of the MOS transistor formed on the SOI substrate is generally small, the isolation characteristics between the MOS transistors constituting the semiconductor switch circuit formed on the SOI substrate are improved. be able to.
上記の半導体装置において、前記半導体基板はSOS(Silicon On Sapphire)基板である、としてもよい。 In the above semiconductor device, the semiconductor substrate may be an SOS (Silicon On Sapphire) substrate.
この構成によれば、SOS基板の土台となるサファイア基板のサファイア基板抵抗は非常に大きいため、サファイア基板抵抗を介して他のMOSトランジスタの各容量に向けて信号が漏洩されにくく、サファイア基板に形成された半導体スイッチ回路を構成するMOSトランジスタのアイソレーション特性が高くなる。なお、シリコン基板を用いた半導体装置においては、通常、容量やトランジスタ素子間のアイソレーションを高くするため、素子の外周領域に基板コンタクトを形成し、かつ該基板コンタクトをグランドや電源などに接続するための専用パッドを設ける対策が実施されている。従って、SOS基板上の半導体スイッチでは、上記の基板コンタクトと、それらを接続する専用パッドとを形成することが不要となることから、SOS基板を含むSOI基板を採用したことに伴い、アイソレーション特性を向上させつつ、半導体装置のサイズ及びコストを低減できる。 According to this configuration, since the sapphire substrate resistance of the sapphire substrate that is the foundation of the SOS substrate is very large, signals are not easily leaked to each capacitor of other MOS transistors through the sapphire substrate resistance, and formed on the sapphire substrate. The isolation characteristics of the MOS transistors constituting the semiconductor switch circuit thus made are improved. In a semiconductor device using a silicon substrate, a substrate contact is usually formed in the outer peripheral region of the element, and the substrate contact is connected to a ground or a power source in order to increase the capacitance and isolation between transistor elements. Measures have been implemented to provide a dedicated pad. Therefore, in the semiconductor switch on the SOS substrate, it is not necessary to form the above-described substrate contact and the dedicated pad for connecting them, so that the isolation characteristic is accompanied by the adoption of the SOI substrate including the SOS substrate. Thus, the size and cost of the semiconductor device can be reduced.
上記目的を達成するために、その他の本発明に係る半導体装置の製造方法は、複数の入力端子及び複数の出力端子と、前記複数の入力端子のうち任意の入力端子を前記複数の出力端子のうち任意の出力端子と接続されるように構成された半導体スイッチ回路と、を備える半導体装置の製造方法において、前記半導体基板上に前記半導体スイッチ回路を形成するステップと、前記半導体スイッチ回路が形成された前記半導体基板の上に層間絶縁膜及び配線層を交互に形成するステップと、最上位層にある前記層間絶縁膜上に前記配線層と接続されるようにパッドを形成するステップと、前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように保護膜を形成するステップと、前記保護膜上に前記パッドと再配線層とが接続されるように再配線層間絶縁膜及び前記再配線層を交互に形成するステップと、前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うようにモールド樹脂層を形成するステップと、を備え、前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、ものである。 In order to achieve the above object, another method of manufacturing a semiconductor device according to the present invention includes a plurality of input terminals, a plurality of output terminals, and an arbitrary input terminal of the plurality of input terminals. A semiconductor switch circuit configured to be connected to an arbitrary output terminal, and a step of forming the semiconductor switch circuit on the semiconductor substrate; and the semiconductor switch circuit is formed. Alternately forming an interlayer insulating film and a wiring layer on the semiconductor substrate, forming a pad on the interlayer insulating film in the uppermost layer so as to be connected to the wiring layer, and the pad A step of forming a protective film so as to cover the interlayer insulating film in the uppermost layer, and the pad and the redistribution layer are connected to the protective film. The step of alternately forming the rewiring interlayer insulation film and the rewiring layer, and the rewiring at the top so that a plurality of input terminals and a plurality of output terminals connected to the rewiring layer are exposed Forming a mold resin layer so as to cover the interlayer insulating film, and a wiring for connecting between the plurality of input terminals and a terminal of the plurality of output terminals and the semiconductor switch circuit, Of the plurality of input terminals and the other output terminal of the plurality of output terminals and the wiring connecting between the semiconductor switch circuit, the wiring of the intersecting wiring at a location where they intersect when viewed from the thickness direction of the semiconductor substrate Among these, one wiring is comprised by the said wiring layer, and the other wiring is comprised by the said rewiring layer.
この製造方法によれば、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供することができる。 According to this manufacturing method, the size and cost can be suppressed while improving the isolation characteristics between the terminals even when the wiring that electrically connects the input / output terminals and the semiconductor switch occurs. A possible semiconductor device can be provided.
本発明によれば、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置及びその製造方法を提供することができる。 According to the present invention, the size and cost can be suppressed while improving the isolation characteristics between the terminals even when the wirings that electrically connect the input / output terminals and the semiconductor switch cross each other. A semiconductor device and a method for manufacturing the same can be provided.
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
(第1の実施の形態)
[半導体装置の構造]
図1は、本発明の第1の実施の形態に係る半導体装置の回路構成図である。図2は、図1に示す半導体装置の切断線C−C’における断面図である。
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. In the following description, the same or corresponding elements are denoted by the same reference symbols throughout the drawings, and redundant description thereof is omitted.
(First embodiment)
[Structure of semiconductor device]
FIG. 1 is a circuit configuration diagram of a semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view taken along the section line CC ′ of the semiconductor device shown in FIG.
図1に示す半導体装置は、第1入力端子31と、第2入力端子32と、第1出力端子41と、第2出力端子42と、第3出力端子43と、第4出力端子44と、8パターンの入出力経路に応じた8つの半導体スイッチ21〜28から成る半導体スイッチ回路20と、を備えている。半導体スイッチ回路20は、第1及び第2入力端子31,32のうち任意の端子を、択一的に第1乃至第4出力端子41〜44のうち任意の端子と電気的に接続させるように構成されている。
The semiconductor device shown in FIG. 1 includes a first input terminal 31, a second input terminal 32, a first output terminal 41, a second output terminal 42, a third output terminal 43, a fourth output terminal 44, A
また、図1に示す半導体装置は、ウェハレベルCSP(Chip Size Package)プロセスによって製造された半導体パッケージであり、チップ1内の半導体基板10上には半導体内の第1配線層51の他に、当該チップ1の表面上に第1再配線層251が形成されている。チップ1は、半導体基板10、第1乃至第3層間絶縁膜11〜13、保護膜14、及びパッド60を含む。
The semiconductor device shown in FIG. 1 is a semiconductor package manufactured by a wafer level CSP (Chip Size Package) process. On the
なお、ウェハレベルCSPプロセスとは、半導体装置の製造工程において個々の半導体チップに切断(ダイシング)する前に半導体ウェハの状態のままでパッケージングまでを行う製法のことである。ウェハレベルCSPプロセスでは、はんだバンプによる外部端子の形成を含めて、半導体ウェハ全面に従来のパッケージングに必要なすべての構造を一括して形成することが可能になり、はんだバンプを全面に形成した半導体ウェハをダイシングすることにより、パッケージング済みの半導体装置を得ることが可能になる。 The wafer level CSP process is a manufacturing method in which packaging is performed in the state of a semiconductor wafer before being cut (diced) into individual semiconductor chips in the manufacturing process of the semiconductor device. In the wafer level CSP process, it is possible to form all the structures necessary for conventional packaging all over the semiconductor wafer, including the formation of external terminals by solder bumps. By dicing the semiconductor wafer, a packaged semiconductor device can be obtained.
また、半導体基板10は、シリコン基板と表面シリコン層との間にSiO2層を介挿させて構成されたSOI(Silicon On Insulator)基板で構成されている。SOI基板は、そこに形成されるトランジスタの寄生容量を抑えることができ、動作速度の向上と消費電力の削減に効果がある。
Further, the
第1入力端子31は、第1再配線層251と、第1再配線層パッド261と、第2配線層52と、第1ビア54と、第1配線層51とを介して、半導体スイッチ21,23,25,27に接続されている。また、半導体スイッチ21,23,25,27は、第1配線層51と、第1ビア54と、第2配線層52と、第1再配線層パッド261と、第1再配線層251とを介して、第1出力端子41、第2出力端子42、第3出力端子43、第4出力端子44と接続されている。
The first input terminal 31 is connected to the
第2入力端子32は、第1再配線層251と、第1再配線層パッド261と、第2配線層52と、第1ビア54と、第1配線層51とを介して、半導体スイッチ22,24,26,28に接続されている。また、半導体スイッチ22,24,26,28は、第1配線層51と、第1ビア54と、第2配線層52と、第1再配線層パッド261と、第1再配線層251とを介して、第1出力端子41、第2出力端子42、第3出力端子43、第4出力端子44と接続されている。
The second input terminal 32 is connected to the
半導体スイッチ21〜28は、図2に示されていないが、半導体基板10上に第1層間絶縁膜11に覆われて形成され、コンタクトを介して第1配線層51に接続されている。半導体スイッチ21〜28は、例えば、図3又は図4に示されるように構成されている。図3に示す構成では、入力ポート2と出力ポート3との間において、n(nは自然数)個のMOSトランジスタM1〜Mnが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつMOSトランジスタM1〜Mnの各ゲート端子が抵抗を介して制御電圧端子接続され、この制御電圧端子に制御電圧Vb+が印加されるように構成されている。また、入力ポート2とグランド(grand)との間に、k(kは自然数)個のMOSトランジスタMn+1〜Mn+kが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつMOSトランジスタMn+1〜Mn+kの各ゲート端子が抵抗を介して制御電圧端子と接続され、この制御端子に制御電圧Vb−が印加されるように構成されている。制御電圧Vb+と制御電圧Vb−とは、一般に論理信号のHIGHとLOWに相当する2値が与えられ、互いに逆の論理値に設定されるものである。例えばVb+が3V、Vb−が0V、その逆はVb+が0V、Vb−が3Vのような制御電圧となる場合や、Vb+が3V、Vb−が−3V、その逆はVb+が−3V、Vb−が3Vのように、電圧の極性が反転する制御電圧を与える場合がある。この制御電圧はMOSトランジスタの製造プロセスに依存する閾値電圧の特性によって適切な電圧に定められる。図3の構成においては、制御電圧Vb+に任意の正の電圧及び制御電圧Vb−に任意の負の電圧を与えることで、入力ポート2と出力ポート3との間が導通し(ON)、制御電圧Vb+に任意の負の電圧及び制御電圧Vb−に任意の正の電圧を与えることで、入力ポート2と出力ポート3との間が遮断される(OFF)とともに入力ポート2がグランドに接続される。
Although not shown in FIG. 2, the semiconductor switches 21 to 28 are formed on the
図4に示す構成では、図3に示す構成において、入力ポート2とグランドとの間にMOSトランジスタMn+1〜Mn+kが直列接続される構成が省略されている。図4の構成においては、制御電圧Vb+の極性を制御することで、入力ポート2と出力ポート3との間が導通し(ON)、又は、入力ポート2と出力ポート3との間が遮断される(OFF)。
In the configuration shown in FIG. 4, the configuration in which the MOS transistors Mn + 1 to Mn + k are connected in series between the
半導体スイッチ21〜28がこのように構成されることで、第1入力端子31及び第2入力端子32を、第1乃至第4出力端子41〜44のうちそれぞれ異なる出力端子に接続する経路を選択できる。例えば、半導体スイッチ22,23がON(導通)した状態で、その他の半導体スイッチ21、24〜28がOFF(遮断)した状態の場合、第1入力端子31と第2出力端子42とが接続され、かつ第2入力端子32と第1出力端子41とが接続された状態となる。 By configuring the semiconductor switches 21 to 28 in this way, a path for connecting the first input terminal 31 and the second input terminal 32 to different output terminals among the first to fourth output terminals 41 to 44 is selected. it can. For example, when the semiconductor switches 22 and 23 are turned on (conductive) and the other semiconductor switches 21 and 24 to 28 are turned off (cut off), the first input terminal 31 and the second output terminal 42 are connected. In addition, the second input terminal 32 and the first output terminal 41 are connected.
図1に示す半導体装置の構成において、第1乃至第4出力端子41〜44と半導体スイッチ回路20との間を接続する配線同士は交差していないが、第1入力端子31及び第2入力端子32と半導体スイッチ回路20との間を接続する配線同士が半導体基板10の厚み方向から見て交差している箇所が存在する。図1、図2に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
In the configuration of the semiconductor device shown in FIG. 1, the wirings connecting the first to fourth output terminals 41 to 44 and the
第1入力端子31と半導体スイッチ23との間を接続する配線と、第2入力端子32と半導体スイッチ22との間を接続する配線とが半導体基板10の厚み方向から見て交差している箇所では、第1入力端子31と半導体スイッチ23との間を接続する配線に第1再配線層251が使用され、第2入力端子32と半導体スイッチ22との間を接続する配線に第1配線層51が使用されている。
A location where the wiring connecting the first input terminal 31 and the
第1入力端子31と半導体スイッチ25との間を接続する配線と、第2入力端子32と半導体スイッチ24との間を接続する配線とが半導体基板10の厚み方向から見て交差している箇所では、第1入力端子31と半導体スイッチ25との間を接続する配線に第1再配線層251が使用され、第2入力端子32と半導体スイッチ24との間を接続する配線に第1配線層51が使用されている。
A location where wiring connecting between the first input terminal 31 and the
第1入力端子31と半導体スイッチ27との間を接続する配線と第2入力端子32と半導体スイッチ26との間を接続する配線とが半導体基板10の厚み方向から見て交差している箇所では、第1入力端子31と半導体スイッチ27との間を接続する配線に第1配線層51が使用され、第2入力端子32と半導体スイッチ26との間を接続する配線に第1再配線層251が使用されている。
At a location where the wiring connecting the first input terminal 31 and the
このように、図1に示す半導体装置は、第1入力端子31から半導体スイッチ回路20に向けて延設される配線と第2入力端子32から半導体スイッチ回路20に向けて延設される配線とが半導体基板10の厚み方向から見て交差している箇所では、一方の配線に第1再配線層251が使用され、他方の配線に第1配線層51が使用されるように構成されている。
As described above, the semiconductor device shown in FIG. 1 includes wiring extending from the first input terminal 31 toward the
また、図1に示す半導体装置は、図2に示されるように、第1入力端子31から半導体スイッチ回路20に向けて延設される配線と、第2入力端子32から半導体スイッチ回路20に向けて延設される配線とが半導体基板10の厚み方向から見て交差している箇所では、第1配線層51と第1再配線層251とが断面視において対向して形成されている。
Further, as shown in FIG. 2, the semiconductor device shown in FIG. 1 has wiring extending from the first input terminal 31 toward the
詳述すると、図1に示す半導体装置は、半導体スイッチ回路20の回路パターンが形成された素子領域を備えている半導体基板10と、半導体基板10を覆うように形成された第1層間絶縁膜11と、第1層間絶縁膜11上に形成された第1配線層51と、第1配線層51を覆うように形成された第2層間絶縁膜12と、第2層間絶縁膜12上に形成された第2配線層52と、第2配線層52を覆うように形成された第3層間絶縁膜13と、第3層間絶縁膜13を貫通して第2配線層52に至るように形成されたビアホールを埋める第2ビア55と、第2ビア55上に形成されたパッド60と、パッド60を覆うように形成され、かつパッド60の表面を露出させる開口部が形成された保護膜14と、を備えている。このように、半導体基板10上には層間絶縁膜(11,12,13)と配線層(51,52)とが交互に形成されている。
More specifically, the semiconductor device shown in FIG. 1 includes a
なお、図2には示されていないが、第2層間絶縁膜12を貫通して第1配線層51に至り、かつ第2配線層52と第1配線層51との間を連結させるように形成されたビアホールを埋める第1ビア54が形成されている。また、第1配線層51は、半導体基板10上の素子領域に形成された半導体スイッチ21〜28のそれぞれの入力ポート2及び出力ポート3と接続されている。
Although not shown in FIG. 2, the
さらに、図1に示す半導体装置は、保護膜14及び保護膜14に形成された開口部に露出したパッド60を覆うように形成された第1再配線層間絶縁膜111と、第1再配線層間絶縁膜111を貫通してパッド60に至るように形成されたビアホールを埋める再配線層ビア254と、再配線層ビア254上に形成された第1再配線層パッド261と、第1再配線層間絶縁膜111上に、かつ隣り合う第1再配線層パッド261との間を連結するように形成された第1再配線層251と、第1再配線層パッド261及び第1再配線層251を覆うように形成された第2再配線層間絶縁膜112と、半導体装置全体を封止するように形成されたモールド樹脂層110と、を備えている。また、図示されないが、第2再配線層間絶縁膜112上に、第1及び第2入力端子31,32と第1乃至第4出力端子41〜44とが形成されている。第1及び第2入力端子31,32と第1乃至第4出力端子41〜44は、第2再配線層間絶縁膜112上に形成され、当該第2再配線層間絶縁膜112を貫通するビアを介して第1再配線層251と接続され、かつモールド樹脂層110に形成された開口部に露出したパッドと、このパッド上に形成されたはんだバンプとで構成されている。このように、半導体チップの保護膜14及びパッド60の上には再配線層間絶縁膜(111,112)と再配線層(251)とが交互に形成されている。
Further, the semiconductor device shown in FIG. 1 includes a
第1配線層51と第1再配線層251とが断面視において対向して形成される箇所では、第1配線層51から第1再配線層251に向う方向で、約1(μm)の厚さの第2層間絶縁膜12及び第3層間絶縁膜13と、約3(μm)の厚さの保護膜14と、約5(μm)の厚さの第1再配線層間絶縁膜111とがこの順に形成されている。
At a location where the
[半導体装置の製造方法]
以下では、図1、図2に示したウェハレベルCSPプロセスによる半導体装置の製造方法を説明する。
[Method for Manufacturing Semiconductor Device]
Below, the manufacturing method of the semiconductor device by the wafer level CSP process shown in FIG. 1, FIG. 2 is demonstrated.
まず、CVD(Chemical Vapor Deposition)等によりシリコン基板上にSiO2層と表面シリコン層とをこの順に形成させて半導体基板10を形成する。これにより、SOI基板が形成される。
First, a
次に、スパッタリング、CVD等による膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニング等により半導体基板10の素子領域に半導体スイッチ回路20が形成される。
Next, the
次に、CVD、スパッタリング等による膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニング等により、半導体スイッチ回路20が形成された半導体基板10上に層間絶縁膜(11,12,13)及び配線層(51,52)が交互に形成される。なお、この過程では、第2配線層52と第1配線層51との間を接続する第1ビア54が形成される。
Next, an interlayer insulating film (11, 12, 13) and a wiring layer (51) are formed on the
次に、スパッタリング等により最上位層にある第3層間絶縁膜13上に第2配線層52と接続されるようにパッド60が形成される。なお、この過程では、パッド60と第2配線層52との間を接続する第2ビア55が形成される。
Next, a
次に、CVD等によりパッド60が外部に露出されるように、最上位層にある第3層間絶縁膜13を覆うように保護膜14が形成される。
Next, the
次に、CVD、スパッタリング等による膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニング等により保護膜14上に再配線層間絶縁膜(111,112)及び第1再配線層251が交互に形成される。なお、この過程で、第1再配線層間絶縁膜111上に第1再配線層パッド261が形成されるとともに、この第1再配線層パッド261と保護膜14上のパッド60との間を接続する第1再配線層ビア254が形成される。
Next, the rewiring interlayer insulating films (111, 112) and the
次に、スパッタリングによる膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニングにより第2再配線層間絶縁膜112上に第1及び第2入力端子31,32並びに第1乃至第4出力端子41〜44を構成するパッドが形成される。なお、この過程で、このパッドと第1再配線層251とを接続するビアが形成される。
Next, the first and second input terminals 31 and 32 and the first to fourth output terminals 41 to 44 are formed on the second redistribution
次に、CVD等により第1及び第2入力端子31,32並びに第1乃至第4出力端子41〜44を構成するパッドが露出されるように、最上位にある第2再配線層間絶縁膜112を覆うようにモールド樹脂層110が形成される。これにより、SOI基板上にウェハレベルCSPプロセスの半導体装置群が形成される。その後、モールド樹脂層110から露出された、第1及び第2入力端子31,32及び第1乃至第4出力端子41〜44を構成するパッドにはんだバンプを形成した後、個々の半導体装置をダイシングによって切り出すことで、パッケージング済みの半導体装置が得られる。
Next, the uppermost second redistribution
なお、上記のステップにおいて、フォトリソグラフィ及びエッチング等によって、第1及び第2入力端子31,32及び第1乃至第4出力端子41〜44のうち、ある端子と半導体スイッチ回路20との間を接続する配線と、その他のある端子と半導体スイッチ回路20との間を接続する配線とが半導体基板10の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第1配線層51が使用され、他方の配線に第1再配線層251が使用されるようにする。
In the above steps, a connection between a certain one of the first and second input terminals 31 and 32 and the first to fourth output terminals 41 to 44 and the
[比較例1]
図11は本発明の第1の実施の形態の比較例として例示する半導体装置の回路構成図である。図12は、図11に示す半導体装置の切断線A−A’における断面図である。
図11に示す半導体装置は、半導体スイッチ21〜28から成る2入力4出力タイプの半導体スイッチ回路20が設けられており、第1乃至第4出力端子41〜44と半導体スイッチ回路20との間を接続する配線間では半導体基板10の厚み方向から見て交差している箇所が無いが、第1入力端子31から半導体スイッチ回路20に向けて延設される配線と、第2入力端子32から半導体スイッチ回路20に向けて延設される配線とが半導体基板10の厚み方向から見て交差している箇所が発生している。図11、図12に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。この交差している配線のうち、一方の配線を半導体基板10上に形成される配線としており、他方の配線をボンディングワイヤによる配線としている。
[Comparative Example 1]
FIG. 11 is a circuit configuration diagram of a semiconductor device exemplified as a comparative example of the first embodiment of the present invention. 12 is a cross-sectional view of the semiconductor device shown in FIG. 11 taken along section line AA ′.
The semiconductor device shown in FIG. 11 is provided with a two-input four-output type
詳述すると、図11に示す半導体装置は、半導体基板10上に、第1及び第2入力端子31,32と、第1乃至第4出力端子41〜44と、8つの半導体スイッチ21〜28から成る半導体スイッチ回路20と、6つのボンディングパッド61〜66と、を備えている。第1入力端子31は、半導体スイッチ回路20が制御されることで、第1出力端子41、第2出力端子42、第3出力端子43、又は第4出力端子44のうちいずれか1つと接続されるように構成されている。同様に、第2入力端子32は、半導体スイッチ回路20が制御されることで、第1出力端子41、第2出力端子42、第3出力端子43、又は第4出力端子44のうちいずれか1つと接続されるように構成されている。第1入力端子31と半導体スイッチ21,23との間は、ボンディングパッド61及びボンディングパッド63又は64を経由して第1配線層51で接続されている。また、ボンディングパッド63とボンディングパッド64との間は、ボンディングワイヤ72を介して接続されている。第2入力端子32に接続された第1配線層51は、ボンディングパッド63,64の間を接続するボンディングワイヤ72と半導体基板10の厚み方向から見て交差している。
More specifically, the semiconductor device shown in FIG. 11 includes, on the
また、図11に示す半導体装置は、図12に示されるように、半導体基板10と、半導体基板10を覆うように形成された第1層間絶縁膜11と、第1層間絶縁膜11上に形成された第1配線層51と、第1配線層51を覆うように形成された第2層間絶縁膜12と、第2層間絶縁膜12を貫通して第1配線層51に至るように形成されたビアホールを埋める第1ビア54と、第1ビア54上に形成された第2配線層52と、第2配線層52を覆うように形成された第3層間絶縁膜13と、第3層間絶縁膜13を貫通して第2配線層52に至るように形成されたビアホールを埋める第2ビア55と、第2ビア55上に形成されたボンディングパッド63〜66と、ボンディングパッド63〜66を覆うように形成され、かつボンディングパッド63〜66の表面を露出させる開口部が形成された保護膜14と、を備えている。なお、保護膜14から露出されたボンディングパッド63,64は互いにボンディングワイヤ72を介して接続されており、同様に保護膜14から露出されたボンディングパッド65,66は互いにボンディングワイヤ73を介して接続されている。
Further, as shown in FIG. 12, the semiconductor device shown in FIG. 11 is formed on the
上記の半導体装置の構造を採用することによっても、交差する配線のうち、一方の配線が第1配線層51で構成され、他方の配線がボンディングワイヤ71〜73で構成されているので、交差する配線間の離隔距離を長めにとることが可能となるため、配線間容量が小さくなり、アイソレーション特性を向上することができる。
Also by adopting the structure of the semiconductor device described above, one of the intersecting wirings is composed of the
[比較例2]
図13は本発明の第1の実施の形態のその他の比較例として例示する半導体装置の回路構成図である。図14は、図13に示す半導体装置の切断線B−B’における断面図である。
[Comparative Example 2]
FIG. 13 is a circuit configuration diagram of a semiconductor device exemplified as another comparative example of the first embodiment of the present invention. FIG. 14 is a cross-sectional view of the semiconductor device shown in FIG. 13 taken along section line BB ′.
図13に示す半導体装置は、モジュール基板やプリント配線板等の実装基板100上に、半導体SPDT(single pole dual throw)スイッチ121〜124から成る2入力4出力タイプの半導体SPDTスイッチ回路120を備えている。
The semiconductor device shown in FIG. 13 includes a two-input four-output type semiconductor
半導体SPDTスイッチ121〜124は、図15に示されるように、第1入力端子33と出力端子45との間及び第2入力端子34及び出力端子45との間において、n(nは自然数)個のMOSトランジスタM1〜Mnが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつMOSトランジスタM1〜Mnの各ゲート端子が抵抗を介して、制御電圧Vb+が印加される制御電圧端子と接続されている。また、第1入力端子33とグランドとの間及び第2入力端子34とグランドとの間において、k(kは自然数)個のMOSトランジスタMn+1〜Mn+kが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつMOSトランジスタMn+1〜Mn+kの各ゲート端子が抵抗を介して、制御電圧Vb−が印加される制御電圧端子と接続されている。この構成により、MOSトランジスタM1〜Mnを制御する制御電圧端子と、MOSトランジスタMn+1〜Mn+kを制御する制御電圧端子と、にそれぞれ適切な制御電圧Vb+,Vb−が印加されることで、第1入力端子31及び第2入力端子32を、第1乃至第4出力端子41〜44のうちそれぞれ異なる出力端子に接続する経路を選択できる。
As shown in FIG. 15, the semiconductor SPDT switches 121 to 124 are n (n is a natural number) between the
図13に示す半導体装置では、第1入力端子31と半導体SPDTスイッチ群120との間を接続する配線と、第2入力端子32と半導体SPDTスイッチ群120との間を接続する配線と、が実装基板100の厚み方向から見て交差している箇所が発生している。図13、図14に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。この交差する配線のうち、一方の配線を半導体基板10上に形成される第1基板配線層151としており、他方の配線を半導体基板10上に形成される第2基板配線層152としている。つまり、第1基板配線層151と第2基板配線層152とが実装基板100の厚み方向から見て交差している。
In the semiconductor device shown in FIG. 13, wiring that connects the first input terminal 31 and the semiconductor
また、図13に示す半導体装置は、図14に示されるように、実装基板100の一方の平面上には第1基板配線層151が形成され、実装基板100の他方の平面上には第2基板配線層152が形成されている。なお、第1基板配線層151と第2基板配線層152とを接続する箇所では、実装基板100を貫通するビアホールを埋める基板ビア154が形成されている。そして、実装基板100の双方の平面に形成された第1基板配線層151及び第2基板配線層152を覆うように実装基板100を封止させるモールド樹脂層110が形成されている。
In the semiconductor device shown in FIG. 13, the first
ここで、互いに交差する第1基板配線層151と第2基板配線層152との間の離隔距離は、実装基板100の厚み(配線層間)相当の距離となっている。一般的に、半導体基板10上に形成される配線層間距離は1(μm)程度であるのに対して、実装基板100の厚みは0.1〜0.2(mm)程度もあるので、配線間容量が小さくなり、アイソレーション特性を向上することができる。
Here, the separation distance between the first
[効果]
比較例1の場合、半導体基板10上にボンディングワイヤ71〜73を接続するためには、半導体基板10上に直径50(μm)から100(μm)程度の大きさのボンディングパッド61〜66が形成される必要がある。現行の携帯端末では、マルチモード、マルチバンド、アンテナダイバーシティ、及びMIMO等への対応に伴って、アンテナ本数、アンテナからの高周波回路への接続経路、入出力端子数、及び半導体スイッチの個数の増加が予測されている。このため、配線同士が交差している箇所が増加した場合には、半導体基板10上に形成されるべきボンディングパッドの個数が増え、ひいては半導体基板10の面積が増大することになる。
[effect]
In the case of the comparative example 1, in order to connect the
比較例2の場合、実装基板100上で比較的面積の大きい半導体SPDTスイッチを除いた領域で入出力端子間の配線を引き回す必要がある。このため、半導体SPDTスイッチ回路よりも大きい面積の実装基板100が用いられる必要があり、実装基板100上に部品を搭載して構成されるモジュールのサイズが大きくなる。
In the case of the comparative example 2, it is necessary to route the wiring between the input and output terminals in a region on the mounting
一方、第1の実施の形態の場合、通常の半導体基板10上に形成される第1配線層51と第2配線層52との配線層間距離は約1(μm)であるのに対し、第1配線層51と第1再配線層251との間の離隔距離は約10(μm)であり、半導体基板10上の配線層間距離の約10倍である。このため、配線間容量は約10分の1以下にすることができ、配線間容量を介して複数の入力端子間で信号が互いに漏洩することに伴うアイソレーションの劣化を抑制することができる。
On the other hand, in the case of the first embodiment, the wiring interlayer distance between the
また、半導体基板10上にウェハCSPプロセスの再配線層を形成する場合に、比較例1と同様に、半導体基板10上に形成される第2配線層52とウェハCSPプロセスの第1再配線層251とを接続するためのパッド60が形成されている。しかし、パッド60の直径は30(μm)程度で第1再配線層ビア254と接続可能であり、かつパッド60は半導体基板10上に形成された素子上に形成可能である。このため、多数のパッド60が形成される必要が生じても、半導体基板10の面積を増大させる必要性は無いため、半導体装置のサイズ及びコストを抑制できる。
Further, when the redistribution layer of the wafer CSP process is formed on the
[変形例]
図5は本発明の第1の実施の形態に係る半導体装置の変形例の回路構成図である。
[Modification]
FIG. 5 is a circuit configuration diagram of a modification of the semiconductor device according to the first embodiment of the present invention.
上記の実施の形態と相違する点は、第1入力端子31及び第2入力端子32と半導体スイッチ回路20との間を接続する配線同士は半導体基板10の厚み方向から見て交差していないが、第1乃至第4出力端子41〜44と半導体スイッチ回路20との間を接続する配線同士が半導体基板10の厚み方向から見て交差している点である。図5に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
The difference from the above embodiment is that the wirings connecting the first input terminal 31 and the second input terminal 32 and the
具体的には、第1出力端子41と半導体スイッチ25との間を接続する配線の一部である第1配線層51は、第2出力端子42と半導体スイッチ22との間を接続する配線の一部である第1再配線層251と、第3出力端子43と半導体スイッチ23との間を接続する配線の一部である第1再配線層251と、第4出力端子44と半導体スイッチ24との間を接続する配線の一部である第1再配線層251とそれぞれ交差している。
Specifically, the
第2出力端子42と半導体スイッチ26との間を接続する配線の一部である第1配線層51は、第3出力端子43と半導体スイッチ23との間を接続する配線の一部である第1再配線層251と、第4出力端子44と半導体スイッチ24との間を接続する配線の一部である第1再配線層251とそれぞれ交差している。
The
第3出力端子43と半導体スイッチ27との間を接続する配線の一部である第1配線層51は、第4出力端子44と半導体スイッチ24との間を接続する配線の一部である第1再配線層251と交差している。
The
このように、第1乃至第4出力端子41〜44と半導体スイッチ回路20との間を接続する配線同士が半導体基板10の厚み方向から見て交差している箇所において、一方の配線に第1再配線層251が使用され、他方の配線に第1配線層51が使用されていてもよい。この構造によっても、上記の第1の実施の形態と同様の効果が得られる。
As described above, at the place where the wirings connecting the first to fourth output terminals 41 to 44 and the
また、第1及び第2入力端子31,32のうちある入力端子と半導体スイッチ回路20との間を接続する配線と、第1乃至第4出力端子41〜44のうちある出力端子と半導体スイッチ回路20との間を接続する配線とが半導体基板10の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第1再配線層251が使用され、他方の配線に第1配線層51が使用されてもよい。
(第2の実施の形態)
[半導体装置の構造]
図6は、本発明の第2の実施の形態に係る半導体装置の回路構成図である。図7は、図6に示す半導体装置の切断線D−D’における断面図である。
Also, a wiring for connecting between an input terminal of the first and second input terminals 31 and 32 and the
(Second Embodiment)
[Structure of semiconductor device]
FIG. 6 is a circuit configuration diagram of a semiconductor device according to the second embodiment of the present invention. FIG. 7 is a cross-sectional view of the semiconductor device shown in FIG.
第1の実施の形態と相違する点は、半導体基板10の代わりに、絶縁性のサファイア基板336上にシリコン系半導体層が形成されたSOS(Silicon On Sapphire)基板が使用されている点である。
The difference from the first embodiment is that an SOS (Silicon On Sapphire) substrate in which a silicon-based semiconductor layer is formed on an insulating
なお、第1の実施の形態と同様に、半導体スイッチ21〜28は、図3又は図4に示されるように構成されている。 As in the first embodiment, the semiconductor switches 21 to 28 are configured as shown in FIG. 3 or FIG.
また、図7に示されるように、第1入力端子31から半導体スイッチ回路20に向けて延設される配線と第2入力端子32から半導体スイッチ回路20に向けて延設される配線とがサファイア基板336の厚み方向から見て交差している箇所において、一方の配線に第1再配線層251が使用され、他方の配線に第1配線層51が使用されている点も同様である。
Further, as shown in FIG. 7, a wiring extending from the first input terminal 31 toward the
詳述すると、図6に示す半導体装置は、サファイア基板336と、サファイア基板336を覆うように形成されたバリアSiO2334と、バリアSiO2334上に形成された表面シリコン層313と、を備えた半導体基板を使用している。
Specifically, the semiconductor device shown in FIG. 6 includes a
また、サファイア基板336上の表面シリコン層313を覆うように形成された第1層間絶縁膜11と、第1層間絶縁膜11上に形成された第1配線層51と、第1配線層51を覆うように形成された第2層間絶縁膜12と、第2層間絶縁膜12上に形成された第2配線層52と、第2配線層52を覆うように形成された第3層間絶縁膜13と、第3層間絶縁膜13を貫通して第2配線層52に至るように形成されたビアホールを埋める第2ビア55と、第2ビア55上に形成されたパッド60と、パッド60を覆うように形成され、かつパッド60の表面を露出させる開口部が形成された保護膜14と、を備えている。なお、図7には示されていないが、第2層間絶縁膜12を貫通して第1配線層51に至り、かつ第2配線層52と第1配線層51との間を連結させるように形成されたビアホールを埋める第1ビア54が形成されている。
The first
さらに、図6に示す半導体装置は、保護膜14及び保護膜14から露出されたパッド60を覆うように形成された第1再配線層間絶縁膜111と、第1再配線層間絶縁膜111を貫通してパッド60に至るように形成されたビアホールを埋める再配線層ビア254と、再配線層ビア254上に形成された第1再配線層パッド261と、第1再配線層間絶縁膜111上に、かつ隣り合う第1再配線層パッド261との間を連結するように形成された第1再配線層251と、第1再配線層パッド261及び第1再配線層251を覆うように形成された第2再配線層間絶縁膜112と、半導体装置全体を封止させるように形成されたモールド樹脂層110と、を備えている。
Furthermore, the semiconductor device shown in FIG. 6 penetrates the first redistribution interlayer insulating film 111 formed so as to cover the
第1配線層51と第1再配線層251とが断面視において対向して形成される箇所では、第1配線層51から第1再配線層251に向う方向で、約1(μm)の厚さの第2層間絶縁膜12及び第3層間絶縁膜13と、約3(μm)の厚さの保護膜14と、約5(μm)の厚さの第1再配線層間絶縁膜111とがこの順に形成されている。
At a location where the
図18は、半導体スイッチ21〜28を構成するMOSトランジスタMj(j=1〜n+k)の構造を示した図である。図18に示されるように、サファイア基板336を覆うようにバリアSiO2334が形成され、バリアSiO2334上にフィールド酸化膜335が形成され、フィールド酸化膜335のウェル領域において表面シリコン層313及びその両側にN型拡散領域311が形成される。各N型拡散領域311からソース端子302、ドレイン端子303が取り出されている。また、表面シリコン層313上にはゲート酸化膜301が形成され、このゲート酸化膜301の上に形成されたゲート電極からゲート端子300が取り出されている。なお、表面シリコン層313とサファイア基板336との間及び2つのN型拡散領域311とサファイア基板336との間には、それぞれゲート−基板間容量Cgb、ソース−基板間容量Cssub、ドレイン−基板間容量Cdsubが生じている。
[半導体装置の製造方法]
第1の実施の形態と相違する点は、半導体基板としてSOS基板が使用されている点であり、まずCVD等によりサファイア基板336の上にバリアSiO2334が形成された後、このバリアSiO2334上に表面シリコン層313が形成される。この後のプロセスは、第1の実施の形態と同様である。
FIG. 18 is a diagram showing the structure of MOS transistors Mj (j = 1 to n + k) constituting the semiconductor switches 21 to 28. As shown in FIG. 18, a
[Method for Manufacturing Semiconductor Device]
The difference from the first embodiment is that an SOS substrate is used as a semiconductor substrate. First, a
[比較例3]
図16は本発明の第2の実施の形態の比較例として例示する半導体装置の回路構成図である。
[Comparative Example 3]
FIG. 16 is a circuit configuration diagram of a semiconductor device exemplified as a comparative example of the second embodiment of the present invention.
図16に示す半導体装置は、図1に示した回路構成に加えて、第1入力端子31と接続された半導体スイッチ21,23,25,27外周部のゲート酸化膜を除去して形成された基板コンタクト271と、各基板コンタクト271と接続され、かつ各基板コンタクト271をパッケージ外のグランドへと接続するためのP型基板端子281と、第2入力端子32と接続された半導体スイッチ22,24,26,28外周部のゲート酸化膜を除去して形成された基板コンタクト272と、各基板コンタクト272と接続され、かつ各基板コンタクト272をパッケージ外のグランドへと接続するためのP型基板端子282と、を備えている。
The semiconductor device shown in FIG. 16 is formed by removing the gate oxide film on the outer periphery of the semiconductor switches 21, 23, 25, and 27 connected to the first input terminal 31 in addition to the circuit configuration shown in FIG. Semiconductor switches 22, 24 connected to the substrate contacts 271, P-
図16に示される半導体スイッチ21〜28は、図3、図4に示されるように、MOSトランジスタMj(j=1〜n+k)によって構成される。 The semiconductor switches 21 to 28 shown in FIG. 16 are configured by MOS transistors Mj (j = 1 to n + k) as shown in FIGS.
図17は、図16に示される半導体スイッチ21〜28を構成するMOSトランジスタの構造を示した図である。図17に示されるように、半導体基板10上の所定領域にフィールド酸化膜335が形成され、フィールド酸化膜335のウェル領域においてN型拡散領域311が形成されている。各N型拡散領域311からソース端子302、ドレイン端子303が取り出されている。また、各N型拡散領域311の間の領域の上にはゲート酸化膜301が形成され、このゲート酸化膜301の上に形成されたゲート電極からゲート端子300が取り出されている。
FIG. 17 is a diagram showing the structure of the MOS transistors constituting the semiconductor switches 21 to 28 shown in FIG. As shown in FIG. 17, a
なお、ゲート酸化膜301と半導体基板10との間及び2つのN型拡散領域311と半導体基板10との間には、それぞれゲート−基板間容量Cgb、ソース−基板間容量Csb、ドレイン−基板間容量Cdbが生じている。これらの容量Cgb、Csb、Cdbは、P型基板抵抗315を介して、不図示の他のMOSトランジスタの容量Cgb、Csb、Cdbと接続されるので、MOSトランジスタMj間のアイソレーションが悪くなる。
Note that, between the
このため、図16に示されるように、MOSトランジスタMj間のアイソレーションを改善するために、半導体基板10上に基板コンタクト271,272が設けられ、かつ基板コンタクト271,272をグランドなどに接続してP型基板抵抗315のインピーダンスを低くするためのP型基板端子281,282が設けられている。
Therefore, as shown in FIG. 16, in order to improve the isolation between the MOS transistors Mj, the substrate contacts 271 and 272 are provided on the
[効果]
比較例3の場合、半導体スイッチを構成するMOSトランジスタ間のアイソレーション特性を向上させるために、半導体スイッチ21〜28外周部に基板コンタクト271,272が設けられ、かつそれらを外部のグランドに接続して基板のインピーダンスを下げるためのP型基板端子281,282が設けられている。なお、CSPの場合、搭載可能な端子数はチップサイズに依存するので、外部端子数を極力少なくすることが重要である。従って、P型基板端子281,282が設けられると、信号の授受をしない端子が余分に設けられることになるため、半導体装置のサイズ及びコストの増大を招くことになる。
[effect]
In the case of the comparative example 3, in order to improve the isolation characteristics between the MOS transistors constituting the semiconductor switch, the substrate contacts 271 and 272 are provided on the outer periphery of the semiconductor switches 21 to 28, and they are connected to the external ground. P-
一方、第2の実施の形態の場合、図18に示されるサファイア基板336のサファイア基板抵抗333は、1x1012(Ωcm)と非常に大きいため、サファイア基板抵抗333を介して他のMOSトランジスタの各容量Cgb,Csb,Cdbに向けて入力信号が漏洩されにくく、サファイア基板336に形成されたMOSトランジスタMj間のアイソレーションが非常に高い。このため、比較例3のように、基板コンタクト271,272、及びP型基板端子281,282が設けられる必要がない。このように、サファイア基板336が使用されることで、半導体装置のサイズ及びコストを低減できる。
On the other hand, in the case of the second embodiment, since the
さらに、上記の第2の実施の形態に係る半導体装置の構造が採用されると、上記の第1の実施の形態の効果と同様の効果が得られる。 Furthermore, when the structure of the semiconductor device according to the second embodiment is employed, the same effect as that of the first embodiment can be obtained.
[変形例]
図8は本発明の第2の実施の形態に係る半導体装置の変形例の回路構成図である。
[Modification]
FIG. 8 is a circuit configuration diagram of a modification of the semiconductor device according to the second embodiment of the present invention.
上記の実施の形態と相違する点は、第1入力端子31及び第2入力端子32と半導体スイッチ回路20との間を接続する配線同士は交差していないが、第1乃至第4出力端子41〜44と半導体スイッチ回路20との間を接続する配線同士がサファイア基板336の厚み方向から見て交差している点である。図8に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
The difference from the above embodiment is that the wirings connecting the first input terminal 31 and the second input terminal 32 and the
具体的には、第1出力端子41と半導体スイッチ25との間を接続する配線の一部である第1配線層51は、第2出力端子42と半導体スイッチ22との間を接続する配線の一部である第1再配線層251と、第3出力端子43と半導体スイッチ23との間を接続する配線の一部である第1再配線層251と、第4出力端子44と半導体スイッチ24との間を接続する配線の一部である第1再配線層251とそれぞれ交差している。
Specifically, the
第2出力端子42と半導体スイッチ26との間を接続する配線の一部である第1配線層51は、第3出力端子43と半導体スイッチ23との間を接続する配線の一部である第1再配線層251と、第4出力端子44と半導体スイッチ24との間を接続する配線の一部である第1再配線層251とそれぞれ交差している。
The
第3出力端子43と半導体スイッチ27との間を接続する配線の一部である第1配線層51は、第4出力端子44と半導体スイッチ24との間を接続する配線の一部である第1再配線層251と交差している。
The
このように、第1乃至第4出力端子41〜44と半導体スイッチ回路20との間を接続する配線同士がサファイア基板336の厚み方向から見て交差している箇所において、一方の配線に第1再配線層251が使用され、他方の配線に第1配線層51が使用されていてもよい。
In this way, at the place where the wirings connecting the first to fourth output terminals 41 to 44 and the
また、第1及び第2入力端子31,32のうちある入力端子と半導体スイッチ回路20との間を接続する配線と、第1乃至第4出力端子41〜44のうちある出力端子と半導体スイッチ回路20との間を接続する配線とがサファイア基板336の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第1再配線層251が使用され、他方の配線に第1配線層51が使用されてもよい。
Also, a wiring for connecting between an input terminal of the first and second input terminals 31 and 32 and the
また、SOS基板は、バリアSiO2334を設けずに、サファイア基板336上に直接的に表面シリコン層313を形成して構成してもよい。
(第3の実施の形態)
[半導体装置の構造]
図9は、本発明の第3の実施の形態に係る半導体装置の回路構成図である。図10は、図9に示す半導体装置の切断線E−E’における断面図である。
本発明の第1の実施の形態と相違する点は、上記の第2の実施の形態と同様に、半導体基板10の代わりに絶縁性のサファイア基板336上にシリコン系半導体層が形成されたSOS(Silicon On Sapphire)基板が用いられている点である。さらに、本発明の第3の実施の形態に係る半導体装置では、上記の第2の実施の形態と異なり、ウェハレベルCSPプロセスによって形成された再配線層が2層構造となっている。
Further, the SOS substrate may be configured by forming the
(Third embodiment)
[Structure of semiconductor device]
FIG. 9 is a circuit configuration diagram of a semiconductor device according to the third embodiment of the present invention. 10 is a cross-sectional view of the semiconductor device shown in FIG. 9 taken along section line EE ′.
The difference from the first embodiment of the present invention is that an SOS in which a silicon-based semiconductor layer is formed on an insulating
図9に示す半導体装置の構成では、第1乃至第4出力端子41〜44と半導体スイッチ回路20との間を接続する配線同士は交差していないが、第1入力端子31及び第2入力端子32と半導体スイッチ回路20との間を接続する配線同士がサファイア基板336の厚み方向から見て交差している箇所が存在する。図9、図10に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
第1入力端子31と半導体スイッチ23との間を接続する配線の一部である第2再配線層252は、第2入力端子32と半導体スイッチ22との間を接続する配線の一部である第1配線層51と交差している。
In the configuration of the semiconductor device illustrated in FIG. 9, the wirings connecting the first to fourth output terminals 41 to 44 and the
The
第1入力端子31と半導体スイッチ25との間を接続する配線の一部である第2再配線層252は、第2入力端子32と半導体スイッチ24との間を接続する配線の一部である第1配線層51と交差している。
The
第1入力端子31と半導体スイッチ27との間を接続する配線の一部である第1配線層51は、第2入力端子32と半導体スイッチ26との間を接続する配線の一部である第2再配線層252と交差している。
The
このように、第1入力端子31から半導体スイッチ回路20に向けて延設される配線と第2入力端子32から半導体スイッチ回路20に向けて延設される配線とがサファイア基板336の厚み方向から見て交差している箇所において、一方の配線に第2再配線層252が使用され、他方の配線に第1配線層51が使用されている。
Thus, the wiring extending from the first input terminal 31 toward the
詳述すると、第3の実施の形態に係る半導体装置は、サファイア基板336と、サファイア基板336を覆うように形成されたバリアSiO2334と、バリアSiO2334上に形成された表面シリコン層313と、を備えたSOS(Silicon On Sapphire)基板を使用している。
More specifically, the semiconductor device according to the third embodiment includes a
また、サファイア基板336上の表面シリコン層313を覆うように形成された第1層間絶縁膜11と、第1層間絶縁膜11上に形成された第1配線層51と、第1配線層51を覆うように形成された第2層間絶縁膜12と、第2層間絶縁膜12上に形成された第2配線層52と、第2配線層52を覆うように形成された第3層間絶縁膜13と、第3層間絶縁膜13を覆うように形成された保護膜14と、を備えている。
The first
さらに、第3の実施の形態に係る半導体装置は、保護膜14を覆うように形成された第1再配線層間絶縁膜111と、第1再配線層間絶縁膜111上に形成された第1再配線層パッド261と、第1再配線層絶縁膜111及び第1再配線層パッド261を覆うように形成された第2再配線層絶縁膜112と、第2再配線層絶縁膜112を貫通して第1再配線層パッド261に至るように形成されたビアホールを埋める第2再配線層ビア255と、第2再配線層ビア255上に形成された第2再配線層パッド262と、第2再配線層間絶縁膜112上に、かつ隣り合う第2再配線層パッド262との間を連結させるように形成された第2再配線層252と、第2再配線層パッド262及び第2再配線層252を覆うように形成された第3再配線層間絶縁膜113と、半導体装置全体を封止させるように形成されたモールド樹脂層110と、を備えている。
Furthermore, the semiconductor device according to the third embodiment includes a first redistribution interlayer insulating film 111 formed so as to cover the
第1配線層51と第2再配線層252とが断面視において対向して形成される箇所では、第1配線層51から第2再配線層252に向う方向で、約1(μm)の厚さの第2層間絶縁膜12及び第3層間絶縁膜13と、約3(μm)の厚さの保護膜14と、約5(μm)の厚さの第1再配線層間絶縁膜111及び第2再配線層間絶縁膜112とがこの順に形成されている。
[半導体装置の製造方法]
第2の実施の形態と相違する点は、ウェハレベルCSPプロセスによって形成された再配線層が2層構造となっている点であり、第2再配線層間絶縁膜112上に第2再配線層パッド262及び第2再配線層252が形成された後では、CVD等により第2再配線層パッド262及び第2再配線層252を覆うように第2再配線層間絶縁膜112の上に第3再配線層間絶縁膜113が形成され、さらに第3再配線層間絶縁膜113の上にモールド樹脂層110が形成される。
At a location where the
[Method for Manufacturing Semiconductor Device]
The difference from the second embodiment is that the rewiring layer formed by the wafer level CSP process has a two-layer structure, and the second rewiring layer is formed on the second rewiring
[効果]
第1配線層51と第2再配線層252との間の離隔距離は約15(μm)の距離があり、第2の実施の形態の場合の第1配線層51と第1再配線層251との離隔距離と比べて5(μm)程度長くなっている。このため、第2の実施の形態よりも、配線間容量を小さくすることができ、配線間容量を介して信号が相互に漏洩することに伴うアイソレーションの劣化をより確実に抑制できる。
[effect]
The separation distance between the
また、上記の第3の実施の形態に係る半導体装置の構造が採用されることで、上記の第2の実施の形態の効果と同様の効果が得られる。 Further, by adopting the structure of the semiconductor device according to the third embodiment, the same effect as that of the second embodiment can be obtained.
[変形例]
第1乃至第4出力端子41〜44のうちある出力端子と半導体スイッチ回路20との間を接続する配線と、その他のある出力端子と半導体スイッチ回路20との間を接続する配線とがサファイア基板336の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第2再配線層252が使用され、他方の配線に第1配線層51が使用されていてもよい。
[Modification]
A wiring that connects one of the first to fourth output terminals 41 to 44 to the
第1及び第2入力端子31,32のうちある入力端子と半導体スイッチ回路20との間を接続する配線と、第1乃至第4出力端子41〜44のうちある出力端子と半導体スイッチ回路20との間を接続する配線とがサファイア基板336の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第2再配線層252が使用され、他方の配線に第1配線層51が使用されていてもよい。
A wiring for connecting between an input terminal of the first and second input terminals 31 and 32 and the
また、SOS基板は、バリアSiO2334を設けずに、サファイア基板336上に直接的に表面シリコン層313を形成して構成してもよい。
Further, the SOS substrate may be configured by forming the
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。 From the foregoing description, many modifications and other embodiments of the present invention are obvious to one skilled in the art. Accordingly, the foregoing description should be construed as illustrative only and is provided for the purpose of teaching those skilled in the art the best mode of carrying out the invention. The details of the structure and / or function may be substantially changed without departing from the spirit of the invention.
本発明は、携帯端末の高周波回路向けとして複数の入出力端子間の接続経路を半導体スイッチにより切り替える半導体装置にとって有用である。 The present invention is useful for a semiconductor device in which a connection path between a plurality of input / output terminals is switched by a semiconductor switch for a high-frequency circuit of a portable terminal.
10 半導体基板
11 第1層間絶縁膜
12 第2層間絶縁膜
13 第3層間絶縁膜
14 保護膜
20 半導体スイッチ回路
21〜28 半導体スイッチ
31 第1入力端子
32 第2入力端子
41 第1出力端子
42 第2出力端子
43 第3出力端子
44 第4出力端子
51 第1配線層
52 第2配線層
54 第1ビア
55 第2ビア
60 パッド
110 モールド樹脂層
111 第1再配線層間絶縁膜
112 第2再配線層間絶縁膜
113 第3再配線層間絶縁膜
251 第1再配線層
252 第2再配線層
254 第1再配線層ビア
261 第1再配線層パッド
262 第2再配線層パッド
336 サファイア基板
334 バリアSiO2層
313 シリコン層
DESCRIPTION OF
Claims (8)
前記半導体基板上に形成された半導体スイッチ回路と、
前記半導体スイッチ回路が形成された前記半導体基板の上に交互に形成された層間絶縁膜及び配線層と、
最上位層にある前記層間絶縁膜上に前記配線層と接続されるように形成されたパッドと、
前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように形成された保護膜と、
前記保護膜上に前記パッドと再配線層とが接続されるように交互に形成された再配線層間絶縁膜及び前記再配線層と、
前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うように形成されたモールド樹脂層と、
を備え、
前記半導体スイッチ回路は、前記複数の入力端子のうち任意の入力端子を、前記配線層又は前記再配線層を介して、前記複数の出力端子のうち任意の出力端子と接続することが可能なように構成され、
前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、半導体装置。 A semiconductor substrate;
A semiconductor switch circuit formed on the semiconductor substrate;
Interlayer insulating films and wiring layers alternately formed on the semiconductor substrate on which the semiconductor switch circuit is formed;
A pad formed on the interlayer insulating film in the uppermost layer so as to be connected to the wiring layer;
A protective film formed to cover the interlayer insulating film in the uppermost layer so that the pad is exposed;
Rewiring interlayer insulating films and the rewiring layer alternately formed so that the pad and the rewiring layer are connected on the protective film,
A mold resin layer formed so as to cover the uppermost rewiring interlayer insulating film so that a plurality of input terminals and a plurality of output terminals connected to the rewiring layer are exposed;
With
The semiconductor switch circuit can connect an arbitrary input terminal of the plurality of input terminals to an arbitrary output terminal of the plurality of output terminals via the wiring layer or the rewiring layer. Composed of
Wiring connecting between a terminal of the plurality of input terminals and the plurality of output terminals and the semiconductor switch circuit, another terminal of the plurality of input terminals and the plurality of output terminals, and the semiconductor At a location where wiring connecting with the switch circuit intersects when viewed from the thickness direction of the semiconductor substrate, one of the intersecting wirings is constituted by the wiring layer, and the other wiring is A semiconductor device composed of a wiring layer.
前記半導体基板上に前記半導体スイッチ回路を形成するステップと、
前記半導体スイッチ回路が形成された前記半導体基板の上に層間絶縁膜及び配線層を交互に形成するステップと
最上位層にある前記層間絶縁膜上に前記配線層と接続されるようにパッドを形成するステップと、
前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように保護膜を形成するステップと、
前記保護膜上に前記パッドと再配線層とが接続されるように再配線層間絶縁膜及び前記再配線層を交互に形成するステップと、
前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うようにモールド樹脂層を形成するステップと、
を備え、
前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、
半導体装置の製造方法。 A plurality of input terminals, a plurality of output terminals, and a semiconductor switch circuit configured to connect any input terminal of the plurality of input terminals to any output terminal of the plurality of output terminals. In a method for manufacturing a semiconductor device,
Forming the semiconductor switch circuit on the semiconductor substrate;
A step of alternately forming an interlayer insulating film and a wiring layer on the semiconductor substrate on which the semiconductor switch circuit is formed and a pad to be connected to the wiring layer on the interlayer insulating film in the uppermost layer And steps to
Forming a protective film so as to cover the interlayer insulating film in the uppermost layer so that the pad is exposed;
Alternately forming a rewiring interlayer insulating film and the rewiring layer so that the pad and the rewiring layer are connected on the protective film;
Forming a mold resin layer so as to cover the uppermost rewiring interlayer insulating film so that a plurality of input terminals and a plurality of output terminals connected to the rewiring layer are exposed;
With
Wiring connecting between a terminal of the plurality of input terminals and the plurality of output terminals and the semiconductor switch circuit, another terminal of the plurality of input terminals and the plurality of output terminals, and the semiconductor At a location where wiring connecting with the switch circuit intersects when viewed from the thickness direction of the semiconductor substrate, one of the intersecting wirings is constituted by the wiring layer, and the other wiring is Consists of wiring layers,
A method for manufacturing a semiconductor device.
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