JP2012064009A - Voltage output circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a voltage output circuit including an overcurrent protection circuit with improved detection accuracy of output current.SOLUTION: A voltage output circuit 10 comprises: an output transistor 11 that has a first voltage-current property between drain-source voltages Vds1 and Vds2 and to which conduction is controlled according to a first node voltage Vn1; a voltage-dividing circuit 12 that outputs feedback voltages Vr1 and Vr2 obtained by dividing an output voltage Vout; an output current detection transistor 51 that has a second voltage-current property approximately similar to the first voltage-current property between drain-source voltages Vds3 and Vds4, and to which conduction is controlled according to Vn1 since Vds3 is provided when the drain-source voltage of the output transistor 11 falls under Vds1 and Vds4 is provided when it falls under Vds2, based on Vr2; and an output current limiting circuit 16 to which conduction is achieved when a drain current of the output current detection transistor 51 exceeds an allowable value, and that raises Vn1 to limit a current applied to the output transistor 11.

Description

本発明の実施形態は、電圧出力回路に関する。   Embodiments described herein relate generally to a voltage output circuit.

従来、入力端子の電圧変動によらず出力端子に一定の電圧を出力する電圧出力回路では、出力端子に過電流が流れたときに出力電流を制限して出力トランジスタを保護する過電流保護回路を有している。   Conventionally, in a voltage output circuit that outputs a constant voltage to the output terminal regardless of voltage fluctuations at the input terminal, an overcurrent protection circuit that protects the output transistor by limiting the output current when an overcurrent flows to the output terminal is provided. Have.

この過電流保護回路には、出力電流検出トランジスタに出力電流に応じた検出電流を流し、検出電流が許容値に達すると、検出電流を許容値に維持して出力電圧を0Vに降下する、所謂垂下型の過電流保護特性を示すように構成されているものがある。   In this overcurrent protection circuit, a detection current corresponding to the output current is supplied to the output current detection transistor, and when the detection current reaches an allowable value, the detection current is maintained at the allowable value and the output voltage is reduced to 0V. Some are configured to exhibit drooping overcurrent protection characteristics.

このとき、出力トランジスタでは、出力電流が過電流保護動作電流に至り、出力電圧が0Vに降下し、過電流保護動作電流と略等しい過電流保護短絡電流が流れるようになっている。   At this time, in the output transistor, the output current reaches the overcurrent protection operation current, the output voltage drops to 0 V, and an overcurrent protection short-circuit current substantially equal to the overcurrent protection operation current flows.

然しながら、出力トランジスタと出力電流検出トランジスタの電圧電流特性の差に起因して、出力電流と検出電流にずれが生じ、過電流保護動作電流より過電流保護短絡電流が大きくなってしまうという問題がある。   However, due to the difference between the voltage current characteristics of the output transistor and the output current detection transistor, there is a problem that the output current and the detection current are shifted, and the overcurrent protection short-circuit current becomes larger than the overcurrent protection operating current. .

そのため、出力電圧が0Vに降下する間に、出力トランジスタが過熱し、熱破壊する恐れがある。一方、出力トランジスタの過熱を避けるために、予め過電流保護動作電流を低目に設定し、出力トランジスタの電流出力能力を制限すると、電圧出力回路のパフォーマンスが低下するという問題がある。   For this reason, the output transistor may be overheated while the output voltage drops to 0 V, causing thermal destruction. On the other hand, in order to avoid overheating of the output transistor, if the overcurrent protection operating current is set to a low value in advance and the current output capability of the output transistor is limited, the performance of the voltage output circuit is degraded.

特開2009−193414号公報JP 2009-193414 A

本発明は、出力電流検出精度を向上させた過電流保護回路を有する電圧出力回路を提供する。   The present invention provides a voltage output circuit having an overcurrent protection circuit with improved output current detection accuracy.

一つの実施形態によれば、電圧出力回路では、出力トランジスタは第1および第2ドレイン・ソース間電圧の間で第1電圧電流特性を有し、入力電圧が印加される第1端子と出力電圧が印加される第2端子の間に接続され、ゲート電極が第1ノードに接続され、前記第1ノードの電圧に応じて導通が制御される。分圧回路は前記出力電圧を分圧した第1帰還電圧と第2帰還電圧を出力する。誤差増幅器は、前記第1帰還電圧と基準電圧を比較し、前記第1帰還電圧と前記基準電圧が等しくなるように前記第1ノードの電圧に帰還する。出力電流検出回路は、第3および第4ドレイン・ソース間電圧の間で前記第1電圧電流特性に略相似な第2電圧電流特性を有し、前記第2帰還電圧に基づいて、前記出力トランジスタのドレイン・ソース間電圧が前記第1ドレイン・ソース間電圧のときに前記第3ドレイン・ソース間電圧が与えられ、前記出力トランジスタのドレイン・ソース間電圧が前記第2ドレイン・ソース間電圧のときに前記第4ドレイン・ソース間電圧が与えられ、ゲート電極に前記第1ノードの電圧が与えられ、前記第1ノードの電圧に応じて導通が制御される出力電流検出トランジスタを含んでいる。出力電流制限回路は前記第1端子と前記第1ノードの間に接続された出力電流制限トランジスタを含み、前記出力電流検出トランジスタのドレイン電流が許容値を超えると導通し、前記第1ノードの電圧を引き上げて前記出力トランジスタに流れる電流を制限する。   According to one embodiment, in the voltage output circuit, the output transistor has a first voltage-current characteristic between the first and second drain-source voltages, and the first terminal to which the input voltage is applied and the output voltage Is connected between the second terminals to which is applied, the gate electrode is connected to the first node, and conduction is controlled according to the voltage of the first node. The voltage dividing circuit outputs a first feedback voltage and a second feedback voltage obtained by dividing the output voltage. The error amplifier compares the first feedback voltage with a reference voltage, and feeds back the voltage to the first node so that the first feedback voltage and the reference voltage are equal. The output current detection circuit has a second voltage-current characteristic substantially similar to the first voltage-current characteristic between the third and fourth drain-source voltages, and the output transistor is based on the second feedback voltage. When the drain-source voltage of the output transistor is the first drain-source voltage, the third drain-source voltage is applied, and when the output transistor drain-source voltage is the second drain-source voltage The fourth drain-source voltage is applied to the gate electrode, the voltage of the first node is applied to the gate electrode, and an output current detection transistor whose conduction is controlled according to the voltage of the first node is included. The output current limiting circuit includes an output current limiting transistor connected between the first terminal and the first node, and is turned on when a drain current of the output current detection transistor exceeds an allowable value, and the voltage of the first node To limit the current flowing through the output transistor.

実施例に係る電圧出力回路の構成を説明するためのブロック図。The block diagram for demonstrating the structure of the voltage output circuit which concerns on an Example. 実施例に係る電圧出力回路を示す回路図。The circuit diagram which shows the voltage output circuit which concerns on an Example. 実施例に係る出力トランジスタと出力電流検出トランジスタの電圧電流特性を示す図。The figure which shows the voltage-current characteristic of the output transistor which concerns on an Example, and an output current detection transistor. 実施例に係る出力トランジスタと出力電流検出トランジスタの動作特性を示す図。The figure which shows the operating characteristic of the output transistor and output current detection transistor which concern on an Example. 実施例に係る電圧出力回路の過電流保護特性を示す図。The figure which shows the overcurrent protection characteristic of the voltage output circuit which concerns on an Example. 実施例に係る第1比較例の電圧出力回路を示す回路図。The circuit diagram which shows the voltage output circuit of the 1st comparative example which concerns on an Example. 実施例に係る第1比較例の出力トランジスタと出力電流検出トランジスタの動作特性を示す図。The figure which shows the operating characteristic of the output transistor and output current detection transistor of the 1st comparative example which concerns on an Example. 実施例に係る第1比較例の電圧出力回路の過電流保護特性を示す図。The figure which shows the overcurrent protection characteristic of the voltage output circuit of the 1st comparative example which concerns on an Example. 実施例に係る第2比較例の電圧出力回路を示す回路図。The circuit diagram which shows the voltage output circuit of the 2nd comparative example which concerns on an Example. 実施例に係る第2比較例の出力トランジスタと出力電流検出トランジスタの動作特性を示す図。The figure which shows the operating characteristic of the output transistor and output current detection transistor of the 2nd comparative example which concerns on an Example.

以下、本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

本実施例に係る電圧出力回路について図1および図2を用いて説明する。図1は本実施例の電圧出力回路の構成を説明するためのブロック図、図2は電圧出力回路を示す回路図である。本実施例は、出力電流を間接的に検出し、垂下型の過電流保護回路を有する電圧出力回路の例である。この電圧出力回路は、シリーズレギュレータ、ボルテージレギュレータとも呼ばれている。   The voltage output circuit according to this embodiment will be described with reference to FIGS. FIG. 1 is a block diagram for explaining the configuration of the voltage output circuit of this embodiment, and FIG. 2 is a circuit diagram showing the voltage output circuit. The present embodiment is an example of a voltage output circuit that indirectly detects an output current and has a drooping type overcurrent protection circuit. This voltage output circuit is also called a series regulator or a voltage regulator.

図1に示すように、本実施例の電圧出力回路10は、Pチャネルの出力トランジスタ11と、分圧回路12と、誤差増幅器13と、ドライバ回路14と、出力電流検出回路15と、出力電流制限回路16で構成されている。出力電流検出回路15および出力電流制限回路16が過電流保護回路17である。   As shown in FIG. 1, the voltage output circuit 10 of this embodiment includes a P-channel output transistor 11, a voltage divider circuit 12, an error amplifier 13, a driver circuit 14, an output current detection circuit 15, and an output current. The limiting circuit 16 is configured. The output current detection circuit 15 and the output current limit circuit 16 are the overcurrent protection circuit 17.

出力トランジスタ11は、ソース電極が第1端子18に接続され、ドレイン電極が第2端子19に接続され、ゲート電極が第1ノードN1に接続され、第1ノードN1の電圧Vn1(以後、第1ノード電圧Vn1という)に応じて導通が制御される。   The output transistor 11 has a source electrode connected to the first terminal 18, a drain electrode connected to the second terminal 19, a gate electrode connected to the first node N 1, and a voltage Vn 1 (hereinafter referred to as the first node N 1) at the first node N 1. The conduction is controlled in accordance with the node voltage Vn1).

出力トランジスタ11は、相互コンダクタンスGmが大きく大電流を効率的に流せるように設計されたPチャネルのMOSトランジスタ、例えば高耐圧の2重拡散型絶縁ゲート電界効果トランジスタ(DMOSトランジスタ:Double Diffusion MOS FET)などが好ましいが、ゲート長が短く且つゲート幅が大きく設計された通常のPMOSトランジスタでも構わない。   The output transistor 11 is a P-channel MOS transistor designed to allow large current to flow efficiently with a large mutual conductance Gm, for example, a high-voltage double diffusion insulated gate field effect transistor (DMOS transistor: Double Diffusion MOS FET). However, a normal PMOS transistor having a short gate length and a large gate width may be used.

第1端子18には、入力電圧Vinが印加され、第2端子19には、負荷20が接続される。負荷20に出力電圧Voutが印加され、負荷20に出力電流Ioutが供給される。   An input voltage Vin is applied to the first terminal 18, and a load 20 is connected to the second terminal 19. An output voltage Vout is applied to the load 20, and an output current Iout is supplied to the load 20.

分圧回路12は、第2端子19と基準電位GNDの間に接続された第1乃至第3抵抗R1、R2、R3の直列回路を有している。分圧回路12は出力電圧Voutを分圧し、第1抵抗R1と第2抵抗の接続ノードから第1帰還電圧Vr1を出力し、第2抵抗R2と第3抵抗R3の接続ノードから第1帰還電圧Vr1より大きい第2帰還電圧Vr2を出力する。   The voltage dividing circuit 12 has a series circuit of first to third resistors R1, R2, and R3 connected between the second terminal 19 and the reference potential GND. The voltage dividing circuit 12 divides the output voltage Vout, outputs a first feedback voltage Vr1 from a connection node between the first resistor R1 and the second resistor, and outputs a first feedback voltage from a connection node between the second resistor R2 and the third resistor R3. A second feedback voltage Vr2 greater than Vr1 is output.

第1帰還電圧Vr1および第2帰還電圧Vr2は次式で表わされる。
Vr1=Vout・R1/(R1+R2+R3) (1)
Vr2=Vout・(R1+R2)/(R1+R2+R3) (2)
誤差増幅器13は、第1帰還電圧Vr1と、基準電圧源21が生成する基準電圧Vrefを比較し、第1帰還電圧Vr1と基準電圧Vrefが等しくなるように第1ノード電圧Vn1に帰還し、出力トランジスタ11の導通を制御する。
The first feedback voltage Vr1 and the second feedback voltage Vr2 are expressed by the following equations.
Vr1 = Vout · R1 / (R1 + R2 + R3) (1)
Vr2 = Vout · (R1 + R2) / (R1 + R2 + R3) (2)
The error amplifier 13 compares the first feedback voltage Vr1 with the reference voltage Vref generated by the reference voltage source 21, and feeds back to the first node voltage Vn1 so that the first feedback voltage Vr1 and the reference voltage Vref are equal. The conduction of the transistor 11 is controlled.

ドライバ回路14は、誤差増幅器13のバッファアンプとして、第1ノード電圧Vn1を出力する。   The driver circuit 14 outputs a first node voltage Vn1 as a buffer amplifier of the error amplifier 13.

出力電流検出回路15は、第2帰還電圧Vr2に基づいて出力トランジスタ11のドレイン・ソース間電圧に応じたドレイン・ソース間電圧が与えられ、第1ノード電圧Vn1に応じて導通が制御される出力電流検出トランジスタのドレイン電流(検出電流Isence)をもって、間接的に出力電流Ioutを検出する。   The output current detection circuit 15 is provided with a drain-source voltage corresponding to the drain-source voltage of the output transistor 11 based on the second feedback voltage Vr2, and an output whose conduction is controlled according to the first node voltage Vn1. The output current Iout is indirectly detected with the drain current (detection current Isense) of the current detection transistor.

出力電流制限回路16は、検出電流Isenceが許容値(出力電流Ioutの過電流保護動作電流に相当)に至ると、第1ノード電圧Vn1を引き上げて出力トランジスタ11に流れる電流を制限する。   When the detection current Isense reaches an allowable value (corresponding to the overcurrent protection operation current of the output current Iout), the output current limiting circuit 16 increases the first node voltage Vn1 and limits the current flowing through the output transistor 11.

次に、誤差増幅器13と、ドライバ回路14と、出力電流検出回路15と、出力電流制限回路16の構成について説明する。   Next, the configurations of the error amplifier 13, the driver circuit 14, the output current detection circuit 15, and the output current limiting circuit 16 will be described.

図2に示すように、誤差増幅器13では、NMOSトランジスタ31、32が差動接続されている。PMOSトランジスタ33、34はカレントミラー回路を構成し、NMOSトランジスタ31、32を等しい電流で駆動している。NMOSトランジスタ35は、バイアス電圧Vbに応じて一定電流を流し、誤差増幅器13を動作させる電流源である。
誤差増幅器13の動作は周知であり、その説明は省略する。
As shown in FIG. 2, in the error amplifier 13, NMOS transistors 31 and 32 are differentially connected. The PMOS transistors 33 and 34 constitute a current mirror circuit, and drive the NMOS transistors 31 and 32 with an equal current. The NMOS transistor 35 is a current source that causes the error amplifier 13 to operate by passing a constant current according to the bias voltage Vb.
The operation of the error amplifier 13 is well known and will not be described.

ドライバ回路14は、PMOSトランジスタ41とNMOSトランジスタ42の直列回路を有している。PMOSトランジスタ41は、ゲート電極が差動増幅器13の出力端子に接続され、ドレイン電極が第1ノードN1に接続されている。NMOSトランジスタ42は、バイアス電圧Vbに応じて一定電流をドライバ回路14に流す電流源である。   The driver circuit 14 has a series circuit of a PMOS transistor 41 and an NMOS transistor 42. The PMOS transistor 41 has a gate electrode connected to the output terminal of the differential amplifier 13 and a drain electrode connected to the first node N1. The NMOS transistor 42 is a current source that supplies a constant current to the driver circuit 14 in accordance with the bias voltage Vb.

出力電流検出回路15では、出力電流検出トランジスタ(PMOSトランジスタ)51が第1端子18と第2ノードN2の間に接続されている。ドレイン・ソース間電圧制御回路52が、第2ノードN2と基準電位GNDに接続された出力電流検出抵抗R6の間に接続されている。出力電流検出トランジスタ51のゲート電極は、第1ノードN1に接続されている。   In the output current detection circuit 15, an output current detection transistor (PMOS transistor) 51 is connected between the first terminal 18 and the second node N2. A drain-source voltage control circuit 52 is connected between the second node N2 and the output current detection resistor R6 connected to the reference potential GND. The gate electrode of the output current detection transistor 51 is connected to the first node N1.

ドレイン・ソース間電圧制御回路52は、入力端子に第2帰還点圧Vr2が入力されるバッファ53と、第1端子18とバッファ53の出力端子の間に接続された第4および第5抵抗R4、R5の直列回路と、第2ノードN2と出力電流検出抵抗R6の間に接続され、ゲート電極が第4および第5抵抗R4、R5の接続ノードに接続されたPMOSトランジスタ54で構成されている。   The drain-source voltage control circuit 52 includes a buffer 53 having a second feedback point pressure Vr2 input to the input terminal, and fourth and fifth resistors R4 connected between the first terminal 18 and the output terminal of the buffer 53. , R5, and a PMOS transistor 54 connected between the second node N2 and the output current detection resistor R6 and having a gate electrode connected to a connection node of the fourth and fifth resistors R4, R5. .

バッファ53は、例えば負有力端子と出力端子が接続された差動増幅器で構成され、高入力インピーダンスと低出力インピーダンスを有し、利得が1のバッファである。バッファ53は、分圧回路12と出力電流検出回路15を電気的に分離し、第2帰還電圧Vr2の電圧情報のみを伝達する。   The buffer 53 is configured by, for example, a differential amplifier in which a negative potential terminal and an output terminal are connected, has a high input impedance and a low output impedance, and has a gain of 1. The buffer 53 electrically separates the voltage dividing circuit 12 and the output current detection circuit 15 and transmits only the voltage information of the second feedback voltage Vr2.

第2ノードN2の電圧Vn2(以後、第2ノード電圧Vn2という)は次式で表わされる。   The voltage Vn2 at the second node N2 (hereinafter referred to as the second node voltage Vn2) is expressed by the following equation.

Vn2=Vr2+R4・(Vin−Vr2)/(R4+R5)+Vgs54 (3)
ここで、Vgs54は、PMOSトランジスタ54のゲート・ソース間電圧である。
Vn2 = Vr2 + R4 · (Vin−Vr2) / (R4 + R5) + Vgs54 (3)
Here, Vgs 54 is a gate-source voltage of the PMOS transistor 54.

出力電流制限回路16では、第1端子18と第1ノードN1の間に出力電流制限トランジスタ(PMOSトランジスタ)61が接続されている。第1端子18と基準電位GNDの間に、過電流制限抵抗R7とNMOSトランジスタ62の直列回路が接続されている。   In the output current limiting circuit 16, an output current limiting transistor (PMOS transistor) 61 is connected between the first terminal 18 and the first node N1. A series circuit of an overcurrent limiting resistor R7 and an NMOS transistor 62 is connected between the first terminal 18 and the reference potential GND.

出力電流制限トランジスタ61のゲート電極は、過電流制限抵抗R7とNMOSトランジスタ62の接続ノードに接続されている。NMOSトランジスタ62のゲート電極は、出力電流検出抵抗R6とPMOSトランジスタ62の接続ノードに接続されている。   The gate electrode of the output current limiting transistor 61 is connected to a connection node between the overcurrent limiting resistor R 7 and the NMOS transistor 62. The gate electrode of the NMOS transistor 62 is connected to the connection node between the output current detection resistor R 6 and the PMOS transistor 62.

これにより、過電流保護回路17では、出力電流検出トランジスタ51に流れる検出電流Isenceは、出力電流検出抵抗R6に流れ出力電流Ioutに比例した電流検出電圧Vsenceに変換される。電流検出電圧VsenceがNMOSトランジスタ62の閾値を超えると、NMOSトランジスタ62にドレイン電流が流れ、過電流制限抵抗R7に電圧降下が生じる。   Thereby, in the overcurrent protection circuit 17, the detection current Isense flowing through the output current detection transistor 51 is converted into a current detection voltage Vsense that flows through the output current detection resistor R6 and is proportional to the output current Iout. When the current detection voltage Vsense exceeds the threshold value of the NMOS transistor 62, a drain current flows through the NMOS transistor 62, and a voltage drop occurs in the overcurrent limiting resistor R7.

更に、ゲート電極が過電流制限抵抗R7に接続された出力電流制限トランジスタ61が動作してドレイン電流が流れる。出力電流制限トランジスタ61のドレイン電極は、第1ノードN1に接続されており、出力電流制限トランジスタ61がドレイン電流を流すことにより、第1ノード電圧Vn1を上昇させるように働く。   Further, the output current limiting transistor 61 whose gate electrode is connected to the overcurrent limiting resistor R7 operates to cause a drain current to flow. The drain electrode of the output current limiting transistor 61 is connected to the first node N1, and acts to raise the first node voltage Vn1 when the output current limiting transistor 61 allows the drain current to flow.

第1帰還電圧Vr1により出力電圧Voutが一定に保持される動作と過電流保護回路17の関係は、最初に第1ノード電圧Vn1が下がることにより、出力電流Ioutが流れ始めるが、出力電流Ioutがある一定電流以上になると出力電流制限トランジスタ61が動作して第1ノード電圧Vn1を上げようとするため、第1ノード電圧Vn1はそれ以上下がらなくなる。   The relationship between the operation in which the output voltage Vout is held constant by the first feedback voltage Vr1 and the overcurrent protection circuit 17 is that the output current Iout starts flowing when the first node voltage Vn1 first decreases, When the current exceeds a certain constant current, the output current limiting transistor 61 operates to increase the first node voltage Vn1, so that the first node voltage Vn1 cannot be further decreased.

この作用により、出力トランジスタ11のドレイン電流(出力電流Iout)は、これ以上増加できなくなる。その結果、これ以上負荷20が増加した場合、出力電流Ioutを維持したまま、出力電圧Voutは降下を始める。   Due to this action, the drain current (output current Iout) of the output transistor 11 cannot be increased any more. As a result, when the load 20 further increases, the output voltage Vout starts to drop while maintaining the output current Iout.

出力電流Ioutがこれ以上増加しなくなり、出力電圧Voutが低下し始める出力電流が過電流保護動作電流ICLと呼ばれる。負荷20が増大して、最終的に出力電圧Voutが0Vまで下がったときに流れている電流が過電流保護短絡電流ISCと呼ばれる。   The output current Iout no longer increases and the output current at which the output voltage Vout starts to decrease is called an overcurrent protection operation current ICL. The current that flows when the load 20 increases and the output voltage Vout finally decreases to 0 V is called an overcurrent protection short-circuit current ISC.

次に、出力トランジスタ11と出力電流検出トランジスタ51の電圧電流特性について説明する。一般に、MOSトランジスタのドレイン電流Idsは、次式で表わされる。   Next, voltage-current characteristics of the output transistor 11 and the output current detection transistor 51 will be described. In general, the drain current Ids of a MOS transistor is expressed by the following equation.

Ids=(1/2)・(W/L)・K・(Vgs−Vth) (4)
ここで、Wはゲート幅、Lはゲート長、Kはゲート酸化膜の厚さ、誘電率などで定まる定数、Vgsはゲート・ソース間電圧、Vthは閾値である。式(4)よりゲート・ソース間電圧Vgsが同じのとき、ドレイン電流Idsはゲート幅Wに比例し、ゲート長Lに反比例する。
Ids = (1/2) · (W / L) · K · (Vgs−Vth) 2 (4)
Here, W is the gate width, L is the gate length, K is a constant determined by the thickness of the gate oxide film, the dielectric constant, Vgs is the gate-source voltage, and Vth is the threshold value. From equation (4), when the gate-source voltage Vgs is the same, the drain current Ids is proportional to the gate width W and inversely proportional to the gate length L.

出力トランジスタ11では、ゲート長Lは出来るだけ短く設定されている。単位面積あたりの電流出力能力を出来るだけ大きくして、チップサイズの増大を抑制するためである。   In the output transistor 11, the gate length L is set as short as possible. This is to increase the current output capability per unit area as much as possible to suppress the increase in chip size.

一方、出力電流検出トランジスタ51では、ゲート長Lは出力トランジスタ11のゲート長より長く設定されている。検出電流Isenceは基準電位GNDへ流れる無効電流となるため、出力電流Ioutより出来るだけ小さく、例えば数万の1とする必要がある。本来、出力電流検出トランジスタ51と出力トランジスタ11のゲート長Lが等しいことが望ましいが、出力電流検出トランジスタ51のゲート幅Wがレイアウトの最小寸法以下になり、現実に製造が困難になるためである。   On the other hand, in the output current detection transistor 51, the gate length L is set longer than the gate length of the output transistor 11. Since the detection current Isense is a reactive current that flows to the reference potential GND, the detection current Isense needs to be as small as possible, for example, one of tens of thousands, for example. Originally, it is desirable that the output current detection transistor 51 and the output transistor 11 have the same gate length L, but the gate width W of the output current detection transistor 51 is less than the minimum dimension of the layout, which makes it difficult to actually manufacture. .

図3は、出力トランジスタ11と出力電流検出トランジスタ51の電圧電流特性を示す図で、図3(a)が出力トランジスタ11の電圧電流特性を示す図、図3(b)が出力電流検出トランジスタ51の電圧電流特性を示す図である。   3A and 3B are diagrams showing voltage-current characteristics of the output transistor 11 and the output current detection transistor 51. FIG. 3A shows the voltage-current characteristics of the output transistor 11, and FIG. It is a figure which shows the voltage-current characteristic.

図3(a)に示すように、出力トランジスタ11では、ゲート長Lを短くすると相互コンダクタンスGmが大きくなり、より大きなドレイン電流Idsが流れる。ドレイン・ソース間隔(チャネル長)が狭くなるため、ドレイン・ソース間電圧の影響を受け易くなる。五極管領域(飽和領域)でもドレイン・ソース間電圧の変化に対してドレイン電流Idsの変化が大きくなる。   As shown in FIG. 3A, in the output transistor 11, when the gate length L is shortened, the mutual conductance Gm increases and a larger drain current Ids flows. Since the distance between the drain and source (channel length) becomes narrow, it is easily affected by the drain-source voltage. Even in the pentode region (saturation region), the change in the drain current Ids increases with respect to the change in the drain-source voltage.

図3(b)に示すように、出力電流検出トランジスタ51では、ゲート長Lが出力トランジスタ11より長いので、相互コンダクタンスGmが小さくなり、ドレイン電流Idsは小さくなる。ドレイン・ソース間隔(チャネル長)が広くなるため、ドレイン・ソース間電圧の影響を受け難くなる。五極管領域ではドレイン・ソース間電圧の変化に対してドレイン電流Idsは略一定になる。換言するとドレインの出力抵抗が高くなる。   As shown in FIG. 3B, in the output current detection transistor 51, since the gate length L is longer than that of the output transistor 11, the mutual conductance Gm becomes small and the drain current Ids becomes small. Since the drain-source distance (channel length) is wide, it is difficult to be affected by the drain-source voltage. In the pentode region, the drain current Ids is substantially constant with respect to changes in the drain-source voltage. In other words, the output resistance of the drain increases.

即ち、出力トランジスタ11と出力電流検出トランジスタ51は、根本的に電圧電流特性に違いがある。出力トランジスタ11と出力電流検出トランジスタ51を等しいドレイン・ソース間電圧で動作させると、出力電流検出トランジスタ51のドレイン電流(検出電流Isence)は出力トランジスタ11のドレイン電流(出力電流Iout)に比例せず、ずれが生じてしまう。   That is, the output transistor 11 and the output current detection transistor 51 are fundamentally different in voltage / current characteristics. When the output transistor 11 and the output current detection transistor 51 are operated with the same drain-source voltage, the drain current (detection current Isense) of the output current detection transistor 51 is not proportional to the drain current (output current Iout) of the output transistor 11. Deviation occurs.

上述した電圧出力回路10では、第2帰還電圧Vr2に基づいて、出力電流検出トランジスタ51の第2電圧電流特性が出力トランジスタ11の第1動作範囲での電圧電流特性と略相似するように、出力電流検出トランジスタ51の第2動作範囲を選択するように構成されている。   In the voltage output circuit 10 described above, based on the second feedback voltage Vr2, output is performed so that the second voltage-current characteristic of the output current detection transistor 51 is substantially similar to the voltage-current characteristic in the first operating range of the output transistor 11. The second operating range of the current detection transistor 51 is selected.

出力電流検出トランジスタ51の第2動作範囲の選択は、第2帰還電圧Vr2に基づいて、ドレイン・ソース間電圧制御回路52により、出力電流検出トランジスタ51のドレイン・ソース間電圧を制御することにより行なわれる。   The selection of the second operating range of the output current detection transistor 51 is performed by controlling the drain-source voltage of the output current detection transistor 51 by the drain-source voltage control circuit 52 based on the second feedback voltage Vr2. It is.

出力電流検出トランジスタ51のドレイン・ソース間電圧Vds51は、次式で表わされる。
Vds51=Vin−Vn2 (5)
出力トランジスタ11と出力電流検出トランジスタ51の第1および第2電圧電流特性が略相似するように、出力トランジスタ11と出力電流検出トランジスタ51を異なるドレイン・ソース間電圧で動作させることにより、十分な精度で出力電流Ioutに比例した検出電流Isenceを得ることが可能になる。
The drain-source voltage Vds51 of the output current detection transistor 51 is expressed by the following equation.
Vds51 = Vin−Vn2 (5)
By operating the output transistor 11 and the output current detection transistor 51 with different drain-source voltages so that the first and second voltage-current characteristics of the output transistor 11 and the output current detection transistor 51 are substantially similar, sufficient accuracy can be obtained. Thus, it is possible to obtain a detection current Isense proportional to the output current Iout.

次に、出力トランジスタ11と出力電流検出トランジスタ51の動作範囲について説明する。図4は出力トランジスタ11と出力電流検出トランジスタ51の動作範囲を示す図である。   Next, the operation range of the output transistor 11 and the output current detection transistor 51 will be described. FIG. 4 is a diagram showing the operating range of the output transistor 11 and the output current detection transistor 51. In FIG.

図4に示すように、出力トランジスタ11の第1動作範囲ΔV1は、第1ドレイン・ソース間電圧Vds1と第2ドレイン・ソース間電圧Vds2の間(ΔV1=Vds2−Vds1)である。第1動作範囲ΔV1において、出力トランジスタ11は第1電圧電流特性71を有している。   As shown in FIG. 4, the first operating range ΔV1 of the output transistor 11 is between the first drain-source voltage Vds1 and the second drain-source voltage Vds2 (ΔV1 = Vds2−Vds1). In the first operating range ΔV1, the output transistor 11 has a first voltage-current characteristic 71.

出力電流検出トランジスタ51の第2動作範囲ΔV2は、第3ドレイン・ソース間電圧Vds3と第4ドレイン・ソース間電圧Vds4の間(ΔV2=Vds4−Vds3)である。第2動作範囲ΔV2において、出力電流検出トランジスタ51は第1電圧電流特性71と略相似な第2電圧電流特性72を有している。   The second operating range ΔV2 of the output current detection transistor 51 is between the third drain-source voltage Vds3 and the fourth drain-source voltage Vds4 (ΔV2 = Vds4-Vds3). In the second operating range ΔV2, the output current detection transistor 51 has a second voltage-current characteristic 72 that is substantially similar to the first voltage-current characteristic 71.

第1ドレイン・ソース間電圧Vds1は、電圧出力回路10が定格出力電圧Voutを出力するときのドレイン・ソース間電圧である。第2ドレイン・ソース間電圧Vds2は、電圧出力回路10が過電流保護短絡電流ISCを流すとき(Vout=0)のドレイン・ソース間電圧である。   The first drain-source voltage Vds1 is a drain-source voltage when the voltage output circuit 10 outputs the rated output voltage Vout. The second drain-source voltage Vds2 is a drain-source voltage when the voltage output circuit 10 passes the overcurrent protection short-circuit current ISC (Vout = 0).

第1および第2ドレイン・ソース間電圧Vds1、Vds2は、次式で表わされる。
Vds1=Vin−Vout (6)
Vds2=Vin (7)
出力トランジスタ11の第1動作範囲ΔV1は五極管領域にあり、第1電圧電流特性71は図3で説明したようにドレイン・ソース間電圧がVds1からVds2まで変化すると、ドレイン電流がId1からId2まで変化する(ΔI1=I2−I1)。
The first and second drain-source voltages Vds1, Vds2 are expressed by the following equations.
Vds1 = Vin−Vout (6)
Vds2 = Vin (7)
The first operating range ΔV1 of the output transistor 11 is in the pentode region, and the first voltage-current characteristic 71 indicates that the drain current is changed from Id1 to Id2 when the drain-source voltage changes from Vds1 to Vds2, as described with reference to FIG. (ΔI1 = I2−I1).

一方、出力電流検出トランジスタ51の第2動作範囲は三極管領域と五極管領域の間にあり、第2電圧電流特性72はドレイン・ソース間電圧がVds3からVds4まで変化すると、ドレイン電流がId3からId4まで変化する(ΔI2=I4−I3)。   On the other hand, the second operating range of the output current detection transistor 51 is between the triode region and the pentode region, and the second voltage-current characteristic 72 shows that when the drain-source voltage changes from Vds3 to Vds4, the drain current changes from Id3. It changes to Id4 (ΔI2 = I4-I3).

ドレイン・ソース間電圧の変化量に対するドレイン電流の変化量の比の逆数をドレイン抵抗とすると、出力トランジスタ11の第1ドレイン抵抗Rd1=ΔV1/ΔI1と出力電流検出トランジスタ51の第2ドレイン抵抗Rd2=ΔV2/ΔI2は略等しくなる(Rd1≒Rd2)。   Assuming that the drain resistance is the reciprocal of the ratio of the drain current change amount to the drain-source voltage change amount, the first drain resistance Rd1 = ΔV1 / ΔI1 of the output transistor 11 and the second drain resistance Rd2 of the output current detection transistor 51 = ΔV2 / ΔI2 is substantially equal (Rd1≈Rd2).

従って、第1動作範囲ΔV1で第1電圧電流特性71に従って動作する出力トランジスタに対して、出力電流検出トランジスタ51の動作範囲を第2動作範囲ΔV2に設定して、第2電圧電流特性72に従って動作させることにより、十分な精度で出力電流Ioutに比例する検出電流Isenceを得ることが可能である。   Therefore, for the output transistor that operates according to the first voltage-current characteristic 71 in the first operating range ΔV1, the operating range of the output current detection transistor 51 is set to the second operating range ΔV2, and the operation is performed according to the second voltage-current characteristic 72. By doing so, it is possible to obtain the detection current Isense proportional to the output current Iout with sufficient accuracy.

ここで、第3および第4ドレイン・ソース間電圧Vds3、Vds4は、次式で表わされる。
Vds3=Vin−Vr2−R4・(Vin−Vr2)/(R4+R5)
−Vgs54 (8)
Vds4=Vin−R4・Vin/(R4+R5)−Vgs54 (9)
具体的な例として、ある動作条件を仮定して説明する。電圧出力回路10が、入力電圧Vinが6V、出力電圧Voutが5Vで定格動作をしているとする。このとき、第1ドレイン・ソース間電圧Vds1が1V、第2ドレイン・ソース間電圧Vds2が6Vである。
Here, the third and fourth drain-source voltages Vds3 and Vds4 are expressed by the following equations.
Vds3 = Vin−Vr2−R4 · (Vin−Vr2) / (R4 + R5)
-Vgs54 (8)
Vds4 = Vin−R4 · Vin / (R4 + R5) −Vgs54 (9)
A specific example will be described assuming a certain operating condition. It is assumed that the voltage output circuit 10 performs a rated operation with an input voltage Vin of 6V and an output voltage Vout of 5V. At this time, the first drain-source voltage Vds1 is 1V, and the second drain-source voltage Vds2 is 6V.

出力トランジスタ11および出力電流検出トランジスタ51の静特性を対比して、第1電圧電流特性71と略相似の第2電圧電流特性72が得られる第3ドレイン・ソース間電圧Vds3が0.6V、第4ドレイン・ソース間電圧Vds4が1.1Vであるとする。この第3および第4ドレイン・ソース間電圧Vds3、Vds4は使用するトランジスタにより任意に設定できるものである。   Comparing the static characteristics of the output transistor 11 and the output current detection transistor 51, the third drain-source voltage Vds 3 that gives a second voltage-current characteristic 72 substantially similar to the first voltage-current characteristic 71 is 0.6 V, 4 Assume that the drain-source voltage Vds4 is 1.1V. The third and fourth drain-source voltages Vds3 and Vds4 can be arbitrarily set depending on the transistors used.

更に、一部の素子定数を設定し、例えば第5抵抗R5が10kΩ、PMOSトランジスタ54のゲート・ソース間電圧Vgs54が0.8Vであるとする。   Further, it is assumed that some element constants are set, for example, the fifth resistor R5 is 10 kΩ, and the gate-source voltage Vgs54 of the PMOS transistor 54 is 0.8V.

これから、第4抵抗R4を21.5kΩ、出力電圧Voutが5Vのときに第2帰還電圧Vr2が1.579Vになるように第1乃至第3抵抗R1、R2、R3を設定する。   Accordingly, the first to third resistors R1, R2, and R3 are set so that the fourth resistor R4 is 21.5 kΩ and the second feedback voltage Vr2 is 1.579 V when the output voltage Vout is 5 V.

別の例として、電圧出力回路10が、入力電圧Vinが2.8V、出力電圧Voutが1.8Vで定格動作をしているとする。このとき、第1ドレイン・ソース間電圧Vds1が1V、第2ドレイン・ソース間電圧Vds2が2.8Vである。   As another example, it is assumed that the voltage output circuit 10 is rated at an input voltage Vin of 2.8V and an output voltage Vout of 1.8V. At this time, the first drain-source voltage Vds1 is 1V, and the second drain-source voltage Vds2 is 2.8V.

第5抵抗R5が10kΩ、PMOSトランジスタ54のゲート・ソース間電圧Vgs54が0.8Vのとき、第4抵抗R4を1.2kΩ、出力電圧Voutが1.8Vのときに第2帰還電圧Vr2が1.12Vになるように第1乃至第3抵抗R1、R2、R3を設定する。   When the fifth resistor R5 is 10 kΩ, the gate-source voltage Vgs54 of the PMOS transistor 54 is 0.8 V, the fourth resistor R4 is 1.2 kΩ, and the second feedback voltage Vr2 is 1 when the output voltage Vout is 1.8 V. The first to third resistors R1, R2, and R3 are set to be .12V.

上述した素子定数は現実的な値である。これにより、電圧出力回路10は実現可能な回路である。   The above-described element constants are realistic values. Thereby, the voltage output circuit 10 is a realizable circuit.

図5は電圧出力回路10の過電流保護特性を示す図である。図5に示すように、電圧出力回路10は通常出力電圧5Vで、負荷20に出力電流として通常動作電流Iconstを流すように動作している。   FIG. 5 is a diagram showing overcurrent protection characteristics of the voltage output circuit 10. As shown in FIG. 5, the voltage output circuit 10 operates at a normal output voltage of 5 V so that a normal operating current Iconst flows through the load 20 as an output current.

負荷20が増大して、出力電流Ioutが通常動作電流Iconstから過電流保護動作電流ICLに達すると、電圧出力回路10の過電流保護回路17は、出力電流Ioutは過電流保護動作電流ICLを維持したまま、出力電圧Voutを0Vまで降下させ、過電流保護動作電流ICLと過電流保護短絡電流ISC1が等しい垂下型の過電流保護特性を示す。   When the load 20 increases and the output current Iout reaches the overcurrent protection operation current ICL from the normal operation current Iconst, the overcurrent protection circuit 17 of the voltage output circuit 10 maintains the overcurrent protection operation current ICL. In this state, the output voltage Vout is lowered to 0V, and a drooping type overcurrent protection characteristic in which the overcurrent protection operation current ICL and the overcurrent protection short circuit current ISC1 are equal is shown.

従って、出力電圧Voutが0Vまで降下する間に、電圧出力回路10の出力トランジスタ11が過熱し、熱破壊する恐れは生じない。   Therefore, there is no possibility that the output transistor 11 of the voltage output circuit 10 is overheated and thermally destroyed while the output voltage Vout drops to 0V.

図6は第1比較例の電圧出力回路を示す図、図7は第1比較例の出力トランジスタと出力電流検出トランジスタの動作範囲における電圧電流特性を示す図である。ここで、第1比較例とはドレイン・ソース間電圧制御回路52を有しない電圧出力回路のことである。   FIG. 6 is a diagram showing a voltage output circuit of the first comparative example, and FIG. 7 is a diagram showing voltage-current characteristics in the operating range of the output transistor and output current detection transistor of the first comparative example. Here, the first comparative example is a voltage output circuit that does not have the drain-source voltage control circuit 52.

図6に示すように、第1比較例の電圧出力回路80では、出力電流検出回路81はドレイン・ソース間電圧制御回路52を有しないので、第2ノードN2と出力電流検出抵抗R6が直接接続されている。従って、分圧回路82に第3抵抗R3は不要である。   As shown in FIG. 6, in the voltage output circuit 80 of the first comparative example, since the output current detection circuit 81 does not have the drain-source voltage control circuit 52, the second node N2 and the output current detection resistor R6 are directly connected. Has been. Therefore, the third resistor R3 is not necessary for the voltage dividing circuit 82.

図7に示すように、出力トランジスタ11の第1動作範囲ΔV1は、図4に示す第1動作範囲ΔV1と同じである。一方、出力電流検出トランジスタ51の第2動作範囲ΔV2は、図4に示す第2動作範囲ΔV2と異なっている。   As shown in FIG. 7, the first operating range ΔV1 of the output transistor 11 is the same as the first operating range ΔV1 shown in FIG. On the other hand, the second operation range ΔV2 of the output current detection transistor 51 is different from the second operation range ΔV2 shown in FIG.

第1比較例の第2動作範囲ΔV2では、第3および第4ドレイン・ソース間電圧Vds3、Vds4は次式で表わされる。
Vds3=Vin−Isence・R6 (10)
Vds4=Vds2 (11)
その結果、第2電圧電流特性73は第1電圧電流特性71に略相似していないので、第1ドレイン抵抗Rd1は第2ドレイン抵Rd2より大幅に小さくなり(Rd1≪Rd2)、検出電流Isenceは出力電流Ioutに比例しない。
In the second operating range ΔV2 of the first comparative example, the third and fourth drain-source voltages Vds3 and Vds4 are expressed by the following equations.
Vds3 = Vin−Isense · R6 (10)
Vds4 = Vds2 (11)
As a result, since the second voltage-current characteristic 73 is not substantially similar to the first voltage-current characteristic 71, the first drain resistance Rd1 is significantly smaller than the second drain resistance Rd2 (Rd1 << Rd2), and the detection current Isense is It is not proportional to the output current Iout.

図8に示すように、電圧出力回路80の過電流保護特性は、出力電流Ioutが過電流保護動作電流ICLに達すると、出力電流Ioutは過電流保護動作電流ICLを維持できずに、過電流保護動作電流ICLよりΔI1だけ電流がオーバランして出力電圧Voutが0Vまで降下するようになる。従って、過電流保護短絡電流ISC1より大きい過電流保護短絡電流ISC2が流れるので、電圧出力回路80の出力トランジスタ11が過熱し、熱破壊する恐れが生じる。   As shown in FIG. 8, the overcurrent protection characteristic of the voltage output circuit 80 is that when the output current Iout reaches the overcurrent protection operation current ICL, the output current Iout cannot maintain the overcurrent protection operation current ICL, The current overruns by ΔI1 from the protection operating current ICL, and the output voltage Vout drops to 0V. Therefore, since the overcurrent protection short-circuit current ISC2 larger than the overcurrent protection short-circuit current ISC1 flows, the output transistor 11 of the voltage output circuit 80 may be overheated and may be thermally destroyed.

図9は第2比較例の電圧出力回路を示す図、図10は第2比較例の出力トランジスタと出力電流検出トランジスタの動作範囲における電圧電流特性を示す図である。ここで、第2比較例とは、出力電流検出トランジスタ51のドレイン・ソース間電圧が出力トランジスタ11のドレイン・ソース間電圧に一致するように構成された電圧出力回路のことである。   FIG. 9 is a diagram showing a voltage output circuit of the second comparative example, and FIG. 10 is a diagram showing voltage-current characteristics in the operating range of the output transistor and output current detection transistor of the second comparative example. Here, the second comparative example is a voltage output circuit configured such that the drain-source voltage of the output current detection transistor 51 matches the drain-source voltage of the output transistor 11.

図9に示すように、第2比較例の電圧出力回路90の出力電流検出回路91では、バッファ53となる差動増幅器の正入力端子が第2端子19に接続され、負入力端子がPMOSトランジスタ54のソース電極に接続され、出力端子がPMOSトランジスタ54のゲート電極に接続されている。   As shown in FIG. 9, in the output current detection circuit 91 of the voltage output circuit 90 of the second comparative example, the positive input terminal of the differential amplifier serving as the buffer 53 is connected to the second terminal 19 and the negative input terminal is the PMOS transistor. The output terminal is connected to the gate electrode of the PMOS transistor 54.

これにより、第2ノード電圧Vn2は出力電圧Voutに等しくなるので、出力電流検出トランジスタ51のドレイン・ソース間電圧が出力トランジスタ11のドレイン・ソース間電圧に一致する。   As a result, the second node voltage Vn2 becomes equal to the output voltage Vout, so that the drain-source voltage of the output current detection transistor 51 matches the drain-source voltage of the output transistor 11.

図10に示すように、第2比較例の第2動作範囲ΔV2では、第3および第4ドレイン・ソース間電圧Vds3、Vds4は次式で表わされる。
Vds3=Vds1 (12)
Vds4=Vds2 (13)
その結果、第2電圧電流特性74は第1電圧電流特性71に略相似していないので、第1ドレイン抵抗Rd1は第2ドレイン抵抗Rd2より小さくなり(Rd1<Rd2)、検出電流Isenceは出力電流Ioutに比例しない。
As shown in FIG. 10, in the second operating range ΔV2 of the second comparative example, the third and fourth drain-source voltages Vds3 and Vds4 are expressed by the following equations.
Vds3 = Vds1 (12)
Vds4 = Vds2 (13)
As a result, since the second voltage-current characteristic 74 is not substantially similar to the first voltage-current characteristic 71, the first drain resistance Rd1 is smaller than the second drain resistance Rd2 (Rd1 <Rd2), and the detection current Isense is the output current. It is not proportional to Iout.

電圧出力回路90の過電流保護特性は、図8に示す電圧出力回路80の過電流保護特性と略同様であり、その説明は省略する。   The overcurrent protection characteristic of the voltage output circuit 90 is substantially the same as the overcurrent protection characteristic of the voltage output circuit 80 shown in FIG. 8, and the description thereof is omitted.

一方、本実施例の電圧出力回路10では、上述したように、第2電圧電流特性72は第1電圧電流特性71と略相似しているので、第1ドレイン抵抗Rd1は第2ドレイン抵抗Rd2と略等しく(Rd1≒Rd2)、検出電流Isenceは出力電流Ioutに十分な精度で比例している。   On the other hand, in the voltage output circuit 10 of the present embodiment, as described above, since the second voltage-current characteristic 72 is substantially similar to the first voltage-current characteristic 71, the first drain resistance Rd1 is the same as the second drain resistance Rd2. The detection current Isense is approximately proportional to the output current Iout with sufficient accuracy (Rd1≈Rd2).

出力電流Ioutが過電流保護動作電流ICLに達すると、出力電流Ioutは過電流保護動作電流ICLを維持したまま、出力電圧Voutが0Vまで降下する。従って、電圧出力回路10の出力トランジスタ11が過熱し、熱破壊する恐れは生じない。   When the output current Iout reaches the overcurrent protection operating current ICL, the output voltage Iout drops to 0V while maintaining the overcurrent protection operating current ICL. Therefore, there is no possibility that the output transistor 11 of the voltage output circuit 10 is overheated and thermally destroyed.

以上説明したように、本実施例の電圧出力回路10では、ドレイン・ソース間電圧制御回路52により、第2帰還点圧Vr2に基づいて出力トランジスタ11の第1動作範囲ΔV1に応じた第2動作範囲ΔV2で出力電流検出トランジスタ51を動作させている。   As described above, in the voltage output circuit 10 of this embodiment, the drain-source voltage control circuit 52 performs the second operation corresponding to the first operation range ΔV1 of the output transistor 11 based on the second feedback point pressure Vr2. The output current detection transistor 51 is operated in the range ΔV2.

その結果、出力トランジスタ11の第1電圧電流特性71と出力電流検出トランジスタ51の第2電圧電流特性72が略相似になり、出力電流Ioutに比例した電流を出力電流検出トランジスタ51に流すことができる。従って、出力電流検出精度を向上させた過電流保護回路17を有する電圧出力回路10が得られる。   As a result, the first voltage-current characteristic 71 of the output transistor 11 and the second voltage-current characteristic 72 of the output current detection transistor 51 are substantially similar, and a current proportional to the output current Iout can flow through the output current detection transistor 51. . Therefore, the voltage output circuit 10 having the overcurrent protection circuit 17 with improved output current detection accuracy can be obtained.

ここでは、第2帰還電圧Vr2が第1帰還電圧Vr1より大きい(Vr2>Vr1)場合について説明したが、第2帰還電圧Vr2を第1帰還電圧Vr1より小さくしても(Vr1>Vr2)動作は可能である。   Here, the case where the second feedback voltage Vr2 is larger than the first feedback voltage Vr1 (Vr2> Vr1) has been described. However, even if the second feedback voltage Vr2 is smaller than the first feedback voltage Vr1 (Vr1> Vr2), Is possible.

出力回路10が垂下型の過電流保護特性を有する場合について説明したが、フの字型の過電流保護特性を有する出力回路に適用することも可能である。   Although the case where the output circuit 10 has the drooping type overcurrent protection characteristic has been described, the present invention can also be applied to an output circuit having a U-shaped overcurrent protection characteristic.

但し、フの字型の過電流保護特性では、過電流保護短絡電流ISCが過電流保護動作電流ICLより小さくなるように構成されているので、元々出力トランジスタ11が過熱し、熱破壊する恐れ少ないが、出力電流検出精度が向上するので、安定した動作が得られる利点がある。   However, since the overcurrent protection short circuit current ISC is configured to be smaller than the overcurrent protection operating current ICL, the F-shaped overcurrent protection characteristic is less likely to cause the output transistor 11 to overheat and to be thermally destroyed. However, since the output current detection accuracy is improved, there is an advantage that a stable operation can be obtained.

更に、出力電流検出回路15は、電圧出力回路に限らず、出力素子に流れる電流を出力素子の動作に比例して動作する別の素子を用いて検出する目的の回路であれば、同様に適用可能である。例えば、OPアンプにおいて、出力保護のために出力電流の検出精度を向上させたい場合などに適用できる。   Further, the output current detection circuit 15 is not limited to the voltage output circuit, and may be similarly applied as long as it is a circuit intended to detect the current flowing through the output element using another element that operates in proportion to the operation of the output element. Is possible. For example, in an OP amplifier, the present invention can be applied to the case where it is desired to improve the output current detection accuracy for output protection.

上述した実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な回路は、種々の他の形態に具体化されても良いし、さらに、本発明の主旨又はスピリットから逸脱することなくここにおいて述べた回路の形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物または均等方法は、本発明の範囲および主旨又はスピリットに入るようにそのような形態若しくは変形を含むことを意図している。   The above-described embodiments are merely exemplary and are not intended to limit the scope of the invention. Indeed, the novel circuits described herein may be embodied in a variety of other forms, and various omissions may be made in the form of circuits described herein without departing from the spirit or spirit of the invention. Replacements and changes may be made. The appended claims and their equivalents or equivalent methods are intended to include such forms or modifications as would fall within the scope and spirit or spirit of the present invention.

10、80、90 電圧出力回路
11 出力トランジスタ
12、82 分圧回路
13 誤差増幅器
14 ドライバ回路
15、81、91 出力電流検出回路
16 出力電流制限回路
17 過電流保護回路
18 第1端子
19 第2端子
20 負荷
21 基準電圧源
31、32、35、42、62 NMOSトランジスタ
33、34、41、54 PMOSトランジスタ
51 出力電流検出トランジスタ
52、92 ドレイン・ソース電圧制御回路
53 バッファ
61 出力電流制限トランジスタ
71 第1電圧電流特性
72、73、74 第2電圧電流特性
N1 第1ノード
N2 第2ノード
Vref 基準電圧
Vr1 第1帰還電圧
Vr2 第2帰還電圧
Vb バイアス電圧
ΔV1 第1動作範囲
ΔV2 第2動作範囲
R1 第1抵抗
R2 第2抵抗
R3 第3抵抗
R4 第4抵抗
R5 第5抵抗
R6 出力電流検出抵抗
R7 過電流制限抵抗
10, 80, 90 Voltage output circuit 11 Output transistor 12, 82 Voltage dividing circuit 13 Error amplifier 14 Driver circuit 15, 81, 91 Output current detection circuit 16 Output current limiting circuit 17 Overcurrent protection circuit 18 First terminal 19 Second terminal 20 Load 21 Reference voltage source 31, 32, 35, 42, 62 NMOS transistor 33, 34, 41, 54 PMOS transistor 51 Output current detection transistor 52, 92 Drain / source voltage control circuit 53 Buffer 61 Output current limiting transistor 71 1st Voltage-current characteristics 72, 73, 74 Second voltage-current characteristics N1 First node N2 Second node Vref Reference voltage Vr1 First feedback voltage Vr2 Second feedback voltage Vb Bias voltage ΔV1 First operation range ΔV2 Second operation range R1 First Resistor R2 Second resistor R3 Third resistor R4 Fourth resistor R5 First 5 resistor R6 output current detection resistor R7 overcurrent limiting resistor

Claims (5)

第1および第2ドレイン・ソース間電圧の間で第1電圧電流特性を有し、入力電圧が印加される第1端子と出力電圧が印加される第2端子の間に接続され、ゲート電極が第1ノードに接続され、前記第1ノードの電圧に応じて導通が制御される出力トランジスタと、
前記出力電圧を分圧した第1帰還電圧と第2帰還電圧を出力する分圧回路と、
前記第1帰還電圧と基準電圧を比較し、前記第1帰還電圧と前記基準電圧が等しくなるように前記第1ノードの電圧に帰還する誤差増幅器と、
第3および第4ドレイン・ソース間電圧の間で前記第1電圧電流特性に略相似な第2電圧電流特性を有し、前記第2帰還電圧に基づいて、前記出力トランジスタのドレイン・ソース間電圧が前記第1ドレイン・ソース間電圧のときに前記第3ドレイン・ソース間電圧が与えられ、前記出力トランジスタのドレイン・ソース間電圧が前記第2ドレイン・ソース間電圧のときに前記第4ドレイン・ソース間電圧が与えられ、ゲート電極に前記第1ノードの電圧が与えられ、前記第1ノードの電圧に応じて導通が制御される出力電流検出トランジスタを含む出力電流検出回路と、
前記第1端子と前記第1ノードの間に接続された出力電流制限トランジスタを含み、前記出力電流検出トランジスタのドレイン電流が許容値を超えると導通し、前記第1ノードの電圧を引き上げて前記出力トランジスタに流れる電流を制限する出力電流制限回路と、
を具備することを特徴とする電圧出力回路。
A first voltage-current characteristic between the first and second drain-source voltages, connected between a first terminal to which an input voltage is applied and a second terminal to which an output voltage is applied; An output transistor connected to a first node and controlled in conduction according to a voltage of the first node;
A voltage dividing circuit for outputting a first feedback voltage and a second feedback voltage obtained by dividing the output voltage;
An error amplifier that compares the first feedback voltage with a reference voltage and feeds back to the voltage of the first node so that the first feedback voltage and the reference voltage are equal;
Between the third and fourth drain-source voltages, the second voltage-current characteristic is substantially similar to the first voltage-current characteristic, and the drain-source voltage of the output transistor is based on the second feedback voltage. Is the first drain-source voltage, the third drain-source voltage is applied, and when the output transistor drain-source voltage is the second drain-source voltage, the fourth drain-source voltage is applied. An output current detection circuit including an output current detection transistor to which a source-to-source voltage is applied, a voltage of the first node is applied to a gate electrode, and conduction is controlled according to the voltage of the first node;
An output current limiting transistor connected between the first terminal and the first node, and is turned on when a drain current of the output current detection transistor exceeds an allowable value; An output current limiting circuit for limiting the current flowing through the transistor;
A voltage output circuit comprising:
前記出力トランジスタのゲート長が、前記出力電流検出トランジスタのゲート長より短いことを特徴とする請求項1に記載の電圧出力回路。   The voltage output circuit according to claim 1, wherein a gate length of the output transistor is shorter than a gate length of the output current detection transistor. 前記出力電流検出回路は、
前記出力電流検出トランジスタが前記第1端子と第2ノードの間に接続され、
入力端子に前記第2帰還電圧が入力されるバッファと、前記第1端子と前記バッファの出力端子の間に接続された第4抵抗と第5抵抗の直列回路と、前記第2ノードと前記基準電位に接続された第6抵抗との間に接続され、ゲート電極が前記第4および第5抵抗の接続ノードに接続されたトランジスタとを具備することを特徴とする請求項1に記載の電圧出力回路。
The output current detection circuit includes:
The output current detection transistor is connected between the first terminal and a second node;
A buffer in which the second feedback voltage is input to an input terminal; a series circuit of a fourth resistor and a fifth resistor connected between the first terminal and the output terminal of the buffer; the second node; and the reference The voltage output according to claim 1, further comprising: a transistor connected between a sixth resistor connected to a potential and a gate electrode connected to a connection node of the fourth and fifth resistors. circuit.
前記入力電圧をVin、前記第2帰還電圧をVr2、前記第4および第5抵抗をR4、R5、前記トランジスタのゲート・ソース間電圧をVgs、前記第2ノードの電圧をVn2としたとき、前記出力電流検出トランジスタのドレイン・ソース間電圧Vdsは、
Vds=Vin−Vn2
=Vin−(Vr2+R4(Vin−Vr2)/(R4+R5)+Vgs)
で与えられることを特徴とする請求3に記載の電圧出力回路。
When the input voltage is Vin, the second feedback voltage is Vr2, the fourth and fifth resistors are R4 and R5, the gate-source voltage of the transistor is Vgs, and the voltage of the second node is Vn2. The drain-source voltage Vds of the output current detection transistor is
Vds = Vin−Vn2
= Vin− (Vr2 + R4 (Vin−Vr2) / (R4 + R5) + Vgs)
The voltage output circuit according to claim 3, wherein the voltage output circuit is given by:
前記第1および第2ドレイン・ソース間電圧と、前記第1および第2ドレイン・ソース間電圧が与えられたときに前記出力トランジスタに流れる第1および第2ドレイン電流の比を第1ドレイン抵抗とし、前記第3および第4ドレイン・ソース間電圧と、前記第3および第4ドレイン・ソース間電圧が与えられたときに前記出力電流検出トランジスタに流れる第3および第4ドレイン電流の比を第2ドレイン抵抗したとき、前記第1ドレイン抵抗と前記第2ドレイン抵抗が略等しいことを特徴とする請求項1に記載の電圧出力回路。   A ratio between the first and second drain-source voltages and the first and second drain currents flowing through the output transistor when the first and second drain-source voltages are given is defined as a first drain resistance. , A ratio of the third and fourth drain-source voltages to the third and fourth drain currents flowing through the output current detection transistor when the third and fourth drain-source voltages are applied is given by 2. The voltage output circuit according to claim 1, wherein when the drain resistance is applied, the first drain resistance and the second drain resistance are substantially equal.
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