JP2012060451A - Determination feedback-type equalizer - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To more reduce error propagation.SOLUTION: A determination feedback-type equalizer feeding back a soft replica signal by a feedback filter includes: a storage device; a logarithm likelihood ratio calculation portion; a logarithm likelihood ratio evaluation portion; an attenuation amount calculation portion and a logarithm likelihood ratio attenuation portion. The storage device holds an input signal for repetitively performing determination feedback circulation for a plurality of symbols. The logarithm likelihood ratio calculation portion calculates a logarithm likelihood ratio of a bit from a signal obtained by subtracting an output of the feedback filter from the input signal which the storage device holds. The logarithm likelihood ratio evaluation portion specifies the symbol to which the bit whose reliability is evaluated to be low from an absolute value of the logarithm likelihood ratio. The attenuation amount calculation portion calculates and holds a logarithm likelihood ratio attenuation amount to the whole or a part of bits of the symbols affecting the symbol via the feedback filter. The logarithm likelihood ratio attenuation portion attenuates the logarithm likelihood ratio in accordance with the logarithm likelihood ratio attenuation amount calculated in the previous determination feedback circulation.

Description

本発明の実施形態は、判定帰還型等化器に関する。   Embodiments described herein relate generally to a decision feedback equalizer.

通信・放送信号の受信装置などにおいて、マルチパスフェージングに起因するシンボル間干渉(inter-symbol interference, ISI)の対策技術として、線形等化よりも優れた特性を有する非線形等化の一形態である判定帰還型等化器(decision feedback equalizer)が使用されることがある(以下、DFEは、判定帰還型等化器を表す)。   As a countermeasure technique for inter-symbol interference (ISI) due to multipath fading in communication / broadcast signal receivers, etc., it is a form of nonlinear equalization with characteristics superior to linear equalization. A decision feedback equalizer (decision feedback equalizer) may be used (hereinafter DFE represents a decision feedback equalizer).

判定帰還型等化器の典型的なタイプに、硬判定したシンボルをフィードバックして、後続シンボルに対するシンボル間干渉を除去するように動作するものがある。しかし、このタイプでは、シンボル硬判定で誤りが生じると、後続シンボルに対するシンボル間干渉が除去されないばかりか、新たな干渉成分を生じさせることとなり、後続シンボルの誤り率が高まる。これは、一般に誤り伝搬と呼ばれ、判定帰還型等化器の性能劣化の原因となる。   A typical type of decision feedback equalizer is one that operates to feed back hard-decision symbols and eliminate intersymbol interference with subsequent symbols. However, in this type, when an error occurs in the symbol hard decision, not only the inter-symbol interference with respect to the subsequent symbol is removed, but also a new interference component is generated, and the error rate of the subsequent symbol is increased. This is generally called error propagation and causes performance degradation of the decision feedback equalizer.

他のタイプの判定帰還型等化器として、シンボル点の確率的推定値であるソフトレプリカをフィードバックすることによって、誤り伝搬の影響を軽減させるようにしたものがある。   As another type of decision feedback equalizer, there is one that reduces the influence of error propagation by feeding back a soft replica that is a probabilistic estimate of a symbol point.

David Falconer, S. Lek Ariyavisitakul, Anader Benyamin-seeyar, Brian Eidson,"White Paper: Frequency Domain Equalization for Single-Carrier Broadband Wireless Systems”, 2002David Falconer, S. Lek Ariyavisitakul, Anader Benyamin-seeyar, Brian Eidson, "White Paper: Frequency Domain Equalization for Single-Carrier Broadband Wireless Systems", 2002 L. Hanzo, T.H. Liew, B.L. Yeap, “Turbo Coding, Turbo Equalisation and Space-Time Coding”, 2005, John Wiley & Sons, LtdL. Hanzo, T.H. Liew, B.L.Yeap, “Turbo Coding, Turbo Equalisation and Space-Time Coding”, 2005, John Wiley & Sons, Ltd

判定帰還型等化器について、ソフトレプリカをフィードバックする従来のタイプよりも更に誤り伝搬の影響を軽減させて性能改善したものが望まれる。   As for the decision feedback equalizer, it is desired to improve the performance by reducing the influence of error propagation further than the conventional type that feeds back a soft replica.

本実施形態は、誤り伝搬がより軽減された判定帰還型等化器を提供することを目的とする。   An object of the present embodiment is to provide a decision feedback equalizer in which error propagation is further reduced.

実施形態によれば、ビットの対数尤度比に基づくソフトレプリカ信号をフィードバックフィルタで帰還させる判定帰還型等化器は、記憶装置、対数尤度比計算部、対数尤度比評価部、減衰量計算部及び対数尤度比減衰部を含む。記憶装置は、複数のシンボルに対する判定帰還巡回を繰り返し実行可能にするための入力信号を保持する。対数尤度比計算部は、前記記憶装置より読み出された入力信号から前記フィードバックフィルタの出力を差し引いて得られる信号をもとに、複数のビットの対数尤度比を計算する。対数尤度比評価部は、前記対数尤度比の絶対値をもとに複数のビットの信頼度を評価し、信頼度が低いと評価されたビットが伝送されたシンボルを特定するシンボルインデックスを少なくとも出力する。減衰量計算部は、出力された前記シンボルインデックスにより特定されるシンボルに対して前記フィードバックフィルタを介して影響を及ぼしたシンボルの全部又は一部のビットに対する対数尤度比減衰量を計算して次回の判定帰還巡回のために保持する。対数尤度比減衰部は、当該回の判定帰還巡回において前記対数尤度比計算部により計算された前記対数尤度比を、前回の判定帰還巡回において前記減衰量計算部により計算された前記対数尤度比減衰量に従って減衰する。   According to the embodiment, a decision feedback equalizer that feeds back a soft replica signal based on a log likelihood ratio of a bit by a feedback filter includes a storage device, a log likelihood ratio calculation unit, a log likelihood ratio evaluation unit, an attenuation amount A calculation unit and a log likelihood ratio attenuation unit are included. The storage device holds an input signal for enabling repeated execution of decision feedback for a plurality of symbols. The log likelihood ratio calculation unit calculates a log likelihood ratio of a plurality of bits based on a signal obtained by subtracting the output of the feedback filter from the input signal read from the storage device. The log-likelihood ratio evaluation unit evaluates the reliability of a plurality of bits based on the absolute value of the log-likelihood ratio, and determines a symbol index that identifies a symbol to which a bit evaluated to have low reliability is transmitted. Output at least. The attenuation amount calculation unit calculates log likelihood ratio attenuation amounts for all or some of the bits of the symbols affected via the feedback filter with respect to the symbols specified by the output symbol index, and Hold for the decision feedback circuit. The log-likelihood ratio attenuating unit calculates the log-likelihood ratio calculated by the log-likelihood ratio calculation unit in the current determination feedback cycle, and the logarithm calculated by the attenuation amount calculation unit in the previous determination feedback cycle. Attenuates according to likelihood ratio attenuation.

第1の実施形態に係る判定帰還型等化器の構成例を示すブロック図。The block diagram which shows the structural example of the decision feedback type | mold equalizer which concerns on 1st Embodiment. 第1の実施形態に係る判定帰還型等化器の動作例を示すフローチャート。5 is a flowchart showing an operation example of the decision feedback equalizer according to the first embodiment. シンボル特定方法の第1の例について説明するための図。The figure for demonstrating the 1st example of the symbol identification method. シンボル特定方法の第2の例について説明するための図。The figure for demonstrating the 2nd example of the symbol identification method. シンボル特定方法の第3の例について説明するための図。The figure for demonstrating the 3rd example of the symbol identification method. シンボル特定方法の第4の例について説明するための図。The figure for demonstrating the 4th example of the symbol identification method. シンボル特定方法の第5の例について説明するための図。The figure for demonstrating the 5th example of the symbol identification method. フィードバック・タップ係数のフェーザ表示について説明するための図。The figure for demonstrating the phasor display of a feedback tap coefficient. 第2の実施形態に係る判定帰還型等化器の構成例を示すブロック図。The block diagram which shows the structural example of the decision feedback type | mold equalizer which concerns on 2nd Embodiment. 第2の実施形態に係る判定帰還型等化器の構成例を示すフローチャート。6 is a flowchart illustrating a configuration example of a decision feedback equalizer according to a second embodiment. 比較例に係る判定帰還型等化器の構成例を示すブロック図。The block diagram which shows the structural example of the decision feedback type equalizer which concerns on a comparative example. 比較例に係る判定帰還型等価器の他の構成例を示すブロック図。The block diagram which shows the other structural example of the decision feedback type | mold equalizer which concerns on a comparative example. 比較例に係る判定帰還型等化器の更に他の構成例を示すブロック図。The block diagram which shows the further another structural example of the decision feedback type | mold equalizer which concerns on a comparative example. R−QAMのシンボル点のIQ成分について説明するための図。The figure for demonstrating the IQ component of the symbol point of R-QAM.

以下、図面を参照しながら本発明の実施形態に係る判定帰還型等化器について詳細に説明する。なお、以下の実施形態では、同一の番号を付した部分については同様の動作を行うものとして、重ねての説明を省略する。   Hereinafter, a decision feedback equalizer according to an embodiment of the present invention will be described in detail with reference to the drawings. Note that, in the following embodiments, the same numbered portions are assumed to perform the same operation, and repeated description is omitted.

FFは、フィードフォワード(feed-forward)を表し、FBは、フィードバック(feed-back)を表すものとする。   FF represents feed-forward, and FB represents feedback (feed-back).

判定帰還型等化器は、一般的に、所定のフィードフォワードフィルタ処理を行うフィードフォワードフィルタ部(FFフィルタ部)及び所定のフィードフォワードフィルタ処理を行うフィードバックフィルタ部(FBフィルタ部)に関係する。   The decision feedback equalizer generally relates to a feedforward filter unit (FF filter unit) that performs a predetermined feedforward filter process and a feedback filter unit (FB filter unit) that performs a predetermined feedforward filter process.

FFフィルタ部の実現方法には、例えば、従来から多く検討されてきたように時間領域等化フィルタを用いるものと、比較的近年になって検討されるようになった周波数領域等化(frequency domain equalizer)フィルタを使用するものとがある(以下、FDEは、周波数領域等化を表すものとする)。以下の説明において、判定帰還型等化器の原理を説明するために、FFフィルタ部に後者のFDEを用いる周波数領域判定帰還型等価器(frequency domain decision feedback equalizer, FD-DFE)を例として用いることがあるが、本実施形態は、周波数領域判定帰還型等価器に制限されるものではない。本実施形態は、フィードバック動作の変更によって特性改善を得るものであって、FFフィルタ部の具体的な構成にかかわりなく判定帰還型等化器一般に適用できるものである(もちろん前者の時間領域等化フィルタを用いる判定帰還型等化器にも適用可能である)。   As an implementation method of the FF filter unit, for example, a method using a time domain equalization filter as has been widely studied, and a frequency domain equalization (frequency domain equalization that has been studied relatively recently). Some use an equalizer filter (hereinafter FDE represents frequency domain equalization). In the following description, in order to explain the principle of the decision feedback equalizer, a frequency domain decision feedback equalizer (FD-DFE) using the latter FDE for the FF filter unit is used as an example. However, the present embodiment is not limited to the frequency domain decision feedback equalizer. The present embodiment obtains characteristic improvements by changing the feedback operation, and can be applied to a decision feedback equalizer in general regardless of the specific configuration of the FF filter unit (of course, the former time domain equalization). It can also be applied to a decision feedback equalizer using a filter).

同様に、本実施形態は、FBフィルタ部の具体的な構成にもかかわりなく判定帰還型等化器一般に適用できるものである
最初に、図11〜図13を参照しながら、比較例に係る判定帰還型等化器について説明する。
Similarly, the present embodiment can be applied to a decision feedback equalizer in general regardless of the specific configuration of the FB filter unit. First, referring to FIGS. A feedback equalizer will be described.

図11に示されるように、比較例の判定帰還型等化器は、フィードフォワードフィルタ部(FFフィルタ部)100と、それに続くフィードバックフィルタ部(FBフィルタ部)102に関係する。FFフィルタ部100の出力からFBフィルタ部102の出力を差し引いた信号が、減算部108からシンボル硬判定部103に与えられ、シンボル硬判定部103の出力が、FBフィルタ部102に与えられることになる。   As shown in FIG. 11, the decision feedback equalizer of the comparative example is related to a feedforward filter unit (FF filter unit) 100 and a subsequent feedback filter unit (FB filter unit) 102. A signal obtained by subtracting the output of the FB filter unit 102 from the output of the FF filter unit 100 is given to the symbol hard decision unit 103 from the subtraction unit 108, and the output of the symbol hard decision unit 103 is given to the FB filter unit 102. Become.

以下では、図12を参照しながら、シンボルレート1/Tでシングルキャリア伝送されたデータシンボル{s}(m=0,1,…,(M−1)、E{s}=0、E{|s}=1)を周波数領域判定帰還型等価器によって復元する方法を用いて、比較例について説明する。 In the following, referring to FIG. 12, data symbols {s m } (m = 0, 1,..., (M−1), E {s m } = 0, which are single-carrier transmitted at a symbol rate 1 / T, A comparative example will be described using a method of restoring E {| s m | 2 } = 1) by a frequency domain decision feedback equalizer.

DFTは、離散フーリエ変換(discrete Fourier transform)を表し、IDFTは、逆離散フーリエ変換(又は逆DFT)(inverse DFT)を表すものとする。   DFT represents discrete Fourier transform, and IDFT represents inverse discrete Fourier transform (or inverse DFT).

図12の周波数領域判定帰還型等価器は、図11のFFフィルタ部100が、離散フーリエ変換部1001、タップ係数乗算部1002、逆離散フーリエ変換部1003を含むFDEを用いて構成されたものである。   In the frequency domain decision feedback equalizer of FIG. 12, the FF filter unit 100 of FIG. 11 is configured using an FDE including a discrete Fourier transform unit 1001, a tap coefficient multiplication unit 1002, and an inverse discrete Fourier transform unit 1003. is there.

FDEで用いるDFTブロックあたりのシンボル数をM(Mは1以上の整数)、シンボル数あたりのサンプル数をI(Iは1以上の整数)として、FDEに入力されるMI個の受信サンプル{r}(m=0,1,…,(MI−1))は、次の式(1)のように表される。

Figure 2012060451
Assume that the number of symbols per DFT block used in the FDE is M (M is an integer of 1 or more), and the number of samples per symbol is I (I is an integer of 1 or more). MI received samples {r m } (m = 0, 1,..., (MI-1)) is expressed as the following equation (1).
Figure 2012060451

ここで、h(t)は、伝搬路のインパルス応答であり、n(mT/I)は、平均0、分散σの加法性白色雑音である。 Here, h (t) is an impulse response of the propagation path, and n (mT / I) is an additive white noise having an average of 0 and a variance σ 2 .

離散フーリエ変換部1001において、受信サンプルrをMIポイントのDFTで周波数領域の信号に変換した後に、タップ係数乗算部1002において、周波数領域等化のタップ係数{W}(l=0,1,…,(MI−1))を乗算し、そして、逆離散フーリエ変換部1003において、MIポイントのIDFTで時間領域の信号に戻す。さらに、1シンボルあたり1サンプルにデシメーションしてMサンプルの信号とする。 In the discrete Fourier transform unit 1001, the received samples r m after conversion into a signal in the frequency domain in MI point DFT, in the tap coefficient multiplying unit 1002, the tap coefficients of the frequency domain equalization {W l} (l = 0,1 ,..., (MI-1)), and the inverse discrete Fourier transform unit 1003 returns the signal to the time domain signal with the MIFT IDFT. Further, the signal is decimated to one sample per symbol to obtain an M sample signal.

FBフィルタ部102は、所定のフィードバックフィルタ処理を行う。ここでは、例として、B個のタップを有し、それらのタップ係数を{f },k∈Fで表すこととする。ここで、Fの要素はタップの遅延時間を表す1以上の整数で、その単位はシンボル時間である。 The FB filter unit 102 performs a predetermined feedback filter process. Here, as an example, it has a B taps, their tap coefficients {f k *}, and be represented by K∈F B. Here, the elements of F B at 1 or more integer representing the delay time of the tap, the unit is a symbol time.

B=0の場合、Fは空集合となり、FBフィルタを持たない線形等化器となる。

Figure 2012060451
For B = 0, F B becomes an empty set, a linear equalizer having no FB filter.
Figure 2012060451

そして、FBフィルタ部102の出力が、減算部108において、FDE出力(図12の場合、逆離散フーリエ変換部1003の出力)から差し引かれる。   Then, the output of the FB filter unit 102 is subtracted from the FDE output (in the case of FIG. 12, the output of the inverse discrete Fourier transform unit 1003) in the subtraction unit 108.

したがって、DFE出力(すなわち、判定帰還型等化器の出力)のm番目のサンプルは、次の式(2)のように表される。

Figure 2012060451
Therefore, the m-th sample of the DFE output (that is, the output of the decision feedback equalizer) is expressed as the following equation (2).
Figure 2012060451

Figure 2012060451
Figure 2012060451

すると、送信シンボルsとDFE出力zの平均二乗誤差E{|e}=E{|z−s}を最小化するMMSE規範でのFDEタップ係数{W}及びFBタップ係数{f}は、次の式(3)で表される。

Figure 2012060451
Then, the FDE tap coefficient {W l } in the MMSE standard that minimizes the mean square error E {| e m | 2 } = E {| z m −s m | 2 } between the transmission symbol s m and the DFE output z m And the FB tap coefficient {f k } is expressed by the following equation (3).
Figure 2012060451

Figure 2012060451
Figure 2012060451

さて、以下では、図13を参照しながら、ソフトレプリカ(soft replica)信号をフィードバックする場合の動作を用いて、比較例について説明する。   In the following, a comparative example will be described with reference to FIG. 13 using an operation when a soft replica signal is fed back.

SRは、ソフトレプリカを表し、LLRは、対数尤度比(log likelihood ratio)を表すものとする。   SR represents a soft replica, and LLR represents a log likelihood ratio.

図13の判定帰還型等化器は、DFE出力(すなわち、この判定帰還型等化器の出力であり、FFフィルタ部200の出力からFBフィルタ部202の出力を差し引いた信号であり、ここでは減算部208が出力する信号である)から、各ビットの対数尤度比を計算する対数尤度比計算部(LLR計算部)203と、対数尤度比からソフトレプリカ信号を生成するソフトレプリカ生成部(SR生成部)204と、FBフィルタ部202とを含む。   13 is a signal obtained by subtracting the output of the FB filter unit 202 from the output of the FF filter unit 200, which is the output of the DFE output (that is, the output of the decision feedback type equalizer). A log likelihood ratio calculation unit (LLR calculation unit) 203 that calculates the log likelihood ratio of each bit, and a soft replica generation that generates a soft replica signal from the log likelihood ratio Unit (SR generation unit) 204 and FB filter unit 202.

FFフィルタ部200、FBフィルタ部202は、それぞれ、図11又は図12のFFフィルタ部、FBフィルタ部、と同じものでも良いが、これに制限されるものではない。   The FF filter unit 200 and the FB filter unit 202 may be the same as the FF filter unit and the FB filter unit shown in FIG. 11 or 12, respectively, but are not limited thereto.

DFE出力は、例えば硬判定若しくは軟判定などの後段の処理ブロック(図示せず)に出力される。   The DFE output is output to a subsequent processing block (not shown) such as hard decision or soft decision.

LLR計算部203は、以下のようにしてDFE出力からLLRを求める。   The LLR calculation unit 203 obtains the LLR from the DFE output as follows.

DFE出力Zを観測したときに、それが変調シンボル点Sとして送信された条件付き確率は、次の式(5)を計算することによって求まる。

Figure 2012060451
When the DFE output Z m is observed, the conditional probability that it is transmitted as the modulation symbol point S j is obtained by calculating the following equation (5).
Figure 2012060451

この結果を用いて、シンボルmのn番目のビットbのLLRは、次の式(6)のように計算される。

Figure 2012060451
Using this result, the LLR of the nth bit bn of the symbol m is calculated as in the following equation (6).
Figure 2012060451

Figure 2012060451
Figure 2012060451

Figure 2012060451
Figure 2012060451

Figure 2012060451
Figure 2012060451

(第1の実施形態)
これまで比較例について説明してきたが、以下、第1の実施形態について説明する。
(First embodiment)
Although the comparative example has been described so far, the first embodiment will be described below.

さて、判定帰還型等化器においては、誤り伝搬が発生することが知られている。すなわち、等化器出力においてあるビットの信頼度が低下している場合には、そのビットが伝送されたシンボルに対して符号間干渉の除去が正しくなされなかった可能性がある。これは、複数のシンボル、そしてそのシンボルが伝送したビットの信頼度の間に、フィードバック・タップを介した関係性を見出せることを意味している。本実施形態は、この関係性を利用してビットの信頼度を更新し、繰返し等化を実現するものである。   Now, it is known that error propagation occurs in a decision feedback equalizer. That is, when the reliability of a certain bit in the equalizer output is lowered, there is a possibility that the intersymbol interference is not correctly removed from the symbol in which the bit is transmitted. This means that a relationship through feedback taps can be found between the reliability of a plurality of symbols and the bits transmitted by the symbols. In this embodiment, the reliability of bits is updated using this relationship to realize repeated equalization.

第1の実施形態は、ソフトレプリカをフィードバックするタイプの判定帰還型等化器を例にとって説明するものである。   In the first embodiment, a decision feedback equalizer of a type that feeds back a soft replica will be described as an example.

図1は、本実施形態に係る判定帰還型等化器の一例を示すブロック図である。   FIG. 1 is a block diagram showing an example of a decision feedback equalizer according to the present embodiment.

図1に示されるように、本実施形態の判定帰還型等化器は、フィードフォワードフィルタ部(FFフィルタ部)10の出力を保持する記憶装置11と、DFE出力(すなわち、記憶装置11から読み出した信号から、フィードバックフィルタ部(FBフィルタ部)12の出力を差し引いた信号であり、減算部18が出力する信号である)から、LLRを計算する対数尤度比計算部(LLR計算部)13と、LLRからソフトレプリカ信号を生成するソフトレプリカ生成部(SR生成部)14と、ソフトレプリカ信号に対してフィードバックフィルタ処理を行うFBフィルタ部12と、LLRを用いてビットの信頼度を評価する対数尤度比評価部(LLR評価部)15と、信頼度の低いビットが伝送されたシンボルに対してFBフィルタ部12を介して影響を及ぼしたシンボルのインデックスを求め、そのシンボルの全部又は一部のビットのLLR減衰量を計算・保持するインデックス・減衰量計算部(減衰量計算部)16と、LLR減衰量を計算されたビットについて、それぞれ、LLR計算部13で計算されたLLRに対して当該LLR減衰量を乗算する対数尤度比減衰部(LLR減衰部)17とを含む。   As shown in FIG. 1, the decision feedback equalizer according to the present embodiment includes a storage device 11 that holds the output of the feedforward filter unit (FF filter unit) 10, and a DFE output (that is, reading from the storage device 11). The log likelihood ratio calculation unit (LLR calculation unit) 13 for calculating the LLR from the signal obtained by subtracting the output of the feedback filter unit (FB filter unit) 12 from the obtained signal and the signal output from the subtraction unit 18) A soft replica generation unit (SR generation unit) 14 that generates a soft replica signal from the LLR, an FB filter unit 12 that performs feedback filter processing on the soft replica signal, and evaluates the reliability of bits using the LLR. A log likelihood ratio evaluation unit (LLR evaluation unit) 15 and an FB filter unit 12 for a symbol transmitted with a bit with low reliability. An index / attenuation amount calculation unit (attenuation amount calculation unit) 16 that calculates and holds the LLR attenuation amount of all or some of the bits of the symbol, and calculates the LLR attenuation amount. Each of the bits includes a log likelihood ratio attenuation unit (LLR attenuation unit) 17 that multiplies the LLR calculated by the LLR calculation unit 13 by the LLR attenuation amount.

FFフィルタ部10、FBフィルタ部12、LLR計算部13、SR生成部14、減算部18は、それぞれ、図13のFFフィルタ部200、FBフィルタ部202、LLR計算部203、SR生成部204、減算部208と同じものでも良いが、これに制限されるものではない。   The FF filter unit 10, the FB filter unit 12, the LLR calculation unit 13, the SR generation unit 14, and the subtraction unit 18 are the FF filter unit 200, the FB filter unit 202, the LLR calculation unit 203, and the SR generation unit 204 in FIG. The same as the subtracting unit 208 may be used, but is not limited thereto.

図2は、本実施形態の判定帰還型等化器の動作例を示すフローチャートである。   FIG. 2 is a flowchart showing an operation example of the decision feedback equalizer of the present embodiment.

ここで、LLR計算とSR生成とFBフィルタの処理を全シンボルに対して実行する動作を、「DFE巡回」或いは「判定帰還巡回」と呼ぶこととする。   Here, the operation of executing LLR calculation, SR generation, and FB filter processing for all symbols is referred to as “DFE cyclic” or “determination feedback cyclic”.

この例において、判定帰還型等化器は、DFE巡回処理を、少なくとも1回、最大でNit回、実行する。Nitは、例えば予め定められた回数でも良い。なお、DFE巡回処理は、必ずNit回実行するようにしても良いが、後述するように所定の条件が成立した場合に、それ以降のDFE巡回処理を打ち切って実行しないようにすると好ましい。 In this example, the decision feedback equalizer performs the DFE cyclic processing at least once and at most Nit times. Nit may be a predetermined number of times, for example. Note that the DFE cyclic processing may be executed Nit times without fail, but it is preferable that the subsequent DFE cyclic processing is not interrupted and executed when a predetermined condition is satisfied as will be described later.

この例において、各々の巡回におけるDFE入力信号は、上述の記憶装置11の出力である。DFE巡回処理終了後のDFE出力は、例えば、後段の処理ブロック(図示せず)に入力されても良い。後段の処理ブロックは、例えば、硬判定の処理、(次段の)等化の処理、誤り訂正復号の処理などであるが、これらに制限されるものではない。   In this example, the DFE input signal in each cycle is the output of the storage device 11 described above. The DFE output after completion of the DFE cyclic processing may be input to, for example, a subsequent processing block (not shown). The subsequent processing blocks are, for example, hard decision processing, (next stage) equalization processing, error correction decoding processing, and the like, but are not limited thereto.

本実施形態においては、判定帰還巡回を複数回実施することとし、(i+1)回目の判定帰還巡回でのシンボルソフトレプリカ生成の際に、前の回(i回目)の判定帰還巡回で信頼度が低かったシンボルに影響を及ぼすシンボルであれば、そのソフトレプリカ生成に用いる対数尤度比を低下させることで、誤り伝搬の影響を軽減することができる。   In this embodiment, it is assumed that the decision feedback cycle is performed a plurality of times, and when the symbol soft replica is generated in the (i + 1) -th decision feedback cycle, the reliability is determined in the previous (i-th) decision feedback cycle. If the symbol affects a symbol that has been low, the influence of error propagation can be reduced by reducing the log-likelihood ratio used for generating the soft replica.

以下、DFE巡回処理を説明するにあたり、i回目(i=1,2,…,Nit)のDFE巡回後のm番目のシンボルZm,iのn番目のビットbのLLRをL(m;n)で表すこととする。 Hereinafter, in describing the DFE cyclic processing, the LLR of the n-th bit b n of the m-th symbol Z m, i after the i-th (i = 1, 2,..., N it ) DFE circulation is denoted by L i ( m; represented by n).

なお、ステップS3のLLR減衰部17による処理は、1回目のDFE巡回では行われず、2回目以降の各DFE巡回においてそれぞれ行われる(図中の30参照)。   Note that the processing by the LLR attenuation unit 17 in step S3 is not performed in the first DFE cycle, but is performed in each subsequent DFE cycle (see 30 in the figure).

さて、ステップS1においては、mとMが比較され(Mは、シンボル数(1以上の整数))、m<Mであれば、当該回におけるステップS2に進み、そうでなければ(すなわち、全シンボルについて当該回の処理が完了すれば)、次の回におけるステップS1の処理に進む。   In step S1, m and M are compared (M is the number of symbols (an integer greater than or equal to 1)). If m <M, the process proceeds to step S2 in that time, otherwise (ie, all If the process for the symbol is completed), the process proceeds to step S1 in the next time.

DFE巡回の個々の回においては、まず、ステップS2において、LLR計算部13が、LLRを計算して出力する。例えば、図13のLLR計算部203と同様にしてLLRを計算しても良い。   In each round of the DFE tour, first, in step S2, the LLR calculation unit 13 calculates and outputs an LLR. For example, the LLR may be calculated in the same manner as the LLR calculation unit 203 in FIG.

次に、ステップS3〜S5の一連の処理(ただし1回目はステップS4,S5の処理)と、ステップS6〜S8の一連の処理とが行われる。なお、ステップS3〜S5の処理とステップS6〜S8の処理とは、いずれを先に実行しても良いし、同時並行的に実行しても良い。   Next, a series of processes in steps S3 to S5 (however, the first process in steps S4 and S5) and a series of processes in steps S6 to S8 are performed. Note that either the processing of steps S3 to S5 and the processing of steps S6 to S8 may be executed first or may be executed concurrently.

まず、図13の比較例にはないステップS6〜S8の処理について説明する。   First, processing in steps S6 to S8 that is not in the comparative example of FIG. 13 will be described.

LLR評価部15及びインデックス・減衰量計算部16は、DFE巡回の最後の回以外の回において動作する。この判定帰還型等化器が、DFE巡回処理をNit回に達する前にN回で(N<Nit)打ち切られるとすると、ステップS6〜S8の処理は、i=1,…,N−1回目の各DFE巡回において動作することになる(DFE巡回処理をNit回実行する場合には、ステップS6〜S8の処理は、i=1,…,Nit−1回目の各DFE巡回において動作することになる)。 The LLR evaluation unit 15 and the index / attenuation amount calculation unit 16 operate at times other than the last time of the DFE cycle. If this decision feedback equalizer is terminated N s times (N s <N it ) before the DFE cyclic processing reaches N it times, the processes in steps S6 to S8 are i = 1,. N s −1 operation is performed in each DFE cycle (when the DFE cyclic processing is performed N it times, the processes in steps S6 to S8 are performed as i = 1,..., N it −1th time. Will work in DFE patrol).

ステップS6において、LLR評価部15は、LLRの絶対値を所定の基準により評価して、信頼度の低いビットを検出する。   In step S6, the LLR evaluation unit 15 evaluates the absolute value of the LLR according to a predetermined standard, and detects a bit with low reliability.

LLR評価部15が信頼度の低いビットを検出するにあたって、上記の所定の基準としては、例えば、次の基準を使用することができる(ただし、これらに制限されない)。   When the LLR evaluation unit 15 detects a bit with low reliability, for example, the following reference can be used as the predetermined reference (but is not limited thereto).

第一の基準では、|L(m;n)|<Lthとなったビットを検出し、これを信頼度の低いビットとする。ただし、Lthは、予め定められた閾値である。 According to the first criterion, a bit satisfying | L i (m; n) | <L th is detected and set as a bit with low reliability. However, L th is a predetermined threshold value.

第二の基準では、|L(m;n)|<MA(|L(m;n)|,NMA)となったビットを検出し、これを信頼度の低いビットとする。ただし、MA(・,NMA)は、予め定められた区間長NMAでの移動平均値(moving average)である。
LLR評価部15は、検出したビットについて、そのビットを特定するインデックス(ビットインデックス)と、そのビットが伝送されていたシンボルを特定するインデックス(シンボルインデックス)とを出力する。
In the second criterion, a bit that satisfies | L i (m; n) | <MA (| L i (m; n) |, N MA ) is detected, and this is a bit with low reliability. However, MA (·, N MA ) is a moving average value at a predetermined section length N MA .
The LLR evaluation unit 15 outputs an index (bit index) that identifies the detected bit and an index (symbol index) that identifies the symbol in which the bit was transmitted.

なお、i巡目のDFE巡回において、その終了時点で、信頼度の低いビットが一つも検出されなかった場合には、それ以降(i+1巡目以降)のDFE巡回を実行せずに、このi巡目のDFE出力を、後段の処理ブロック(例えば、硬判定、次段の等化、誤り訂正復号など)に入力するようにすると好ましい。   In the i-th DFE cycle, if no low-reliability bit is detected at the end of the i-th DFE cycle, the i-th cycle is executed without performing the subsequent DFE cycles (after i + 1-th cycle). It is preferable that the DFE output of the cycle is input to a subsequent processing block (eg, hard decision, equalization in the next stage, error correction decoding, etc.).

次に、i巡目のDFE巡回において信頼度の低いビットが検出された場合に、ステップS7において、インデックス・減衰量計算部16は、その検出されたビットが伝送されたシンボルに対してFBフィルタ部12を介して影響を及ぼしたシンボルのインデックスを求めるとともに、そのシンボルの全部又は一部のビットに関して、次のDFE巡回((i+1)巡目)でのソフトレプリカ生成に用いるLLRの減衰量を計算する。   Next, when a bit with low reliability is detected in the i-th DFE cycle, in step S7, the index / attenuation amount calculation unit 16 applies an FB filter to the symbol to which the detected bit is transmitted. The index of the affected symbol is obtained via the unit 12, and the attenuation amount of the LLR used for soft replica generation in the next DFE cycle (the (i + 1) th cycle) is determined for all or some of the bits of the symbol. calculate.

計算されたLLR減衰量は、ステップS8において、次のDFE巡回のために、所定のメモリ(例えば、インデックス・減衰量計算部16の内部のメモリ又は外部のメモリなど)(図示せず)に保持される。   In step S8, the calculated LLR attenuation amount is held in a predetermined memory (for example, an internal memory of the index / attenuation amount calculation unit 16 or an external memory) (not shown) for the next DFE cycle. Is done.

さて、インデックス・減衰量計算部16は、信頼度が低いと判断されたビットが伝送されていたシンボルZm,i(ただし、m=0,…,M−1)に対して、影響を及ぼしたシンボルを、所定の基準により特定する。 The index / attenuation calculation unit 16 has an influence on the symbol Z m, i (where m = 0,..., M−1) in which the bit determined to have low reliability is transmitted. The specified symbol is specified according to a predetermined standard.

以下、誤り伝搬の原因となったシンボルインデックスを特定するための上記の所定の基準の幾つかの例について、図3〜図7を参照しながら説明する(ただし、これらに制限されない)。なお、図3〜図7では、それぞれ、Zm,iの出力時点mより過去に生成されたソフトレプリカ信号及びFBタップを示している。説明の便宜上、FBタップの時間軸は反転されている。 Hereinafter, some examples of the predetermined criterion for specifying the symbol index that causes error propagation will be described with reference to FIGS. 3 to 7 (however, the present invention is not limited thereto). 3 to 7 show the soft replica signal and the FB tap generated in the past from the output time m of Z m and i , respectively. For convenience of explanation, the time axis of the FB tap is inverted.

第一の基準では、図3に示されるように、Zm,iの出力時点mを起点としてFBタップが存在する全ての時刻のインデックスm−k(k∈F)を、上記影響を及ぼしたシンボルインデックスとして特定する。 In the first criterion, as shown in FIG. 3, indexes m−k (k∈F B ) of all times at which FB taps exist from the output time m of Z m, i have the above influence. Specified as a symbol index.

第二の基準では、図4に示されるように、FBタップ係数の絶対値|f|の大きいものから順にNタップを選択し(Nは予め定められた上限数)、それらが存在する時点をZm,iの出力時点mを起点として求めたインデックスm−k(kは|f|が大きい方からN個)を、上記影響を及ぼしたシンボルインデックスとして特定する。 In the second criterion, as shown in FIG. 4, N t taps are selected in descending order of the absolute value of the FB tap coefficient | f k | (N t is a predetermined upper limit number), and they exist. The index m−k (k is N t from the largest | f k |) obtained from the output time m of Z m, i as the starting point is specified as the symbol index having the effect.

第三の基準では、図5に示されるように、FBタップ係数の絶対値|f|が所定の閾値fthより大きいタップが存在する時点をZm,iの出力時点mを起点として求めたインデックスm−k(|f|>fth)を、上記影響を及ぼしたシンボルインデックスとして特定する。 According to the third criterion, as shown in FIG. 5, the time point when the absolute value | f k | of the FB tap coefficient is larger than a predetermined threshold value f th is found from the output time point m of Z m, i. The index m−k (| f k |> f th ) is specified as the symbol index that exerts the above influence.

第四の基準では、図6に示されるように、FBタップのうち遅延時間が小さいものから順にNタップを選択し(Nは予め定められた上限数)、それらが存在する時点をZm,iの出力時点mを起点として求めたインデックスm−k(kは値の小さいものからN個)を、上記影響を及ぼしたシンボルインデックスとして特定する。 In the fourth criterion, as shown in FIG. 6, N t taps are selected in order from the FB taps with the smallest delay time (N t is a predetermined upper limit number), and the time points at which they are present are determined as Z The index m−k (k is N t from the smallest value) obtained from the output time point m of m and i is specified as the symbol index having the above influence.

第五の基準では、図7に示されるように、FBタップのうち遅延時間が所定の閾値kthより小さいタップが存在する時点をZm,iの出力時点mを起点として求めたインデックスm−k(k<kth)を、上記影響を及ぼしたシンボルインデックスとして特定する。 In the fifth criterion, as shown in FIG. 7, an index m− obtained by using a time point Z m and an output point m of i as a starting point when a tap having a delay time smaller than a predetermined threshold k th exists among FB taps. k (k <k th ) is specified as the symbol index that exerts the influence.

なお、上記基準は、チャネルのパスや、要求されるハードウェア規模などに応じて適宜選択しても良い。上記基準のうちで、第一の基準は最大の性能が得られることが期待されるが、支配的なパスが存在する場合には第三の基準でも高い性能を得られることが期待される。第二及び第四の基準はハードウェア規模が小さくて済む利点がある。   The above criteria may be appropriately selected according to the channel path, the required hardware scale, and the like. Among the above standards, the first standard is expected to obtain the maximum performance, but when the dominant path exists, the third standard is also expected to obtain high performance. The second and fourth standards have the advantage that the hardware scale is small.

次に、インデックス・減衰量計算部16における対象ビット及びLLR減衰量の計算方法を説明する。なお、FBタップ係数は、図8のように、f=|f|exp(jθ)で表される。 Next, a method of calculating the target bit and the LLR attenuation amount in the index / attenuation amount calculation unit 16 will be described. The FB tap coefficient is represented by f k = | f k | exp (jθ k ) as shown in FIG.

第一の方法では、上記で求めたシンボルインデックスm−kで伝送されたビットのうち、LLR評価部15で信頼度が低いとされたビットと同一のIQ軸にマッピングされているビットに対しては、LLR減衰量として1−|f||cos(θ)|を計算し、LLR評価部15で信頼度が低いとされたビットと異なるIQ軸にマッピングされているビットに対しては、LLR減衰量として1−|f||sin(θ)|を計算する。 In the first method, among the bits transmitted with the symbol index mk obtained above, the bit mapped to the same IQ axis as the bit whose reliability is determined to be low by the LLR evaluation unit 15 1− | f k || cos (θ k ) | is calculated as the LLR attenuation amount, and for the bit mapped to the IQ axis different from the bit whose reliability is determined to be low by the LLR evaluation unit 15 1− | f k || sin (θ k ) | is calculated as the LLR attenuation amount.

第二の方法では、上記で求めたシンボルインデックスm−kで伝送されたビットのうち、LLR評価部15で信頼度が低いとされたビットと同一のIQ軸にマッピングされているビットに対しては、LLR減衰量として1/exp(|f||cos(θ)|)を計算し、LLR評価部15で信頼度が低いとされたビットと異なるIQ軸にマッピングされているビットに対しては、LLR減衰量として1/exp(|f||sin(θ)|)を計算する。
これら第一及び第二の方法によれば、信頼度が低いとされたビットがマッピングされていたI,Q軸のどちらかの軸と、その軸に対するFBタップの寄与度を考慮して、ソフトレプリカ信号のI軸、Q軸信号の減衰率を決定することができる。
In the second method, among the bits transmitted at the symbol index mk obtained above, the bits mapped to the same IQ axis as the bits whose reliability is determined to be low by the LLR evaluation unit 15 Calculates 1 / exp (| f k || cos (θ k ) |) as the LLR attenuation amount, and the bit mapped to the IQ axis different from the bit whose reliability is determined to be low by the LLR evaluation unit 15 On the other hand, 1 / exp (| f k || sin (θ k ) |) is calculated as the LLR attenuation amount.
According to these first and second methods, the softness is considered in consideration of the contribution of the FB tap with respect to one of the I and Q axes to which the bit having low reliability is mapped. The attenuation rate of the I-axis and Q-axis signals of the replica signal can be determined.

第三の方法では、上記で求めたシンボルインデックスm−kで伝送されたビット全てに対してLLR減衰量として1−|f|を計算する。 In the third method, 1− | f k | is calculated as the LLR attenuation for all the bits transmitted with the symbol index m−k obtained above.

第四の方法では、上記で求めたシンボルインデックスm−kで伝送されたビット全てに対してLLR減衰量として1/exp(|f|)を計算する。 In the fourth method, 1 / exp (| f k |) is calculated as the LLR attenuation amount for all the bits transmitted with the symbol index m−k obtained above.

これら第三、第四の方法では、第一及び第二の方法よりも簡易な構成で減衰率を決定することができる。
第五の方法として、上記で求めたシンボルインデックスm−kで伝送されたビットのうち、LLR評価部15で信頼度が低いとされたビットと同一のIQ軸にマッピングされているビットに対しては、1−|f||cos(θ)|を計算した後に、これを量子化し、例えば1、1/2、1/4、1/8、…、0などハードウェア実現が容易な係数のうちで、当該量子化値に近い係数を、LLR減衰量として用い、LLR評価部15で信頼度が低いとされたビットと異なるIQ軸にマッピングされているビットに対しては、1−|f||sin(θ)|を計算した後に、これを量子化し、例えば1、1/2、1/4、1/8、…、0などハードウェア実現が容易な係数のうちで、当該量子化値に近い係数を、LLR減衰量として用いる。
In these third and fourth methods, the attenuation rate can be determined with a simpler configuration than in the first and second methods.
As a fifth method, among the bits transmitted with the symbol index mk obtained above, the bit mapped to the same IQ axis as the bit whose reliability is determined to be low by the LLR evaluation unit 15 1− | f k || cos (θ k ) | is calculated and then quantized, for example, 1, 1/2, 1/4, 1/8,. Among the coefficients, a coefficient close to the quantization value is used as the LLR attenuation amount, and for a bit mapped to an IQ axis different from the bit whose reliability is low by the LLR evaluation unit 15, 1− After calculating | f k || sin (θ k ) |, this is quantized, for example, among coefficients that are easy to implement in hardware, such as 1, 1/2, 1/4, 1/8,. A coefficient close to the quantization value is used as the LLR attenuation amount.

第六の方法として、上記で求めたシンボルインデックスm−kで伝送された全てのビットに対して、1−|f|を計算した後に、これを量子化し、例えば1、1/2、1/4、1/8、…、0などハードウェア実現が容易な係数のうちで、当該量子化値に近い係数を、LLR減衰量として用いる。 As a sixth method, after calculating 1− | f k | for all bits transmitted with the symbol index m−k obtained above, this is quantized, for example, 1, 1/2, Of the coefficients that can be easily realized by hardware, such as / 4, 1/8,..., 0, a coefficient close to the quantization value is used as the LLR attenuation amount.

さらに第七の方法として、上記で求めたシンボルインデックスm−kで伝送されたビットのうち、LLR評価部15で信頼度が低いとされたビットと同一のIQ軸にマッピングされているビットに対しては、LLR減衰量として(|f|によらずに)、例えば1、1/2、1/4、1/8、…、0などハードウェア実現が容易な係数を用い、LLR評価部15で信頼度が低いとされたビットと異なるIQ軸にマッピングされているビットに対して係数1を用いる。なお、上記同一のIQ軸にマッピングされているビットに対して用いるLLR減衰量は、例えば製造時に設定されていても良い。 Further, as a seventh method, among the bits transmitted at the symbol index mk obtained above, the bits mapped to the same IQ axis as the bits whose reliability is determined to be low by the LLR evaluation unit 15 Thus, as the LLR attenuation amount (regardless of | f k |), for example, a coefficient that is easy to implement hardware such as 1, 1/2, 1/4, 1/8,. A coefficient of 1 is used for a bit mapped to an IQ axis that is different from the bit whose reliability is low at 15. Note that the LLR attenuation used for the bits mapped to the same IQ axis may be set at the time of manufacture, for example.

第八の方法として、上記で求めたシンボルインデックスm−kで伝送された全てのビットに対してLLR減衰量として(|f|によらずに)、例えば1、1/2、1/4、1/8、…、0などハードウェア実現が容易な係数を用いる。なお、LLR減衰量は、例えば製造時に設定されていても良い。 As an eighth method, the LLR attenuation amount (regardless of | f k |) is set to, for example, 1, 1/2, 1/4 for all bits transmitted at the symbol index m−k obtained above. , 1/8,..., 0, etc., coefficients that are easy to implement in hardware are used. The LLR attenuation amount may be set at the time of manufacture, for example.

これら第五〜第八の方法は、特にFBタップ係数が実数値の場合に有効である。   These fifth to eighth methods are particularly effective when the FB tap coefficient is a real value.

以上の処理によって、信頼度が低いとされたシンボルZm,iのビットbに関して、次回の巡回でLLR減衰の対象となるビットのインデックスの集合{lm,n}=(lm,n(0),lm,n(1),…,lm,n(Lm,n−1))(lm,n(・)は、0からMR−1の整数)と、そのビットに対する減衰量の集合{gm,n}=(gm,n(0),gm,n(1),…,gm,n(Lm,n−1))が求まる。 With the above processing, for the bit b n of the symbol Z m, i determined to be low in reliability, the set {lm , n } = (l m, n) of the index of the bit subject to LLR attenuation in the next round (0), l m, n (1),..., L m, n (L m, n −1)) (where l m, n (•) is an integer from 0 to MR−1) and its bits A set of attenuations {g m, n } = (g m, n (0), g m, n (1),..., G m, n (L m, n −1)) is obtained.

全てのビット(インデックスk=0,1,…,MR−1に対するLLR減衰量{g}=(g(0),g(1),…,g(MR−1))は、例えば、以下のように定めることができる。同一ビットが重複してLLR減衰対象(LLR減衰量の計算対象)として指定された場合には、そのビットのLLR減衰量は、そのビットに対して計算される複数のLLR減衰量の積を採用する。LLR減衰量{g}は、次のDFE巡回まで保持しておく。

Figure 2012060451
All the bits (index k = 0, 1,..., MR-1 LLR attenuation {g} = (g (0), g (1),..., G (MR-1)) are, for example, When the same bit is specified as an LLR attenuation target (a target for calculating the LLR attenuation amount) in duplicate, the LLR attenuation amount of the bit is determined by a plurality of calculated LLR attenuation amounts. The product of the LLR attenuation amount is adopted, and the LLR attenuation amount {g} is held until the next DFE cycle.
Figure 2012060451

その代わりに、例えば、LLR減衰量{g}を、次の式(11)のように定めることもできる。同一ビットが重複してLLR減衰対象(LLR減衰量の計算対象)として指定された場合には、そのビットのLLR減衰量は、そのビットに対して計算される複数のLLR減衰量のうちで最も小さい値を採用する。LLR減衰量{g}は、次のDFE巡回まで保持しておく。

Figure 2012060451
Instead, for example, the LLR attenuation amount {g} can be determined as in the following equation (11). When the same bit is duplicated and designated as an LLR attenuation target (a target for calculating the LLR attenuation amount), the LLR attenuation amount of the bit is the largest among the plurality of LLR attenuation amounts calculated for the bit. Use a smaller value. The LLR attenuation amount {g} is held until the next DFE cycle.
Figure 2012060451

次に、ステップS3〜S5の処理について説明する。ステップS3の処理は、図13の比較例にはない処理である。   Next, the process of steps S3 to S5 will be described. The process of step S3 is a process that is not in the comparative example of FIG.

2回目以降のDFE巡回(i=2,…,Nit)では、ステップS3において、LLR減衰部17が動作する(図中の30参照)。LLR計算部13から入力されたLLR L(m;n)に、前回の巡回で計算されたLLR減衰量{g}を乗算することによってL′(m;n)を得る。 In the second and subsequent DFE cycles (i = 2,..., N it ), the LLR attenuation unit 17 operates in step S3 (see 30 in the figure). L i ′ (m; n) is obtained by multiplying LLR L i (m; n) input from the LLR calculator 13 by the LLR attenuation {g} calculated in the previous round.

′(m;n)=g(m・log(R)+n)L(m;n)
ステップS4において、SR生成部14は、LLRからソフトレプリカ信号を生成する。例えば、図13のSR生成部204と同様にしてソフトレプリカ信号を生成しても良い。
L i ′ (m; n) = g (m · log 2 (R) + n) L i (m; n)
In step S4, the SR generation unit 14 generates a soft replica signal from the LLR. For example, a soft replica signal may be generated in the same manner as the SR generation unit 204 in FIG.

ただし、本実施形態では、1回目のDFE巡回(i=1)と2回目以降のDFE巡回では、SR生成部14への入力が異なってくる。   However, in the present embodiment, the input to the SR generation unit 14 differs between the first DFE tour (i = 1) and the second and subsequent DFE tours.

すなわち、1回目のDFE巡回(i=1)では、まだLLR減衰部17を動作させず、SR生成部14は、LLR計算部13からL(m;n)=L(m;n)を参照してソフトレプリカ信号を生成する。

Figure 2012060451
That is, in the first DFE cycle (i = 1), the LLR attenuation unit 17 is not yet operated, and the SR generation unit 14 obtains L 1 (m; n) = L (m; n) from the LLR calculation unit 13. The soft replica signal is generated with reference to the reference.
Figure 2012060451

生成されたソフトレプリカ信号は、FBフィルタ部12に入力される。   The generated soft replica signal is input to the FB filter unit 12.

なお、図中30のスイッチの機能は、LLR計算部13の内部にあっても外部にあっても良い。   Note that the function of the switch 30 in the figure may be inside or outside the LLR calculator 13.

次に、ステップS5において、FBフィルタ部12は、SR生成部14により生成されたソフトレプリカ信号に対して、フィードバックフィルタ処理を行う。FBフィルタ部12は、FBフィルタ部102と同じでも良いが、これに制限されるものではない。   Next, in step S <b> 5, the FB filter unit 12 performs feedback filter processing on the soft replica signal generated by the SR generation unit 14. The FB filter unit 12 may be the same as the FB filter unit 102, but is not limited thereto.

FBフィルタ部12の出力は、減算部18に与えられる。減算部18からは、前述のように、記憶装置11から読み出した信号から、FBフィルタ部12の出力を差し引いた信号(すなわち、DFE出力)が出力され、これが、LLR計算部13に入力されて、次の回のDFE巡回処理に進み、あるいは、後段の処理ブロック(例えば、硬判定、次段の等化、誤り訂正復号など)に入力される。   The output of the FB filter unit 12 is given to the subtracting unit 18. As described above, the subtracting unit 18 outputs a signal (that is, DFE output) obtained by subtracting the output of the FB filter unit 12 from the signal read from the storage device 11, and this is input to the LLR calculating unit 13. The process proceeds to the next DFE cyclic process, or is input to a subsequent processing block (for example, hard decision, equalization in the next stage, error correction decoding, etc.).

(第2の実施形態)
以下、第2の実施形態について説明する。
(Second Embodiment)
Hereinafter, the second embodiment will be described.

本実施形態においても、第1の実施形態と同様、(i+1)回目の判定帰還巡回でのシンボルソフトレプリカ生成の際に、前の回(i回目)の判定帰還巡回で信頼度が低かったシンボルに影響を及ぼすシンボルであれば、そのソフトレプリカ生成に用いる対数尤度比を低下させることで、誤り伝搬の影響を軽減させる。その際、本実施形態においては、詳しくは後述するように、LLR減衰部17に閾値判定を導入することによって、減衰対象ビットに指定されたとしても、そのビットの信頼度が十分に高い場合には、LLRが減衰させられるのを回避するようにしている。すなわち、ノイズ環境においては、符号間干渉が良好に除去されていたとしても、ノイズの影響によって低信頼度のビットが発生し、その前方のビットが減衰対象ビットに指定されることが起こりうる。本実施形態では、このような状況で符号間干渉の除去を緩和させることがないよう、信頼度の判定を導入するものである。   Also in the present embodiment, as in the first embodiment, when the symbol soft replica is generated in the (i + 1) th decision feedback cycle, the symbol whose reliability is low in the previous (i) decision feedback cycle If the symbol affects the error, the log likelihood ratio used for generating the soft replica is reduced to reduce the effect of error propagation. At this time, in this embodiment, as will be described in detail later, even if the bit is specified as an attenuation target bit by introducing a threshold determination in the LLR attenuation unit 17, the reliability of the bit is sufficiently high. Avoids the LLR from being attenuated. That is, in a noise environment, even if intersymbol interference is well removed, it is possible that a bit with low reliability occurs due to the influence of noise, and the bit ahead is designated as the bit to be attenuated. In the present embodiment, reliability determination is introduced so as not to mitigate the removal of intersymbol interference in such a situation.

第1の実施形態と同様、第2の実施形態は、ソフトレプリカをフィードバックするタイプの判定帰還型等化器を例にとって説明するものである。   Similar to the first embodiment, the second embodiment will be described by taking a decision feedback equalizer of the type that feeds back a soft replica as an example.

第2の実施形態は、第1の実施形態と相違する点を中心に説明する。   The second embodiment will be described with a focus on differences from the first embodiment.

図9は、本実施形態に係る判定帰還型等化器の一例を示すブロック図である。   FIG. 9 is a block diagram illustrating an example of a decision feedback equalizer according to the present embodiment.

図9に示されるように、本実施形態の判定帰還型等化器は、FFフィルタ部10の出力を保持する記憶装置11と、DFE出力(すなわち、記憶装置11から読み出した信号から、FBフィルタ部12の出力を差し引いた信号であり、減算部18が出力する信号)から、LLRを計算するLLR計算部13と、LLRからソフトレプリカ信号を生成するSR生成部14と、ソフトレプリカ信号に対してフィードバックフィルタ処理を行うFBフィルタ部12と、LLRを用いてビットの信頼度を評価するLLR評価部15と、信頼度の低いビットが伝送されたシンボルに対してFBフィルタ部12を介して影響を及ぼしたシンボルのインデックスを求め、そのシンボルの全部又は一部のビットのLLR減衰量を計算・保持するインデックス・減衰量計算部16と、LLR減衰量を計算されたビットのうち、LLR計算部13で計算されたLLRが所定の閾値未満であったビットについて、それぞれ、当該LLRに対して当該LLR減衰量を乗算するLLR減衰部17とを含む。   As shown in FIG. 9, the decision feedback equalizer of the present embodiment includes a storage device 11 that holds the output of the FF filter unit 10, and an FB filter from a DFE output (that is, a signal read from the storage device 11). (The signal obtained by subtracting the output of the unit 12 and the signal output from the subtracting unit 18), the LLR calculating unit 13 for calculating the LLR, the SR generating unit 14 for generating the soft replica signal from the LLR, and the soft replica signal An FB filter unit 12 that performs feedback filter processing, an LLR evaluation unit 15 that evaluates the reliability of bits using the LLR, and a symbol transmitted with a bit with low reliability is affected via the FB filter unit 12. An index that calculates and holds the LLR attenuation of all or some of the bits of the symbol Among the bits for which the attenuation amount calculation unit 16 and the LLR attenuation amount are calculated, the LLR attenuation amount is calculated for the LLR for each bit for which the LLR calculated by the LLR calculation unit 13 is less than a predetermined threshold. And an LLR attenuation unit 17 for multiplication.

本実施形態のFFフィルタ部10、記憶装置11、FBフィルタ部12、LLR計算部13、SR生成部14、LLR評価部15、インデックス・減衰量計算部16、減算部18、後段の処理ブロックは、第1の実施形態と同様である。   The FF filter unit 10, the storage device 11, the FB filter unit 12, the LLR calculation unit 13, the SR generation unit 14, the LLR evaluation unit 15, the index / attenuation amount calculation unit 16, the subtraction unit 18, and the subsequent processing blocks of the present embodiment are This is the same as in the first embodiment.

本実施形態のLLR減衰部17による演算自体は、第1の実施形態と同様である。また、1回目のDFE巡回(i=1)では、まだLLR減衰部17を動作させず、SR生成部14は、L(m;n)=L(m;n)を参照してソフトレプリカ信号を生成する点も、第1の実施形態と同様である。 The calculation itself by the LLR attenuation unit 17 of this embodiment is the same as that of the first embodiment. Further, in the first DFE cycle (i = 1), the LLR attenuation unit 17 is not yet operated, and the SR generation unit 14 refers to L 1 (m; n) = L (m; n) and performs a soft replica. The point of generating a signal is the same as in the first embodiment.

2回目以降のDFE巡回(i=2,…,Nit)においては、第1の実施形態のLLR減衰部17は、LLR減衰量を計算されたビットについて、それぞれ、当該LLRに対して当該LLR減衰量を乗算するのに対して、本実施形態のLLR減衰部17は、LLR減衰量を計算されたビットのうち、当該LLRが所定の閾値未満であったビットについて、それぞれ、当該LLRに対して当該LLR減衰量を乗算する(図中の32参照)。 In the second and subsequent DFE cycles (i = 2,..., N it ), the LLR attenuation unit 17 according to the first embodiment, for each bit for which the LLR attenuation is calculated, for the LLR, In contrast to multiplying the amount of attenuation, the LLR attenuation unit 17 of the present embodiment, for the bits for which the LLR attenuation is calculated, for each bit for which the LLR is less than a predetermined threshold, To multiply the LLR attenuation amount (see 32 in the figure).

図10は、本実施形態の判定帰還型等化器の動作例を示すフローチャートである。   FIG. 10 is a flowchart showing an operation example of the decision feedback equalizer of the present embodiment.

このフローチャートは、図2のフローチャートに対して、上記LLR減衰部17に係る相違点に対応する部分が、相違するものである。   This flowchart is different from the flowchart of FIG. 2 in the part corresponding to the difference related to the LLR attenuation unit 17.

すなわち、本実施形態においても、LLR減衰部17は、2回目以降のDFE巡回(i=2,…,Nit)で動作するが、本実施形態においては、2回目以降の各DFE巡回において、ステップS2のLLR計算部13によるLLRの計算に続いて、ステップS3の処理に先立って、ステップS21において、LLR減衰部17は、LLR計算部13から入力されたLLRL(m;n)と所定の閾値Lth,attの大小関係を比較し、以下の条件を満たすかどうか判定する。
|L(m;n)|<Lth,att
そして、|L(m;n)|<Lth,attであれば、ステップS3に進み、そうでなければ、ステップS3をスキップして、ステップS4に進む(図中の32参照)。
That is, also in the present embodiment, the LLR attenuation unit 17 operates in the second and subsequent DFE cycles (i = 2,..., N it ), but in the present embodiment, in the second and subsequent DFE cycles, Following the calculation of the LLR by the LLR calculation unit 13 in step S2, prior to the process of step S3, in step S21, the LLR attenuation unit 17 and the LLRL i (m; n) input from the LLR calculation unit 13 are predetermined. threshold L th, and compares the magnitude relation between att, determines whether the following conditions are satisfied.
| L i (m; n) | <L th, att
If | L i (m; n) | <L th, att , the process proceeds to step S3. Otherwise, the process skips step S3 and proceeds to step S4 (see 32 in the figure).

すなわち、LLR減衰部17は、上記の条件が満たされたビットに対して、前回の巡回で計算されたLLR減衰量{g}を乗算することによってL′(m;n)を得る。
′(m;n)=g(m・log(R)+n)L(m;n)
したがって、本実施形態においては、SR生成部14は、1回目のDFE巡回(i=1)では、L(m;n)=L(m;n)を参照してソフトレプリカ信号を生成し、2回目以降のDFE巡回(i=2,…,Nit)では、|L(m;n)|<Lth,attが成立する場合に、L′(m;n)=g(m・log(R)+n)L(m;n)を参照してソフトレプリカ信号を生成し、|L(m;n)|<Lth,attが成立しない場合に、L(m;n)=L(m;n)を参照してソフトレプリカ信号を生成することになる。
That is, the LLR attenuation unit 17 obtains L i ′ (m; n) by multiplying the bit satisfying the above condition by the LLR attenuation amount {g} calculated in the previous round.
L i ′ (m; n) = g (m · log 2 (R) + n) L i (m; n)
Therefore, in the present embodiment, the SR generation unit 14 generates a soft replica signal with reference to L 1 (m; n) = L (m; n) in the first DFE cycle (i = 1). In the second and subsequent DFE cycles (i = 2,..., N it ), when | L i (m; n) | <L th, att holds, L i ′ (m; n) = g ( m · log 2 (R) + n) A soft replica signal is generated with reference to L i (m; n), and when | L i (m; n) | <L th, att does not hold, L 1 ( The soft replica signal is generated with reference to m; n) = L (m; n).

なお、図中30のスイッチの機能は、LLR計算部13の内部にあっても外部にあっても良い。   Note that the function of the switch 30 in the figure may be inside or outside the LLR calculator 13.

また、図中32のスイッチの機能は、LLR減衰部17の内部にあっても外部にあっても良い。   Further, the function of the switch 32 in the figure may be inside or outside the LLR attenuation unit 17.

なお、本実施形態においても、i巡目のDFE巡回において、その終了時点で、信頼度の低いビットが一つも検出されなかった場合には、それ以降(i+1巡目以降)のDFE巡回を実行せずに、このi巡目のDFE出力を、後段の処理ブロック(例えば、硬判定、次段の等化、誤り訂正復号など)に入力するようにすると好ましい。   In this embodiment as well, if no low-reliability bit is detected at the end of the i-th DFE cycle, the subsequent DFE cycles are executed (after the i + 1-th cycle). Instead, it is preferable to input the DFE output of the i-th cycle to a subsequent processing block (for example, hard decision, equalization in the next stage, error correction decoding, etc.).

本実施形態によれば、第1の実施形態により得られる効果に加えて、更に、先行シンボルからの誤り伝搬によってではなく、ノイズによってビット信頼度が低下した場合に、先行シンボルのソフトレプリカ生成に用いる対数尤度比を低下させないようにすることができる。   According to the present embodiment, in addition to the effect obtained by the first embodiment, when the bit reliability is reduced by noise rather than by error propagation from the preceding symbol, soft replica generation of the preceding symbol is performed. It is possible to prevent the log likelihood ratio used from being lowered.

また、上述の実施形態の中で示した処理手順に示された指示は、ソフトウェアであるプログラムに基づいて実行されることが可能である。汎用の計算機システムが、このプログラムを予め記憶しておき、このプログラムを読み込むことにより、上述した実施形態の判定帰還型等化器による効果と同様な効果を得ることも可能である。上述の実施形態で記述された指示は、コンピュータに実行させることのできるプログラムとして、磁気ディスク(フレキシブルディスク、ハードディスクなど)、光ディスク(CD−ROM、CD−R、CD−RW、DVD−ROM、DVD±R、DVD±RWなど)、半導体メモリ、またはこれに類する記録媒体に記録される。コンピュータまたは組み込みシステムが読み取り可能な記録媒体であれば、その記憶形式は何れの形態であってもよい。コンピュータは、この記録媒体からプログラムを読み込み、このプログラムに基づいてプログラムに記述されている指示をCPUで実行させれば、上述した実施形態の判定帰還型等化器と同様な動作を実現することができる。もちろん、コンピュータがプログラムを取得する場合または読み込む場合はネットワークを通じて取得または読み込んでもよい。
また、記録媒体からコンピュータや組み込みシステムにインストールされたプログラムの指示に基づきコンピュータ上で稼働しているOS(オペレーティングシステム)や、データベース管理ソフト、ネットワーク等のMW(ミドルウェア)等が本実施形態を実現するための各処理の一部を実行してもよい。
さらに、本実施形態における記録媒体は、コンピュータあるいは組み込みシステムと独立した媒体に限らず、LANやインターネット等により伝達されたプログラムをダウンロードして記憶または一時記憶した記録媒体も含まれる。
また、記録媒体は1つに限られず、複数の媒体から本実施形態における処理が実行される場合も、本実施形態における記録媒体に含まれ、媒体の構成は何れの構成であってもよい。
The instructions shown in the processing procedure shown in the above embodiment can be executed based on a program that is software. A general-purpose computer system stores this program in advance and reads this program, so that the same effect as that obtained by the decision feedback equalizer of the above-described embodiment can be obtained. The instructions described in the above-described embodiments are, as programs that can be executed by a computer, magnetic disks (flexible disks, hard disks, etc.), optical disks (CD-ROM, CD-R, CD-RW, DVD-ROM, DVD). ± R, DVD ± RW, etc.), semiconductor memory, or a similar recording medium. As long as the recording medium is readable by the computer or the embedded system, the storage format may be any form. When the computer reads the program from the recording medium and causes the CPU to execute instructions described in the program based on the program, the same operation as the decision feedback equalizer of the above-described embodiment is realized. Can do. Of course, when the computer acquires or reads the program, it may be acquired or read through a network.
In addition, the OS (operating system), database management software, MW (middleware) such as a network, etc. running on the computer based on the instructions of the program installed in the computer or embedded system from the recording medium implement this embodiment. A part of each process for performing may be executed.
Furthermore, the recording medium in the present embodiment is not limited to a medium independent of a computer or an embedded system, and includes a recording medium in which a program transmitted via a LAN, the Internet, or the like is downloaded and stored or temporarily stored.
Further, the number of recording media is not limited to one, and when the processing in this embodiment is executed from a plurality of media, it is included in the recording medium in this embodiment, and the configuration of the media may be any configuration.

なお、本実施形態におけるコンピュータまたは組み込みシステムは、記録媒体に記憶されたプログラムに基づき、本実施形態における各処理を実行するためのものであって、パソコン、マイコン等の1つからなる装置、複数の装置がネットワーク接続されたシステム等の何れの構成であってもよい。
また、本実施形態におけるコンピュータとは、パソコンに限らず、情報処理機器に含まれる演算処理装置、マイコン等も含み、プログラムによって本実施形態における機能を実現することが可能な機器、装置を総称している。
The computer or the embedded system in the present embodiment is for executing each process in the present embodiment based on a program stored in a recording medium. The computer or the embedded system includes a single device such as a personal computer or a microcomputer. The system may be any configuration such as a system connected to the network.
In addition, the computer in this embodiment is not limited to a personal computer, but includes an arithmetic processing device, a microcomputer, and the like included in an information processing device, and is a generic term for devices and devices that can realize the functions in this embodiment by a program. ing.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

10,100,200…フィードフォワードフィルタ部、11…記憶装置、12,102,202…フィードバックフィルタ部、13,203…対数尤度比計算部、14,204…ソフトレプリカ生成部、15…対数尤度比評価部、16…インデックス・減衰量計算部、17…対数尤度比減衰部、18,108,208…減算部、103…シンボル硬判定部、1001…離散フーリエ変換部、1002…タップ係数乗算部、1003…逆離散フーリエ変換部。   DESCRIPTION OF SYMBOLS 10,100,200 ... Feedforward filter part, 11 ... Memory | storage device, 12,102,202 ... Feedback filter part, 13,203 ... Log-likelihood ratio calculation part, 14,204 ... Soft replica production | generation part, 15 ... Logarithmic likelihood Frequency ratio evaluation unit, 16 ... index / attenuation amount calculation unit, 17 ... log likelihood ratio attenuation unit, 18, 108, 208 ... subtraction unit, 103 ... symbol hard decision unit, 1001 ... discrete Fourier transform unit, 1002 ... tap coefficient Multiplication unit, 1003... Inverse discrete Fourier transform unit.

Claims (15)

ビットの対数尤度比に基づくソフトレプリカ信号をフィードバックフィルタで帰還させる判定帰還型等化器であって、
複数のシンボルに対する判定帰還巡回を繰り返し実行可能にするための入力信号を保持する記憶装置と、
前記記憶装置より読み出された入力信号から前記フィードバックフィルタの出力を差し引いて得られる信号をもとに、複数のビットの対数尤度比を計算する対数尤度比計算部と、
前記対数尤度比の絶対値をもとに複数のビットの信頼度を評価し、信頼度が低いと評価されたビットが伝送されたシンボルを特定するシンボルインデックスを少なくとも出力する対数尤度比評価部と、
出力された前記シンボルインデックスにより特定されるシンボルに対して前記フィードバックフィルタを介して影響を及ぼしたシンボルの全部又は一部のビットに対する対数尤度比減衰量を計算して次回の判定帰還巡回のために保持する減衰量計算部と、
当該回の判定帰還巡回において前記対数尤度比計算部により計算された前記対数尤度比を、前回の判定帰還巡回において前記減衰量計算部により計算された前記対数尤度比減衰量に従って減衰する対数尤度比減衰部とを具備することを特徴とする判定帰還型等化器。
A decision feedback equalizer that feeds back a soft replica signal based on a log likelihood ratio of a bit with a feedback filter,
A storage device that holds an input signal for enabling repeated execution of decision feedback cycles for a plurality of symbols;
Based on a signal obtained by subtracting the output of the feedback filter from the input signal read from the storage device, a log likelihood ratio calculation unit that calculates a log likelihood ratio of a plurality of bits;
Log likelihood ratio evaluation that evaluates the reliability of a plurality of bits based on the absolute value of the log likelihood ratio and outputs at least a symbol index for identifying a symbol to which a bit evaluated to have low reliability is transmitted And
For the next decision feedback cycle by calculating the log likelihood ratio attenuation for all or some of the bits of the symbol affected by the feedback filter with respect to the symbol specified by the output symbol index An attenuation calculation unit to be stored in
The log-likelihood ratio calculated by the log-likelihood ratio calculation unit in the current determination feedback round is attenuated according to the log-likelihood ratio attenuation amount calculated by the attenuation-value calculation unit in the previous decision feedback round A decision feedback equalizer comprising a log-likelihood ratio attenuation unit.
前記対数尤度比減衰部は、前記対数尤度比計算部により計算された前記対数尤度比の絶対値が所定の閾値未満の場合に、その対数尤度比に対して前回の判定帰還巡回において計算された前記対数尤度比減衰量を乗算することを特徴とする請求項1に記載の判定帰還型等化器。   When the absolute value of the log likelihood ratio calculated by the log likelihood ratio calculation unit is less than a predetermined threshold, the log likelihood ratio attenuating unit performs a previous decision feedback circuit with respect to the log likelihood ratio. The decision feedback equalizer according to claim 1, wherein the log likelihood ratio attenuation amount calculated in the step is multiplied. 前記減衰量計算部は、出力された前記シンボルインデックスを起点として、前記フィードバックフィルタのタップが存在する過去の全てのシンボルインデックスを、前記対数尤度比減衰量を計算する対象として求めることを特徴とする請求項1または2に記載の判定帰還型等化器。   The attenuation amount calculation unit obtains all the past symbol indexes where the feedback filter taps exist as targets for calculating the log likelihood ratio attenuation amount, starting from the output symbol index. The decision feedback equalizer according to claim 1 or 2. 前記減衰量計算部は、出力された前記シンボルインデックスを起点として、前記フィードバックフィルタのタップが存在する過去のシンボルインデックスのうち、そのタップ係数の絶対値の大きいものから順に予め定められた上限数までのものを、前記対数尤度比減衰量を計算する対象として求めることを特徴とする請求項1または2に記載の判定帰還型等化器。   The attenuation amount calculation unit starts with the output symbol index as a starting point, and from among the past symbol indexes where the taps of the feedback filter exist, up to a predetermined upper limit number in descending order of the absolute value of the tap coefficient. The decision feedback equalizer according to claim 1, wherein the logarithmic likelihood ratio attenuation is calculated as a target for calculating the log likelihood ratio attenuation amount. 前記減衰量計算部は、出力された前記シンボルインデックスを起点として、前記フィードバックフィルタのタップが存在する過去のシンボルインデックスのうち、そのタップ係数の絶対値が閾値よりも大きいものを、前記対数尤度比減衰量を計算する対象として求めることを特徴とする請求項1または2に記載の判定帰還型等化器。   The attenuation amount calculation unit uses, as a starting point, the log likelihood of the symbol index whose absolute value of the tap coefficient is larger than a threshold among the past symbol indexes where the tap of the feedback filter exists, starting from the output symbol index. 3. The decision feedback equalizer according to claim 1, wherein the specific attenuation is obtained as an object to be calculated. 前記減衰量計算部は、出力された前記シンボルインデックスを起点として、前記フィードバックフィルタのタップが存在する過去のシンボルインデックスのうち、その遅延時間が小さいものから順に予め定められた上限数までのものを、前記対数尤度比減衰量を計算する対象として求めることを特徴とする請求項1または2に記載の判定帰還型等化器。   The attenuation amount calculation unit starts with the output symbol index, and from among the past symbol indexes where the taps of the feedback filter exist, those having a delay time from the smallest to a predetermined upper limit number. 3. The decision feedback equalizer according to claim 1 or 2, wherein the logarithmic likelihood ratio attenuation is obtained as an object to be calculated. 前記減衰量計算部は、出力された前記シンボルインデックスを起点として、前記フィードバックフィルタのタップが存在する過去のシンボルインデックスのうち、その遅延時間が閾値よりも小さいものを、前記対数尤度比減衰量を計算する対象として求めることを特徴とする請求項1または2に記載の判定帰還型等化器。   The attenuation amount calculation unit calculates a log likelihood ratio attenuation amount of a past symbol index having a tap of the feedback filter from which the delay time is smaller than a threshold, starting from the output symbol index. The decision feedback equalizer according to claim 1, wherein the decision feedback equalizer is calculated as an object to be calculated. 前記減衰量計算部は、求められた前記過去のシンボルインデックスにより特定されるシンボルで伝送されたビットに対して、前記フィードバックフィルタのタップ係数によらず所定の対数尤度比減衰量を計算することを特徴とする請求項3ないし7のいずれか1項に記載の判定帰還型等化器。   The attenuation amount calculation unit calculates a predetermined log likelihood ratio attenuation amount for the bits transmitted by the symbol specified by the obtained past symbol index regardless of the tap coefficient of the feedback filter. The decision feedback equalizer according to any one of claims 3 to 7, characterized in that: 前記減衰量計算部は、求められた前記過去のシンボルインデックスにより特定されるシンボルで伝送されたビットのうち、前記対数尤度比評価部により信頼度が低いと評価されたビットと同一のIQ軸にマッピングされているビット、及び、前記対数尤度比評価部により信頼度が低いと評価されたビットと異なるIQ軸にマッピングされているビットに対して、それぞれ、前記フィードバックフィルタのタップ係数によらず所定の対数尤度比減衰量を計算することを特徴とする請求項3ないし7のいずれか1項に記載の判定帰還型等化器。   The attenuation amount calculation unit includes the same IQ axis as the bit evaluated by the log likelihood ratio evaluation unit as having low reliability among the bits transmitted by the symbol specified by the obtained past symbol index And the bit mapped to the IQ axis different from the bit evaluated to be low in reliability by the log likelihood ratio evaluation unit, respectively, according to the tap coefficient of the feedback filter. 8. The decision feedback equalizer according to claim 3, wherein a predetermined log likelihood ratio attenuation amount is calculated. 前記減衰量計算部は、求められた前記過去のシンボルインデックスにより特定されるシンボルで伝送されたビットに対して、前記フィードバックフィルタのタップ係数又はこれを量子化した値をもとに所定の対数尤度比減衰量を計算することを特徴とする請求項3ないし7のいずれか1項に記載の判定帰還型等化器。   The attenuation calculation unit is configured to calculate a predetermined logarithmic likelihood based on a tap coefficient of the feedback filter or a value obtained by quantizing the bit transmitted in a symbol specified by the obtained past symbol index. The decision feedback equalizer according to any one of claims 3 to 7, wherein a degree-of-degree attenuation is calculated. 前記減衰量計算部は、求められた前記過去のシンボルインデックスにより特定されるシンボルで伝送されたビットのうち、前記対数尤度比評価部により信頼度が低いと評価されたビットと同一のIQ軸にマッピングされているビット、及び、前記対数尤度比評価部により信頼度が低いと評価されたビットと異なるIQ軸にマッピングされているビットに対して、それぞれ、前記フィードバックフィルタのタップ係数又はこれを量子化した値をもとに所定の対数尤度比減衰量を計算することを特徴とする請求項3ないし7のいずれか1項に記載の判定帰還型等化器。   The attenuation amount calculation unit includes the same IQ axis as the bit evaluated by the log likelihood ratio evaluation unit as having low reliability among the bits transmitted by the symbol specified by the obtained past symbol index And the tap coefficient of the feedback filter, respectively, for the bit mapped to the IQ axis different from the bit mapped to the IQ axis different from the bit mapped to the log likelihood ratio evaluation unit. 8. The decision feedback equalizer according to claim 3, wherein a predetermined log likelihood ratio attenuation amount is calculated based on a value obtained by quantizing. 前記減衰量計算部は、同一ビットが重複して前記対数尤度比減衰量を計算する対象となっている場合には、そのビットに対する対数尤度比減衰量として、そのビットに対して計算される複数の対数尤度比減衰量の積を採用することを特徴とする請求項8ないし11のいずれか1項に記載の判定帰還型等化器。   When the same bit overlaps the log likelihood ratio attenuation amount, the attenuation amount calculation unit calculates the log likelihood ratio attenuation amount for the bit. 12. The decision feedback equalizer according to claim 8, wherein a product of a plurality of log likelihood ratio attenuation amounts is employed. 前記減衰量計算部は、同一ビットが重複して前記対数尤度比減衰量を計算する対象となっている場合には、そのビットに対する対数尤度比減衰量として、そのビットに対して計算される複数の対数尤度比減衰量のうちの最小値を採用することを特徴とする請求項8ないし11のいずれか1項に記載の判定帰還型等化器。   When the same bit overlaps the log likelihood ratio attenuation amount, the attenuation amount calculation unit calculates the log likelihood ratio attenuation amount for the bit. 12. The decision feedback equalizer according to claim 8, wherein a minimum value of a plurality of log likelihood ratio attenuation amounts is employed. 前記対数尤度比評価部は、前記対数尤度比計算部により計算された前記対数尤度比の絶対値が所定の閾値未満になった場合に、そのビットの信頼度が低いと評価することを特徴とする請求項1または2に記載の判定帰還型等化器。   The log likelihood ratio evaluation unit evaluates that the reliability of the bit is low when the absolute value of the log likelihood ratio calculated by the log likelihood ratio calculation unit is less than a predetermined threshold. The decision feedback equalizer according to claim 1, wherein: 前記対数尤度比評価部は、前記対数尤度比計算部により計算された前記対数尤度比の絶対値が、その判定帰還巡回で計算された対数尤度比の絶対値の移動平均値未満になった場合に、そのビットの信頼度が低いと評価することを特徴とする請求項1または2に記載の判定帰還型等化器。   The log likelihood ratio evaluation unit is configured such that the absolute value of the log likelihood ratio calculated by the log likelihood ratio calculation unit is less than the moving average value of the absolute value of the log likelihood ratio calculated in the decision feedback cycle 3. The decision feedback equalizer according to claim 1, wherein the reliability of the bit is evaluated as being low.
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