JP2012056209A - Light emitting device, method for driving the same, print head, and image forming apparatus - Google Patents
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Abstract
Description
本発明は、発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置に関する。 The present invention relates to a light emitting device, a driving method of the light emitting device, a print head, and an image forming apparatus.
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を主走査方向に多数、配列してなる、ＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ Ｐｒｉｎｔ Ｈｅａｄ）を用いた記録装置が採用されている。 In image forming apparatuses such as printers, copiers, and facsimiles that employ an electrophotographic method, an electrostatic latent image is obtained by irradiating image information onto a uniformly charged photoreceptor by optical recording means. The electrostatic latent image is visualized by adding toner, and the image is formed by transferring and fixing on the recording paper. In addition to the optical scanning method in which a laser is used as the optical recording means and the exposure is performed by scanning the laser beam in the main scanning direction, in recent years, a light emitting diode (LED: Light) as a light emitting element in response to a request for downsizing of the apparatus. 2. Description of the Related Art A recording apparatus using an LED print head (LPH: LED Print Head) formed by arranging a large number of Emitting Diodes in the main scanning direction is employed.
特許文献１には、それぞれが複数の発光素子を有する一群の発光素子チップと、前記一群の前記発光素子チップに対し、各々の当該発光素子チップを構成する複数の前記発光素子を点灯させるための点灯信号を供給する点灯信号供給手段と、各々の前記発光素子チップを構成する複数の前記発光素子を１つずつ点灯／非点灯の制御対象として順番に指定する第１制御信号を、当該発光素子チップに対して共通に供給する第１制御信号供給手段と、各々の前記発光素子チップにおいて、前記第１制御信号により前記制御対象に指定された発光素子の点灯／非点灯を指示する第２制御信号を、前記一群の発光素子チップをＮ組（Ｎは２以上の整数）に分けてなる組を単位とし、同一の組を構成する複数の発光素子チップに対して共通に供給する第２制御信号供給手段と、前記一群の発光素子チップの中の各々の発光素子チップが前記第２制御信号を取り込むための発光許可信号について、前記Ｎ組の同一の組を構成する複数の発光素子チップのそれぞれに対しては互いに異なる複数の発光許可信号を供給する発光許可信号供給手段とを備える発光素子ヘッドが記載されている。
特許文献２には、アノード電極、カソード電極およびゲート電極を有し、当該アノード電極と当該カソード電極との間が導通しないオフ状態から導通するオン状態に移行することで発光する発光サイリスタを、複数備えた発光サイリスタアレイと、複数の前記発光サイリスタのそれぞれの前記アノード電極と前記カソード電極との間に、複数の当該発光サイリスタに共通に、第１の電位差と当該第１の電位差よりも絶対値が大きい第２の電位差とを交互に設定する設定手段と、複数の前記発光サイリスタのうち、点灯／非点灯の制御対象となる発光サイリスタを、順番に１つずつ指定する指定手段と、前記指定手段によって１つの発光サイリスタが指定され、且つ、前記設定手段によって複数の前記発光サイリスタが前記第２の電位差に設定された期間において、当該１つの発光サイリスタの前記ゲート電極に対し、当該１つの発光サイリスタをオフ状態からオン状態へと移行させるための移行電圧と当該１つの発光サイリスタをオフ状態に維持するための維持電圧とを交互に供給する供給手段と、前記期間において、前記１つの発光サイリスタの前記ゲート電極に対し、前記移行電圧に代えて前記維持電圧を供給することで、当該１つの発光サイリスタの発光開始を阻止すると共に、当該期間における当該維持電圧の供給終了タイミングを可変とすることで、当該１つの発光サイリスタの点灯期間を調整する調整手段とを備える発光装置が記載されている。
ところで、複数の発光素子のそれぞれの発光素子に対応して設けられた転送素子を含んで構成される転送素子部を有する発光装置では、転送素子部により複数の発光素子が順に点灯または非点灯の対象として指定される。そして、この転送素子部においても電力を消費する。よって、発光装置の消費電力を抑制するために、転送素子部の消費電力を低減することが望まれる。 By the way, in a light-emitting device having a transfer element portion that includes a transfer element provided corresponding to each light-emitting element of the plurality of light-emitting elements, the plurality of light-emitting elements are sequentially turned on or off by the transfer element portion. Specified as a target. The transfer element unit also consumes power. Therefore, in order to suppress the power consumption of the light emitting device, it is desired to reduce the power consumption of the transfer element unit.
本発明は、消費電力を抑制した発光装置等を提供することを目的とする。 An object of this invention is to provide the light-emitting device etc. which suppressed power consumption.
請求項１に記載の発明は、基板と、当該基板上に列状に設けられた複数の発光素子と、当該基板上に列状に設けられ、当該複数の発光素子のそれぞれの発光素子に対応して設けられ、オン状態となって、対応する発光素子を点灯または非点灯の制御の対象として指定する複数の転送素子とをそれぞれ備える複数の発光チップと、前記複数の発光チップに対して、当該複数の発光チップのそれぞれの発光チップの前記複数の転送素子において、オン状態が順に伝播するように転送信号を送信する転送信号供給手段と、前記複数の発光チップのそれぞれの発光チップにおける前記複数の転送素子に対して、当該複数の転送素子の何れかの転送素子をオフ状態からオン状態に移行するタイミングにおいては、第１の電源電位を供給し、当該転送素子をオン状態からオフ状態にするタイミングにおいては、当該第１の電源電位より絶対値において大きい第２の電源電位を供給する電源電位供給手段とを備える発光装置である。
請求項２に記載の発明は、前記発光チップは、前記複数の転送素子が、それぞれ第１のゲート端子、第１のアノード端子、第１のカソード端子を有する複数の転送サイリスタであって、当該複数の転送サイリスタの何れかの転送サイリスタがオフ状態からオン状態に移行するタイミングにおいては、前記第１の電源電位が当該第１のゲート端子に電源線抵抗を介して供給されて、当該転送サイリスタのオフ状態のしきい電圧が設定され、当該転送サイリスタがオン状態からオフ状態に移行するタイミングにおいては、前記第２の電源電位が当該第１のゲート端子に当該電源線抵抗を介して供給されて、当該転送サイリスタの当該第１のゲート端子の電圧が設定されることを特徴とする請求項１に記載の発光装置である。
請求項３に記載の発明は、前記発光チップにおいて、列状に設けられた前記複数の転送サイリスタは、それぞれ隣接する２つの転送サイリスタの前記第１のゲート端子間が、それぞれショットキーダイオードにより接続されていることを特徴とする請求項２に記載の発光装置である。
請求項４に記載の発明は、前記発光チップは、前記複数の発光素子が、それぞれ第２のゲート端子、第２のアノード端子、第２のカソード端子を備える複数の発光サイリスタであることを特徴とする請求項１ないし３のいずれか１項に記載の発光装置である。
請求項５に記載の発明は、前記発光チップは、前記複数の転送サイリスタのそれぞれの転送サイリスタの第１のゲート端子と、前記複数の発光サイリスタに属し、当該転送サイリスタに対応する発光サイリスタの第２のゲート端子とが接続されていることを特徴とする請求項４に記載の発光装置である。
請求項６に記載の発明は、前記発光チップは、前記複数の転送サイリスタのそれぞれの転送サイリスタの第１のゲート端子と、前記複数の発光サイリスタに属し、当該転送サイリスタに対応する発光サイリスタの第２のゲート端子とが、当該発光サイリスタを点灯または非点灯のいずれか一方に設定する設定手段を介して接続されていることを特徴とする請求項４に記載の発光装置である。
The invention according to
According to a second aspect of the present invention, the light emitting chip includes a plurality of transfer thyristors, wherein the plurality of transfer elements each include a first gate terminal, a first anode terminal, and a first cathode terminal. At the timing when any one of the plurality of transfer thyristors shifts from the OFF state to the ON state, the first power supply potential is supplied to the first gate terminal via the power supply line resistance, and the transfer thyristor The second power supply potential is supplied to the first gate terminal via the power supply line resistance at the timing when the threshold voltage in the off state is set and the transfer thyristor shifts from the on state to the off state. The light emitting device according to
According to a third aspect of the present invention, in the light emitting chip, in the plurality of transfer thyristors provided in a row, the first gate terminals of two adjacent transfer thyristors are respectively connected by Schottky diodes. The light emitting device according to
According to a fourth aspect of the present invention, in the light emitting chip, the plurality of light emitting elements are a plurality of light emitting thyristors each including a second gate terminal, a second anode terminal, and a second cathode terminal. The light emitting device according to any one of
According to a fifth aspect of the present invention, the light emitting chip belongs to a first gate terminal of each of the plurality of transfer thyristors and the plurality of light emitting thyristors, and the light emitting thyristor corresponding to the transfer thyristor corresponds to the first light emitting thyristor. The light emitting device according to
According to a sixth aspect of the present invention, the light emitting chip belongs to a first gate terminal of each of the plurality of transfer thyristors and the plurality of light emitting thyristors, and the light emitting thyristors corresponding to the transfer thyristors correspond to the first light emitting thyristors. 5. The light emitting device according to
請求項７に記載の発明は、基板と、当該基板上に列状に設けられた複数の発光素子と、当該基板上に列状に設けられ、当該複数の発光素子のそれぞれの発光素子に対応して設けられ、順にオン状態となって、対応する発光素子を点灯または非点灯の制御の対象として指定する複数の転送素子とをそれぞれ備える、複数の発光チップを備えた発光装置を駆動する方法であって、前記複数の発光チップのそれぞれの発光チップの複数の転送素子の何れかの転送素子をオフ状態からオン状態にするタイミングにおいては、第１の電源電位を供給するステップと、前記転送素子をオン状態からオフ状態にするタイミングにおいては、前記第１の電源電位に比べて絶対値において大きい第２の電源電位を供給するステップとを含む発光装置を駆動する方法である。
The invention according to
請求項８に記載の発明は、基板と、当該基板上に列状に設けられた複数の発光素子と、当該基板上に列状に設けられ、当該複数の発光素子のそれぞれの発光素子に対応して設けられ、オン状態となって、対応する発光素子を点灯または非点灯の制御の対象として指定する複数の転送素子とをそれぞれ備える複数の発光チップと、当該複数の発光チップに対して、当該複数の発光チップのそれぞれの発光チップの当該複数の転送素子において、オン状態が順に伝播するように転送信号を送信する転送信号供給手段と、当該複数の発光チップのそれぞれの発光チップにおける当該複数の転送素子に対して、当該複数の転送素子の何れかの転送素子をオフ状態からオン状態に移行するタイミングにおいては、第１の電源電位を供給し、当該転送素子をオン状態からオフ状態にするタイミングにおいては、当該第１の電源電位より絶対値において大きい第２の電源電位を供給する電源電位供給手段とを備え、像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段とを備えるプリントヘッドである。
The invention according to
請求項９に記載の発明は、像保持体を帯電する帯電手段と、基板と、当該基板上に列状に設けられた複数の発光素子と、当該基板上に列状に設けられ、当該複数の発光素子のそれぞれの発光素子に対応して設けられ、オン状態となって、対応する発光素子を点灯または非点灯の制御の対象として指定する複数の転送素子とをそれぞれ備える複数の発光チップと、当該複数の発光チップに対して、当該複数の発光チップのそれぞれの発光チップの当該複数の転送素子において、オン状態が順に伝播するように転送信号を送信する転送信号供給手段と、当該複数の発光チップのそれぞれの発光チップにおける当該複数の転送素子に対して、当該複数の転送素子の何れかの転送素子をオフ状態からオン状態に移行するタイミングにおいては、第１の電源電位を供給し、当該転送素子をオン状態からオフ状態にするタイミングにおいては、当該第１の電源電位より絶対値において大きい第２の電源電位を供給する電源電位供給手段とを備え、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された前記静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。 According to a ninth aspect of the present invention, there is provided a charging means for charging the image carrier, a substrate, a plurality of light emitting elements provided in a row on the substrate, and a plurality of the light emitting elements provided in a row on the substrate. A plurality of light-emitting chips each provided with a plurality of transfer elements which are provided corresponding to the respective light-emitting elements and are turned on to designate the corresponding light-emitting elements as objects to be turned on or off. Transfer signal supply means for transmitting a transfer signal to the plurality of light emitting chips so that an ON state is sequentially propagated in the plurality of transfer elements of the light emitting chips of the plurality of light emitting chips, and the plurality of light emitting chips. For the plurality of transfer elements in each light-emitting chip of the light-emitting chip, the timing at which one of the plurality of transfer elements shifts from the off state to the on state is the first Power supply potential supply means for supplying a second power supply potential that is larger in absolute value than the first power supply potential at a timing of supplying a source potential and turning the transfer element from an on state to an off state; An exposure unit that exposes the holder to form an electrostatic latent image; an optical unit that forms an image of light emitted from the exposure unit on the image carrier; and the electrostatic unit formed on the image carrier. An image forming apparatus includes: a developing unit that develops a latent image; and a transfer unit that transfers an image developed on the image holding member to a transfer target.
請求項１の発明によれば、単一の電源電位を用いた場合に比べ、発光装置の消費電力を抑制できる。
請求項２の発明によれば、本構成を有しない場合に比べ、より簡易な構成で、発光装置の消費電力の抑制ができる。
請求項３の発明によれば、本構成を有しない場合に比べ、第１の電源電位と第２の電源電位との差を大きくできる。
請求項４の発明によれば、本構成を有しない場合に比べ、発光チップの形成がより容易に行える。
請求項５の発明によれば、本構成を有しない場合に比べ、それぞれの発光チップにおいて発光サイリスタを点灯できない期間をより短くできる。
請求項６の発明によれば、本構成を有しない場合に比べ、それぞれの発光チップにおいて複数の発光サイリスタを並行して点灯できる。
請求項７の発明によれば、単一の電源電位を用いた場合に比べ、発光装置の消費電力を抑制できる。
請求項８の発明によれば、単一の電源電位を用いた場合に比べ、消費電力を抑制した露光ができる。
請求項９の発明によれば、単一の電源電位を用いた場合に比べ、消費電力を抑制した画像形成ができる。
According to the first aspect of the present invention, the power consumption of the light emitting device can be suppressed as compared with the case where a single power supply potential is used.
According to the second aspect of the present invention, the power consumption of the light emitting device can be suppressed with a simpler configuration than when the present configuration is not provided.
According to the invention of
According to the invention of
According to the fifth aspect of the present invention, the period during which the light-emitting thyristor cannot be turned on in each light-emitting chip can be shortened as compared with the case where this configuration is not provided.
According to the sixth aspect of the present invention, a plurality of light-emitting thyristors can be turned on in parallel in each light-emitting chip as compared with the case where this configuration is not provided.
According to the invention of
According to the eighth aspect of the present invention, it is possible to perform exposure with reduced power consumption compared to the case where a single power supply potential is used.
According to the ninth aspect of the present invention, it is possible to form an image with reduced power consumption as compared with the case where a single power supply potential is used.
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
（画像形成装置１）
図１は第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。
Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
[First Embodiment]
(Image forming apparatus 1)
FIG. 1 is a diagram illustrating an example of the overall configuration of an
画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される複数のエンジンを含む画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備えている。
The image forming
Further, the image forming
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
In the
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。
Each color toner image on the
Thereafter, the
（プリントヘッド１４）
図２は、プリントヘッド１４の構成を示した断面図である。このプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（本実施の形態では、発光素子の一例としての発光サイリスタ）を備える発光部６３を備えた露光手段の一例としての発光装置６５、発光部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
発光装置６５は、前述した発光部６３、発光部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備えている。
(Print head 14)
FIG. 2 is a cross-sectional view showing the configuration of the
The
ハウジング６１は、例えば金属で形成され、回路基板６２およびロッドレンズアレイ６４を支持し、発光部６３の発光素子における発光点がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。
The
（発光装置６５）
図３は、発光装置６５の上面図である。
図３に示すように、発光装置６５では、発光部６３は、回路基板６２上に、４０個の発光チップＣ１〜Ｃ４０が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたものおよびその間の番号のものを含むことを意味する。例えば、発光チップＣ１〜Ｃ４０は、発光チップＣ１から番号順に発光チップＣ４０までを含む。
(Light emitting device 65)
FIG. 3 is a top view of the
As shown in FIG. 3, in the
In the present specification, “to” indicates a plurality of constituent elements each distinguished by a number, and includes those described before and after “to” and those between them. For example, the light emitting chips C1 to C40 include the light emitting chip C1 to the light emitting chip C40 in numerical order.
発光チップＣ１〜Ｃ４０の構成は同一であってよい。よって、発光チップＣ１〜Ｃ４０をそれぞれ区別しないときは、発光チップＣと呼ぶ。
なお、本実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、前述したように、発光部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。
なお、発光チップＣ１〜Ｃ４０の配列についての詳細は後述する。
The configurations of the light emitting chips C1 to C40 may be the same. Therefore, when the light emitting chips C1 to C40 are not distinguished from each other, they are referred to as light emitting chips C.
In the present embodiment, a total of 40 light emitting chips C are used, but the present invention is not limited to this.
As described above, the
Details of the arrangement of the light emitting chips C1 to C40 will be described later.
図４は、第１の実施の形態における発光チップＣの構成、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線（ライン）の構成を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線（ライン）の構成を示している。
FIG. 4 is a diagram showing the configuration of the light-emitting chip C, the configuration of the
はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、矩形の基板８０の表面において、長辺側に長辺に沿って列状に設けられた複数の発光素子（本実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…）から構成される発光素子列１０２を備えている。さらに、発光チップＣは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備えている。なお、これらの端子は、基板８０の一端部からφ１端子、Ｖｇａ端子の順に設けられ、基板８０の他端部からφＩ端子、φ２端子の順に設けられている。そして、発光素子列１０２は、Ｖｇａ端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極８５（後述する図６参照）が設けられている。
First, the configuration of the light-emitting chip C shown in FIG.
The light emitting chip C includes a plurality of light emitting elements (in the present embodiment, light emitting thyristors L1, L2, L3,...) Provided in a row along the long side on the surface of the
次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０および発光チップＣ１〜Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１〜Ｃ４０とを相互に接続する配線（ライン）が設けられている。
Next, the configuration of the
As described above, the
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路１１０は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に対して、転送信号の一例である第１転送信号φ１および第２転送信号φ２を送信する転送信号供給手段の一例としての転送信号発生部１２０を備えている。
さらにまた、信号発生回路１１０は、各種の制御信号に基づき、各発光チップＣ１〜Ｃ４０に、点灯信号φＩ１〜φＩ４０をそれぞれ送信する点灯信号発生部１４０を備えている。点灯信号φＩ１〜φＩ４０のそれぞれを区別しないときは点灯信号φＩと呼ぶ。
さらに、本実施の形態では、信号発生回路１１０は、発光チップＣ１〜Ｃ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ１〜Ｃ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給手段の一例としての電源電位供給部１７０を備えている。
First, the configuration of the
Image signal processed image data and various control signals are input to the
The
Furthermore, the
Further, in the present embodiment, the
次に、発光チップＣ１〜Ｃ４０の配列について説明する。
奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…も、同様にそれぞれの基板８０の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、発光チップＣに設けられた発光素子列１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＣ間においても発光素子が主走査方向に予め定められた間隔で並ぶように位置が設定されている。
Next, the arrangement of the light emitting chips C1 to C40 will be described.
The odd-numbered light emitting chips C1, C3, C5,... Are arranged in a line at intervals in the long side direction of each
信号発生回路１１０と発光チップＣ１〜Ｃ４０とを相互に接続する配線（ライン）について説明する。
回路基板６２には、発光チップＣの基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、発光チップＣに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。
A wiring (line) for connecting the
The
The
回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＣ１〜Ｃ４０のφ１端子に、第１転送信号φ１を送信するための第１転送信号ライン２０１、および発光チップＣ１〜Ｃ４０のφ２端子に、第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。第１転送信号φ１および第２転送信号φ２は、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。
The
さらにまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＣ１〜Ｃ４０に点灯信号φＩ１〜φＩ４０をそれぞれ送信する点灯信号ライン２０４−１〜２０４−４０が設けられている。
Furthermore, the
以上説明したように、回路基板６２上のすべての発光チップＣ１〜Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。一方、点灯信号φＩ１〜φＩ４０は、発光チップＣ１〜Ｃ４０のそれぞれに個別に送信される。
As described above, the reference potential Vsub and the power supply potential Vga are commonly supplied to all the light emitting chips C1 to C40 on the
（発光チップＣ）
図５は、第１の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明するための等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＣ上のレイアウトに基づいて配置されている（後述する図６参照）。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端に示している。
ここでは、信号発生回路１１０との関係において発光チップＣ１を例に、発光チップＣを説明する。そこで、図５において、発光チップＣを発光チップＣ１（Ｃ）と表記する。他の発光チップＣ２〜Ｃ４０の構成は、発光チップＣ１と同じである。
(Light emitting chip C)
FIG. 5 is an equivalent circuit diagram for explaining a circuit configuration of the light-emitting chip C on which the self-scanning light-emitting element array (SLED) according to the first embodiment is mounted. Each element described below is arranged based on a layout on the light-emitting chip C except for terminals (φ1 terminal, φ2 terminal, Vga terminal, φI terminal) (see FIG. 6 described later). Note that the positions of the terminals (φ1 terminal, φ2 terminal, Vga terminal, φI terminal) are different from those in FIG.
Here, the light emitting chip C will be described taking the light emitting chip C1 as an example in relation to the
発光チップＣ１（Ｃ）は、前述したように基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光サイリスタ列（発光素子列１０２（図４参照））を備えている。
さらに、発光チップＣ１（Ｃ）は、発光サイリスタ列と同様に列状に配列された転送素子の一例としての転送サイリスタＴ１、Ｔ２、Ｔ３、…から構成される転送素子列の一例としての転送サイリスタ列を備えている。
The light-emitting chip C1 (C) includes a light-emitting thyristor array (light-emitting element array 102 (see FIG. 4)) configured by light-emitting thyristors L1, L2, L3,. I have.
Further, the light-emitting chip C1 (C) is a transfer thyristor as an example of a transfer element array including transfer thyristors T1, T2, T3,... As an example of transfer elements arranged in a row like the light-emitting thyristor array. Has columns.
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…を備えている。なお、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…はそれぞれ寄生抵抗Ｒｐ１、Ｒｐ２、Ｒｐ３、…を有している。なお、寄生抵抗Ｒｐ１、Ｒｐ２、Ｒｐ３、…は結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…に寄生して存在する。 Further, the light emitting chip C1 (C) includes two pairs of transfer thyristors T1, T2, T3,... In the order of numbers and coupling diodes Dx1, Dx2, Dx3,. The coupling diodes Dx1, Dx2, Dx3,... Have parasitic resistances Rp1, Rp2, Rp3,. Parasitic resistances Rp1, Rp2, Rp3,... Are parasitic on the coupling diodes Dx1, Dx2, Dx3,.
さらに、発光チップＣ１（Ｃ）は、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…を備えている。 Further, the light emitting chip C1 (C) includes power line resistances Rgx1, Rgx2, Rgx3,.
ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、寄生抵抗Ｒｐ１、Ｒｐ２、Ｒｐ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…をそれぞれ区別しないときは、発光サイリスタＬ、転送サイリスタＴ、結合ダイオードＤｘ、寄生抵抗Ｒｐ、電源線抵抗Ｒｇｘと表記する。 Here, light-emitting thyristors L1, L2, L3,..., Transfer thyristors T1, T2, T3,..., Coupling diodes Dx1, Dx2, Dx3,..., Parasitic resistances Rp1, Rp2, Rp3,. When not distinguishing Rgx3,..., They are expressed as light-emitting thyristor L, transfer thyristor T, coupling diode Dx, parasitic resistance Rp, and power supply line resistance Rgx.
上記のサイリスタ（発光サイリスタＬ、転送サイリスタＴ）は、ゲート端子、アノード端子、カソード端子の３端子を有する半導体素子である。
ここでは、転送サイリスタＴのゲート端子を第１のゲート端子、アノード端子を第１のアノード端子、カソード端子を第１のカソード端子と呼ぶことがある。さらに、発光サイリスタＬのゲート端子を第２のゲート端子、アノード端子を第２のアノード端子、カソード端子を第２のカソード端子と呼ぶことがある。
結合ダイオードＤｘはショットキーダイオードである。
The thyristor (light-emitting thyristor L, transfer thyristor T) is a semiconductor element having three terminals: a gate terminal, an anode terminal, and a cathode terminal.
Here, the gate terminal of the transfer thyristor T may be referred to as a first gate terminal, the anode terminal as a first anode terminal, and the cathode terminal as a first cathode terminal. Furthermore, the gate terminal of the light emitting thyristor L may be referred to as a second gate terminal, the anode terminal as a second anode terminal, and the cathode terminal as a second cathode terminal.
The coupling diode Dx is a Schottky diode.
発光サイリスタ列における発光サイリスタＬの数は、予め定められた個数とすればよい。本実施の形態で、発光サイリスタＬの数を例えば１２８個とすると、転送サイリスタＴの数も１２８個である。同様に、電源線抵抗Ｒｇｘの数も１２８個である。しかし、結合ダイオードＤｘの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴの数は、発光サイリスタＬの数より多くてもよい。
The number of light emitting thyristors L in the light emitting thyristor array may be a predetermined number. In the present embodiment, if the number of light-emitting thyristors L is, for example, 128, the number of transfer thyristors T is also 128. Similarly, the number of power line resistances Rgx is 128. However, the number of coupling diodes Dx is 127, which is one less than the number of transfer thyristors T.
The number of transfer thyristors T may be larger than the number of light emitting thyristors L.
発光チップＣ１（Ｃ）は、１個のスタートダイオードＤｘ０（寄生抵抗Ｒｐ０を含む。）を備えている。なお、スタートダイオードＤｘ０はショットキーダイオードである。さらに、後述する第１転送信号φ１を送信する第１転送信号線７２と第２転送信号φ２を送信する第２転送信号線７３とに過剰な電流が流れるのを防止する電流制限抵抗Ｒ１およびＲ２を備えている。
The light emitting chip C1 (C) includes one start diode Dx0 (including a parasitic resistance Rp0). The start diode Dx0 is a Schottky diode. Furthermore, current limiting resistors R1 and R2 that prevent an excessive current from flowing through a first
発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…は、図５中において、左側から番号順に配列されている。さらに、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…も、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列は、図５中上から、転送サイリスタ列、発光サイリスタ列の順に並べられている。
The light emitting thyristors L1, L2, L3,... Of the light emitting thyristor array and the transfer thyristors T1, T2, T3,. Further, the coupling diodes Dx1, Dx2, Dx3,..., The power line resistances Rgx1, Rgx2, Rgx3,.
The light emitting thyristor array and the transfer thyristor array are arranged in the order of the transfer thyristor array and the light emitting thyristor array from the top in FIG.
では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴのアノード端子、発光サイリスタＬのアノード端子は、発光チップＣ１（Ｃ）の基板８０に接続されている（アノードコモン）。
そして、これらのアノード端子は、基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）を介して電源ライン２００ａ（図４参照）に接続されている。この電源ライン２００ａに、基準電位Ｖｓｕｂが供給される。
Next, electrical connection of each element in the light emitting chip C1 (C) will be described.
The anode terminal of the transfer thyristor T and the anode terminal of the light-emitting thyristor L are connected to the
These anode terminals are connected to the
転送サイリスタＴの配列に沿って、奇数番号（奇数番目）の転送サイリスタＴ１、Ｔ３、…のカソード端子は、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４参照）が接続され、第１転送信号φ１が送信される。
Along with the arrangement of the transfer thyristors T, the cathode terminals of the odd-numbered (odd-numbered) transfer thyristors T1, T3,... Are connected to the first
一方、転送サイリスタＴの配列に沿って、偶数番号（偶数番目）の転送サイリスタＴ２、Ｔ４、…のカソード端子は、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４参照）が接続され、第２転送信号φ２が送信される。
On the other hand, the cathode terminals of the even-numbered (even-numbered) transfer thyristors T2, T4,... Are connected to the second
発光サイリスタＬ１、Ｌ２、Ｌ３、…のカソード端子は、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＣ１では、φＩ端子は、電流制限抵抗ＲＩを介して点灯信号ライン２０４−１に接続され、点灯信号φＩ１が供給される。点灯信号φＩ１は、発光サイリスタＬ１、Ｌ２、Ｌ３、…に点灯のための電流を送信する。なお、他の発光チップＣ２〜Ｃ４０には、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４−２〜２０４−４０が接続され、点灯信号φＩ２〜φＩ４０が送信される。
The cathode terminals of the light emitting
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に、１対１で接続されている。 The gate terminals Gt1, Gt2, Gt3,... Of the transfer thyristors T1, T2, T3,... Have a one-to-one correspondence with the gate terminals Gl1, Gl2, Gl3,... Of the light emitting thyristors L1, L2, L3,. Connected with.
ここでも、ゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…、ゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…をそれぞれ区別しないときは、ゲート端子Ｇｔ、ゲート端子Ｇｌと表記する。 Here, the gate terminals Gt1, Gt2, Gt3,..., And the gate terminals Gl1, Gl2, Gl3,.
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…を番号順に２個ずつペアとしたゲート端子Ｇｔ間に、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…はそれぞれがゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…で順に挟まれるように直列接続されている。そして、結合ダイオードＤｘ１の向きは、ゲート端子Ｇｔ１からゲート端子Ｇｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤｘ２、Ｄｘ３、Ｄｘ４、…についても同様である。 Coupling diodes Dx1, Dx2, Dx3,... Are connected between the gate terminals Gt, each of which is a pair of gate terminals Gt1, Gt2, Gt3,... Of transfer thyristors T1, T2, T3,. Yes. That is, the coupling diodes Dx1, Dx2, Dx3,... Are connected in series so as to be sandwiched between the gate terminals Gt1, Gt2, Gt3,. The direction of the coupling diode Dx1 is connected in a direction in which a current flows from the gate terminal Gt1 toward the gate terminal Gt2. The same applies to the other coupling diodes Dx2, Dx3, Dx4,.
転送サイリスタＴのゲート端子Ｇｔ（発光サイリスタＬのゲート端子Ｇｌと同じ。）は、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇｘを介して、電源電位Ｖｇａが供給される電源線７１に接続されている。 The gate terminal Gt of the transfer thyristor T (same as the gate terminal Gl of the light emitting thyristor L) is a power supply line to which the power supply potential Vga is supplied via the power supply line resistance Rgx provided corresponding to each of the transfer thyristors T. 71 is connected.
そして、転送サイリスタ列の一端側の転送サイリスタＴ１のゲート端子Ｇｔ１は、寄生抵抗Ｒｐ０を介してスタートダイオードＤｘ０のカソード端子に接続されている。一方、スタートダイオードＤｘ０のアノード端子は、第２転送信号線７３に接続されている。
The gate terminal Gt1 of the transfer thyristor T1 on one end side of the transfer thyristor array is connected to the cathode terminal of the start diode Dx0 via the parasitic resistance Rp0. On the other hand, the anode terminal of the start diode Dx 0 is connected to the second
図５において、発光チップＣ１（Ｃ）の転送サイリスタＴ、結合ダイオードＤｘ、電源線抵抗Ｒｇｘ、スタートダイオードＤｘ０を備える部分を転送素子部と表記する。 In FIG. 5, a portion including the transfer thyristor T, the coupling diode Dx, the power supply line resistance Rgx, and the start diode Dx0 of the light emitting chip C1 (C) is referred to as a transfer element portion.
図６は、第１の実施の形態における発光チップＣの平面レイアウト図および断面図である。ここでは、発光チップＣと信号発生回路１１０との関係を記載しないので、発光チップＣ１を例にせずに、発光チップＣを説明する。よって、図６において、発光チップＣと表記する。
図６（ａ）は、発光チップＣの平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。図６（ｂ）は、図６（ａ）に示したＶＩＢ−ＶＩＢ線での断面図である。よって、図６（ｂ）の断面図には、図中下より発光サイリスタＬ１、電源線抵抗Ｒｇｘ１、結合ダイオードＤｘ１、転送サイリスタＴ１の断面が示されている。なお、図６（ａ）および（ｂ）の図中には、主要な素子や端子を名前により表記している。
なお、図６（ａ）では、各素子間を接続する配線を、実線で示している。また、図６（ｂ）では、各素子を覆う保護層および保護層に設けられた開口を介して各素子を接続する配線の記載を省略している。
FIG. 6 is a plan layout view and a cross-sectional view of the light-emitting chip C in the first embodiment. Here, since the relationship between the light emitting chip C and the
FIG. 6A is a plan layout diagram of the light emitting chip C, and shows a portion centering on the light emitting thyristors L1 to L4 and the transfer thyristors T1 to T4. FIG. 6B is a cross-sectional view taken along line VIB-VIB shown in FIG. Therefore, in the cross-sectional view of FIG. 6B, the light-emitting thyristor L1, the power supply line resistance Rgx1, the coupling diode Dx1, and the transfer thyristor T1 are shown from the bottom in the figure. In addition, in FIG. 6A and FIG. 6B, main elements and terminals are indicated by names.
In FIG. 6A, the wiring connecting the elements is indicated by a solid line. Further, in FIG. 6B, description of a protective layer that covers each element and wiring that connects each element via an opening provided in the protective layer is omitted.
発光チップＣは、図６（ｂ）に示すように、例えばＧａＡｓやＧａＡｌＡｓなどの化合物半導体において、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層されたのち、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を連続してエッチングすることで相互に分離された複数の島（アイランド）（第１アイランド３０１、第２アイランド３０２、第３アイランド３０３、第４アイランド３０４、第５アイランド３０５、第６アイランド３０６および符号を付さないアイランド）を備えている。
As shown in FIG. 6B, the light-emitting chip C is formed of a compound semiconductor such as GaAs or GaAlAs on a p-
図６（ａ）に示すように、第１アイランド３０１は、平面形状が一部張り出した部分を有する矩形であって、発光サイリスタＬ１が設けられている。第２アイランド３０２は、平面形状が両端に膨らんだ部分を有する形状であって、電源線抵抗Ｒｇｘ１が設けられている。第３アイランド３０３は、平面形状が矩形であって、結合ダイオードＤｘ１、転送サイリスタＴ１が設けられている。第４アイランド３０４は、平面形状が矩形であって、スタートダイオードＤｘ０が設けられている。第５アイランド３０５および第６アイランド３０６は、平面形状が両端に膨らんだ部分を有する形状であって、第５アイランド３０５には電流制限抵抗Ｒ１、第６アイランド３０６には電流制限抵抗Ｒ２が設けられている。
そして、発光チップＣには、第１アイランド３０１、第２アイランド３０２、第３アイランド３０３と同様なアイランドが、並列して形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、電源線抵抗Ｒｇｘ２、Ｒｇｘ３、Ｒｇｘ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…等が、第１アイランド３０１、第２アイランド３０２、第３アイランド３０３と同様に設けられている。これらについては、説明を省略する。
そしてまた、基板８０の裏面にはＶｓｕｂ端子となる裏面電極８５が設けられている。
As shown in FIG. 6A, the
In the light emitting chip C, islands similar to the
Further, a
図６（ａ）および（ｂ）により、第１アイランド３０１、第２アイランド３０２、第３アイランド３０３、第４アイランド３０４、第５アイランド３０５、第６アイランド３０６について詳細に説明する。
第１アイランド３０１に設けられた発光サイリスタＬ１は、ｐ型の基板８０上のｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４の領域１１１上に形成されたｎ型オーミック電極１２１をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３１をゲート端子Ｇｌ１とする。そして、ｎ型オーミック電極１２１の部分を除くｎ型の第４半導体層８４の領域１１１表面から光を放出する。
6A and 6B, the
The light-emitting thyristor L1 provided on the
第２アイランド３０２に設けられた電源線抵抗Ｒｇｘ１は、ｐ型の第３半導体層８３上に形成された２つのｐ型オーミック電極１３２および１３３の間に形成され、ｐ型オーミック電極１３２および１３３の間のｐ型の第３半導体層８３を抵抗として用いている。
The power supply line resistance Rgx1 provided on the
第３アイランド３０３に設けられた転送サイリスタＴ１は、ｐ型の基板８０上のｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４の領域１１２上に形成されたｎ型オーミック電極１２２をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３４をゲート端子Ｇｔ１とする。
同じく第３アイランド３０３に設けられた結合ダイオードＤｘ１は、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３にショットキー接合するショットキー電極１５１をカソード端子とし、ｐ型オーミック電極１３４（ゲート端子Ｇｔ１）をアノード端子とする。
The transfer thyristor T1 provided on the
Similarly, the coupling diode Dx1 provided on the
第４アイランド３０４に設けられたスタートダイオードＤｘ０は、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３にショットキー接合するショットキー電極１５２をカソード端子とし、ｐ型の第３半導体層８３上に設けられたｐ型オーミック電極１３５をアノード端子とする。
第５アイランド３０５に設けられた電流制限抵抗Ｒ１、第６アイランド３０６に設けられた電流制限抵抗Ｒ２は、第２アイランド３０２に設けられた電源線抵抗Ｒｇｘ１と同様に、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成された一組のｐ型オーミック電極（符号なし）間のｐ型の第３半導体層８３を抵抗とする。
The start diode Dx0 provided on the
The current limiting resistor R1 provided on the
図６（ａ）において、各素子間の接続関係を説明する。
第１アイランド３０１において、発光サイリスタＬ１のカソード端子であるｎ型オーミック電極１２１は点灯信号線７５に接続されている。点灯信号線７５はφＩ端子に接続されている。
発光サイリスタＬ１のゲート端子Ｇｌ１であるｐ型オーミック電極１３１は、第３アイランド３０３の転送サイリスタＴ１のゲート端子Ｇｔ１であるｐ型オーミック電極１３４に接続されている。
In FIG. 6A, the connection relationship between each element will be described.
In the
The p-type ohmic electrode 131 which is the gate terminal Gl1 of the light emitting thyristor L1 is connected to the p-
第２アイランド３０２に設けられた電源線抵抗Ｒｇｘ１の一方の端子であるｐ型オーミック電極１３２は、第１アイランド３０１に設けられた発光サイリスタＬ１のゲート端子Ｇｌ１であるｐ型オーミック電極１３１に接続されている。電源線抵抗Ｒｇｘ１の他方の端子であるｐ型オーミック電極１３３は、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。
The p-
第３アイランド３０３に設けられた転送サイリスタＴ１のカソード端子であるｎ型オーミック電極１２２は、第１転送信号線７２に接続されている。第１転送信号線７２は、第５アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
そして、第３アイランド３０３に設けられた結合ダイオードＤｘ１のカソード端子であるショットキー電極１５１は、隣接して設けられた転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続されている。
一方、第３アイランド３０３に設けられた転送サイリスタＴ１のゲート端子Ｇｔ１であるｐ型オーミック電極１３４は、第４アイランド３０４に設けられたスタートダイオードＤｘ０のカソード端子であるショットキー電極１５２に接続されている。
An n-
The
On the other hand, the p-
第４アイランド３０４に設けられたスタートダイオードＤｘ０のｐ型オーミック電極１３５は、偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のカソード端子であるｎ型の第４半導体層８４上に形成されたｎ型オーミック電極（符号なし）と接続されるとともに、第６アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、結合ダイオードＤｘ、電源線抵抗Ｒｇｘについても同様である。
このようにして、図５に示した発光チップＣの回路構成が形成される。
The p-
Although not described here, the same applies to other light-emitting thyristors L, transfer thyristors T, coupling diodes Dx, and power supply line resistors Rgx.
In this way, the circuit configuration of the light emitting chip C shown in FIG. 5 is formed.
（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
発光装置６５は発光チップＣ１〜Ｃ４０を備えている（図３、４参照）。
図４に示したように、回路基板６２上のすべての発光チップＣ１〜Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。
一方、点灯信号φＩ１〜φＩ４０は、発光チップＣ１〜Ｃ４０のそれぞれに個別に送信される。点灯信号φＩ１〜φＩ４０は、画像データに基づいて、各発光チップＣ１〜Ｃ４０の発光サイリスタＬを点灯または非点灯に設定する信号である。よって、点灯信号φＩ１〜φＩ４０は、画像データによって相互に波形が異なる。しかし、４０個の点灯信号φＩ１〜φＩ４０は、同じタイミングで並列に送信される。
よって、発光チップＣ１〜Ｃ４０は並列に駆動されるので、発光チップＣ１の動作を説明すれば足りる。
なお、発光サイリスタＬの光量を補正するために、点灯信号φＩ１〜φＩ４０を送信するタイミングを、各発光チップＣで互にずらすようにしてもよい。
(Operation of the light emitting device 65)
Next, the operation of the
The
As shown in FIG. 4, the reference potential Vsub and the power supply potential Vga are commonly supplied to all the light emitting chips C1 to C40 on the
On the other hand, the lighting signals φI1 to φI40 are individually transmitted to the light emitting chips C1 to C40. The lighting signals φI1 to φI40 are signals for setting the light emitting thyristors L of the respective light emitting chips C1 to C40 to be lit or not lit based on the image data. Therefore, the waveforms of the lighting signals φI1 to φI40 are different depending on the image data. However, the 40 lighting signals φI1 to φI40 are transmitted in parallel at the same timing.
Therefore, since the light emitting chips C1 to C40 are driven in parallel, it is sufficient to explain the operation of the light emitting chip C1.
In addition, in order to correct the light quantity of the light emitting thyristor L, the timing of transmitting the lighting signals φI1 to φI40 may be shifted in each light emitting chip C.
＜サイリスタ＞
発光チップＣ１の動作を説明する前に、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
以下では、一例として、Ｖｓｕｂ端子である裏面電極８５（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａを、第２の電源電位の一例としての、ローレベルの電位（以下では「Ｌ」と表記する。）として−３．３Ｖとする。なお、後述するように、電源電位Ｖｇａは、第１の電源電位の一例としての、「Ｈ」と「Ｌ」との中間レベルの電位（以下では「Ｍ」と表記する。）になることがある。なお、「Ｍ」は一例として−２Ｖとする。
本実施の形態では、発光チップＣおよび発光装置６５は負の電位で駆動される。
<Thyristor>
Before describing the operation of the light emitting chip C1, the basic operation of the thyristor (transfer thyristor T, light emitting thyristor L) will be described. As described above, the thyristor is a semiconductor element having three terminals: an anode terminal, a cathode terminal, and a gate terminal.
Hereinafter, as an example, the reference potential Vsub supplied to the back electrode 85 (see FIGS. 5 and 6), which is the Vsub terminal, is set to a high level potential (hereinafter referred to as “H”) at 0 V and the Vga terminal. The supplied power supply potential Vga is −3.3 V as a low-level potential (hereinafter referred to as “L”) as an example of the second power supply potential. As will be described later, the power supply potential Vga may be an intermediate level potential between “H” and “L” (hereinafter referred to as “M”) as an example of the first power supply potential. is there. “M” is set to −2 V as an example.
In the present embodiment, the light emitting chip C and the
サイリスタのアノード端子であるｐ型の第１半導体層８１はｐ型の基板８０と同電位であるので、サイリスタのアノード端子は裏面電極８５に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になっている。
サイリスタは、例えば、図６に示したように、ＧａＡｓ、ＧａＡｌＡｓ等によるｐ型半導体層、ｎ型半導体層を積層して構成される。そこで、ｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとする。そして、ＧａＡｓ、ＧａＡｌＡｓ等に対するショットキー接合の順方向電位Ｖｓを一例として０．５Ｖとする。
Since the p-type
The thyristor is configured by stacking a p-type semiconductor layer and an n-type semiconductor layer made of GaAs, GaAlAs, or the like, for example, as shown in FIG. Therefore, the forward potential (diffusion potential) Vd of the pn junction is set to 1.5 V as an example. For example, the forward potential Vs of the Schottky junction with respect to GaAs, GaAlAs, or the like is set to 0.5V.
アノード端子とカソード端子との間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の値）がカソード端子に印加されるとオン状態に移行（ターンオン）する。サイリスタは、ターンオンすると、アノード端子とカソード端子との間に電流が流れた状態（オン状態）になる。ここで、サイリスタのしきい電圧は、ゲート端子の電位からｐｎ接合の順方向電位Ｖｄを引いた値である。よって、サイリスタは、ゲート端子の電位が０Ｖであると、しきい電圧が−１．５Ｖとなる。すなわち、−１．５Ｖより低い電位がカソード端子に印加されると、サイリスタがターンオンする。
オン状態のサイリスタのゲート端子の電位は、アノード端子の電位に近い電位になる。ここでは、アノード端子を基準電位Ｖｓｕｂ（０Ｖ（「Ｈ」））に設定しているので、ゲート端子の電位は０Ｖ（「Ｈ」）になるとする。また、オン状態のサイリスタのカソード端子は、アノード端子の電位からｐｎ接合の順方向電位Ｖｄを引いた電位に近い電位となる。ここでは、アノード端子を基準電位Ｖｓｕｂ（０Ｖ（「Ｈ」））に設定しているので、オン状態のサイリスタのカソード端子の電位は−１．５Ｖになるとする。
A thyristor in an off state in which no current flows between the anode terminal and the cathode terminal transitions to an on state (turn on) when a potential lower than the threshold voltage (a negative value having a large absolute value) is applied to the cathode terminal. To do. When the thyristor is turned on, a current flows between the anode terminal and the cathode terminal (ON state). Here, the threshold voltage of the thyristor is a value obtained by subtracting the forward potential Vd of the pn junction from the potential of the gate terminal. Therefore, the threshold voltage of the thyristor is −1.5 V when the potential of the gate terminal is 0 V. That is, when a potential lower than −1.5 V is applied to the cathode terminal, the thyristor is turned on.
The potential of the gate terminal of the thyristor in the on state is close to the potential of the anode terminal. Here, since the anode terminal is set to the reference potential Vsub (0 V (“H”)), the potential of the gate terminal is assumed to be 0 V (“H”). Further, the cathode terminal of the thyristor in the on state becomes a potential close to the potential obtained by subtracting the forward potential Vd of the pn junction from the potential of the anode terminal. Here, since the anode terminal is set to the reference potential Vsub (0 V (“H”)), the potential of the cathode terminal of the on-state thyristor is assumed to be −1.5 V.
サイリスタは、一度ターンオンすると、カソード端子の電位が、オン状態を維持するために必要な電位より高い電位（絶対値が小さい負の値、０Ｖまたは正の値）になるまで、オン状態を維持する。オン状態のサイリスタのカソード端子の電位は−１．５Ｖであるので、カソード端子に−１．５Ｖより高い電位が印加されると、オン状態のサイリスタはオフ状態に移行（ターンオフ）する。例えば、カソード端子が「Ｈ」（０Ｖ）になると、−１．５Ｖより高い電位であるとともに、カソード端子の電位とアノード端子の電位とが同じになるので、サイリスタはターンオフする。
一方、サイリスタは、カソード端子に−１．５Ｖより低い電位（絶対値が大きい負の値）が継続的に印加され、サイリスタのオン状態を維持しうる電流が供給されると、オン状態を維持する。
以上のことから、サイリスタは、オン状態になると電流が流れた状態を維持し、ゲート端子の電位によってオフ状態に移行させることはできない。すなわち、サイリスタはオン状態を維持（記憶、保持）する機能を有している。
なお、本実施の形態では、発光サイリスタＬは、ターンオンすると点灯（発光）し、ターンオフすると消灯（非点灯）する。オン状態の発光サイリスタＬの発光量は、カソード端子とアノード端子との間に流す電流によって決められる。
Once the thyristor is turned on, the thyristor maintains the on state until the potential of the cathode terminal becomes higher than the potential necessary for maintaining the on state (a negative value having a small absolute value, 0 V or a positive value). . Since the potential of the cathode terminal of the thyristor in the on state is −1.5 V, when a potential higher than −1.5 V is applied to the cathode terminal, the thyristor in the on state shifts to an off state (turns off). For example, when the cathode terminal becomes “H” (0 V), the potential is higher than −1.5 V, and the potential of the cathode terminal and the potential of the anode terminal are the same, so that the thyristor is turned off.
On the other hand, the thyristor maintains an ON state when a potential lower than −1.5 V (a negative value having a large absolute value) is continuously applied to the cathode terminal and a current capable of maintaining the ON state of the thyristor is supplied. To do.
From the above, the thyristor maintains a state in which current flows when it is turned on, and cannot be shifted to the off state by the potential of the gate terminal. That is, the thyristor has a function of maintaining (storing and holding) the on state.
In the present embodiment, the light-emitting thyristor L is turned on (emits light) when turned on, and turned off (not lit) when turned off. The light emission amount of the light-emitting thyristor L in the on state is determined by the current flowing between the cathode terminal and the anode terminal.
＜転送サイリスタＴ＞
次に、図５を参照しつつ、転送サイリスタＴについて、隣接する２つの転送サイリスタＴｉ、Ｔｉ＋１で説明する。
転送サイリスタ列の各転送サイリスタＴは、２相の転送信号（第１転送信号φ１、第２転送信号φ２）によって、順にオン状態なるように駆動される。詳細は後述するが、一方の転送信号により転送サイリスタＴｉがオン状態になると、隣接する転送サイリスタＴｉ＋１のしきい電圧が高く（絶対値が小さい負の値に）なり、他方の転送信号によりオン状態に移行する。このように、２相の転送信号により、転送サイリスタＴは順にオン状態になる。なお、転送サイリスタＴにおいては、ｉは１以上の整数であるが、後述する表１においては、後述するスタートダイオードＤｘ０を考慮して、ｉは０以上の整数とする。
よって、オン状態の転送サイリスタＴｉに隣接する転送サイリスタＴｉ＋１のしきい電圧が高い（絶対値が小さい負の値）ほど、転送信号の振幅が小さくてよい。
<Transfer thyristor T>
Next, the transfer thyristor T will be described with reference to two adjacent transfer thyristors T i and T i + 1 with reference to FIG.
Each transfer thyristor T of the transfer thyristor array is driven so as to be sequentially turned on by a two-phase transfer signal (first transfer signal φ1 and second transfer signal φ2). Although details will be described later, when the transfer thyristor T i is turned on by one transfer signal, the threshold voltage of the adjacent transfer thyristor T i + 1 becomes high (a negative value having a small absolute value), and the other transfer signal Transition to the on state. Thus, the transfer thyristor T is sequentially turned on by the two-phase transfer signal. In the transfer thyristor T, i is an integer of 1 or more, but in Table 1 described later, i is an integer of 0 or more in consideration of a start diode Dx0 described later.
Therefore, as the threshold voltage of the transfer thyristor T i + 1 adjacent to the transfer thyristor T i in the ON state is high (negative value having a small absolute value), the amplitude of the transfer signal may be small.
図５に示したように、転送サイリスタＴはショットキーダイオードである結合ダイオードＤｘによって相互に接続されている。前述したように、結合ダイオードＤｘは寄生抵抗Ｒｐを有している。
転送サイリスタ列において、ｉ番目の転送サイリスタＴｉがオン状態になっているとする。すると、ゲート端子Ｇｔｉの電位は「Ｈ」（０Ｖ）になる。すると、転送サイリスタＴｉ＋１のゲート端子Ｇｔｉ＋１の電位は、順方向に電位が印加（順バイアス）された結合ダイオードＤｘｉの影響を受けて、「Ｈ」（０Ｖ）から結合ダイオードＤｘｉの順方向電位Ｖｓ（０．５Ｖ）を引いた値（−０．５Ｖ）に向かって変化する。しかし、ゲート端子Ｇｔｉ＋１は、電源線抵抗Ｒｇｘｉ＋１を介して、電源電位Ｖｇａが供給される電源線７１に接続されている。よって、ゲート端子Ｇｔｉ＋１の電位は、結合ダイオードＤｘｉの寄生抵抗Ｒｐｉ、電源線抵抗Ｒｇｘｉ＋１および電源電位Ｖｇａによって定まる。すなわち、ゲート端子Ｇｔｉ＋１の電位は−１．５Ｖと電源電位Ｖｇａとの間の電位になる。
As shown in FIG. 5, the transfer thyristors T are connected to each other by a coupling diode Dx that is a Schottky diode. As described above, the coupling diode Dx has the parasitic resistance Rp.
It is assumed that the i-th transfer thyristor Ti is in the on state in the transfer thyristor train. Then, the potential of the gate terminal Gt i becomes “H” (0 V). Then, the potential of the gate terminal Gt i + 1 of the transfer thyristor T i + 1 is affected by the coupling diode Dx i to which the potential is applied in the forward direction (forward bias), and the order of the coupling diode Dx i from “H” (0 V). It changes toward a value (−0.5 V) obtained by subtracting the direction potential Vs (0.5 V). However, the gate terminal Gt i + 1 is connected to the
転送サイリスタＴｉ＋１のしきい電圧は、ゲート端子Ｇｔｉ＋１の電位から、ｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。よって、ゲート端子Ｇｔｉ＋１の電位がより低く（絶対値が大きい負の値に）なるとしきい電圧もより低く（絶対値が大きい負の値に）なり、転送サイリスタＴｉ＋１をターンオンさせる転送信号の振幅が大きくなる。 The threshold voltage of the transfer thyristor T i + 1 is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction from the potential of the gate terminal Gt i + 1 . Therefore, when the potential of the gate terminal Gt i + 1 becomes lower (a negative value with a large absolute value), the threshold voltage also becomes lower (a negative value with a large absolute value), and the transfer signal for turning on the transfer thyristor T i + 1 Amplitude increases.
図７は、電源線抵抗Ｒｇｘの抵抗値をパラメータとしたときの、電源電位Ｖｇａとゲート端子Ｇｔの電位との関係を示した図である。図７（ａ）は電源線抵抗Ｒｇｘの抵抗値（以下では、電源線抵抗Ｒｇｘと表記する。）が１０ｋΩ、図７（ｂ）は電源線抵抗Ｒｇｘが２０ｋΩ、図７（ｃ）は電源線抵抗Ｒｇｘの抵抗値が４０ｋΩの場合である。結合ダイオードＤｘの寄生抵抗Ｒｐの抵抗値は３ｋΩである。
図７では、ｉ番目の転送サイリスタＴｉがオン状態であるとして、順バイアスの結合ダイオードＤｘで接続された、（ｉ＋１）番目から（ｉ＋５）番目の転送サイリスタＴｉ＋１〜Ｔｉ＋５のゲート端子Ｇｔｉ＋１〜Ｇｔｉ＋５の電位を示している。なお、図７中では、ゲート端子Ｇｔｉ＋１〜Ｇｔｉ＋５の電位を、Ｇｔｉ＋１〜Ｇｔｉ＋５として示している。
FIG. 7 is a diagram showing the relationship between the power supply potential Vga and the potential of the gate terminal Gt when the resistance value of the power supply line resistance Rgx is used as a parameter. 7A shows a resistance value of the power supply line resistance Rgx (hereinafter referred to as power supply line resistance Rgx) is 10 kΩ, FIG. 7B shows a power supply line resistance Rgx of 20 kΩ, and FIG. 7C shows a power supply line. This is a case where the resistance value of the resistor Rgx is 40 kΩ. The resistance value of the parasitic resistance Rp of the coupling diode Dx is 3 kΩ.
In FIG. 7, assuming that the i-th transfer thyristor T i is in the ON state, the gate terminals Gt of the (i + 1) th to (i + 5) th transfer thyristors T i + 1 to T i + 5 connected by the forward-biased coupling diode Dx. The potentials of i + 1 to Gt i + 5 are shown. Incidentally, in FIG. 7, the potential of the gate terminal Gt i + 1 ~Gt i + 5 , is shown as Gt i + 1 ~Gt i + 5 .
図７（ａ）、（ｂ）および（ｃ）のそれぞれに示すように、電源電位Ｖｇａが低く（絶対値が大きい負の値に）なるにしたがって、ゲート端子Ｇｔｉ＋１〜Ｇｔｉ＋５の電位も低く（絶対値が大きい負の値に）なっていく。これにつれて、転送サイリスタＴｉ＋１〜Ｔｉ＋５のしきい電圧も低く（絶対値が大きい負の値に）なっていく。すなわち、転送サイリスタＴｉ＋１〜Ｔｉ＋５をターンオンする転送信号の振幅が大きくなっていく。
例えば、図７（ｂ）の電源線抵抗Ｒｇｘが２０ｋΩの場合、電源電位Ｖｇａが−１．５Ｖのときゲート電極Ｇｔｉ＋１の電位は−０．７Ｖ、電源電位Ｖｇａが−２Ｖのときゲート電極Ｇｔｉ＋１の電位は−０．８３Ｖ、電源電位Ｖｇａが−３．５Ｖのときゲート電極Ｇｔｉ＋１の電位は−１．２５Ｖである。
これにより、電源電位Ｖｇａが−１．５Ｖのとき、転送サイリスタＴｉ＋１のしきい電圧は−２．２Ｖ、電源電位Ｖｇａが−２Ｖのとき、転送サイリスタＴｉ＋１のしきい電圧は−２．３Ｖ、電源電位Ｖｇａが−３．５Ｖのとき、転送サイリスタＴｉ＋１のしきい電圧は−２．７５Ｖとなる。したがって、電源電位Ｖｇａが−１．５Ｖのときと−３．５Ｖのときとで、転送サイリスタＴｉ＋１をターンオンするのに要する電位に０．５５Ｖの差が生じる。
As shown in FIGS. 7A, 7B, and 7C, the potentials of the gate terminals Gt i + 1 to Gt i + 5 are lowered as the power supply potential Vga is lowered (becomes a negative value having a large absolute value). (The absolute value becomes a large negative value). As a result, the threshold voltages of the transfer thyristors T i + 1 to T i + 5 are also lowered (become negative values having a large absolute value). That is, the amplitude of the transfer signal for turning on the transfer thyristors T i + 1 to T i + 5 increases.
For example, when the power supply line resistance Rgx in FIG. 7B is 20 kΩ, when the power supply potential Vga is −1.5 V, the potential of the gate electrode Gt i + 1 is −0.7 V, and when the power supply potential Vga is −2 V, the gate electrode Gt. When the potential of i + 1 is −0.83V and the power supply potential Vga is −3.5V, the potential of the gate electrode Gt i + 1 is −1.25V.
Thus, when the power supply potential Vga is −1.5 V, the threshold voltage of the transfer thyristor T i + 1 is −2.2 V, and when the power supply potential Vga is −2 V, the threshold voltage of the transfer thyristor T i + 1 is −2.3 V. When the power supply potential Vga is −3.5V, the threshold voltage of the transfer thyristor T i + 1 is −2.75V. Therefore, there is a difference of 0.55V in the potential required to turn on the transfer thyristor T i + 1 between the power supply potential Vga of −1.5V and −3.5V.
図７（ａ）、（ｂ）および（ｃ）を比較すると、電源線抵抗Ｒｇｘが大きいほど、ゲート電極Ｇｔｉ＋１の電位（図７中のＧｔｉ＋１）は高く（絶対値が小さい負の値に）なる。これにともない、転送サイリスタＴｉ＋１のしきい電圧も高く（絶対値が小さい負の値に）なり、転送サイリスタＴｉ＋１をターンオンするための電位も高くて（絶対値が小さい負の値で）よいことになる。
例えば、電源電位Ｖｇａが−２Ｖの場合、電源線抵抗Ｒｇｘが１０ｋΩのとき、ゲート電極Ｇｔｉ＋１の電位（Ｇｔｉ＋１）は−０．９９Ｖ、電源線抵抗Ｒｇｘが２０ｋΩのとき、ゲート電極Ｇｔｉ＋１の電位（Ｇｔｉ＋１）は−０．８３Ｖ、電源線抵抗Ｒｇｘが４０ｋΩのとき、ゲート電極Ｇｔｉ＋１の電位（Ｇｔｉ＋１）は−０．７２Ｖとなる。これにより、電源線抵抗Ｒｇｘが１０ｋΩのとき、転送サイリスタＴｉ＋１のしきい電圧は−２．５Ｖ、電源線抵抗Ｒｇｘが２０ｋΩのとき、転送サイリスタＴｉ＋１のしきい電圧は−２．３Ｖ、電源線抵抗Ｒｇｘが４０ｋΩのとき、転送サイリスタＴｉ＋１のしきい電圧は−２．２Ｖとなる。したがって、電源線抵抗Ｒｇｘが１０ｋΩのときと４０ｋΩのときとで、転送サイリスタＴｉ＋１をターンオンするのに要する電位に０．３Ｖの差が生じる。
FIG. 7 (a), when comparing the (b) and (c), the larger the power supply line resistance Rgx, the gate electrode Gt i + 1 potential (Gt i + 1 in FIG. 7) is high (negative a value smaller absolute value )Become. Along with this, the threshold voltage of the transfer thyristor T i + 1 becomes high (a negative value with a small absolute value), and the potential for turning on the transfer thyristor T i + 1 may be high (with a negative value with a small absolute value). It will be.
For example, when the power supply potential Vga is −2 V, when the power supply line resistance Rgx is 10 kΩ, the potential (Gt i + 1 ) of the gate electrode Gt i + 1 is −0.99 V, and when the power supply line resistance Rgx is 20 kΩ, the gate electrode Gt i + 1 the potential (Gt i + 1) when -0.83V, the power supply line resistance Rgx of 40 k.OMEGA, the gate electrode Gt i + 1 potential (Gt i + 1) becomes -0.72V. Thus, when the power supply line resistance Rgx is 10 kΩ, the threshold voltage of the transfer thyristor T i + 1 is −2.5 V, and when the power supply line resistance Rgx is 20 kΩ, the threshold voltage of the transfer thyristor T i + 1 is −2.3 V. When the line resistance Rgx is 40 kΩ, the threshold voltage of the transfer thyristor T i + 1 is −2.2V. Therefore, there is a difference of 0.3 V in the potential required to turn on the transfer thyristor T i + 1 when the power supply line resistance Rgx is 10 kΩ and 40 kΩ.
以上説明したように、電源電位Ｖｇａが高い（絶対値が小さい負の値）ほど、また電源線抵抗Ｒｇｘが大きいほど、転送サイリスタＴｉ＋１のしきい電圧が高く（絶対値が小さい負の値に）なって、転送信号の振幅が小さくてよい。
一方、後述するように、転送信号の振幅を同じとすれば、予め定められた一定の期間（後述する図８、図９の期間ｔａ）で第１転送信号線７２に第１転送信号φ１の電位が設定される時定数は、転送サイリスタＴｉ＋１のしきい電圧が高い（絶対値が小さい負の値）ほど、大きくしうる。よって、電流制限抵抗Ｒ１の抵抗値を大きくして、転送サイリスタ列の消費電力を低減しうる。
第２転送信号φ２が送信される第２転送信号線７３においても同様である。
As described above, the threshold voltage of the transfer thyristor T i + 1 is higher (the negative value is smaller in absolute value) as the power supply potential Vga is higher (negative value having a smaller absolute value) and the power supply line resistance Rgx is larger. Thus, the amplitude of the transfer signal may be small.
On the other hand, as will be described later, if the amplitude of the transfer signal is the same, the first transfer signal φ1 is transferred to the first
The same applies to the second
表１は、後述するタイミングチャートの説明において用いるゲート端子Ｇｔの電位と、転送サイリスタＴおよび発光サイリスタＬのしきい電圧との関係を示している。
表１では、電源線抵抗Ｒｇｘを２０ｋΩとし、電源電位Ｖｇａが−２Ｖと−３．３Ｖとの場合を示している。なお、寄生抵抗Ｒｐは３ｋΩである。転送サイリスタＴおよび発光サイリスタＬのしきい電圧は、ゲート端子Ｇｔの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
Table 1 shows the relationship between the potential of the gate terminal Gt used in the description of the timing chart described later and the threshold voltages of the transfer thyristor T and the light-emitting thyristor L.
Table 1 shows the case where the power supply line resistance Rgx is 20 kΩ and the power supply potential Vga is −2V and −3.3V. The parasitic resistance Rp is 3 kΩ. The threshold voltage of the transfer thyristor T and the light emitting thyristor L is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction from the potential of the gate terminal Gt.
＜タイミングチャート＞
図８は、第１の実施の形態における発光装置６５および発光チップＣの動作を説明するためのタイミングチャートである。
図８では、発光チップＣ１の発光サイリスタＬ１〜Ｌ５の５個の発光サイリスタＬの点灯または非点灯を制御（点灯制御）する部分のタイミングチャートを示している。前述したように、他の発光チップＣ２〜Ｃ４０は、発光チップＣ１と並列に動作するため、発光チップＣ１の動作を説明すれば足りる。よって、図８では発光チップＣ１の動作を示している。
なお、図８では、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ５を点灯させ、発光サイリスタＬ４を消灯（非点灯）としている。
<Timing chart>
FIG. 8 is a timing chart for explaining the operation of the
FIG. 8 shows a timing chart of a portion for controlling (lighting control) lighting or non-lighting of the five light emitting thyristors L1 of the light emitting thyristors L1 to L5 of the light emitting chip C1. As described above, since the other light emitting chips C2 to C40 operate in parallel with the light emitting chip C1, it is sufficient to describe the operation of the light emitting chip C1. Therefore, FIG. 8 shows the operation of the light emitting chip C1.
In FIG. 8, the light emitting thyristors L1, L2, L3, and L5 are turned on, and the light emitting thyristor L4 is turned off (not lighted).
図８において、時刻ａから時刻ｎへとアルファベット順に時刻が経過するとする。発光サイリスタＬ１は、時刻ｄから時刻ｉの期間Ｔ（１）において、発光サイリスタＬ２は、時刻ｉから時刻ｌの期間Ｔ（２）において、発光サイリスタＬ３は、時刻ｌから時刻ｍの期間Ｔ（３）において、発光サイリスタＬ４は、時刻ｍから時刻ｎの期間Ｔ（４）において点灯制御される。以下、同様にして番号が５以上の発光サイリスタＬが点灯制御される。 In FIG. 8, it is assumed that time elapses in alphabetical order from time a to time n. The light-emitting thyristor L1 is in the period T (1) from time d to time i, the light-emitting thyristor L2 is in the period T (2) from time i to time l, and the light-emitting thyristor L3 is in the period T (from time l to time m). In 3), the light-emitting thyristor L4 is controlled to be turned on during a period T (4) from time m to time n. Thereafter, the light-emitting thyristor L having a number of 5 or more is similarly controlled to be turned on.
本実施の形態では、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…の長さを可変としてもよい。
In this embodiment, the periods T (1), T (2), T (3),... Have the same length, and are referred to as the period T when they are not distinguished from each other.
Note that the lengths of the periods T (1), T (2), T (3),... May be variable as long as the mutual relationship of signals described below is maintained.
電源電位Ｖｇａおよび信号波形について説明する。なお、時刻ａから時刻ｄまでの期間は、発光チップＣ１（発光チップＣ２〜Ｃ４０も同じ。）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。 The power supply potential Vga and the signal waveform will be described. Note that a period from time a to time d is a period in which the light emitting chip C1 (the same applies to the light emitting chips C2 to C40) is started. The signal in this period will be described in the description of the operation.
電源電位Ｖｇａは、「Ｌ」（−３．３Ｖ）と「Ｍ」（−２Ｖ）との２つの電位を有し、期間Ｔを単位として電位の変化を繰り返す。
期間Ｔ（１）において、電源電位Ｖｇａの電位の変化を説明する。
期間Ｔ（１）の開始時刻ｄにおいて、「Ｌ」であって、時刻ｅで「Ｌ」から「Ｍ」に移行し、時刻ｈにおいて「Ｍ」から「Ｌ」に移行する。そして、期間Ｔ（１）の終了時刻ｉにおいて、「Ｌ」を維持している。
The power supply potential Vga has two potentials of “L” (−3.3 V) and “M” (−2 V), and the potential change is repeated with the period T as a unit.
In the period T (1), change in the power supply potential Vga is described.
At the start time d of the period T (1), it is “L”, transitions from “L” to “M” at time e, and shifts from “M” to “L” at time h. Then, “L” is maintained at the end time i of the period T (1).
φ１端子（図５、図６参照）に送信される第１転送信号φ１およびφ２端子（図５、図６参照）に送信される第２転送信号φ２は、「Ｈ」と「Ｌ」との２つの電位を有する信号である。そして、第１転送信号φ１および第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。 The first transfer signal φ1 transmitted to the φ1 terminal (see FIGS. 5 and 6) and the second transfer signal φ2 transmitted to the φ2 terminal (see FIGS. 5 and 6) are “H” and “L”. A signal having two potentials. The waveforms of the first transfer signal φ1 and the second transfer signal φ2 are repeated in units of two consecutive periods T (for example, the period T (1) and the period T (2)).
第１転送信号φ１は、期間Ｔ（１）の開始時刻ｄにおいて「Ｌ」であって、時刻ｈで「Ｌ」から「Ｈ」に移行する。そして、時刻ｊにおいて、「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（２）の終了時刻ｌにおいて「Ｌ」を維持している。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｄにおいて「Ｈ」であって、時刻ｇで「Ｈ」から「Ｌ」に移行する。そして、時刻ｋで「Ｌ」から「Ｈ」に移行し、期間Ｔ（２）の終了時刻ｌにおいて「Ｈ」を維持している。
The first transfer signal φ1 is “L” at the start time d of the period T (1), and transitions from “L” to “H” at time h. Then, at time j, the process shifts from “H” to “L”. Then, “L” is maintained at the
The second transfer signal φ2 is “H” at the start time d of the period T (1), and shifts from “H” to “L” at the time g. Then, the transition is from “L” to “H” at time k, and “H” is maintained at the end time l of the period T (2).
ここで、第１転送信号φ１と第２転送信号φ２とを比較する。第２転送信号φ２は、第１転送信号φ１を期間Ｔ（期間Ｔ（１）の期間）だけ時間軸上で後ろにずらしたものに当たる。
そして、第１転送信号φ１と第２転送信号φ２とは、例えば時刻ｇから時刻ｈまでの期間のように、ともに「Ｌ」となる期間を有して、交互に「Ｈ」と「Ｌ」とを繰り返す。なお、時刻ａから時刻ｂまでの期間を除いて、第１転送信号φ１と第２転送信号φ２とは、同時に「Ｈ」となる期間を有さない。
後述するように、第１転送信号φ１と第２転送信号φ２との一組の転送信号は、図５、図６に示した転送サイリスタＴを番号順にオン状態にすることにより、オン状態の転送サイリスタＴと同じ番号の発光サイリスタＬを、点灯制御の対象として指定する。
Here, the first transfer signal φ1 and the second transfer signal φ2 are compared. The second transfer signal φ2 corresponds to the first transfer signal φ1 shifted backward on the time axis by a period T (period T (1)).
The first transfer signal φ1 and the second transfer signal φ2 have a period in which both are “L”, such as a period from time g to time h, and alternately “H” and “L”. And repeat. Except for the period from time a to time b, the first transfer signal φ1 and the second transfer signal φ2 do not have a period of “H” at the same time.
As will be described later, a set of transfer signals of the first transfer signal φ1 and the second transfer signal φ2 is turned on by transferring the transfer thyristors T shown in FIGS. 5 and 6 in the numerical order. The light-emitting thyristor L having the same number as the thyristor T is designated as a lighting control target.
電源電位Ｖｇａと第１転送信号φ１および第２転送信号φ２とを比較すると、電源電位Ｖｇａは第１転送信号φ１または第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、「Ｍ」（−２Ｖ）である（例えば、時刻ｂ、ｇ）。また、電源電位Ｖｇａは、第１転送信号φ１または第２転送信号φ２が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するタイミングで、「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する（例えば、時刻ｈ、ｋ）。 Comparing the power supply potential Vga with the first transfer signal φ1 and the second transfer signal φ2, the power supply potential Vga is changed from “H” (0 V) to “L” (−3. 3M), it is “M” (−2V) (for example, times b and g). The power supply potential Vga is changed from “M” (−2V) to “H” (0V) at the timing when the first transfer signal φ1 or the second transfer signal φ2 shifts from “L” (−3.3V) to “H” (0V). L ”(−3.3 V) (for example, time h, k).
次に、発光チップＣ１に送信される点灯信号φＩ１について説明する。なお、他の発光チップＣ２〜Ｃ４０には、それぞれ点灯信号φＩ２〜φＩ４０が送信される。点灯信号φＩ１〜φＩ４０は、画像データに応じて、発光サイリスタＬの点灯制御を行う。よって、点灯信号φＩ１〜φＩ４０は、画像データによって異なる信号である。 Next, the lighting signal φI1 transmitted to the light emitting chip C1 will be described. Note that lighting signals φI2 to φI40 are transmitted to the other light emitting chips C2 to C40, respectively. The lighting signals φI1 to φI40 perform lighting control of the light emitting thyristor L according to the image data. Therefore, the lighting signals φI1 to φI40 are different signals depending on the image data.
ここでは、発光チップＣ１の発光サイリスタＬ１に対する点灯制御の期間Ｔ（１）における点灯信号φＩ１について説明する。なお、発光サイリスタＬ１は点灯させるとしている。
期間Ｔ（１）における点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｄにおいて、「Ｈ」から点灯レベルの電位（点灯電位）（以下では「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）と表示する。）に移行する。そして、時刻ｆにおいて、「Ｌｅ」から「Ｈ」に移行し、期間Ｔ（１）の終了時刻ｉにおいて、「Ｈ」から「Ｌｅ」に移行する。
Here, the lighting signal φI1 in the lighting control period T (1) for the light-emitting thyristor L1 of the light-emitting chip C1 will be described. Note that the light-emitting thyristor L1 is turned on.
The lighting signal φI1 in the period T (1) is a potential of the lighting level from “H” (lighting potential) (hereinafter referred to as “Le” (−2.7 V <“Le” ≦) at the start time d of the period T (1). -1.5V) is displayed.) Then, at time f, the shift is made from “Le” to “H”, and at the end time i of the period T (1), the shift is made from “H” to “Le”.
では、図４、図５、表１を参照しつつ、図８に示したタイミングチャートにしたがって、発光装置６５および発光チップＣの動作を説明する。なお、電源線抵抗Ｒｇｘの抵抗値は２０ｋΩ（図７（ｂ））として説明する。
（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。電源電位供給部１７０は、電源電位Ｖｇａを「Ｍ」（−２Ｖ）に設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは「Ｈ」（０Ｖ）の基準電位Ｖｓｕｂに設定され、発光チップＣ１〜Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」に設定される。同様に、電源ライン２００ｂは「Ｍ」（−２Ｖ）に設定され、発光チップＣ１〜Ｃ４０のそれぞれのＶｇａ端子は「Ｍ」（−２Ｖ）に設定される。
Now, the operations of the
(1) Time a
<
At time a, the reference
そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に設定する。すると、第１転送信号ライン２０１および第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφ１端子およびφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。
Then, the
さらにまた、点灯信号発生部１４０は、点灯信号φＩ１〜φＩ４０をそれぞれ「Ｈ」に設定する。すると、点灯信号ライン２０４−１〜２０４−４０が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」になる（図５参照）。
Furthermore, the
次に、発光チップＣ１〜Ｃ４０の動作を、発光チップＣ１で説明する。
なお、図８および以下における説明では、各端子の電位がステップ（階段）状に変化するとしているが、各端子の電位は徐々に変化している。よって、電位変化の間であっても、下記に示す条件が満たされれば、サイリスタは、ターンオンおよびターンオフなどの状態の変化を生じる。
Next, the operation of the light emitting chips C1 to C40 will be described using the light emitting chip C1.
8 and the following description, it is assumed that the potential of each terminal changes in a step shape, but the potential of each terminal changes gradually. Therefore, even during the potential change, if the following conditions are satisfied, the thyristor changes its state such as turn-on and turn-off.
＜発光チップＣ１＞
転送サイリスタＴ、発光サイリスタＬのアノード端子はＶｓｕｂ端子に接続されているので、「Ｈ」（０Ｖ）に設定される。
<Light emitting chip C1>
Since the anode terminals of the transfer thyristor T and the light emitting thyristor L are connected to the Vsub terminal, they are set to “H” (0 V).
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソード端子は、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソード端子は、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴのアノード端子およびカソード端子はともに「Ｈ」となり、転送サイリスタＴはオフ状態にある。
The cathode terminals of the odd-numbered transfer thyristors T1, T3, T5,... Are connected to the first
発光サイリスタＬのカソード端子は、「Ｈ」の点灯信号線７５に接続されている。よって、発光サイリスタＬのアノード端子およびカソード端子はともに「Ｈ」となり、発光サイリスタＬはオフ状態にある。
The cathode terminal of the light emitting thyristor L is connected to the “H”
図５中の転送サイリスタ列の一端のゲート端子Ｇｔ１は、前述したように、スタートダイオードＤｘ０のカソード端子に接続されている。ゲート端子Ｇｔ１は、電源線抵抗Ｒｇｘ１を介して、「Ｍ」（−２Ｖ）の電源電位Ｖｇａに設定された電源線７１に接続されている。そして、スタートダイオードＤｘ０のアノード端子は、「Ｈ」に設定された第２転送信号線７３に接続されている。よって、スタートダイオードＤｘ０は順バイアスになる。これにより、スタートダイオードＤｘ０のカソード端子（ゲート端子Ｇｔ１）は、スタートダイオードＤｘ０のアノード端子の電位である「Ｈ」（０Ｖ）の影響を受ける。
すなわち、ゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝０”とした場合になる。すなわち、ゲート端子Ｇｔ１の電位は−０．８３Ｖとなって、転送サイリスタＴ１のしきい電圧は−２．３Ｖとなる。ゲート端子Ｇｔ２の電位は−１．５Ｖとなって、転送サイリスタＴ２のしきい電圧は−３Ｖとなる。ゲート端子Ｇｔ３の電位は−１．９Ｖとなって、転送サイリスタＴ３のしきい電圧は−３．４Ｖとなる。さらに、番号が４以上ではゲート端子Ｇｔの電位はすべて−２Ｖとなって、転送サイリスタＴのしきい電圧は−３．５Ｖとなる。
As described above, the gate terminal Gt1 at one end of the transfer thyristor array in FIG. 5 is connected to the cathode terminal of the start diode Dx0. The gate terminal Gt1 is connected to the
That is, the potential of the gate terminal Gt is set to “i = 0” in Table 1 when the power supply potential Vga is −2V. That is, the potential of the gate terminal Gt1 is −0.83V, and the threshold voltage of the transfer thyristor T1 is −2.3V. The potential of the gate terminal Gt2 is −1.5V, and the threshold voltage of the transfer thyristor T2 is −3V. The potential of the gate terminal Gt3 is −1.9V, and the threshold voltage of the transfer thyristor T3 is −3.4V. Further, when the number is 4 or more, the potentials of the gate terminals Gt are all -2V, and the threshold voltage of the transfer thyristor T is -3.5V.
発光サイリスタＬのゲート端子Ｇｌは転送サイリスタＴのゲート端子Ｇｔに接続されているので、発光サイリスタＬのしきい電圧は、同じ番号の転送サイリスタＴのしきい電圧と同じである。 Since the gate terminal Gl of the light emitting thyristor L is connected to the gate terminal Gt of the transfer thyristor T, the threshold voltage of the light emitting thyristor L is the same as the threshold voltage of the transfer thyristor T having the same number.
（２）時刻ｂ
図８に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５は動作状態に入る。
第１転送信号φ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行により、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）へ移行する。これにより、しきい電圧が−２．３Ｖである転送サイリスタＴ１がターンオンする。しかし、番号が３以上の奇数番号の転送サイリスタＴは、しきい電圧が−３．４Ｖより低い（絶対値が大きい負の値）ので、ターンオンできない。一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であるので、ターンオンできない。なお、第１転送信号線７２の電位は、オン状態の転送サイリスタＴ１により、転送サイリスタＴ１のアノード端子の電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である−１．５Ｖになる。
(2) Time b
At time b shown in FIG. 8, the first transfer signal φ1 shifts from “H” (0V) to “L” (−3.3V). As a result, the
Due to the transition of the first transfer signal φ1 from “H” (0 V) to “L” (−3.3 V), the potential of the first
転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１の電位は、転送サイリスタＴ１のアノード端子の「Ｈ」（０Ｖ）になる。すると、ゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝１”とした場合になる。すなわち、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ２の電位が−０．８３Ｖ、ゲート端子Ｇｔ２の電位が−１．５Ｖ、ゲート端子Ｇｔ３の電位が−１．９Ｖ、番号が５以上のゲート端子Ｇｔの電位が−２Ｖになる。
これにより、転送サイリスタＴ（発光サイリスタＬも同じ。）のしきい電圧は、上記のゲート端子Ｇｔの電位からｐｎ接合の順方向電位Ｖｄを引いた値になる（表１参照）。
このとき、点灯信号φＩ１は、「Ｈ」（０Ｖ）であるので、いずれの発光サイリスタＬもターンオンしない。
When the transfer thyristor T1 is turned on, the potential of the gate terminal Gt1 becomes “H” (0 V) of the anode terminal of the transfer thyristor T1. Then, the potential of the gate terminal Gt is set to “i = 1” when the power supply potential Vga is −2V in Table 1. That is, the potential of the gate terminal Gt1 is “H” (0 V), the potential of the gate terminal Gt2 is −0.83 V, the potential of the gate terminal Gt2 is −1.5 V, the potential of the gate terminal Gt3 is −1.9 V, and the number is The potential of the five or more gate terminals Gt becomes −2V.
Thereby, the threshold voltage of the transfer thyristor T (the same applies to the light emitting thyristor L) becomes a value obtained by subtracting the forward potential Vd of the pn junction from the potential of the gate terminal Gt (see Table 1).
At this time, since the lighting signal φI1 is “H” (0 V), none of the light emitting thyristors L is turned on.
すなわち、時刻ｂにおいて、転送サイリスタＴ１がターンオンする。そして、時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１がオン状態にあって、他の転送サイリスタＴおよびすべての発光サイリスタＬはオフ状態にある。 That is, at time b, the transfer thyristor T1 is turned on. The transfer thyristor T1 is in the ON state immediately after the time b (in this case, when the thyristor or the like changes due to a change in the signal potential at the time b and then enters a steady state). The other transfer thyristors T and all the light emitting thyristors L are in the off state.
以上説明したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤｘによって相互に接続されている。よって、ゲート端子Ｇｔの電位が変化すると、電位が変化したゲート端子Ｇｔに、順バイアスの結合ダイオードＤｘを介して接続されたゲート端子Ｇｔの電位が変化する。そして、電位が変化したゲート端子を有する転送サイリスタＴのしきい電圧が変化する。そして、しきい電圧が転送信号（第１転送信号φ１または第２転送信号φ２）の「Ｌ」（−３．３Ｖ）より高く（絶対値が小さい負の値）なると、転送サイリスタＴがターンオンする。 As described above, the gate terminals Gt of the transfer thyristors T are connected to each other by the coupling diode Dx. Therefore, when the potential of the gate terminal Gt changes, the potential of the gate terminal Gt connected to the gate terminal Gt whose potential has changed via the forward-biased coupling diode Dx changes. Then, the threshold voltage of the transfer thyristor T having the gate terminal whose potential has changed changes. When the threshold voltage becomes higher than “L” (−3.3 V) of the transfer signal (first transfer signal φ1 or second transfer signal φ2) (a negative value having a small absolute value), the transfer thyristor T is turned on. .
（３）時刻ｃ
時刻ｃにおいて、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
電源電位Ｖｇａが変化すると、図７および表１で示したように、ゲート端子Ｇｔの電位および転送サイリスタＴ（発光サイリスタＬ）のしきい電圧が変化する。ここでは、表１において、電源電位Ｖｇａが−２Ｖのときの"ｉ＝１"とした場合から電源電位Ｖｇａが−３．３Ｖのときの“ｉ＝１”とした場合になる。すなわち、ゲート端子Ｇｔ２の電位は−０．８３Ｖから−１．２Ｖに、ゲート端子Ｇｔ３の電位は−１．５Ｖから−２．１Ｖに、ゲート端子Ｇｔ４の電位は−１．９Ｖから−２．７Ｖに、ゲート端子Ｇｔ５の電位は−２Ｖから−３．２Ｖに、番号が６以上のゲート端子Ｇｔの電位は−２Ｖから−３．３Ｖになる。これにともない、転送サイリスタＴ（発光サイリスタＬも同じ。）のしきい電圧も、上記のゲート端子Ｇｔの電位からｐｎ接合の順方向電位Ｖｄを引いた値になる（表１参照）。発光サイリスタＬ１のしきい電圧は−１．５Ｖである。
時刻ｃの直後において、転送サイリスタＴ１がオン状態である。
(3) Time c
At time c, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V).
When the power supply potential Vga changes, as shown in FIG. 7 and Table 1, the potential of the gate terminal Gt and the threshold voltage of the transfer thyristor T (light-emitting thyristor L) change. Here, in Table 1, “i = 1” when the power supply potential Vga is −2V to “i = 1” when the power supply potential Vga is −3.3V. That is, the potential of the gate terminal Gt2 is -0.83V to -1.2V, the potential of the gate terminal Gt3 is -1.5V to -2.1V, and the potential of the gate terminal Gt4 is -1.9V to -2. The potential of the gate terminal Gt5 is changed from -2V to -3.2V, and the potential of the gate terminal Gt having a number of 6 or more is changed from -2V to -3.3V. Accordingly, the threshold voltage of the transfer thyristor T (the same applies to the light emitting thyristor L) also becomes a value obtained by subtracting the forward potential Vd of the pn junction from the potential of the gate terminal Gt (see Table 1). The threshold voltage of the light emitting thyristor L1 is −1.5V.
Immediately after time c, the transfer thyristor T1 is in the ON state.
（４）時刻ｄ
期間Ｔ（１）の開始時刻ｄにおいて、発光チップＣ１に送信される点灯信号φＩ１が、「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。
しきい電圧が−１．５Ｖの発光サイリスタＬ１がターンオンして、点灯（発光）する。そして、点灯信号線７５は、発光サイリスタＬ１のアノード端子の電位である「Ｈ」（０Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。
なお、番号が２以上の発光サイリスタＬのしきい電圧は−２．７Ｖより低い（絶対値が大きい負の値）ので、ターンオンできない。すなわち、点灯信号φＩ１の点灯電位は、発光サイリスタＬ１のしきい電圧（−１．５Ｖ）より低く、次に低い発光サイリスタＬ２のしきい電圧（−２．７Ｖ）より高い値である「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に設定されている。
よって、時刻ｄの直後においては、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。
(4) Time d
At the start time d of the period T (1), the lighting signal φI1 transmitted to the light emitting chip C1 shifts from “H” (0V) to “Le” (−2.7V <“Le” ≦ −1.5V). To do.
The light emitting thyristor L1 having a threshold voltage of −1.5 V is turned on and lit (emits light). The
Since the threshold voltage of the light emitting thyristor L having a number of 2 or more is lower than −2.7 V (a negative value having a large absolute value), it cannot be turned on. That is, the lighting potential of the lighting signal φI1 is “Le” which is lower than the threshold voltage (−1.5 V) of the light emitting thyristor L1 and higher than the threshold voltage (−2.7 V) of the next lower light emitting thyristor L2. (−2.7 V <“Le” ≦ −1.5 V).
Therefore, immediately after time d, the transfer thyristor T1 is in the on state, and the light emitting thyristor L1 is lit (emitted) in the on state.
（５）時刻ｅ
時刻ｅにおいて、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）に移行する。
すると、時刻ｃとは逆に、転送サイリスタＴ（発光サイリスタＬ）のしきい電圧が変化する。すなわち、表１において、電源電位Ｖｇａが−３．３Ｖのときの“ｉ＝１”とした場合から、電源電位Ｖｇａが−２Ｖのときの“ｉ＝１”とした場合になる。ゲート端子Ｇｔ２の電位は−１．２Ｖから−０．８３Ｖに、ゲート端子Ｇｔ３の電位は−１．５Ｖから−２．１Ｖに、ゲート端子Ｇｔ４の電位は−２．７Ｖから−１．９Ｖに、ゲート端子Ｇｔ５の電位は−３．２Ｖから−２Ｖに、番号が６以上のゲート端子Ｇｔの電位は−３．３Ｖから−２Ｖになる。これにともない、転送サイリスタＴ（発光サイリスタＬも同じ。）のしきい電圧も、上記のゲート端子Ｇｔの電位からｐｎ接合の順方向電位Ｖｄを引いた値になる（表１参照）。
なお、発光サイリスタＬ１は、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持する。
時刻ｅの直後において、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。
(5) Time e
At time e, the power supply potential Vga shifts from “L” (−3.3 V) to “M” (−2 V).
Then, contrary to the time c, the threshold voltage of the transfer thyristor T (light emitting thyristor L) changes. That is, in Table 1, from “i = 1” when the power supply potential Vga is −3.3V to “i = 1” when the power supply potential Vga is −2V. The potential of the gate terminal Gt2 is -1.2V to -0.83V, the potential of the gate terminal Gt3 is -1.5V to -2.1V, and the potential of the gate terminal Gt4 is -2.7V to -1.9V. The potential of the gate terminal Gt5 is changed from −3.2V to −2V, and the potential of the gate terminal Gt having a number of 6 or more is changed from −3.3V to −2V. Accordingly, the threshold voltage of the transfer thyristor T (the same applies to the light emitting thyristor L) also becomes a value obtained by subtracting the forward potential Vd of the pn junction from the potential of the gate terminal Gt (see Table 1).
The light-emitting thyristor L1 is kept on because the lighting signal φI1 is “Le” (−2.7 V <“Le” ≦ −1.5 V).
Immediately after time e, the transfer thyristor T1 is in the on state, and the light emitting thyristor L1 is on (lights on) in the on state.
（６）時刻ｆ
時刻ｆにおいて、発光チップＣ１に送信される点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する。
すると、オン状態にあった発光サイリスタＬ１は、アノード端子およびカソード端子の電位がともに「Ｈ」（０Ｖ）になるので、ターンオフして、消灯（非点灯）する。
発光サイリスタＬ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌｅ」に移行した時刻ｄから、点灯信号φＩ１が「Ｌｅ」から「Ｈ」に移行した時刻ｆまでの期間となる。
時刻ｆの直後においては、転送サイリスタＴ１がオン状態にある。
(6) Time f
At time f, the lighting signal φI1 transmitted to the light emitting chip C1 shifts from “Le” (−2.7 V <“Le” ≦ −1.5 V) to “H” (0 V).
Then, the light emitting thyristor L1 in the on state is turned off and turned off (not lit) because the potentials of the anode terminal and the cathode terminal both become “H” (0 V).
The lighting period of the light emitting thyristor L1 is a period from time d when the lighting signal φI1 shifts from “H” to “Le” to time f when the lighting signal φI1 shifts from “Le” to “H”.
Immediately after time f, the transfer thyristor T1 is in the ON state.
（７）時刻ｇ
時刻ｇにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
しきい電圧が−２．３Ｖである転送サイリスタＴ２がターンオンして、オン状態になる。すると、番号が２以上のゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝２”とした場合になる。これにともない、転送サイリスタＴ（発光サイリスタＬも同じ。）のしきい電圧も、上記のゲート端子Ｇｔの電位からｐｎ接合の順方向電位Ｖｄを引いた値になる（表１参照）。
なお、転送サイリスタＴ１、Ｔ２がオン状態であるので、発光サイリスタＬ１、Ｌ２のしきい電圧は−１．５Ｖである。
時刻ｇの直後においては、転送サイリスタＴ１、Ｔ２がオン状態にある。
(7) Time g
At time g, the second transfer signal φ2 shifts from “H” (0V) to “L” (−3.3V).
The transfer thyristor T2 having a threshold voltage of −2.3 V is turned on and turned on. Then, the potential of the gate terminal Gt having a number of 2 or more becomes “i = 2” when the power supply potential Vga is −2V in Table 1. Accordingly, the threshold voltage of the transfer thyristor T (the same applies to the light emitting thyristor L) also becomes a value obtained by subtracting the forward potential Vd of the pn junction from the potential of the gate terminal Gt (see Table 1).
Since the transfer thyristors T1 and T2 are in the on state, the threshold voltage of the light emitting thyristors L1 and L2 is −1.5V.
Immediately after time g, the transfer thyristors T1 and T2 are in the on state.
（８）時刻ｈ
時刻ｈにおいて、第１転送信号φ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するとともに、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
オン状態の転送サイリスタＴ１は、アノード端子およびカソード端子がともに「Ｈ」（０Ｖ）になるので、転送サイリスタＴ１がターンオフする。すると、結合ダイオードＤｘ１のアノード端子（ゲート端子Ｇｔ１）の電位は、電源線抵抗Ｒｇｘ１を介して接続された電源電位Ｖｇａの「Ｌ」（−３．３Ｖ）に向かって変化を開始する。これにより、カソード端子（ゲート端子Ｇｔ２）が「Ｈ」（０Ｖ）の結合ダイオードＤｘ１は逆方向に電位が印加された状態（逆バイアス）になって、ゲート端子Ｇｔ１には、ゲート端子Ｇｔ２が「Ｈ」（０Ｖ）である影響が及ばくなる。そして、発光サイリスタＬ１のしきい電圧は、電源電位Ｖｇａからｐｎ接合の順方向電圧Ｖｄ（１．５Ｖ）を引いた値になる。すなわち、発光サイリスタＬ１のしきい電圧は、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）であれば−４．８Ｖ、「Ｍ」（−２Ｖ）であれば−３．５Ｖになる。いずれであっても、発光サイリスタＬ１は「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）でターンオンしない。
(8) Time h
At time h, the first transfer signal φ1 shifts from “L” (−3.3 V) to “H” (0 V), and the power supply potential Vga changes from “M” (−2 V) to “L” (−3. 3V).
Since both the anode terminal and the cathode terminal of the transfer thyristor T1 in the on state are set to “H” (0 V), the transfer thyristor T1 is turned off. Then, the potential of the anode terminal (gate terminal Gt1) of the coupling diode Dx1 starts to change toward “L” (−3.3 V) of the power supply potential Vga connected through the power supply line resistance Rgx1. As a result, the coupling diode Dx1 having the cathode terminal (gate terminal Gt2) of “H” (0 V) is in a state in which a potential is applied in the reverse direction (reverse bias), and the gate terminal Gt2 has “ “H” (0V) is affected. The threshold voltage of the light emitting thyristor L1 is a value obtained by subtracting the forward voltage Vd (1.5 V) of the pn junction from the power supply potential Vga. That is, the threshold voltage of the light emitting thyristor L1 is −4.8V when the power supply potential Vga is “L” (−3.3V), and −3.5V when “M” (−2V). In any case, the light emitting thyristor L1 is “Le” (−2.7 V <“Le” ≦ −1.5 V) and does not turn on.
なお、第２転送信号φ２が「Ｈ」（０Ｖ）のとき、スタートダイオードＤｘ０により、ゲート端子Ｇｔ１が−０．８３Ｖになって、転送サイリスタＴ１のしきい電圧が−２．３Ｖになるときがある。しかし、図８から分かるように、時刻ｂ以降においては、第２転送信号φ２が「Ｈ」（０Ｖ）のとき、第１転送信号φ１は「Ｌ」（−３．３Ｖ）であり、転送サイリスタＴ１を除く、奇数番号の転送サイリスタＴのいずれかがオン状態になっている。よって、第１転送信号線７２は−１．５Ｖになっているので、転送サイリスタＴ１はターンオンしない。
When the second transfer signal φ2 is “H” (0V), the gate terminal Gt1 becomes −0.83V by the start diode Dx0, and the threshold voltage of the transfer thyristor T1 becomes −2.3V. is there. However, as can be seen from FIG. 8, after the time b, when the second transfer signal φ2 is “H” (0 V), the first transfer signal φ1 is “L” (−3.3 V), and the transfer thyristor Any of the odd-numbered transfer thyristors T except T1 is in the ON state. Therefore, since the first
時刻ｈにおいて、第１転送信号φ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するとともに、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行するのは、ターンオフした転送サイリスタＴ１のゲート端子Ｇｔ１の電位を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に向けて速やかに変化させ、時刻ｉにおける、点灯信号φＩ１の「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）への移行において、発光サイリスタＬ１が再びターンオンして点灯（発光）することを抑制するためである。これにより、例えば時刻ｆから時刻ｉまでの期間（厳密には時刻ｈから時刻ｉの待ち期間ｔｂ）のように、発光チップＣが点灯しえない期間を短くしている。
時刻ｈの直後においては、転送サイリスタＴ２がオン状態にある。
At time h, the first transfer signal φ1 shifts from “L” (−3.3 V) to “H” (0 V), and the power supply potential Vga changes from “M” (−2 V) to “L” (−3. 3V) is that the potential of the gate terminal Gt1 of the turned-off transfer thyristor T1 is rapidly changed from “H” (0 V) to “L” (−3.3 V), and the lighting signal at time i is changed. In order to suppress the light-emitting thyristor L1 from turning on again and being turned on (light emission) in the transition from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V) of φI1. It is. This shortens the period during which the light emitting chip C cannot be lit, such as a period from time f to time i (strictly, a waiting period tb from time h to time i).
Immediately after time h, the transfer thyristor T2 is in the ON state.
（９）時刻ｉ
点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。なお、時刻ｉにおいて、発光サイリスタＬ１の点灯制御の期間Ｔ（１）が終了し、発光サイリスタＬ２の点灯制御の期間Ｔ（２）が開始する。
期間Ｔ（２）以降は、期間Ｔ（１）とは転送サイリスタＴおよび発光サイリスタＬの番号が異なるが、繰り返しとなるので、詳細な説明を省略する。
(9) Time i
The lighting signal φI1 shifts from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V). At time i, the lighting control period T (1) of the light-emitting thyristor L1 ends, and the lighting control period T (2) of the light-emitting thyristor L2 starts.
After the period T (2), the numbers of the transfer thyristor T and the light-emitting thyristor L are different from those of the period T (1).
以上説明した発光チップＣの動作をまとめて説明する。
はじめに転送サイリスタＴの動作を説明する。
発光チップＣの転送サイリスタＴは２相の転送信号（第１転送信号φ１および第２転送信号φ２）により、オン状態が転送サイリスタ列を伝播するように駆動されている。
すなわち、２相の転送信号の内の一方の転送信号が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）になることにより、しきい電圧が−２．３Ｖの転送サイリスタＴがターンオンする。これにより、オン状態になった転送サイリスタＴのゲート端子Ｇｔの電位が「Ｈ」（０Ｖ）となる。そして、順バイアスの結合ダイオードＤｘで接続された隣接する転送サイリスタＴのゲート端子Ｇｔの電位が−０．８３Ｖになる。これにより、転送サイリスタＴのしきい電圧が−２．３Ｖになって、他方の転送信号が「Ｈ」から「Ｌ」になるとターンオンする。次に、一方の転送信号が「Ｌ」から「Ｈ」になると、先にオン状態になった転送サイリスタＴがターンオフする。
このように、転送サイリスタＴは、順バイアスの結合ダイオードＤｘで接続された隣接する転送サイリスタＴが新たにオン状態になるようにして、１つの転送サイリスタＴがオン状態である期間と２つの転送サイリスタＴがオン状態である期間とを繰り返していく。
そして、１つの転送サイリスタＴがオン状態にある期間は、２相の転送信号のいずれか一方のみが「Ｌ」である期間に対応し、２つの転送サイリスタＴがオン状態である期間は、２相の転送信号の両方が「Ｌ」である期間に対応する。２相の転送信号（第１転送信号φ１および第２転送信号φ２）は、いずれか一方が「Ｌ」の期間と、両方が「Ｌ」の期間とが交互に現れるように送信されている（図８参照）。
The operation of the light emitting chip C described above will be described together.
First, the operation of the transfer thyristor T will be described.
The transfer thyristor T of the light emitting chip C is driven by a two-phase transfer signal (first transfer signal φ1 and second transfer signal φ2) so that the ON state propagates through the transfer thyristor array.
That is, when one of the two-phase transfer signals is changed from “H” (0 V) to “L” (−3.3 V), the transfer thyristor T having a threshold voltage of −2.3 V is turned on. To do. As a result, the potential of the gate terminal Gt of the transfer thyristor T that is turned on becomes “H” (0 V). Then, the potential of the gate terminal Gt of the adjacent transfer thyristor T connected by the forward-biased coupling diode Dx becomes −0.83V. As a result, when the threshold voltage of the transfer thyristor T becomes −2.3 V and the other transfer signal changes from “H” to “L”, the transfer thyristor T is turned on. Next, when one of the transfer signals changes from “L” to “H”, the transfer thyristor T that has been turned on first is turned off.
As described above, the transfer thyristor T is configured so that the adjacent transfer thyristor T connected by the forward-biased coupling diode Dx is newly turned on and one transfer thyristor T is in the on state and two transfers. The period in which the thyristor T is in the on state is repeated.
The period during which one transfer thyristor T is in the ON state corresponds to the period during which only one of the two-phase transfer signals is “L”, and the period during which the two transfer thyristors T are in the ON state is 2 This corresponds to a period in which both of the phase transfer signals are “L”. The two-phase transfer signals (the first transfer signal φ1 and the second transfer signal φ2) are transmitted such that either one of the “L” period and both of the “L” periods appear alternately ( (See FIG. 8).
本実施の形態では、転送サイリスタＴのゲート端子Ｇｔは発光サイリスタＬのゲート端子Ｇｌに接続されているので、発光サイリスタＬのしきい電圧は同じ番号の転送サイリスタＴのしきい電圧と同じである。すなわち、オン状態の転送サイリスタＴのゲート端子Ｇｔにゲート端子Ｇｌが接続された発光サイリスタＬのしきい電圧は−１．５Ｖである。よって、転送サイリスタＴがオン状態のときに、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行すると、発光サイリスタＬが点灯（発光）する。 In the present embodiment, since the gate terminal Gt of the transfer thyristor T is connected to the gate terminal Gl of the light emitting thyristor L, the threshold voltage of the light emitting thyristor L is the same as the threshold voltage of the transfer thyristor T having the same number. . That is, the threshold voltage of the light emitting thyristor L in which the gate terminal Gl is connected to the gate terminal Gt of the transfer thyristor T in the on state is −1.5V. Accordingly, when the lighting signal φI shifts from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V) while the transfer thyristor T is in the ON state, the light emitting thyristor L is turned on. (Light emission).
なお、発光サイリスタＬを点灯（発光）させないで、消灯（非点灯）のままとするときは、例えば、図８の発光サイリスタＬ４を点灯制御する期間Ｔ（４）における時刻ｍから時刻ｎに示す点灯信号φＩ１ように、点灯信号φＩを「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行せず、「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、発光サイリスタＬのしきい電圧が−１．５Ｖであっても、発光サイリスタＬを消灯（非点灯）のままとしうる。
以上説明したように、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光サイリスタＬを指定し、点灯信号φＩは、点灯制御の対象の発光サイリスタＬを点灯または非点灯に設定する。
このように、画像データに応じて、点灯信号φＩの波形を設定して、各発光サイリスタＬの点灯または非点灯を制御している。
Note that when the light emitting thyristor L is not turned on (emitted) but remains turned off (not lit), for example, it is shown from time m to time n in the period T (4) in which the light emitting thyristor L4 in FIG. Like the lighting signal φI1, the lighting signal φI does not shift from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V), but remains “H” (0 V). That's fine. By doing in this way, even if the threshold voltage of the light emitting thyristor L is −1.5 V, the light emitting thyristor L can be kept off (not lit).
As described above, when the transfer thyristor T is turned on, the light-emitting thyristor L that is the object of lighting control is designated, and the lighting signal φI is set to light or not light the light-emitting thyristor L that is the object of lighting control. To do.
As described above, the waveform of the lighting signal φI is set according to the image data, and the lighting or non-lighting of each light-emitting thyristor L is controlled.
発光サイリスタＬの光量は、製造条件のばらつきなどにより、発光チップＣ間、発光サイリスタＬ間で異なることがある。発光サイリスタＬの光量の補正（光量補正）には、発光サイリスタＬに流す電流を調整して行う方法と、発光サイリスタＬの点灯期間を調整して行う方法とがある。発光サイリスタＬの光量補正のため、点灯信号φＩを「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する時刻（例えば、図８の時刻ｄ）を時間軸上で前後にずらして、発光サイリスタＬの点灯期間を変えてもよい。 The light quantity of the light emitting thyristor L may differ between the light emitting chips C and between the light emitting thyristors L due to variations in manufacturing conditions. The light amount correction (light amount correction) of the light emitting thyristor L includes a method of adjusting the current flowing through the light emitting thyristor L and a method of adjusting the lighting period of the light emitting thyristor L. In order to correct the light amount of the light emitting thyristor L, the time at which the lighting signal φI shifts from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V) (for example, time d in FIG. 8) ) May be shifted back and forth on the time axis to change the lighting period of the light emitting thyristor L.
次に、電源電位Ｖｇａを「Ｍ」（−２Ｖ）および「Ｌ」（−３．３Ｖ）の２つのレベルとすることについて説明する。
本実施の形態では、図８に示したように、電源電位Ｖｇａが「Ｍ」であるときに、転送サイリスタＴをターンオンしている。例えば、時刻ｂにおいて、第１転送信号φ１を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行して、転送サイリスタＴ１をターンオンしている。また、時刻ｇにおいて、第２転送信号φ２を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行して、転送サイリスタＴ２をターンオンしている。
一方、転送サイリスタＴをターンオフするときに、電源電位Ｖｇａを「Ｍ」から「Ｌ」に移行している。例えば、時刻ｈにおいて、転送サイリスタＴ１をターンオフするために、第１転送信号φ１を「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するとともに、電源電位Ｖｇａを「Ｍ」から「Ｌ」に移行している。また、時刻ｋにおいて、転送サイリスタＴ２をターンオフするために、第２転送信号φ２を「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行している。
Next, it will be described that the power supply potential Vga is set to two levels of “M” (−2 V) and “L” (−3.3 V).
In the present embodiment, as shown in FIG. 8, the transfer thyristor T is turned on when the power supply potential Vga is “M”. For example, at time b, the first transfer signal φ1 is shifted from “H” (0 V) to “L” (−3.3 V), and the transfer thyristor T1 is turned on. At time g, the second transfer signal φ2 is shifted from “H” (0 V) to “L” (−3.3 V), and the transfer thyristor T2 is turned on.
On the other hand, when the transfer thyristor T is turned off, the power supply potential Vga is shifted from “M” to “L”. For example, at time h, in order to turn off the transfer thyristor T1, the first transfer signal φ1 is shifted from “L” (−3.3 V) to “H” (0 V), and the power supply potential Vga is changed from “M”. It has shifted to “L”. At time k, the second transfer signal φ2 is shifted from “L” (−3.3 V) to “H” (0 V) in order to turn off the transfer thyristor T2.
まず、電源電位Ｖｇａが「Ｍ」（−２Ｖ）であるときに、転送サイリスタＴをターンオンすることを説明する。
表１に示すように、オン状態の転送サイリスタＴ（ゲート端子Ｇｔが「Ｈ」（０Ｖ））に順バイアスの結合ダイオードＤを介して接続された転送サイリスタＴのしきい電圧は、電源電位Ｖｇａが「Ｍ」（−２Ｖ）のとき−２．３Ｖ、「Ｌ」（−３．３Ｖ）のとき−２．７Ｖである。本実施の形態では、電源電位Ｖｇａが「Ｍ」のときに転送サイリスタＴをターンオンしているので、転送サイリスタＴのしきい電圧が高い（絶対値が小さい負の値の）ときに転送サイリスタＴをターンオンしていることになる。
First, it will be described that the transfer thyristor T is turned on when the power supply potential Vga is “M” (−2 V).
As shown in Table 1, the threshold voltage of the transfer thyristor T connected to the transfer thyristor T in the on state (the gate terminal Gt is “H” (0 V)) via the forward-biased coupling diode D is the power supply potential Vga. Is −2.3V when “M” (−2V), and −2.7V when “L” (−3.3V). In the present embodiment, since the transfer thyristor T is turned on when the power supply potential Vga is “M”, the transfer thyristor T when the threshold voltage of the transfer thyristor T is high (the absolute value is a small negative value). Is turned on.
転送信号（第１転送信号φ１または第２転送信号φ２）がステップ（階段）状に変化するとしても、転送サイリスタＴのカソード端子の電位、すなわち転送信号線（第１転送信号線７２または第２転送信号線７３）の電位は、転送信号線の抵抗値および容量値、転送信号線に接続された転送サイリスタＴのカソード端子の容量値、電流制限抵抗（電流制限抵抗Ｒ１またはＲ２）の抵抗値などの影響を受けて緩やかに変化する。
図９は、転送信号（第１転送信号φ１または第２転送信号φ２）の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行に対して、転送サイリスタＴのしきい電圧と転送信号線（第１転送信号線７２または第２転送信号線７３）の電位との関係を説明する図である。なお、図９は、図８における時刻ｇと時刻ｈとの間の重なり期間ｔａを例として示している。よって、転送信号は第２転送信号φ２である。そして、転送信号線は第２転送信号線７３であって、その電位の変化をＣａｓｅ１およびＣａｓｅ２と表記としている。第１転送信号φ１であっても、同様である。
Even if the transfer signal (first transfer signal φ1 or second transfer signal φ2) changes in a step shape, the potential of the cathode terminal of the transfer thyristor T, that is, the transfer signal line (the first
FIG. 9 shows the threshold voltage of the transfer thyristor T with respect to the transition of the transfer signal (first transfer signal φ1 or second transfer signal φ2) from “H” (0 V) to “L” (−3.3 V). FIG. 6 is a diagram for explaining a relationship between the potential of the transfer signal line (the first
ここで、順バイアスの結合ダイオードを介して接続された、隣接する２つの転送サイリスタＴｉ、Ｔｉ＋１を考える。
重なり期間ｔａとは、転送サイリスタＴｉがオン状態にあるとき、転送サイリスタＴｉ＋１のカソード端子が接続された転送信号線に送信される転送信号を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行した時刻から転送サイリスタＴｉ＋１がターンオンするまでの期間である。前述したように、転送サイリスタＴのカソード端子（転送信号線）の電位は緩やかに変化する。このため、転送サイリスタＴｉ＋１は、転送信号が「Ｈ」から「Ｌ」に移行しても、直ちにはターンオンしない。すなわち、転送信号線の電位が転送サイリスタＴのしきい電圧より低くなってから、転送サイリスタＴがターンオンする。
重なり期間ｔａは、転送信号が「Ｈ」から「Ｌ」に移行した時刻から、転送信号線の電位が、転送サイリスタＴｉ＋１のしきい電圧となるまでの期間である。もし、重なり期間ｔａを待たないで、先にオン状態になっていた転送サイリスタＴｉをターンオフしてしまうと、後にターンオンする転送サイリスタＴｉ＋１のしきい電圧が低い（絶対値が大きい負の値）側に変化し、もはやターンオンしなくなってしまう。このようになると、転送サイリスタ列において、オン状態の伝播が中断してしまう。
Here, consider two adjacent transfer thyristors T i and T i + 1 connected via a forward-biased coupling diode.
The overlap period ta is a transfer signal transmitted from “H” (0 V) to “L” (−) when the transfer thyristor T i is in the ON state and is transmitted to the transfer signal line to which the cathode terminal of the transfer thyristor T i + 1 is connected. This is a period from when the time shifts to 3.3V) until the transfer thyristor T i + 1 is turned on. As described above, the potential of the cathode terminal (transfer signal line) of the transfer thyristor T changes gently. For this reason, the transfer thyristor T i + 1 does not turn on immediately even when the transfer signal shifts from “H” to “L”. That is, the transfer thyristor T is turned on after the potential of the transfer signal line becomes lower than the threshold voltage of the transfer thyristor T.
The overlapping period ta is a period from the time when the transfer signal shifts from “H” to “L” until the potential of the transfer signal line becomes the threshold voltage of the transfer thyristor T i + 1 . If overlap without waiting periods ta, the results in turning off the transfer thyristors T i which has been previously turned on, after turning the transfer thyristors T i + 1 of the threshold voltage is low (the absolute value is large negative value ) Side and no longer turn on. In this case, propagation in the on state is interrupted in the transfer thyristor array.
次に、重なり期間ｔａを一定（時刻ｇから時刻ｈまで）として、転送サイリスタＴｉ＋１のしきい電圧が−２．３Ｖの場合のＣａｓｅ１と−２．７Ｖの場合のＣａｓｅ２とを説明する。
Ｃａｓｅ１の転送サイリスタＴｉ＋１のしきい電圧が−２．３Ｖと高い（絶対値が小さい負の値）場合（例えば、電源電位Ｖｇａが「Ｍ」（−２Ｖ）の場合の−２．３Ｖ）には、転送信号線の電位がより緩やかに変化し（時定数が長く）ても、重なり期間ｔａの終了時刻ｈにおいて、転送信号線の電位は転送サイリスタＴｉ＋１のしきい電圧に到達する。例えば、重なり期間ｔａを２０ｎｓとすると、Ｃａｓｅ１における時定数は１６．８ｎｓである。
一方、Ｃａｓｅ２の転送サイリスタＴｉ＋１のしきい電圧が低い（絶対値が大きい負の値）場合（例えば、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）の場合の−２．７Ｖ）には、転送信号線の電位がより急峻に変化し（時定数を短くし）ないと、重なり期間ｔａの終了時刻ｈにおいて、転送サイリスタＴのしきい電圧に到達しない。例えば、重なり期間ｔａが２０ｎｓのとき、Ｃａｓｅ２の時定数は１１．７ｎｓである。
このことから、転送サイリスタＴのしきい電圧がより高い（絶対値がより小さい負の値である）と、時定数を長く設定してもよいことになる。転送信号線の抵抗値および容量値、転送信号線に接続された転送サイリスタＴのカソード端子の容量値は変わらないので、電流制限抵抗（電流制限抵抗Ｒ１およびＲ２）を大きく設定しうることになる。Ｃａｓｅ１の電流制限抵抗Ｒ１およびＲ２を、例えば時定数の比に対応して、Ｃａｓｅ２の場合の１．４（＝１６．８／１１．７）倍に設定すると、Ｃａｓｅ１における転送素子部の消費電力は、Ｃａｓｅ２の場合の０．７（＝１／１．４）倍になる。
Next,
When the threshold voltage of the transfer thyristor T i + 1 of Case 1 is as high as −2.3V (a negative value with a small absolute value) (for example, −2.3V when the power supply potential Vga is “M” (−2V)). Even if the potential of the transfer signal line changes more slowly (the time constant is longer), the potential of the transfer signal line reaches the threshold voltage of the transfer thyristor T i + 1 at the end time h of the overlap period ta. For example, if the overlap period ta is 20 ns, the time constant in
On the other hand, when the threshold voltage of the transfer thyristor T i + 1 of
For this reason, if the threshold voltage of the transfer thyristor T is higher (the negative value is smaller in absolute value), the time constant may be set longer. Since the resistance value and capacitance value of the transfer signal line and the capacitance value of the cathode terminal of the transfer thyristor T connected to the transfer signal line do not change, the current limiting resistors (current limiting resistors R1 and R2) can be set large. . When the current limiting resistors R1 and R2 of
以上説明したように、転送サイリスタＴをターンオンさせる場合に、電源電位Ｖｇａの電位を高く（絶対値が小さい負の値）して、転送サイリスタＴのしきい電圧を高く（絶対値が小さい負の値）すると、転送素子部での消費電力を抑制しうる。
なお、結合ダイオードＤｘに、ｐｎ接合の順方向電位Ｖｄである１．５Ｖに比べ、順方向電位Ｖｓが０．５Ｖと小さい低いショットキーダイオードを用いて、電源電位Ｖｇａの電位をより高く（絶対値が小さい負の値）設定している。
As described above, when the transfer thyristor T is turned on, the potential of the power supply potential Vga is increased (a negative value having a small absolute value), and the threshold voltage of the transfer thyristor T is increased (a negative value having a small absolute value). Value), power consumption in the transfer element unit can be suppressed.
Note that a low Schottky diode is used as the coupling diode Dx, which has a forward potential Vs of 0.5 V, which is smaller than the forward potential Vd of the pn junction of 1.5 V, and the power supply potential Vga is increased (absolutely). A negative value is set).
次に、転送サイリスタＴをターンオフするときに、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）に設定することを説明する。
ここでも、隣接する２つの転送サイリスタＴｉ、Ｔｉ＋１を考える。
待ち期間ｔｂとは、ターンオフする転送サイリスタＴｉに対応する発光サイリスタＬｉのしきい電圧が、点灯信号φＩの点灯電位（「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ））より低い値になるまでの期間である。
転送サイリスタＴｉがターンオフすると、ゲート端子Ｇｔｉの電位は、電源電位Ｖｇａに向かって変化する。ゲート端子Ｇｔｉは発光サイリスタＬのゲート端子Ｇｌｉと接続されているので、ゲート端子Ｇｌｉの電位も同様に変化し、発光サイリスタＬｉのしきい電圧が低く（絶対値が大きい負の値に）なっていく。
このとき、発光サイリスタＬｉのしきい電圧が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）よりも低い値となるまでの待ち期間ｔｂを経過する前に、発光サイリスタＬｉ＋１を点灯させるために点灯信号φＩを「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）にすると、発光サイリスタＬｉがターンオンしてしまう。発光サイリスタＬｉの点灯は抑制されることが必要である。
転送サイリスタＴｉのターンオフによる、ゲート端子Ｇｔｉおよびゲート端子Ｇｌｉの電位が速やかに変化すると、点灯信号φＩを「Ｈ」から再び「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行するまでの期間（図８における時刻ｆと時刻ｉとの間の期間）、すなわち発光サイリスタＬを点灯できない期間を短くしうる。
Next, setting the power supply potential Vga to “L” (−3.3 V) when the transfer thyristor T is turned off will be described.
Again, consider two adjacent transfer thyristors T i , T i + 1 .
The waiting period tb, the threshold voltage of the light-emitting thyristor L i corresponding to the transfer thyristor T i to turn off the lighting potential of the lighting signal .phi.I ( "Le" (- 2.7V <"Le" ≦ -1.5V) ) This is the period until a lower value is reached.
When the transfer thyristor T i is turned off, the potential of the gate terminal Gt i changes toward the power supply potential Vga. Since the gate terminal Gt i is connected to the gate terminal Gl i of the light-emitting thyristors L, the gate terminal Gl i potential also changes similarly, the light-emitting thyristors L i lower threshold voltage of (absolute value is large negative value It will become).
At this time, the threshold voltage of the light-emitting thyristor L i is "Le" - before the expiration of the waiting period tb to the (2.7V <"Le" ≦ -1.5V) lower than the light-emitting thyristors L a lighting signal φI to light the i + 1 "Le" (- 2.7V <"Le" ≦ -1.5V) when the light-emitting thyristors L i will be turned on. Lighting of the light-emitting thyristor L i is the need to be suppressed.
By turning off the transfer thyristors T i, the potential of the gate terminal Gt i and the gate terminal Gl i is changed rapidly, again lighting signal φI from the "H""Le" (- 2.7V <"Le" ≦ -1. 5V) (a period between time f and time i in FIG. 8), that is, a period during which the light-emitting thyristor L cannot be turned on can be shortened.
以上説明したように、転送サイリスタＴをターンオフするときは、電源電位Ｖｇａを低く（絶対値が大きい負の値に）設定し、待ち期間ｔｂを短くするようにしている。
なお、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）に移行するタイミング（時刻）（例えば、図８における時刻ｅ）は、転送サイリスタＴをターンオフするために、転送信号を「Ｌ」から「Ｈ」に移行するタイミング（時刻）から待ち期間ｔｂが経過した後であればよい。
そして、図８においては、転送信号（第１転送信号φ１または第２転送信号φ２）が「Ｌ」から「Ｈ」に移行するタイミング（時刻）と電源電位Ｖｇａを「Ｍ」から「Ｌ」に移行するタイミング（時刻）とを同じとしているが、電源電位Ｖｇａを「Ｍ」から「Ｌ」に移行するタイミング（時刻）を転送信号（第１転送信号φ１または第２転送信号φ２）が「Ｌ」から「Ｈ」に移行するタイミング（時刻）より前に設定してもよい。
As described above, when the transfer thyristor T is turned off, the power supply potential Vga is set low (a negative value having a large absolute value), and the waiting period tb is shortened.
Note that the timing (time) at which the power supply potential Vga is shifted from “L” (−3.3 V) to “M” (−2 V) (for example, time e in FIG. 8) is to turn off the transfer thyristor T. It may be after the waiting period tb has elapsed from the timing (time) at which the transfer signal shifts from “L” to “H”.
In FIG. 8, the timing (time) when the transfer signal (first transfer signal φ1 or second transfer signal φ2) shifts from “L” to “H” and the power supply potential Vga from “M” to “L”. The transfer timing (time) is the same, but the transfer signal (first transfer signal φ1 or second transfer signal φ2) is “L” at the timing (time) at which the power supply potential Vga is shifted from “M” to “L”. ”May be set before the timing (time) for shifting from“ H ”.
［第２の実施の形態］
第２の実施の形態は、第１の実施の形態における電源電位Ｖｇａを「Ｍ」と「Ｌ」との期間に設定する電源電位供給部１７０を、スリーステートバッファ回路ＢＵ１を備えた回路で構成している。他の構成は、第１の実施の形態と同じである。よって、電源電位供給部１７０を説明し、他の構成の説明を省略する。
図１０は、電源電位供給部１７０の等価回路である。
電源電位供給部１７０は、抵抗ＲＣとスリーステートバッファ回路ＢＵ１とを備えている。
スリーステートバッファ回路ＢＵ１の入力端子および抵抗ＲＣの一方の端子には、「Ｌ」（−３．３Ｖ）が供給され、スリーステートバッファ回路ＢＵ１の出力端子および抵抗ＲＣの他方の端子は、発光チップＣ（図５、図６参照）のＶｇａ端子に接続されている。
さらに、スリーステートバッファ回路ＢＵ１の制御端子には電源電位制御信号φＡが送信されている。
「Ｌ」（−３．３Ｖ）および電源電位制御信号φＡは、電源電位供給部１７０の内部で生成されてもよく、電源電位供給部１７０の外部から供給されてもよい。
[Second Embodiment]
In the second embodiment, the power supply
FIG. 10 is an equivalent circuit of the power supply
The power supply
“L” (−3.3 V) is supplied to the input terminal of the three-state buffer circuit BU1 and one terminal of the resistor RC, and the output terminal of the three-state buffer circuit BU1 and the other terminal of the resistor RC are light emitting chips. It is connected to the Vga terminal of C (see FIGS. 5 and 6).
Further, a power supply potential control signal φA is transmitted to the control terminal of the three-state buffer circuit BU1.
“L” (−3.3 V) and the power supply potential control signal φA may be generated inside the power supply
スリーステートバッファ回路ＢＵ１の動作を説明する。
電源電位制御信号φＡは、「Ｈ」（０Ｖ）と「Ｌ」（−３．３Ｖ）との２つのレベルを有する信号である（後述する図１１参照）。そして、電源電位制御信号φＡが「Ｈ」（０Ｖ）のとき、スリーステートバッファ回路ＢＵ１の出力端子は、入力端子の電位に関わらず、高抵抗状態（ハイインピーダンス（Ｈｉ−Ｚ）状態）になる。一方、電源電位制御信号φＡが「Ｌ」（−３．３Ｖ）のときは、スリーステートバッファ回路ＢＵ１は、低抵抗状態になって、入力端子の電位が出力端子に現れる。
The operation of the three-state buffer circuit BU1 will be described.
The power supply potential control signal φA is a signal having two levels of “H” (0 V) and “L” (−3.3 V) (see FIG. 11 described later). When the power supply potential control signal φA is “H” (0 V), the output terminal of the three-state buffer circuit BU1 is in a high resistance state (high impedance (Hi-Z) state) regardless of the potential of the input terminal. . On the other hand, when the power supply potential control signal φA is “L” (−3.3 V), the three-state buffer circuit BU1 is in a low resistance state, and the potential of the input terminal appears at the output terminal.
次に、電源電位供給部１７０の動作を説明する。
図１１は、図８のタイミングチャートに、電源電位供給部１７０のスリーステートバッファ回路ＢＵ１の制御端子に送信される電源電位制御信号φＡを追記したタイミングチャートである。
発光サイリスタＬ１の点灯制御を行う期間Ｔ（１）において、電源電位制御信号φＡを説明する。電源電位制御信号φＡは、期間Ｔ（１）の開始時刻ｄにおいて、「Ｌ」（−３．３Ｖ）であって、時刻ｅにおいて「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。そして、時刻ｈにおいて、「Ｌ」から「Ｈ」に移行し、期間Ｔ（１）の終了時刻ｉにおいて、「Ｌ」を維持している。
期間Ｔ（２）以降では、期間Ｔ（１）の波形が繰り返される。
なお、時刻ａでは、電源電位制御信号φＡは「Ｈ」であって、時刻ｃにおいて、「Ｈ」から「Ｌ」に移行する。
Next, the operation of the power supply
FIG. 11 is a timing chart in which the power supply potential control signal φA transmitted to the control terminal of the three-state buffer circuit BU1 of the power supply
The power supply potential control signal φA will be described in the period T (1) in which the lighting control of the light emitting thyristor L1 is performed. The power supply potential control signal φA is “L” (−3.3 V) at the start time d of the period T (1), and from “L” (−3.3 V) to “H” (0 V) at the time e. Migrate to Then, at time h, the state shifts from “L” to “H”, and “L” is maintained at the end time i of the period T (1).
After the period T (2), the waveform of the period T (1) is repeated.
At time a, power supply potential control signal φA is “H”, and shifts from “H” to “L” at time c.
時刻ａにおいて、電源電位制御信号φＡが「Ｈ」（０Ｖ）に設定される。
すると、電源電位供給部１７０におけるスリーステートバッファ回路ＢＵ１の出力端子はハイインピーダンス状態になって、電源電位Ｖｇａは、「Ｌ」（−３．３Ｖ）から抵抗ＲＣでの電位降下を引いた値、すなわち「Ｍ」になる。例えば、発光チップＣ当たりに流れる電流を１００μＡとし、４０個の発光チップＣを１つの電源ライン２００ｂに接続するとする。このとき、「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）を得るために、抵抗ＲＣにより−１．３Ｖの電位降下を生じさせるとすると、抵抗ＲＣを３２５Ωとすればよい。
At time a, power supply potential control signal φA is set to “H” (0 V).
Then, the output terminal of the three-state buffer circuit BU1 in the power supply
次に、時刻ｃにおいて、電源電位制御信号φＡが「Ｌ」（−３．３Ｖ）に移行する。
すると、スリーステートバッファ回路ＢＵ１は低抵抗状態になる。スリーステートバッファ回路ＢＵ１の低抵抗状態の抵抗値は、抵抗ＲＣに比べて小さく設定されているので、電源電位Ｖｇａは、「Ｌ」（−３．３Ｖ）になる。
Next, at time c, the power supply potential control signal φA shifts to “L” (−3.3 V).
Then, the three-state buffer circuit BU1 enters a low resistance state. Since the resistance value in the low resistance state of the three-state buffer circuit BU1 is set smaller than the resistance RC, the power supply potential Vga is “L” (−3.3 V).
なお、図１１では、電源電位Ｖｇａが、時刻ｇと時刻ｈとの間の時刻ｈに近い期間において、「Ｍ」よりも「Ｈ」に近い電位になっている。これは、時刻ｇと時刻ｈとの間の時刻ｈに近い期間において、隣接する２つの転送サイリスタＴ（時刻ｇと時刻ｈとの間では転送サイリスタＴ１とＴ２）が並行してオン状態になる。よって、電源電位Ｖｇａが、オン状態の２つの転送サイリスタＴのゲート端子Ｇｔが「Ｈ」（０Ｖ）であることの影響を受けて、より「Ｈ」（０Ｖ）に近づくためである。
なお、時刻ｇと時刻ｈとの間の時刻ｈに近い期間において、電源電位Ｖｇａが「Ｈ」により近づいても、２つの転送サイリスタＴはすでにオン状態になっているので、転送サイリスタＴの動作に影響しない。
In FIG. 11, the power supply potential Vga is closer to “H” than “M” in a period close to time h between time g and time h. This is because two adjacent transfer thyristors T (transfer thyristors T1 and T2 between time g and time h) are turned on in parallel in a period close to time h between time g and time h. . Therefore, the power supply potential Vga is closer to “H” (0 V) due to the influence of the gate terminals Gt of the two transfer thyristors T in the ON state being “H” (0 V).
In the period close to time h between time g and time h, even if the power supply potential Vga approaches “H”, the two transfer thyristors T are already in the on state. Does not affect.
図１２は、電源電位供給部１７０の他の構成の等価回路図である。図１２（ａ）は、スリーステートバッファ回路ＢＵ１とダイオードＤＣとを備えた電源電位供給部１７０の等価回路を、図１２（ｂ）は、バッファ回路ＢＵ２と抵抗ＲＡ、ＲＢとを備えた電源電位供給部１７０の等価回路を示す。
FIG. 12 is an equivalent circuit diagram of another configuration of the power supply
図１２（ａ）に示す電源電位供給部１７０は、図１０に示した電源電位供給部１７０において、抵抗ＲＣの代わりに、シリコンなどによるダイオードＤＣを用いたものである。他の構成は同じである。よって、同様のものには同じ符号を付して説明を省略する。なお、シリコンを用いたダイオードＤＣのｐｎ接合の順方向電位Ｖｂは０．６Ｖである。
電源電位制御信号φＡが「Ｈ」（０Ｖ）に設定され、スリーステートバッファ回路ＢＵ１がハイインピーダンス状態になると、電源電位Ｖｇａは、「Ｌ」（−３．３Ｖ）からダイオードＤＣのｐｎ接合の順方向電位Ｖｂ（０．６Ｖ）を引いた−２．７Ｖ（「Ｍ」）となる。
電源電位制御信号φＡが「Ｌ」（−３．３Ｖ）に設定され、スリーステートバッファ回路ＢＵ１が低抵抗状態になると、図１０に示した電源電位供給部１７０と同様に、電源電位Ｖｇａは、「Ｌ」（−３．３Ｖ）になる。
なお、「Ｍ」である−２．７Ｖは、前述した−２Ｖと異なる。しかし、「Ｍ」を−２．７Ｖとして、「Ｌ」の値、電源線抵抗Ｒｇｘなどを設定すれば、発光チップＣおよび発光装置６５は第１の実施の形態で説明したと同様に動作する。
A power supply
When the power supply potential control signal φA is set to “H” (0 V) and the three-state buffer circuit BU1 enters a high impedance state, the power supply potential Vga is changed from “L” (−3.3 V) to the order of the pn junction of the diode DC. It becomes −2.7 V (“M”) obtained by subtracting the direction potential Vb (0.6 V).
When the power supply potential control signal φA is set to “L” (−3.3 V) and the three-state buffer circuit BU1 is in a low resistance state, the power supply potential Vga is equal to the power supply
In addition, -2.7V which is "M" is different from -2V mentioned above. However, if “M” is set to −2.7 V, the value of “L”, the power supply line resistance Rgx, and the like are set, the light emitting chip C and the
図１２（ｂ）に示す電源電位供給部１７０は、バッファ回路ＢＵ２、抵抗ＲＡ、ＲＢを備えている。
抵抗ＲＡ、ＲＢは直列に接続され、中点がＶｇａ端子に接続されている。そして、一端部に「Ｌ」（−３．３Ｖ）が供給されている。直列接続された抵抗ＲＡ、ＲＢの他端部はバッファ回路ＢＵ２の出力端子に接続されている。
バッファ回路ＢＵ２の入力端子には、電源電位制御信号φＡが送信されている。
The power supply
The resistors RA and RB are connected in series, and the middle point is connected to the Vga terminal. And "L" (-3.3V) is supplied to the one end part. The other ends of the resistors RA and RB connected in series are connected to the output terminal of the buffer circuit BU2.
A power supply potential control signal φA is transmitted to the input terminal of the buffer circuit BU2.
バッファ回路ＢＵ２は、電源電位制御信号φＡが「Ｌ」（−３．３Ｖ）のとき、出力端子の電位が「Ｌ」（−３．３Ｖ）となり、電源電位制御信号φＡが「Ｈ」（０Ｖ）のとき、出力端子の電位が「Ｈ」（０Ｖ）となる。
よって、電源電位制御信号φＡが「Ｈ」（０Ｖ）のとき、直列接続された抵抗ＲＡ、ＲＢの一端部は「Ｌ」（−３．３Ｖ）、他端部は「Ｈ」（０Ｖ）となるので、「Ｌ」（−３．３Ｖ）と「Ｈ」（０Ｖ）との電位差が抵抗ＲＡと抵抗ＲＢとで分圧され、電源電位Ｖｇａは「Ｍ」となる。「Ｍ」は抵抗ＲＡと抵抗ＲＢとの比率（分圧）で決められる。
一方、電源電位制御信号φＡが「Ｌ」（−３．３Ｖ）のとき、バッファ回路ＢＵ２の出力端子が「Ｌ」（−３．３Ｖ）となるので、直列接続された抵抗ＲＡ、ＲＢの両端部が「Ｌ」（−３．３Ｖ）となって、電源電位Ｖｇａは「Ｌ」（−３．３Ｖ）になる。
In the buffer circuit BU2, when the power supply potential control signal φA is “L” (−3.3V), the potential of the output terminal becomes “L” (−3.3V), and the power supply potential control signal φA is “H” (0V). ), The potential of the output terminal is “H” (0 V).
Therefore, when the power supply potential control signal φA is “H” (0 V), one end of the resistors RA and RB connected in series is “L” (−3.3 V), and the other end is “H” (0 V). Therefore, the potential difference between “L” (−3.3 V) and “H” (0 V) is divided by the resistor RA and the resistor RB, and the power supply potential Vga becomes “M”. “M” is determined by the ratio (voltage division) between the resistor RA and the resistor RB.
On the other hand, when the power supply potential control signal φA is “L” (−3.3 V), the output terminal of the buffer circuit BU2 is “L” (−3.3 V), so both ends of the resistors RA and RB connected in series are connected. The portion becomes “L” (−3.3 V), and the power supply potential Vga becomes “L” (−3.3 V).
［第３の実施の形態］
第１の実施の形態では、各発光チップＣにおいて、点灯しうる発光サイリスタＬは１個であった。第３の実施の形態は、各発光チップＣにおいて２つの発光サイリスタＬを並行して点灯（発光）させうる。
第３の実施の形態では、発光装置６５の回路基板６２上の信号発生回路１１０、回路基板６２上の配線、発光チップＣの構成が、第１の実施の形態と異なっている。なお、発光装置６５は、第１の実施の形態と同様に、回路基板６２上に、信号発生回路１１０と４０個の発光チップＣ１〜Ｃ４０とを備えている（図３参照）。
[Third Embodiment]
In the first embodiment, each light emitting chip C has one light emitting thyristor L that can be turned on. In the third embodiment, in each light-emitting chip C, two light-emitting thyristors L can be lit (emitted) in parallel.
In the third embodiment, the
図１３は、第３の実施の形態における発光チップＣの構成、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を示した図である。図１３（ａ）は発光チップＣの構成を示し、図１３（ｂ）は発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を示す。
はじめに、図１３（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、基板８０の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（Ｖｇａ端子、φ２端子、φＷ端子、φ１端子、φＩ１端子、φＩ２端子）を備えている。これらの端子は、基板８０の一端部からＶｇａ端子、φ２端子、φＷ端子、φＩ１端子の順に設けられ、基板８０の他端部からφＩ２端子、φ１端子の順に設けられている。そして、発光素子列１０２は、φＩ１端子とφ１端子との間に設けられている。
FIG. 13 is a diagram showing the configuration of the light-emitting chip C, the configuration of the
First, the configuration of the light-emitting chip C shown in FIG.
The light-emitting chip C has terminals (Vga terminal, φ2 terminal, φW terminal, φ1 terminal, φI1 terminal, φI2 terminal) which are a plurality of bonding pads for capturing various control signals and the like at both ends in the long side direction of the
図１３（ｂ）に示す発光装置６５の回路基板６２には、図４に示した第１の実施の形態と同様に、信号発生回路１１０および発光チップＣ１〜Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線が設けられている。
Similarly to the first embodiment shown in FIG. 4, the
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０は、第１の実施の形態と同様に、基準電位Ｖｓｕｂを供給する基準電位供給部１６０、電源電位Ｖｇａを供給する電源電位供給部１７０、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に共通に、第１転送信号φ１と第２転送信号φ２とを共通に送信する転送信号発生部１２０を備えている。
First, the configuration of the
As in the first embodiment, the
さらに、信号発生回路１１０は、発光チップＣ１〜Ｃ４０に共通に、点灯信号φＩ１およびφＩ２を送信する点灯信号発生部１４０を備えている。
そして、信号発生回路１１０は、各種の制御信号に基づき、各発光チップＣ１〜Ｃ４０に書込信号φＷ１〜φＷ４０をそれぞれ送信する書込信号発生部１５０を備えている。
なお、点灯信号φＩ１と点灯信号φＩ２とを区別しない場合には点灯信号φＩと、書込信号φＷ１〜φＷ４０をそれぞれ区別しないときは書込信号φＷと呼ぶ。
発光チップＣ１〜Ｃ４０の回路基板６２上の配列は、第１の実施の形態と同様である。
Furthermore, the
The
When the lighting signal φI1 and the lighting signal φI2 are not distinguished from each other, the lighting signal φI and the writing signals φW1 to φW40 are respectively referred to as the writing signal φW.
The arrangement of the light emitting chips C1 to C40 on the
信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線について説明する。基準電位供給部１６０から基準電位Ｖｓｕｂが供給される電源ライン２００ａおよび電源電位Ｖｇａが供給される電源ライン２００ｂ、転送信号発生部１２０から第１転送信号φ１を送信するための第１転送信号ライン２０１および第２転送信号φ２を送信するための第２転送信号ライン２０２については、第１の実施の形態と同じであるので説明を省略する。
The wiring that connects the
さらに、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、発光チップＣ１〜Ｃ４０のφＩ１端子に、点灯信号φＩ１を送信するための点灯信号ライン２０４ａが設けられている。点灯信号φＩ１は、発光チップＣ１〜Ｃ４０のそれぞれに対して設けられた電流制限抵抗ＲＩを介して、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。同様に、信号発生回路１１０の点灯信号発生部１４０から発光チップＣ１〜Ｃ４０のφＩ２端子に、点灯信号φＩ２を送信するための点灯信号ライン２０４ｂが設けられている。点灯信号φＩ２は、発光チップＣ１〜Ｃ４０のそれぞれに対して設けられた電流制限抵抗ＲＩを介して、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。
Further, the
さらにまた、回路基板６２には、信号発生回路１１０の書込信号発生部１５０から、各発光チップＣ１〜Ｃ４０に書込信号φＷ１〜φＷ４０をそれぞれ送信する書込信号ライン２０５−１〜２０５−４０が設けられている。
Furthermore, on the
図１４は、第３の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明するための等価回路図である。ここでは、発光チップＣ１を例に発光チップＣを説明する。そこで、図１４において、発光チップＣを発光チップＣ１（Ｃ）と表記する。 FIG. 14 is an equivalent circuit diagram for explaining a circuit configuration of a light-emitting chip C on which a self-scanning light-emitting element array (SLED) according to the third embodiment is mounted. Here, the light emitting chip C will be described by taking the light emitting chip C1 as an example. Therefore, in FIG. 14, the light-emitting chip C is expressed as a light-emitting chip C1 (C).
第３の実施の形態の発光チップＣは、図５に示した第１の実施の形態における発光チップＣに、書込ダイオードＳＤｗ１、ＳＤｗ２、ＳＤｗ３、…および接続抵抗Ｒａ１、Ｒａ２、Ｒａ３、…を備えている。よって、図５に示した第１の実施の形態と異なるものを説明し、同様なものには、同一の符号を付して詳細な説明を省略する。
第１の実施の形態の発光チップＣは、図５に示したように、転送サイリスタＴのゲート端子Ｇｔと発光サイリスタＬのゲート端子Ｇｌとが直接接続されていた。第３の実施の形態では、転送サイリスタＴ１、Ｔ２、Ｔ３、…のゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…と発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…とは接続抵抗Ｒａ１、Ｒａ２、Ｒａ３、…をそれぞれ介して接続されている。
そして、発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…が書込ダイオードＳＤｗ１、ＳＤｗ２、ＳＤｗ３、…のアノード端子にそれぞれ接続されている。
書込ダイオードＳＤｗ１、ＳＤｗ２、ＳＤｗ３、…のカソード端子は書込信号線７４接続されている。書込信号線７４はφＷ端子に接続され、発光チップＣ１では、書込信号φＷ１が送信される。
なお、書込ダイオードＳＤｗ１、ＳＤｗ２、ＳＤｗ３、…および接続抵抗Ｒａ１、Ｒａ２、Ｒａ３、…をそれぞれ区別しないときは、書込ダイオードＳＤｗおよび接続抵抗Ｒａと表記する。
以上説明したように、発光サイリスタＬを点灯または非点灯のいずれか一方に設定する設定手段の一例としての、一組みの書込ダイオードＳＤｗと接続抵抗Ｒａとは、転送サイリスタＴのゲート端子Ｇｔと発光サイリスタＬのゲート端子Ｇｌとの間に設けられている。
The light-emitting chip C of the third embodiment has write diodes SDw1, SDw2, SDw3,..., And connection resistors Ra1, Ra2, Ra3,... In the light-emitting chip C of the first embodiment shown in FIG. I have. Therefore, what is different from the first embodiment shown in FIG. 5 will be described, and the same components will be denoted by the same reference numerals and detailed description thereof will be omitted.
In the light emitting chip C of the first embodiment, the gate terminal Gt of the transfer thyristor T and the gate terminal Gl of the light emitting thyristor L are directly connected as shown in FIG. In the third embodiment, the gate terminals Gt1, Gt2, Gt3,... Of the transfer thyristors T1, T2, T3,... And the gate terminals Gl1, Gl2, Gl3,. .. Are connected through resistors Ra1, Ra2, Ra3,.
The gate terminals Gl1, Gl2, Gl3,... Of the light emitting thyristors L1, L2, L3,... Are connected to the anode terminals of the write diodes SDw1, SDw2, SDw3,.
The cathode terminals of the write diodes SDw1, SDw2, SDw3,... Are connected to the
When the write diodes SDw1, SDw2, SDw3,... And the connection resistors Ra1, Ra2, Ra3,... Are not distinguished from each other, they are expressed as the write diode SDw and the connection resistor Ra.
As described above, as one example of setting means for setting the light-emitting thyristor L to either lighted or not lighted, the set of write diodes SDw and the connection resistor Ra are connected to the gate terminal Gt of the transfer thyristor T. It is provided between the light emitting thyristor L and the gate terminal Gl.
さらに、奇数番号の発光サイリスタＬのカソード端子は、点灯信号線７５ａに接続されている。点灯信号線７５ａはφＩ１端子に接続され、点灯信号φＩ１が送信される。一方、偶数番号の発光サイリスタＬのカソード端子は、点灯信号線７５ｂに接続されている。点灯信号線７５ｂはφＩ２端子に接続され、点灯信号φＩ２が送信される。
図１４に示す発光チップＣは、図６に示した第１の実施の形態の発光チップＣと同様にして形成される。よって、第３の実施の形態における発光チップＣの平面レイアウト図および断面図を省略する。
Further, the cathode terminal of the odd-numbered light emitting thyristor L is connected to the
The light emitting chip C shown in FIG. 14 is formed in the same manner as the light emitting chip C of the first embodiment shown in FIG. Therefore, a plan layout view and a cross-sectional view of the light emitting chip C in the third embodiment are omitted.
次に、発光装置６５および発光チップＣの動作を説明する。
図１５は、第３の実施の形態における発光装置６５および発光チップＣの動作を説明するためのタイミングチャートである。
図１５において、時刻ａから時刻ｖへとアルファベット順に時刻が経過するとする。なお、図１５に示す時刻ａから時刻ｖは、図８に示した第１の実施の形態の時刻ａから時刻ｎとは異なるものとする。
Next, operations of the
FIG. 15 is a timing chart for explaining the operations of the
In FIG. 15, it is assumed that time elapses from time a to time v in alphabetical order. Note that time a to time v shown in FIG. 15 are different from time a to time n in the first embodiment shown in FIG.
回路基板６２上の発光チップＣ１〜Ｃ４０には、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給される。同様に、発光チップＣ１〜Ｃ４０に第１転送信号φ１、第２転送信号φ２および点灯信号φＩ１、φＩ２が共通に送信される。
一方、書込信号φＷ１〜φＷ４０は、発光チップＣ１〜Ｃ４０にそれぞれ個別に送信される。なお、書込信号φＷ１〜φＷ４０は、同じタイミングで送信される。
発光チップＣ１〜Ｃ４０は並行して動作するので、発光装置６５の動作の説明では、発光チップＣ１の動作を説明すれば足りる。
The reference potential Vsub and the power supply potential Vga are commonly supplied to the light emitting chips C1 to C40 on the
On the other hand, the write signals φW1 to φW40 are individually transmitted to the light emitting chips C1 to C40. The write signals φW1 to φW40 are transmitted at the same timing.
Since the light emitting chips C1 to C40 operate in parallel, in the description of the operation of the
なお、図１５では、発光チップＣ１の発光サイリスタＬ１〜Ｌ８を点灯制御する部分を示している。すなわち、発光チップＣ１では発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ５、Ｌ６、Ｌ７、Ｌ８を点灯するとし、発光サイリスタＬ４を消灯のままとする。 Note that FIG. 15 shows a portion for controlling the lighting of the light emitting thyristors L1 to L8 of the light emitting chip C1. That is, in the light emitting chip C1, the light emitting thyristors L1, L2, L3, L5, L6, L7, and L8 are turned on, and the light emitting thyristor L4 is kept off.
発光チップＣ１（他の発光チップＣ２、Ｃ３、Ｃ４、…も同じ。）の発光サイリスタＬ１は、時刻ｄから時刻ｏの期間Ｔ（１）において点灯制御される。発光サイリスタＬ２は、時刻ｉから時刻ｑの期間Ｔ（２）において点灯制御される。発光サイリスタＬ３は、時刻ｏから時刻ｒの期間Ｔ（３）において点灯制御される。発光サイリスタＬ４は、時刻ｑから時刻ｓの期間Ｔ（４）において点灯制御される。以下、同様にして番号が５以上の発光サイリスタＬが点灯制御される。 The light-emitting thyristor L1 of the light-emitting chip C1 (the other light-emitting chips C2, C3, C4,. The light-emitting thyristor L2 is controlled to be lit during a period T (2) from time i to time q. The light-emitting thyristor L3 is controlled to be turned on during a period T (3) from time o to time r. The light emitting thyristor L4 is controlled to be turned on during a period T (4) from time q to time s. Thereafter, the light-emitting thyristor L having a number of 5 or more is similarly controlled to be turned on.
本実施の形態では、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。なお、図１５に示す第３の実施の形態における期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…および期間Ｔは、図９に示した第１の実施の形態における期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…および期間Ｔと異なるものとする。
奇数番号の発光サイリスタＬを点灯制御する期間Ｔ（１）、Ｔ（３）、Ｔ（５）、…と、偶数番号の発光サイリスタＬを点灯制御する期間Ｔ（２）、Ｔ（４）、Ｔ（６）、…とは、期間Ｔの半分の長さ（位相でいうと１８０°）ずれている。よって、以下では、奇数番号の発光サイリスタＬを点灯制御する期間Ｔ（１）、Ｔ（３）、Ｔ（５）、…を中心に説明する。
なお、以下に説明する信号間の相互の関係が維持されるようにすれば、期間Ｔの長さを可変としてもよい。
In this embodiment, the periods T (1), T (2), T (3),... Have the same length, and are referred to as the period T when they are not distinguished from each other. Note that the periods T (1), T (2), T (3),... And the period T in the third embodiment shown in FIG. 1), T (2), T (3),...
Periods T (1), T (3), T (5),... For lighting the odd-numbered light-emitting thyristors L, and periods T (2), T (4),. T (6),... Is shifted by half the period T (180 ° in terms of phase). Therefore, the following description will focus on the periods T (1), T (3), T (5),.
Note that the length of the period T may be variable as long as the mutual relationship between signals described below is maintained.
期間Ｔ（１）、Ｔ（３）、Ｔ（５）、…における電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、点灯信号φＩ１、φＩ２、書込信号φＷ１は、画像データによって変化する書込信号φＷ１を除いて、同じ波形の繰り返しである。
したがって、以下では、時刻ｄから時刻ｏまでの期間Ｔ（１）において、電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、点灯信号φＩ１、φＩ２、書込信号φＷ１の波形を説明する。なお、時刻ａから時刻ｄまでの期間は、発光チップＣ１が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
The power supply potential Vga, the first transfer signal φ1, the second transfer signal φ2, the lighting signals φI1, φI2, and the write signal φW1 in the periods T (1), T (3), T (5),. Except for the write signal φW1 to be repeated, the same waveform is repeated.
Therefore, in the following, the waveforms of the power supply potential Vga, the first transfer signal φ1, the second transfer signal φ2, the lighting signals φI1 and φI2, and the write signal φW1 in the period T (1) from time d to time o will be described. . Note that the period from time a to time d is a period during which the light emitting chip C1 starts operating. The signal in this period will be described in the description of the operation.
電源電位Ｖｇａの期間Ｔ（１）における波形について説明する。
電源電位Ｖｇａは、期間Ｔ（１）の開始時刻ｄで「Ｌ」であって、時刻ｆで「Ｌ」から「Ｍ」（−２Ｖ）に移行し、時刻ｈで「Ｍ」から「Ｌ」に移行する。次に、時刻ｋで「Ｌ」から「Ｍ」に移行し、時刻ｍで「Ｍ」から「Ｌ」に移行する。そして、期間Ｔ（１）の終了時刻ｏにおいて「Ｌ」を維持している。電源電位Ｖｇａは、期間Ｔ（１）での波形が期間Ｔ（３）、Ｔ（５）、…で繰り返されている。
A waveform of the power supply potential Vga in the period T (1) is described.
The power supply potential Vga is “L” at the start time d of the period T (1), transitions from “L” to “M” (−2V) at time f, and from “M” to “L” at time h. Migrate to Next, the transition is from “L” to “M” at time k, and from “M” to “L” at time m. Then, “L” is maintained at the end time o of the period T (1). In the power supply potential Vga, the waveform in the period T (1) is repeated in the periods T (3), T (5),.
第１転送信号φ１、第２転送信号φ２の期間Ｔ（１）における信号波形について説明する。
第１転送信号φ１は、期間Ｔ（１）の開始時刻ｄで「Ｌ」であって、時刻ｈで「Ｌ」から「Ｈ」に移行し、時刻ｌで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（１）の終了時刻ｏにおいて「Ｌ」を維持している。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｄで「Ｈ」であって、時刻ｇで「Ｈ」から「Ｌ」に移行し、時刻ｍで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（１）の終了時刻ｏにおいて「Ｈ」を維持している。
そして、第１転送信号φ１と第２転送信号φ２との期間Ｔ（１）の信号波形が、期間Ｔ（３）、Ｔ（５）、…で繰り返されている。
The signal waveforms in the period T (1) of the first transfer signal φ1 and the second transfer signal φ2 will be described.
The first transfer signal φ1 is “L” at the start time d of the period T (1), shifts from “L” to “H” at time h, and shifts from “H” to “L” at time l. To do. Then, “L” is maintained at the end time o of the period T (1).
The second transfer signal φ2 is “H” at the start time d of the period T (1), shifts from “H” to “L” at time g, and shifts from “L” to “H” at time m. To do. Then, “H” is maintained at the end time o of the period T (1).
The signal waveform of the first transfer signal φ1 and the second transfer signal φ2 in the period T (1) is repeated in the periods T (3), T (5),.
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２の信号波形は、期間Ｔ（１）における第１転送信号φ１の信号波形を、期間Ｔの半分の長さ（位相でいうと１８０°）時間軸上を後ろにずらした波形にあたる。
第１の実施の形態と同様に、第１転送信号φ１と第２転送信号φ２とは、時刻ｇから時刻ｈまでのように、共に「Ｌ」となる期間を挟んで、交互に「Ｈ」と「Ｌ」とを繰り返している。そして、時刻ａから時刻ｂまでの期間を除いて、第１転送信号φ１と第２転送信号φ２とは、同時に「Ｈ」となる期間を有さない。
そして、第１の実施の形態でと同様に、第１転送信号φ１と第２転送信号φ２との一組の転送信号により、図１４に示した転送サイリスタＴが、順番にオン状態になって、点灯または非点灯の制御（点灯制御）の対象の発光サイリスタＬを指定する。
Comparing the first transfer signal φ1 and the second transfer signal φ2, the signal waveform of the second transfer signal φ2 is the signal waveform of the first transfer signal φ1 in the period T (1), which is half the length of the period T ( This corresponds to a waveform shifted backward on the time axis.
As in the first embodiment, the first transfer signal φ1 and the second transfer signal φ2 are alternately “H” across a period in which they are both “L”, such as from time g to time h. And “L” are repeated. Except for the period from time a to time b, the first transfer signal φ1 and the second transfer signal φ2 do not have a period of “H” at the same time.
As in the first embodiment, the transfer thyristor T shown in FIG. 14 is sequentially turned on by a pair of transfer signals of the first transfer signal φ1 and the second transfer signal φ2. The light-emitting thyristor L that is the target of lighting or non-lighting control (lighting control) is designated.
電源電位Ｖｇａと第１転送信号φ１および第２転送信号φ２とを比較すると、第１の実施の形態と同様に、電源電位Ｖｇａは第１転送信号φ１または第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、「Ｍ」（−２Ｖ）である（例えば、時刻ｂ、ｇ）。また、電源電位Ｖｇａは、第１転送信号φ１または第２転送信号φ２が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するタイミングで、「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行している（例えば、時刻ｈ、ｍ）。 When the power supply potential Vga is compared with the first transfer signal φ1 and the second transfer signal φ2, the power supply potential Vga is “H” when the first transfer signal φ1 or the second transfer signal φ2 is “H” (as in the first embodiment). “M” (−2V) at the timing of transition from “0V” to “L” (−3.3V) (for example, times b and g). The power supply potential Vga is changed from “M” (−2V) to “H” (0V) at the timing when the first transfer signal φ1 or the second transfer signal φ2 shifts from “L” (−3.3V) to “H” (0V). L ”(−3.3 V) (for example, time h, m).
期間Ｔ（１）における点灯信号φＩ１および期間Ｔ（２）におけるφＩ２について説明する。
点灯信号φＩ１、φＩ２は、後述するように発光サイリスタＬに点灯（発光）のための電流を供給する信号である。
点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｄで「Ｈ」から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行し、時刻ｎで「Ｌｅ」から「Ｈ」に移行する。そして、期間Ｔ（１）の終了時刻ｏにおいて「Ｈ」から「Ｌｅ」に移行する。そして、期間Ｔ（１）の点灯信号φＩ１の波形が、奇数番号の期間Ｔ（３）、Ｔ（５）、…において繰り返されている。
点灯信号φＩ２は、期間Ｔ（２）の開始時刻ｉで「Ｈ」から「Ｌｅ」に移行し、時刻ｐで「Ｌｅ」から「Ｈ」に移行し、期間Ｔ（２）の終了時刻ｑで「Ｈ」から「Ｌｅ」に移行する。期間Ｔ（２）の点灯信号φＩ２の波形が、偶数番号の期間Ｔ（４）、Ｔ（６）、…において繰り返されている。
期間Ｔ（２）の点灯信号φＩ２の波形は、期間Ｔ（１）の点灯信号φＩ１の波形と同じである。点灯信号φＩ２の波形は、点灯信号φＩ１の波形を期間Ｔの半分の長さ（位相でいうと１８０°）時間軸上において後ろにずらした波形にあたる。
The lighting signal φI1 in the period T (1) and φI2 in the period T (2) will be described.
The lighting signals φI1 and φI2 are signals for supplying a current for lighting (light emission) to the light emitting thyristor L as described later.
The lighting signal φI1 shifts from “H” to “Le” (−2.7 V <“Le” ≦ −1.5 V) at the start time d of the period T (1), and from “Le” to “H” at the time n. ”. Then, “H” is shifted to “Le” at the end time o of the period T (1). The waveform of the lighting signal φI1 in the period T (1) is repeated in the odd-numbered periods T (3), T (5),.
The lighting signal φI2 shifts from “H” to “Le” at the start time i of the period T (2), shifts from “Le” to “H” at the time p, and ends at the end time q of the period T (2). Transition from “H” to “Le”. The waveform of the lighting signal φI2 in the period T (2) is repeated in the even-numbered periods T (4), T (6),.
The waveform of the lighting signal φI2 in the period T (2) is the same as the waveform of the lighting signal φI1 in the period T (1). The waveform of the lighting signal φI2 is a waveform obtained by shifting the waveform of the lighting signal φI1 backward on the time axis by half the period T (180 ° in terms of phase).
次に、発光チップＣ１に送信される書込信号φＷ１を説明する。
書込信号φＷ１は、期間Ｔ（１）の開始時刻ｄで「Ｌ」であって、時刻ｅで「Ｌ」から「Ｈ」に移行し、時刻ｆで「Ｈ」から「Ｌ」に移行する。さらに、時刻ｊで「Ｌ」から「Ｈ」に移行し、時刻ｋで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（１）の終了時刻ｏにおいて、「Ｌ」を維持する。書込信号φＷ１は、期間Ｔ（１）において、「Ｌ」になる期間が２つある。前の「Ｌ」の期間が発光サイリスタＬ１を、後の「Ｌ」が発光サイリスタＬ２の点灯（発光）状態に設定する。発光チップＣ１に送信される書込信号φＷ１は、発光サイリスタＬ１およびＬ２をそれぞれ点灯状態にするための「Ｈ」となる期間が時間軸上でずれて（時系列で）設けられている。
Next, the write signal φW1 transmitted to the light emitting chip C1 will be described.
The write signal φW1 is “L” at the start time d of the period T (1), shifts from “L” to “H” at time e, and shifts from “H” to “L” at time f. . Furthermore, the transition is from “L” to “H” at time j, and from “H” to “L” at time k. Then, “L” is maintained at the end time o of the period T (1). The write signal φW1 has two periods of “L” in the period T (1). The previous “L” period sets the light-emitting thyristor L1 and the subsequent “L” sets the light-emitting thyristor L2 to a lighting (light-emitting) state. The write signal φW1 transmitted to the light emitting chip C1 is provided with a time period (in time series) shifted in the “H” period for turning on the light emitting thyristors L1 and L2 on the time axis.
第１転送信号φ１および第２転送信号φ２と、書込信号φＷ１との関係を見ると、書込信号φＷ１は、第１転送信号φ１が「Ｌ」で、第２転送信号が「Ｈ」である時刻ｄから時刻ｇまでの期間に含まれる時刻ｅから時刻ｆまでの期間おいて「Ｈ」になっている。また、書込信号φＷ１は、第１転送信号φ１が「Ｈ」で、第２転送信号φ２が「Ｌ」である時刻ｈから時刻ｌまでの期間に含まれる時刻ｊから時刻ｋまでの期間おいて「Ｈ」になっている。すなわち、書込信号φＷ１は、第１転送信号φ１または第２転送信号φ２のいずれか一方が「Ｌ」であって、他方が「Ｈ」である期間において、「Ｈ」になっている。 Looking at the relationship between the first transfer signal φ1 and the second transfer signal φ2 and the write signal φW1, the write signal φW1 has the first transfer signal φ1 of “L” and the second transfer signal of “H”. It is “H” in a period from time e to time f included in a period from time d to time g. The write signal φW1 is a period from time j to time k included in a period from time h to time l when the first transfer signal φ1 is “H” and the second transfer signal φ2 is “L”. And “H”. That is, the write signal φW1 is “H” during a period in which either the first transfer signal φ1 or the second transfer signal φ2 is “L” and the other is “H”.
点灯信号φＩ１、φＩ２と、書込信号φＷ１との関係を見ると、書込信号φＷ１が「Ｈ」になる期間（時刻ｅから時刻ｆ）は、点灯信号φＩ１が「Ｌ」の期間（時刻ｄから時刻ｎ）に含まれている。一方、書込信号φＷ１が「Ｈ」になる期間（時刻ｊから時刻ｋ）は、点灯信号φＩ２が「Ｌ」の期間（時刻ｉから時刻ｐ）に含まれている。後述するように、点灯信号φＩ１は奇数番号の発光サイリスタＬ（例えば、発光サイリスタＬ１）を点灯させ、点灯信号φＩ２は偶数番号の発光サイリスタＬ（例えば、発光サイリスタＬ２）を点灯させる。 Looking at the relationship between the lighting signals φI1 and φI2 and the write signal φW1, the period during which the write signal φW1 is “H” (from time e to time f) is the period during which the lighting signal φI1 is “L” (time d) To time n). On the other hand, the period (time j to time k) in which the write signal φW1 is “H” is included in the period (time i to time p) in which the lighting signal φI2 is “L”. As will be described later, the lighting signal φI1 lights up the odd-numbered light-emitting thyristor L (for example, the light-emitting thyristor L1), and the lighting signal φI2 lights up the even-numbered light-emitting thyristor L (for example, the light-emitting thyristor L2).
では、図１３、１４を参照しつつ、図１５に示したタイミングチャートにしたがって、発光装置６５の動作を説明する。
（１）時刻ａ
発光装置６５に基準電位Ｖｓｕｂおよび電源電位Ｖｇａの供給を開始した時刻ａでの状態（初期状態）について説明する。
時刻ａにおいて、図８に示した第１の実施の形態と同様に、基準電位供給部１６０は、電源ライン２００ａを「Ｈ」（０Ｖ）の基準電位Ｖｓｕｂに設定し、電源電位供給部１７０は、電源ライン２００ｂを「Ｍ」（−２Ｖ）の電源電位Ｖｇａに設定する（図１３参照）。よって、発光チップＣ１〜Ｃ４０のＶｓｕｂ端子は「Ｈ」に設定され、Ｖｇａ端子は「Ｍ」に設定される（図１３、１４参照）。
そして、信号発生回路１１０の転送信号発生部１２０は、第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に設定する。すると、第１転送信号ライン２０１および第２転送信号ライン２０２は「Ｈ」になる（図１３参照）。これにより、発光チップＣ１〜Ｃ４０のφ１端子およびφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる（図１３、１４参照）。
Now, the operation of the
(1) Time a
A state (initial state) at time a when the supply of the reference potential Vsub and the power supply potential Vga to the
At time a, as in the first embodiment shown in FIG. 8, the reference
Then, the transfer
さらに、信号発生回路１１０の点灯信号発生部１４０は点灯信号φＩ１およびφＩ２を「Ｈ」に設定する。すると、点灯信号ライン２０４ａおよび２０４ｂが「Ｈ」になる（図１３参照）。これにより、発光チップＣ１〜Ｃ４０のφＩ１端子およびφＩ２端子がともに「Ｈ」になる。φＩ１端子に接続されている点灯信号線７５ａおよびφＩ２端子に接続されている点灯信号線７５ｂも「Ｈ」になる（図１４参照）。
Further, the
信号発生回路１１０の書込信号発生部１５０は書込信号φＷ１〜φＷ４０を「Ｌ」（−３．３Ｖ）に設定する。すると、書込信号ライン２０５−１〜２０５−４０が「Ｌ」（−３．３Ｖ）になる（図１３参照）。これにより、発光チップＣ１〜Ｃ４０のφＷ端子が「Ｌ」（−３．３Ｖ）になる。φＷ端子に接続されている書込信号線７４も「Ｌ」（−３．３Ｖ）になる（図１４参照）。
Write
次に、図１４を参照しつつ、図１５に示したタイミングチャートにしたがって、発光チップＣ１〜Ｃ４０の動作を、発光チップＣ１で説明する。
なお、第１の実施の形態と同様に、図１５および以下における説明では、各端子の電位がステップ（階段）状に変化するとしているが、各端子の電位は徐々に変化する。よって、電位変化の間であっても、下記に示す条件が満たされれば、サイリスタは、ターンオンおよびターンオフなどの状態の変化を生じる。
Next, the operation of the light emitting chips C1 to C40 will be described with the light emitting chip C1 according to the timing chart shown in FIG. 15 with reference to FIG.
Note that, as in the first embodiment, in FIG. 15 and the following description, the potential of each terminal changes in a step shape, but the potential of each terminal gradually changes. Therefore, even during the potential change, if the following conditions are satisfied, the thyristor changes its state such as turn-on and turn-off.
発光チップＣ１の転送サイリスタＴ、発光サイリスタＬのアノード端子はＶｓｕｂ端子に接続されているので、「Ｈ」に設定される。
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソード端子は、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソード端子は、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴはオフ状態にある。
そして、奇数番号の発光サイリスタＬ１、Ｌ３、Ｌ５、…のそれぞれのカソード端子は、点灯信号線７５ａに接続され、「Ｈ」に設定されている。偶数番号の発光サイリスタＬ２、Ｌ４、Ｌ６、…のそれぞれのカソード端子は、点灯信号線７５ｂに接続され、「Ｈ」に設定されている。よって、発光サイリスタＬはオフ状態にある。
Since the anode terminals of the transfer thyristor T and the light emitting thyristor L of the light emitting chip C1 are connected to the Vsub terminal, they are set to “H”.
The cathode terminals of the odd-numbered transfer thyristors T1, T3, T5,... Are connected to the first
The cathode terminals of the odd-numbered light emitting thyristors L1, L3, L5,... Are connected to the
図１４中の転送サイリスタ列の一端のゲート端子Ｇｔ１は、スタートダイオードＤｘ０のカソード端子に接続されている。そして、スタートダイオードＤｘ０のアノード端子は、第２転送信号線７３に接続されている。
第３の実施の形態における転送サイリスタ列の動作は、第１の実施の形態と同じである。よって、転送サイリスタ列の動作の説明については概要を説明する。
初期状態において、転送サイリスタＴのしきい電圧は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝０”とした場合になる。ゲート端子Ｇｔ１の電位は−０．８３Ｖ、ゲート端子Ｇｔ２の電位は−１．５Ｖ、ゲート端子Ｇｔ３の電位は−１．９Ｖ、番号が４以上のゲート端子Ｇｔの電位は−２Ｖである。
なお、発光サイリスタＬのゲート端子Ｇｌは書込ダイオードＳＤｗ１を介して書込信号線７４に接続されているので、発光チップＣ１の発光サイリスタＬのゲート端子Ｇｌの電位は、書込信号線７４が接続されたφＷ端子に送信される書込信号φＷ１によって決まる。
The gate terminal Gt1 at one end of the transfer thyristor array in FIG. 14 is connected to the cathode terminal of the start diode Dx0. The anode terminal of the start diode Dx0 is connected to the second
The operation of the transfer thyristor array in the third embodiment is the same as that in the first embodiment. Therefore, an outline of the operation of the transfer thyristor array will be described.
In the initial state, the threshold voltage of the transfer thyristor T is set to “i = 0” when the power supply potential Vga is −2V in Table 1. The potential of the gate terminal Gt1 is -0.83V, the potential of the gate terminal Gt2 is -1.5V, the potential of the gate terminal Gt3 is -1.9V, and the potential of the gate terminal Gt having a number of 4 or more is -2V.
Since the gate terminal Gl of the light emitting thyristor L is connected to the
時刻ａにおいて、φＷ端子は「Ｌ」（−３．３Ｖ）であるので、φＷ端子の電位から上記したゲート端子Ｇｔの電位を引いた電位差は、書込ダイオードＳＤｗのショットキー接合の順方向電位Ｖｓ（０．５Ｖ）より大きい。よって、すべての書込ダイオードＳＤｗは順バイアスであって、各発光サイリスタＬのゲート端子Ｇｌの電位は、φＷ端子の電位（「Ｌ」（−３．３Ｖ））に順方向電位Ｖｓ（０．５Ｖ）を加えた−２．８Ｖである。よって、各発光サイリスタＬのしきい電圧は−４．３Ｖとなっている。 Since the φW terminal is “L” (−3.3 V) at time a, the potential difference obtained by subtracting the potential of the gate terminal Gt from the potential of the φW terminal is the forward potential of the Schottky junction of the write diode SDw. It is larger than Vs (0.5V). Therefore, all the write diodes SDw are forward biased, and the potential of the gate terminal Gl of each light emitting thyristor L is equal to the potential of the φW terminal (“L” (−3.3 V)) and the forward potential Vs (0. 5V) plus -2.8V. Therefore, the threshold voltage of each light emitting thyristor L is −4.3V.
（２）時刻ｂ
時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５は動作状態に入る。
しきい電圧が−２．３Ｖである転送サイリスタＴ１がターンオンする。転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔの電位は、第１の実施の形態と同様に、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝１”とした場合になる。すなわち、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ２の電位が−０．８３Ｖ、ゲート端子Ｇｔ３の電位が−１．５Ｖ、ゲート端子Ｇｔ４の電位が−１．９Ｖ、番号が５以上のゲート端子Ｇｔの電位が−２Ｖである。
時刻ｂにおいて、書込信号φＷ１は「Ｌ」（−３．３Ｖ）であって、書込信号線７４の電位は「Ｌ」（−３．３Ｖ）であるので、各書込ダイオードＳＤｗは、時刻ａと同様に、順バイアスである。よって、発光サイリスタＬのゲート端子Ｇｌは−２．８Ｖで、発光サイリスタＬのしきい電圧は−４．３Ｖが維持される。点灯信号線７５ａおよび７５ｂの電位は「Ｈ」（０Ｖ）である。よって、各発光サイリスタＬはオフ状態にある。
(2) Time b
At time b, the first transfer signal φ1 shifts from “H” (0 V) to “L” (−3.3 V). As a result, the
The transfer thyristor T1 having a threshold voltage of −2.3 V is turned on. When the transfer thyristor T1 is turned on, the potential of the gate terminal Gt is set to “i = 1” when the power supply potential Vga is −2V in Table 1, as in the first embodiment. That is, the potential of the gate terminal Gt1 is “H” (0 V), the potential of the gate terminal Gt2 is −0.83 V, the potential of the gate terminal Gt3 is −1.5 V, the potential of the gate terminal Gt4 is −1.9 V, and the number is The potential of the five or more gate terminals Gt is −2V.
At time b, the write signal φW1 is “L” (−3.3 V), and the potential of the
時刻ｂの直後において、転送サイリスタＴ１がオン状態にある。他の転送サイリスタＴおよびすべての発光サイリスタＬはオフ状態にある。 Immediately after time b, the transfer thyristor T1 is in the ON state. The other transfer thyristors T and all the light emitting thyristors L are in the off state.
（３）時刻ｃ
時刻ｃにおいて、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、第１の実施の形態の表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝１”とした場合から電源電位Ｖｇａが−３．３Ｖのときの“ｉ＝１”とした場合になり、ゲート端子Ｇｔの電位が変化する。すなわち、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ２の電位が−１．２Ｖ、ゲート端子Ｇｔ３の電位が−２．１Ｖ、ゲート端子Ｇｔ４の電位が−２．７Ｖ、ゲート端子Ｇｔ５の電位が−３．２Ｖ、番号が６以上のゲート端子Ｇｔの電位が−３．３Ｖになる。
時刻ｃにおいて、書込信号φＷ１は「Ｌ」（−３．３Ｖ）であって、書込信号線７４の電位は「Ｌ」（−３．３Ｖ）であるので、書込ダイオードＳＤｗ１〜ＳＤｗ４は順バイアスであって、ゲート端子Ｇｌ１〜Ｇｌ４は−２．８Ｖである。よって、発光サイリスタＬ１〜Ｌ４のしきい電圧は−４．３Ｖが維持されている。しかし、ＳＤｗ５は順バイアスにならず、発光サイリスタＬのゲート端子Ｇｌの電位はゲート端子Ｇｔ５の電位である−３．２Ｖとなる。これにより、発光サイリスタＬ５のしきい電圧は−４．７Ｖとなる。同様に、番号が６以上のＳＤｗも順バイアスにならず、発光サイリスタＬのゲート端子Ｇｌの電位はゲート端子Ｇｔの電位である−３．３Ｖとなる。これにより、発光サイリスタＬのしきい電圧は−４．８Ｖとなる。点灯信号線７５ａおよび７５ｂの電位は「Ｈ」（０Ｖ）である。よって、各発光サイリスタＬはオフ状態にある。
時刻ｃの直後において、転送サイリスタＴ１がオン状態にある。
(3) Time c
At time c, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V). Then, in Table 1 of the first embodiment, when “i = 1” when the power supply potential Vga is −2V to “i = 1” when the power supply potential Vga is −3.3V. And the potential of the gate terminal Gt changes. That is, the potential of the gate terminal Gt1 is “H” (0V), the potential of the gate terminal Gt2 is −1.2V, the potential of the gate terminal Gt3 is −2.1V, the potential of the gate terminal Gt4 is −2.7V, The potential of Gt5 is −3.2V, and the potential of the gate terminal Gt whose number is 6 or more is −3.3V.
At time c, since the write signal φW1 is “L” (−3.3V) and the potential of the
Immediately after time c, the transfer thyristor T1 is in the ON state.
（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。
すると、図１４に示すように、奇数番号の発光サイリスタＬのカソード端子に接続された点灯信号線７５ａの電位が「Ｈ」から「Ｌｅ」に移行する。
発光サイリスタＬのしきい電圧は、上述したように、−４．３Ｖまたは−４．３Ｖより低い。よって、点灯信号線７５ａの電位が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）になっても、発光サイリスタＬはターンオンしない。
(4) Time d
At time d, the lighting signal φI1 shifts from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V).
Then, as shown in FIG. 14, the potential of the
The threshold voltage of the light emitting thyristor L is lower than −4.3V or −4.3V as described above. Therefore, even if the potential of the
（５）時刻ｅ
時刻ｅにおいて、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
転送サイリスタＴ１がオン状態で、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ２の電位が−１．２Ｖ、ゲート端子Ｇｔ３の電位が−２．１Ｖ、ゲート端子Ｇｔ４の電位が−２．７Ｖ、ゲート端子Ｇｔ５の電位が−３．２Ｖ、番号が６以上のゲート端子Ｇｔの電位が−３．３Ｖになっている。よって、書込ダイオードＳＤｗ１はアノード端子およびカソード端子がともに「Ｈ」（０Ｖ）、番号が２以上の書込ダイオードＳＤｗは逆バイアスになる。よって、ゲート端子Ｇｌの電位は、書込ダイオードＳＤｗの影響を受けることなく、ゲート端子Ｇｔの電位となる。すなわち、ゲート端子Ｇｌ１の電位は「Ｈ」（０Ｖ）、ゲート端子Ｇｌ２の電位は−１．２Ｖ、ゲート端子Ｇｌ３の電位は−２．１Ｖ、ゲート端子Ｇｌ４の電位は−２．７Ｖ、ゲート端子Ｇｌ５の電位は−３．２Ｖ、番号が６以上のゲート端子Ｇｌの電位は−３．３Ｖになる。発光サイリスタＬのしきい電圧は、ゲート端子Ｇｌの電位からｐｎ接合の順方向電圧Ｖｄを引いた値となる。例えば、発光サイリスタＬ１のしきい電圧は−１．５Ｖ、発光サイリスタＬ２のしきい電圧は−２．７Ｖ、同様に計算することで、番号が３以上の発光サイリスタＬのしきい電圧は−３．６Ｖまたは−３．６Ｖより低くなる。
(5) Time e
At time e, the write signal φW1 shifts from “L” (−3.3 V) to “H” (0 V).
When the transfer thyristor T1 is on, the potential of the gate terminal Gt1 is “H” (0 V), the potential of the gate terminal Gt2 is −1.2 V, the potential of the gate terminal Gt3 is −2.1 V, and the potential of the gate terminal Gt4 is − The potential of the gate terminal Gt5 of 2.7V, the gate terminal Gt5 is −3.2V, and the number is 6 or more is −3.3V. Therefore, both the anode terminal and the cathode terminal of the write diode SDw1 are “H” (0 V), and the write diode SDw whose number is 2 or more is reverse-biased. Therefore, the potential of the gate terminal Gl becomes the potential of the gate terminal Gt without being affected by the write diode SDw. That is, the potential of the gate terminal Gl1 is “H” (0V), the potential of the gate terminal Gl2 is −1.2V, the potential of the gate terminal Gl3 is −2.1V, the potential of the gate terminal Gl4 is −2.7V, and the gate terminal. The potential of G15 is -3.2V, and the potential of the gate terminal Gl having a number of 6 or more is -3.3V. The threshold voltage of the light emitting thyristor L is a value obtained by subtracting the forward voltage Vd of the pn junction from the potential of the gate terminal Gl. For example, the threshold voltage of the light-emitting thyristor L1 is −1.5V, the threshold voltage of the light-emitting thyristor L2 is −2.7V, and the threshold voltage of the light-emitting thyristor L having the
発光サイリスタＬ１のカソード端子に接続された点灯信号線７５ａは、すでに時刻ｄにおいて、「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）になっている。よって、発光サイリスタＬ１はターンオンして、点灯（発光）する。発光サイリスタＬ１がオン状態になったことにより、点灯信号線７５ａの電位は−１．５Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。
The
Immediately after time e, the transfer thyristor T1 is in the on state, and the light emitting thyristor L1 is on (lights on) in the on state.
（６）時刻ｆ
時刻ｆにおいて、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。また、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）になる。
(6) Time f
At time f, the write signal φW1 shifts from “H” (0 V) to “L” (−3.3 V). Further, the power supply potential Vga is changed from “L” (−3.3 V) to “M” (−2 V).
書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行し、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）に移行すると、ゲート端子Ｇｔの電位は、時刻ｂの直後の状態に戻る。
すなわち、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ２の電位が−０．８３Ｖ、ゲート端子Ｇｔ３の電位が−１．５Ｖ、ゲート端子Ｇｔ４の電位が−１．９Ｖ、番号が５以上のゲート端子Ｇｔの電位が−２Ｖである。
書込信号φＷ１が「Ｌ」（−３．３Ｖ）になって、書込信号線７４の電位が「Ｌ」（−３．３Ｖ）になるので、すべての書込ダイオードＳＤｗは順バイアスになる。よって、発光サイリスタＬのゲート端子Ｇｌの電位は−２．８Ｖとなって、発光サイリスタＬのしきい電圧は−４．３Ｖとなる。
なお、発光サイリスタＬ１は、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。
時刻ｆの直後においては、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬがオン状態で点灯（発光）している。
When the write signal φW1 shifts from “H” (0V) to “L” (−3.3V) and the power supply potential Vga shifts from “L” (−3.3V) to “M” (−2V), The potential of the gate terminal Gt returns to the state immediately after time b.
That is, the potential of the gate terminal Gt1 is “H” (0 V), the potential of the gate terminal Gt2 is −0.83 V, the potential of the gate terminal Gt3 is −1.5 V, the potential of the gate terminal Gt4 is −1.9 V, and the number is The potential of the five or more gate terminals Gt is −2V.
Since the write signal φW1 becomes “L” (−3.3 V) and the potential of the
The light-emitting thyristor L1 is kept on because the lighting signal φI1 is “Le” (−2.7 V <“Le” ≦ −1.5 V).
Immediately after time f, the transfer thyristor T1 is in the on state, and the light emitting thyristor L is lit (emitted) in the on state.
（７）時刻ｇ
時刻ｇにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
すると、しきい電圧が−２．３Ｖとなっている転送サイリスタＴ２がターンオンする。すると、ゲート端子Ｇｔの電位の関係は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝２”とした場合になる。
時刻ｇの直後においては、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬがオン状態で点灯（発光）している。
(7) Time g
At time g, the second transfer signal φ2 shifts from “H” (0V) to “L” (−3.3V).
Then, the transfer thyristor T2 whose threshold voltage is −2.3 V is turned on. Then, the relationship of the potential of the gate terminal Gt is set to “i = 2” in Table 1 when the power supply potential Vga is −2V.
Immediately after time g, the transfer thyristor T1 is in the on state, and the light emitting thyristor L is lit (emitted) in the on state.
（８）時刻ｈ
時刻ｈにおいて、第１転送信号φ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
すると、転送サイリスタＴ１は、アノード端子とカソード端子とがともに「Ｈ」（０Ｖ）になって、ターンオフする。ゲート端子Ｇｔ１の電位は、電源線抵抗Ｒｇｘ１を介して、電源電位Ｖｇａの「Ｌ」に向かって変化する。これにより、カソード端子（ゲート端子Ｇｔ２）が「Ｈ」（０Ｖ）である結合ダイオードＤｘ１が逆バイアスになって、ゲート端子Ｇｔ２の電位が「Ｈ」（０Ｖ）である影響が及ばなくなる。
時刻ｈの直後においては、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬがオン状態で点灯（発光）している。
(8) Time h
At time h, the first transfer signal φ1 shifts from “L” (−3.3 V) to “H” (0 V). Further, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V).
Then, the transfer thyristor T1 is turned off when both the anode terminal and the cathode terminal become “H” (0 V). The potential of the gate terminal Gt1 changes toward “L” of the power supply potential Vga via the power supply line resistance Rgx1. As a result, the coupling diode Dx1 whose cathode terminal (gate terminal Gt2) is “H” (0 V) is reverse-biased, and the influence that the potential of the gate terminal Gt2 is “H” (0 V) is not affected.
Immediately after time h, the transfer thyristor T1 is in the on state, and the light emitting thyristor L is lit (emitted) in the on state.
（９）時刻ｉ
時刻ｉにおいて、点灯信号φＩ２が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。
すると、偶数番号の発光サイリスタＬのカソード端子に接続された点灯信号線７５ｂの電位が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。しかし、偶数番号の発光サイリスタＬ２、Ｌ４、Ｌ６、…は、しきい電圧が−４．３Ｖであるので、ターンオンしない。
なお、発光サイリスタＬ１は、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。
時刻ｉの直後において、転送サイリスタＴ２がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
(9) Time i
At time i, the lighting signal φI2 shifts from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V).
Then, the potential of the
The light-emitting thyristor L1 is kept on because the lighting signal φI1 is “Le” (−2.7 V <“Le” ≦ −1.5 V).
Immediately after time i, the transfer thyristor T2 is in the on state, and the light emitting thyristor L1 is lit (emitted) in the on state.
（１０）時刻ｊ
時刻ｊにおいて、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
転送サイリスタＴ２がオン状態である時刻ｊにおける、番号が２以上のゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝２”とした場合になる。すなわち、ゲート端子Ｇｔ２の電位は「Ｈ」（０Ｖ）、ゲート端子Ｇｔ３の電位は−１．２Ｖ、ゲート端子Ｇｔ４の電位は−２．１Ｖ、ゲート端子Ｇｔ５の電位は−２．７Ｖ、ゲート端子Ｇｔ６の電位は−３．２Ｖ、番号が７以上のゲート端子Ｇｔの電位は−３．３Ｖになっている。よって、書込ダイオードＳＤｗ２のアノード端子およびカソード端子はともに「Ｈ」（０Ｖ）、番号が３以上の書込ダイオードＳＤｗは逆バイアスになる。よって、番号が２以上のゲート端子Ｇｌには、書込ダイオードＳＤｗの影響を受けることなく、ゲート端子Ｇｔの電位が現れる。
すなわち、ゲート端子Ｇｌ２の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｌ３の電位が−１．２Ｖ、ゲート端子Ｇｌ４の電位が−２．１Ｖ、ゲート端子Ｇｌ５の電位が−２．７Ｖ、ゲート端子Ｇｌ６の電位が−３．２Ｖ、番号が７以上のゲート端子Ｇｌの電位が−３．３Ｖになる。すると、発光サイリスタＬのしきい電圧は、ゲート端子Ｇｌの電位からｐｎ接合の順方向電圧Ｖｄを引いた値となる。例えば、発光サイリスタＬ２のしきい電圧は−１．５Ｖ、発光サイリスタＬ３のしきい電圧は−２．７Ｖ、同様に計算することで、番号が４以上の発光サイリスタＬのしきい電圧は−３．６Ｖまたは−３．６Ｖより低い。
(10) Time j
At time j, the write signal φW1 shifts from “L” (−3.3 V) to “H” (0 V).
The potential of the gate terminal Gt having a number of 2 or more at the time j when the transfer thyristor T2 is in the ON state is the case where “i = 2” when the power supply potential Vga is −2V in Table 1. That is, the potential of the gate terminal Gt2 is “H” (0V), the potential of the gate terminal Gt3 is −1.2V, the potential of the gate terminal Gt4 is −2.1V, the potential of the gate terminal Gt5 is −2.7V, and the gate terminal. The potential of Gt6 is −3.2V, and the potential of the gate terminal Gt having a number of 7 or more is −3.3V. Therefore, both the anode terminal and the cathode terminal of the write diode SDw2 are “H” (0 V), and the write diode SDw having a number of 3 or more is reverse-biased. Therefore, the potential of the gate terminal Gt appears at the gate terminal Gl having a number of 2 or more without being affected by the write diode SDw.
That is, the potential of the gate terminal Gl2 is “H” (0V), the potential of the gate terminal Gl3 is −1.2V, the potential of the gate terminal Gl4 is −2.1V, the potential of the gate terminal Gl5 is −2.7V, The potential of Gl6 is −3.2V, and the potential of the gate terminal Gl having a number of 7 or more is −3.3V. Then, the threshold voltage of the light emitting thyristor L is a value obtained by subtracting the forward voltage Vd of the pn junction from the potential of the gate terminal Gl. For example, the threshold voltage of the light-emitting thyristor L2 is −1.5V, the threshold voltage of the light-emitting thyristor L3 is −2.7V, and the threshold voltage of the light-emitting thyristor L having the
偶数番号の発光サイリスタＬのカソード端子に接続された点灯信号線７５ｂは、すでに時刻ｉにおいて、「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）となっているので、発光サイリスタＬ２がターンオンして、点灯（発光）する。発光サイリスタＬ２がオン状態になったことにより、点灯信号線７５ｂの電位は−１．５Ｖになる。
なお、発光サイリスタＬ１は、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。
時刻ｊの直後において、転送サイリスタＴ２がオン状態にあって、発光サイリスタＬ１、Ｌ２がオン状態で並行して点灯（発光）している。
Since the
The light-emitting thyristor L1 is kept on because the lighting signal φI1 is “Le” (−2.7 V <“Le” ≦ −1.5 V).
Immediately after time j, the transfer thyristor T2 is in the on state, and the light emitting thyristors L1 and L2 are lit (emitted) in parallel in the on state.
（１１）時刻ｋ
時刻ｋにおいて、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。また、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）に移行する。
すると、時刻ｆでと同様に、ゲート端子Ｇｔ（ゲート端子Ｇｌ）の電位、転送サイリスタＴ（発光サイリスタＬ）のしきい電圧が変化する。
なお、発光サイリスタＬ１は、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。同様に、発光サイリスタＬ２は、点灯信号φＩ２が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。
時刻ｋの直後においては、転送サイリスタＴ２がオン状態にあって、発光サイリスタＬ１、Ｌ２がオン状態で並行して点灯（発光）している。
(11) Time k
At time k, the write signal φW1 shifts from “H” (0V) to “L” (−3.3V). Further, the power supply potential Vga shifts from “L” (−3.3 V) to “M” (−2 V).
Then, as at time f, the potential of the gate terminal Gt (gate terminal Gl) and the threshold voltage of the transfer thyristor T (light-emitting thyristor L) change.
The light-emitting thyristor L1 is kept on because the lighting signal φI1 is “Le” (−2.7 V <“Le” ≦ −1.5 V). Similarly, since the lighting signal φI2 is “Le” (−2.7 V <“Le” ≦ −1.5 V), the light-emitting thyristor L2 is kept on.
Immediately after the time k, the transfer thyristor T2 is in the on state, and the light emitting thyristors L1 and L2 are lit (emitted) in parallel in the on state.
（１２）時刻ｌ
時刻ｌにおいて第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
しきい電圧が−２．３Ｖになっていた転送サイリスタＴ３がターンオンする。これにより、番号が３以上の転送サイリスタＴのゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝３”とした場合になる。
また、発光サイリスタＬ１は、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。同様に、発光サイリスタＬ２は、点灯信号φＩ２が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。
時刻ｌの直後においては、転送サイリスタＴ２、Ｔ３がオン状態にあって、発光サイリスタＬ１、Ｌ２がオン状態で並行して点灯（発光）している。
(12) Time l
At time l, the first transfer signal φ1 shifts from “H” (0V) to “L” (−3.3V).
The transfer thyristor T3 whose threshold voltage has been -2.3V is turned on. As a result, the potential of the gate terminal Gt of the transfer thyristor T having a number of 3 or more becomes “i = 3” in Table 1 when the power supply potential Vga is −2V.
In addition, the light-emitting thyristor L1 is kept on because the lighting signal φI1 is “Le” (−2.7 V <“Le” ≦ −1.5 V). Similarly, since the lighting signal φI2 is “Le” (−2.7 V <“Le” ≦ −1.5 V), the light-emitting thyristor L2 is kept on.
Immediately after time l, the transfer thyristors T2 and T3 are in the on state, and the light emitting thyristors L1 and L2 are in the on state and are lit (lighted) in parallel.
（１３）時刻ｍ
時刻ｍにおいて、第２転送信号φ２が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
オン状態の転送サイリスタＴ２は、アノード端子とカソード端子とが同じ「Ｈ」（０Ｖ）になるので、ターンオフする。また、電源電位Ｖｇａ「Ｍ」から「Ｌ」に移行するので、前述したようにゲート端子Ｇｔ（ゲート端子Ｇｌ）の電位および転送サイリスタＴ（発光サイリスタＬ）のしきい電圧が変化する。
なお、発光サイリスタＬ１は、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。同様に、発光サイリスタＬ２は、点灯信号φＩ２が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。
時刻ｍの直後において、転送サイリスタＴ３がオン状態にあって、発光サイリスタＬ１およびＬ２がオン状態で並行して点灯（発光）している。
(13) Time m
At time m, the second transfer signal φ2 shifts from “L” (−3.3 V) to “H” (0 V). Further, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V).
The transfer thyristor T2 in the ON state is turned off because the anode terminal and the cathode terminal are the same “H” (0 V). Further, since the power supply potential Vga “M” is shifted to “L”, the potential of the gate terminal Gt (gate terminal Gl) and the threshold voltage of the transfer thyristor T (light emitting thyristor L) change as described above.
The light-emitting thyristor L1 is kept on because the lighting signal φI1 is “Le” (−2.7 V <“Le” ≦ −1.5 V). Similarly, since the lighting signal φI2 is “Le” (−2.7 V <“Le” ≦ −1.5 V), the light-emitting thyristor L2 is kept on.
Immediately after time m, the transfer thyristor T3 is in the on state, and the light emitting thyristors L1 and L2 are lit (lighted) in parallel in the on state.
（１４）時刻ｎ
時刻ｎにおいて、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する。
すると、奇数番号の発光サイリスタＬのカソード端子に接続された点灯信号線７５ａの電位が、「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する。すると、オン状態の発光サイリスタＬ１は、アノード端子とカソード端子とが「Ｈ」になるので、ターンオフして消灯する。
発光サイリスタＬ１の点灯期間は、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行した時刻ｅから、点灯信号φＩ１が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する時刻ｎまでである。
なお、発光サイリスタＬ２は、点灯信号φＩ２が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、オン状態を維持している。
時刻ｎの直後において、転送サイリスタＴ３がオン状態にあって、発光サイリスタＬ２がオン状態で点灯（発光）している。
(14) Time n
At time n, the lighting signal φI1 shifts from “Le” (−2.7 V <“Le” ≦ −1.5 V) to “H” (0 V).
Then, the potential of the
During the lighting period of the light emitting thyristor L1, the lighting signal φI1 is set to “Le” (−2.7V <“ From “Le” ≦ −1.5 V) to “n” (0 V).
The light-emitting thyristor L2 is kept on because the lighting signal φI2 is “Le” (−2.7 V <“Le” ≦ −1.5 V).
Immediately after time n, the transfer thyristor T3 is in the on state, and the light emitting thyristor L2 is lit (emitted) in the on state.
（１５）時刻ｏ
時刻ｏにおいて、再び点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。そして、期間Ｔ（１）が終了し、発光サイリスタＬ３の点灯制御の期間Ｔ（３）が開始する。
番号が３以降の奇数番号の期間Ｔ（３）、Ｔ（５）、…では、番号が３以上の奇数番号の発光サイリスタＬの点灯制御がおこなわれる。転送サイリスタＴおよび発光サイリスタＬなどの番号が異なるが、期間Ｔ（１）の繰り返しである。よって詳細な説明を省略する。
(15) Time o
At time o, the lighting signal φI1 shifts again from “H” (0 V) to “L” (−3.3 V). Then, the period T (1) ends, and the lighting control thyristor L3 lighting control period T (3) starts.
In the odd-numbered periods T (3), T (5),... With the
（１６）時刻ｐ
時刻ｐにおいて、点灯信号φＩ２が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する。
すると、偶数番号の発光サイリスタＬのカソード端子に接続された点灯信号線７５ｂの電位が、「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する。これにより、オン状態の発光サイリスタＬ２は、アノード端子とカソード端子とがともに「Ｈ」になるので、ターンオフして消灯する。
発光サイリスタＬ２の点灯期間は、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行した時刻ｊから、点灯信号φＩ２が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する時刻ｐまでである。
(16) Time p
At time p, the lighting signal φI2 shifts from “Le” (−2.7 V <“Le” ≦ −1.5 V) to “H” (0 V).
Then, the potential of the
During the lighting period of the light emitting thyristor L2, the lighting signal φI2 is “Le” (−2.7V <“from time j when the write signal φW1 shifts from“ L ”(−3.3V) to“ H ”(0V). From “Le” ≦ −1.5 V) to “p” (0 V).
（１７）時刻ｑ
時刻ｑにおいて、点灯信号φＩ２が再び「Ｈ」（０Ｖ）から「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。そして、期間Ｔ（２）が終了し、発光サイリスタＬ４の点灯制御の期間Ｔ（４）が開始する。
番号が４以降の奇数番号の期間Ｔ（４）、Ｔ（６）、…では、番号が４以上の偶数番号の発光サイリスタＬの点灯制御がおこなわれる。転送サイリスタＴおよび発光サイリスタＬなどの番号が異なるが、期間Ｔ（２）の繰り返しである。よって詳細な説明を省略する。
(17) Time q
At time q, the lighting signal φI2 again shifts from “H” (0 V) to “Le” (−2.7 V <“Le” ≦ −1.5 V). Then, the period T (2) ends, and the lighting control thyristor L4 lighting period T (4) starts.
In the odd-numbered periods T (4), T (6),. Although the numbers of the transfer thyristor T and the light-emitting thyristor L are different, the period T (2) is repeated. Therefore, detailed description is omitted.
以上説明したように、第３の実施の形態でも、転送サイリスタＴは、第１の実施の形態と同様に動作する。そして、転送サイリスタＴがターンオンするタイミング（例えば、図１５の時刻ｇ）では、電源電位Ｖｇａが「Ｍ」（−２Ｖ）であって、転送素子部での消費電力を抑制している。一方、転送サイリスタＴがターンオフするタイミング（例えば、図１５の時刻ｈ）では、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）にして、転送サイリスタＴのターンオフに伴うゲート端子Ｇｔの電位の変化を速やかにして、発光チップＣの動作速度の低下を抑制している。 As described above, also in the third embodiment, the transfer thyristor T operates in the same manner as in the first embodiment. At the timing when the transfer thyristor T is turned on (for example, time g in FIG. 15), the power supply potential Vga is “M” (−2V), and the power consumption in the transfer element unit is suppressed. On the other hand, at the timing when the transfer thyristor T is turned off (for example, time h in FIG. 15), the power supply potential Vga is set to “L” (−3.3 V), and the potential change of the gate terminal Gt accompanying the turn-off of the transfer thyristor T. The reduction in the operating speed of the light emitting chip C is suppressed.
第３の実施の形態では、転送サイリスタＴと発光サイリスタＬとの間に、書込ダイオードＳＤｗを設けている。そして、発光チップＣ毎に送信される書込信号φＷ（φＷ１〜φＷ４０）により、オン状態の転送サイリスタＴで指定された発光サイリスタＬが点灯または非点灯に設定される。
そして、奇数番号の発光サイリスタＬと偶数番号の発光サイリスタＬとに点灯のための電流を供給する点灯信号φＩ１とφＩ２とを個別に設けることで、奇数番号の発光サイリスタＬと偶数番号の発光サイリスタＬとを並行して点灯させうるようにしている。
なお、書込信号φＷ（φＷ１〜φＷ４０）は、奇数番号の発光サイリスタＬを点灯させるための「Ｈ」の期間（例えば時刻ｅから時刻ｆ）と、偶数番号の発光サイリスタＬを点灯させるための「Ｈ」の期間（例えば時刻ｊから時刻ｋ）とが時系列に設けられることで、発光サイリスタＬを個別に点灯または非点灯に設定している。
In the third embodiment, a write diode SDw is provided between the transfer thyristor T and the light emitting thyristor L. Then, the light emitting thyristor L designated by the transfer thyristor T in the ON state is set to be lit or not lit by the write signal φW (φW1 to φW40) transmitted for each light emitting chip C.
Then, the odd-numbered light-emitting thyristor L and the even-numbered light-emitting thyristor L and the even-numbered light-emitting thyristor L are individually provided with lighting signals φI1 and φI2 for supplying a current for lighting. L can be lit in parallel.
The write signal φW (φW1 to φW40) is used to turn on the even-numbered light-emitting thyristor L during the “H” period (for example, from time e to time f) for lighting the odd-numbered light-emitting thyristor L. Since the “H” period (for example, time j to time k) is provided in time series, the light-emitting thyristor L is individually set to be lit or not lit.
なお、発光サイリスタＬを非点灯に設定するためには、図１５の期間Ｔ（４）において、発光サイリスタＬ４を点灯するタイミングにおいて、書込信号φＷ１を「Ｈ」（０Ｖ）にすることなく、「Ｌ」（−３．３Ｖ）のままに保持すればよい。書込信号φＷ１が「Ｈ」（０Ｖ）であると、発光サイリスタＬ４のしきい電圧は−４．３Ｖである。よって、点灯信号φＩ２が「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ）であっても、発光サイリスタＬ４はターンオンしない。 In order to set the light emitting thyristor L to non-lighting, the write signal φW1 is not set to “H” (0 V) at the timing of lighting the light emitting thyristor L4 in the period T (4) of FIG. What is necessary is just to hold | maintain with "L" (-3.3V). When the write signal φW1 is “H” (0V), the threshold voltage of the light emitting thyristor L4 is −4.3V. Therefore, even if the lighting signal φI2 is “Le” (−2.7 V <“Le” ≦ −1.5 V), the light emitting thyristor L4 is not turned on.
また、第３の実施の形態では、２本の点灯信号ライン２０４ａ、２０４ｂにより、発光サイリスタＬに点灯のための電流を送信する。これに対し、第１の実施の形態では、４０本の点灯信号ライン２０４−１〜２０４−４０を用いている。点灯信号ライン２０４ａ、２０４ｂまたは点灯信号ライン２０４−１〜２０４−４０は、発光サイリスタＬに点灯のための電流を供給する配線（ライン）であるので、電気的な抵抗値が小さいことが求められる。このため、点灯信号ライン２０４ａ、２０４ｂまたは点灯信号ライン２０４−１〜２０４−４０には、抵抗値を小さくするために幅広の配線（ライン）が用いられる。よって、第３の実施の形態では、点灯のために電流を送信する配線（ライン）の数が、第１の実施の形態に比べ少ないことから、配線（ライン）が設けられる回路基板６２の幅が抑制される。
なお、書込信号ライン２０５−１〜２０５−４０は、書込ダイオードＳＤｗを順バイアスまたは順バイアスでない状態（逆バイアスを含む。）にする信号（電位）を送信するが、大きな電流を流さず、幅広の配線（ライン）であることを要しない。
In the third embodiment, the lighting current is transmitted to the light emitting thyristor L through the two
Note that the write signal lines 205-1 to 205-40 transmit a signal (potential) that makes the write diode SDw forward-biased or not forward-biased (including reverse-bias), but do not pass a large current. It does not require wide wiring (lines).
書込信号φＷは、発光チップＣにおける発光サイリスタＬの点灯または非点灯を設定するイネーブル信号と捉えてもよい。第３の実施の形態では、書込信号φＷにより発光サイリスタＬの点灯または非点灯を設定する設定手段の一例として、書込ダイオードＳＤｗと接続抵抗Ｒａとを用いた。設定手段としては、書込ダイオードＳＤｗの代わりにサイリスタなどを用いた他の素子構成としてもよい。 The write signal φW may be regarded as an enable signal for setting lighting or non-lighting of the light emitting thyristor L in the light emitting chip C. In the third embodiment, the write diode SDw and the connection resistor Ra are used as an example of setting means for setting the light-emitting thyristor L to be turned on or off by the write signal φW. As the setting means, another element configuration using a thyristor or the like may be used instead of the write diode SDw.
［第４の実施の形態］
第３の実施の形態では、２つの発光サイリスタＬを並行に点灯させえた。第４の実施の形態では、２以上の発光サイリスタＬを並行して点灯させうる。
第４の実施の形態では、発光装置６５の回路基板６２上の信号発生回路１１０、回路基板６２上の配線、発光チップＣの構成が、第１の実施の形態および第３の実施の形態と異なっている。ただし、発光装置６５は、第１の実施の形態および第３の実施の形態と同様に、回路基板６２上に、信号発生回路１１０と４０個の発光チップＣ１〜Ｃ４０とを備えている（図３参照）。
[Fourth Embodiment]
In the third embodiment, the two light emitting thyristors L can be turned on in parallel. In the fourth embodiment, two or more light-emitting thyristors L can be lit in parallel.
In the fourth embodiment, the
図１６は、第４の実施の形態における発光チップＣの構成、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を示した図である。図１６（ａ）は発光チップＣの構成を示し、図１６（ｂ）は発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を示す。
はじめに、図１６（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、基板８０の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（Ｖｇａ端子、φ２端子、φｍ端子、φ１端子、φＩ端子）を備えている。これらの端子は、基板８０の一端部からＶｇａ端子、φ２端子、φｍ端子の順に設けられ、基板８０の他端部からφＩ端子、φ１端子の順に設けられている。そして、発光素子列１０２は、φｍ端子とφ１端子との間に設けられている。
FIG. 16 is a diagram showing the configuration of the light-emitting chip C, the configuration of the
First, the configuration of the light-emitting chip C shown in FIG.
The light emitting chip C includes terminals (Vga terminal, φ2 terminal, φm terminal, φ1 terminal, φI terminal) which are a plurality of bonding pads for capturing various control signals and the like at both ends in the long side direction of the
図１６（ｂ）に示す発光装置６５の回路基板６２には、図４に示した第１の実施の形態および第３の実施の形態と同様に、信号発生回路１１０および発光チップＣ１〜Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線が設けられている。
The
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０は、第１の実施の形態および第３の実施の形態と同様に、基準電位Ｖｓｕｂを供給する基準電位供給部１６０、電源電位Ｖｇａを供給する電源電位供給部１７０、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に共通に、第１転送信号φ１と第２転送信号φ２とを共通に送信する転送信号発生部１２０を備えている。
First, the configuration of the
Similar to the first and third embodiments, the
さらに、信号発生回路１１０は、発光チップＣ１〜Ｃ４０に共通に、点灯信号φＩを電流駆動で送信する点灯信号発生部１４０を備えている。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０毎に記憶信号φｍ１〜φｍ４０を送信する記憶信号発生部１８０を備えている。
なお、記憶信号φｍ１〜φｍ４０をそれぞれ区別しないときは記憶信号φｍと呼ぶ。
発光チップＣ１〜Ｃ４０の回路基板６２上の配列は、第１の実施の形態と同様である。
Further, the
The
When the memory signals φm1 to φm40 are not distinguished from one another, they are called memory signals φm.
The arrangement of the light emitting chips C1 to C40 on the
信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線について説明する。基準電位供給部１６０から基準電位Ｖｓｕｂが供給される電源ライン２００ａおよび電源電位Ｖｇａが供給される電源ライン２００ｂ、転送信号発生部１２０から第１転送信号φ１を送信する第１転送信号ライン２０１および第２転送信号φ２を送信する第２転送信号ライン２０２については、第１の実施の形態と同じであるので説明を省略する。
さらに、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から発光チップＣ１〜Ｃ４０のφＩ端子に接続され、点灯信号φＩを共通に送信する点灯信号ライン２０４が設けられている。なお、第１の実施の形態および第３の実施の形態と異なって、φＩ端子と点灯信号ライン２０４との間に、電流制限抵抗ＲＩを設けていない。
ここでは、すべての発光チップＣ１〜Ｃ４０に共通に１つの点灯信号φＩを送信したが、第１の実施の形態と同様に、発光チップＣ１〜Ｃ４０のそれぞれに１つの点灯信号φＩを送信してもよく、発光チップＣ１〜Ｃ４０を複数の発光チップ組に分けて、発光チップ組毎に点灯信号φＩを送信してもよい。
The wiring that connects the
Further, the
Here, one lighting signal φI is transmitted in common to all the light emitting chips C1 to C40. However, as in the first embodiment, one lighting signal φI is transmitted to each of the light emitting chips C1 to C40. Alternatively, the light emitting chips C1 to C40 may be divided into a plurality of light emitting chip groups, and the lighting signal φI may be transmitted for each light emitting chip group.
そして、回路基板６２には、信号発生回路１１０の記憶信号発生部１８０から、発光チップＣ１〜Ｃ４０のそれぞれのφｍ端子に個別に記憶信号φｍ１〜φｍ４０を送信する４０本の記憶信号ライン２０６−１〜２０６−４０が設けられている。
Then, on the
図１７は、第４の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明するための等価回路図である。ここでは、発光チップＣ１を例に発光チップＣを説明する。そこで、図１７において、発光チップＣを発光チップＣ１（Ｃ）と表記する。 FIG. 17 is an equivalent circuit diagram for explaining a circuit configuration of a light-emitting chip C on which a self-scanning light-emitting element array (SLED) according to the fourth embodiment is mounted. Here, the light emitting chip C will be described by taking the light emitting chip C1 as an example. Therefore, in FIG. 17, the light-emitting chip C is expressed as a light-emitting chip C1 (C).
第４の実施の形態の発光チップＣは、図５に示した第１の実施の形態における発光チップＣに、記憶サイリスタＭ１、Ｍ２、Ｍ３、…、接続ダイオードＤｍ１、Ｄｍ２、Ｄｍ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…、抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３、…を備えている。よって、図５に示した第１の実施の形態と異なるものを説明し、同様なものには、同一の符号を付して説明を省略する。
記憶サイリスタＭ１、Ｍ２、Ｍ３、…、接続ダイオードＤｍ１、Ｄｍ２、Ｄｍ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…、抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３、…をそれぞれ区別しないときは、記憶サイリスタＭ、接続ダイオードＤｍ、電源線抵抗Ｒｇｙ、抵抗Ｒｎと表記する。
そして、設定手段の一例としての、番号が同じ一組の記憶サイリスタＭ、接続ダイオードＤｍ、抵抗Ｒｎ、電源線抵抗Ｒｇｙは、発光サイリスタＬを点灯または非点灯のいずれか一方に設定する。そして、これらは、転送サイリスタＴのゲート端子Ｇｔと発光サイリスタＬのゲート端子Ｇｌとの間に設けられている。
なお、記憶サイリスタＭは、発光サイリスタＬおよび転送サイリスタＴと同様に、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
The light-emitting chip C of the fourth embodiment is similar to the light-emitting chip C of the first embodiment shown in FIG. 5 in that the memory thyristors M1, M2, M3,..., The connection diodes Dm1, Dm2, Dm3,. Line resistances Rgy1, Rgy2, Rgy3,..., Resistors Rn1, Rn2, Rn3,. Therefore, a different part from 1st Embodiment shown in FIG. 5 is demonstrated, and the same code | symbol is attached | subjected to a similar thing and description is abbreviate | omitted.
When the memory thyristors M1, M2, M3,..., The connecting diodes Dm1, Dm2, Dm3,..., The power line resistances Rgy1, Rgy2, Rgy3, ..., the resistors Rn1, Rn2, Rn3,. They are represented as a connecting diode Dm, a power supply line resistance Rgy, and a resistance Rn.
As a setting means, a set of memory thyristors M, connecting diodes Dm, resistors Rn, and power supply line resistors Rgy having the same number sets the light emitting thyristor L to either one of lighting or non-lighting. These are provided between the gate terminal Gt of the transfer thyristor T and the gate terminal Gl of the light emitting thyristor L.
The memory thyristor M is a semiconductor element having three terminals of an anode terminal, a cathode terminal, and a gate terminal, like the light emitting thyristor L and the transfer thyristor T.
第１の実施の形態の発光チップＣは、図５に示したように、転送サイリスタＴのゲート端子Ｇｔと発光サイリスタＬのゲート端子Ｇｌとが直接接続されていた。第４の実施の形態では、転送サイリスタＴ１、Ｔ２、Ｔ３、…のゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…と記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…とがそれぞれ接続ダイオードＤｍ１、Ｄｍ２、Ｄｍ３、…を介して接続されている。そして、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…と発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…とがそれぞれ接続されている。よって、ゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…とゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…とは同じである。
なお、ゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…をそれぞれ区別しないときはゲート端子Ｇｍと表記する。
接続ダイオードＤｍは、転送サイリスタＴのゲート端子Ｇｔから、記憶サイリスタＭのゲート端子Ｇｍに電流が流れる方向に接続されている。
In the light emitting chip C of the first embodiment, the gate terminal Gt of the transfer thyristor T and the gate terminal Gl of the light emitting thyristor L are directly connected as shown in FIG. In the fourth embodiment, the gate terminals Gt1, Gt2, Gt3,... Of the transfer thyristors T1, T2, T3,... And the gate terminals Gm1, Gm2, Gm3,. Connection diodes Dm1, Dm2, Dm3,... Are connected. The gate terminals Gm1, Gm2, Gm3,... Of the memory thyristors M1, M2, M3,... And the gate terminals Gl1, Gl2, Gl3,. Therefore, the gate terminals Gm1, Gm2, Gm3,... Are the same as the gate terminals Gl1, Gl2, Gl3,.
Note that the gate terminals Gm1, Gm2, Gm3,.
The connection diode Dm is connected in a direction in which a current flows from the gate terminal Gt of the transfer thyristor T to the gate terminal Gm of the memory thyristor M.
そして、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のカソード端子は、それぞれ抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３、…を介して、記憶信号線７６に接続されている。記憶信号線７６はφｍ端子に接続されている。発光チップＣ１では、φｍ端子は記憶信号ライン２０６−１に接続され、記憶信号φｍ１が送信される。
さらに、ゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…は、それぞれ電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…を介して、電源線７１に接続されている。電源線７１は、Ｖｇａ端子に接続され、電源電位Ｖｇａが供給される。
図１７に示す発光チップＣは、図６に示した第１の実施の形態の発光チップＣと同様にして形成される。よって、第４の実施の形態における発光チップＣの平面レイアウト図および断面図を省略する。
The cathode terminals of the memory thyristors M1, M2, M3,... Are connected to the
Further, the gate terminals Gm1, Gm2, Gm3,... Are connected to the
The light emitting chip C shown in FIG. 17 is formed in the same manner as the light emitting chip C of the first embodiment shown in FIG. Therefore, a plan layout view and a sectional view of the light emitting chip C in the fourth embodiment are omitted.
次に、発光装置６５および発光チップＣの動作を説明する。
図１８は、第４の実施の形態における発光装置６５および発光チップＣの動作を説明するためのタイミングチャートである。
図１８において、時刻ａから時刻ｙへとアルファベット順に時刻が経過するとする。なお、図１８に示す時刻ａから時刻ｙは、図８に示した第１の実施の形態の時刻ａから時刻ｎおよび図１５に示した第３の実施の形態の時刻ａから時刻ｖとは異なるものとする。
Next, operations of the
FIG. 18 is a timing chart for explaining the operations of the
In FIG. 18, it is assumed that time elapses in alphabetical order from time a to time y. 18 is the time a to time n in the first embodiment shown in FIG. 8 and the time a to time v in the third embodiment shown in FIG. Be different.
回路基板６２上の発光チップＣ１〜Ｃ４０には、基準電位Ｖｓｕｂと電源電位Ｖｇａとが共通に供給されるとともに、発光チップＣ１〜Ｃ４０のそれぞれに、記憶信号φｍ１〜φｍ４０が個別に送信される。なお、記憶信号φｍ１〜φｍ４０は、同じタイミングで送信される。
発光チップＣ１〜Ｃ４０は並行して動作するので、発光装置６５の動作の説明では、発光チップＣ１の動作を説明すれば足りる。
The reference potential Vsub and the power supply potential Vga are commonly supplied to the light emitting chips C1 to C40 on the
Since the light emitting chips C1 to C40 operate in parallel, in the description of the operation of the
図１８のタイミングチャートでは、発光チップＣ１の発光サイリスタＬ１〜Ｌ８を点灯制御する部分を示している。そして、図１８では、発光チップＣ１の発光サイリスタＬを４個ずつ組にして点灯制御する場合を示している。すなわち、図１８では、発光サイリスタＬ１〜Ｌ４を発光サイリスタ組＃Ｉとして点灯制御する期間Ｔ（Ｉ）（時刻ｄから時刻ｘ）、発光サイリスタＬ５〜Ｌ８を発光サイリスタ組＃ＩＩとして点灯制御する、期間Ｔ（ＩＩ）（時刻ｘから時刻ｙ）とを示している。なお、期間Ｔ（Ｉ）では、発光サイリスタ組＃Ｉの４個の発光サイリスタＬ１〜Ｌ４をすべて点灯させるとし、期間Ｔ（ＩＩ）では、発光サイリスタ組＃ＩＩの４個の発光サイリスタＬ５〜Ｌ８のうち、発光サイリスタＬ５、Ｌ７、Ｌ８を点灯させるとし、発光サイリスタＬ６を非点灯とした。
そして、図１８には図示しないが、発光サイリスタＬ９〜Ｌ１２の発光サイリスタ組＃ＩＩＩを制御する期間Ｔ（ＩＩＩ）が引き続き、発光チップＣ１のすべての発光サイリスタＬが、４個ずつの発光サイリスタＬの発光サイリスタ組として順に点灯制御される。
期間Ｔ（Ｉ）、期間Ｔ（ＩＩ）、期間Ｔ（ＩＩＩ）…を区別しないときは、期間Ｔと呼ぶ。
他の発光チップＣ２〜Ｃ４０についても同様である。
発光チップＣ１は例であって、他の発光チップＣ２〜Ｃ４０は並行して動作する。以下の説明では、発光チップＣ１（Ｃ）と表記する。また、発光チップＣ１に送信される記憶信号φｍ１も例であって、他の記憶信号φｍ２〜φｍ４０も同様に並行して送信される。よって、記憶信号φｍ１（φｍ）と表記する。
The timing chart of FIG. 18 shows a portion for controlling the lighting of the light emitting thyristors L1 to L8 of the light emitting chip C1. FIG. 18 shows a case where the lighting control is performed for each group of four light-emitting thyristors L of the light-emitting chip C1. That is, in FIG. 18, the light emission thyristors L1 to L4 are controlled to be turned on as the light emitting thyristor set #I (time d to time x), and the light emitting thyristors L5 to L8 are turned on as the light emitting thyristor set #II. A period T (II) (from time x to time y) is shown. In the period T (I), all the four light emitting thyristors L1 to L4 of the light emitting thyristor set #I are turned on, and in the period T (II), the four light emitting thyristors L5 to L8 of the light emitting thyristor set #II. Among them, the light emitting thyristors L5, L7, and L8 are turned on, and the light emitting thyristor L6 is not turned on.
Although not shown in FIG. 18, the period T (III) for controlling the light-emitting thyristor set #III of the light-emitting thyristors L9 to L12 continues, and all the light-emitting thyristors L of the light-emitting chip C1 have four light-emitting thyristors L. The light emitting thyristor set is sequentially controlled to be turned on.
When the period T (I), the period T (II), the period T (III),... Are not distinguished, they are called the period T.
The same applies to the other light emitting chips C2 to C40.
The light emitting chip C1 is an example, and the other light emitting chips C2 to C40 operate in parallel. In the following description, it will be referred to as a light emitting chip C1 (C). The storage signal φm1 transmitted to the light emitting chip C1 is also an example, and the other storage signals φm2 to φm40 are transmitted in parallel in the same manner. Therefore, it is expressed as a memory signal φm1 (φm).
期間Ｔ（Ｉ）、期間Ｔ（ＩＩ）、…における電源電位Ｖｇａおよび第１転送信号φ１、第２転送信号φ２、記憶信号φｍ１（φｍ）、点灯信号φＩの波形は、画像データによって変化する記憶信号φｍ１（φｍ）を除いて、同じ波形の繰り返しである。したがって、以下では、時刻ｄから時刻ｘまでの期間Ｔ（Ｉ）において、電源電位Ｖｇａおよび第１転送信号φ１、第２転送信号φ２、記憶信号φｍ１（φｍ）、点灯信号φＩの波形を説明する。なお、時刻ａから時刻ｄまでの期間は、発光チップＣ１（Ｃ）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。 The waveforms of the power supply potential Vga, the first transfer signal φ1, the second transfer signal φ2, the storage signal φm1 (φm), and the lighting signal φI in the period T (I), the period T (II),. Except for the signal φm1 (φm), the same waveform is repeated. Therefore, hereinafter, in the period T (I) from time d to time x, waveforms of the power supply potential Vga, the first transfer signal φ1, the second transfer signal φ2, the storage signal φm1 (φm), and the lighting signal φI will be described. . Note that the period from time a to time d is a period during which the light-emitting chip C1 (C) starts operating. The signal in this period will be described in the description of the operation.
期間Ｔ（Ｉ）において、電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、記憶信号φｍ１（φｍ）、点灯信号φＩの波形を説明する。 Waveforms of the power supply potential Vga, the first transfer signal φ1, the second transfer signal φ2, the storage signal φm1 (φm), and the lighting signal φI in the period T (I) will be described.
電源電位Ｖｇａは、期間Ｔ（Ｉ）の開始時刻ｄで「Ｌ」（−３．３Ｖ）であって、時刻ｅで「Ｌ」から「Ｍ」（−２Ｖ）に移行する。時刻ｈで「Ｍ」から「Ｌ」に、時刻ｉで「Ｌ」を維持する。そして、時刻ｄから時刻iまでの期間における「Ｌ」、「Ｍ」、「Ｌ」と変化する波形が、時刻ｉ以降において、３回繰り返す。そして、時刻ｖで「Ｌ」から「Ｍ」に移行する。そして、期間Ｔ（Ｉ）の終了時刻ｘで「Ｍ」を維持している。
そして、期間Ｔ（Ｉ）での電源電位Ｖｇａでの波形が、期間Ｔ（ＩＩ）以降において繰り返されている。
The power supply potential Vga is “L” (−3.3 V) at the start time d of the period T (I), and shifts from “L” to “M” (−2 V) at the time e. “M” is maintained at “L” at time h, and “L” is maintained at time i. And the waveform which changes to "L", "M", and "L" in the period from the time d to the time i repeats 3 times after the time i. Then, at time v, the process shifts from “L” to “M”. Then, “M” is maintained at the end time x of the period T (I).
Then, the waveform at the power supply potential Vga in the period T (I) is repeated after the period T (II).
第１転送信号φ１は、期間Ｔ（Ｉ）の開始時刻ｄで「Ｌ」（−３．３Ｖ）であって、時刻ｈで「Ｌ」から「Ｈ」（０Ｖ）に、時刻ｋで「Ｈ」から「Ｌ」に、時刻ｐで「Ｌ」から「Ｈ」に、時刻ｔで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（Ｉ）の終了時刻ｘで「Ｌ」を維持している。
第１転送信号φ１は、期間Ｔ（Ｉ）の波形が、期間Ｔ（ＩＩ）以降において繰り返されている。
第２転送信号φ２は、期間Ｔ（Ｉ）の開始時刻ｄで「Ｈ」であって、時刻ｇで「Ｈ」から「Ｌ」に、時刻ｌで「Ｌ」から「Ｈ」に、時刻ｏで「Ｈ」から「Ｌ」に、時刻ｕで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（Ｉ）の終了時刻ｘで「Ｈ」を維持している。
第２転送信号φ２は、期間Ｔ（Ｉ）の波形が、期間Ｔ（ＩＩ）以降において繰り返されている。
The first transfer signal φ1 is “L” (−3.3 V) at the start time d of the period T (I), “L” to “H” (0 V) at time h, and “H” at time k. ”To“ L ”,“ L ”to“ H ”at time p, and“ H ”to“ L ”at time t. Then, “L” is maintained at the end time x of the period T (I).
In the first transfer signal φ1, the waveform of the period T (I) is repeated after the period T (II).
The second transfer signal φ2 is “H” at the start time d of the period T (I), from “H” to “L” at time g, from “L” to “H” at time l, and at time o. From “H” to “L”, and from time “L” to “H” at time u. Then, “H” is maintained at the end time x of the period T (I).
In the second transfer signal φ2, the waveform of the period T (I) is repeated after the period T (II).
電源電位Ｖｇａと第１転送信号φ１および第２転送信号φ２とを比較すると、第１の実施の形態および第３の実施の形態と同様に、電源電位Ｖｇａは第１転送信号φ１または第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、「Ｍ」（−２Ｖ）である（例えば、時刻ｂ、ｇ）。また、電源電位Ｖｇａは、第１転送信号φ１または第２転送信号φ２が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するタイミングで、「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行している（例えば、時刻ｈ、ｌ）。 When the power supply potential Vga is compared with the first transfer signal φ1 and the second transfer signal φ2, the power supply potential Vga is equal to the first transfer signal φ1 or the second transfer signal as in the first and third embodiments. At the timing when the signal φ2 shifts from “H” (0V) to “L” (−3.3V), it is “M” (−2V) (for example, times b and g). The power supply potential Vga is changed from “M” (−2V) to “H” (0V) at the timing when the first transfer signal φ1 or the second transfer signal φ2 shifts from “L” (−3.3V) to “H” (0V). L ”(−3.3 V) (for example, time h, l).
期間Ｔ（Ｉ）において、第１転送信号φ１と第２転送信号φ２とは、ともに「Ｌ」となる期間（例えば、時刻ｇから時刻ｈ、時刻ｋから時刻ｌ）を挟んで、交互に「Ｈ」と「Ｌ」とを繰り返している。そして、第１転送信号φ１と第２転送信号φ２とは、時刻ａから時刻ｂまでを除いて、同時に「Ｈ」となる期間を有さない。 In the period T (I), both the first transfer signal φ1 and the second transfer signal φ2 are alternately “L” (for example, from time g to time h and from time k to time l). H ”and“ L ”are repeated. The first transfer signal φ1 and the second transfer signal φ2 do not have a period of “H” at the same time except from time a to time b.
記憶信号φｍ１（φｍ）は、期間Ｔ（Ｉ）の開始時刻ｄにおいて「Ｈ」から「Ｌ」に移行し、時刻ｆで「Ｌ」から記憶レベルの電位（記憶電位）（以下、「Ｓ」と記す。）に移行する。なお、「Ｓ」は、「Ｈ」と「Ｌ」との間の電位で、ターンオンした記憶サイリスタＭのオン状態を維持できる電位レベルをいう。ここでは、「Ｓ」は、一例として「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）であるとして説明する。
そして、記憶信号φｍ１（φｍ）は、時刻ｉで「Ｓ」から「Ｌ」に、時刻ｊで「Ｌ」から「Ｓ」に、時刻ｍで「Ｓ」から「Ｌ」に、時刻ｎで「Ｌ」から「Ｓ」に、時刻ｑで「Ｓ」から「Ｌ」に、時刻ｓで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（Ｉ）の終了時刻ｘでは、「Ｈ」を維持する。
なお、記憶信号φｍ１（φｍ）は画像データに依存するため、期間Ｔ（Ｉ）の記憶信号φｍ１（φｍ）の波形が、期間Ｔ（ＩＩ）以降において必ずしも繰り返されない。
The storage signal φm1 (φm) shifts from “H” to “L” at the start time d of the period T (I), and from time “f” to the storage level potential (storage potential) (hereinafter “S”). It shifts to.) Note that “S” refers to a potential level that can maintain the ON state of the turned-on storage thyristor M at a potential between “H” and “L”. Here, “S” is described as “S” (−3 V <“S” ≦ −1.5 V) as an example.
The memory signal φm1 (φm) is changed from “S” to “L” at time i, from “L” to “S” at time j, from “S” to “L” at time m, and from time “n” to time “n”. From “L” to “S”, the time shifts from “S” to “L” at time q, and from “L” to “H” at time s. Then, “H” is maintained at the end time x of the period T (I).
Note that since the storage signal φm1 (φm) depends on the image data, the waveform of the storage signal φm1 (φm) in the period T (I) is not necessarily repeated after the period T (II).
記憶信号φｍ１（φｍ）は、第１転送信号φ１または第２転送信号φ２の一方が「Ｌ」であって、他方が「Ｈ」である期間において「Ｌ」となっている。例えば、第１転送信号φ１が「Ｌ」であって、第２転送信号φ２が「Ｈ」である時刻ｂから時刻ｇ、第１転送信号φ１が「Ｈ」であって、第２転送信号φ２が「Ｌ」である時刻ｈから時刻ｋにおいて、記憶信号φｍ１（φｍ）が「Ｌ」になっている。 The storage signal φm1 (φm) is “L” in a period in which one of the first transfer signal φ1 and the second transfer signal φ2 is “L” and the other is “H”. For example, from time b to time g when the first transfer signal φ1 is “L” and the second transfer signal φ2 is “H”, the first transfer signal φ1 is “H” and the second transfer signal φ2 From time h to time k when “L” is “L”, the storage signal φm 1 (φm) is “L”.
点灯信号φＩは、期間Ｔ（Ｉ）の開始時刻ｄで「Ｈ」であって、時刻ｒにおいて点灯レベルの電位（以下では、「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）と表記する。）に移行する。時刻ｗにおいて「Ｌｅ」から「Ｈ」に移行する。そして、期間Ｔ（Ｉ）の終了時刻ｘで「Ｈ」を維持している。点灯信号φＩは発光サイリスタＬに発光（点灯）のための電流を供給する信号である。なお、点灯レベルの電位（「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ））は、第１の実施の形態および第３の実施の形態で示した点灯レベルの電位（「Ｌｅ」（−２．７Ｖ＜「Ｌｅ」≦−１．５Ｖ））と電位範囲が異なっている。 The lighting signal φI is “H” at the start time d of the period T (I), and the lighting level potential (hereinafter referred to as “Le” (−3 V <“Le” ≦ −1.5 V) at the time r. Shift to). It shifts from “Le” to “H” at time w. Then, “H” is maintained at the end time x of the period T (I). The lighting signal φI is a signal for supplying a current for light emission (lighting) to the light emitting thyristor L. Note that the lighting level potential (“Le” (−3 V <“Le” ≦ −1.5 V)) is the lighting level potential (“Le”) described in the first and third embodiments. (−2.7 V <“Le” ≦ −1.5 V)) and the potential range are different.
では、図１６、１７を参照しつつ、図１８に示したタイミングチャートにしたがって、発光装置６５および発光チップＣ１の動作を説明する。
（１）時刻ａ
時刻ａ（初期状態）において、発光装置６５の発光チップＣ１〜Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」（０Ｖ）の基準電位Ｖｓｕｂに設定される。一方、それぞれのＶｇａ端子は「Ｍ」の電源電位Ｖｇａに設定される。そして、転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に、記憶信号発生部１８０は記憶信号φｍ（φｍ１〜φｍ４０）を「Ｈ」に設定する。同様に、点灯信号発生部１４０は点灯信号φＩを「Ｈ」に設定する（図１６参照）。
これにより、第１転送信号ライン２０１が「Ｈ」になり、発光チップＣ１〜Ｃ４０は、φ１端子を介して、第１転送信号線７２が「Ｈ」になる。同様に、第２転送信号ライン２０２が「Ｈ」になり、発光チップＣ１〜Ｃ４０は、φ２端子を介して、第２転送信号線７３が「Ｈ」になる。そして、記憶信号ライン２０６−１〜２０６−４０が「Ｈ」になり、発光チップＣ１〜Ｃ４０は、φｍ端子を介して、記憶信号線７６が「Ｈ」になる。さらに、点灯信号ライン２０４が「Ｈ」になり、発光チップＣ１〜Ｃ４０は、φＩ端子を介して、点灯信号線７５が「Ｈ」になる。
以下では発光チップＣ１を説明する。発光チップＣ２〜Ｃ４０は発光チップＣ１と並行して、同様に動作する。
Now, operations of the
(1) Time a
At time a (initial state), the Vsub terminals of the light emitting chips C1 to C40 of the
As a result, the first
Hereinafter, the light emitting chip C1 will be described. The light emitting chips C2 to C40 operate in the same manner in parallel with the light emitting chip C1.
転送サイリスタＴ１、Ｔ２、Ｔ３、…、記憶サイリスタＭ１、Ｍ２、Ｍ３、…および発光サイリスタＬ１、Ｌ２、Ｌ３、…のアノード端子はＶｓｕｂ端子に接続され、「Ｈ」（０Ｖ）である。
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のカソード端子は、「Ｈ」の第１転送信号線７２に、偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のカソード端子は、「Ｈ」の第２転送信号線７３に接続されている。転送サイリスタＴは、アノード端子およびカソード端子がともに「Ｈ」であるので、オフ状態にある。
同様に、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のカソード端子は、「Ｈ」の記憶信号線７６に接続されている。記憶サイリスタＭは、アノード端子およびカソード端子がともに「Ｈ」であるので、オフ状態にある。
さらに、発光サイリスタＬ１、Ｌ２、Ｌ３、…のカソード端子は、「Ｈ」の点灯信号線７５に接続されている。発光サイリスタＬは、アノード端子およびカソード端子がともに「Ｈ」であるので、オフ状態にある。
The anode terminals of the transfer thyristors T1, T2, T3,..., The storage thyristors M1, M2, M3,... And the light emitting thyristors L1, L2, L3, etc. are connected to the Vsub terminal and are “H” (0 V).
The cathode terminals of the odd-numbered transfer thyristors T1, T3, T5,... Are connected to the first
Similarly, the cathode terminals of the storage thyristors M1, M2, M3,... Are connected to the
Further, the cathode terminals of the light emitting thyristors L1, L2, L3,... Are connected to the “H”
図１７中の転送サイリスタ列の一端のゲート端子Ｇｔ１は、スタートダイオードＤｘ０のカソード端子に接続されている。そして、スタートダイオードＤｘ０のアノード端子は、第２転送信号線７３に接続されている。
第４の実施の形態における転送素子部の動作は、第１の実施の形態および第３の実施の形態と同じである。よって、転送素子部の動作は概要を説明する。
初期状態において、ゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇが−２Ｖのときの“ｉ＝０”とした場合である。ゲート端子Ｇｔ１の電位は−０．８３Ｖ、ゲート端子Ｇｔ２の電位は−１．５Ｖ、ゲート端子Ｇｔ３の電位は−１．９Ｖ、番号が４以上のゲート端子Ｇｔの電位は−２Ｖである。
The gate terminal Gt1 at one end of the transfer thyristor array in FIG. 17 is connected to the cathode terminal of the start diode Dx0. The anode terminal of the start diode Dx0 is connected to the second
The operation of the transfer element unit in the fourth embodiment is the same as that in the first embodiment and the third embodiment. Therefore, an outline of the operation of the transfer element unit will be described.
In the initial state, the potential of the gate terminal Gt is a case where “i = 0” in Table 1 when the power supply potential Vg is −2V. The potential of the gate terminal Gt1 is -0.83V, the potential of the gate terminal Gt2 is -1.5V, the potential of the gate terminal Gt3 is -1.9V, and the potential of the gate terminal Gt having a number of 4 or more is -2V.
記憶サイリスタＭのゲート端子Ｇｍ（ゲート端子Ｇｌも同じ。）は、接続ダイオードＤｍを介してゲート端子Ｇｔに接続されているので、ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位は、ゲート端子Ｇｔの電位から、接続ダイオードＤｍのｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）の電位は−２．３Ｖ、ゲート端子Ｇｍ２（ゲート端子Ｇｌ２）の電位は−３Ｖ、ゲート端子Ｇｍ３（ゲート端子Ｇｌ３）の電位は−３．４Ｖ、番号が４以上のゲート端子Ｇｔ（ゲート端子Ｇｌ）の電位は−３．５Ｖとなる。記憶サイリスタＭ（発光サイリスタＬも同じ。）のしきい電圧は、ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位から、ｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となって、−３．８Ｖまたは−３．８Ｖより低い。 Since the gate terminal Gm (the gate terminal Gl is the same) of the memory thyristor M is connected to the gate terminal Gt via the connection diode Dm, the potential of the gate terminal Gm (gate terminal Gl) is the potential of the gate terminal Gt. Is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction of the connection diode Dm. That is, the potential of the gate terminal Gm1 (gate terminal Gl1) is −2.3V, the potential of the gate terminal Gm2 (gate terminal Gl2) is −3V, the potential of the gate terminal Gm3 (gate terminal Gl3) is −3.4V, and the number is The potential of four or more gate terminals Gt (gate terminal Gl) is −3.5V. The threshold voltage of the memory thyristor M (the same applies to the light emitting thyristor L) is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction from the potential of the gate terminal Gm (gate terminal Gl). Less than 3.8V or -3.8V.
（２）時刻ｂ
時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５は動作状態に入る。
ゲート端子Ｇｔ１の電位が−０．８３Ｖであって、しきい電圧が−２．３Ｖである転送サイリスタＴ１がターンオンする。転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）になって、第１の実施の形態と同様に、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝１”とした場合になる。すなわち、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ２の電位が−０．８３Ｖ、ゲート端子Ｇｔ３の電位が−１．５Ｖ、ゲート端子Ｇｔ４の電位が−１．９Ｖ、番号が５以上のゲート端子Ｇｔの電位が−２Ｖである。そして、転送サイリスタＴ１がオン状態になると、第１転送信号線７２の電位は、−１．５Ｖになる。
時刻ａと同様に、ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位は、ゲート端子Ｇｔの電位から順方向電位Ｖｄ（１．５Ｖ）を引いた値となり、記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧は、ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位から順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。記憶サイリスタＭ１（発光サイリスタＬ１）のしきい電圧は、−３Ｖになり、他の記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧は、−３．８Ｖまたは−３．８Ｖより低くなる。
記憶信号線７６および点灯信号線７５はいずれも「Ｈ」（０Ｖ）であるので、記憶サイリスタＭおよび発光サイリスタＬはオフ状態にある。
時刻ｂの直後において、転送サイリスタＴ１がオン状態にある。
(2) Time b
At time b, the first transfer signal φ1 shifts from “H” (0 V) to “L” (−3.3 V). As a result, the
The transfer thyristor T1 having the potential of the gate terminal Gt1 of −0.83 V and the threshold voltage of −2.3 V is turned on. When the transfer thyristor T1 is turned on, the potential of the gate terminal Gt1 becomes “H” (0 V). As in the first embodiment, in Table 1, “i = 1” when the power supply potential Vga is −2V. ". That is, the potential of the gate terminal Gt1 is “H” (0 V), the potential of the gate terminal Gt2 is −0.83 V, the potential of the gate terminal Gt3 is −1.5 V, the potential of the gate terminal Gt4 is −1.9 V, and the number is The potential of the five or more gate terminals Gt is −2V. When the transfer thyristor T1 is turned on, the potential of the first
Similar to the time a, the potential of the gate terminal Gm (gate terminal Gl) is a value obtained by subtracting the forward potential Vd (1.5 V) from the potential of the gate terminal Gt, and the threshold of the memory thyristor M (light emitting thyristor L). The voltage is a value obtained by subtracting the forward potential Vd (1.5 V) from the potential of the gate terminal Gm (gate terminal Gl). The threshold voltage of the memory thyristor M1 (light emitting thyristor L1) is −3V, and the threshold voltage of the other memory thyristor M (light emitting thyristor L) is lower than −3.8V or −3.8V.
Since both the
Immediately after time b, the transfer thyristor T1 is in the ON state.
（３）時刻ｃ
時刻ｃにおいて、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、第１の実施の形態の表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝１”とした場合から電源電位Ｖｇａが−３．３Ｖのときの“ｉ＝１”とした場合になる。番号が２以上のゲート端子Ｇｔの電位が変化する。すなわち、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ２の電位が−１．２Ｖ、ゲート端子Ｇｔ３の電位が−２．１Ｖ、ゲート端子Ｇｔ４の電位が−２．７Ｖ、ゲート端子Ｇｔ５の電位が−３．２Ｖ、番号が６以上のゲート端子Ｇｔの電位が−３．３Ｖになる。ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位は、ゲート端子Ｇｔの電位から順方向電位Ｖｄ（１．５Ｖ）を引いた値となり、記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧は、ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位から順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。記憶サイリスタＭ１（発光サイリスタＬ１）のしきい電圧は−３Ｖを維持するが、他の記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧は、−４．２Ｖまたは−４．２Ｖより低くなる。
記憶信号線７６および点灯信号線７５はいずれも「Ｈ」（０Ｖ）であるので、記憶サイリスタＭおよび発光サイリスタＬはオフ状態にある。
時刻ｃの直後において、転送サイリスタＴ１がオン状態にある。
(3) Time c
At time c, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V). Then, in Table 1 of the first embodiment, when “i = 1” when the power supply potential Vga is −2V to “i = 1” when the power supply potential Vga is −3.3V. become. The potential of the gate terminal Gt whose number is 2 or more changes. That is, the potential of the gate terminal Gt1 is “H” (0V), the potential of the gate terminal Gt2 is −1.2V, the potential of the gate terminal Gt3 is −2.1V, the potential of the gate terminal Gt4 is −2.7V, The potential of Gt5 is −3.2V, and the potential of the gate terminal Gt whose number is 6 or more is −3.3V. The potential of the gate terminal Gm (gate terminal Gl) is a value obtained by subtracting the forward potential Vd (1.5 V) from the potential of the gate terminal Gt, and the threshold voltage of the memory thyristor M (light emitting thyristor L) is the gate terminal Gm. This is a value obtained by subtracting the forward potential Vd (1.5 V) from the potential of (gate terminal Gl). The threshold voltage of the memory thyristor M1 (light emitting thyristor L1) is maintained at −3V, but the threshold voltage of the other memory thyristor M (light emitting thyristor L) is lower than −4.2V or −4.2V.
Since both the
Immediately after time c, the transfer thyristor T1 is in the ON state.
（４）時刻ｄ
時刻ｄにおいて、記憶信号φｍ１（φｍ）が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、記憶サイリスタＭ１は、前述したようにしきい電圧が−３Ｖであるので、ターンオンする。しかし、番号が２以上の記憶サイリスタＭは、しきい電圧が−４．２Ｖまたは−４．２Ｖより低いのでターンオンしない。
記憶サイリスタＭ１がターンオンすると、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１も同じ。）の電位が「Ｈ」（０Ｖ）になる。すると、発光サイリスタＬ１のしきい電圧が−１．５Ｖになる。
しかし、点灯信号φＩ１は「Ｈ」であるので、いずれの発光サイリスタＬもターンオンしない。
(4) Time d
At time d, the storage signal φm1 (φm) shifts from “H” (0 V) to “L” (−3.3 V). Then, the memory thyristor M1 is turned on because the threshold voltage is −3 V as described above. However, the memory thyristor M having a number of 2 or more does not turn on because the threshold voltage is lower than −4.2V or −4.2V.
When the memory thyristor M1 is turned on, the potential of the gate terminal Gm1 (the same applies to the gate terminal Gl1) becomes “H” (0 V). Then, the threshold voltage of the light emitting thyristor L1 becomes −1.5V.
However, since the lighting signal φI1 is “H”, none of the light emitting thyristors L is turned on.
なお、オン状態になった記憶サイリスタＭ１のカソード端子の電位は、「Ｈ」（０Ｖ）から順方向電位Ｖｄ（１．５Ｖ）を引いた値である−１．５Ｖになる。しかし、記憶サイリスタＭ１のカソード端子は抵抗Ｒｎ１を介して記憶信号線７６に接続されている。よって、抵抗Ｒｎ１が記憶サイリスタＭ１のカソード端子の電位（−１．５Ｖ）と記憶信号線７６の電位（「Ｌ」（−３．３Ｖ））との電位差を保持するので、記憶信号線７６の電位は、「Ｌ」（−３．３Ｖ）が維持されている。
時刻ｄの直後において、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態にある。
Note that the potential of the cathode terminal of the memory thyristor M1 in the on state becomes −1.5 V, which is a value obtained by subtracting the forward potential Vd (1.5 V) from “H” (0 V). However, the cathode terminal of the memory thyristor M1 is connected to the
Immediately after time d, the transfer thyristor T1 and the storage thyristor M1 are in the ON state.
（５）時刻ｅ
時刻ｅにおいて、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）に移行する。すると、番号が２以上のゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝１”とした場合（時刻ｂの直後の状態）になる。
時刻ｅの直後において、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態にある。
(5) Time e
At time e, the power supply potential Vga shifts from “L” (−3.3 V) to “M” (−2 V). Then, the potential of the gate terminal Gt having a number of 2 or more becomes “i = 1” when the power supply potential Vga is −2V in Table 1 (the state immediately after time b).
Immediately after time e, the transfer thyristor T1 and the storage thyristor M1 are in the ON state.
（６）時刻ｆ
時刻ｆにおいて、記憶信号φｍ１（φｍ）が「Ｌ」から「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）に移行する。
オン状態の記憶サイリスタＭ１のカソード端子の電位は−１．５Ｖである。よって、記憶信号φｍ１（φｍ）が「Ｓ」となっても、記憶サイリスタＭ１はオン状態が維持される。
時刻ｆの直後において、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態にある。
(6) Time f
At time f, the storage signal φm1 (φm) shifts from “L” to “S” (−3 V <“S” ≦ −1.5 V).
The potential of the cathode terminal of the memory thyristor M1 in the on state is −1.5V. Therefore, even if the storage signal φm1 (φm) becomes “S”, the storage thyristor M1 is maintained in the ON state.
Immediately after time f, the transfer thyristor T1 and the storage thyristor M1 are in the ON state.
（７）時刻ｇ
時刻ｇにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行する。
しきい電圧が−２．３Ｖになっていた転送サイリスタＴ２がターンオンする。オン状態の転送サイリスタＴ２により、第２転送信号線７３の電位が−１．５Ｖになる。
転送サイリスタＴ２がターンオンすると、番号が２以上のゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝２”とした場合になる。ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位は、ゲート端子Ｇｔの電位から順方向電位Ｖｄ（１．５Ｖ）を引いた値となり、記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧は、ゲート端子Ｇｍ（ゲート端子Ｇｌ）の電位から順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。記憶サイリスタＭ２（発光サイリスタＬ２）のしきい電圧は−３Ｖを維持するが、番号が３以上の記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧は、−３．８Ｖまたは−３．８Ｖより低くなる。
ここで、記憶信号φｍ１（φｍ）が「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）であって、記憶信号線７６の電位は「Ｓ」であるので、しきい電圧が−３Ｖの記憶サイリスタＭ２はターンオンしない。点灯信号線７５の電位は「Ｈ」（０Ｖ）であるので、発光サイリスタＬはオフ状態にある。
時刻ｇの直後において、転送サイリスタＴ１、Ｔ２および記憶サイリスタＭ１がオン状態にある。
(7) Time g
At time g, the second transfer signal φ2 shifts from “H” to “L”.
The transfer thyristor T2 whose threshold voltage has been -2.3V is turned on. The potential of the second
When the transfer thyristor T2 is turned on, the potential of the gate terminal Gt having a number of 2 or more becomes “i = 2” in Table 1 when the power supply potential Vga is −2V. The potential of the gate terminal Gm (gate terminal Gl) is a value obtained by subtracting the forward potential Vd (1.5 V) from the potential of the gate terminal Gt, and the threshold voltage of the memory thyristor M (light emitting thyristor L) is the gate terminal Gm. This is a value obtained by subtracting the forward potential Vd (1.5 V) from the potential of (gate terminal Gl). The threshold voltage of the memory thyristor M2 (light emitting thyristor L2) is maintained at −3V, but the threshold voltage of the memory thyristor M (light emitting thyristor L) having a number of 3 or higher is lower than −3.8V or −3.8V. Become.
Here, since the storage signal φm1 (φm) is “S” (−3V <“S” ≦ −1.5V) and the potential of the
Immediately after time g, the transfer thyristors T1 and T2 and the storage thyristor M1 are in the ON state.
（８）時刻ｈ
時刻ｈにおいて、第１転送信号φ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
すると、転送サイリスタＴ１は、アノード端子とカソード端子とがともに「Ｈ」（０Ｖ）になって、ターンオフする。ゲート端子Ｇｔ１の電位は、電源線抵抗Ｒｇｘ１を介して、電源電位Ｖｇａの「Ｌ」に向かって変化する。これにより、カソード端子（ゲート端子Ｇｔ２）が「Ｈ」（０Ｖ）である結合ダイオードＤｘ１が逆バイアスになって、ゲート端子Ｇｔ２の電位が「Ｈ」（０Ｖ）である影響はゲート端子Ｇｔ１に及ばなくなる。
一方、記憶サイリスタＭ１がオン状態にあるので、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）の電位は「Ｈ」（０Ｖ）になっている。よって、接続ダイオードＤｍ１も逆バイアスになって、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）の電位が「Ｈ」（０Ｖ）である影響はゲート端子Ｇｔ１に及ばなくなる。
時刻ｈの直後においては、転送サイリスタＴ２および記憶サイリスタＭ１がオン状態にある。
(8) Time h
At time h, the first transfer signal φ1 shifts from “L” (−3.3 V) to “H” (0 V). Further, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V).
Then, the transfer thyristor T1 is turned off when both the anode terminal and the cathode terminal become “H” (0 V). The potential of the gate terminal Gt1 changes toward “L” of the power supply potential Vga via the power supply line resistance Rgx1. As a result, the coupling diode Dx1 whose cathode terminal (gate terminal Gt2) is “H” (0 V) is reverse-biased, and the influence that the potential of the gate terminal Gt2 is “H” (0 V) affects the gate terminal Gt1. Disappear.
On the other hand, since the memory thyristor M1 is in the ON state, the potential of the gate terminal Gm1 (gate terminal Gl1) is “H” (0 V). Therefore, the connection diode Dm1 is also reverse-biased, and the influence that the potential of the gate terminal Gm1 (gate terminal Gl1) is “H” (0 V) does not reach the gate terminal Gt1.
Immediately after time h, the transfer thyristor T2 and the storage thyristor M1 are in the ON state.
（９）時刻ｉ
時刻ｉにおいて、記憶信号φｍ１（φｍ）が「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
しきい電圧が−３Ｖになっている記憶サイリスタＭ２がターンオンする。このとき、記憶サイリスタＭ１は、オン状態を維持する。
時刻ｉの直後においては、転送サイリスタＴ２および記憶サイリスタＭ１、Ｍ２がオン状態にある。
(9) Time i
At time i, the storage signal φm1 (φm) shifts from “S” (−3 V <“S” ≦ −1.5 V) to “L” (−3.3 V).
The memory thyristor M2 having a threshold voltage of −3V is turned on. At this time, the storage thyristor M1 maintains the on state.
Immediately after time i, the transfer thyristor T2 and the storage thyristors M1 and M2 are in the ON state.
（１０）時刻ｊ
時刻ｊにおいて、記憶信号φｍ１（φｍ）が「Ｌ」から「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）に移行する。
時刻ｆで説明したように、オン状態の記憶サイリスタＭ１、Ｍ２はオン状態を維持する。
時刻ｊの直後においては、転送サイリスタＴ２および記憶サイリスタＭ１、Ｍ２がオン状態にある。
(10) Time j
At time j, the storage signal φm1 (φm) shifts from “L” to “S” (−3 V <“S” ≦ −1.5 V).
As described at time f, the on-state storage thyristors M1 and M2 maintain the on-state.
Immediately after time j, the transfer thyristor T2 and the storage thyristors M1 and M2 are in the ON state.
（１１）時刻ｋ
時刻ｋにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
しきい電圧が−２．３Ｖである転送サイリスタＴ３がターンオンする。転送サイリスタＴ３がターンオンすると、番号が３以上のゲート端子Ｇｔの電位が、表１において電源電位Ｖｇａが−２Ｖのときの“ｉ＝３”とした場合になる。これにともない、番号が３以上のゲート端子Ｇｍ（ゲート端子Ｇｌ）および記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧が変化する。記憶サイリスタＭ３（発光サイリスタＬ３）のしきい電圧が−３Ｖになる。
時刻ｊの直後においては、転送サイリスタＴ２、Ｔ３および記憶サイリスタＭ１、Ｍ２がオン状態にある。
(11) Time k
At time k, the first transfer signal φ1 shifts from “H” (0 V) to “L” (−3.3 V).
The transfer thyristor T3 having a threshold voltage of −2.3V is turned on. When the transfer thyristor T3 is turned on, the potential of the gate terminal Gt having a number of 3 or more becomes “i = 3” when the power supply potential Vga is −2V in Table 1. Along with this, the threshold voltages of the gate terminal Gm (gate terminal Gl) and the memory thyristor M (light emitting thyristor L) having a number of 3 or more change. The threshold voltage of the memory thyristor M3 (light emitting thyristor L3) becomes -3V.
Immediately after time j, the transfer thyristors T2 and T3 and the storage thyristors M1 and M2 are in the on state.
（１２）時刻ｌ
時刻ｌにおいて、第２転送信号φ２が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
すると、時刻ｈの転送サイリスタＴ１と同様に、転送サイリスタＴ２のアノード端子とカソード端子とがともに「Ｈ」（０Ｖ）になって、ターンオフする。結合ダイオードＤｘ２および接続ダイオードＤｍ２が逆バイアスになって、ゲート端子Ｇｔ３の電位が「Ｈ」（０Ｖ）である影響およびゲート端子Ｇｍ２（ゲート端子Ｇｌ２）の電位が「Ｈ」（０Ｖ）である影響はゲート端子Ｇｔ２に及ばなくなる。そして、ゲート端子Ｇｔ２が「Ｌ」（−３．３Ｖ）になるので、転送サイリスタＴ２のしきい電圧は、−４．８Ｖになる。
時刻ｌの直後においては、転送サイリスタＴ３および記憶サイリスタＭ１、Ｍ２がオン状態にある。
(12) Time l
At time l, the second transfer signal φ2 shifts from “L” (−3.3 V) to “H” (0 V). Further, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V).
Then, similarly to the transfer thyristor T1 at time h, both the anode terminal and the cathode terminal of the transfer thyristor T2 become “H” (0 V) and turn off. The effect of the coupling diode Dx2 and the connection diode Dm2 being reverse-biased so that the potential of the gate terminal Gt3 is “H” (0 V) and the potential of the gate terminal Gm2 (gate terminal Gl2) is “H” (0 V) Does not reach the gate terminal Gt2. Since the gate terminal Gt2 becomes “L” (−3.3V), the threshold voltage of the transfer thyristor T2 becomes −4.8V.
Immediately after time l, the transfer thyristor T3 and the storage thyristors M1 and M2 are in the ON state.
（１３）時刻ｍ
時刻ｍにおいて、記憶信号φｍ１（φｍ）が「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）から「Ｌ」に移行する。
しきい電圧が−３Ｖになっている記憶サイリスタＭ３がターンオンする。このとき、記憶サイリスタＭ１、Ｍ２は、オン状態を維持する。
時刻ｉの直後においては、転送サイリスタＴ３および記憶サイリスタＭ１、Ｍ２、Ｍ３がオン状態にある。
(13) Time m
At time m, the storage signal φm1 (φm) shifts from “S” (−3 V <“S” ≦ −1.5 V) to “L”.
The memory thyristor M3 having a threshold voltage of −3V is turned on. At this time, the memory thyristors M1 and M2 maintain the on state.
Immediately after time i, the transfer thyristor T3 and the storage thyristors M1, M2, and M3 are in the ON state.
（１４）時刻ｎ
時刻ｎにおいて、記憶信号φｍ１（φｍ）が「Ｌ」から「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）に移行する。
時刻ｆで説明したように、オン状態の記憶サイリスタＭ１、Ｍ２、Ｍ３はオン状態を維持する。
時刻ｎの直後においては、転送サイリスタＴ３および記憶サイリスタＭ１、Ｍ２、Ｍ３がオン状態にある。
(14) Time n
At time n, the storage signal φm1 (φm) shifts from “L” to “S” (−3V <“S” ≦ −1.5V).
As described at time f, the on-state storage thyristors M1, M2, and M3 maintain the on-state.
Immediately after time n, the transfer thyristor T3 and the storage thyristors M1, M2, and M3 are in the ON state.
（１５）時刻ｏ
時刻ｏにおいて、第２転送信号φ２が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
しきい電圧が−２．３Ｖである転送サイリスタＴ４がターンオンする。転送サイリスタＴ４がターンオンすると、番号が４以上のゲート端子Ｇｔの電位は、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝４”とした場合になる。これにともない、番号が４以上のゲート端子Ｇｍ（ゲート端子Ｇｌ）および記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧が変化する。すなわち、記憶サイリスタＭ４（発光サイリスタＬ４）のしきい電圧が−３Ｖになる。
時刻ｏの直後においては、転送サイリスタＴ３、Ｔ４および記憶サイリスタＭ１、Ｍ２、Ｍ３がオン状態にある。
(15) Time o
At time o, the second transfer signal φ2 shifts from “H” (0 V) to “L” (−3.3 V).
The transfer thyristor T4 having a threshold voltage of −2.3 V is turned on. When the transfer thyristor T4 is turned on, the potential of the gate terminal Gt having a number of 4 or more becomes “i = 4” in Table 1 when the power supply potential Vga is −2V. Along with this, the threshold voltages of the gate terminal Gm (gate terminal Gl) and the memory thyristor M (light emitting thyristor L) having a number of 4 or more change. That is, the threshold voltage of the memory thyristor M4 (light emitting thyristor L4) is −3V.
Immediately after time o, the transfer thyristors T3 and T4 and the storage thyristors M1, M2, and M3 are in the ON state.
（１６）時刻ｐ
時刻ｐにおいて、第１転送信号φ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
すると、時刻ｈでの転送サイリスタＴ１、時刻ｌでの転送サイリスタＴ２と同様に、転送サイリスタＴ３は、アノード端子とカソード端子とがともに「Ｈ」（０Ｖ）になって、ターンオフする。そして、転送サイリスタＴ３のしきい電圧が−４．８Ｖになる。
時刻ｐの直後においては、転送サイリスタＴ４および記憶サイリスタＭ１、Ｍ２、Ｍ３がオン状態にある。
(16) Time p
At time p, the first transfer signal φ1 shifts from “L” (−3.3 V) to “H” (0 V). Further, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V).
Then, like the transfer thyristor T1 at the time h and the transfer thyristor T2 at the time l, the transfer thyristor T3 is turned off when both the anode terminal and the cathode terminal become “H” (0 V). Then, the threshold voltage of the transfer thyristor T3 becomes −4.8V.
Immediately after time p, the transfer thyristor T4 and the storage thyristors M1, M2, and M3 are in the on state.
（１７）時刻ｑ
時刻ｑにおいて、記憶信号φｍ１（φｍ）が「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）から「Ｌ」に移行する。
しきい電圧が−３Ｖになっている記憶サイリスタＭ４がターンオンする。このとき、記憶サイリスタＭ１、Ｍ２、Ｍ３は、オン状態を維持する。
時刻ｉの直後においては、転送サイリスタＴ４および記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４がオン状態にある。記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４がオン状態であるので、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）、Ｇｍ２（Ｇｌ２）、Ｇｍ３（Ｇｌ３）、Ｇｍ４（Ｇｌ４）が「Ｈ」（０Ｖ）である。よって、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４のしきい電圧が−１．５Ｖとなっている。
(17) Time q
At time q, the storage signal φm1 (φm) shifts from “S” (−3 V <“S” ≦ −1.5 V) to “L”.
The memory thyristor M4 whose threshold voltage is -3V is turned on. At this time, the memory thyristors M1, M2, and M3 maintain the on state.
Immediately after time i, the transfer thyristor T4 and the storage thyristors M1, M2, M3, and M4 are in the ON state. Since the memory thyristors M1, M2, M3, and M4 are in the ON state, the gate terminals Gm1 (gate terminal Gl1), Gm2 (Gl2), Gm3 (Gl3), and Gm4 (Gl4) are “H” (0 V). Therefore, the threshold voltage of the light emitting thyristors L1, L2, L3, and L4 is −1.5V.
（１８）時刻ｒ
時刻ｒにおいて、点灯信号φＩの電位が「Ｈ」（０Ｖ）から「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。
これにより、点灯信号線７５の電位が「Ｈ」（０Ｖ）から「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）に移行する。すると、しきい電圧が−１．５Ｖである発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４がターンオンして、点灯（発光）する。なお、点灯信号発生部１４０は、電流駆動であるので、しきい電圧が−１．５Ｖである発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４を並行して点灯させる。また、点灯信号発生部１４０は、並行して点灯させる発光サイリスタＬの数に応じた電流を送信するので、点灯させる発光サイリスタＬのそれぞれの光量が、並行して点灯させる発光サイリスタＬの数により変動することを抑制している。
時刻ｒの直後においては、転送サイリスタＴ４および記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４がオン状態にあって、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４がオン状態で、点灯（発光）している。
(18) Time r
At the time r, the potential of the lighting signal φI shifts from “H” (0 V) to “Le” (−3 V <“Le” ≦ −1.5 V).
As a result, the potential of the
Immediately after the time r, the transfer thyristor T4 and the storage thyristors M1, M2, M3, and M4 are in the on state, and the light emitting thyristors L1, L2, L3, and L4 are in the on state and are lit (emitted).
（１９）時刻ｓ
時刻ｓにおいて、記憶信号φｍ１（φｍ）が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
すると、記憶信号線７６の電位が、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。オン状態の記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４は、カソード端子とアノード端子との電位がともに「Ｈ」（０Ｖ）になって、ターンオフする。
点灯信号線７５は「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４はオン状態が維持される。そして、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）、Ｇｍ２（Ｇｌ２）、Ｇｍ３（Ｇｌ３）、Ｇｍ４（Ｇｌ４）の電位も、オン状態の発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４により、「Ｈ」（０Ｖ）に維持される。
時刻ｓの直後において、転送サイリスタＴ４がオン状態にあって、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４がオン状態で、点灯（発光）している。
(19) Time s
At time s, the storage signal φm1 (φm) shifts from “L” (−3.3 V) to “H” (0 V).
Then, the potential of the
Since the
Immediately after time s, the transfer thyristor T4 is in the on state, and the light emitting thyristors L1, L2, L3, and L4 are in the on state and are lit (light emission).
（２０）時刻ｔ
時刻ｔにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
しきい電圧が−２．３Ｖである転送サイリスタＴ５がターンオンする。転送サイリスタＴ５がターンオンすると、番号が５以上のゲート端子Ｇｔの電位が、表１において、電源電位Ｖｇａが−２Ｖのときの“ｉ＝５”とした場合になる。これにともない、番号が５以上のゲート端子Ｇｍ（ゲート端子Ｇｌ）および記憶サイリスタＭ（発光サイリスタＬ）のしきい電圧が変化する。すなわち、記憶サイリスタＭ５（発光サイリスタＬ５）のしきい電圧が−３Ｖになる。
しかし、記憶信号線７６の電位は、「Ｌ」（−３．３Ｖ）であるので、記憶サイリスタＭ５はターンオンしない。一方、点灯信号線７５の電位は、「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）であるので、発光サイリスタＬ５はターンオンしない。このとき、発光サイリスタＬ５を点灯させないように、点灯信号φＩの電位は、「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）に設定されている。
時刻ｔの直後においては、転送サイリスタＴ４、Ｔ５がオン状態にあって、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４がオン状態で、点灯（発光）している。
(20) Time t
At time t, the first transfer signal φ1 shifts from “H” (0 V) to “L” (−3.3 V).
The transfer thyristor T5 having a threshold voltage of −2.3 V is turned on. When the transfer thyristor T5 is turned on, the potential of the gate terminal Gt having a number of 5 or more becomes “i = 5” in Table 1 when the power supply potential Vga is −2V. Along with this, the threshold voltages of the gate terminal Gm (gate terminal Gl) and the memory thyristor M (light emitting thyristor L) having a number of 5 or more change. That is, the threshold voltage of the memory thyristor M5 (light emitting thyristor L5) is −3V.
However, since the potential of the
Immediately after time t, the transfer thyristors T4 and T5 are in the on state, and the light emitting thyristors L1, L2, L3, and L4 are in the on state and are lit (light emission).
（２１）時刻ｕ
時刻ｕにおいて、第２転送信号φ２が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
すると、時刻ｈでの転送サイリスタＴ１、時刻ｌでの転送サイリスタＴ２などと同様に、転送サイリスタＴ４は、アノード端子とカソード端子とがともに「Ｈ」（０Ｖ）になって、ターンオフする。ゲート端子Ｇｔ４の電位は、電源線抵抗Ｒｇｘ４を介して、電源電位Ｖｇａの「Ｌ」に向かって変化する。
時刻ｕの直後においては、転送サイリスタＴ５がオン状態にあって、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４がオン状態で、点灯（発光）している。
(21) Time u
At time u, the second transfer signal φ2 shifts from “L” (−3.3 V) to “H” (0 V). Further, the power supply potential Vga shifts from “M” (−2V) to “L” (−3.3V).
Then, like the transfer thyristor T1 at time h and the transfer thyristor T2 at time l, the transfer thyristor T4 is turned off when both the anode terminal and the cathode terminal become “H” (0 V). The potential of the gate terminal Gt4 changes toward “L” of the power supply potential Vga via the power supply line resistance Rgx4.
Immediately after time u, the transfer thyristor T5 is in the on state, and the light emitting thyristors L1, L2, L3, and L4 are in the on state and are lit (light emission).
（２２）時刻ｖ
時刻ｖにおいて、電源電位Ｖｇａが「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）に移行する。
すると、番号が６以上の転送サイリスタＴのゲート端子Ｇｔの電位が変化する。
時刻ｖの直後においては、時刻ｕの直後の状態が維持される。
(22) Time v
At time v, the power supply potential Vga shifts from “L” (−3.3 V) to “M” (−2 V).
Then, the potential of the gate terminal Gt of the transfer thyristor T whose number is 6 or more changes.
Immediately after time v, the state immediately after time u is maintained.
（２３）時刻ｗ
時刻ｗにおいて、点灯信号φＩの電位が「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）から「Ｈ」（０Ｖ）に移行する。
これにより、点灯信号線７５の電位が「Ｌｅ」から「Ｈ」（０Ｖ）に移行する。すると、オン状態であった発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４は、アノード端子とカソード端子とがともに「Ｈ」（０Ｖ）になって、ターンオフして、消灯（非点灯）する。
時刻ｗの直後においては、転送サイリスタＴ５がオン状態にある。
(23) Time w
At time w, the potential of the lighting signal φI shifts from “Le” (−3 V <“Le” ≦ −1.5 V) to “H” (0 V).
As a result, the potential of the
Immediately after time w, the transfer thyristor T5 is in the ON state.
（２４）時刻ｘ
時刻ｘにおいて、記憶信号φｍ１（φｍ）が「Ｈ」（０Ｖ）から「Ｌ」に移行する。そして、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４の発光サイリスタ組＃Ｉの点灯制御をする期間Ｔ（Ｉ）が終了し、発光サイリスタＬ５、Ｌ６、Ｌ７、Ｌ８の発光サイリスタ組＃ＩＩの点灯制御をする期間Ｔ（ＩＩ）が開始する。
時刻ｘでは、しきい電圧が−３Ｖになっている記憶サイリスタＭ５がターンオンする。記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４は時刻ｓでオフ状態になるとともに、転送サイリスタＴ１、Ｔ２、Ｔ３、Ｔ４がオフ状態で、ゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、Ｇｔ４の電位は、それぞれ電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、Ｒｇｘ４を介して、「Ｍ」（−２Ｖ）の電源電位Ｖｇａとなっている。よって、記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４のしきい電圧は−３．５Ｖである。よって、時刻ｘにおいて、記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４はターンオンしない。
期間Ｔ（ＩＩ）以降は、転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬの番号が異なるが、期間Ｔ（Ｉ）の繰り返しであるので、これ以降の説明を省略する。
(24) Time x
At time x, the storage signal φm1 (φm) shifts from “H” (0 V) to “L”. Then, the period T (I) for controlling the lighting of the light emitting
At time x, the memory thyristor M5 whose threshold voltage is −3 V is turned on. The memory thyristors M1, M2, M3, and M4 are turned off at the time s, and the transfer thyristors T1, T2, T3, and T4 are turned off, and the potentials of the gate terminals Gt1, Gt2, Gt3, and Gt4 are the power line resistances, respectively. The power supply potential Vga is “M” (−2 V) through Rgx1, Rgx2, Rgx3, and Rgx4. Therefore, the threshold voltage of the memory thyristors M1, M2, M3, and M4 is −3.5V. Therefore, at time x, the storage thyristors M1, M2, M3, and M4 are not turned on.
After the period T (II), the numbers of the transfer thyristor T, the storage thyristor M, and the light-emitting thyristor L are different. However, since the period T (I) is repeated, the subsequent description is omitted.
前述したように、発光チップＣ２〜Ｃ６０は発光チップＣ１と並行して動作しているので、期間Ｔ（Ｉ）では、発光チップＣ２〜Ｃ６０の発光サイリスタＬ１〜Ｌ４の点灯制御が、発光チップＣ１の発光サイリスタＬ１〜Ｌ４の点灯制御に並行して行われる。
同様に、期間Ｔ（ＩＩ）では、発光チップＣ１の発光サイリスタＬ５〜Ｌ８の点灯制御と並行して、発光チップＣ２〜Ｃ６０の発光サイリスタＬ５〜Ｌ８の点灯制御が並行して行われる。期間Ｔ（ＩＩＩ）以降においても同様である。
As described above, since the light emitting chips C2 to C60 operate in parallel with the light emitting chip C1, the lighting control of the light emitting thyristors L1 to L4 of the light emitting chips C2 to C60 is performed during the period T (I). This is performed in parallel with the lighting control of the light emitting thyristors L1 to L4.
Similarly, in the period T (II), the lighting control of the light emitting thyristors L5 to L8 of the light emitting chips C2 to C60 is performed in parallel with the lighting control of the light emitting thyristors L5 to L8 of the light emitting chip C1. The same applies to the period T (III) and thereafter.
なお、図１８の期間Ｔ（Ｉ）においては、発光チップＣ１の発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４をすべて点灯させるとして説明した。しかし、発光サイリスタＬを点灯させないときは、記憶信号φｍ１（φｍ）を、「Ｌ」（−３．３Ｖ）にするタイミング（例えば、時刻ｉ、ｍ）において、「Ｌ」にすることなく「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）のままとすればよい。図１８の期間Ｔ（ＩＩ）では、発光サイリスタＬ６を点灯しないので、“Ｍ６ｏｆｆ”として示す時刻（タイミング）において、記憶信号φｍ１（φｍ）を「Ｓ」に保持している。なお、点灯制御される発光サイリスタ組において、番号が一番小さい発光サイリスタＬ（例えば、発光サイリスタＬ１、発光サイリスタＬ５）を点灯させないときは、「Ｌ」にするタイミング（例えば、時刻ｄ、ｘ）において、「Ｈ」から「Ｓ」に移行させればよい。
このようにすると、しきい電圧が−３Ｖの記憶サイリスタＭはターンオンせず、記憶サイリスタＭはオフ状態にある。よって、点灯信号φＩが「Ｌｅ」となっても、発光サイリスタは、ターンオンせず、点灯しない。
Note that in the period T (I) in FIG. 18, the light-emitting thyristors L1, L2, L3, and L4 of the light-emitting chip C1 are all turned on. However, when the light-emitting thyristor L is not turned on, “S” is set to “S” without setting “L” at the timing (for example, time i, m) at which the storage signal φm1 (φm) is set to “L” (−3.3 V). (−3V <“S” ≦ −1.5V). In the period T (II) in FIG. 18, the light-emitting thyristor L6 is not turned on, so the storage signal φm1 (φm) is held at “S” at the time (timing) indicated as “M6off”. When the light emitting thyristor L (for example, the light emitting thyristor L1 and the light emitting thyristor L5) having the smallest number in the light emitting thyristor group that is controlled to be lighted is not lighted, the timing of setting to “L” (for example, time d, x) In this case, it is only necessary to shift from “H” to “S”.
In this way, the memory thyristor M having a threshold voltage of −3V is not turned on, and the memory thyristor M is in the off state. Therefore, even if the lighting signal φI becomes “Le”, the light emitting thyristor is not turned on and does not light up.
なお、発光サイリスタＬの点灯期間（例えば、期間Ｔ（Ｉ）における時刻ｒ〜時刻ｗ）は、点灯信号φＩで決まるため、期間Ｔ（Ｉ）、Ｔ（ＩＩ）、…毎に、点灯期間を異なるように設定してもよい。また、発光チップＣ毎に点灯信号φＩを設ければ、期間Ｔ（Ｉ）、Ｔ（ＩＩ）、…毎と合わせ、発光チップＣ毎に点灯期間を異なるように設定しうる。これにより、発光サイリスタＬの光量のばらつきを補正してもよい。また、発光チップＣ１〜Ｃ４０を複数の発光チップ組に分けて、発光チップ組毎に点灯信号φＩを設け、期間Ｔ（Ｉ）、Ｔ（ＩＩ）、…毎と合わせ、発光チップ組毎に点灯期間を異なるように設定して、発光サイリスタＬの光量のばらつきを補正してもよい。 Note that the lighting period of the light emitting thyristor L (for example, the time r to the time w in the period T (I)) is determined by the lighting signal φI, and therefore the lighting period is set for each of the periods T (I), T (II),. It may be set differently. Further, if the lighting signal φI is provided for each light emitting chip C, the lighting period can be set to be different for each light emitting chip C together with the periods T (I), T (II),. Thereby, the variation in the light amount of the light-emitting thyristor L may be corrected. Further, the light emitting chips C1 to C40 are divided into a plurality of light emitting chip groups, and a lighting signal φI is provided for each light emitting chip group, and lighting is performed for each light emitting chip group in combination with the periods T (I), T (II),. The period may be set to be different to correct the variation in the light amount of the light emitting thyristor L.
以上説明したように、第４の実施の形態においても、第１の実施の形態と同様に、転送サイリスタＴがターンオンするタイミングにおいて、電源電位Ｖｇａは「Ｍ」（−２Ｖ）となっている。そして、転送サイリスタＴがターンオフするタイミングで、電源電位Ｖｇａは「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行している。これにより、ゲート端子Ｇｔの電位の変化を速やかにし、発光チップＣの動作速度を損なうことなく、転送素子部の消費電力を抑制している。
なお、第１の実施の形態および第３の実施の形態と同様に、転送サイリスタＴがターンオフするタイミングの前に、電源電位Ｖｇａが「Ｍ」（−２Ｖ）から「Ｌ」（−３．３Ｖ）に移行していてもよい。また、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）から「Ｍ」（−２Ｖ）に移行させるタイミング（図１８において、例えば時刻ｅ）は、図８に示した待ち期間ｔｂの経過後であればよい。
As described above, also in the fourth embodiment, similarly to the first embodiment, the power supply potential Vga is “M” (−2 V) at the timing when the transfer thyristor T is turned on. Then, at the timing when the transfer thyristor T is turned off, the power supply potential Vga is shifted from “M” (−2 V) to “L” (−3.3 V). As a result, the potential of the gate terminal Gt is changed rapidly, and the power consumption of the transfer element unit is suppressed without impairing the operation speed of the light emitting chip C.
As in the first and third embodiments, the power supply potential Vga is changed from “M” (−2 V) to “L” (−3.3 V) before the transfer thyristor T is turned off. ). Further, the timing (in FIG. 18, for example, time e) at which the power supply potential Vga is shifted from “L” (−3.3 V) to “M” (−2 V) is after the elapse of the waiting period tb shown in FIG. I just need it.
第４の実施の形態では、１つの転送サイリスタＴがオン状態にあるタイミング（例えば、図１８の時刻ｄ、ｉ、ｍ、ｑ）において、記憶信号φｍを「Ｌ」（−３．３Ｖ）にすることで、点灯させようとする発光サイリスタＬに対応する記憶サイリスタＭをターンオンさせている。これにより、点灯させようとする発光サイリスタＬと同じ番号の（対応する）記憶サイリスタＭがオン状態になる。このことで、点灯させようとする発光サイリスタＬを記憶させている。なお、点灯させない発光サイリスタＬに対応する記憶サイリスタＭに対しては、記憶信号φｍを「Ｌ」（−３．３Ｖ）にすることなく、記憶サイリスタＭをオフ状態に維持する。 In the fourth embodiment, the storage signal φm is set to “L” (−3.3 V) at the timing when one transfer thyristor T is in the ON state (for example, times d, i, m, and q in FIG. 18). Thus, the memory thyristor M corresponding to the light-emitting thyristor L to be lit is turned on. As a result, the storage thyristor M having the same number (corresponding) as the light-emitting thyristor L to be turned on is turned on. Thus, the light emitting thyristor L to be lit is stored. For the memory thyristor M corresponding to the light-emitting thyristor L that is not lit, the memory thyristor M is maintained in the OFF state without setting the memory signal φm to “L” (−3.3 V).
この後、記憶信号φｍを「Ｌ」から「Ｈ」（０Ｖ）に戻すことなく、「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）にすることで、点灯させようとする発光サイリスタＬに対応する記憶サイリスタＭをオン状態に、点灯させない発光サイリスタＬに対応する記憶サイリスタＭをオフ状態に維持する。このようにして、並行して点灯制御される発光サイリスタ組の複数の発光サイリスタＬに対して、点灯させようとする発光サイリスタＬに対応する記憶サイリスタＭをオン状態に、点灯させない発光サイリスタＬに対応する記憶サイリスタＭをオフ状態に設定する。
そののち、点灯信号φＩを「Ｌｅ」（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）に設定することで、オン状態の記憶サイリスタＭと同じ番号の（対応する）点灯させようとする発光サイリスタＬを並行して点灯させている。
すなわち、記憶サイリスタＭは、画像データに応じて、点灯させようとする発光サイリスタＬ（の位置または番号）を記憶する機能（ラッチ機能）を有している。
そして、発光サイリスタＬが点灯すると、記憶信号φｍを「Ｈ」にして、オン状態の記憶サイリスタＭをすべてターンオフし、点灯させようとする発光サイリスタＬ（の位置または番号）の記憶を消去する。
Thereafter, the light-emitting thyristor to be lit is set to “S” (−3 V <“S” ≦ −1.5 V) without returning the memory signal φm from “L” to “H” (0 V). The memory thyristor M corresponding to L is turned on, and the memory thyristor M corresponding to the light emitting thyristor L that is not lit is maintained in the off state. In this way, the storage thyristor M corresponding to the light-emitting thyristor L to be lit is turned on and the light-emitting thyristor L not lit is turned on with respect to the plurality of light-emitting thyristors L of the light-emitting thyristor set controlled to be turned on in parallel. The corresponding storage thyristor M is set to the off state.
After that, by setting the lighting signal φI to “Le” (−3 V <“Le” ≦ −1.5 V), the light-emitting thyristor that attempts to light (corresponding) with the same number as the memory thyristor M in the on state. L is lit in parallel.
That is, the storage thyristor M has a function (latch function) for storing the light-emitting thyristor L (the position or number thereof) to be turned on according to the image data.
When the light emitting thyristor L is turned on, the memory signal φm is set to “H”, all the memory thyristors M in the on state are turned off, and the memory of the light emitting thyristor L (position or number) to be turned on is erased.
つまり、記憶信号φｍの「Ｌ」は、発光サイリスタＬを点灯させる指示であり、記憶信号φｍの「Ｓ」は、記憶サイリスタＭのオン状態を維持するとともに、発光サイリスタＬを点灯させない指示であり、記憶信号φｍの「Ｈ」は、記憶した指示をクリア（リセット）する指示として働いている。
なお、点灯させようとする発光サイリスタＬの個数は、発光サイリスタ組の発光サイリスタＬの数以内において、複数であってもよく、０であってよい。
That is, “L” of the memory signal φm is an instruction to light the light-emitting thyristor L, and “S” of the memory signal φm is an instruction to keep the memory thyristor M on and not to light the light-emitting thyristor L. The “H” of the storage signal φm serves as an instruction to clear (reset) the stored instruction.
The number of light emitting thyristors L to be lit may be plural or zero within the number of light emitting thyristors L of the light emitting thyristor group.
以上説明したように、番号が同じ一組の記憶サイリスタＭ、接続ダイオードＤｍ、抵抗Ｒｎ、電源線抵抗Ｒｇｙを備える設定手段は、発光サイリスタＬを点灯または非点灯のいずれか一方に設定している。 As described above, the setting means including a set of the memory thyristor M, the connecting diode Dm, the resistor Rn, and the power supply line resistance Rgy having the same number sets the light-emitting thyristor L to either one of lighting or non-lighting. .
なお、記憶信号φｍの「Ｌ」（−３．３Ｖ）は記憶サイリスタＭをターンオンし、記憶信号φｍの「Ｓ」（−３Ｖ＜「Ｓ」≦−１．５Ｖ）は記憶サイリスタＭのオン状態を維持す信号である。よって、記憶信号φｍとともに送信される電流は、発光サイリスタＬの発光のための電流に比べ少なくてよい。このため、抵抗Ｒｎの発光チップＣの基板８０上に占める面積も小さく設定しうる。また、記憶信号ライン２０６−１〜２０６−４０は、低抵抗な幅広の配線（ライン）であることを要しない。
一方、点灯信号φＩは、発光サイリスタＬの発光のための電流を送信するため、低抵抗な幅広の配線（ライン）であることを要する。しかし、第４の実施の形態では、点灯信号φＩを送信する点灯信号ライン２０４は１本であるので、配線（ライン）が設けられる回路基板６２の幅が抑制されている。
Note that “L” (−3.3 V) of the storage signal φm turns on the storage thyristor M, and “S” (−3 V <“S” ≦ −1.5 V) of the storage signal φm indicates the on state of the storage thyristor M. It is a signal that maintains Therefore, the current transmitted together with the memory signal φm may be smaller than the current for light emission of the light emitting thyristor L. For this reason, the area of the resistor Rn on the
On the other hand, since the lighting signal φI transmits a current for light emission of the light emitting thyristor L, it needs to be a low resistance wide wiring (line). However, in the fourth embodiment, since there is one
さらに、第４の実施の形態では、発光チップＣ１〜Ｃ４０のそれぞれにおいて、複数の発光サイリスタＬを並行して点灯させうるので、発光サイリスタＬを１個ずつ点灯制御する場合に比べ、合計としての点灯期間を短くしうる。すなわち、プリントヘッド１４として見たとき、感光体ドラム１２への露光時間が短縮される。
Furthermore, in the fourth embodiment, in each of the light emitting chips C1 to C40, a plurality of light emitting thyristors L can be turned on in parallel. The lighting period can be shortened. That is, when viewed as the
なお、点灯信号φＩは、電流駆動で供給されるのが好ましい。そして、点灯させようとする発光サイリスタＬ毎の光量のばらつきを抑制するため、並行して点灯させようとする発光サイリスタＬの個数に応じて、供給する電流値を変化させることが好ましい。点灯させようとする発光サイリスタＬの数は画像データによって決まるので、点灯させようとする発光サイリスタＬの数に応じた電流値は容易に設定しうる。
これに対し、点灯信号φＩを電圧駆動で供給する場合には、それぞれの発光サイリスタＬのカソード端子と点灯信号線７５との間に、抵抗Ｒｎのように抵抗を設けてもよい。
Note that the lighting signal φI is preferably supplied by current driving. In order to suppress variation in the amount of light for each light emitting thyristor L to be lit, it is preferable to change the supplied current value according to the number of light emitting thyristors L to be lit in parallel. Since the number of light-emitting thyristors L to be turned on is determined by image data, the current value corresponding to the number of light-emitting thyristors L to be turned on can be easily set.
On the other hand, when the lighting signal φI is supplied by voltage driving, a resistor such as a resistor Rn may be provided between the cathode terminal of each light emitting thyristor L and the
第１から第４の実施の形態において示した、ハイレベルの電位である「Ｈ」、ローレベルの電位である「Ｌ」、中間レベルの電位である「Ｍ」、点灯レベルの電位である「Ｌｅ」、記憶レベルの電位である「Ｓ」の値は、それぞれ一例であって、相互の関係を考慮して、他の値に設定してもよい。 In the first to fourth embodiments, “H” that is a high level potential, “L” that is a low level potential, “M” that is an intermediate level potential, and “L” that is a lighting level potential. The values of “Le” and “S”, which is the potential of the storage level, are examples, and may be set to other values in consideration of the mutual relationship.
第１から第４の実施の形態において、転送サイリスタＴは、第１転送信号φ１と第２転送信号φ２との２相で駆動したが、転送サイリスタＴを３個毎に３相の転送信号を送信して駆動してもよい。同様にして、４相以上の転送信号を送信しても駆動してもよい。このとき、電源電位Ｖｇａは、転送サイリスタＴのターンオンのとき「Ｍ」に、転送サイリスタＴのターンオフのとき「Ｌ」になるように制御すればよい。 In the first to fourth embodiments, the transfer thyristor T is driven with two phases of the first transfer signal φ1 and the second transfer signal φ2, but the transfer thyristor T is transferred with a three-phase transfer signal for every three transfer thyristors T. You may transmit and drive. Similarly, a transfer signal of four or more phases may be transmitted or driven. At this time, the power supply potential Vga may be controlled to be “M” when the transfer thyristor T is turned on and to “L” when the transfer thyristor T is turned off.
なお、第１から第４の実施の形態において、発光チップＣには、自己走査型発光素子アレイ（ＳＬＥＤ）が１個搭載されているとしたが、２個以上であってもよい。２個以上搭載されている場合には、それぞれの自己走査型発光素子アレイ（ＳＬＥＤ）を発光チップＣと置き換えればよい。
また、発光素子列１０２の発光点（発光サイリスタＬ）の数を１２８であるとして説明したが、この個数は任意に設定しうる。
In the first to fourth embodiments, one self-scanning light emitting element array (SLED) is mounted on the light emitting chip C. However, two or more light emitting chips C may be used. When two or more are mounted, each self-scanning light emitting element array (SLED) may be replaced with the light emitting chip C.
Further, the number of light emitting points (light emitting thyristors L) of the light emitting
そして、第１から第４の実施の形態は、サイリスタ（転送サイリスタＴ、発光サイリスタＬ、記憶サイリスタＭ（第４の実施の形態））のアノード端子を基板８０にとって共通にしたアノードコモンとして説明した。カソード端子を基板８０にとって共通にしたカソードコモンにおいても、回路の極性を変更することによって用いうる。
In the first to fourth embodiments, the anode terminals of the thyristors (transfer thyristor T, light-emitting thyristor L, and memory thyristor M (fourth embodiment)) are described as the common anode for the
１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…発光部、６４…ロッドレンズアレイ、６５…発光装置、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１５０…書込信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、１８０…記憶信号発生部、φ１…第１転送信号、φ２…第２転送信号、φＷ（φＷ１〜φＷ２０）…書込信号、φＩ（φＩ１、φＩ２）…点灯信号、Ｃ（Ｃ１〜Ｃ４０）…発光チップ、Ｌ…発光サイリスタ、Ｔ…転送サイリスタ、Ｍ…記憶サイリスタ、Ｄｘ…結合ダイオード、Ｄｍ…接続ダイオード、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位
DESCRIPTION OF
Claims (9)
前記複数の発光チップに対して、当該複数の発光チップのそれぞれの発光チップの前記複数の転送素子において、オン状態が順に伝播するように転送信号を送信する転送信号供給手段と、
前記複数の発光チップのそれぞれの発光チップにおける前記複数の転送素子に対して、当該複数の転送素子の何れかの転送素子をオフ状態からオン状態に移行するタイミングにおいては、第１の電源電位を供給し、当該転送素子をオン状態からオフ状態にするタイミングにおいては、当該第１の電源電位より絶対値において大きい第２の電源電位を供給する電源電位供給手段と
を備える発光装置。 A substrate, a plurality of light emitting elements provided in a row on the substrate, and provided in a row on the substrate, corresponding to each light emitting element of the plurality of light emitting elements, and turned on A plurality of light-emitting chips each including a plurality of transfer elements that designate the corresponding light-emitting elements as targets for lighting or non-lighting control,
Transfer signal supply means for transmitting a transfer signal to the plurality of light emitting chips so that an ON state is sequentially propagated in the plurality of transfer elements of the light emitting chips of the plurality of light emitting chips,
For each of the plurality of transfer elements in each of the plurality of light-emitting chips, the first power supply potential is set at a timing at which any one of the plurality of transfer elements shifts from the off state to the on state. A light-emitting device comprising power supply potential supply means for supplying a second power supply potential that is larger in absolute value than the first power supply potential at a timing of supplying and turning the transfer element from an on state to an off state.
前記複数の発光チップのそれぞれの発光チップの複数の転送素子の何れかの転送素子をオフ状態からオン状態にするタイミングにおいては、第１の電源電位を供給するステップと、
前記転送素子をオン状態からオフ状態にするタイミングにおいては、前記第１の電源電位に比べて絶対値において大きい第２の電源電位を供給するステップと
を含む発光装置を駆動する方法。 A substrate, a plurality of light emitting elements provided in a row on the substrate, a row provided on the substrate, provided corresponding to each light emitting element of the plurality of light emitting elements, and sequentially turned on; It is a method of driving a light-emitting device including a plurality of light-emitting chips each including a plurality of transfer elements that designate the corresponding light-emitting elements as targets for lighting or non-lighting control,
Supplying a first power supply potential at a timing of turning on one of the plurality of transfer elements of each of the plurality of light emitting chips from an off state; and
Supplying a second power supply potential that is larger in absolute value than the first power supply potential at a timing of turning the transfer element from an on state to an off state.
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と
を備えるプリントヘッド。 A substrate, a plurality of light emitting elements provided in a row on the substrate, and provided in a row on the substrate, corresponding to each light emitting element of the plurality of light emitting elements, and turned on A plurality of light-emitting chips each including a plurality of transfer elements that designate the corresponding light-emitting elements as objects to be turned on or off, and each light emission of the plurality of light-emitting chips with respect to the plurality of light-emitting chips. In the plurality of transfer elements of the chip, the transfer signal supply means for transmitting a transfer signal so that the ON state propagates in order, and the plurality of transfer elements in each of the light-emitting chips of the plurality of light-emitting chips At the timing at which any one of the transfer elements shifts from the off state to the on state, the first power supply potential is supplied to change the transfer element from the on state to the off state. In that time, and a power supply potential supply means for supplying a second power supply potential larger in the absolute value than the first power supply potential, and exposure means for forming an electrostatic latent image by exposing the image holding member,
And an optical unit that forms an image of light emitted from the exposure unit on the image carrier.
基板と、当該基板上に列状に設けられた複数の発光素子と、当該基板上に列状に設けられ、当該複数の発光素子のそれぞれの発光素子に対応して設けられ、オン状態となって、対応する発光素子を点灯または非点灯の制御の対象として指定する複数の転送素子とをそれぞれ備える複数の発光チップと、当該複数の発光チップに対して、当該複数の発光チップのそれぞれの発光チップの当該複数の転送素子において、オン状態が順に伝播するように転送信号を送信する転送信号供給手段と、当該複数の発光チップのそれぞれの発光チップにおける当該複数の転送素子に対して、当該複数の転送素子の何れかの転送素子をオフ状態からオン状態に移行するタイミングにおいては、第１の電源電位を供給し、当該転送素子をオン状態からオフ状態にするタイミングにおいては、当該第１の電源電位より絶対値において大きい第２の電源電位を供給する電源電位供給手段とを備え、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された前記静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備える画像形成装置。 Charging means for charging the image carrier;
A substrate, a plurality of light emitting elements provided in a row on the substrate, and provided in a row on the substrate, corresponding to each light emitting element of the plurality of light emitting elements, and turned on A plurality of light-emitting chips each including a plurality of transfer elements that designate the corresponding light-emitting elements as objects to be turned on or off, and each light emission of the plurality of light-emitting chips with respect to the plurality of light-emitting chips. In the plurality of transfer elements of the chip, the transfer signal supply means for transmitting a transfer signal so that the ON state propagates in order, and the plurality of transfer elements in each of the light-emitting chips of the plurality of light-emitting chips At the timing at which any one of the transfer elements shifts from the off state to the on state, the first power supply potential is supplied to change the transfer element from the on state to the off state. A power supply potential supply means for supplying a second power supply potential that is larger in absolute value than the first power supply potential, and an exposure means for exposing the image carrier to form an electrostatic latent image. ,
Optical means for imaging light emitted from the exposure means on the image carrier;
Developing means for developing the electrostatic latent image formed on the image carrier;
An image forming apparatus comprising: a transfer unit that transfers an image developed on the image carrier to a transfer target.
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