JP2012054303A - Semiconductor device - Google Patents
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Abstract
Description
本発明の実施の形態は、半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device.
平面状のグラフェンを配線として用いる技術が知られている。 A technique using planar graphene as a wiring is known.
本発明の課題は、低抵抗かつ微細化が可能なグラフェン配線を有する半導体装置およびその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device having a low-resistance and miniaturized graphene wiring and a method for manufacturing the same.
一実施の形態によれば、半導体装置は、配線と前記配線に接続されるコンタクトプラグを有する。前記配線は、長さ方向の両側面に触媒層を有する基体と、前記基体の前記両側面上に前記触媒層と接して形成され、前記基体の前記両側面と垂直に積層された複数のグラフェンを有するグラフェン層を有する。 According to one embodiment, the semiconductor device includes a wiring and a contact plug connected to the wiring. The wiring includes a base having a catalyst layer on both side surfaces in a length direction, and a plurality of graphenes formed on and in contact with the catalyst layer on the both side surfaces of the base, and stacked perpendicularly to the both side surfaces of the base Having a graphene layer.
平面状のグラフェンを配線として用いる技術が知られている。六角形格子構造を有するグラフェンは量子化伝導特性を示すため、低抵抗の配線材料として用いられる。グラフェン配線には、配線のエッジ部分において炭素の配列がジグザグになるような向きに六角形格子が配置されたジグザグ型と、配線のエッジ部分において炭素の配列がアームチェア状になるような向きに六角形格子が配置されたアームチェア型がある。 A technique using planar graphene as a wiring is known. Graphene having a hexagonal lattice structure exhibits quantized conduction characteristics and is therefore used as a low-resistance wiring material. The graphene wiring has a zigzag type in which a hexagonal lattice is arranged in such a direction that the carbon arrangement is zigzag at the edge portion of the wiring, and an orientation in which the carbon arrangement is in an armchair shape at the edge portion of the wiring. There is an armchair type with a hexagonal lattice.
しかし、配線の幅が狭い場合、配線の幅方向の六角形格子の数が少ないため、エッジ構造がアームチェア型の配線において、グラフェン端部におけるエッジ効果の影響が大きくなる。このため、グラフェンのバンド構造の変調やグラフェン端部でのキャリアの散乱が顕著になり、配線抵抗が上昇するおそれがある。特に、幅が40nm以下であるエッジ構造がアームチェア型の微細配線では、幅方向の六角形格子の数の減少により配線抵抗が上昇する。 However, when the width of the wiring is narrow, the number of hexagonal lattices in the width direction of the wiring is small, and therefore the influence of the edge effect at the graphene end becomes large in the armchair type wiring. For this reason, the modulation of the graphene band structure and the scattering of carriers at the end of the graphene become prominent, which may increase the wiring resistance. In particular, in an armchair type fine wiring having an edge structure with a width of 40 nm or less, the wiring resistance increases due to a decrease in the number of hexagonal lattices in the width direction.
実際には、グラフェン配線のエッジ構造をジグザグ型のみに制御することは困難であり、ジグザグ型とアームチェア型が混在するため、幅が狭い場合に配線抵抗が上昇する問題はグラフェン配線の問題といえる。この問題を避けるため、配線抵抗の上昇が抑えられる程度の幅をもつように配線を形成する必要があるが、このことは配線構造の微細化を妨げる要因となる。 Actually, it is difficult to control the edge structure of graphene wiring only to the zigzag type, and since the zigzag type and the armchair type are mixed, the problem that the wiring resistance increases when the width is narrow is the problem of graphene wiring I can say that. In order to avoid this problem, it is necessary to form the wiring so as to have a width that can suppress an increase in the wiring resistance, which is a factor that hinders the miniaturization of the wiring structure.
〔第1の実施の形態〕
(半導体装置の構成)
図1は、第1の実施の形態に係る半導体装置100の斜視図である。図2は、図1の線分II−IIに沿った半導体装置100の垂直断面図である。
[First Embodiment]
(Configuration of semiconductor device)
FIG. 1 is a perspective view of a semiconductor device 100 according to the first embodiment. FIG. 2 is a vertical sectional view of the semiconductor device 100 taken along the line II-II in FIG.
半導体装置100は、配線10と、配線10の上面および側面を覆う保護膜4と、配線10の下面および上面にそれぞれ接続されたコンタクトプラグ3、6と、コンタクトプラグ3を介して配線10に接続される導電部材1とを有する。コンタクトプラグ3は、絶縁層2内に形成される。配線10、保護膜4およびコンタクトプラグ6は、絶縁層5内に形成される。なお、導電部材1、絶縁層2、5および保護膜4の図示は図1では省略される。
The semiconductor device 100 is connected to the
配線10は、芯材11と、芯材11の長さ方向Lの両側面上に形成される下地層12と、芯材11の両側面上に下地層12を介して形成される触媒層13と、芯材11の両側面上に下地層12および触媒層13を介して形成されるグラフェン層14とを含む。
The
配線10中の電流は、基本的にグラフェン層14中を配線10の長さ方向Lに沿って流れる。
The current in the
芯材11は、例えば、Ti、Ta、Ru、W等の金属からなる。配線10中の電流は基本的にグラフェン層14中を流れるため、芯材11は導電性を有さなくてもよいが、導電性を有する方が、配線10とコンタクトプラグ3、6との接続が容易になる。
The
また、芯材11の材料として、多結晶Si等の加工性のよい材料を用いることができる。加工性のよい材料を用いることにより、芯材11の幅に対する高さの比を大きくし、配線の幅W1に対するグラフェン層14の幅W2を大きくすることができる。
Further, as the material of the
下地層12は、グラフェン層14を構成するグラフェンの成長のための助触媒としての機能を有する。
The
下地層12は、例えば、Ti、Ta、Ru、W等の金属の窒化物または酸化物からなる。芯材11が金属からなる場合は、芯材11の表面を窒化または酸化することにより下地層12を得ることができる。また、下地層12は、異なる複数の層からなる積層構造を有してもよい。
The
なお、芯材11が金属材料からなる場合は下地層12を設けなくてもグラフェン層14を形成することができる。しかし、グラフェン層14を構成するグラフェンを効率的に成長させるためには、純金属よりも高い触媒機能を有する窒化物等からなる下地層12を形成することが好ましい。また、芯材11が窒化金属等の高い触媒機能を有する材料からなる場合は、下地層12を設けなくてもよい。
When the
触媒層13は、グラフェン層14を構成するグラフェンの成長のための触媒として機能する触媒材料からなる。触媒材料としては、Co、Ni、Fe、Ru、Cu等の単体金属、またはこれらの金属を含む合金や炭化物等を用いることができる。触媒層13は、均一なグラフェンを形成するために、途切れのない連続膜であることが好ましく、また、連続膜であるために0.5nm以上の厚さを有することが好ましい。
The
グラフェン層14は、触媒層13を触媒として成長する1〜数十層のグラフェンからなり、量子化伝導特性を有する。ここで、グラフェンは、グラファイトの単層膜であり、炭素が六角形格子状に配列した構造を有する。グラフェン層14は配線10の長さ方向Lに連続的に形成されるため、電子の移動経路が配線の長さ方向Lに沿って形成される。
The
グラフェン中の電子の平均自由工程は約100nm〜1μmであり、現在多くのLSIデバイスで用いられている低抵抗金属材料であるCu中の電子の平均自由工程(約40nm)と比較して、遙かに長いことが知られている。このため、グラフェンを低抵抗材料として配線10の導電層に用いることができる。
The average free path of electrons in graphene is about 100 nm to 1 μm. Compared to the average free path of electrons in Cu (about 40 nm), which is a low-resistance metal material currently used in many LSI devices, It has been known for a long time. For this reason, graphene can be used for the conductive layer of the
図1に示されるように、グラフェン層14の幅W2の方向は配線10の高さ方向と一致するため、グラフェン層14の幅W2を増加させるためには配線10の高さを増加させればよい。このため、配線10の幅W1を増加させずにグラフェン層14の幅W2を増加させ、幅W2の方向の六角形格子の数の減少による配線抵抗の増加を抑えることができる。
As shown in FIG. 1, since the direction of the width W2 of the
すなわち、幅W2が幅W1よりも大きい配線10を形成することにより、低抵抗かつ微細な配線構造を得ることができる。例えば、幅W2が100nmのグラフェン層14を有する幅W1が10nmの配線10を形成することができる。
That is, by forming the
導電部材1は、例えば、トランジスタやキャパシタ等の半導体素子が形成された半導体基板や、配線等の導電部材である。
The
絶縁層2、5は、TEOS(Tetraethoxysilane)膜等の絶縁膜である。
The insulating
コンタクトプラグ3は、中心部3aとその底面および側面を覆う表面層3bを有する。また、コンタクトプラグ6は、中心部6aとその底面および側面を覆う表面層6bを有する。コンタクトプラグ3、6はどちらか一方のみが形成されてもよい。
The
中心部3a、6aは、例えば、W、Cu、Al等の金属からなる。表面層3b、6bは、グラフェンと仕事関数が近く、グラフェンとの接触抵抗が小さいTi、Ni等の材料からなる。特に、表面層3b、6bの材料としてTiを用いた場合、表面層3b、6bとグラフェン層14が反応して界面にTiC膜が形成され、接触抵抗をより低減することができる。表面層3b、6bは形成されなくてもよいが、コンタクトプラグ3、6と配線10との接触抵抗を低減するために形成されることが好ましい。
The
また、コンタクトプラグ3、6は、グラフェン層14に直接接続されることが好ましい。特に、表面層3b、6bが形成される場合は、図2に示されるように表面層3b、6bがグラフェン層14に直接接続されることがより好ましい。
The contact plugs 3 and 6 are preferably directly connected to the
なお、コンタクトプラグ3、6はグラフェン層14の表面ではなく端部に接続されるため、グラフェン層14を構成する積層された複数のグラフェンの少なくとも2つ以上に直接接続されることができる。
Since the contact plugs 3 and 6 are connected not to the surface of the
保護膜4は、配線10に含まれる金属原子の拡散を防ぐ機能、および絶縁層5中にコンタクトプラグ6のためのコンタクトホールを形成する際のエッチングストッパとしての機能を有する。保護膜4は、SiN等の絶縁材料からなる。
The
なお、グラフェン層14の表面(すなわち配線10の側面)を覆う厚さ2nm程度の金属膜を形成してもよい。この金属膜を形成することにより、グラフェンが不連続な領域がグラフェン層14に含まれる場合であっても、電気伝導を補うことができる。金属膜の材料として、Au、Pb、Ag、Ta、Ga等のグラフェンと仕事関数が近い材料を用いることが好ましい。これら金属材料は、グラフェン上に成膜してもグラフェン層のディラック点を変化させることなく、グラフェン中を伝導するキャリアの移動速度を減少させることがない。
Note that a metal film having a thickness of about 2 nm may be formed to cover the surface of the graphene layer 14 (that is, the side surface of the wiring 10). By forming this metal film, even when the
以下に、本実施の形態に係る半導体装置100の製造方法の一例を示す。 Below, an example of the manufacturing method of the semiconductor device 100 which concerns on this Embodiment is shown.
(半導体装置の製造)
図3A(a)〜(c)、図3B(d)〜(f)、図3C(g)、(h)は、第1の実施の形態に係る半導体装置100の製造工程を示す垂直断面図である。
(Manufacture of semiconductor devices)
3A (a) to (c), FIGS. 3B (d) to (f), and FIGS. 3C (g) and (h) are vertical cross-sectional views illustrating manufacturing steps of the semiconductor device 100 according to the first embodiment. It is.
まず、図3A(a)に示すように、導電部材1上にコンタクトプラグ3を含むコンタクト層絶縁膜2を形成する。
First, as shown in FIG. 3A (a), a contact
次に、図3A(b)に示すように、絶縁層2上に金属膜15を形成する。なお、芯材11の材料により、金属膜15の代わりに異なる材料からなる膜を形成することができる。
Next, as shown in FIG. 3A (b), a
次に、図3A(c)に示すように、フォトリソグラフィおよびRIE(Reactive Ion Etching)により金属膜15をパターニングし、芯材11に加工する。
Next, as shown in FIG. 3A (c), the
次に、図3B(d)に示すように、芯材11の表面に窒化処理を施し、窒化膜16を形成する。なお、下地層12の材料により、窒化膜16の代わりに異なる材料からなる膜を形成することができる。また、金属膜15の代わりに窒化金属膜を用いて窒化金属からなる芯材11を形成した場合は、窒化膜16を形成しなくてもよい。
Next, as shown in FIG. 3B (d), the surface of the
次に、図3B(e)に示すように、CVD(Chemical Vapor Deposition)法により、窒化膜16の表面を覆うように触媒膜17を形成する。
Next, as shown in FIG. 3B (e), a
次に、図3B(f)に示すように、異方性エッチングにより触媒膜17および窒化膜16の全領域をエッチバックし、絶縁層2の上面上および芯材11の上面上の部分を除去する。これにより、触媒膜17および窒化膜16は、触媒層13および下地層12にそれぞれ加工される。なお、触媒膜17および窒化膜16の芯材11の上面上の部分は、除去されなくてもよい。
Next, as shown in FIG. 3B (f), the entire regions of the
次に、図3C(g)に示すように、CVD法により触媒層13の側面上にグラフェンを成長させ、グラフェン層14を形成する。グラフェンの炭素源として、メタン、アセチレン等の炭化水素系ガスまたはそれらの混合ガスを用いる。また、キャリアガスには、水素ガスや希ガス等を用いる。
Next, as shown in FIG. 3C (g), graphene is grown on the side surface of the
グラフェン層14の詳細な形成方法の一例を以下に示す。まず、触媒層13の凝集のよる微粒子化を抑制するために、プラズマ処理を行う。触媒層13の微粒子化を防ぎ、触媒層13表面の連続性を保つことにより、グラフェンの均一成長を促進させることができる。プラズマ処理に用いる放電ガスとしては水素ガスまたは希ガスが好ましいが、両方を含んだ混合ガスでもよい。処理温度はできるだけ低い方が効果は高く、室温で行うのが望ましい。また、このプラズマは比較的強いほうが好ましく、高パワーリモートプラズマやプラズマに曝露させるほうがより効果が高まる。
An example of a detailed method for forming the
次に、触媒層13の炭化を行う。放電ガスには、メタン、アセチレン等の炭化水素系ガスまたはそれらの混合ガスを用いる。また、キャリアガスには、水素ガスや希ガス等を用いる。この処理は、後述するグラフェン形成時の処理温度よりも低い温度、かつグラファイト膜が形成されうる温度で行う必要があり、150〜600℃程度が好ましい。また処理時間は短くてよい。この処理も比較的強いプラズマを用いて行うことが好ましい。
Next, the
次に、触媒層13の炭化層の良質化および触媒活性化のためのプラズマ処理を行う。放電ガスは希ガスを用いるのが好ましい。処理温度は、触媒層13を炭化する際の処理温度と、後述するグラフェン形成の際の処理温度の中間程度でよい。この処理におけるプラズマは比較的弱くてもよく、リモートプラズマを使用することが好ましい。
Next, plasma treatment for improving the quality of the carbonized layer of the
最後に、グラフェン形成を行う。放電ガスは炭化水素系ガスまたはその混合ガスを用いる。処理温度は200℃〜1000℃程度であり、特に、350℃程度が好ましい。200℃を下回ると十分な成長速度が得られず、グラフェン成長がほとんど起こらない。200℃以上の温度下ではグラフェン成長が起こり、均一なグラフェン膜が成膜される。この処理温度は、通常のLSIデバイスの配線形成工程における処理温度と同等あるいはそれ以下であり、このグラフェン形成プロセスは半導体プロセスとの親和性に優れる。 Finally, graphene formation is performed. As the discharge gas, a hydrocarbon gas or a mixed gas thereof is used. The treatment temperature is about 200 ° C. to 1000 ° C., particularly about 350 ° C. Below 200 ° C., a sufficient growth rate cannot be obtained, and graphene growth hardly occurs. Graphene growth occurs at a temperature of 200 ° C. or higher, and a uniform graphene film is formed. This processing temperature is equal to or lower than the processing temperature in the normal LSI device wiring formation process, and this graphene formation process is excellent in compatibility with the semiconductor process.
本処理ではイオン、電子を除去しラジカルのみを触媒層13上に供給することが重要であることから、非常に弱いプラズマをリモート化して用いるのが望ましい。さらにイオン、電子を除去するために、基板上部に電極を設置し電圧を印加するのも効果的である。印加電圧は0〜±100V程度が好ましい。
In this treatment, since it is important to remove ions and electrons and supply only radicals onto the
上記の多段処理により、グラフェン層14が得られる。単一条件の炭化水素系ガスを用いたCVD法による処理によりグラフェン層14を形成することもできるが、上記のような多段処理を用いることにより、低温条件下で、より均一性に優れた低抵抗のグラフェン層14を形成することができる。グラフェンの形成温度を低減することにより、半導体装置100の各部材への高温処理による悪影響を抑えることができる。また、グラフェンを均一に成長させることにより、グラフェン層14中の電気伝導を容易にし、配線10の抵抗を小さくすることができる。
The
なお、グラフェン層14の表面を覆う金属膜を形成する場合は、図3B(f)に示される触媒膜17、窒化膜16を加工する工程を行わずに、触媒膜17上にグラフェン層14および金属膜を形成し、その後、金属膜、グラフェン層14、触媒膜17、および窒化膜16を加工する。
In the case of forming a metal film covering the surface of the
次に、図3C(h)に示すように、保護膜4および絶縁層5を形成する。保護膜4は、CVD法により配線10および絶縁層2の表面を覆うように形成される。絶縁層5は、CVD法により保護膜4上に形成される。
Next, as shown in FIG. 3C (h), the
次に、絶縁層5中にコンタクトプラグ6を形成することにより、図2に示される半導体装置100が得られる。コンタクトプラグ6は、フォトリソグラフィとRIEにより絶縁層5に形成されるコンタクトホール内に中心部6aおよび表面層6bの材料膜を埋め込むことにより形成される。なお、コンタクトホールを形成する際に保護膜4をエッチングストッパとして用いることができる。
Next, by forming the
〔第2の実施の形態〕
第2の実施の形態は、グラフェン層が配線の側面および上面に形成される点において、第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
[Second Embodiment]
The second embodiment is different from the first embodiment in that the graphene layer is formed on the side surface and the upper surface of the wiring. Note that the description of the same points as in the first embodiment will be omitted or simplified.
(半導体装置の構成)
図4は、第2の実施の形態に係る半導体装置200の垂直断面図である。
(Configuration of semiconductor device)
FIG. 4 is a vertical sectional view of the semiconductor device 200 according to the second embodiment.
半導体装置200は、配線20と、配線20の上面および側面を覆う保護膜4と、配線20の下面および上面にそれぞれ接続されたコンタクトプラグ3、6と、コンタクトプラグ3を介して配線20に接続される導電部材1とを有する。コンタクトプラグ3は、絶縁層2内に形成される。配線20、保護膜4およびコンタクトプラグ6は、絶縁層5内に形成される。
The semiconductor device 200 is connected to the
配線20は、芯材21と、芯材21の両側面および上面上に形成される下地層22と、芯材21の両側面および上面上に下地層22を介して形成される触媒層23と、芯材21の両側面および上面上に下地層22および触媒層23を介して形成されるグラフェン層24とを含む。
The
芯材21、下地層22、触媒層23、およびグラフェン層24は、それぞれ第1の実施の形態の芯材11、下地層12、触媒層13、およびグラフェン層14と同様の材料からなる。
The
コンタクトプラグ6は、グラフェン層24との接触面積を増やして接続抵抗を低減するために、配線20の上面のグラフェン層24を貫通するように形成されることが好ましい。なお、図4のコンタクトプラグ6上の点線は、コンタクトプラグ6が存在しない断面における下地層22、触媒層23、およびグラフェン層24の位置を表す。
The
以下に、本実施の形態に係る半導体装置200の製造方法の一例を示す。 Below, an example of the manufacturing method of the semiconductor device 200 concerning this Embodiment is shown.
(半導体装置の製造)
図5(a)〜(c)は、第2の実施の形態に係る半導体装置200の製造工程を示す垂直断面図である。
(Manufacture of semiconductor devices)
5A to 5C are vertical cross-sectional views illustrating the manufacturing process of the semiconductor device 200 according to the second embodiment.
まず、図5(a)に示すように、図3B(d)に示される窒化膜16を形成するまでの工程を第1の実施の形態と同様に行う。本実施の形態においては、窒化膜(または窒化膜に相当するその他の膜)を加工しないため、この段階で窒化膜等からなる下地層22が得られる。
First, as shown in FIG. 5A, the steps until the formation of the
次に、図5(b)に示すように、選択CVD法により、下地層22の表面上に選択的に触媒層23を形成する。
Next, as shown in FIG. 5B, a
次に、図5(c)に示すように、CVD法により触媒層23の表面上にグラフェンを成長させ、グラフェン層24を形成する。
Next, as illustrated in FIG. 5C, graphene is grown on the surface of the
保護膜4を形成する工程以降の工程は、第1の実施の形態と同様に行われる。ただし、コンタクトプラグ6は配線20の上面のグラフェン層24を貫通するように形成されることが好ましい。
The steps after the step of forming the
〔第3の実施の形態〕
第3の実施の形態は、配線中の2つのグラフェン層が、2つの独立した配線として機能する点において、第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
[Third Embodiment]
The third embodiment is different from the first embodiment in that the two graphene layers in the wiring function as two independent wirings. Note that the description of the same points as in the first embodiment will be omitted or simplified.
(半導体装置の構成)
図6は、第3の実施の形態に係る半導体装置300の垂直断面図である。
(Configuration of semiconductor device)
FIG. 6 is a vertical sectional view of a semiconductor device 300 according to the third embodiment.
半導体装置300は、配線30と、配線30の上面および側面を覆う保護膜4と、配線30の下面および上面にそれぞれ接続されたコンタクトプラグ7、8と、コンタクトプラグ7を介して配線30に接続される導電部材1とを有する。コンタクトプラグ7は、絶縁層2内に形成される。配線30、保護膜4およびコンタクトプラグ8は、絶縁層5内に形成される。
The semiconductor device 300 is connected to the
配線30は、芯材31と、芯材31の長さ方向Lの両側面上に形成される下地層32と、芯材31の両側面上に下地層32を介して形成される触媒層33と、芯材31の両側面上に下地層32および触媒層33を介して形成されるグラフェン層34とを含む。
The
芯材31はSiO2、SiN等の絶縁材料からなる。特に、加工性のよいSiO2を芯材31の材料として用いることにより、芯材31の幅に対する高さの比を大きくし、配線30の幅に対するグラフェン層34の幅を大きくすることができる。
The
芯材31が絶縁体であるため、芯材31の両側のグラフェン層34は、配線30内において互いに絶縁される。また、芯材31の両側のグラフェン層34の各々にコンタクトプラグ7、8が形成されるため、芯材31の両側のグラフェン層34は2つの独立した配線として機能する。ひとつの芯材から2本の独立した配線が形成されるので、微細化に対して有効である。
Since the
第1の実施の形態の芯材11と同様に、フォトリソグラフィとRIEにより材料膜(絶縁膜)をパターニングすることにより芯材31を形成することができる。また、フォトリソグラフィ工程においてレジストマスクにスリミング処理を施して、芯材31の幅を狭めてもよい。
Similarly to the
下地層32、触媒層33、グラフェン層34、中心部7a、8a、および表面層7b、8bは、それぞれ第1の実施の形態の下地層12、触媒層13、グラフェン層14、中心部3a、6a、および表面層3b、6bと同様の材料からなる。
The
(実施の形態の効果)
第1〜3の実施の形態によれば、配線が長さ方向の両側面に触媒層を有する基体、および前記基体の前記両側面上に前記触媒層と接して形成されたグラフェン層を有するため、配線の幅を大きくすることなくグラフェン層の幅を大きくし、グラフェン層の幅方向の六角形格子の数を増やしてエッジ効果による配線抵抗の上昇を抑えることができる。すなわち、微細かつ低抵抗な配線構造を得ることができる。
(Effect of embodiment)
According to the first to third embodiments, the wiring has a base having a catalyst layer on both side surfaces in the length direction, and a graphene layer formed on the both side surfaces of the base in contact with the catalyst layer. By increasing the width of the graphene layer without increasing the width of the wiring and increasing the number of hexagonal lattices in the width direction of the graphene layer, an increase in wiring resistance due to the edge effect can be suppressed. That is, a fine and low resistance wiring structure can be obtained.
例えば、第1〜3の実施の形態では、芯材、下地層、および触媒層が上記の基体に相当する。下地層が形成されない場合は、芯材および触媒層が基体に相当する。また、第1および第2の実施の形態において、芯材がグラフェンの触媒として機能する触媒材料からなる場合は、下地層および触媒層は形成されなくてもよい。この場合、芯材の表面が触媒層として機能するため、芯材が上記の基体に相当する。 For example, in the first to third embodiments, the core material, the base layer, and the catalyst layer correspond to the substrate. When the underlayer is not formed, the core material and the catalyst layer correspond to the substrate. In the first and second embodiments, when the core is made of a catalyst material that functions as a graphene catalyst, the base layer and the catalyst layer may not be formed. In this case, since the surface of the core material functions as a catalyst layer, the core material corresponds to the above-described substrate.
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。
[Other Embodiments]
The present invention is not limited to the embodiment described above, and various modifications can be made without departing from the spirit of the invention. In addition, the constituent elements of the above-described embodiment can be arbitrarily combined without departing from the spirit of the invention. Further, the order of the manufacturing steps of the semiconductor device is not limited to that shown in the above embodiment.
100、200、300 半導体装置、 3、6、7、8 コンタクトプラグ、 10 配線、 11、21、31 芯材、 12、22、32 下地層、 13、23、33 触媒層、 14、24、34 グラフェン層 100, 200, 300 Semiconductor device, 3, 6, 7, 8 Contact plug, 10 Wiring, 11, 21, 31 Core material, 12, 22, 32 Underlayer, 13, 23, 33 Catalyst layer, 14, 24, 34 Graphene layer
Claims (5)
前記配線に接続されるコンタクトプラグと、
を有する半導体装置。 A base having a catalyst layer on both side surfaces in the length direction, and a graphene layer having a plurality of graphenes formed on and in contact with the catalyst layer on both side surfaces of the base and stacked perpendicularly to the both side surfaces of the base Wiring having
A contact plug connected to the wiring;
A semiconductor device.
請求項1に記載の半導体装置。 The width of the graphene layer on the both side surfaces of the base is larger than the width of the wiring;
The semiconductor device according to claim 1.
前記グラフェン層は前記基体の前記上面および前記両側面上に前記触媒層と接して形成された、
請求項1または2に記載の半導体装置。 The substrate has the catalyst layer on the upper surface and the both side surfaces in the length direction;
The graphene layer was formed on the upper surface and both side surfaces of the substrate in contact with the catalyst layer,
The semiconductor device according to claim 1.
前記基体の前記両側面上の前記グラフェン層は前記配線内において互いに絶縁され、
前記コンタクトプラグは、前記基体の前記両側面上の前記グラフェン層の端部の各々に接続される、
請求項1または2に記載の半導体装置。 The central part of the base is an insulator,
The graphene layers on both sides of the substrate are insulated from each other in the wiring;
The contact plug is connected to each end of the graphene layer on the both side surfaces of the base body,
The semiconductor device according to claim 1.
請求項1〜4のいずれかに記載の半導体装置。 The contact plug is directly connected to an end of at least two of the plurality of graphenes;
The semiconductor device according to claim 1.
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Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012064784A (en) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | Semiconductor device and method of manufacturing semiconductor device |
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EP2847792A4 (en) * | 2012-05-10 | 2016-01-13 | Samsung Electronics Co Ltd | Graphene cap for copper interconnect structures |
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101910579B1 (en) | 2012-10-29 | 2018-10-22 | 삼성전자주식회사 | Graphene switching device having tunable barrier |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06350030A (en) * | 1993-06-11 | 1994-12-22 | Rohm Co Ltd | Wiring for semiconductor integrated circuit and forming method of said wiring |
JP2010062333A (en) * | 2008-09-03 | 2010-03-18 | Fujitsu Ltd | Integrated circuit device and method of manufacturing the same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006120730A (en) | 2004-10-19 | 2006-05-11 | Fujitsu Ltd | Wiring structure using multilayered carbon nanotube for interlayer wiring, and its manufacturing method |
US7732859B2 (en) * | 2007-07-16 | 2010-06-08 | International Business Machines Corporation | Graphene-based transistor |
KR101443222B1 (en) * | 2007-09-18 | 2014-09-19 | 삼성전자주식회사 | Graphene pattern and process for preparing the same |
JP5353009B2 (en) * | 2008-01-08 | 2013-11-27 | 富士通株式会社 | Semiconductor device manufacturing method and semiconductor device |
US7772059B2 (en) * | 2008-01-16 | 2010-08-10 | Texas Instruments Incorporated | Method for fabricating graphene transistors on a silicon or SOI substrate |
US8467224B2 (en) * | 2008-04-11 | 2013-06-18 | Sandisk 3D Llc | Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom |
JP5395542B2 (en) | 2009-07-13 | 2014-01-22 | 株式会社東芝 | Semiconductor device |
KR101129930B1 (en) | 2010-03-09 | 2012-03-27 | 주식회사 하이닉스반도체 | Semiconductor device and method for forming the same |
-
2010
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- 2011-08-31 KR KR1020110087934A patent/KR101298789B1/en active IP Right Grant
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06350030A (en) * | 1993-06-11 | 1994-12-22 | Rohm Co Ltd | Wiring for semiconductor integrated circuit and forming method of said wiring |
JP2010062333A (en) * | 2008-09-03 | 2010-03-18 | Fujitsu Ltd | Integrated circuit device and method of manufacturing the same |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012064784A (en) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | Semiconductor device and method of manufacturing semiconductor device |
US8410608B2 (en) | 2010-10-05 | 2013-04-02 | Kabushiki Kaisha Toshiba | Interconnect structure device |
US9472450B2 (en) | 2012-05-10 | 2016-10-18 | Samsung Electronics Co., Ltd. | Graphene cap for copper interconnect structures |
EP2847792A4 (en) * | 2012-05-10 | 2016-01-13 | Samsung Electronics Co Ltd | Graphene cap for copper interconnect structures |
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US8907495B2 (en) | 2012-09-10 | 2014-12-09 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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US9741663B2 (en) | 2015-09-04 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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