JP2012053542A - Constant voltage circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To decrease a variation of a phase margin of a series regulator circuit associated with magnitude discrepancy of a load L.SOLUTION: A constant voltage circuit 10 comprises an amplifier element Q1 that is connected between an input voltage and a load and supplies output voltage to the load; a voltage detection unit 4 that outputs a voltage signal being dependent on the output voltage; a differential unit 1 that outputs differential voltage corresponding to a difference between a reference voltage and the voltage signal by a differential pair composed of a pair of transistors Q2 and Q3; an amplifier unit 3 that amplifies the differential voltage and inputs it to a control terminal of the amplifier element Q1; and a load detection unit 5 that detects a magnitude of the load and outputs an instruction signal corresponding to the magnitude of the load. The differential unit 1 comprises a conductance change unit 6 that changes a conductance value of the differential pair according to the instruction signal.

Description

本発明は、定電圧回路の位相補償技術に関する。   The present invention relates to a phase compensation technique for a constant voltage circuit.

定電圧直流電源回路として、電圧制御素子が負荷に直列に接続されるシリーズレギュレータが利用されている。シリーズレギュレータは、スイッチングレギュレータと比べて電源リプルやノイズが少なく、安定性が高いという利点を有している。図１は、シリーズレギュレータ回路の概略構成図である。   A series regulator in which a voltage control element is connected in series to a load is used as a constant voltage DC power supply circuit. Series regulators have the advantages of less power ripple and noise and higher stability than switching regulators. FIG. 1 is a schematic configuration diagram of a series regulator circuit.

シリーズレギュレータ回路１００は、出力トランジスタＱ１と、抵抗Ｒ１及びＲ２の直列接続を備える分圧回路と、差動部１と、基準電圧生成部２と、増幅部３と、バイパスコンデンサＣ１と、位相補償コンデンサＣ２を備える。   The series regulator circuit 100 includes an output transistor Q1, a voltage dividing circuit including a series connection of resistors R1 and R2, a differential unit 1, a reference voltage generation unit 2, an amplification unit 3, a bypass capacitor C1, and phase compensation. A capacitor C2 is provided.

出力トランジスタＱ１は、入力電圧ＶＩＮと負荷Ｌの間に直列に接続されて負荷Ｌに出力電圧ＶＯＵＴを供給する。出力トランジスタＱ１のエミッタ電極は負荷Ｌに接続され、出力トランジスタＱ１のコレクタ電極は入力電圧ＶＩＮに接続される。   The output transistor Q1 is connected in series between the input voltage VIN and the load L and supplies the output voltage VOUT to the load L. The emitter electrode of the output transistor Q1 is connected to the load L, and the collector electrode of the output transistor Q1 is connected to the input voltage VIN.

出力電圧ＶＯＵＴを安定化するために、負荷ＬにはバイパスコンデンサＣ１が並列に接続される。抵抗Ｒ１及びＲ２の直列接続を備える分圧回路は、出力トランジスタＱ１の出力電圧ＶＯＵＴとグランドとの間に接続され、出力電圧ＶＯＵＴに比例する分圧電圧Ｖｄｖを生成する。   In order to stabilize the output voltage VOUT, a bypass capacitor C1 is connected in parallel to the load L. A voltage dividing circuit including a series connection of resistors R1 and R2 is connected between the output voltage VOUT of the output transistor Q1 and the ground, and generates a divided voltage Vdv proportional to the output voltage VOUT.

差動部１は、基準電圧生成部２が生成する基準電圧Ｖｒｅｆと分圧電圧Ｖｄｖを入力し、基準電圧Ｖｒｅｆと分圧電圧Ｖｄｖとの差に応じた差分電圧を増幅部３へ出力する。差動部１の出力と入力電圧ＶＩＮとの間には、位相補償コンデンサＣ２が接続される。   The differential unit 1 receives the reference voltage Vref and the divided voltage Vdv generated by the reference voltage generation unit 2 and outputs a differential voltage corresponding to the difference between the reference voltage Vref and the divided voltage Vdv to the amplification unit 3. A phase compensation capacitor C2 is connected between the output of the differential unit 1 and the input voltage VIN.

増幅器３の出力は、出力トランジスタＱ１のベース電極へ接続される。増幅器３は、差分電圧を増幅して出力トランジスタＱ１のベース電極へ入力する。   The output of the amplifier 3 is connected to the base electrode of the output transistor Q1. The amplifier 3 amplifies the differential voltage and inputs it to the base electrode of the output transistor Q1.

なお、下記特許文献１には、負荷の増大に対応して抵抗値が減少する可変抵抗部を有する増幅段を備えるシリーズレギュレータ電源回路が記載されている。このシリーズレギュレータ電源回路は、さらに位相補償解除手段であるＭＯＳスイッチを備えることにより重負荷時にゼロを生成して、軽負荷時と重負荷時共に最適な周波数特性を確保する。   Patent Document 1 listed below describes a series regulator power supply circuit including an amplification stage having a variable resistance portion whose resistance value decreases in response to an increase in load. This series regulator power supply circuit further includes a MOS switch that is a phase compensation canceling means, thereby generating zero at heavy load and ensuring optimum frequency characteristics at both light load and heavy load.

特開２００６−３１８２０４号公報JP 2006-318204 A

シリーズレギュレータの位相補償をする際に伝達関数の周波数特性が考慮される。シリーズレギュレータ回路１００が位相補償コンデンサＣ２を備える場合、伝達関数は、負荷Ｌの抵抗及びバイパスコンデンサＣ１の容量で定まる第１ポールと、差動部１の出力インピーダンス及び位相補償コンデンサＣ２の容量で定まる第２ポールを有する。   The frequency characteristics of the transfer function are taken into account when phase compensation of the series regulator. When the series regulator circuit 100 includes the phase compensation capacitor C2, the transfer function is determined by the first pole determined by the resistance of the load L and the capacitance of the bypass capacitor C1, the output impedance of the differential unit 1, and the capacitance of the phase compensation capacitor C2. It has a second pole.

すなわち、負荷Ｌの抵抗の値をＲＬとし、バイパスコンデンサＣ１の容量の値をＣｏとするとき、第１ポールの周波数ｆｐ１は次式（１）によって与えられる。
ｆｐ１＝１／（２π×ＲＬ×Ｃｏ） （１） That is, when the resistance value of the load L is RL and the capacitance value of the bypass capacitor C1 is Co, the frequency fp1 of the first pole is given by the following equation (1).
fp1 = 1 / (2π × RL × Co) (1)

また、差動部１の出力インピーダンスの値をＺとし、位相補償コンデンサＣ２の値をＣｐとするとき、第２ポールの周波数ｆｐ２は次式（２）によって与えられる。
ｆｐ２＝１／（２π×Ｚ×Ｃｐ） （２） Further, when the value of the output impedance of the differential unit 1 is Z and the value of the phase compensation capacitor C2 is Cp, the frequency fp2 of the second pole is given by the following equation (2).
fp2 = 1 / (2π × Z × Cp) (2)

シリーズレギュレータ回路１００が安定的に動作するためには、位相余裕が大きい方が望ましい。位相余裕は、ゲインがゼロに達する周波数においてポールによる位相シフト量が１８０度よりも何度小さいかによって定まる。レギュレータの位相補償をする場合には、第１ポールと第２ポールの間隔ができるだけ広い方が望ましい。   In order for the series regulator circuit 100 to operate stably, it is desirable that the phase margin is large. The phase margin is determined by how many smaller than 180 degrees the phase shift amount due to the pole at the frequency at which the gain reaches zero. When the phase compensation of the regulator is performed, it is desirable that the distance between the first pole and the second pole be as wide as possible.

位相補償コンデンサＣ２を集積回路（ＩＣ：Integrated Circuit）内に内蔵する場合には、位相補償コンデンサＣ２の容量には限界がある。このため、通常、第２ポールは第１ポールよりも高周波側に発生する。   When the phase compensation capacitor C2 is built in an integrated circuit (IC), there is a limit to the capacity of the phase compensation capacitor C2. For this reason, the second pole is usually generated on the higher frequency side than the first pole.

式（１）から分かるように、負荷Ｌの抵抗値ＲＬの値が小さいほど、すなわち負荷Ｌが大きいほど第１ポールの周波数ｆｐ１は高速側に移動する。この結果、負荷Ｌが大きいほど位相余裕は小さくなる。   As can be seen from the equation (1), the smaller the resistance value RL of the load L, that is, the greater the load L, the higher the frequency fp1 of the first pole moves to the higher speed side. As a result, the larger the load L, the smaller the phase margin.

本発明は、負荷Ｌの大きさの相違に伴うシリーズレギュレータ回路の位相余裕の変化量を低減することを目的とする。   An object of the present invention is to reduce the amount of change in the phase margin of a series regulator circuit that accompanies a difference in the size of a load L.

本発明の一態様による定電圧回路は、入力電圧と負荷の間に接続されて負荷に出力電圧を供給する増幅素子と、出力電圧に応じた電圧信号を出力する電圧検出部と、一対のトランジスタで構成される差動対により基準電圧及び上記電圧信号との差に応じた差分電圧を出力する差動部と、差分電圧を増幅して増幅素子の制御端子へ入力する増幅部と、負荷の大きさを検出して負荷の大きさに応じた指示信号を出力する負荷検出部と、を備える。差動部は、指示信号に従って差動対のコンダクタンスの値を変更するコンダクタンス変更部を備える。   A constant voltage circuit according to an aspect of the present invention includes an amplifying element that is connected between an input voltage and a load and supplies an output voltage to the load, a voltage detection unit that outputs a voltage signal corresponding to the output voltage, and a pair of transistors A differential unit configured to output a differential voltage corresponding to a difference between the reference voltage and the voltage signal by a differential pair configured by: A load detection unit that detects the magnitude and outputs an instruction signal corresponding to the magnitude of the load. The differential unit includes a conductance changing unit that changes the conductance value of the differential pair according to the instruction signal.

本発明によれば、負荷の大きさに応じて差動対のコンダクタンスを変更して、シリーズレギュレータ回路の利得を変更することができる。シリーズレギュレータ回路の位相余裕はシリーズレギュレータ回路の利得に応じて変化する。このため本発明によれば、差動対のコンダクタンスを制御することで負荷の大きさの違いによるシリーズレギュレータ回路の位相余裕の変化を低減することができる。   According to the present invention, the gain of the series regulator circuit can be changed by changing the conductance of the differential pair according to the size of the load. The phase margin of the series regulator circuit changes according to the gain of the series regulator circuit. Therefore, according to the present invention, it is possible to reduce the change in the phase margin of the series regulator circuit due to the difference in load size by controlling the conductance of the differential pair.

シリーズレギュレータ回路の概略構成図である。It is a schematic block diagram of a series regulator circuit. 実施例によるシリーズレギュレータ回路の第１構成例を示す図である。It is a figure which shows the 1st structural example of the series regulator circuit by an Example. 差動対のコンダクタンスｇｍの説明図である。It is explanatory drawing of the conductance gm of a differential pair. （Ａ）及び（Ｂ）は、ゲインの変化に伴う位相余裕の変化を説明するボード線図である。(A) And (B) is a Bode diagram explaining the change of the phase margin accompanying the change of a gain. 実施例によるシリーズレギュレータ回路の第２構成例を示す図である。It is a figure which shows the 2nd structural example of the series regulator circuit by an Example. 実施例によるシリーズレギュレータ回路の第３構成例を示す図である。It is a figure which shows the 3rd structural example of the series regulator circuit by an Example. 実施例によるシリーズレギュレータ回路の第４構成例を示す図である。It is a figure which shows the 4th structural example of the series regulator circuit by an Example.

以下、添付する図面を参照して本発明の実施例について説明する。図２は、実施例によるシリーズレギュレータ回路の第１構成例を示す図である。シリーズレギュレータ回路１０は、出力トランジスタＱ１と、差動部１と、基準電圧生成部２と、増幅部３と、電圧検出部４と、負荷検出部５と、バイパスコンデンサＣ１と、位相補償コンデンサＣ２を備える。差動部１は、コンダクタンス変更部６を備える。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 2 is a diagram illustrating a first configuration example of the series regulator circuit according to the embodiment. The series regulator circuit 10 includes an output transistor Q1, a differential unit 1, a reference voltage generation unit 2, an amplification unit 3, a voltage detection unit 4, a load detection unit 5, a bypass capacitor C1, and a phase compensation capacitor C2. Is provided. The differential unit 1 includes a conductance changing unit 6.

出力トランジスタＱ１は、入力電圧ＶＩＮと負荷Ｌの間に接続されて負荷に出力電圧を供給する増幅素子であって、例えばＮＰＮ型のバイポーラトランジスタであってよい。出力トランジスタＱ１のエミッタ電極及びコレクタ電極は導通電極として、ベース電極は制御電極として使用される。出力トランジスタＱ１のコレクタ電極には入力電圧ＶＩＮが接続され、エミッタ電極には負荷Ｌが接続される。   The output transistor Q1 is an amplifying element that is connected between the input voltage VIN and the load L and supplies the output voltage to the load. For example, the output transistor Q1 may be an NPN bipolar transistor. The emitter electrode and collector electrode of the output transistor Q1 are used as a conductive electrode, and the base electrode is used as a control electrode. An input voltage VIN is connected to the collector electrode of the output transistor Q1, and a load L is connected to the emitter electrode.

バイパスコンデンサＣ１は負荷Ｌに並列に接続される。電圧検出部４は、出力トランジスタＱ１の出力電圧ＶＯＵＴに応じた電圧信号Ｖ１を出力する。電圧検出部４は、例えば、出力電圧ＶＯＵＴとグランドとの間に接続される複数の抵抗の直列接続を有する分圧回路であってよい。   The bypass capacitor C1 is connected to the load L in parallel. The voltage detector 4 outputs a voltage signal V1 corresponding to the output voltage VOUT of the output transistor Q1. The voltage detector 4 may be, for example, a voltage dividing circuit having a series connection of a plurality of resistors connected between the output voltage VOUT and the ground.

差動部１は、基準電圧Ｖｒｅｆを生成する基準電圧生成部２及び電圧検出部４の出力に接続される差動増幅器を備える。この差動増幅器の正入力及び負入力にはそれぞれ電圧信号Ｖ１と基準電圧Ｖｒｅｆが印加される。差動部１の出力は、増幅部３の入力に接続される。差動部１は、基準電圧Ｖｒｅｆと電圧信号Ｖ１との差に応じた差分電圧Ｖ２を差動部３に出力する。位相補償コンデンサＣ２は、差動部１の出力と入力電圧ＶＩＮとの間に接続される。   The differential unit 1 includes a reference voltage generation unit 2 that generates a reference voltage Vref and a differential amplifier connected to the output of the voltage detection unit 4. A voltage signal V1 and a reference voltage Vref are applied to the positive input and the negative input of the differential amplifier, respectively. The output of the differential unit 1 is connected to the input of the amplification unit 3. The differential unit 1 outputs a differential voltage V2 corresponding to the difference between the reference voltage Vref and the voltage signal V1 to the differential unit 3. The phase compensation capacitor C2 is connected between the output of the differential unit 1 and the input voltage VIN.

増幅部３は、反転増幅器を備える。反転増幅の入力は差動部１の出力に接続され、出力は出力トランジスタＱ１のベース電極へ接続される。増幅部３は、差動部１から出力される差分電圧Ｖ２を反転増幅して出力トランジスタＱ１のベース電極へ入力する。   The amplification unit 3 includes an inverting amplifier. The input of the inverting amplification is connected to the output of the differential unit 1, and the output is connected to the base electrode of the output transistor Q1. The amplifying unit 3 inverts and amplifies the differential voltage V2 output from the differential unit 1 and inputs it to the base electrode of the output transistor Q1.

基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が大きくなったとき、出力トランジスタＱ１のベース電極へ印加される電圧が小さくなり、出力電圧ＶＯＵＴが小さくなるように出力トランジスタＱ１が制御される。また、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が小さくなったとき、出力トランジスタＱ１のベース電極へ印加される電圧が大きくなり、出力電圧ＶＯＵＴが大きくなるように出力トランジスタＱ１が制御される。   When the divided voltage V1 becomes larger than the reference voltage Vref, the output transistor Q1 is controlled so that the voltage applied to the base electrode of the output transistor Q1 becomes small and the output voltage VOUT becomes small. In addition, when the divided voltage V1 becomes lower than the reference voltage Vref, the voltage applied to the base electrode of the output transistor Q1 increases, and the output transistor Q1 is controlled so that the output voltage VOUT increases.

負荷検出部５は、負荷Ｌの大きさを検出し、負荷の大きさに応じた指示信号Ｓを出力する。負荷検出部５には様々な構成を採用できる。例えば、負荷検出部５は、出力トランジスタが負荷Ｌへ出力する出力電流、またはこの出力電流の変化と連動して変化する電流値若しくは電圧値を検出する検出手段により負荷Ｌの大きさを検出してもよい。   The load detector 5 detects the magnitude of the load L and outputs an instruction signal S corresponding to the magnitude of the load. Various configurations can be adopted for the load detection unit 5. For example, the load detection unit 5 detects the magnitude of the load L by a detection unit that detects an output current output from the output transistor to the load L, or a current value or a voltage value that changes in conjunction with the change in the output current. May be.

また例えば、負荷検出部５は、既知の電流信号を出力トランジスタの出力電流に重畳して、負荷Ｌの端子間に現れる電圧値を検出することで負荷Ｌの大きさを検出してもよい。また例えば、負荷検出部５は、既知の電圧信号を出力トランジスタの出力電圧に重畳して、負荷Ｌの端子間に流れる電流値を検出することで負荷Ｌの大きさを検出してもよい。   For example, the load detection unit 5 may detect the magnitude of the load L by superimposing a known current signal on the output current of the output transistor and detecting a voltage value appearing between the terminals of the load L. For example, the load detection unit 5 may detect the magnitude of the load L by superimposing a known voltage signal on the output voltage of the output transistor and detecting the value of the current flowing between the terminals of the load L.

コンダクタンス変更部６は、指示信号Ｓに従って差動部１が備える差動対のコンダクタンスｇｍの値を変更する。差動対のコンダクタンスｇｍは、差動対への差動入力ΔＶＩ（＝Ｖ１−Ｖｒｅｆ）に対する差動対からの出力電流ΔＩＯの比ΔＩＯ／ΔＶＩである。   The conductance change unit 6 changes the value of the conductance gm of the differential pair included in the differential unit 1 according to the instruction signal S. The conductance gm of the differential pair is a ratio ΔIO / ΔVI of the output current ΔIO from the differential pair to the differential input ΔVI (= V1−Vref) to the differential pair.

図３は、差動対のコンダクタンスｇｍの説明図である。差動対は、ＮＰＮ型トランジスタＱａ及びＱｂにより形成され、トランジスタＱａ及びＱｂのエミッタ電極には定電流源１００が共通接続される。   FIG. 3 is an explanatory diagram of the conductance gm of the differential pair. The differential pair is formed by NPN transistors Qa and Qb, and a constant current source 100 is commonly connected to the emitter electrodes of the transistors Qa and Qb.

差動対には、ＰＮＰ型トランジスタＱｃ及びＱｄにより形成されるカレントミラー回路が能動負荷として接続される。ダイオード接続されたトランジスタＱｄのベース電極は、トランジスタＱｃに接続されており、トランジスタＱｃ及びＱｄのエミッタ電極は入力電圧ＶＩＮに接続され、コレクタ電極はそれぞれトランジスタＱａ及びＱｂのコレクタ電極へ接続される。差動対の出力電流ΔＩＯは、トランジスタＱａのコレクタ電極から取り出される。   A current mirror circuit formed by PNP transistors Qc and Qd is connected to the differential pair as an active load. The base electrode of the diode-connected transistor Qd is connected to the transistor Qc, the emitter electrodes of the transistors Qc and Qd are connected to the input voltage VIN, and the collector electrodes are connected to the collector electrodes of the transistors Qa and Qb, respectively. The output current ΔIO of the differential pair is taken out from the collector electrode of the transistor Qa.

トランジスタＱａ及びＱｂへの入力電圧をそれぞれＶＩ１及びＶＩ２とし、トランジスタＱａ及びＱｂのコレクタ電流をそれぞれＩ１及びＩ２とすると、差動対のコンダクタンスｇｍは、次式（３）によって定義される。
ｇｍ＝ΔＩＯ／ΔＶＯ
＝（Ｉ２−Ｉ１）／（ＶＩ２−ＶＩ１） （３） When the input voltages to the transistors Qa and Qb are VI1 and VI2, respectively, and the collector currents of the transistors Qa and Qb are I1 and I2, respectively, the conductance gm of the differential pair is defined by the following equation (3).
gm = ΔIO / ΔVO
= (I2-I1) / (VI2-VI1) (3)

差動対のコンダクタンスｇｍは、差動部１のゲインに比例する。したがって、コンダクタンス変更部６は、差動対のコンダクタンスｇｍを変更することによって差動部１のゲインを変更し、その結果、シリーズレギュレータ回路１０全体のゲインを変更する。   The conductance gm of the differential pair is proportional to the gain of the differential unit 1. Therefore, the conductance changing unit 6 changes the gain of the differential unit 1 by changing the conductance gm of the differential pair, and as a result, changes the gain of the entire series regulator circuit 10.

シリーズレギュレータ回路１０のゲイン変更によって、シリーズレギュレータ回路１０の位相余裕が変化する。図４の（Ａ）及び図４の（Ｂ）は、ゲインの変化に伴う位相余裕の変化を説明するボード線図である。   Changing the gain of the series regulator circuit 10 changes the phase margin of the series regulator circuit 10. FIGS. 4A and 4B are Bode diagrams illustrating changes in the phase margin accompanying changes in gain.

図４の（Ａ）及び図４の（Ｂ）は、それぞれ第１ポールｆｐ１及び第２ポールｆｐ２を有するシリーズレギュレータのゲイン線図及び位相線図である。ゲイン線図において、点線及び実線は、それぞれゲインが低減されない場合及びゲインが低減された場合の特性を示す。   4A and 4B are a gain diagram and a phase diagram of a series regulator having a first pole fp1 and a second pole fp2, respectively. In the gain diagram, a dotted line and a solid line indicate characteristics when the gain is not reduced and when the gain is reduced, respectively.

図４の（Ａ）及び図４の（Ｂ）の例では、ゲインが低減されない場合、周波数ｆａにてゲインがゼロになる前に位相シフト量が１８０度に達する。このため位相余裕はゼロである。一方で、ゲインが低減されることにより、周波数ｆｂにてゲインがゼロになっても位相シフト量が１８０度に達しない。このため、位相余裕Ｐｍが存在する。このように、ゲインの変更によってシリーズレギュレータの位相余裕が変化する。   In the example of FIGS. 4A and 4B, when the gain is not reduced, the phase shift amount reaches 180 degrees before the gain becomes zero at the frequency fa. For this reason, the phase margin is zero. On the other hand, by reducing the gain, the phase shift amount does not reach 180 degrees even when the gain becomes zero at the frequency fb. For this reason, there is a phase margin Pm. In this way, the phase margin of the series regulator changes due to the gain change.

本発明によれば、コンダクタンス変更部６は、負荷の大きさに応じた指示信号Ｓに従って差動対のコンダクタンスｇｍを変更し、シリーズレギュレータ回路１０のゲインと意想余裕を変更することができる。   According to the present invention, the conductance changing unit 6 can change the conductance gm of the differential pair according to the instruction signal S according to the magnitude of the load, and can change the gain and the intention margin of the series regulator circuit 10.

例えば、コンダクタンス変更部６は、負荷が小さく第１ポールの周波数が比較的低いときは、シリーズレギュレータ回路１０のゲインをより大きくして、シリーズレギュレータ回路１０の電圧制御の精度を高めるように、差動対のコンダクタンスを制御することが可能となる。   For example, when the load is small and the frequency of the first pole is relatively low, the conductance changing unit 6 increases the gain of the series regulator circuit 10 to increase the accuracy of voltage control of the series regulator circuit 10. It becomes possible to control the conductance of the moving pair.

一方で、コンダクタンス変更部６は、負荷が大きく第１ポールの周波数が比較的高いときは、シリーズレギュレータ回路１０のゲインをより小さくして、シリーズレギュレータ回路１０の位相余裕を増大するように、差動対のコンダクタンスを制御することが可能となる。   On the other hand, when the load is large and the frequency of the first pole is relatively high, the conductance changing unit 6 reduces the gain of the series regulator circuit 10 to increase the phase margin of the series regulator circuit 10. It becomes possible to control the conductance of the moving pair.

すなわち、負荷Ｌの大きさの相違に伴う第１ポールの移動による位相余裕の変化を補償して、負荷Ｌの大きさの相違に伴うシリーズレギュレータ回路１０の位相余裕の変化量を低減することができる。この結果、負荷Ｌの大きさの相違に伴うシリーズレギュレータ回路１０の位相余裕の変化量が低減される。   That is, it is possible to compensate for the change in the phase margin due to the movement of the first pole due to the difference in the size of the load L and reduce the amount of change in the phase margin of the series regulator circuit 10 due to the difference in the size of the load L. it can. As a result, the amount of change in the phase margin of the series regulator circuit 10 due to the difference in the size of the load L is reduced.

続いて、シリーズレギュレータ回路の他の実施例について説明する。図５は、実施例によるシリーズレギュレータ回路の第２構成例を示す図である。シリーズレギュレータ回路１０は、出力トランジスタＱ１と、差動部１と、基準電圧生成部２と、増幅部３と、電圧検出部４と、負荷検出部５と、バイパスコンデンサＣ１と、差動部１と増幅部３との間に設けられた位相補償コンデンサＣ２を備える。差動部１は、コンダクタンス変更部６を備える。   Next, another embodiment of the series regulator circuit will be described. FIG. 5 is a diagram illustrating a second configuration example of the series regulator circuit according to the embodiment. The series regulator circuit 10 includes an output transistor Q1, a differential unit 1, a reference voltage generation unit 2, an amplification unit 3, a voltage detection unit 4, a load detection unit 5, a bypass capacitor C1, and a differential unit 1. And a phase compensation capacitor C <b> 2 provided between the amplifier 3 and the amplifier 3. The differential unit 1 includes a conductance changing unit 6.

出力トランジスタＱ１は、ＮＰＮ型のバイポーラトランジスタであって、エミッタ電極及びコレクタ電極が導通電極として、ベース電極が制御電極として使用される。出力トランジスタＱ１のコレクタ電極には入力電圧ＶＩＮが接続され、エミッタ電極には負荷Ｌが接続される。バイパスコンデンサＣ１は負荷Ｌに並列に接続される。   The output transistor Q1 is an NPN type bipolar transistor, and an emitter electrode and a collector electrode are used as a conductive electrode, and a base electrode is used as a control electrode. An input voltage VIN is connected to the collector electrode of the output transistor Q1, and a load L is connected to the emitter electrode. The bypass capacitor C1 is connected to the load L in parallel.

電圧検出部４は、抵抗Ｒ１及びＲ２の直列接続を有する分圧回路を備える。抵抗Ｒ１及びＲ２は、出力トランジスタＱ１の出力電圧ＶＯＵＴとグランドとの間に接続される。電圧検出部４は、出力トランジスタＱ１の出力電圧ＶＯＵＴを、抵抗Ｒ１及びＲ２の比で分圧した分圧電圧Ｖ１を出力する。   The voltage detection unit 4 includes a voltage dividing circuit having a series connection of resistors R1 and R2. The resistors R1 and R2 are connected between the output voltage VOUT of the output transistor Q1 and the ground. The voltage detector 4 outputs a divided voltage V1 obtained by dividing the output voltage VOUT of the output transistor Q1 by the ratio of the resistors R1 and R2.

差動部１は、ＮＰＮ型トランジスタＱ２及びＱ３により形成される差動対と、トランジスタＱ２及びＱ３のエミッタ電極に共通接続され差動対のテイル電流を流すための定電流源２０と、ＰＮＰ型トランジスタＱ４及びＱ５を含むカレントミラー回路と、を備える。また差動部１は、レベルシフト回路を形成する定電流源２１及びＰＮＰ型トランジスタＱ６の直列接続と、レベルシフト回路を形成する定電流源２２及びＰＮＰ型トランジスタＱ７の直列接続を備える。   The differential unit 1 includes a differential pair formed by NPN transistors Q2 and Q3, a constant current source 20 that is connected in common to the emitter electrodes of the transistors Q2 and Q3, and flows a tail current of the differential pair, and a PNP type And a current mirror circuit including transistors Q4 and Q5. The differential section 1 includes a series connection of a constant current source 21 and a PNP transistor Q6 that form a level shift circuit, and a series connection of a constant current source 22 and a PNP transistor Q7 that form a level shift circuit.

トランジスタＱ４及びＱ５のエミッタ電極は入力電圧ＶＩＮに接続され、コレクタ電極はそれぞれトランジスタＱ２及びＱ３のコレクタ電極へ接続される。また、トランジスタＱ４及びＱ５のベース電極はトランジスタＱ５のコレクタ電極へ接続される。このようにトランジスタＱ４及びＱ５により形成されたカレントミラー回路は、トランジスタＱ２及びＱ３が形成する差動対に対して能動負荷として接続される。差動部１の出力はトランジスタＱ２のコレクタ電極から取り出される。   The emitter electrodes of the transistors Q4 and Q5 are connected to the input voltage VIN, and the collector electrodes are connected to the collector electrodes of the transistors Q2 and Q3, respectively. The base electrodes of transistors Q4 and Q5 are connected to the collector electrode of transistor Q5. Thus, the current mirror circuit formed by the transistors Q4 and Q5 is connected as an active load to the differential pair formed by the transistors Q2 and Q3. The output of the differential section 1 is taken out from the collector electrode of the transistor Q2.

定電流源２１は、入力電圧ＶＩＮとトランジスタＱ６のエミッタ電極との間に接続され、トランジスタＱ６のコレクタ電極はグランドに接続される。定電流源２１及びトランジスタＱ６は、ベース電極に印加される基準電圧Ｖｒｅｆの電圧レベルをシフトするレベルシフト回路を形成する。トランジスタＱ６のエミッタ電極はトランジスタＱ２のベース電極に接続され、電圧レベルがシフトした後の基準電圧ＶｒｅｆがトランジスタＱ２のベース電極に入力される。   The constant current source 21 is connected between the input voltage VIN and the emitter electrode of the transistor Q6, and the collector electrode of the transistor Q6 is connected to the ground. The constant current source 21 and the transistor Q6 form a level shift circuit that shifts the voltage level of the reference voltage Vref applied to the base electrode. The emitter electrode of the transistor Q6 is connected to the base electrode of the transistor Q2, and the reference voltage Vref after the voltage level is shifted is input to the base electrode of the transistor Q2.

定電流源２２は、入力電圧ＶＩＮとトランジスタＱ７のエミッタ電極との間に接続され、トランジスタＱ７のコレクタ電極はグランドに接続される。定電流源２２及びトランジスタＱ７は、ベース電極に印加される分圧電圧Ｖ１の電圧レベルをシフトするレベルシフト回路を形成する。トランジスタＱ７のエミッタ電極はトランジスタＱ３のベース電極に接続され、電圧レベルがシフトした後の分圧電圧Ｖ１がトランジスタＱ３のベース電極に入力される。   The constant current source 22 is connected between the input voltage VIN and the emitter electrode of the transistor Q7, and the collector electrode of the transistor Q7 is connected to the ground. The constant current source 22 and the transistor Q7 form a level shift circuit that shifts the voltage level of the divided voltage V1 applied to the base electrode. The emitter electrode of the transistor Q7 is connected to the base electrode of the transistor Q3, and the divided voltage V1 after the voltage level is shifted is input to the base electrode of the transistor Q3.

差動対をなすトランジスタＱ２及びＱ３には、それぞれ基準電圧Ｖｒｅｆ及び分圧電圧Ｖ１が入力され、差動部１の出力線７からは基準電圧Ｖｒｅｆ及び分圧電圧Ｖ１の差に応じた差分電圧Ｖ２が出力される。   The reference voltage Vref and the divided voltage V1 are input to the transistors Q2 and Q3 forming the differential pair, respectively, and a differential voltage corresponding to the difference between the reference voltage Vref and the divided voltage V1 is output from the output line 7 of the differential section 1. V2 is output.

増幅部３は、レベルシフト回路を形成する定電流源２３及びＰＮＰ型トランジスタＱ８の直列接続と、ＰＮＰ型トランジスタＱ９と、抵抗Ｒ４を備える。   The amplifying unit 3 includes a series connection of a constant current source 23 and a PNP transistor Q8 forming a level shift circuit, a PNP transistor Q9, and a resistor R4.

定電流源２３は、入力電圧ＶＩＮとトランジスタＱ８のエミッタ電極との間に接続され、トランジスタＱ８のコレクタ電極はグランドに接続される。また、トランジスタＱ８のベース電極は、差動部１の出力線７に接続される。定電流源２３及びトランジスタＱ８は、差動部１からの出力電流を増幅する目的で設けられる。トランジスタＱ８のエミッタ電極はトランジスタＱ９のベース電極に接続され、電圧レベルがシフトした後の差分電圧Ｖ２がトランジスタＱ９のベース電極に入力される。   The constant current source 23 is connected between the input voltage VIN and the emitter electrode of the transistor Q8, and the collector electrode of the transistor Q8 is connected to the ground. The base electrode of the transistor Q8 is connected to the output line 7 of the differential unit 1. The constant current source 23 and the transistor Q8 are provided for the purpose of amplifying the output current from the differential unit 1. The emitter electrode of the transistor Q8 is connected to the base electrode of the transistor Q9, and the differential voltage V2 after the voltage level is shifted is input to the base electrode of the transistor Q9.

ＰＮＰ型トランジスタＱ９の第１の導通電極であるエミッタ電極は、入力電圧ＶＩＮに接続される。第２の導通電極であるコレクタ電極と負荷Ｌの間には抵抗Ｒ４が接続され、抵抗Ｒ４にはトランジスタＱ９のコレクタ電流が流れる。   The emitter electrode which is the first conduction electrode of the PNP transistor Q9 is connected to the input voltage VIN. A resistor R4 is connected between the collector electrode as the second conductive electrode and the load L, and the collector current of the transistor Q9 flows through the resistor R4.

抵抗Ｒ４の両端には出力トランジスタＱ１のベース電極及びエミッタ電極に接続される。その結果、出力トランジスタＱ１のベースエミッタ間には、トランジスタＱ９のコレクタ電流により抵抗Ｒ４の両端に現れる降下電圧が印加されるため、出力トランジスタＱ１の出力電圧ＶＯＵＴおよび出力電流Ｖ１がトランジスタＱ９のコレクタ電流によって制御される。   Both ends of the resistor R4 are connected to the base electrode and the emitter electrode of the output transistor Q1. As a result, a drop voltage appearing across the resistor R4 due to the collector current of the transistor Q9 is applied between the base and emitter of the output transistor Q1, so that the output voltage VOUT and the output current V1 of the output transistor Q1 become the collector current of the transistor Q9. Controlled by.

負荷検出部５は、シャント抵抗Ｒ６と、抵抗Ｒ７と、定電流源２４と、コンパレータ２５を備える。シャント抵抗Ｒ６は、入力電圧ＶＩＮと第１トランジスタＱ１のコレクタ電極との間に接続される。他の実施例では、シャント抵抗Ｒ６を、第１トランジスタＱ１のエミッタ電極と負荷Ｌとの間に接続してもよい。   The load detection unit 5 includes a shunt resistor R6, a resistor R7, a constant current source 24, and a comparator 25. The shunt resistor R6 is connected between the input voltage VIN and the collector electrode of the first transistor Q1. In another embodiment, the shunt resistor R6 may be connected between the emitter electrode of the first transistor Q1 and the load L.

抵抗Ｒ７は、シャント抵抗Ｒ６の一方の電極と定電流源２４との間に接続される。また、抵抗Ｒ７及び定電流源２４の接続点はコンパレータ２５の負入力に接続される。一方で、コンパレータ２５の正入力にはシャント抵抗Ｒ６の他方の電極が接続される。   The resistor R7 is connected between one electrode of the shunt resistor R6 and the constant current source 24. The connection point between the resistor R7 and the constant current source 24 is connected to the negative input of the comparator 25. On the other hand, the other electrode of the shunt resistor R6 is connected to the positive input of the comparator 25.

したがって、コンパレータ２５の出力は、抵抗Ｒ７の降下電圧が与える一定の基準電圧よりもシャント抵抗Ｒ６の降下電圧が大きいとき「Ｌ」レベルとなり、抵抗Ｒ７の降下電圧よりもシャント抵抗Ｒ６の降下電圧が小さいとき「Ｈ」レベルとなる。   Accordingly, the output of the comparator 25 becomes “L” level when the voltage drop of the shunt resistor R6 is larger than the constant reference voltage given by the voltage drop of the resistor R7, and the voltage drop of the shunt resistor R6 is lower than the voltage drop of the resistor R7. When it is small, it becomes “H” level.

負荷Ｌが大きく出力トランジスタＱ１の出力電流が大きい場合にはシャント抵抗Ｒ６の両端電位が大きくなる。また、負荷Ｌが小さく出力トランジスタＱ１の出力電流が小さいときシャント抵抗Ｒ６の両端電位が小さくなる。この結果、コンパレータ２５の出力は、負荷Ｌの大きさに応じた信号となる。負荷検出部５は、指示信号Ｓとして、コンパレータ２５の出力をコンダクタンス変更部６へ出力する。   When the load L is large and the output current of the output transistor Q1 is large, the potential across the shunt resistor R6 increases. Further, when the load L is small and the output current of the output transistor Q1 is small, the potential across the shunt resistor R6 is small. As a result, the output of the comparator 25 is a signal corresponding to the magnitude of the load L. The load detection unit 5 outputs the output of the comparator 25 to the conductance changing unit 6 as the instruction signal S.

他の実施例では、他の検出手段を使用して出力トランジスタＱ１の出力電流を検出し、負荷Ｌの大きさを判定してもよい。負荷Ｌに流れる電流と相関関係を有する電流値であれば、負荷Ｌの大きさを判定するために使用することができる。   In another embodiment, other detection means may be used to detect the output current of the output transistor Q1 and determine the magnitude of the load L. Any current value having a correlation with the current flowing through the load L can be used to determine the size of the load L.

コンダクタンス変更部６は、トランジスタＱ２及びＱ３のエミッタ抵抗として接続される抵抗Ｒ８及びＲ９と、抵抗Ｒ８及びＲ９を短絡するＭＯＳトランジスタ１０及び１１を備える。電界効果トランジスタＱ１０及びＱ１１のソース電極およびドレイン電極が、はそれぞれ抵抗Ｒ８およびＲ９の両端に接続される。電界効果トランジスタＱ１０及びＱ１１のゲート電極には指示信号Ｓが印加される。   The conductance changing unit 6 includes resistors R8 and R9 connected as emitter resistors of the transistors Q2 and Q3, and MOS transistors 10 and 11 that short-circuit the resistors R8 and R9. The source and drain electrodes of field effect transistors Q10 and Q11 are connected to both ends of resistors R8 and R9, respectively. An instruction signal S is applied to the gate electrodes of field effect transistors Q10 and Q11.

したがって、負荷Ｌが小さく指示信号Ｓが「Ｈ」レベルのときは、電界効果トランジスタＱ１０及びＱ１１がオンになり抵抗Ｒ８及びＲ９が短絡される。この結果、トランジスタＱ２及びＱ３を流れる電流が増加するので、差動対のコンダクタンスｇｍが増加する。この結果、シリーズレギュレータ回路１０のゲインが増加する。   Therefore, when load L is small and instruction signal S is at “H” level, field effect transistors Q10 and Q11 are turned on and resistors R8 and R9 are short-circuited. As a result, since the current flowing through the transistors Q2 and Q3 increases, the conductance gm of the differential pair increases. As a result, the gain of the series regulator circuit 10 increases.

一方で、負荷Ｌが大きく指示信号Ｓが「Ｌ」レベルのときは、電界効果トランジスタＱ１０及びＱ１１がオフになり抵抗Ｒ８及びＲ９の短絡がなくなる。この結果、トランジスタＱ２及びＱ３を流れる電流が減少するので、差動対のコンダクタンスｇｍが減少する。この結果、シリーズレギュレータ回路１０のゲインが減少する。   On the other hand, when the load L is large and the instruction signal S is at the “L” level, the field effect transistors Q10 and Q11 are turned off, and the resistors R8 and R9 are not short-circuited. As a result, the current flowing through the transistors Q2 and Q3 is reduced, so that the conductance gm of the differential pair is reduced. As a result, the gain of the series regulator circuit 10 decreases.

本実施例によれば、負荷Ｌがあるしきい値より大きい場合には、シリーズレギュレータ回路１０のゲインが減少する。このため負荷Ｌの大きさの相違に伴う第１ポールの移動による位相余裕の変化が補償されるので、負荷Ｌの大きさの相違に伴うシリーズレギュレータ回路１０の位相余裕の変化量を低減することができる。このため、より大きな負荷が接続された場合の位相余裕の悪化を緩和することが可能となる。   According to the present embodiment, when the load L is larger than a certain threshold value, the gain of the series regulator circuit 10 decreases. For this reason, since the change in the phase margin due to the movement of the first pole due to the difference in the size of the load L is compensated, the amount of change in the phase margin of the series regulator circuit 10 due to the difference in the size of the load L is reduced. Can do. For this reason, it becomes possible to relieve the deterioration of the phase margin when a larger load is connected.

続いて、シリーズレギュレータ回路の他の実施例について説明する。図６は、実施例によるシリーズレギュレータ回路の第３構成例を示す図である。図５に示す構成要素と同一の構成要素については同一の参照符号を付する。同一の参照符号が付された構成要素の動作は、特に説明しない限り同じである。   Next, another embodiment of the series regulator circuit will be described. FIG. 6 is a diagram illustrating a third configuration example of the series regulator circuit according to the embodiment. Components that are the same as those shown in FIG. 5 are given the same reference numerals. The operation of the components denoted by the same reference numerals is the same unless otherwise described.

コンダクタンス変更部６は、トランジスタＱ２およびＱ３により形成される差動対のテイル電流の少なくとも一部を供給する定電流源２６と、電界効果トランジスタＱ１２を備える。電界効果トランジスタＱ１２は、指示信号Ｓに従って定電流源２６と差動対との間の接続を開閉する。   The conductance changing unit 6 includes a constant current source 26 that supplies at least part of the tail current of the differential pair formed by the transistors Q2 and Q3, and a field effect transistor Q12. The field effect transistor Q12 opens and closes the connection between the constant current source 26 and the differential pair according to the instruction signal S.

本構成例では、定電流源２６は電界効果トランジスタＱ１２のドレイン電極とグランドとの間に接続され、電界効果トランジスタＱ１２のソース電極がトランジスタＱ２およびＱ３のエミッタ電極に接続されている。すなわち、定電流源２６と電界効果トランジスタＱ１２の直接接続は、テイル電流を供給する他の定電流源２０に並列接続されている。電界効果トランジスタＱ１２のゲート電極には指示信号Ｓが印加される。   In this configuration example, the constant current source 26 is connected between the drain electrode of the field effect transistor Q12 and the ground, and the source electrode of the field effect transistor Q12 is connected to the emitter electrodes of the transistors Q2 and Q3. That is, the direct connection between the constant current source 26 and the field effect transistor Q12 is connected in parallel to another constant current source 20 that supplies a tail current. An instruction signal S is applied to the gate electrode of field effect transistor Q12.

したがって、負荷Ｌが小さく指示信号Ｓが「Ｈ」レベルのときは、電界効果トランジスタＱ１２がオンになり定電流源２６が供給する電流がトランジスタＱ２およびＱ３を流れる。この結果、トランジスタＱ２及びＱ３を流れる電流が増加するので、差動対のコンダクタンスｇｍが増加する。   Therefore, when load L is small and instruction signal S is at “H” level, field effect transistor Q12 is turned on and the current supplied from constant current source 26 flows through transistors Q2 and Q3. As a result, since the current flowing through the transistors Q2 and Q3 increases, the conductance gm of the differential pair increases.

一方で、負荷Ｌが大きく指示信号Ｓが「Ｌ」レベルのときは、電界効果トランジスタＱ１２がオフになり定電流源２６が供給する電流がトランジスタＱ２およびＱ３を流れなくなる。この結果、トランジスタＱ２及びＱ３を流れる電流が減少するので、差動対のコンダクタンスｇｍが減少する。   On the other hand, when load L is large and instruction signal S is at “L” level, field effect transistor Q12 is turned off and the current supplied from constant current source 26 does not flow through transistors Q2 and Q3. As a result, the current flowing through the transistors Q2 and Q3 is reduced, so that the conductance gm of the differential pair is reduced.

このため本実施例のようにコンダクタンス変更部６を構成しても、差動対のコンダクタンスｇｍを変更することができる。   Therefore, even if the conductance changing unit 6 is configured as in the present embodiment, the conductance gm of the differential pair can be changed.

続いて、シリーズレギュレータ回路の他の実施例について説明する。図７は、実施例によるシリーズレギュレータ回路の第４構成例を示す図である。図５に示す構成要素と同一の構成要素については同一の参照符号を付する。同一の参照符号が付された構成要素の動作は、特に説明しない限り同じである。   Next, another embodiment of the series regulator circuit will be described. FIG. 7 is a diagram illustrating a fourth configuration example of the series regulator circuit according to the embodiment. Components that are the same as those shown in FIG. 5 are given the same reference numerals. The operation of the components denoted by the same reference numerals is the same unless otherwise described.

負荷検出部５は、上記のシャント抵抗Ｒ６と、センスアンプ２７を備える。センスアンプ２７の正入力および負入力はシャント抵抗の両端に接続されており、センスアンプ２７は、シャント抵抗Ｒ６における電圧降下量に応じた連続量を示す信号を指示信号Ｓとして出力する。   The load detection unit 5 includes the shunt resistor R6 and the sense amplifier 27. The positive input and the negative input of the sense amplifier 27 are connected to both ends of the shunt resistor, and the sense amplifier 27 outputs a signal indicating a continuous amount corresponding to the voltage drop amount in the shunt resistor R6 as the instruction signal S.

コンダクタンス変更部６は、電流制御素子Ｑ１３を備える。電流制御素子Ｑ１３は、指示信号Ｓに従って、トランジスタＱ２およびＱ３により形成される差動対のテイル電流を制御する。例えば、電流制御素子Ｑ１３は、差動対とグランドとの間に接続され、指示信号Ｓに従って差動対のテイル電流を制御するトランジスタであってよい。   The conductance changing unit 6 includes a current control element Q13. Current control element Q13 controls the tail current of the differential pair formed by transistors Q2 and Q3 according to instruction signal S. For example, the current control element Q13 may be a transistor that is connected between the differential pair and the ground and controls the tail current of the differential pair according to the instruction signal S.

図７に示す例では、電流制御素子Ｑ１３は、ＮＰＮ型トランジスタであって、コレクタ電極およびエミッタ電極がそれぞれ差動対およびグランドに接続され、ベース電極に制御信号Ｓが印加される。   In the example shown in FIG. 7, the current control element Q13 is an NPN transistor, and the collector electrode and the emitter electrode are connected to the differential pair and the ground, respectively, and the control signal S is applied to the base electrode.

本実施例によれば、負荷Ｌの大きさに応じて連続的に差動対のコンダクタンスｇｍを変更することが可能になる。このため負荷Ｌの大きさに応じた位相余裕の補償量を連続的に変化させることが可能となる。   According to the present embodiment, the conductance gm of the differential pair can be continuously changed according to the size of the load L. For this reason, the compensation amount of the phase margin according to the magnitude of the load L can be continuously changed.

１ 差動部
３ 増幅部
４ 電圧検出部
５ 負荷検出部
６ コンダクタンス変更部
１０ シリーズレギュレータ回路
Ｃ１ バイパスコンデンサ
Ｃ２ 位相補償コンデンサ
Ｌ 負荷 DESCRIPTION OF SYMBOLS 1 Differential part 3 Amplification part 4 Voltage detection part 5 Load detection part 6 Conductance change part 10 Series regulator circuit C1 Bypass capacitor C2 Phase compensation capacitor L Load

Claims (7)

入力電圧と負荷の間に接続されて負荷に出力電圧を供給する増幅素子と、
前記出力電圧に応じた電圧信号を出力する電圧検出部と、
一対のトランジスタで構成される差動対により基準電圧及び前記電圧信号との差に応じた差分電圧を出力する差動部と、
前記差分電圧を増幅して前記増幅素子の制御端子へ入力する増幅部と、
前記負荷の大きさを検出し、前記負荷の大きさに応じた指示信号を出力する負荷検出部と、を備え、
前記差動部は、前記指示信号に従って前記差動対のコンダクタンスの値を変更するコンダクタンス変更部を備える定電圧回路。 An amplifying element connected between the input voltage and the load to supply the output voltage to the load;
A voltage detector that outputs a voltage signal corresponding to the output voltage;
A differential unit configured to output a differential voltage corresponding to a difference between a reference voltage and the voltage signal by a differential pair including a pair of transistors;
An amplifying unit that amplifies the differential voltage and inputs the amplified voltage to a control terminal of the amplifying element;
A load detection unit that detects a size of the load and outputs an instruction signal according to the size of the load;
The differential unit includes a conductance changing unit that changes a conductance value of the differential pair according to the instruction signal. 前記コンダクタンス変更部は、前記指示信号に従って前記一対のトランジスタのエミッタ抵抗値を変更するエミッタ抵抗変更部を備える請求項１に記載の定電圧回路。   The constant voltage circuit according to claim 1, wherein the conductance changing unit includes an emitter resistance changing unit that changes an emitter resistance value of the pair of transistors according to the instruction signal. 前記エミッタ抵抗変更部は、
エミッタ抵抗として前記一対のトランジスタに接続される抵抗素子と、
前記指示信号に従って前記抵抗素子を短絡するスイッチと、
を備える請求項２に記載の定電圧回路。 The emitter resistance changing unit is
A resistance element connected to the pair of transistors as an emitter resistor;
A switch for short-circuiting the resistance element according to the instruction signal;
A constant voltage circuit according to claim 2. 前記コンダクタンス変更部は、前記指示信号に従って前記一対のトランジスタのテイル電流を制御する電流制御部を備える請求項１に記載の定電圧回路。   The constant voltage circuit according to claim 1, wherein the conductance changing unit includes a current control unit that controls a tail current of the pair of transistors according to the instruction signal. 前記電流制御部は、
前記一対のトランジスタのテイル電流の少なくとも一部を供給する定電流源と、
前記指示信号に従って前記定電流源と前記一対のトランジスタとの間の接続を開閉するスイッチとを備える請求項４に記載の定電圧回路。 The current controller is
A constant current source for supplying at least part of the tail current of the pair of transistors;
The constant voltage circuit according to claim 4, further comprising a switch that opens and closes a connection between the constant current source and the pair of transistors in accordance with the instruction signal. 前記負荷検出部は、
前記入力電圧、前記負荷及び前記増幅素子に直列接続された抵抗と、
前記抵抗の両端の電位差に応じて前記スイッチを開閉する前記指示信号を生成するコンパレータと、
を備える請求項５に記載の定電圧回路。 The load detector is
A resistor connected in series to the input voltage, the load and the amplifying element;
A comparator that generates the instruction signal for opening and closing the switch according to a potential difference between both ends of the resistor;
A constant voltage circuit according to claim 5. 前記負荷検出部は、
前記入力電圧、前記負荷及び前記増幅素子に直列接続された抵抗と、
前記抵抗の両端の電位差に応じた前記指示信号を生成するセンスアンプと、
を備える請求項４に記載の定電圧回路。 The load detector is
A resistor connected in series to the input voltage, the load and the amplifying element;
A sense amplifier that generates the instruction signal according to a potential difference between both ends of the resistor;
The constant voltage circuit according to claim 4.
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