JP2012049659A - Digital phase lock loop circuit - Google Patents
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Abstract
Description
本発明は、位相同期ループ回路に関し、特に、デスキュー(De−Skew)用のADPLL(All Digital Phase Locked Loop)等に適用して好適なデジタル位相同期ループ回路に関する。 The present invention relates to a phase-locked loop circuit, and more particularly to a digital phase-locked loop circuit suitable for application to an ADPLL (All Digital Phase Locked Loop) for deskew (De-Skew).
近年、特定用途向けIC(ASIC:Application Specific Integrated Circuits)等の半導体集積回路装置においてクロック生成回路として組み込まれるアナログPLL(Phase Locked Loop)(PLLマクロ)は、内部フィルタを抵抗や容量といったアナログ素子を用いて構成することによる面積の増加や、電源電圧の低下(低電圧化)による特性の劣化など、様々な問題に直面している。そこで、アナログPLLの素子をすべてデジタル構成に置き換えた全デジタルPLL(ADPLL)の開発が盛んに進められている。 In recent years, an analog PLL (Phase Locked Loop) (PLL macro) incorporated as a clock generation circuit in a semiconductor integrated circuit device such as an application specific integrated circuit (ASIC) (ASIC) has an analog element such as a resistor or a capacitor. Various problems have been faced, such as an increase in area due to the use and configuration, and deterioration of characteristics due to a decrease in power supply voltage (lower voltage). Therefore, development of an all-digital PLL (ADPLL) in which all elements of the analog PLL are replaced with a digital configuration has been actively promoted.
図14に、逓倍用のアナログPLL(APLL)の典型的な構成の一例を示す。図14に示すように、このPLLは、FREF端子に入力されるリファレンスクロック(基準クロック)信号FREFをM分周する前段分周器(MDIV)31と、前段分周器(MDIV)31の出力信号FRと帰還分周器(NDIV)32の出力信号FDを入力し位相・周波数を比較する位相周波数比較器(PFD)33と、位相周波数比較器(PFD)33での位相比較結果UP/DNに応じて容量を充電・放電する電流を制御し位相差に対応した電圧を蓄積するチャージポンプ(CP)34と、チャージポンプ(CP)34の電圧を平滑化させる低域通過フィルタよりなるアナログフィルタ(FIL)35と、アナログフィルタ(FIL)35の出力電圧を制御電圧として入力し該制御電圧に対応した周波数の発振クロックを出力する電圧制御発振器(VCO)36と、電圧制御発振器(VCO)36の出力クロック信号FOをP分周した信号FOUTを出力する後段分周器(PDIV)37と、電圧制御発振器(VCO)36の出力クロック信号FOをN分周した信号FDを出力する帰還分周器(NDIV)32と、を備え、リファレンスクロック信号FREFをM分周した信号FR(周波数:FREF/M)と、電圧制御発振器(VCO)36の出力クロック信号FO(周波数:FOUT×P)をN分周した信号FD(周波数:(FOUT×P)/N)の位相、周波数が一致するように制御される。
FIG. 14 shows an example of a typical configuration of a multiplication analog PLL (APLL). As shown in FIG. 14, this PLL includes a pre-stage divider (MDIV) 31 that divides a reference clock (reference clock) signal FREF input to the FREF terminal by M, and an output of the pre-stage divider (MDIV) 31. A phase frequency comparator (PFD) 33 that receives the signal FR and the output signal FD of the feedback frequency divider (NDIV) 32 and compares the phase and frequency, and the phase comparison result UP / DN in the phase frequency comparator (PFD) 33 An analog filter comprising a charge pump (CP) 34 for controlling the current for charging / discharging the capacity in accordance with the voltage and storing a voltage corresponding to the phase difference, and a low-pass filter for smoothing the voltage of the charge pump (CP) 34 (FIL) 35 and the output voltage of analog filter (FIL) 35 are input as control voltages, and an oscillation clock having a frequency corresponding to the control voltage is output. A voltage-controlled oscillator (VCO) 36, a post-stage divider (PDIV) 37 that outputs a signal FOUT obtained by dividing the output clock signal FO of the voltage-controlled oscillator (VCO) 36 by P, and an output of the voltage-controlled oscillator (VCO) 36 A feedback frequency divider (NDIV) 32 that outputs a signal FD obtained by dividing the clock signal FO by N, a signal FR (frequency: FREF / M) obtained by dividing the reference clock signal FREF by M, and a voltage controlled oscillator ( Control is performed so that the phase and frequency of the signal FD (frequency: (FOUT × P) / N) obtained by dividing the output clock signal FO (frequency: FOUT × P) of the
FREF/M=(FOUT×P)/N ・・・(1) FREF / M = (FOUT × P) / N (1)
なお、FREF、FR、FD、FO、FOUT等は、リファレンスクロック信号、M分周したリファレンスクロック信号、FOUTをN分周したフィードバッククロック信号、発振クロック信号、DOをP分周した出力クロック信号の各信号を表しているが、各信号の周波数を表すものとする。 FREF, FR, FD, FO, FOUT, etc. are a reference clock signal, a reference clock signal divided by M, a feedback clock signal obtained by dividing FOUT by N, an oscillation clock signal, and an output clock signal obtained by dividing DO by P. Although each signal is represented, it is assumed that the frequency of each signal is represented.
上式(1)より、逓倍用アナログPLLは次式(2)の周波数FOUTを出力する。
FOUT=FREF×N/(M×P) ・・・(2)
From the above equation (1), the multiplication analog PLL outputs the frequency FOUT of the following equation (2).
FOUT = FREF × N / (M × P) (2)
したがって、トータルの逓倍値はFOUT/FREFより、次式(3)で与えられる。 Therefore, the total multiplied value is given by the following equation (3) from FOUT / FREF.
N/(M×P) ・・・(3) N / (M × P) (3)
逓倍用アナログPLLは、PLL回路内に帰還経路(フィードバックパス)を有し、逓倍されたクロック(周波数FOUT)を出力する。 The multiplication analog PLL has a feedback path (feedback path) in the PLL circuit, and outputs a multiplied clock (frequency FOUT).
一方、De−skew用アナログPLLでは、PLL回路外部に帰還経路(フィードバックパス)を備え、リファレンスクロック信号と、帰還クロック信号(フィードバッククロック)の位相を合わせる。 On the other hand, the De-skew analog PLL includes a feedback path (feedback path) outside the PLL circuit, and matches the phases of the reference clock signal and the feedback clock signal (feedback clock).
図15に、De−skew用アナログPLLの典型的な構成の一例を示す。このDe−skew用アナログPLLはチップ間やマクロ間の入出信号の位相合わせに使われるマクロである。このため、PLL30の外部の帰還経路(フィードバックパス)にCTS(Clock Tree Synthesis)41が配置される。CTS41には、クロック分配システムにおいて末端間でのスキューを解消するようにバッファ(CTSバッファ)が挿入される。リファレンスクロック信号FREFをM分周した信号FRと、CTS41の末端から出力される信号FBAKをN分周した信号FDの位相、周波数が一致するように帰還制御される。
FIG. 15 shows an example of a typical configuration of an analog PLL for De-skew. This analog PLL for De-skew is a macro used for phase matching of input / output signals between chips and between macros. For this reason, a CTS (Clock Tree Synthesis) 41 is arranged in a feedback path (feedback path) outside the
FREF/M=FOUT/N ・・・(4) FREF / M = FOUT / N (4)
De−Skew用アナログPLLは、次式(5)で表される周波数FOUTを出力する。 The De-Skew analog PLL outputs a frequency FOUT represented by the following equation (5).
FOUT=FREF×N/M ・・・(5) FOUT = FREF × N / M (5)
したがって、トータルの逓倍値は、
N/M
である。
Therefore, the total multiplication value is
N / M
It is.
図16は、図15に示したDe−Skew用アナログPLL30の適用例の一例を模式的に示す図である(図16は本願発明者が作図したものである)。図16に示すように、De−Skew用PLL30(図16のDe−Skew用アナログPLL30と等しい)は、例えば、異なるクロックドメイン間やチップ間でのデータのやり取りを行なう際に用いられる。CTS41、42の末端同士の位相を調整し、同期をとることで、データのやり取りが可能となる。図16に示した例では、De−Skew用PLL30のFREF端子に入力されるクロックが200MHZで動作するユーザロジック43に入力され、De−Skew用PLL30のFOUT端子からの出力クロックがCTS41を介して400MHZで動作するユーザロジック44に入力されるとともに、端子FBAKに入力され、De−Skew用PLL30において、FREFとFBAKの2つの信号の立ち上がりエッジの位相が揃うように制御される。
FIG. 16 is a diagram schematically showing an example of an application example of the De-Skew
上記したDe−Skew用PLL30に、ADPLLの構成を適用する場合、以下に説明するように、問題があることが明らかとなった(本願発明者等の分析による)。以下では、この問題を説明するための前提として、はじめにADPLLを説明する。
When applying the configuration of ADPLL to the above-described
図17は、特許文献1に開示されたADPLLの構成を示す図である。図18は、図17を簡略化して示した図である(非特許文献1のFig.1参照)。図18に示すように、リファレンスクロック信号FREFは、TDC(time−to−digital converter)1に入力されるとともに、DCO(Digitally−Controlled−Oscillator)の出力CKVをクロック端子に入力するフリップフロップ(FF)2のデータ端子に入力される。FF2は、CKVの立ち上がりエッジに応答して、FREFをサンプルし、タイミング調整されたFREF(Retimed FREF)をCKR(Retimed FREF)として出力する。CKRは、TDC1の測定結果をラッチするラッチ回路(Latch)とアキュムレータ(Reference Phase Accumulator)3に入力される。アキュムレータ3では、CKRのエッジが入力されるごとに、逓倍設定値をアキュムレート(累算)する。
FIG. 17 is a diagram illustrating a configuration of the ADPLL disclosed in
図18において、TDC1(図17の201に対応)は、リファレンスクロック信号FREFのタイミングでのFREFの位相と出力クロックCKVの位相の差分をデジタルデータにて出力する。この位相差分は、TDC1内の遅延素子の個数に対応する。 In FIG. 18, TDC1 (corresponding to 201 in FIG. 17) outputs the difference between the phase of the FREF and the phase of the output clock CKV at the timing of the reference clock signal FREF as digital data. This phase difference corresponds to the number of delay elements in TDC1.
図24に、図17に示したTDC201の構成例を示す。このTDCは、DCOの出力CKVとリファレンスクロックFREFを入力し、CKVの立ち上がりエッジとFREFの立ち上がりエッジの位相差TDC_RISEと、CKVの立ち下りエッジとFREFの立ち上がりエッジの位相差TDC_FALLを出力する。図24に示すように、TCD1は、L個の遅延素子と、L個のFFと、エッジ検出器を備えている。
FIG. 24 shows a configuration example of the
図25は、図24のTDCのタイミング動作を示す図であり、L=10としている。TDCにおいて、DCOの出力CKVをL個の遅延素子で徐々に遅延させた信号D(0)〜D(L−1)を、時刻T1にリファレンスクロック信号FREFの立ち上がりエッジで一斉にサンプリングし、10ビットのサンプリングデータQ[0:9]として例えば“0011110000”を得る。サンプリングデータQ[0:9]の0から1に値が変化する箇所と1から0に値が変化する箇所を検出することで、遅延した出力クロックCKVの立ち上がりエッジと立ち下りエッジとの間隔を、遅延素子の段数で表すことができる。この場合、1から0へ変化する箇所Q[6]が立ち上がりエッジの情報となり(Q[2−5]が1であり、Q[6]で0となる)、1から0に変化する箇所Q[2]が立ち下りエッジの情報となり(Q[6−9]、Q[0−1]が1であり、Q[2]で1となる)、それぞれ、デジタルデータTDC_RISE、TDC_FALLとして出力される。すなわち、TDCによって出力クロックCKVの立ち上がりエッジはFREFの立ち上がりエッジに対してTDC内の遅延素子6段分進んでおり、出力クロックCKVの立ち下がりエッジはFREFの立ち上がりエッジに対してTDC内の遅延素子2段分進んでいることが測定される。 FIG. 25 is a diagram showing the timing operation of the TDC of FIG. 24, where L = 10. At TDC, signals D (0) to D (L-1) obtained by gradually delaying the output CKV of the DCO with L delay elements are sampled at the rising edge of the reference clock signal FREF at time T1. For example, “0011110000” is obtained as the bit sampling data Q [0: 9]. By detecting a location where the value changes from 0 to 1 and a location where the value changes from 1 to 0 in the sampling data Q [0: 9], the interval between the rising edge and the falling edge of the delayed output clock CKV is determined. , And can be expressed by the number of stages of delay elements. In this case, the location Q [6] that changes from 1 to 0 becomes the information of the rising edge (Q [2-5] is 1 and becomes 0 at Q [6]), and the location Q that changes from 1 to 0 [2] is falling edge information (Q [6-9], Q [0-1] is 1 and Q [2] is 1), which are output as digital data TDC_RISE and TDC_FALL, respectively. . That is, the rising edge of the output clock CKV is advanced by 6 stages of delay elements in the TDC with respect to the rising edge of FREF by the TDC, and the falling edge of the output clock CKV is delayed in the TDC with respect to the rising edge of FREF. It is measured that it has advanced two stages.
図18、図17のADPLLにおいて、TDC1(TDC201)は、最大CKV信号1周期分の時間が測定できればよい。TDC1(TDC201)の出力は、DCO周期正規化回路(DCO Period Normalization)5に入力され、TDC1で測定れた遅延素子の個数に対応した位相差を、CKVの1周期に対する割合(小数部分)に正規化される。
In the ADPLL of FIGS. 18 and 17, TDC1 (TDC201) only needs to be able to measure the time for one period of the maximum CKV signal. The output of TDC1 (TDC201) is input to a DCO
アキュムレータ(Oscillator Phase Accumulator)4では、CKVのエッジ回数(例えば立ち上がりエッジ)をアキュムレート(累算)し、サンプラ8でCKRのタイミング(例えば立ち上がりエッジのタイミング)ごとにアキュムレート値を出力する。上記動作によって、CKRのタイミングごとに、アキュムレータ3によるFREFのアキュムレート値、アキュムレータ4によるCKVのアキュムレート値、及び、FREFとCKVの間の位相差(TDC1によって測定される)のデータが得られる。
An accumulator (Oscillator Phase Accumulator) 4 accumulates (accumulates) the number of CKV edges (for example, rising edge), and outputs an accumulated value for each CKR timing (for example, rising edge timing). Through the above operation, the FREF accumulation value by the
アキュムレータ3、4のアキュムレート値の差分(RR[k]−Rv[k])は、DCOの出力クロック信号CKVの1サイクル以上の位相差を、整数で表した成分(何クロックサイクル分に対応するかを示す)である。一方、TDC1で得られる位相差ε[k]は、DCOの出力クロック信号CKVの1サイクル以内の位相差であり、小数の扱いとなる。なお、RR[k]、Rv[k]、ε[k](k=1、2、・・・・)は、時間離散信号(サンプリングクロックCKRでサンプリングされた信号)であることを表しており、振幅も離散値(デジタル信号)である。
The difference between the accumulator values of the
得られたデータは、位相誤差検出回路(Phase detector)6にて、次式(6)により、デジタル演算処理にて位相誤差データφE[k]が出力される。 From the obtained data, the phase error detection circuit (Phase detector) 6 outputs phase error data φE [k] by digital arithmetic processing according to the following equation (6).
φE[k]=RR[k]−Rv[k]+ε[k] ・・・(6) φE [k] = RR [k] −Rv [k] + ε [k] (6)
ただし、φE[k]は、位相差(位相誤差データ)、
RR[k]は、FREFのアキュムレート値、
Rv[k]は、サンプラ8の出力(CKVのアキュムレート値)、
ε[k]は、CKV1クロック以内の位相差データ
である。
Where φE [k] is the phase difference (phase error data),
RR [k] is the accumulated value of FREF,
Rv [k] is the output of the sampler 8 (accumulated value of CKV),
ε [k] is phase difference data within CKV1 clock.
この位相誤差データφE[k]を、デジタルフィルタ(Loop Filter)へ入力して平滑化し、DCOのゲインの正規化(DCO gain normalization)を行った複数ビットのデジタル信号d[k]がCKRのタイミングでDCOに入力される。DCOは、LC共振回路からなり、並列接続されたバリキャップダイオードをデジタル信号d[k]の各ビットの論理1、0の電圧で制御することで容量を可変させ、LC共振周波数を可変させる。最終的には、位相誤差データφE[k]が0になるようにDCOの発振周波数が調整される(ロック状態となる)。
The phase error data φE [k] is input to a digital filter (Loop Filter), smoothed, and DCO gain normalization (DCO gain normalization) is performed. Is input to the DCO. The DCO is composed of an LC resonance circuit, and the capacitance is varied by controlling the varicap diodes connected in parallel with the
図19(A)は、図18における、アキュムレータ4の出力Rv[i]と出力クロックCKVの対応を示す図である(非特許文献1のFig.5参照)。図19(B)は、アキュムレータ3の出力RR[k]とクロックCKRの対応を示す図である。いずれもmodulo 16であり、累算結果は0〜15の値をとる。非特許文献1のFig.5では、φE=3が例示されているが、図19では、φE=0(位相誤差=0)としている。
19A is a diagram showing the correspondence between the output Rv [i] of the
図19(A)に示すように、アキュムレータ4の出力Rv[i]は、出力クロックCVKの1パルスにつき1つずつmodulo 16で増加する。なお、Rv[i](i=1、2、・・・)も時間離散信号を表しているが、CKVのタイミングで更新されるサンプル値データである。サンプラ8ではアキュムレータ4の出力Rv[i]をCKRのタイミングでサンプリングし、サンプリングした信号Rv[k]が位相誤差検出回路(Phase detector)6に入力される。CKVの1周期内に収まるFREFとCKVの位相差ε[k](CKRのタイミングでサンプリングされる)も、位相誤差検出回路(Phase detector)6での位相比較に使用される。
As shown in FIG. 19A, the output Rv [i] of the
図19(B)に示すように、周波数設定コマンドによりアキュムレータ3に対してFCW(Fequency Command Word)=10とセットされた場合、アキュムレータ3の出力RR[k]は、CKR1パルスにつき、10ずつ、modulo 16で増加する。
As shown in FIG. 19B, when FCW (Frequency Command Word) = 10 is set for the
図18に示したADPLLにおいて、CKRのタイミングで比較演算(φE[k]=RR[k]−Rv[k]+ε[k])が行われ、差分φE[k]が0となるように動作する。最終的な位相比較特性(入力位相差(CKV数)と出力デジタルコード)は、図20に示すようなものとなる(本願発明者等による)。位相差のCKV1クロックサイクル以内の小数部は、TDC1内の遅延素子の時間分解能によって設定される。 In the ADPLL shown in FIG. 18, a comparison operation (φE [k] = RR [k] −Rv [k] + ε [k]) is performed at the timing of CKR so that the difference φE [k] becomes zero. To do. The final phase comparison characteristics (input phase difference (CKV number) and output digital code) are as shown in FIG. 20 (by the inventors of the present application). The fractional part of the phase difference within CKV1 clock cycle is set by the time resolution of the delay element in TDC1.
ADPLLにおいて、アキュムレータではなく、カウンタによって整数差分を測定する構成も知られている(例えば特許文献2参照)。図21に、特許文献2に開示されたADPLLの構成を示す(特許文献2の図4)。図21に示すように、PFD(Phase Frequency Detector)+TDCは、遅延線401、制御ロジック回路402、サンプラ403、カウンタ404、加算器405、オフセットコントロール回路406を備えている。分周器DIVは、プリスケーラ407、プログラムカウンタ408、スワローカウンタ409を備えている。DLFはデジタルフィルタ(ループフィルタ)、DCO(Digitally−Controlled−Oscillator)は、図18と同様の構成とされる。
In ADPLL, a configuration is also known in which an integer difference is measured by a counter instead of an accumulator (see, for example, Patent Document 2). FIG. 21 shows the configuration of the ADPLL disclosed in Patent Document 2 (FIG. 4 of Patent Document 2). As shown in FIG. 21, the PFD (Phase Frequency Detector) + TDC includes a
図21の回路においては、図18のように、信号FREF、CKVの位相差の整数部分を、2つのアキュムレータ3、4の値の差分としてではなく、カウンタ404のカウント値で求めている。カウンタ404は、リファレンス信号VREFを、分周器DIVのプリスケーラ407の出力VPRE(1GHz)でサンプルするサンプラ403の出力を受けて、VPREのカウントをスタートさせ、分周器DIVのプログラムカウンタ408の出力VDIV(26MHz)を受けてプリスケーラ407の出力VPREのカウント動作をストップする。この構成は、カウンタ404を用いることとTDCの特性改善から、VREFとVDIVが位相差を持った状態でロックする。
In the circuit of FIG. 21, as shown in FIG. 18, the integer part of the phase difference between the signals FREF and CKV is obtained not by the difference between the values of the two
以下に関連技術の分析を与える。 The analysis of related technology is given below.
上記したADPLLを、De−Skew用PLLに適用する場合、以下のような問題がある。 When the above ADPLL is applied to a De-skew PLL, there are the following problems.
図22は、図18の構成を用いたDe−Skew用PLLの構成を示す図である。なお、図22は、課題の説明のために、本発明者等によって作成されたものである。 FIG. 22 is a diagram illustrating a configuration of a De-Skew PLL using the configuration of FIG. FIG. 22 is created by the present inventors for the purpose of explaining the problem.
一般的にDe−Skew用PLLの後段分周器(PDIV)は1〜16分周程度の分周が可能となっている。CTS(Clock Tree Synthesis)の末端(Leaf)の出力であるFBAKは、DCOの出力クロック信号CKVの1〜16分周の信号が入力されることになる。図22において、後段分周器(PDIV)の分周値が1であれば、図18の回路と変わらない動作となるので問題はないが、後段分周器(PDIV)の分周値が1よりも大の場合、問題が発生する。 In general, the post-stage divider (PDIV) of the De-SkeW PLL can divide the frequency by about 1-16. The FBAK that is the output of the terminal (Leaf) of CTS (Clock Tree Synthesis) is inputted with a signal divided by 1 to 16 of the output clock signal CKV of the DCO. In FIG. 22, if the division value of the post-stage divider (PDIV) is 1, there is no problem because the operation is the same as the circuit of FIG. 18, but the division value of the post-stage divider (PDIV) is 1. If greater than, problems arise.
図22において、アキュムレータ(Oscillator Phase Accumulator)4には、DCOの出力クロック信号CKVではなく、DCOの出力クロック信号CKVを後段分周器(PDIV)でP分周した信号FOUTを、帰還路のCTSに入力し、CTSの末端の出力信号が、PLLのFBAK端子に入力される。 In FIG. 22, an accumulator (Oscillator Phase Accumulator) 4 does not output the DCO output clock signal CKV but a signal FOUT obtained by frequency-dividing the DCO output clock signal CKV by the post-stage frequency divider (PDIV). The output signal at the end of the CTS is input to the FBAK terminal of the PLL.
図18の構成では、アキュムレータ4は、DCOの出力クロックCKV(2.4GHZ)のエッジごとに、累算(アキュムレート)していたが、図22において、FBAK端子に入力される信号(帰還路のCTSの末端から出力される信号は、後段分周器(PDIV)にてDCOの出力CKVをP分周したタイミングでしか、そのエッジ(立ち上がりエッジ)は発生しない。したがって、図22において、図18と同じ処理を行うのであれば、アキュムレータ4は、FBAKのエッジの入力に応答して、1の代わりに、P値(分周値)を累算する必要ある。このため、アキュムレータ4の回路構成が大規模化することになる。
In the configuration of FIG. 18, the
さらに、問題となるのがTDC1である。図18の構成では、TDC1は、出力クロックCKVの1周期以内で位相差を測定するため、CKVの1周期を測定できる長さに対応した個数の遅延素子、ラッチ回路(フリップフロップ)を備えるだけで十分である。これに対して、図22の構成においては、DCOの出力クロック信号CKVのP(Pは例えば1〜16の整数)周期の期間内での位相差を測定するために、TDC1の遅延素子数、ラッチ回路(フリップフロップ)は、分周値が1のときの最大16倍必要とされ、TDCの回路面積が増大し、大きなデメリットになる。
Further, TDC1 is a problem. In the configuration of FIG. 18, the
図23は、図22の構成における入力位相(FREFとFBAKの位相差)と出力デジタルコード(Phase Detector5の出力)の位相比較特性を示す図である。図23と、図20を比較すると、図20では、TDCは、CKV1周期分の長さを所定の遅延分解能で測定しているが、図23では、TDCは、CKVP周期分を、所定分解能で測定することが必要とされ、図22のTDCにおける遅延素子列の長さ、ラッチ回路(フリップフロップ)の数はP倍となる。 FIG. 23 is a diagram showing the phase comparison characteristics of the input phase (phase difference between FREF and FBAK) and the output digital code (output of Phase Detector 5) in the configuration of FIG. When FIG. 23 is compared with FIG. 20, in FIG. 20, the TDC measures the length of one CKV period with a predetermined delay resolution. In FIG. 23, the TDC measures the CKVP period with a predetermined resolution. It is necessary to measure, and the length of the delay element array and the number of latch circuits (flip-flops) in the TDC of FIG.
より詳細には、図22において、後段分周器(PDIV)を4分周(P=4)に設定した場合、FBAKを累算するアキュムレータ4では、CKVの4倍の周期(4分周)でしかアキュムレートすることができないため、CKV4クロック分以内の位相差は、全てTDC1で測定しなければならない。同様に、後段分周器PDIVの分周数が16分周(P=16)に設定されていると、TDC1においてCKV16クロック分を測定する必要がある。それ以上の分周設定が可能であれば、TDC1においてその分を測定するだけの長さの遅延素子列、ラッチ回路群が必要となる。
More specifically, in FIG. 22, when the post-stage divider (PDIV) is set to divide by 4 (P = 4), the
よって、このADPLLの構成では、De−Skew用のPLLの構成を採ることは困難であり、実質的に不可能である。 Therefore, with this ADPLL configuration, it is difficult and practically impossible to adopt a De-Skew PLL configuration.
また、図21に示した構成も、De−Skew用PLLとしては使用することはできない。図21に示すように、オフセットを与えるオフセットコントロール回路406で、位相誤差データに一定のオフセット値を与えるため、ロック時は、その位相データ分、差分をもってVREFとVDIVがロック状態となる。このオフセットの機能がないとしても、前述したADPLLと同じく、カウンタ404により計数される位相差の整数部は、分周後のクロックでしか動作しない。したがって、分周クロックの1周期分の時間を補間するために、TDCの測定時間を延ばす必要がある。このため、前述と同じ理由で、図21の構成も、De−Skew用PLLとしての使用には不適である。
Also, the configuration shown in FIG. 21 cannot be used as a De-skew PLL. As shown in FIG. 21, the offset
上記した通り、関連技術の構成は、De−Skew用PLLを構成する場合、アキュムレータ、カウンタ及びTDCに、後段分周器(PDIV)の信号が入力されるため、TDCでの位相差の測定範囲を、DCOの出力CKVをP分周する後段分周器(PDIV)の分周値に合わせて拡張することが必要とされ、回路規模の増大等を招く。 As described above, when the De-skew PLL is configured, the related art configuration is such that the signal of the post-stage divider (PDIV) is input to the accumulator, counter, and TDC, and therefore the phase difference measurement range at the TDC. Needs to be expanded in accordance with the divided value of the post-stage divider (PDIV) that divides the output CKV of the DCO by P, resulting in an increase in circuit scale and the like.
そこで本発明の目的は、TDCの回路規模を拡張することなく、デスキュー用途に用いることが可能であるデジタル位相同期ループ回路を提供することにある。 Therefore, an object of the present invention is to provide a digital phase-locked loop circuit that can be used for deskewing without expanding the circuit scale of the TDC.
本発明の概要を以下に説明する。なお、各要素に付した括弧内の符号は本発明の理解を容易化するためのものであり、本発明を制限するために解釈すべきものでないことは勿論である。 The outline of the present invention will be described below. In addition, the code | symbol in the parenthesis attached | subjected to each element is for making an understanding of this invention easy, and of course should not be interpreted in order to restrict | limit this invention.
本発明によれば、入力された第1のクロック信号(FR)と第2のクロック信号(FD)のうち位相が進んでいる方のクロック信号の有効エッジ(立ち上がりエッジ)と、位相が遅れている方のクロック信号の有効エッジ(立ち上がりエッジ)の間(時間期間)に、第3のクロック信号(FO)の有効エッジ(立ち上がりエッジ)がいくつあるかを計数するカウンタ(17)と、前記第1のクロック信号(FR)と前記第3のクロック信号(FO)の有効エッジの位相差を前記第3のクロック信号(FO)の1サイクルよりも短時間の時間分解能で測定する第1の位相差検出回路(13)と、前記第2のクロック信号(FD)と前記第3のクロック信号(FO)の有効エッジの位相差を前記第3のクロック信号(FO)の1サイクルよりも短時間の時間分解能で測定する第2の位相差検出回路(14)と、前記第1のクロック信号と前記第2のクロック信号のうちどちらが位相が進んでいるかを判定する判定器(15)と、前記カウンタ(17)の出力、前記第1、第2の位相差検出回路(13、14)の出力、及び、前記判定器(15)の出力を元に、前記第1のクロック信号と前記第2のクロック信号の位相誤差を演算する位相誤差演算器(16)と、前記位相誤差に対応したデジタル信号に基づき発振周波数を可変させ前記第3のクロック信号を出力するデジタル制御発振器(19)と、を備え、前記第2のクロック信号(FD)は前記第3のクロック信号(FO)を分周した信号(FBAK)から生成される構成としたデジタル位相同期ループ回路が提供される。 According to the present invention, the effective edge (rising edge) of the clock signal whose phase is advanced among the input first clock signal (FR) and second clock signal (FD) is delayed in phase. A counter (17) for counting the number of valid edges (rising edges) of the third clock signal (FO) between valid edges (rising edges) of the clock signal that is present (time period); A first position for measuring a phase difference between effective edges of one clock signal (FR) and the third clock signal (FO) with a time resolution shorter than one cycle of the third clock signal (FO). The phase difference between the effective edges of the phase difference detection circuit (13) and the second clock signal (FD) and the third clock signal (FO) is shorter than one cycle of the third clock signal (FO). A second phase difference detection circuit (14) that measures with a time resolution between, a determiner (15) that determines which of the first clock signal and the second clock signal is advanced, Based on the output of the counter (17), the outputs of the first and second phase difference detection circuits (13, 14), and the output of the determiner (15), the first clock signal and the first A phase error calculator (16) for calculating the phase error of the second clock signal, and a digitally controlled oscillator (19) for varying the oscillation frequency based on the digital signal corresponding to the phase error and outputting the third clock signal , And the second clock signal (FD) is generated from a signal (FBAK) obtained by dividing the third clock signal (FO).
本発明に係るデジタル位相同期ループにおいては、リファレンスクロック信号を入力して分周する第1の分周器(11)と、
入力されたデジタル信号に応じて発振周波数を可変させるデジタル制御発振器(19)と、
前記デジタル制御発振器(19)の出力信号(FO)を入力して分周し出力クロック信号(FOUT)を出力する第2の分周器(20)と、
前記第2の分周器(20)の出力クロック信号(FOUT)を帰還させた信号(FBAK)を入力して分周する第3の分周器(12)と、
前記第1の分周器(11)の出力信号(FR)と前記デジタル制御発振器(19)の出力信号(FO)を入力し、前記第1の分周器(11)の出力信号(FR)に対する前記デジタル制御発振器(19)の出力信号(FO)の位相差を、前記デジタル制御発振器(19)の出力信号(FO)の1周期以下の範囲で、且つ、前記デジタル制御発振器(19)の出力信号(FO)の1周期よりも短い時間分解能で、測定する第1の位相差検出回路(13)と、
前記第3の分周器(12)の出力信号(FD)と前記デジタル制御発振器(19)の出力信号(FO)を入力し、前記第3の分周器(12)の出力信号(FD)に対する前記デジタル制御発振器(FO)の出力信号の位相差を、前記デジタル制御発振器(19)の出力信号(FO)の1周期以下の範囲で、且つ、前記デジタル制御発振器(19)の出力信号(FO)の1周期よりも短い時間分解能で、測定する第2の位相差検出回路(14)と、
前記第1の分周器(11)及び第3の分周器(12)の出力信号(FR、FD)を入力し、前記第1の分周器(11)の出力信号(FR)に対して前記第3の分周器(12)の出力信号(FD)の位相が進んでいるか遅れているかを判別し判別結果(SEL)を出力する判定器(156)と、
前記第1の分周器の出力信号(RF)と前記第3の分周器の出力信号(FD)のうち位相が進んでいる一方の出力信号のエッジと、位相が遅れている他方の出力信号のエッジで規定される時間期間における、前記デジタル制御発振器(19)の出力信号(FO)をカウント値を提供するカウンタ(17)と、
前記カウンタ(17)のカウント値と、前記第1及び第2の位相差検出回路(13、14)の出力と、前記判定器(15)での判定結果を入力し、前記第1の分周器(11)の出力信号(FR)と前記第3の分周器(12)の出力信号(FD)の位相誤差(PERR)を演算する位相誤差演算器(16)と、
前記位相誤差演算器(16)で演算された位相誤差(PERR)を入力しフィルタ処理したデジタル信号を前記デジタル制御発振器(19)に出力するデジタルフィルタ(18)と、を備えた構成としてもよい。
In the digital phase locked loop according to the present invention, a first frequency divider (11) that inputs and divides a reference clock signal;
A digitally controlled oscillator (19) that varies the oscillation frequency in accordance with the input digital signal;
A second frequency divider (20) for inputting and dividing the output signal (FO) of the digitally controlled oscillator (19) and outputting an output clock signal (FOUT);
A third frequency divider (12) for inputting and dividing a signal (FBAK) obtained by feeding back the output clock signal (FOUT) of the second frequency divider (20);
The output signal (FR) of the first frequency divider (11) and the output signal (FO) of the digitally controlled oscillator (19) are input, and the output signal (FR) of the first frequency divider (11). The phase difference of the output signal (FO) of the digitally controlled oscillator (19) relative to the output signal (FO) of the digitally controlled oscillator (19) is less than one cycle of the digitally controlled oscillator (19) and the digitally controlled oscillator (19) A first phase difference detection circuit (13) for measuring with a time resolution shorter than one cycle of the output signal (FO);
An output signal (FD) of the third frequency divider (12) and an output signal (FO) of the digitally controlled oscillator (19) are input, and an output signal (FD) of the third frequency divider (12). The phase difference of the output signal of the digitally controlled oscillator (FO) with respect to the output signal (FO) of the digitally controlled oscillator (19) is less than one cycle and the output signal of the digitally controlled oscillator (19) ( FO) a second phase difference detection circuit (14) for measuring with a time resolution shorter than one period,
The output signals (FR, FD) of the first frequency divider (11) and the third frequency divider (12) are inputted, and the output signal (FR) of the first frequency divider (11) is inputted. A determination unit (156) that determines whether the phase of the output signal (FD) of the third frequency divider (12) is advanced or delayed and outputs a determination result (SEL);
Of the output signal (RF) of the first frequency divider and the output signal (FD) of the third frequency divider, the edge of one output signal whose phase is advanced and the other output whose phase is delayed A counter (17) for providing a count value for the output signal (FO) of the digitally controlled oscillator (19) in a time period defined by a signal edge;
The count value of the counter (17), the outputs of the first and second phase difference detection circuits (13, 14), and the determination result of the determiner (15) are input, and the first frequency division A phase error calculator (16) for calculating a phase error (PERR) between the output signal (FR) of the detector (11) and the output signal (FD) of the third frequency divider (12);
A digital filter (18) that inputs the phase error (PERR) calculated by the phase error calculator (16) and outputs a filtered digital signal to the digital control oscillator (19). .
本発明においては、前記デジタル制御発振器(19)の出力信号(FO)の1周期を測定する第3の位相差検出回路(21)を備え、前記位相誤差演算器(16)は、前記第3の位相差検出回路(21)の出力信号(TRO)を入力し、前記第1及び第2の位相差検出回路(13、14)における位相差の測定結果を、前記第3の位相差検出回路(21)で測定した前記デジタル制御発振器(19)の出力信号(FO)の1周期で正規化する構成としてもよい。 The present invention includes a third phase difference detection circuit (21) that measures one period of the output signal (FO) of the digitally controlled oscillator (19), and the phase error calculator (16) includes the third phase difference calculator (16). The output signal (TRO) of the phase difference detection circuit (21) is input, and the measurement result of the phase difference in the first and second phase difference detection circuits (13, 14) is input to the third phase difference detection circuit. It is good also as a structure normalized by 1 period of the output signal (FO) of the said digital control oscillator (19) measured by (21).
本発明によれば、TDCでの位相差の測定範囲を拡張することなく、DCOの出力を分周する後段分周器の分周値を設定可能としている。 According to the present invention, it is possible to set the frequency division value of the post-stage frequency divider that divides the output of the DCO without extending the measurement range of the phase difference at the TDC.
本発明の好ましい態様について説明する。図1は、本発明の好ましい態様の一つをなす実施形態を示す図である。図1を参照すると、このデジタルPLL10は、端子FREFからリファレンスクロック信号FREFを入力してM分周する前段分周器(MDIV)11と、端子FBAKからフィードバッククロック信号FBAKを入力してN分周する帰還分周器(NDIV)12と、第1のTDC(Time−to−Digital−Converter)13と、第2のTDC14と、フリップフロップ(FF)15と、位相誤差演算器(PERR)16と、カウンタ(CONT)17と、デジタルフィルタ(DFIL)18と、デジタル制御発振器(DCO)19と、DCO19の出力クロック信号FOをP分周する後段分周器(PDIV)20を備えている。DCO19の出力クロック信号FOはカウンタ17及び第1、第2のTDC13、14に入力される。なお、特に制限されないが、以下では、信号が入力又は出力される端子を、信号名と同一の端子名で指示するものとする。
A preferred embodiment of the present invention will be described. FIG. 1 is a diagram showing an embodiment forming one of the preferred aspects of the present invention. Referring to FIG. 1, the
図1のデジタルPLL10においては、前段分周器(MDIV)11の出力信号FRと、DCO19の出力クロック信号FOの位相が一致するように動作するが、第2のTDC14をさらに備え、帰還分周器(NDIV)12の出力信号FDと、DCO19の出力クロック信号FOの位相差も測定する。
The
本発明の一実施形態において、図16に示したようなDe−skew用PLL30として用いる場合、後段分周器(PDIV)20の出力信号FOUTは、PLL外部のCTS41(図16参照)を介して、端子FBAKに帰還入力される。すなわち、図1において、後段分周器(PDIV)20の出力端子FOUTと、帰還分周器(NDIV)12の入力端子FBAK間に、図15に示すように、CTS(不図示)が挿入される。なお、特に制限されないが、以下では、TDC、カウンタ等において、信号の立ち上がりエッジを、有効エッジとする。第1、第2のTDC13、14において、入力される信号の立ち上がりエッジの位相差を測定し、フリップフロップ(FF)15はクロック端子に入力される信号の立ち上がりでデータ端子の信号をサンプルし、カウンタ17は、カウントイネーブル状態のとき、FOの立ち上がりでカウントアップ動作するものとする。
In the embodiment of the present invention, when used as the
第1のTDC13は、DCO19の出力クロック信号FOと、リファレンスクロック信号FREFを前段分周器(MDIV)11でM分周した信号FRとを端子A、Bにそれぞれ入力し、FOの立ち上がりエッジとFRの立ち上がりエッジの位相差(遅延)を、第1のTDC13内の遅延素子単位に換算した位相差情報TROを出力する。すなわち、FOの立ち上がりエッジがFRの立ち上がりエッジよりも第1のTDC13の遅延素子何段分の遅延に相等するか、又は、遅延素子段数をFO1周期単位に換算した値をTROとして出力する。
The
第2のTDC14は、DCO19の出力クロック信号FOと、フィードバッククロック信号FBAKを帰還分周器(NDIV)12でN分周した信号FDを端子A、Bに入力し、FOの立ち上がりエッジとFDの立ち上がりエッジの位相差を、第2のTDC14内の遅延素子単位に換算した値を位相差情報TDOを出力する。すなわち、FDの立ち上がりエッジがFRの立ち上がりエッジよりも第2のTDC14の遅延素子何段分の遅延に相等するか、又は遅延素子段数をFO1周期単位に換算した値を、TROとして出力する。第1、第2のTDC13、14は、遅延測定範囲(遅延素子段数)、精度(遅延素子1個の遅延時間)等に関して同一構成としてもよい。
The
FF15は、帰還分周器(NDIV)12の分周信号FDをデータ端子(D)に入力し、前段分周器(MDIV)11の出力信号FRをクロック端子に入力しFRの立ち上がりエッジでFDをサンプルした値を出力端子Qから出力信号SELとして出力する。SELは、FRの立ち上がりエッジに対してFDの立ち上がりエッジの位相が遅れていれば、Low、FRの立ち上がりエッジに対してFDの立ち上がりエッジの位相が進んでいれば、Highとなる。なお、FF15のデータ端子とクロック端子に入力されるFDとFRを入れ替えてもよい。この場合、FRとFDの位相の進み、遅れに対するFF15の出力信号SELの論理は反転するが、カウンタ17、位相誤差演算器16で反転した論理を考慮することで対応可能である。
The
カウンタ17は、FF15の出力信号SELに応じて、FRとFDの一方をスタート信号、他方をエンド信号とし、その間、DCO19の出力クロックFOのカウントを行う。例えばFF15の出力信号SELがLow(論理0)の場合、FRの立ち上がりエッジに対してFDの立ち上がりエッジの位相が遅れているため、カウンタ17は、信号FR(の立ち上がりエッジ)をスタート信号とし、信号FD(の立ち上がりエッジ)をエンド信号として用い、スタート信号とエンド信号の間の時間期間におけるFOの立ち上がりエッジの数をカウントする。
The
FF15の出力信号SELがHigh(論理1)の場合、FDの立ち上がりエッジに対してFRの立ち上がりエッジの位相が遅れているため、カウンタ17は、FD(の立ち上がりエッジ)をスタート信号とし、FR(の立ち上がりエッジ)をエンド信号として用い、スタート信号とエンド信号の間の時間期間におけるFOの立ち上がりエッジ数をカウントする。
When the output signal SEL of the
カウンタ17でFRとFDの位相差の整数部分(FOの立ち上がりエッジの数)を求め、第1、第2のTDC13、14では、FOを仲介にして、それぞれ(FO−FR)、(FO−FD)の小数部分の位相差を、FOの1周期以下の小数の精度(TDCの遅延素子単位)で測定する。
The
第1、第2のTDC13、14でそれぞれ測定された(FO−FR)(=TRO)と、(FO−FD)(=TDO)から、例えば
TRO−TDO=(FO−FR)−(FO−FD)=FD−FR ・・・(7)
より、FRとFDの位相差の小数部分(FO1周期未満の遅延値)がTDCの遅延素子段数として求められる。
From (FO-FR) (= TRO) and (FO-FD) (= TDO) measured by the first and second TDCs 13 and 14, for example, TRO-TDO = (FO-FR)-(FO- FD) = FD-FR (7)
Thus, the decimal part of the phase difference between FR and FD (delay value less than one FO period) is obtained as the number of delay element stages of TDC.
第1、第2のTDC13、14の出力信号TRO、TDO(小数値)、FF15の出力信号SEL、カウンタ17のカウント値(整数値)は、位相誤差演算器16に入力される。
The output signals TRO and TDO (decimal values) of the first and second TDCs 13 and 14, the output signal SEL of the
位相誤差演算器16では、FRとFDの位相誤差PERRを、カウンタ17のカウント値(整数値)と、TRO、TDOの差分から位相誤差を求める。FRの立ち上がりエッジがFDの立ち上がりエッジよりも時間的に進んでいる場合(SEL=Low)、位相誤差PERRは、例えば次式(8)によって求めることができる。
The
PERR=カウント値−TRO+TDO ・・・(8) PERR = count value−TRO + TDO (8)
FDの立ち上がりエッジがFRの立ち上がりエッジよりも進んでいる場合(SEL=High)、位相誤差PERRは、例えば次式(9)によって求めることができる。 When the rising edge of the FD is ahead of the rising edge of the FR (SEL = High), the phase error PERR can be obtained by the following equation (9), for example.
PERR=カウント値−TDO+TRO ・・・(9) PERR = count value−TDO + TRO (9)
デジタルフィルタ18は、位相差PERRを平滑化する低域通過フィルタ(FIR(有限インパルスレスポンスフィルタ))として構成され、フィルタ演算結果のデジタル信号DCODEを出力する。
The
DCO19は、デジタル信号DCODEに基づき、論理1、0の信号に基づき複数のバラクタダイオードの容量が可変させLC共振周波数を可変させる。
The
図1の第1、第2のTDC13、14は、図26に示すような、基本的なTDCを用いることができる。なお、図26に示した構成は、図24に示したTDCの構成と基本的に同一である。 As the first and second TDCs 13 and 14 in FIG. 1, a basic TDC as shown in FIG. 26 can be used. The configuration shown in FIG. 26 is basically the same as the configuration of the TDC shown in FIG.
図26において、TDCは、端子AとBにそれぞれ入力される信号の立ち上がりエッジの位相差を測定する。端子Aに入力された信号は、複数段の単位遅延素子(バッファ)211からなる遅延素子列で遅延される。遅延素子列の各段の信号を、各段に対応して設けられたFF212のデータ端子に入力し、端子Bに入力される信号を複数のFF212のクロック端子に共通に入力する。各FF212では、データ端子の信号をクロック端子に共通に入力される信号の立ち上がりエッジでサンプルする。各FF212の出力と隣(後段)のFF212の出力をインバータ214で反転した信号を入力するAND回路213を備えている。AND回路213はFF212の出力が“1”、隣(後段)のFF212の出力が“0”、したがってインバータ214の出力が“1”のとき、“1”を出力し、それ以外は“0”を出力する検出回路として機能する(AND回路213は図24のエッジ検出回路を構成し、複数のFF212のサンプルのうち1つ前のFFの出力が1、当該FFの出力が0となるFFを検出する)。複数のAND回路213の出力をパラレルビットにバス化し、バイナリ化デコーダ215でデコードする。バイナリ化デコーダ215の出力OUTには、端子AとBにそれぞれ入力される信号の立ち上がりエッジの位相差に応じたバッファ211の段数がデジタルデータとして出力される。
In FIG. 26, the TDC measures the phase difference between the rising edges of the signals input to the terminals A and B, respectively. The signal input to the terminal A is delayed by a delay element array composed of a plurality of stages of unit delay elements (buffers) 211. The signal of each stage of the delay element array is input to the data terminal of the
図26の動作の一例として、例えば端子Bに入力される信号が、端子Aに入力された信号の立ち上がりエッジからバッファ1段分相等の遅延時間、遅延して立ち上がる場合、端子Bから各FF212のクロック端子に共通入力される信号の立ち上がり時点で、端子Aに入力された信号(Highレベル)はすでにバッファ1段分伝播しており、1段目のバッファ211の出力は“1”であるが、2段目以降のバッファ211の出力は全て“0”である。したがって、1段目のFF212に出力1と2段目のFF212の出力0の反転を受けるAND回路213の出力は“1”となり、残りの全てのAND回路213の出力は“0”となり、端子AとBの信号の位相差が、バッファ1段分の遅延に相当していることがわかる。なお、図26のTDCでは、端子Aに入力される信号を遅延素子列で遅延させることで、端子Aに入力される信号の立ち上がりエッジが端子Bに入力される信号の立ち上がりエッジよりも位相が進んでいる場合の2つの信号の位相差を検出しているが、端子Aに入力される信号の立ち上がりエッジが端子Bに入力される信号の立ち上がりエッジよりも時間的に遅れている場合には、端子Aに入力される信号の1周期(サイクル)前の立ち上がりエッジと端子Bに入力される信号の立ち上がりエッジの位相差が検出され、端子Aに入力される信号の1周期から当該位相差を差し引いた値が、端子Aに入力される信号の位相の遅れとなる。
As an example of the operation in FIG. 26, for example, when a signal input to the terminal B rises after a delay time such as a phase separation of one stage of the buffer from the rising edge of the signal input to the terminal A, Although the signal (High level) input to the terminal A has already propagated for one stage of the buffer at the rise of the signal commonly input to the clock terminal, the output of the first stage buffer 211 is “1”. The outputs of the buffers 211 in the second and subsequent stages are all “0”. Therefore, the output of the AND
なお、第1、第2のTDC13、14は、図24に示したTDCにおいて、出力信号としてTDC_RISEを用いるようにしてもよいことは勿論である。 Needless to say, the first and second TDCs 13 and 14 may use TDC_RISE as an output signal in the TDC shown in FIG.
次に図2を参照して、図1に示した実施形態の動作原理を説明する。図2に示すように、本実施形態においては、FOとFRの立ち上がりエッジの位相差、FOとFDの立ち上がりエッジの位相差を、それぞれ、第1、第2のTDC13、14で測定することで、FRとFDの位相差を測定する。 Next, the operation principle of the embodiment shown in FIG. 1 will be described with reference to FIG. As shown in FIG. 2, in this embodiment, the phase difference between the rising edges of FO and FR and the phase difference between the rising edges of FO and FD are measured by the first and second TDCs 13 and 14, respectively. The phase difference between FR and FD is measured.
図2に示す例では、FRの立ち上がりエッジに対して、FDの立ち上がりエッジの位相が遅れているため、カウンタ17は、FRのHighパルスの立ち上がりエッジを、カウント・スタート信号(例えばカウントイネーブル(許可)にセット)、FDのHighパルスの立ち上がりエッジをカウント・エンド信号(カウントディスエーブル(不許可)にセット)として用い、その間のFOの立ち上がりエッジの数をカウントする。図2の場合、カウンタ17でカウントされるFOの立ち上がりエッジの数は「3」となる。
In the example shown in FIG. 2, since the phase of the rising edge of FD is delayed with respect to the rising edge of FR, the
第1のTDC13において、端子Aに入力されるFOの立ち上がりエッジの方が端子Bに入力されるFRの立ち上がりエッジよりも位相が進んでおり、第1のTDC13においてFOとFRの位相差として
TRO=FO−FR=0.2
が測定される。なお、TRO=0.2は、第1のTDC13内の単位遅延素子段数をFOの1周期分に換算した結果である。例えばFOの1周期が第1のTDC13内の単位遅延素子段数で10段である場合、FOはFRよりも、単位遅延素子で2段分相等、位相が進んでいることに対応する。
In the
Is measured. Note that TRO = 0.2 is the result of converting the number of unit delay element stages in the
また、第2のTDC14では、端子Aに入力されるFOの立ち上がりエッジが端子Bに入力されるFDの立ち上がりエッジよりも位相が進んでおり、第2のTDC14において、FOとFDの位相差として、
TDO=FO−FD=0.4
が測定される(なお、TDO=0.4は第2のTDC14内の遅延素子段数をFOの1周期分に換算した結果である)。
In the
TDO = FO-FD = 0.4
(TDO = 0.4 is the result of converting the number of delay element stages in the
図2の例では、FRの立ち上がりエッジが、FDの立ち上がりエッジよりも位相が進んでおり(時間的に先にHighに立ち上がる)、FF15の出力SEL=0となり、位相誤差演算器16では、上式(8)より、FRとFDの位相差PERRを以下で求める。
In the example of FIG. 2, the phase of the rising edge of FR is ahead of the phase of the rising edge of FD (rising to High first in time), the output SEL of
PERR=カウント値−TRO+TDO
=3−0.2+0.4
=3.2
PERR = count value−TRO + TDO
= 3-0.2 + 0.4
= 3.2
本発明の一実施形態において、第1、第2のTDC13、14は、FOの1周期分の測定時間に対応していればよい。すなわち、後段分周器(PDIV)20のP分周の設定がいくつであっても、第1、第2のTDC13、14おける測定時間を拡張することは不要とされ、FRとFDの立ち上がりエッジの位相差が0(立ち上がりエッジのタイミングが一致する)となるように、PLLをロックさせることが可能となる。ただし、前段分周器(MDIV)11と、帰還分周器(NDIV)12での遅延の合わせこみは必要である。なお、この遅延の調整は、図14のアナログPLLにおける前段分周器(MDIV)31と帰還分周器(NDIV)32においても必要である。 In one embodiment of the present invention, the first and second TDCs 13 and 14 may correspond to the measurement time for one FO cycle. That is, it is not necessary to extend the measurement time in the first and second TDCs 13 and 14 regardless of the setting of the P division of the post-stage divider (PDIV) 20, and the rising edges of FR and FD It is possible to lock the PLL so that the phase difference becomes zero (the rising edge timings coincide). However, it is necessary to match the delays in the pre-stage frequency divider (MDIV) 11 and the feedback frequency divider (NDIV) 12. Note that this delay adjustment is also necessary for the pre-stage divider (MDIV) 31 and the feedback divider (NDIV) 32 in the analog PLL of FIG.
本発明の一実施形態において、FRの立ち上がりエッジを基準に、FOとFRの位相差を測定する第1のTDC13と、FDの立ち上がりエッジを基準にFOとFDの位相差を測定する第2のTDC14を備えており、第1、第2のTDC13、14における位相差の測定範囲は、いずれもFO1周期分でよい。
In one embodiment of the present invention, the
本発明の一実施形態においては、前述した関連技術のように、TDCにおいて、FOのP周期分(分周値Pは例えば16)の長さに及ぶ測定は不要とされ、遅延素子段数、ラッチ回路の個数の増大を抑止し、省面積のDe−Skew用ADPLLの構成を可能としている。 In one embodiment of the present invention, as in the related art described above, in the TDC, it is unnecessary to measure the length of P periods of the FO (division value P is, for example, 16). An increase in the number of circuits is suppressed, and an area-saving De-Skew ADPLL configuration is possible.
また、本発明の一実施形態においては、FOの1周期内は、TDCで測定された位相差(小数部分)を用い、整数部分は、FOの1周期でカウントされるため、入力位相差(FRとFDの位相差)と、位相誤差演算器16の出力デジタルコードの対応(位相比較特性)は図20と等しいものとなる。ただし、図1の構成を実回路として実現する場合、改善すべき点が幾つか存在する。以下に、いくかの改善点を実施例として説明する。
In one embodiment of the present invention, the phase difference (decimal part) measured by TDC is used in one period of FO, and the integer part is counted in one period of FO. The correspondence (phase comparison characteristic) between the phase difference between FR and FD) and the output digital code of the
<TDCレプリカ>
はじめに図1の構成にTDCレプリカを追加した実施例を説明する。TDCでの測定結果の正規化処理、すなわち遅延素子の段数情報の位相差をDCOの出力信号FO1周期に対する割合に変換する処理を行う際に、FO1周期に相等するTDC内の遅延素子の段数を測定する必要がある。本発明の一実施例では、FOの1周期を測定するTDCを別途用意している。
<TDC replica>
First, an embodiment in which a TDC replica is added to the configuration of FIG. 1 will be described. When performing normalization processing of the measurement results in the TDC, that is, processing for converting the phase difference of the stage number information of the delay elements into a ratio to the period of the output signal FO1 of the DCO, the number of stages of the delay elements in the TDC equivalent to the FO1 period is calculated. It is necessary to measure. In one embodiment of the present invention, a TDC that measures one FO cycle is prepared separately.
図3は、本実施例の構成を示す図である。図3において、図1に示した前記実施形態の構成と同一又は同等の要素には同一の参照符号が付されている。以下では、同一又は同等の要素の説明は省略する。 FIG. 3 is a diagram showing the configuration of this embodiment. In FIG. 3, the same reference numerals are assigned to elements that are the same as or equivalent to the configuration of the embodiment shown in FIG. Hereinafter, the description of the same or equivalent elements is omitted.
図3において、図1の前記実施形態に追加されたTDCレプリカ21は、DCO19の出力クロック信号FOを入力し、FO1周期の測定結果TREP(FO1周期をTDCの遅延素子段数に換算した値)を出力する。位相誤差演算器16では、例えば、第1、第2のTDC13、14の出力(遅延素子の段数で表される)を、TDCレプリカ21からのTREP(FOの1周期相等の遅延段数)を用いて正規化し、0と1の間の小数とする。
In FIG. 3, the
図3のTDCレプリカ21は、図1のTDC13、14の構成例として説明した図26のTDCにおいて、A端子とB端子にFOを共通に入力することで、FO1周期に相等する遅延素子段数を測定することができる。あるいは、FOのデューティが50%の場合、図24のTDCの出力TDC_FALLとTDC_RISEからHighパルスのパルス幅を求め、これを2倍することで1周期を求めてもよい。
The
図27にTDCレプリカ21の構成の別の例を示す。図27の基本構成は図26と同一であるが、FOの一周期の測定結果を移動平均(平滑化)する移動平均回路を備え、移動平均した結果をFO周期信号TREPとして出力する。図27を参照すると、図26と同様に、m+1個のフリップフロップ(FF1〜FFm+1)と、m+1個の遅延素子(BO1、BO2、・・・BOm+1)と、各フリップフロップ(FF1〜FFm)と、その右隣のフリップフロップ(FF2〜FFm+1)の反転信号のANDをとるAND回路(AND1〜ANDm)と、AND回路(AND1〜ANDm)の出力FOW[m−1]〜FOW[0]をバス化したmビット信号FOW[m−1:0]を入力するバイナリ化エンコーダ301と、バイナリ化エンコーダ301の出力FOW_BINの移動平均をとり、TREPとして出力する移動平均回路302を備えている。
FIG. 27 shows another example of the configuration of the
図28は、図27のTDCレプリカ21の動作の一例を示すタイミング図である。FOの1周期を遅延素子の段数として検出し、その値を元に、FO周期信号TREPを生成する。FOの立ち上がりエッジから次のサイクルの立ち上がりエッジの遅延を測定している。時刻t1でFOがHighに立ち上がり、時刻t2で、FOから遅延してFO1がHighに立ち上がり、同様にしてFO2〜FOmがそれぞれ前段の出力から所定の遅延をもってHighに立ち上がり、時刻t3でFOm+1がHighに立ち上がる。FOの立ち上がりエッジに対してHighレベルの遅延クロックFOk〜FOm−1(0<k<m−1)がフリップフロップFFk〜FFm−1のデータ端子に入力され、フリップフロップFFk〜FFm−1の出力であるサンプリング信号FOPk〜FOPm−1が時刻t1でHighに立ち上がる。サンプリング信号FOPmはLowであるため、AND回路ANDm−1の出力が「1」となり、エッジ抽出信号FOW[1]だけが時刻t1でHighとなる。その他のAND回路はいずれか一方の入力端子が0であるため出力はLowである。バイナリ化エンコーダ301は、エッジ検出信号FOW[m−1:0]に応じてデジタルデータFOW_BINを出力する。図28の例の場合、FOW_BINは、遅延素子の(m−FOW_BIN)段分が、DCO19の出力クロックFOの1周期にあたるとして、「m−1」がデジタルデータFOW_BINとして出力される。FOをクロックとして入力する移動平均回路302によって、所定数のFOW_BINが平均化され(平滑化され)、平均化した値がFO周期信号TREPとして出力される。かかる構成によれば、DCO19の出力信号FOのジッタ、ノイズ等によって、FOW_BINの値がずれることがあってもそのずれを平均化することで吸収し、より正確なクロックFOの1周期の測定が可能である。
FIG. 28 is a timing chart showing an example of the operation of the
<カウンタ構成>
次に、本発明の別の実施例として、カウンタの変更と同期非同期の処理について説明する。実際の回路(実回路)において、PLLのロック時は、FRの立ち上がりエッジとFDの立ち上がりエッジは近傍にあることがほとんどである。
<Counter configuration>
Next, a counter change and synchronous / asynchronous processing will be described as another embodiment of the present invention. In an actual circuit (real circuit), when the PLL is locked, the rising edge of FR and the rising edge of FD are almost in the vicinity.
図1の実施形態においては、FF15でFRとFDの遅れ進みを判断し、カウンタ17のスタート/エンドをFR/FDで制御している。FR/FDのいずれの信号でカウンタ17におけるFOのカウント動作のスタート/ストップを行うかは、FF15の出力SELで選択され、FRの立ち上がりエッジがFDの立ち上がりエッジよりも位相が進んでいれば、FRをカウンタ17のスタート、FDをエンドとする制御を行う。この制御は、FRとFDのエッジ(立ち上がりエッジ)が近傍にある場合、実現は困難となる。また、カウンタ17自身も、ロック近傍では、0や1しか値を取らない(ロック状態では、FDとFRの位相差の整数部分に対応するカウント値は0又は1の近辺で揺動する)。このため、リセットの解除や、カウント動作の高速動作が必要とされる。しかしながら、その実現はかなり困難と思料されることから、FR/FDをカウンタ17のスタート/エンドを制御する制御信号として用いる構成ではなく、図4に示すように、常にカウント動作しているカウンタ(CONT)17のカウンタ値を、FRとFDでサンプリングする構成としてもよい。
In the embodiment of FIG. 1, the
すなわち、図4において、カウンタ17は、FOを常時カウントしており、FRとFDのそれぞれのパルスの立ち上がりエッジで、カウント値をサンプリング(ラッチ)し、時間的に前後2点でサンプルしたカウント値の差分から、FRとFDの位相差(整数部分、FOのエッジが何個あるか)を求める。カウンタ17ではFOの例えば立ち上がりエッジのタイミングでカウント値を変化させ、FOと非同期のFRやFDの立ち上がりエッジでカウンタ17のカウント値をサンプリング(ラッチ)する。したがって、FOとFR、FDは非同期(エッジは近い位置にあるが、同期関係ではない)であるため、FR、FDのサンプリングのタイミングが、FOのカウント値が遷移するタイミングと重なる可能性がある。
In other words, in FIG. 4, the
例えば図5に例示したように、カウント値の変化時(図5のTdx)と、FR/FDによるカウント値のサンプリングのタイミングが重なる場合(図5のXで示す位置のタイミング)、正しいデータを取り込むことはできない。Tdataはカウンタ17における1データ期間であり、FOの1周期に対応する。
For example, as illustrated in FIG. 5, when the count value changes (Tdx in FIG. 5) and the sampling timing of the count value by FR / FD overlap (timing at the position indicated by X in FIG. 5), correct data is obtained. It cannot be imported. Tdata is one data period in the
この不具合を回避するために、FRやFDを、
Tdx<Tdsa<2×Tdsa<Tdata ・・・(10)
を満たす遅延時間Tdsa、2×Tdsaだけ、遅延させた信号を生成し、これらの遅延信号で、カウンタ17のカウント値をサンプルし、サンプルした値から、正しい値を判定する。
In order to avoid this problem, FR and FD are
Tdx <Tdsa <2 × Tdsa <Tdata (10)
Signals delayed by a delay time Tdsa that satisfies 2 × Tdsa are generated, the count value of the
図6に示す例では、FRをそれぞれTdsa、2×Tdsa遅延させた遅延信号FR1、FR2を作成し、FR、FR1、FR3の三つの信号の各立ち上がりエッジでカウンタ17のカウント値をサンプリングする。FRによるサンプル値はX(NG)であるが、FR1、FR2ではBを取り込み、TDCでの状態(位相差)と併せて判定する。この場合、FRによりサンプルしたカウント値としてBが用いられる。
In the example shown in FIG. 6, delayed signals FR1 and FR2 obtained by delaying FR by Tdsa and 2 × Tdsa are created, and the count value of the
図6の例は、図4のカウンタ17のカウント値がバイナリデータ(バイナリカウンタ)である。バイナリデータの場合、桁上がりが発生すると、遷移時間は長く、エラーデータをサンプリングする可能性も高くなる。この懸念は、バイナリカウンタをグレイコード・カウンタに変更することで解消される。
In the example of FIG. 6, the count value of the
グレイコード(Gray code)では、ある値から隣接する値に変更する際に常に1ビット移しか変化しない。図6において、カウント値のXの箇所をサンプリングしても、その前又は後のカウント値を捕獲(キャプチュア)することができる。このため、サンプリングポイントは2点で済む。 In Gray code, when changing from one value to an adjacent value, only one bit shift always changes. In FIG. 6, even if the portion of the count value X is sampled, the count value before or after that can be captured (captured). For this reason, two sampling points are sufficient.
図7において、FRではA、FRからTdsa遅延したFR1では、Bをサンプリングした場合、TDC13の状態(FOとFRの位相の進み遅れ)を併せて判断する(位相誤差演算回路16で判断される)。この場合、Bが用いられる。 In FIG. 7, when FR is A and when FR1 is delayed by Tdsa from FR, when B is sampled, the state of TDC 13 (FO and FR phase advance / delay) is also determined (determined by phase error calculation circuit 16). ). In this case, B is used.
FOをカウントするカウンタ17として、グレイコード・カウンタを用い、図4に示すように、常時動作するカウンタ17のカウント値を、FRとFDでFOとサンプリングする構成において、カウンタ17は常に動き続けるために、カウンタのフルビットまでカウントすると、オートクリアして0から、再度、カウントアップを開始する。FRとFDのサンプリングのタイミングが、オートクリアを間に挟む場合、カウンタ17により測定される整数部(integer part)の位相誤差が間違った値となる可能性がある。
As the
すなわち、図8に示すように、カウンタ値が無限の理想カウンタの場合、FRとFDによるカウンタ17のカウント値をサンプリングした値の差分によって、FRとFDの位相差の整数部分を検出することが可能である。
That is, as shown in FIG. 8, in the case of an ideal counter with an infinite counter value, the integer part of the phase difference between FR and FD can be detected by the difference between the values obtained by sampling the count value of the
位相誤差の整数部分=FDのカウンタ値−FRのカウンタ値 ・・・(11)
(ただし、位相誤差が正の場合、遅れ、負の場合、進みに対応する。)
Integer part of phase error = FD counter value−FR counter value (11)
(However, if the phase error is positive, it corresponds to delay, and if it is negative, it corresponds to advance.)
図8の(1)の場合、
FDのカウンタ値(=258)−FRのカウンタ値(=6)
=258−6
=252(遅れ)
In the case of (1) in FIG.
FD counter value (= 258) −FR counter value (= 6)
= 258-6
= 252 (Delayed)
図8の(2)の場合、
FDのカウンタ値(=250)−FRのカウンタ値(=578)
=250−578
=−328(進み)
In the case of (2) in FIG.
FD counter value (= 250) −FR counter value (= 578)
= 250-578
= -328 (advance)
しかしながら、カウンタ値が有限の場合(例えば8ビット:0〜255)、図10に示すように、
(1)の場合、
FDのカウンタ値=258は、
258 modulo 256=2(258−256=2)
となり、
FDのカウンタ値(=2)−FRのカウンタ値(=6)
=2−6
=−4(進み)
となる。
However, when the counter value is finite (for example, 8 bits: 0 to 255), as shown in FIG.
In case of (1)
The counter value of FD = 258 is
258 modulo 256 = 2 (258-256 = 2)
And
FD counter value (= 2) -FR counter value (= 6)
= 2-6
= -4 (advance)
It becomes.
(2)の場合、578は、
578 modulo 256=66
となり、
FDのカウンタ値(=250)−FRのカウンタ値(=578)
=250−66
=184(遅れ)
となる。
In the case of (2), 578 is
578 modulo 256 = 66
And
FD counter value (= 250) −FR counter value (= 578)
= 250-66
= 184 (Delayed)
It becomes.
図10は、カウンタ17として、理想カウンタ(無限カウンタ)を用いた場合の位相誤差検出特性を示す。横軸は位相差(FRとFDの位相差)、縦軸は位相誤差カウンタ値(カウンタ17のカウント値)である。位相差が大、あるいは小(負に大)となるにしたがって位相誤差カウンタ値も大あるいは小(負に大)となり、一定の勾配を有する。
FIG. 10 shows the phase error detection characteristics when an ideal counter (infinite counter) is used as the
図11に、図4のカウンタ17として有限カウンタを用いた場合の位相誤差検出特性を示す。有限カウンタの場合、測定できる位相差は、理論上、カウンタの最大値±Maxまでとなる。それ以上、以下では再度、0に巻き戻る。
FIG. 11 shows the phase error detection characteristics when a finite counter is used as the
図12の実線は、図11の特性と同一であるが、状態によっては、破線で示す特性を辿る場合がある。これは、FRとFDの位相差分を算出する際に、FRとFDのエッジの比較を行うべきエッジのカウント値間で、カウンタ17に0への巻き戻りが発生する場合である。
The solid line in FIG. 12 is the same as the characteristic in FIG. 11, but the characteristic indicated by the broken line may be traced depending on the state. In this case, when calculating the phase difference between FR and FD, the
FDのカウンタ値−FRのカウンタ値
=258−6
=252
となるべきところ、FRとFDのエッジの間にカウンタが0となり、
FDのカウンタ値−FRのカウンタ値
=2−6
=−4
に写像される。
FD counter value−FR counter value = 258−6
= 252
The counter should be 0 between the FR and FD edges,
FD counter value−FR counter value = 2-6
= -4
Is mapped.
この場合、本来の位相差、遅れ/進み情報のいずれも誤った情報をとり得ることになる。そこで、本実施例では、FRとFDの位相差±の判定だけでなく、図1のFF15の出力信号SELを用いて、FRとFDの位相の遅れ/進みの判定を行い、位相誤差カウンタ値が正値であるべきところ、負値である状態や、負値であるべきところ、正値であるという状態を、再度、写像し直す。SEL信号(FDの立ち上がりエッジがFRの立ち上がりエッジよりも位相が進んでいるとき(位相差が+のとき)、論理1、遅れているとき、論理0)によるFR/FDの位相の遅れ/進みの情報をもとに、図13に示すように、位相誤差カウンタ値の極性が異なる場合、SEL信号の値を、位相誤差カウンタ値に反映させる。位相誤差(位相誤差カウンタ値)の符号がSEL信号と等しい場合、位相誤差(位相誤差カウンタ値)をそのまま出力し、位相誤差(位相誤差カウンタ値)の符号ビットがSEL信号と異なる場合、SEL信号に符号ビットを合わせる。
In this case, both the original phase difference and the delay / advance information can take erroneous information. Therefore, in this embodiment, not only the determination of the phase difference ± of FR and FD, but also the determination of the delay / advance of the phase of FR and FD using the output signal SEL of
あるいは、位相誤差カウンタ値の符号がBang―Bang特性(位相差が+の領域で正値、位相差が−の領域で負値をとる特性)の極性と異なる場合、さらに写像して元に戻す。 Alternatively, if the sign of the phase error counter value is different from the polarity of the Bang-Bang characteristic (a characteristic in which the phase difference is a positive value in the region where the phase difference is + and a negative value in the region where the phase difference is a negative value), the mapping is further restored. .
FDのカウンタ値−FRのカウンタ値
=2−6
=−4
の場合、
Bang―Bang特性の極性が正であるため、
−4+256=252
に写像して元に戻す。
FD counter value−FR counter value = 2-6
= -4
in the case of,
Because the polarity of the Bang-Bang characteristic is positive,
-4 + 256 = 252
Map back to the original.
この結果、図13の破線で示す特性は実線で示す本来の特性となる。なお、図13に示す例では、カウンタは−255(バイナリ表現:00000001)から−1(バイナリ表現:11111111)、0〜+255(バイナリ表現:11111111)の値をとる。 As a result, the characteristic indicated by the broken line in FIG. 13 becomes the original characteristic indicated by the solid line. In the example illustrated in FIG. 13, the counter takes values from −255 (binary representation: 00000001) to −1 (binary representation: 11111111) and 0 to +255 (binary representation: 11111111).
以上の改善を行なった実施例が最終的にインプリメント(実装)可能な回路構成となり、De−Skew用ADPLLとして実現可能な構成となる。 The embodiment with the above improvements becomes a circuit configuration that can be finally implemented (implemented), and can be realized as an ADPLL for De-Skew.
本実施例により、逓倍PLL(SSCG(Spread Spectrum Clock Generator))は勿論のこと、De−Skew用ADPLLを構成することができる。 According to the present embodiment, a multiplication PLL (SSCG (Spread Spectrum Clock Generator)) as well as a De-skew ADPLL can be configured.
上記したように、本実施形態によれば、また、TDC13、14を備えたことで(すなわち、TDC14を1つ追加することで)、FOを仲介してそれぞれの位相差を測定し、その後、演算にて最終的に求めたいFR−FDの位相差を求める構成としたことで、TDCの位相差の測定時間を増加させることなく、De−Skew用ADPLLを構成することができる。 As described above, according to the present embodiment, since the TDCs 13 and 14 are provided (that is, by adding one TDC 14), each phase difference is measured through the FO, Since the configuration is such that the FR-FD phase difference to be finally obtained by calculation is obtained, the ADPLL for De-Skew can be configured without increasing the TDC phase difference measurement time.
なお、上記実施形態では、TDC13、14においてFOとFR、FOとFDの立ち上がりエッジの位相差を例を説明したが、信号のエッジとしては立ち上がりエッジで限定されるものでなく、立ち下りエッジを用いる構成としてもよい。
In the above embodiment, the phase difference between the rising edges of FO and FR and FO and FD has been described as an example in
なお、上記の特許文献1、2、非特許文献1の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
The disclosures of
1 TDC
2 FF
3 アキュムレータ
4 アキュムレータ
5 正規化回路(DCO period normalization)
6 位相検出器
8 サンプラ
10、30 ADPLL
11、31 前段分周器
12、32 帰還分周器
13 TDC
14 TDC
15 FF
16 位相誤差演算器
17 カウンタ
18 デジタルフィルタ
19 デジタル制御発振器
20、37 後段分周器
21 TDCレプリカ
33 位相周波数比較器
34 チャージポンプ
35 アナログフィルタ
36 電圧制御発振器
41、42 CTS
43、44 ユーザロジック
102 アキュムレータ
106 波形成型器
110 FREF
112 CKR
118 インクリメンタ
120 ラッチ
116 FCW
201 TDC
211 バッファ(遅延素子)
212 フリップフロップ
213 AND回路
214 インバータ
215 バイナリ化デコーダ
301 バイナリ化エンコーダ
302 移動平均回路
401 Delay Line
402 Control Logic
403 Sampler
405 加算器
404 Counter
406 Offset Control
407 Prescaler
408 Program Counter
409 Swallow Counter
1 TDC
2 FF
3
6
11, 31
14 TDC
15 FF
16
43, 44
112 CKR
118
201 TDC
211 Buffer (delay element)
212 Flip-
402 Control Logic
403 Sampler
405
406 Offset Control
407 Prescaler
408 Program Counter
409 Swallow Counter
Claims (14)
前記第1のクロック信号と前記第3のクロック信号の位相差を、前記第3のクロック信号の1サイクルよりも短時間の時間分解能で測定する第1の位相差検出回路と、
前記第2のクロック信号と前記第3のクロック信号の位相差を、前記第3のクロック信号の1サイクルよりも短時間の時間分解能で測定する第2の位相差検出回路と、
前記第1のクロック信号と前記第2のクロック信号のうちどちらが位相が進んでいるかを判定する判定器と、
前記カウンタの出力、前記第1、第2の位相差検出回路の出力、及び、前記判定器の出力を元に、前記第1のクロック信号と前記第2のクロック信号の位相誤差を演算する位相誤差演算器と、
前記位相誤差を平滑化するデジタルフィルタと、
前記デジタルフィルタで平滑化された位相誤差に基づき発振周波数を可変させ前記第3のクロック信号を出力するデジタル制御発振器と、
を備え、
前記第2のクロック信号は、前記第3のクロック信号を分周した信号から生成される、ことを特徴とするデジタル位相同期ループ回路。 The third clock signal is effective during the time period between the clock signal whose phase is advanced and the clock signal whose phase is delayed among the input first clock signal and second clock signal. A counter that counts how many edges there are;
A first phase difference detection circuit for measuring a phase difference between the first clock signal and the third clock signal with a time resolution shorter than one cycle of the third clock signal;
A second phase difference detection circuit for measuring a phase difference between the second clock signal and the third clock signal with a time resolution shorter than one cycle of the third clock signal;
A determinator for determining which of the first clock signal and the second clock signal is advanced in phase;
A phase for calculating a phase error between the first clock signal and the second clock signal based on the output of the counter, the outputs of the first and second phase difference detection circuits, and the output of the determiner. An error calculator;
A digital filter for smoothing the phase error;
A digitally controlled oscillator that varies the oscillation frequency based on the phase error smoothed by the digital filter and outputs the third clock signal;
With
2. The digital phase-locked loop circuit according to claim 1, wherein the second clock signal is generated from a signal obtained by dividing the third clock signal.
前記第3のクロック信号を入力して分周し出力クロック信号を出力する第2の分周器と、
前記第2の分周器の出力クロック信号を帰還させた信号を入力して分周し前記第2のクロック信号を出力する第3の分周器と、
を備え、
前記第1の位相差検出回路は、
前記第1の分周器から出力される前記第1のクロック信号と、前記第3のクロック信号とを入力し、前記第1のクロック信号と前記第3のクロック信号の有効エッジの間の位相差を、前記第3のクロック信号の1周期よりも短い時間分解能で、且つ、前記第3のクロック信号の1周期以下の測定範囲で測定し、
前記第2の位相差検出回路は、
前記第3の分周器から出力される前記第2のクロック信号と、前記第3のクロック信号とを入力し、前記第2のクロック信号と前記第3のクロック信号の有効エッジの間の位相差を、前記第3のクロック信号の1周期よりも短い時間分解能で、且つ、前記第3のクロック信号の1周期以下の測定範囲で測定し、
前記判定器は、
前記第1分周器からの前記第1のクロック信号と前記第3の分周器からの前記第2のクロック信号のうちの一方をクロック端子、他方をデータ端子に入力し、前記第1のクロック信号の有効エッジに対して前記第2のクロックの有効エッジの位相が進んでいるか遅れているかを判別して出力するフリップフロップを備え、
前記カウンタは、
前記第1のクロック信号と前記第2のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジと、位相が遅れている他方のクロック信号の有効エッジで規定される時間範囲内での、前記第3のクロック信号の有効エッジのカウント値を提供する、ことを特徴とする請求項1記載のデジタル位相同期ループ回路。 A first frequency divider for receiving and dividing a reference clock signal and outputting the first clock signal;
A second frequency divider that receives and divides the third clock signal and outputs an output clock signal;
A third frequency divider that receives and divides a signal obtained by feeding back the output clock signal of the second frequency divider and outputs the second clock signal;
With
The first phase difference detection circuit includes:
The first clock signal output from the first frequency divider and the third clock signal are input, and a level between effective edges of the first clock signal and the third clock signal is input. Measuring the phase difference with a time resolution shorter than one period of the third clock signal and within a measurement range of one period or less of the third clock signal;
The second phase difference detection circuit includes:
The second clock signal output from the third frequency divider and the third clock signal are input, and a level between the second clock signal and an effective edge of the third clock signal is input. Measuring the phase difference with a time resolution shorter than one period of the third clock signal and within a measurement range of one period or less of the third clock signal;
The determiner is
One of the first clock signal from the first divider and the second clock signal from the third divider is input to a clock terminal, the other is input to a data terminal, and the first A flip-flop that determines and outputs whether the phase of the effective edge of the second clock is advanced or delayed with respect to the effective edge of the clock signal;
The counter is
Of the first clock signal and the second clock signal, a valid edge of one clock signal whose phase is advanced and a valid time range of the other clock signal whose phase is delayed 2. The digital phase-locked loop circuit according to claim 1, wherein a count value of valid edges of the third clock signal is provided.
入力されたデジタル信号に応じて発振周波数が可変させ第3のクロック信号を出力するデジタル制御発振器と、
前記デジタル制御発振器からの前記第3のクロック信号を入力して分周し出力クロック信号を出力する第2の分周器と、
前記第2の分周器から出力される出力クロック信号を帰還させた信号を入力して分周し第2のクロック信号を出力する第3の分周器と、
前記第1の分周器からの前記第1のクロック信号と、前記デジタル制御発振器からの前記第3のクロック信号とを入力し、前記第1のクロック信号の有効エッジと前記第3のクロック信号の有効エッジ間の位相差を、前記第3のクロック信号の1周期よりも短い時間分解能で、且つ、前記第3のクロック信号の1周期以下の測定範囲で測定する第1の位相差検出回路と、
前記第3の分周器からの前記第2のクロック信号と、前記デジタル制御発振器からの前記第3のクロック信号とを入力し、前記第2のクロック信号の有効エッジと前記第3のクロック信号の有効エッジ間の位相差を、前記第3のクロック信号の1周期よりも短い時間分解能で、且つ、前記第3のクロック信号の1周期以下の測定範囲で測定する第2の位相差検出回路と、
前記第1分周器からの前記第1のクロック信号と前記第3の分周器からの前記第2のクロック信号のうちの一方をクロック端子、他方をデータ端子に入力し、前記第1のクロック信号の有効エッジに対して前記第2のクロックの有効エッジの位相が進んでいるか遅れているかを判別して出力するフリップフロップからなる判定器と、
前記第1分周器からの前記第1のクロック信号と、前記第3分周器からの前記第2のクロック信号と、前記デジタル制御発振器からの前記第3のクロック信号とを入力し、前記第1のクロック信号と前記第2のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジと、位相が遅れている他方のクロック信号の有効エッジで規定される時間期間内での、前記第3のクロック信号の有効エッジのカウント値を提供するカウンタと、
前記カウンタでのカウント値と、前記第1及び第2の位相差検出回路の出力と、前記判定器での判定結果とを入力し、前記第1のクロック信号と前記第2のクロック信号の有効エッジ間の位相差を演算する位相誤差演算器と、
前記位相誤差演算器で演算された位相差を入力しフィルタ処理したデジタル信号を前記デジタル制御発振器に出力するデジタルフィルタと、
を備えている、ことを特徴とするデジタル位相同期ループ回路。 A first frequency divider that inputs and divides a reference clock signal and outputs a first clock signal;
A digitally controlled oscillator that varies the oscillation frequency according to the input digital signal and outputs a third clock signal;
A second frequency divider that inputs and divides the third clock signal from the digitally controlled oscillator and outputs an output clock signal;
A third frequency divider that inputs and divides a signal obtained by feeding back the output clock signal output from the second frequency divider and outputs a second clock signal;
The first clock signal from the first frequency divider and the third clock signal from the digitally controlled oscillator are input, and a valid edge of the first clock signal and the third clock signal are input. The first phase difference detection circuit that measures the phase difference between the valid edges of the third clock signal with a time resolution shorter than one period of the third clock signal and within a measurement range of one period or less of the third clock signal. When,
The second clock signal from the third frequency divider and the third clock signal from the digitally controlled oscillator are input, and a valid edge of the second clock signal and the third clock signal are input. A second phase difference detection circuit for measuring a phase difference between the effective edges of the third clock signal with a time resolution shorter than one period of the third clock signal and within a measurement range of one period or less of the third clock signal. When,
One of the first clock signal from the first divider and the second clock signal from the third divider is input to a clock terminal, the other is input to a data terminal, and the first A determiner comprising a flip-flop that determines and outputs whether the phase of the effective edge of the second clock is advanced or delayed with respect to the effective edge of the clock signal;
Inputting the first clock signal from the first frequency divider, the second clock signal from the third frequency divider, and the third clock signal from the digitally controlled oscillator; Of the first clock signal and the second clock signal, the valid edge of one clock signal whose phase is advanced and the valid period of the other clock signal whose phase is delayed, within a time period defined by A counter providing a count value of valid edges of the third clock signal;
The count value of the counter, the outputs of the first and second phase difference detection circuits, and the determination result of the determiner are input, and the first clock signal and the second clock signal are validated. A phase error calculator for calculating the phase difference between edges;
A digital filter that inputs a phase difference calculated by the phase error calculator and outputs a filtered digital signal to the digitally controlled oscillator;
A digital phase-locked loop circuit comprising:
前記第1のクロック信号と前記第2のクロック信号のうち位相が遅れた他方のクロック信号により、前記デジタル制御発振器からの前記第3のクロック信号のカウント動作を停止する、ことを特徴とする請求項3記載のデジタル位相同期ループ回路。 The counter starts counting the third clock signal based on one of the first clock signal and the second clock signal, the phase of which precedes, based on the determination result of the determiner. ,
The counting operation of the third clock signal from the digitally controlled oscillator is stopped by the other clock signal having a phase lag among the first clock signal and the second clock signal. Item 4. The digital phase-locked loop circuit according to Item 3.
前記第1のクロック信号と前記第2のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジで、前記カウンタのカウント値をラッチし、
前記第1のクロック信号と前記第2のクロック信号のうち位相が遅れた他方のクロック信号の有効エッジで、前記カウンタのカウント値をラッチし、
前記位相が進んでいる一方のクロック信号のエッジでサンプリングしたカウント値と、前記位相が遅れている他方のクロック信号のエッジでサンプリングしたカウント値との差分をとり、前記差分を、前記位相が進んでいる一方のクロック信号のエッジと、前記位相が遅れている他方のクロック信号のエッジで規定される時間期間内での、前記第3のクロック信号の有効エッジのカウント値とする、ことを特徴とする請求項3記載のデジタル位相同期ループ回路。 The counter counts the third clock signal;
The count value of the counter is latched at an effective edge of one of the first clock signal and the second clock signal, the phase of which is advanced,
The count value of the counter is latched at the valid edge of the other clock signal whose phase is delayed among the first clock signal and the second clock signal,
The difference between the count value sampled at the edge of one clock signal whose phase is advanced and the count value sampled at the edge of the other clock signal whose phase is delayed is taken, and the phase is advanced by the difference. And the count value of the valid edge of the third clock signal within a time period defined by the edge of one clock signal that is delayed and the edge of the other clock signal that is delayed in phase. The digital phase-locked loop circuit according to claim 3.
前記カウンタにおいて、前記第1のクロック信号と前記第2のクロック信号の少なくとも1つについて前記遅延信号で前記カウンタのカウント値をサンプリングする、ことを特徴とする請求項5記載のデジタル位相同期ループ回路。 Generating at least one delayed signal obtained by delaying the clock signal by a predetermined time with respect to at least one of the first clock signal and the second clock signal;
6. The digital phase-locked loop circuit according to claim 5, wherein in the counter, the count value of the counter is sampled with the delay signal for at least one of the first clock signal and the second clock signal. .
前記第1のクロック信号に対して前記第2のクロック信号の位相が進んでいるか遅れているかの判別結果に基づき、前記位相が進んでいる一方のクロック信号の有効エッジでラッチしたカウント値と、前記位相が遅れている他方のクロック信号の有効エッジでラッチしたカウント値との間に、前記カウンタのカウント値の0への巻き戻りが存在する場合に対応して、前記差分を補正する、ことを特徴とする請求項5乃至8のいずれか1項に記載のデジタル位相同期ループ回路。 The counter always counts the third clock signal from the digitally controlled oscillator, and counts again from the count value 0 when the count value reaches the maximum value,
Based on the determination result of whether the phase of the second clock signal is advanced or delayed with respect to the first clock signal, the count value latched at the effective edge of one of the clock signals whose phase is advanced, Correcting the difference in response to a case where the counter value of the counter is rewound to 0 between the count value latched at the valid edge of the other clock signal whose phase is delayed, and The digital phase-locked loop circuit according to claim 5, wherein:
前記位相誤差演算器は、前記第3の位相差検出回路の出力信号を入力し、前記第1及び第2の位相差検出回路における位相差の測定結果を、前記第3の位相差検出回路で測定した前記デジタル制御発振器からの前記第3のクロック信号の1周期で正規化する、ことを特徴とする請求項2乃至9のいずれか1項に記載のデジタル位相同期ループ回路。 A third phase difference detection circuit for measuring one period of the third clock signal from the digitally controlled oscillator;
The phase error calculator inputs an output signal of the third phase difference detection circuit, and the measurement result of the phase difference in the first and second phase difference detection circuits is received by the third phase difference detection circuit. 10. The digital phase-locked loop circuit according to claim 2, wherein the digital phase-locked loop circuit is normalized by one cycle of the third clock signal from the measured digitally controlled oscillator.
第1、第2の端子を有し、
前記第1の端子に入力された第1の信号を遅延させる、カスケード接続された複数段の第1の遅延素子と、
前記第1の信号を、前記第2の端子に入力された第2の信号の有効エッジでサンプルする第1のフリップフロップと、
前記複数の第1の遅延素子の出力を、前記第1のフリップフロップと共通に前記第2の信号のエッジでサンプルする複数段の第2のフリップフロップと、
前記第1のフリップフロップの出力と、初段の前記第2のフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する第1の検出回路と、
2段目以降の前記複数の第2のフリップフロップの隣接する二つのフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する複数の第2の検出回路と、
前記第1の検出回路と、前記複数の第2の検出回路と検出結果を受け、前記位相差を2進符号にエンコードする回路と、
を備えていることを特徴とする請求項1記載のデジタル位相同期ループ回路。 The first and second phase difference detection circuits are respectively
Having first and second terminals;
A plurality of cascaded first delay elements for delaying a first signal input to the first terminal;
A first flip-flop that samples the first signal at a valid edge of a second signal input to the second terminal;
A plurality of second flip-flops that sample the outputs of the plurality of first delay elements at the edge of the second signal in common with the first flip-flops;
A first detection circuit for detecting whether or not the output of the first flip-flop and the output of the second flip-flop in the first stage are a combination of predetermined values;
A plurality of second detection circuits for detecting whether or not outputs of two adjacent flip-flops of the second and subsequent second flip-flops are a combination of predetermined values;
A circuit that receives detection results from the first detection circuit, the plurality of second detection circuits, and encodes the phase difference into a binary code;
The digital phase-locked loop circuit according to claim 1, further comprising:
前記第1の端子に入力された第1の信号を遅延させる、カスケード接続された複数の第1の遅延素子と、
前記第1の信号を、前記第2の端子に入力された第2の信号の有効エッジでサンプルする第1のフリップフロップと、
前記複数の第1の遅延素子の出力を、前記第1のフリップフロップと共通に前記第2の信号のエッジでサンプルする複数段の第2のフリップフロップと、
前記第1のフリップフロップの出力と、初段の前記第2のフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する第1の検出回路と、
2段目以降の前記複数の第2のフリップフロップの隣接する二つのフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する複数の第2の検出回路と、
前記第1の検出回路と、前記複数の第2の検出回路と検出結果を受け、前記位相差を2進符号にエンコードする回路と、
前記エンコード結果を予め定められた個数移動平均をとった結果を1周期として出力する回路と、
を備えている、ことを特徴とする請求項10記載のデジタル位相同期ループ回路。 The third phase difference detection circuit has first and second terminals for commonly inputting the third clock signal from the digitally controlled oscillator,
A plurality of cascaded first delay elements for delaying a first signal input to the first terminal;
A first flip-flop that samples the first signal at a valid edge of a second signal input to the second terminal;
A plurality of second flip-flops that sample the outputs of the plurality of first delay elements at the edge of the second signal in common with the first flip-flops;
A first detection circuit for detecting whether or not the output of the first flip-flop and the output of the second flip-flop in the first stage are a combination of predetermined values;
A plurality of second detection circuits for detecting whether or not outputs of two adjacent flip-flops of the second and subsequent second flip-flops are a combination of predetermined values;
A circuit that receives detection results from the first detection circuit, the plurality of second detection circuits, and encodes the phase difference into a binary code;
A circuit that outputs a result obtained by taking a predetermined number moving average of the encoding results as one cycle;
The digital phase-locked loop circuit according to claim 10, comprising:
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