JP2012048475A - 光通信制御装置 - Google Patents

Abstract

【課題】親局と子局との間で光信号を通信する光通信制御装置で、ＣＰＵが動作不能な場合においても、装置のリセットを確実に行う。
【解決手段】親局１又は子局２では、ＰＬＤ１１、２１とＣＰＵ１３、２３とＦＰＧＡ１２、２２を有し、ＰＬＤはリセットを行うことを検出した場合にタイマを起動しリセットを行う旨の信号をＣＰＵへ送信し、ＣＰＵは当該信号を受信した場合にはリセット前処理を実行しリセットの指示をＰＬＤへ送信し、ＰＬＤは、当該指示を受信した場合にはＣＰＵをリセットする信号をＣＰＵへ送信し、タイマのタイムアウトが発生した場合にはＣＰＵをリセットする信号をＣＰＵへ送信し、ＦＰＧＡはリセットに関する信号を相手の局との間で通信する。
【選択図】 図１

Description

本発明は、親局と子局を有する光通信制御装置に関し、特に、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が動作不能な場合においても、装置のリセットを確実に行うことができる光通信制御装置に関する。

従来のアナログデータの光伝送を用いた増幅器に比べ、無線の送受信部と増幅部（増幅器）を一体型として、高効率、高機能化を目指したデジタルデータの光通信を用いる無線送受信増幅器（光通信制御装置）が検討等されている。
このような無線送受信増幅器では、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を始め、ＯＥ（Ｏｐｔｉｃａｌ／Ｅｌｅｃｔｒｉｃａｌ）／ＥＯデバイス等のデバイスが増え複雑化しており、これらを監視する機能やファームウェアのダウンロード機能等、ＣＰＵソフトウェアに要求される機能も増えてきており、要求される標準通信プロトコル等も増えてきている。これに伴い、ＣＰＵ、ＦＰＧＡ、その他のデバイスが異常状態に陥る可能性が高くなるため、これらを確実にリセットする技術が必要である。

ここで、従来の光通信制御装置（親局、子局）におけるＣＰＵのリセット時の動作の例を示す。
すなわち、従来の光通信制御装置では、外部からのリセット信号がＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等を介さずにＣＰＵのリセットポートに直接接続されていた。また、親局と子局との間（親局−子局間）では、電文のやり取りによって親局から子局へリセット信号を伝達していた。このため、ＣＰＵが制御不能な場合には、リセット信号を正常に伝達することができなかった。

特開２００５−０５０１７９号公報

上述のように、従来の光通信制御装置では、リセットに関して、更なる開発が要求されていた。
本発明は、このような従来の事情に鑑み為されたもので、例えばＣＰＵが動作不能な場合においても、装置のリセットを確実に行うことができる光通信制御装置を提供することを目的とする。

上記目的を達成するため、本発明では、親局と子局との間で光信号を通信する光通信制御装置において、前記親局又は前記子局の一方又は両方では、次のような構成とした。
すなわち、ＰＬＤと、ＣＰＵと、ＦＰＧＡを有する。
前記ＰＬＤは、リセットを行うこと（例えば、親局ではリセット信号、子局では子局リセット指示の信号）を検出した場合に、タイマを起動するとともに、リセットを行う旨の信号（例えば、リセット割り込みの信号）を前記ＣＰＵへ送信する。
前記ＣＰＵは、前記ＰＬＤからリセットを行う旨の信号を受信した場合には、所定のリセット前処理を実行するとともに、リセットの指示（例えば、リセット指示の信号）を前記ＰＬＤへ送信する。
前記ＰＬＤは、前記タイマのタイムアウトの前に前記ＣＰＵからリセットの指示を受信した場合には、前記ＣＰＵをリセットする信号（例えば、ＣＰＵリセットの信号）を前記ＣＰＵへ送信し、前記ＣＰＵからのリセットの指示を受信せずに前記タイマのタイムアウトが発生した場合には、前記ＣＰＵをリセットする信号（例えば、ＣＰＵリセットの信号）を前記ＣＰＵへ送信する。
前記ＦＰＧＡは、リセットに関する信号を相手の局との間で通信する（例えば、親局では子局リセット指示の信号を子局との間で通信する、子局では子局リセット指示の信号を親局との間で通信する）。

従って、例えば、ＣＰＵが動作不能な場合においても、光通信制御装置の親局や子局の装置のリセットを確実に行うことができる。
ここで、リセット前処理としては、種々な処理が用いられてもよい。
また、タイマがタイムアウトする時間としては、任意の時間が設定されてもよい。

以上説明したように、本発明に係る光通信制御装置によると、例えば、ＣＰＵが動作不能な場合においても、光通信制御装置の親局や子局の装置のリセットを確実に行うことができる。

本発明の一実施例に係る光通信制御装置の構成例を示す図である。 リセットに関連する内部インタフェースの構成例を示す図である。 光通信データの一例を示す図である。 親局のリセット時における動作シーケンスの一例を示す図である。 子局のリセット時における動作シーケンスの一例を示す図である。 無線通信システムの構成例を示す図である。

本発明に係る実施例を図面を参照して説明する。
なお、以下で発明の実施の形態を通じて本発明を説明するが、以下の実施形態は［特許請求の範囲］に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１には、本発明の一実施例に係る光通信制御装置の構成例を示してある。
本例の光通信制御装置は、親局１と、子局２と、これらの装置１、２を接続する光インタフェース（光ＩＦ）３から構成されている。
親局１は、ＰＬＤ１１、ＦＰＧＡ１２、ＣＰＵ１３、無線データ送受信部１４、光通信デバイス１５を備えている。
子局２は、ＰＬＤ２１、ＦＰＧＡ２２、ＣＰＵ２３、無線送受信増幅部２４、光通信デバイス２５を備えている。
図１において各装置（ＣＰＵ、ＦＰＧＡ、ＰＬＤ他）同士は実際には伝送線路等で電気的に接続されている。

ここで、親局１の光通信デバイス１５と子局２の光通信デバイス２５が、光ＩＦ３を介して接続されている。
また、それぞれの光通信デバイス１５、２５は、例えば、ＯＥ／ＥＯの機能を有しており、具体的には、光信号を電気信号へ変換する機能（ＯＥの機能）や、電気信号を光信号へ変換する機能（ＥＯの機能）を有している。そして、２つの光通信デバイス１５、２５では、送信側が送信対象の電気信号を光信号へ変換して光ＩＦ３へ出力し、受信側が光ＩＦ３を介して受信した光信号を電気信号へ変換する。

本例の光通信制御装置において行われる動作の例を示す。
親局１は、上位の装置（図示せず）と接続されており、上位の装置から送信されたリセット信号がＰＬＤ１１に入力され、上位の装置とＣＰＵ１３との間でシリアルデータを通信し、上位の装置と無線データ送受信部１４との間で無線データを通信する、構成となっている。
ここで、上位の装置と親局１との間の通信としては、例えば、有線の通信、無線の通信、一部が有線の通信で他が無線の通信、のいずれが用いられてもよい。

親局１に設けられる操作部又は親局１に接続される外部の操作部には、ユーザにより操作されるリセットボタンが備えられている。そして、ユーザがリセットボタンを押下すると、リセット信号がＰＬＤ１１に入力される。
親局１では、上位の装置から無線データ送受信部１４により受信した無線データや、子局２をリセットするための子局リセット指示の信号を、光通信デバイス１５から光ＩＦ３を介して子局２へ送信する。また、親局１では、子局２から光ＩＦ３を介して光通信デバイス１５により受信した無線データを、無線データ送受信部１４から上位の装置へ送信する。

子局２は、親局１と接続されており、親局１から送信された子局リセット指示の信号が受信される。
子局２に設けられる操作部又は子局２に接続される外部の操作部には、ユーザにより操作されるリセットボタンが備えられている。そして、ユーザがリセットボタンを押下すると、子局リセット指示の信号がＰＬＤ２１に入力される。
子局２では、親局１から光通信デバイス２５により受信した無線データを、無線送受信増幅部２４により増幅して、有線又は無線で外部へ送信する。また、子局２では、有線又は無線で外部から受信した無線データを無線送受信増幅部２４により増幅して、光通信デバイス２５から光ＩＦ３を介して親局１へ送信する。

図６には、無線通信システムの構成例を示してある。
一例として、本例の光通信制御装置は、無線基地局装置１０２と移動局装置１０６−１〜１０６−６又は固定局装置等が無線により通信する無線通信システムで用いられ、親局１０１となる光通信制御装置は、無線基地局装置１０２と接続されて光伝送路（一例として、光ファイバケーブル）１１３によって屋内に設けられた子局１０５−１〜１０５−６、又は中継装置１０４と接続される装置であり、子局１０５−１〜１０５−６となる光通信制御装置は、親局１０１又は中継装置１０４と光伝送路（一例として、光ファイバケーブル）１１４、１１５によって接続されて、屋内の移動局装置１０６−１〜１０６−６又は固定局装置と無線によって通信するものである。そして、光通信を使用して無線基地局装置１０２と制御データ及び無線ユーザデータ（無線データ）の通信を行い、無線送受信及び増幅を行う。また、本例の無線通信システムでは、親局１０１と無線基地局装置１０２が回線１１２で接続されており、無線基地局装置１０２と通信ネットワーク１０３が回線１１１で接続されている。

図２には、本例の光通信制御装置について、リセットに関連する内部インタフェースの構成例を示してある。
図２の伝送路の記載は実施例の説明に必要最低限の伝送路のみが記載されているだけであり、実際には各装置（ＣＰＵ、ＦＰＧＡ、ＰＬＤ他）同士は伝送線路等で電気的に接続されている。
親局１では、ＰＬＤ１１が出力するＣＰＵリセットの信号とリセット割り込みの信号がＣＰＵ１３に接続され、ＣＰＵ１３が出力するリセット指示の信号がＰＬＤ１１に接続され、ＣＰＵ１３が出力する子局リセット指示の信号がＦＰＧＡ１２に接続され、ＰＬＤ１１が出力する子局リセット指示の信号がＦＰＧＡ１２に接続される。

子局２では、ＰＬＤ２１が出力するＣＰＵリセットの信号とリセット割り込みの信号がＣＰＵ２３に接続され、ＣＰＵ２３が出力するリセット指示の信号がＰＬＤ２１に接続され、ＦＰＧＡ２２が出力する子局リセット指示の信号がＰＬＤ２１に接続される。

図３には、親局１と子局２との間で光ＩＦ３を介して通信される光通信データの一例を示してある。
本例では、図３に示されるように、光通信データは時分割のデータで構成されており、時分割データのマッピングの一例が示されている。
本例では、時分割データの複数に、ＨＤＬＣ（Ｈｉｇｈ ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）フレームや無線送受信データ（無線データ）がマッピングされて割り当てられている。また、本例では、リセット専用の制御信号（子局リセット指示の信号）をマッピングして割り当てる。

図４には、親局１のリセット時における動作シーケンスの一例を示してある。なお、上位の装置（上位装置）３１も示してある。
（ａ）ＣＰＵ１３が正常である場合について説明する。
上位装置３１からのリセット信号の入力があった場合、又は、他の例としてリセットボタンが押されると、リセット信号がＰＬＤ１１に入力される（処理Ｔ１）。
リセット信号が入力されると、ＰＬＤ１１は、タイマを起動し（処理Ｔ２）、ＣＰＵ１３に対してリセット割り込みの信号を出力する（処理Ｔ３）。

ＣＰＵ１３は、リセット割り込みの信号を受けると、ＦＰＧＡ１２に対して子局リセット指示の信号を出力し（処理Ｔ４）、所定のリセット前処理を実行した後に（処理Ｔ６）、ＰＬＤ１１に対してリセット指示の信号を出力する（処理Ｔ７）。
ＦＰＧＡ１２は、子局リセット指示の信号を受けると、光通信デバイス１５を介して子局２に対して子局リセット指示の信号を出力する（処理Ｔ５）。
ＰＬＤ１１は、リセット指示の信号を受けると、ＣＰＵリセットの信号をＣＰＵ１３に対して出力して（処理Ｔ８）、これにより親局１（本例では、ＰＬＤ１１やＣＰＵ１３やＦＰＧＡ１２）をリセットする（処理Ｔ９）。

（ｂ）ＣＰＵ１３が異常等である場合について説明する。
上位装置３１からのリセット信号の入力があった場合、又は、他の例としてリセットボタンが押されると、リセット信号がＰＬＤ１１に入力される（処理Ｔ１１）。
リセット信号が入力されると、ＰＬＤ１１は、タイマを起動し（処理Ｔ１２）、ＣＰＵ１３に対してリセット割り込みの信号を出力する（処理Ｔ１３）。

ここで、ＣＰＵ１３が動作異常等の要因によりリセット指示の信号を出力しない場合には、ＰＬＤ１１では先に起動したタイマのタイムアウト（時間の計時の開始から所定の時間が経過したこと）が発生し（処理Ｔ１４）、これに応じて、ＰＬＤ１１は、ＦＰＧＡ１２に対して子局リセット指示の信号を出力した後に（処理Ｔ１５）、ＣＰＵリセットの信号をＣＰＵ１３に対して出力して（処理Ｔ１７）、これにより親局１（本例では、ＰＬＤ１１やＣＰＵ１３やＦＰＧＡ１２）をリセットする（処理Ｔ１８）。
また、ＦＰＧＡ１２は、子局リセット指示の信号を受けると、光通信デバイス１５を介して子局２に対して子局リセット指示の信号を出力する（処理Ｔ１６）。

なお、リセット前処理（処理Ｔ６）で行う動作としては、種々なものが用いられてもよく、例えば、障害情報のメモリへの書き込みの動作や、リセット原因のメモリへの書き込みの動作や、無線部をオフ（ＯＦＦ）にする動作が用いられる。
本例では、無線部をオフ（ＯＦＦ）にする動作は、ＣＰＵ１３とＰＬＤ１１のいずれによっても制御することが可能である。一例として、図４（ｂ）において、ＰＬＤ１１が、処理Ｔ１４又は処理Ｔ１５の後であって処理Ｔ１７の前に、無線部をオフ（ＯＦＦ）にする動作を実行する構成を用いることができる。

図５には、子局２のリセット時における動作シーケンスの一例を示してある。
（ａ）ＣＰＵ２３が正常である場合について説明する。
親局１からの子局リセット指示の信号が入力されると（処理Ｔ２１）、ＦＰＧＡ２２は、ＰＬＤ２１に対して子局リセット指示の信号を出力する（処理Ｔ２２）。
ＰＬＤ２１は、ＦＰＧＡ２２からの子局リセット指示の信号の入力があった場合、又は、他の例として、リセットボタンが押されて、子局リセット指示の信号が入力された場合には、タイマを起動し（処理Ｔ２３）、ＣＰＵ２３に対してリセット割り込みの信号を出力する（処理Ｔ２４）。

ＣＰＵ２３は、リセット割り込みの信号を受けると、所定のリセット前処理を実行した後に（処理Ｔ２５）、ＰＬＤ２１に対してリセット指示の信号を出力する（処理Ｔ２６）。
ＰＬＤ２１は、ＣＰＵリセットの信号をＣＰＵ２３に対して出力し（処理Ｔ２７）、これにより子局２（本例では、ＰＬＤ２１やＣＰＵ２３やＦＰＧＡ２２）をリセットする（処理Ｔ２８）。

（ｂ）ＣＰＵ２３が異常等である場合について説明する。
親局１からの子局リセット指示の信号が入力されると（処理Ｔ３１）、ＦＰＧＡ２２は、ＰＬＤ２１に対して子局リセット指示の信号を出力する（処理Ｔ３２）。
ＰＬＤ２１は、ＦＰＧＡ２２からの子局リセット指示の信号の入力があった場合、又は、他の例として、リセットボタンが押されて、子局リセット指示の信号が入力された場合には、タイマを起動し（処理Ｔ３３）、ＣＰＵ２３に対してリセット割り込みの信号を出力する（処理Ｔ３４）。

ここで、ＣＰＵ２３が動作異常等の要因によりリセット指示の信号を出力しない場合には、ＰＬＤ２１では先に起動したタイマのタイムアウト（時間の計時の開始から所定の時間が経過したこと）が発生し（処理Ｔ３５）、これに応じて、ＰＬＤ２１は、ＣＰＵリセットの信号をＣＰＵ２３に対して出力して（処理Ｔ３６）、これにより子局２（本例では、ＰＬＤ２１やＣＰＵ２３やＦＰＧＡ２２）をリセットする（処理Ｔ３７）。

なお、リセット前処理（処理Ｔ２５）で行う動作としては、種々なものが用いられてもよく、例えば、障害情報のメモリへの書き込みの動作や、リセット原因のメモリへの書き込みの動作や、無線部をオフ（ＯＦＦ）にする動作が用いられる。
本例では、無線部をオフ（ＯＦＦ）にする動作は、ＣＰＵ２３とＰＬＤ２１のいずれによっても制御することが可能である。一例として、図５（ｂ）において、ＰＬＤ２１が、処理Ｔ３５の後であって処理Ｔ３６の前に、無線部をオフ（ＯＦＦ）にする動作を実行する構成を用いることができる。

以上のように、本例の光通信制御装置の親局１では、リセット信号が入力された時にリセット割り込みを発生させる機能（本例では、ＰＬＤ１１の機能）や、リセット割り込みが発生した場合にリセット前処理を起動する機能（本例では、ＣＰＵ１３の機能）や、リセット前処理の終了後にリセット指示を出力する機能（本例では、ＣＰＵ１３の機能）を有する。
また、本例の光通信制御装置の親局１では、リセット指示を出力する機能（本例では、ＣＰＵ１３の機能）が動作不能状態においてもリセット処理を実行する機能（本例では、ＰＬＤ１１の機能）を有する。
また、本例の光通信制御装置では、光通信の時分割データにリセット専用の制御ビット（制御信号）を割り当てている。

本例の光通信制御装置の子局２では、子局リセット指示の信号が入力された時にリセット割り込みを発生させる機能（本例では、ＰＬＤ２１の機能）や、リセット割り込みが発生した場合にリセット前処理を起動する機能（本例では、ＣＰＵ２３の機能）や、リセット前処理の終了後にリセット指示を出力する機能（本例では、ＣＰＵ２３の機能）を有する。
また、本例の光通信制御装置の子局２では、リセット指示を出力する機能（本例では、ＣＰＵ２３の機能）が動作不能状態においてもリセット処理を実行する機能（本例では、ＰＬＤ２１の機能）を有する。
また、本例の光通信制御装置では、光通信の時分割データにリセット専用の制御ビット（制御信号）を割り当てている。

このように、本例の光通信制御装置の親局１や子局２では、ＣＰＵ１３、２３のみのリセット制御だけでなく、ＣＰＵ１３、２３が制御不能な場合にＰＬＤ１１、２１によってもリセット制御を可能にすることで、確実にリセットすることが可能である。例えば、親局１と子局２との間の通信ではリセット専用の制御ビットの他に電文のやり取りが可能であるが、これではＣＰＵ１３、２３が制御不能な場合には正常にやり取りができず、このため、本例では、リセット専用の制御ビットを割り当てて、ＣＰＵ１３、２３が動作不能な場合には、ＰＬＤ１１、２１とＦＰＧＡ１２、２２のみで、親局１から子局２へリセットの指示を伝達することを可能とした。

従って、本例の光通信制御装置の親局１や子局２では、リセット時にＣＰＵ１３、２３においてリセット前処理を行うことができ、リセット前処理では例えばＣＰＵ１３、２３に内蔵されているＦＲＯＭ（Ｆｌａｓｈ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のメモリに障害情報等を書き込むことができ、これによりリセット要因や障害要因等を特定し易くすることができる。そして、これとともに、万が一ＣＰＵ１３、２３が動作不可能な状態になったとしても、装置のリセットを確実に行うことが可能である。

具体的には、本例では、ＣＰＵ１３、２３が動作不能な場合には、それをＰＬＤ１１、２１のタイムアウト検出機能により検出し、この場合には、ＰＬＤ１１、２１によりリセットの制御及び無線部をオフにする動作を実施する。但し、本例では、この場合には、ＣＰＵ１３、２３が行っている障害情報等の書き込みを実施することはできない。

図４に基づく（親局の構成例）を示す。なお、図４に示される動作の全てが必ずしも必須な要件ではない。
親局と子局との間で光信号を通信する光通信制御装置の前記親局において、
ＰＬＤとＣＰＵとＦＰＧＡを有し、
前記ＰＬＤは、上位の装置からリセットを行う旨の信号（例えば、リセット信号）を受信したこと又はユーザによりリセットを行うための操作が行われたことに応じてリセットを行うこと（例えば、リセット信号）を検出した場合にタイマを起動するとともにリセットを行う旨の信号（例えば、リセット割り込みの信号）を前記ＣＰＵへ送信し、
前記ＣＰＵは、前記ＰＬＤからリセットを行う旨の信号を受信した場合には、前記子局のリセットを指示する信号（例えば、子局リセット指示の信号）を前記ＦＰＧＡへ送信し、所定のリセット前処理を実行し、リセットの指示（例えば、リセット指示の信号）を前記ＰＬＤへ送信し、
前記ＰＬＤは、前記タイマのタイムアウトの前に前記ＣＰＵからリセットの指示を受信した場合には前記ＣＰＵをリセットする信号（例えば、ＣＰＵリセットの信号）を前記ＣＰＵへ送信し、前記ＣＰＵからのリセットの指示を受信せずに前記タイマのタイムアウトが発生した場合には、前記子局のリセットを指示する信号（例えば、子局リセット指示の信号）を前記ＦＰＧＡへ送信し、前記ＣＰＵをリセットする信号（例えば、ＣＰＵリセットの信号）を前記ＣＰＵへ送信し、
前記ＦＰＧＡは、前記ＣＰＵ又は前記ＰＬＤから前記子局のリセットを指示する信号を受信した場合には前記子局のリセットを指示する信号（例えば、子局リセット指示の信号）を前記子局へ送信する、
ことを特徴とする光通信制御装置の親局。

図５に基づく（子局の構成例）を示す。なお、図５に示される動作の全てが必ずしも必須な要件ではない。
親局と子局との間で光信号を通信する光通信制御装置の前記子局において、
ＰＬＤとＣＰＵとＦＰＧＡを有し、
前記ＦＰＧＡは、前記親局から当該子局のリセットを指示する信号（例えば、子局リセット指示の信号）を受信した場合には当該子局のリセットを指示する信号（例えば、子局リセット指示の信号）を前記ＰＬＤへ送信し、
前記ＰＬＤは、前記ＦＰＧＡから当該子局のリセットを指示する信号を受信したこと又はユーザによりリセットを行うための操作が行われたことに応じて当該子局のリセットを行うこと（例えば、子局リセット指示の信号）を検出した場合にタイマを起動するとともにリセットを行う旨の信号（例えば、リセット割り込みの信号）を前記ＣＰＵへ送信し、
前記ＣＰＵは、前記ＰＬＤからリセットを行う旨の信号を受信した場合には所定のリセット前処理を実行するとともにリセットの指示（例えば、リセット指示の信号）を前記ＰＬＤへ送信し、
前記ＰＬＤは、前記タイマのタイムアウトの前に前記ＣＰＵからリセットの指示を受信した場合には前記ＣＰＵをリセットする信号（例えば、ＣＰＵリセットの信号）を前記ＣＰＵへ送信し、前記ＣＰＵからのリセットの指示を受信せずに前記タイマのタイムアウトが発生した場合には前記ＣＰＵをリセットする信号（例えば、ＣＰＵリセットの信号）を前記ＣＰＵへ送信する、
ことを特徴とする光通信制御装置の子局。

ここで、本発明に係るシステムや装置などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。また、本発明は、例えば、本発明に係る処理を実行する方法或いは方式や、このような方法や方式を実現するためのプログラムや当該プログラムを記録する記録媒体などとして提供することも可能であり、また、種々なシステムや装置として提供することも可能である。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
また、本発明に係るシステムや装置などにおいて行われる各種の処理としては、例えばプロセッサやメモリ等を備えたハードウェア資源においてプロセッサがＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納された制御プログラムを実行することにより制御される構成が用いられてもよく、また、例えば当該処理を実行するための各機能手段が独立したハードウェア回路として構成されてもよい。
また、本発明は上記の制御プログラムを格納したフロッピー（登録商標）ディスクやＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）−ＲＯＭ等のコンピュータにより読み取り可能な記録媒体や当該プログラム（自体）として把握することもでき、当該制御プログラムを当該記録媒体からコンピュータに入力してプロセッサに実行させることにより、本発明に係る処理を遂行させることができる。

１・・光通信制御装置の親局、 ２・・光通信制御装置の子局、 ３・・光インタフェース、 １１、２１・・ＰＬＤ、 １２、２２・・ＦＰＧＡ、 １３、２３・・ＣＰＵ、 １４・・無線データ送受信部、 １５、２５・・光通信デバイス、 ２４・・無線送受信増幅部、 ３１・・上位装置、 １０１・・親局、 １０２・・無線基地局装置、 １０３・・通信ネットワーク、 １０４・・中継装置、 １０５−１〜１０５−６・・子局、 １０６−１〜１０６−６・・移動局装置、 １１１、１１２・・回線、 １１３、１１４、１１５・・光ファイバケーブル、

Claims (1)

1. 親局と子局との間で光信号を通信する光通信制御装置において、
   前記親局又は前記子局の一方又は両方では、
   ＰＬＤとＣＰＵとＦＰＧＡを有し、
   前記ＰＬＤは、リセットを行うことを検出した場合にタイマを起動するとともにリセットを行う旨の信号を前記ＣＰＵへ送信し、
   前記ＣＰＵは、前記ＰＬＤからリセットを行う旨の信号を受信した場合には所定のリセット前処理を実行するとともにリセットの指示を前記ＰＬＤへ送信し、
   前記ＰＬＤは、前記タイマのタイムアウトの前に前記ＣＰＵからリセットの指示を受信した場合には前記ＣＰＵをリセットする信号を前記ＣＰＵへ送信し、前記ＣＰＵからのリセットの指示を受信せずに前記タイマのタイムアウトが発生した場合には前記ＣＰＵをリセットする信号を前記ＣＰＵへ送信し、
   前記ＦＰＧＡは、リセットに関する信号を相手の局との間で通信する、
   ことを特徴とする光通信制御装置。

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