JP2012034212A - Phase-locked loop circuit - Google Patents
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Abstract
Description
本発明は、位相ロックループ(PLL:Phase Locked Loop)回路に関する。 The present invention relates to a phase locked loop (PLL) circuit.
PLL回路は、クロック周波数の逓倍やLSI(Large-scale Integrated Circuit)内部のクロック信号のスキュー(Skew)調整等を行う機能を有しており、近年のLSIの高速化及び大規模化を実現させるために必須の回路(マクロ)として提供されている。 The PLL circuit has a function of multiplying a clock frequency, adjusting a skew of a clock signal in an LSI (Large-scale Integrated Circuit), etc., and realizing an increase in LSI speed and scale in recent years. Therefore, it is provided as an essential circuit (macro).
そのような市場動向に伴い、PLL回路が半導体チップに搭載されるのが当然となってきた。半導体チップの低電圧化、微細化に伴い、PLL回路を構成するトランジスタも低電圧化、微細化が進められていることは認知されてきた。しかし、近年、微細化により、アナログ回路のアナログ的動作として無視できていたトランジスタのリークによる特性劣化量が無視できないほど大きくなり、定常位相誤差を悪化させる大きな要因の1つとなってきた。 With such market trends, it has become natural that PLL circuits are mounted on semiconductor chips. It has been recognized that with the reduction in voltage and miniaturization of semiconductor chips, the transistors constituting the PLL circuit are also being reduced in voltage and miniaturization. However, due to miniaturization in recent years, the amount of characteristic deterioration due to transistor leakage, which has been negligible as an analog operation of an analog circuit, has become so large that it cannot be ignored, and has become one of the major factors that deteriorate the steady phase error.
図7は、PLL回路の構成例を示す図であり、図8及び図9は、図7のPLL回路の動作例を示すタイミングチャートである。PLL回路は、位相比較回路(PFD)201、チャージポンプ回路(CP)202、ローパスフィルタ(LPF)203、電圧制御発振回路(VCO)204、及び分周器(DIV)205を有する。電圧制御発振回路204は、発振器(OSC)206及び入力トランジスタ207を有する。
7 is a diagram illustrating a configuration example of the PLL circuit, and FIGS. 8 and 9 are timing charts illustrating an operation example of the PLL circuit in FIG. The PLL circuit includes a phase comparison circuit (PFD) 201, a charge pump circuit (CP) 202, a low-pass filter (LPF) 203, a voltage controlled oscillation circuit (VCO) 204, and a frequency divider (DIV) 205. The voltage controlled
位相比較回路201は、リファレンスクロック信号REFCLKの立ち上がり(又は立ち下がり)とフィードバッククロック信号FBCLKの立ち上がり(又は立ち下がり)の位相を比較する。位相比較回路201は、リファレンスクロック信号REFCLKとフィードバッククロック信号FBCLKの位相差を制御信号UPB及びDNとしてチャージポンプ回路202へ出力する。フィードバッククロック信号FBCLKがリファレンスクロック信号REFCLKに対して遅れているときには制御信号UPB及びDNがローレベルになる。また、フィードバッククロック信号FBCLKがリファレンスクロック信号REFCLKに対して進んでいるときには制御信号UPB及びDNがハイレベルになる。
The
チャージポンプ回路202は、制御信号UPB及びDNに応じた電荷をローパスフィルタ203内の容量に対して注入又は抜くことで、制御電圧VCNTを制御する。制御信号UPB及びDNがローレベルになると、ローパスフィルタ203内の容量は電源電圧に接続され、制御電圧VCNTが上昇する。また、制御信号UPB及びDNがハイレベルになると、ローパスフィルタ203内の容量は基準電位に接続され、制御電圧VCNTが低下する。電圧制御発振回路204は、制御電圧VCNTに応じた発振周波数の出力クロック信号CKOを出力する。制御電圧VCNTが上昇すると出力クロック信号CKOの周波数は高くなり、制御電圧VCNTが低下すると出力クロック信号CKOの周波数は低くなる。分周器205は、出力クロック信号CKOをN分周し、フィードバッククロック信号FBCLKを出力する。出力クロック信号CKOは、リファレンスクロック信号REFCLKに対してN倍高い周波数として出力される。
The
さらに詳しく動作を説明すると、リファレンスクロック信号REFCLKよりフィードバッククロック信号FBCLKの位相が進んでいる場合には、出力クロック信号CKOの周波数が高すぎると認識させて、出力クロック信号CKOの周波数を下げる動作を行う。そのため、位相比較回路201は制御信号UPB及びDNをハイレベルにし、チャージポンプ回路202はローパスフィルタ203内の容量に蓄積されている電荷を抜くことで、制御電圧VCNTを下げる。また、反対に、リファレンスクロック信号REFCLKよりフィードバッククロック信号FBCLKの位相が遅れている場合には、出力クロック信号CKOの周波数が低すぎると認識させて、出力クロック信号CKOの周波数を上げる動作を行う。そのため、位相比較回路201は制御信号UPB及びDNをローレベルにし、チャージポンプ回路202はローパスフィルタ203内の容量に電荷を注入することで、制御電圧VCNTを上げる。このようにPLL回路は、リファレンスクロック信号REFCLKとフィードバッククロック信号FBCLKの位相を合わせるように制御電圧VCNTを変化させることによって、出力クロック信号CKOの周波数を調整しターゲット周波数でロックする。
In more detail, when the phase of the feedback clock signal FBCLK is advanced from the reference clock signal REFCLK, the operation is performed such that the frequency of the output clock signal CKO is recognized as being too high and the frequency of the output clock signal CKO is lowered. Do. Therefore, the
なお、図7のPLL回路において、制御信号UPBがハイレベルかつ制御信号DNがローレベルの間は、チャージポンプ回路202からローパスフィルタ203内の容量への電荷の授受は行われない。すなわち、制御信号UPBがハイレベルかつ制御信号DNがローレベルの間、チャージポンプ回路202の出力及び電圧制御発振回路204の入力はともにハイインピーダンスとなり、ローパスフィルタ203内の容量に蓄積されている電荷は保持される。その結果、図8に示すように制御電圧VCNTは一定値を保ち、出力クロック信号CKOの周波数も一定値を保つ。
In the PLL circuit of FIG. 7, charge transfer from the
しかし、近年のトランジスタの微細化の影響により、電圧制御発振回路204の入力部でハイインピーダンスをとらなくなってきており、いわゆるゲートリーク電流が発生する。そのため、ローパスフィルタ203内の容量に蓄積されている電荷が電圧制御発振回路204の入力部から抜けてしまう(又は電圧制御発振回路204の入力部から電荷が注入されてしまう)。その結果、図9に示すように、制御信号UPBがハイレベルかつ制御信号DNがローレベルの期間において、制御電圧VCNTを一定値に保てなくなり、制御電圧VCNTが低下してしまい、出力クロック信号CKOの周波数も低下してしまう。
However, due to the recent miniaturization of transistors, the input portion of the voltage controlled
前述のように制御信号UPBがハイレベルかつ制御信号DNがローレベルの間、制御電圧VCNTを一定値に維持できないため、位相が合うように制御電圧VCNTを調整しても、次に位相比較するときに制御電圧VCNTが調整した値からずれてしまう。そのため、リファレンスクロック信号REFCLKとフィードバッククロック信号FBCLKにおいて、定常的な位相差(定常位相誤差)φが発生する。さらに、この位相差(定常位相誤差)φをなくすように位相比較回路201がクロック信号の立ち上がり毎に制御電圧VCNTを制御するため、クロック信号の立ち上がり毎に出力クロック信号CKOにスプリアス(周波数ずれ)が発生する。
As described above, since the control voltage VCNT cannot be maintained at a constant value while the control signal UPB is at the high level and the control signal DN is at the low level, even if the control voltage VCNT is adjusted to match the phase, the phase comparison is performed next. Sometimes the control voltage VCNT deviates from the adjusted value. Therefore, a steady phase difference (steady phase error) φ occurs between the reference clock signal REFCLK and the feedback clock signal FBCLK. Further, since the
下記特許文献1には、このような電圧制御発振回路204の入力部で発生するリークによる定常位相誤差を抑制する技術が提案されている。特許文献1に記載のPLL回路は、電圧制御発振回路が接続されている第1のチャージポンプ回路及び第1のローパスフィルタと、電圧制御発振回路が接続されていない第2のチャージポンプ回路及び第2のローパスフィルタを含むダミー回路を設けている。そして、電圧制御発振回路の入力ノードでの制御電圧と対応するダミー回路のノードでの制御電圧を比較し、比較結果に応じて電圧制御発振回路の入力ノードに対する電荷の注入又は引き抜きを行う。これにより、電圧制御発振回路の入力部でのリークによる制御電圧の変動を抑制し、定常位相誤差の抑制を図っている。
下記特許文献2には、ローパスフィルタにリーク電流のあるゲート酸化膜の薄いMOSトランジスタを容量として用いるために、ローパスフィルタにおけるリーク電流を補償するリーク電流補償回路を備えたPLL回路が提案されている。リーク電流補償回路は、チャージポンプ回路のアクティブ時にローパスフィルタの電圧をサンプリングして保持し、非アクティブ時には保持した電圧とローパスフィルタの電圧を比較して同じ電圧になるようにローパスフィルタに電流を供給することが記載されている。特許文献2に記載のPLL回路と同様にローパスフィルタにおけるリーク電流を補償するPLL回路が下記特許文献3に記載されている。また、下記特許文献4には、発振周波数が分周器の動作可能周波数を超えないように、電圧制御発振回路に入力される入力電圧が所定範囲内の電圧であるか検知して、所定範囲外の場合にはローパスフィルタに電荷を充放電するPLL回路が提案されている。
前記特許文献1に記載のPLL回路は、電圧制御発振回路が接続されていない第2のチャージポンプ回路及び第2のローパスフィルタを含むダミー回路を設けることで、電圧制御発振回路の入力部で発生するリークによる定常位相誤差の抑制を実現している。ここで、ローパスフィルタが有する容量は、他の回路素子と比べて回路面積が比較的大きいため、ローパスフィルタの回路面積も大きい。また、PLL回路における回路面積では、ローパスフィルタの占める割合が大きい。したがって、特許文献1に記載のPLL回路のように、チャージポンプ回路とローパスフィルタの組を2組設けると、回路面積が非常に大きくなってしまう。
The PLL circuit described in
本発明の目的は、簡素な回路構成で、電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止することができる位相ロックループ回路を提供することにある。 An object of the present invention is to provide a phase-locked loop circuit that can prevent a stationary phase error due to leakage at an input portion of a voltage-controlled oscillation circuit with a simple circuit configuration.
位相ロックループ回路の一態様は、リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、第1の電圧を保持する容量と、検出された位相差に応じた電流を容量に出力するチャージポンプ回路と、容量の第1の電圧に応じた発振周波数の出力クロック信号を生成し、出力クロック信号又はそれに応じた信号をフィードバッククロック信号として位相比較回路に出力する電圧制御発振回路とを有する。さらに、第1の電圧がロック状態時の電圧であった場合に電圧制御発振回路の入力部に流れるリーク電流に等しい電流を生成する電流生成回路と、生成された電流に応じた補正電流を容量に出力するカレントミラー回路とを有する。 One aspect of the phase locked loop circuit is a phase comparison circuit that detects the phase difference between the reference clock signal and the feedback clock signal, a capacitor that holds the first voltage, and a current that corresponds to the detected phase difference is output to the capacitor A charge pump circuit that generates an output clock signal having an oscillation frequency corresponding to the first voltage of the capacitor, and outputs the output clock signal or a signal corresponding thereto as a feedback clock signal to the phase comparison circuit. Have. Furthermore, when the first voltage is a voltage in the locked state, a current generation circuit that generates a current equal to the leak current flowing in the input unit of the voltage controlled oscillation circuit, and a correction current according to the generated current Current mirror circuit for outputting to
本発明によれば、位相ロックループ回路が有する電圧制御発振回路の入力部に流れるリーク電流に等しい電流を電流生成回路で生成し、それに応じた補正電流をカレントミラー回路を介して容量に出力する。これにより、電圧制御発振回路の入力部でのリーク電流により第1の電圧が変動することを簡素な回路構成で抑制することができ、定常位相誤差を防止することができる。 According to the present invention, the current generation circuit generates a current equal to the leakage current flowing in the input part of the voltage controlled oscillation circuit included in the phase lock loop circuit, and outputs a correction current corresponding to the current to the capacitor via the current mirror circuit. . Thereby, it is possible to suppress the fluctuation of the first voltage due to the leakage current at the input portion of the voltage controlled oscillation circuit with a simple circuit configuration, and it is possible to prevent a steady phase error.
以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施形態)
本発明の第1の実施形態について説明する。
図1は、第1の実施形態による位相ロックループ(PLL)回路の構成例を示す図であり、図2は図1のPLL回路の動作例を示すタイミングチャートである。
(First embodiment)
A first embodiment of the present invention will be described.
FIG. 1 is a diagram illustrating a configuration example of a phase-locked loop (PLL) circuit according to the first embodiment, and FIG. 2 is a timing chart illustrating an operation example of the PLL circuit of FIG.
図1に示すように、PLL回路は、位相比較回路(PFD)1、チャージポンプ回路(CP)2、ローパスフィルタ(LPF)3、電圧制御発振回路(VCO)4、及び分周器(DIV)5を有する。また、PLL回路は、アンプ21、抵抗22、23、ゲート容量24、及びpチャネルMOS電界効果トランジスタ25、26を有する。チャージポンプ回路2は、スイッチ11、14及び定電流源12、13を有する。ローパスフィルタ3は、抵抗15及び容量16、17を有する。電圧制御発振回路4は、発振器(OSC)18及び入力トランジスタ19を有する。
As shown in FIG. 1, the PLL circuit includes a phase comparison circuit (PFD) 1, a charge pump circuit (CP) 2, a low pass filter (LPF) 3, a voltage controlled oscillation circuit (VCO) 4, and a frequency divider (DIV). 5 The PLL circuit includes an
スイッチ11及び定電流源12の直列接続回路は、正の電源電圧及び制御電圧VCNTAのノード間に接続される。定電流源13及びスイッチ14の直列接続回路は、制御電圧VCNTAのノード及び基準電位(例えばグランド電位)間に接続される。抵抗15及び容量16の直列接続回路は、制御電圧VCNTAのノード及び基準電位間に接続される。容量17は、制御電圧VCNTAのノード及び基準電位間に接続される。入力トランジスタ19は、nチャネルMOS電界効果トランジスタであり、ゲートが制御電圧VCNTAのノードに接続され、ソースが基準電位に接続され、ドレインが発振器18に接続される。
A series connection circuit of the
位相比較回路1は、リファレンスクロック信号REFCLKの立ち上がり(又は立ち下がり)とフィードバッククロック信号FBCLKの立ち上がり(又は立ち下がり)の位相を比較する。位相比較回路1は、リファレンスクロック信号REFCLKとフィードバッククロック信号FBCLKの位相差を制御信号UPB及びDNとしてチャージポンプ回路2へ出力する。フィードバッククロック信号FBCLKがリファレンスクロック信号REFCLKに対して遅れているときには、制御信号UPB及びDNがローレベルになる。また、フィードバッククロック信号FBCLKがリファレンスクロック信号REFCLKに対して進んでいるときには、制御信号UPB及びDNがハイレベルになる。ここで、制御信号UPBはネゲートされているときにハイレベルの信号であり、制御信号DNはネゲートされているときにローレベルの信号である。制御信号UPB及びDNのパルス幅(アサートされる期間の長さ)は、フィードバッククロック信号FBCLK及びリファレンスクロック信号REFCLKの位相差が大きいほど広くなる。
The
チャージポンプ回路2は、制御信号UPB及びDNに応じた電流をローパスフィルタ3に対して出力し、制御信号UPB及びDNに応じた電荷をローパスフィルタ3内の容量16及び17に対して注入又は抜くことで制御電圧VCNTAを制御する。スイッチ11は、制御信号UPBがローレベルになるとオンし(導通状態)、制御信号UPBがハイレベルとなるとオフする(非導通状態)。スイッチ14は、制御信号DNがハイレベルになるとオンし(導通状態)、制御信号DNがローレベルとなるとオフする(非導通状態)。制御信号UPB及びDNがローレベルになると、ローパスフィルタ3内の容量16及び17は正の電源電圧に接続されて電荷が注入され、制御電圧VCNTAが上昇する。また、制御信号UPB及びDNがハイレベルになると、ローパスフィルタ3内の容量16及び17は基準電位に接続されて電荷が引き抜かれ、制御電圧VCNTAが低下する。なお、フィードバッククロック信号FBCLK及びリファレンスクロック信号REFCLKの立ち上がり(又は立ち下がり)位相が同じときには、狭パルス幅で制御信号UPBがローレベル、制御信号DNがハイレベルになり、制御電圧VCNTAは変化しない。
The
電圧制御発振回路4は、制御電圧VCNTAに応じた発振周波数の出力クロック信号CKOを出力する。制御電圧VCNTAが上昇すると出力クロック信号CKOの周波数は高くなり、制御電圧VCNTAが低下すると出力クロック信号CKOの周波数は低くなる。分周器5は、出力クロック信号CKOをN分周し、フィードバッククロック信号FBCLKを出力する。出力クロック信号CKOは、リファレンスクロック信号REFCLKに対してN倍高い周波数として出力される。
The voltage controlled
第1の実施形態によるPLL回路の基本動作について説明する。
リファレンスクロック信号REFCLKよりフィードバッククロック信号FBCLKの位相が進んでいる場合には、制御信号UPB及びDNがハイレベルになり、チャージポンプ回路2内のスイッチ11がオフし、スイッチ14がオンする。これにより、ローパスフィルタ3内の容量16及び17が基準電位に接続されて、容量16及び17に蓄積されている電荷が引き抜かれ、制御電圧VCNTAは低下する。電圧制御発振回路4は、制御電圧VCNTAが低下すると出力クロック信号CKOの発振周波数を下げる。その結果、リファレンスクロック信号REFCLKに対してフィードバッククロック信号FBCLKは位相の進み量が小さくなり、やがて両者の位相差が0になる。
The basic operation of the PLL circuit according to the first embodiment will be described.
When the phase of the feedback clock signal FBCLK is ahead of the reference clock signal REFCLK, the control signals UPB and DN become high level, the
逆に、リファレンスクロック信号REFCLKよりフィードバッククロック信号FBCLKの位相が遅れている場合には、制御信号UPB及びDNがローレベルになり、チャージポンプ回路2内のスイッチ11がオンし、スイッチ14がオフする。これにより、ローパスフィルタ3内の容量16及び17が電源電圧に接続されて、容量16及び17に電荷が注入され、制御電圧VCNTAは上昇する。電圧制御発振回路4は、制御電圧VCNTAが上昇すると出力クロック信号CKOの発振周波数を上げる。その結果、リファレンスクロック信号REFCLKに対してフィードバッククロック信号FBCLKは位相の遅れ量が小さくなり、やがて両者の位相差が0になる。
On the contrary, when the phase of the feedback clock signal FBCLK is delayed from the reference clock signal REFCLK, the control signals UPB and DN become low level, the
ここで、制御電圧VCNTAのノードは、電圧制御発振回路4の入力端子(入力トランジスタ19のゲート)に接続されている。前述したように、近年のトランジスタの微細化の影響により、電圧制御発振回路4の入力部は完全なハイインピーダンスにはならず、入力トランジスタ19のゲートリーク電流IAが発生する。そのため、チャージポンプ回路2内のスイッチ11、14がともにオフであっても、ローパスフィルタ3内の容量16及び17に蓄積されている電荷が電圧制御発振回路4の入力部を介して抜けてしまう。その結果、何ら改善策を施さなければ、電圧制御発振回路4へ入力される制御電圧は、図2において破線で示した制御電圧VCNTA’のように一定値にならず、低下してしまう。
Here, the node of the control voltage VCNTA is connected to the input terminal of the voltage controlled oscillation circuit 4 (the gate of the input transistor 19). As described above, due to the recent miniaturization of transistors, the input portion of the voltage controlled
本実施形態では、アンプ21、抵抗22、23、ゲート容量24、及びpチャネルトランジスタ25、26からなる回路を用いて、電圧制御発振回路4の入力部のリークによる制御電圧の変化を補正し電圧制御発振回路4へ入力される制御電圧を一定値に保つ。
In the present embodiment, a circuit including an
抵抗22は、正の電源電圧及び電圧VTARGのノード間に接続され、抵抗23は、電圧VTARGのノード及び基準電位間に接続される。電圧VTARGは、リファレンスクロック信号REFCLKとフィードバッククロック信号FBCLKの位相があったとき、すなわちロック状態時に、電圧制御発振回路4に供給されるべき制御電圧VCNTAに等しい。電圧VTARGは、予め設計時にシミュレーション等に基づいて決定される。また、この決定された電圧を正の電源電圧と基準電位間の抵抗分圧により得られるよう抵抗22及び23の抵抗値はそれぞれ設定されている。アンプ21は、一方の入力端が電圧VTARGのノードに接続され、他方の入力端が制御電圧VCNTBのノードに接続される。また、アンプ21は、出力端が制御電圧VCNTBのノードに接続される。
The
ゲート容量24は、電圧制御発振回路4内の入力トランジスタ19のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ19と同じサイズのnチャネルトランジスタを用いて構成される。ゲート容量24は、ゲートが制御電圧VCNTBのノードに接続され、ソース及びドレインが基準電位に接続される。pチャネルトランジスタ25は、ソースが正の電源電圧に接続され、ゲート及びドレインが制御電圧VCNTBのノードに接続される。pチャネルトランジスタ26は、pチャネルトランジスタ25と同じサイズのトランジスタであり、ソースが正の電源電圧に接続され、ドレインが制御電圧VCNTAのノードに接続される。また、pチャネルトランジスタ26は、ゲートがノードVCNTFBを介してpチャネルトランジスタ25のゲートに接続される。すなわち、pチャネルトランジスタ25及び26は、pチャネルトランジスタ25を入力側トランジスタとしpチャネルトランジスタ26を出力側トランジスタとするカレントミラー回路を構成している。
The
前述したように、ゲート容量24は入力トランジスタ19と同じサイズのゲート容量であり、かつ電圧VTARGはロック状態時の制御電圧VCNTAと等しい。アンプ21が、電圧VTARGと制御電圧VCNTBを比較して、制御電圧VCNTBが電圧VTARGと等しくなるように制御をかけることで、ゲート容量24におけるゲートリーク電流IBが、入力トランジスタ19におけるゲートリーク電流IAと等しくなる。また、pチャネルトランジスタ25及び26はカレントミラー回路を構成しているので、入力側のpチャネルトランジスタ25における入力電流と、出力側のpチャネルトランジスタ26における出力電流ICは等しい。すなわち、ゲートリーク電流IBと出力電流ICは等しい。したがって、制御電圧VCNTBが電圧VTARGと等しくなるように制御することで、制御電圧VCNTAのノードにおいて流れ出すゲートリーク電流IAと流れ込む電流(補正電流)ICは等しくなり、ゲートリーク電流IAにより抜けた量の電荷が電流ICにより供給される。その結果、制御電圧VCNTAは、図2に示したように、チャージポンプ回路2内のスイッチ11、14がともにオフのときには、一定値を保つことができる。
As described above, the
以上のように、本実施形態によれば、電圧制御発振回路4内の入力トランジスタ19におけるゲートリーク電流に等しい電流を、ゲート容量24を用いて生成し、カレントミラー回路を介して制御電圧VCNTAのノードに流す。これにより、制御電圧VCNTAのノードに対して、入力トランジスタ19におけるゲートリーク電流により抜けた量と同じ量の電荷を供給することができ、電圧制御発振回路4の入力部における電荷漏れによる制御電圧VCNTAの低下を防止することができる。したがって、簡素な回路構成で回路面積の増大の抑制を図り、電圧制御発振回路4の入力部でのリークによる制御電圧VCNTAの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路4の出力クロック信号CKOに発生するスプリアス(周波数ずれ)を抑制することができる。
As described above, according to the present embodiment, a current equal to the gate leakage current in the
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
図3は、第2の実施形態によるPLL回路の構成例を示す図である。図3において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described.
FIG. 3 is a diagram illustrating a configuration example of a PLL circuit according to the second embodiment. 3, components having the same functions as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
図3に示すように、PLL回路は、位相比較回路(PFD)1、チャージポンプ回路(CP)2、ローパスフィルタ(LPF)3、電圧制御発振回路(VCO)4、及び分周器(DIV)5を有する。また、PLL回路は、アンプ31、抵抗32、33、ゲート容量34、及びnチャネルMOS電界効果トランジスタ35、36を有する。抵抗15及び容量16の直列接続回路は、正の電源電圧及び制御電圧VCNTAのノード間に接続され、容量17は、正の電源電圧及び制御電圧VCNTAのノード間に接続される。電圧制御発振回路4の入力トランジスタ30は、pチャネルMOS電界効果トランジスタであり、ゲートが制御電圧VCNTAのノードに接続され、ソースが正の電源電圧に接続され、ドレインが発振器18に接続される。なお、第2の実施形態によるPLL回路の基本動作は、第1の実施形態によるPLL回路の基本動作と同様である。
As shown in FIG. 3, the PLL circuit includes a phase comparison circuit (PFD) 1, a charge pump circuit (CP) 2, a low pass filter (LPF) 3, a voltage controlled oscillation circuit (VCO) 4, and a frequency divider (DIV). 5 The PLL circuit includes an
第2の実施形態では、アンプ31、抵抗32、33、ゲート容量34、及びnチャネルトランジスタ35、36からなる回路を用いて、電圧制御発振回路4の入力部のリークによる制御電圧の変化を補正し電圧制御発振回路4へ入力される制御電圧を一定値に保つ。
In the second embodiment, the control voltage change due to the leakage of the input part of the voltage controlled
抵抗32は、正の電源電圧及び電圧VTARGのノード間に接続され、抵抗33は、電圧VTARGのノード及び基準電位間に接続される。電圧VTARGは、ロック状態時に電圧制御発振回路4に供給されるべき制御電圧VCNTAに等しく、予め設計時にシミュレーション等に基づいて決定される。この決定された電圧を正の電源電圧と基準電位間の抵抗分圧により得られるよう抵抗32及び33の抵抗値はそれぞれ設定されている。アンプ31は、一方の入力端が電圧VTARGのノードに接続され、他方の入力端が制御電圧VCNTBのノードに接続され、出力端が制御電圧VCNTBのノードに接続される。
The
ゲート容量34は、電圧制御発振回路4内の入力トランジスタ30のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ30と同じサイズのpチャネルトランジスタを用いて構成される。ゲート容量34は、ゲートが制御電圧VCNTBのノードに接続され、ソース及びドレインが正の電源電圧に接続される。nチャネルトランジスタ35は、ソースが基準電位に接続され、ゲート及びドレインが制御電圧VCNTBのノードに接続される。nチャネルトランジスタ36は、nチャネルトランジスタ35と同じサイズのトランジスタであり、ソースが基準電位に接続され、ドレインが制御電圧VCNTAのノードに接続され、ゲートがnチャネルトランジスタ35のゲートに接続される。すなわち、nチャネルトランジスタ35及び36は、nチャネルトランジスタ35を入力側トランジスタとしnチャネルトランジスタ36を出力側トランジスタとするカレントミラー回路を構成している。
The
アンプ31が、電圧VTARGと制御電圧VCNTBを比較して、制御電圧VCNTBが電圧VTARGと等しくなるように制御をかけることで、ゲート容量34におけるゲートリーク電流IBが、入力トランジスタ30におけるゲートリーク電流IAと等しくなる。また、ゲートリーク電流IBと出力電流ICは等しいので、制御電圧VCNTBが電圧VTARGと等しくなるように制御することで、制御電圧VCNTAのノードにおいて流れ込むゲートリーク電流IAと流れ出す電流(補正電流)ICは等しくなる。したがって、ゲートリーク電流IAにより制御電圧VCNTAのノードに注入された電荷量が、電流ICによって制御電圧VCNTAのノードから引き抜かれる。その結果、制御電圧VCNTAは、チャージポンプ回路2内のスイッチ11、14がともにオフのときには、一定値を保つことができる。
The
以上のように、本実施形態によれば、電圧制御発振回路4内の入力トランジスタ30におけるゲートリーク電流に等しい電流を、ゲート容量34を用いて生成し、カレントミラー回路を介して制御電圧VCNTAのノードに流す。これにより、制御電圧VCNTAのノードに対して、入力トランジスタ30におけるゲートリーク電流により注入された量と同じ量の電荷を引く抜くことができ、電圧制御発振回路4の入力部からの電荷注入による制御電圧VCNTAの上昇を防止することができる。したがって、簡素な回路構成で回路面積の増大の抑制を図り、電圧制御発振回路4の入力部でのリークによる制御電圧VCNTAの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路4の出力クロック信号CKOに発生するスプリアス(周波数ずれ)を抑制することができる。
As described above, according to the present embodiment, a current equal to the gate leakage current in the
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。
図4は、第3の実施形態によるPLL回路の構成例を示す図である。図4において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第3の実施形態(図4)は、第1の実施形態(図1)に対して、定電流源12及び13を削除し、抵抗41を追加したものである。以下では、第3の実施形態が、第1の実施形態と異なる点を説明する。抵抗41は、スイッチ11及び14の相互接続点と制御電圧VCNTAのノードとの間に接続される。スイッチ11は正の電源電圧及び抵抗41間に接続され、スイッチ14は抵抗41及び基準電位間に接続される。
(Third embodiment)
Next, a third embodiment of the present invention will be described.
FIG. 4 is a diagram illustrating a configuration example of a PLL circuit according to the third embodiment. 4, components having the same functions as those shown in FIG. 1 are given the same reference numerals, and redundant descriptions are omitted. In the third embodiment (FIG. 4), the constant
以上のように、本実施形態は、図1のチャージポンプ回路2内の定電流源12及び13を削除し、チャージポンプ回路2の出力に抵抗41を直列に接続した回路構成でも、第1の実施形態と同様の効果を実現できる。また、同様に、図3のチャージポンプ回路2内の定電流源12及び13を削除し、チャージポンプ回路2の出力に抵抗41を直列に接続した回路構成でも、第2の実施形態と同様の効果を実現できる。
As described above, the present embodiment eliminates the constant
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。
図5は、第4の実施形態によるPLL回路の構成例を示す図である。図5において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第4の実施形態(図5)は、第1の実施形態(図1)に対して、ローパスフィルタ3を1つの半導体チップとして構成されたPLL回路用IC(集積回路)50の外部に設けた点が異なる。その他の点については、第4の実施形態は、第1の実施形態と同様である。ローパスフィルタ3をPLL回路用IC50の外部に設けて、ローパスフィルタ3をPLL回路用IC50内の制御電圧VCNTAのノードに接続した場合でも、第1の実施形態と同様の効果を実現できる。また、同様に、図3のローパスフィルタ3をPLL回路用IC50の外部に設けて、ローパスフィルタ3をPLL回路用IC50内の制御電圧VCNTAのノードに接続した場合でも、第2の実施形態と同様の効果を実現できる。また、さらに、第3の実施形態と同様に、チャージポンプ回路2内の定電流源12及び13を削除し、チャージポンプ回路2の出力に抵抗41を直列に接続するようにしても良い。
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described.
FIG. 5 is a diagram illustrating a configuration example of a PLL circuit according to the fourth embodiment. 5, components having the same functions as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted. In the fourth embodiment (FIG. 5), the low-pass filter 3 is provided outside a PLL circuit IC (integrated circuit) 50 configured as one semiconductor chip as compared with the first embodiment (FIG. 1). The point is different. In other respects, the fourth embodiment is the same as the first embodiment. Even when the low-pass filter 3 is provided outside the
なお、前述した各実施形態において、ローパスフィルタ3内の抵抗15及び容量16は削除しても良い。また、分周器5を削除し、電圧制御発振回路4の出力クロック信号CKOをフィードバッククロック信号FBCLKとして位相比較回路1に直接入力しても良い。その場合、出力クロック信号CKOは、リファレンスクロック信号REFCLKと同じ周波数として出力される。
In each embodiment described above, the
また、各実施形態では、電圧制御発振回路4内の入力トランジスタ19(又は30)と同じサイズのゲート容量を用いて、電圧制御発振回路4の入力部でのリークによる制御電圧VCNTAの変動を抑制するようにしているが、これに限定されるものではない。電圧制御発振回路の入力部でのリークが原因で発生する入力ノードの電位変化を抑制できれば良く、例えば図6に示すように電圧制御発振回路を2つ設け、出力クロック信号を出力する電圧制御発振回路における入力ノードの電位変化を抑制するようにしても良い。
In each embodiment, the gate capacitance of the same size as the input transistor 19 (or 30) in the voltage controlled
図6は、本発明の実施形態によるPLL回路の他の構成例を示す図である。PLL回路は、位相比較回路101、チャージポンプ回路102、ローパスフィルタ103、第1の電圧制御発振回路104、分周器105、第2の電圧制御発振回路106、及びカレントミラー回路(CM)107を有する。位相比較回路101、チャージポンプ回路102、ローパスフィルタ103、第1の電圧制御発振回路104、及び分周器105は、前述した実施形態における位相比較回路1、チャージポンプ回路2、ローパスフィルタ3、電圧制御発振回路4、及び分周器5にそれぞれ相当する。
FIG. 6 is a diagram showing another configuration example of the PLL circuit according to the embodiment of the present invention. The PLL circuit includes a
第2の電圧制御発振回路106は、その入力部が第1の電圧制御発振回路104の入力部と同様に構成されている。第2の電圧制御発振回路106は、例えば内部構成が第1の電圧制御発振回路104と同様に構成された第1の電圧制御発振回路104の複製回路である。第2の電圧制御発振回路106は、制御電圧として、ロック状態時に第1の電圧制御発振回路104に供給されるべき制御電圧VCNTに等しい電圧が供給されている。したがって、第1の電圧制御発振回路104の入力部でロック状態時に発生するリーク電流に等しいリーク電流を第2の電圧制御発振回路106の入力部で発生することができる。第2の電圧制御発振回路106の入力部で発生したリーク電流は、カレントミラー回路107で複製され補正電流ICMとして制御電圧VCNTのノードに出力される。これにより、第1の電圧制御発振回路104の入力部でロック状態時に発生するリーク電流に等しい補正電流を供給することができ、第1の電圧制御発振回路104の入力部でのリークによる制御電圧VCNTの変動を抑制し、定常位相誤差を防止することができる。
The input part of the second voltage controlled
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
Various aspects of the present invention will be described below as supplementary notes.
(付記1)
リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第1の電圧を保持する容量と、
前記位相比較回路により検出された位相差に応じた電流を前記容量に出力するチャージポンプ回路と、
前記容量の前記第1の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記第1の電圧がロック状態時の電圧であった場合に前記電圧制御発振回路の入力部に流れるリーク電流に等しい電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
(付記2)
前記電流生成回路は、前記電圧制御発振回路の入力トランジスタと同じサイズであって、ゲートに前記ロック状態時の電圧が入力されるゲート容量を有することを特徴とする付記1記載の位相ロックループ回路。
(付記3)
前記電流生成回路は、一方の入力端に前記ロック状態時の電圧が入力され、他方の入力端が出力端に接続され、前記出力端が前記ゲート容量のゲートに接続されたアンプを有することを特徴とする付記2記載の位相ロックループ回路。
(付記4)
前記電流生成回路は、前記ロック状態時の電圧が入力電圧として入力される、前記電圧制御発振回路の複製回路であることを特徴とする付記1記載の位相ロックループ回路。
(付記5)
前記チャージポンプ回路は、電源電圧及び前記容量間に接続される第1のスイッチ及び第1の電流源と、前記容量及び基準電位間に接続される第2のスイッチ及び第2の電流源とを有することを特徴とする付記1〜4の何れか1項に記載の位相ロックループ回路。
(付記6)
前記チャージポンプ回路及び前記容量間に接続される抵抗を有し、
前記チャージポンプ回路は、電源電圧及び前記抵抗間に接続される第1のスイッチと、前記抵抗及び基準電位間に接続される第2のスイッチとを有することを特徴とする付記1〜4の何れか1項に記載の位相ロックループ回路。
(付記7)
前記位相比較回路、前記チャージポンプ回路、前記電圧制御発振回路、前記電流生成回路、及び前記カレントミラー回路は、同一の半導体チップ内に設けられ、
前記容量は、前記半導体チップの外部に設けられることを特徴とする付記1〜6の何れか1項に記載の位相ロックループ回路。
(Appendix 1)
A phase comparison circuit that detects the phase difference by comparing the phases of the reference clock signal and the feedback clock signal;
A capacity for holding the first voltage;
A charge pump circuit that outputs a current corresponding to the phase difference detected by the phase comparison circuit to the capacitor;
Voltage-controlled oscillation that generates an output clock signal having an oscillation frequency corresponding to the first voltage of the capacitor and outputs the output clock signal or a signal corresponding to the output clock signal as the feedback clock signal to the phase comparison circuit Circuit,
A current generation circuit for generating a current equal to a leakage current flowing in the input portion of the voltage controlled oscillation circuit when the first voltage is a voltage in a locked state;
And a current mirror circuit that outputs a correction current corresponding to the current generated by the current generation circuit to the capacitor.
(Appendix 2)
The phase-locked loop circuit according to
(Appendix 3)
The current generation circuit includes an amplifier in which the voltage in the locked state is input to one input terminal, the other input terminal is connected to the output terminal, and the output terminal is connected to the gate of the gate capacitor. The phase-locked loop circuit according to
(Appendix 4)
2. The phase-locked loop circuit according to
(Appendix 5)
The charge pump circuit includes a first switch and a first current source connected between a power supply voltage and the capacitor, and a second switch and a second current source connected between the capacitor and a reference potential. 5. The phase-locked loop circuit according to any one of
(Appendix 6)
A resistor connected between the charge pump circuit and the capacitor;
The charge pump circuit includes a first switch connected between a power supply voltage and the resistor, and a second switch connected between the resistor and a reference potential. The phase-locked loop circuit according to
(Appendix 7)
The phase comparison circuit, the charge pump circuit, the voltage controlled oscillation circuit, the current generation circuit, and the current mirror circuit are provided in the same semiconductor chip,
The phase-locked loop circuit according to any one of
1 位相比較回路
2 チャージポンプ回路
3 ローパスフィルタ
4 電圧制御発振回路
5 分周器
21、31 アンプ
22、23、32、33、41 抵抗
24、34 ゲート容量
25、26 pチャネルMOS電界効果トランジスタ
35、36 nチャネルMOS電界効果トランジスタ
DESCRIPTION OF
Claims (5)
第1の電圧を保持する容量と、
前記位相比較回路により検出された位相差に応じた電流を前記容量に出力するチャージポンプ回路と、
前記容量の前記第1の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記第1の電圧がロック状態時の電圧であった場合に前記電圧制御発振回路の入力部に流れるリーク電流に等しい電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。 A phase comparison circuit that detects the phase difference by comparing the phases of the reference clock signal and the feedback clock signal;
A capacity for holding the first voltage;
A charge pump circuit that outputs a current corresponding to the phase difference detected by the phase comparison circuit to the capacitor;
Voltage-controlled oscillation that generates an output clock signal having an oscillation frequency corresponding to the first voltage of the capacitor and outputs the output clock signal or a signal corresponding to the output clock signal as the feedback clock signal to the phase comparison circuit Circuit,
A current generation circuit for generating a current equal to a leakage current flowing in the input portion of the voltage controlled oscillation circuit when the first voltage is a voltage in a locked state;
And a current mirror circuit that outputs a correction current corresponding to the current generated by the current generation circuit to the capacitor.
前記チャージポンプ回路は、電源電圧及び前記抵抗間に接続される第1のスイッチと、前記抵抗及び基準電位間に接続される第2のスイッチとを有することを特徴とする請求項1〜3の何れか1項に記載の位相ロックループ回路。 A resistor connected between the charge pump circuit and the capacitor;
The charge pump circuit includes a first switch connected between a power supply voltage and the resistor, and a second switch connected between the resistor and a reference potential. The phase lock loop circuit according to any one of the preceding claims.
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