JPH10107212A - Resistor using mos transistor, and electronic circuit using resistor - Google Patents
Resistor using mos transistor, and electronic circuit using resistorInfo
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- JPH10107212A JPH10107212A JP8261905A JP26190596A JPH10107212A JP H10107212 A JPH10107212 A JP H10107212A JP 8261905 A JP8261905 A JP 8261905A JP 26190596 A JP26190596 A JP 26190596A JP H10107212 A JPH10107212 A JP H10107212A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＭＯＳアナログ
回路のフィルタ回路などに用いられるＭＯＳトランジス
タを使用した抵抗器に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a resistor using a MOS transistor used for a filter circuit of a CMOS analog circuit and the like.
【０００２】[0002]
【従来の技術】従来この種の抵抗器としては、図４の
(a),(b) に示すものがあり、これは、ＣＭＯＳ ＬＳＩ
の中で抵抗器が必要になったときに使用されるもので、
ＭＯＳトランジスタを使用したＡＣＴＩＶ ＲＥＳＩＳ
ＴＯＲで構成されている。2. Description of the Related Art Conventionally, as a resistor of this type, FIG.
(a) and (b), which are CMOS LSI
Used when a resistor is needed in the
ACTIV RESIS using MOS transistor
TOR.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳトランジスタを使用した抵抗器では、その電圧−
電流特性は、ＭＯＳトランジスタの静特性のため、図４
の(c) に示すように２次曲線となってしまい、線形性が
悪いという問題点があった。However, in a resistor using a conventional MOS transistor, the voltage of the resistor is not higher than that of a conventional MOS transistor.
The current characteristics are shown in FIG.
As shown in (c), there is a problem that the curve becomes a quadratic curve and the linearity is poor.
【０００４】[0004]
【課題を解決するための手段】本発明に係るＭＯＳトラ
ンジスタを使用した抵抗器は、ダイオード接続された第
１のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
に対して並列に接続された第２のＭＯＳトランジスタと
を備え、第１のＭＯＳトランジスタ及び第２のＭＯＳト
ランジスタを、それぞれの電圧−電流特性の非線形性を
打ち消し合うように接続したものである。According to the present invention, a resistor using a MOS transistor according to the present invention comprises a diode-connected first MOS transistor and a second MOS transistor connected in parallel to the first MOS transistor. A first MOS transistor and a second MOS transistor connected to each other so as to cancel out nonlinearities of the respective voltage-current characteristics.
【０００５】[0005]
実施の形態１．図１は本発明の一実施の形態に係るＭＯ
Ｓトランジスタを使用した抵抗器の構成を示す構成図で
ある。図において、１，２はＮＭＯＳトランジスタであ
り、端子ＶD はＮＭＯＳトランジスタ１のドレイン端子
に接続されると共にＮＭＯＳトランジスタ２のドレイン
端子及びゲート端子に接続され、端子ＶG はＮＭＯＳト
ランジスタ１のゲート端子に接続され、端子ＶS はＮＭ
ＯＳトランジスタ１のソース端子に接続されると共にＮ
ＭＯＳトランジスタ２のソース端子に接続されている。Embodiment 1 FIG. FIG. 1 shows an MO according to an embodiment of the present invention.
FIG. 3 is a configuration diagram illustrating a configuration of a resistor using an S transistor. In the figure, reference numerals 1 and 2 denote NMOS transistors, a terminal VD is connected to a drain terminal of the NMOS transistor 1, a drain terminal and a gate terminal of the NMOS transistor 2, and a terminal VG is connected to a gate terminal of the NMOS transistor 1. Terminal VS is NM
Connected to the source terminal of OS transistor 1 and N
It is connected to the source terminal of the MOS transistor 2.
【０００６】次に、この実施の形態の動作について説明
する。まず、ＭＯＳトランジスタの電圧−電流特性の一
般式は下式で示される。Next, the operation of this embodiment will be described. First, a general expression of a voltage-current characteristic of a MOS transistor is represented by the following expression.
【０００７】 Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 （飽和領域） Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 ＋ｋ（Ｖg −Ｖd −Ｖ
t ）2 （非飽和領域） ｋ＝１／２・const ・Ｗ／Ｌ ここで、Ｉdsはドレイン−ソース間電流、Ｖg はゲート
電圧、Ｖs はソース電圧、Ｖt はトランジスタのしきい
値電圧、Ｖd はドレイン電圧、const は定数、Ｗはトラ
ンジスタのゲート幅、Ｌはトランジスタのゲート長であ
る。Ids = k (Vg−Vs−Vt) 2 (saturation region) Ids = k (Vg−Vs−Vt) 2 + k (Vg−Vd−V)
t) 2 (unsaturated region) k = １ ／ · const · W / L where Ids is the drain-source current, Vg is the gate voltage, Vs is the source voltage, Vt is the threshold voltage of the transistor, Vd Is the drain voltage, const is a constant, W is the gate width of the transistor, and L is the gate length of the transistor.
【０００８】そして、上記の一般式を用いて図１に示す
ＮＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２に
流れる電流を求めると、ＮＭＯＳトランジスタ１は非飽
和領域で動作するので、流れる電流Ｉ1 は、下式で示さ
れる。 Ｉ1 ＝ｋ（ＶG −ＶS −Ｖt ）2 ＋ｋ（ＶG −ＶD −Ｖ
t ）2 ここで、ＶG 、ＶS はそれぞれ、端子ＶG 、端子ＶS の
電圧である。When the current flowing through the NMOS transistor 1 and the NMOS transistor 2 shown in FIG. 1 is obtained by using the above-mentioned general formula, the NMOS transistor 1 operates in the unsaturated region. Is shown. I1 = k (VG-VS-Vt) 2 + k (VG-VD-V
t) 2 Here, VG and VS are the voltages at the terminals VG and VS, respectively.
【０００９】また、ＮＭＯＳトランジスタ２はダイオー
ド接続されているため飽和領域で動作し、また、Ｖg ＝
Ｖd なので、流れる電流Ｉ2 は、下式で示される。 Ｉ2 ＝ｋ（ＶD −ＶS −Ｖt ）2 ここで、ＶD は、端子ＶD の電圧である。Further, since the NMOS transistor 2 is diode-connected, it operates in a saturation region, and Vg =
Since it is Vd, the flowing current I2 is expressed by the following equation. I2 = k (VD-VS-Vt) 2 where VD is the voltage at terminal VD.
【００１０】そして、Ｉ1 をＶD で微分すると、下式の
ようになる。 ｄＩ1 ／ｄＶD ＝２ｋ（ＶG −ＶD −Ｖt ） また、Ｉ2 をＶd で微分すると、下式のようになる。 ｄＩ2 ／ｄＶD ＝２ｋ（ＶD −ＶS −Ｖt ）When I1 is differentiated with respect to VD, the following equation is obtained. dI1 / dVD = 2k (VG-VD-Vt) When I2 is differentiated by Vd, the following equation is obtained. dI2 / dVD = 2k (VD-VS-Vt)
【００１１】したがって、トータル電流ＩD は、ＩD ＝
Ｉ1 ＋Ｉ2 より、下式に示すようになり、ＶG 、ＶS を
固定バイアスとすれば、トータル電流ＩD はＶD の変化
に影響を受けないものとなる。 ｄＩD ／ｄＶD ＝２ｋ（ＶG −ＶS −２Ｖt ）Therefore, the total current ID is given by:
From I1 + I2, the following equation is obtained. If VG and VS are fixed biases, the total current ID is not affected by the change in VD. dID / dVD = 2k (VG-VS-2Vt)
【００１２】したがって、図１に示すようなＮＭＯＳト
ランジスタ１，２による回路を、純抵抗とみなせる。そ
して、ＶG 、ＶS 及びＷ／Ｌの値を設定することによ
り、任意の抵抗値を設定することができる。Therefore, a circuit including the NMOS transistors 1 and 2 as shown in FIG. 1 can be regarded as a pure resistor. By setting the values of VG, VS and W / L, an arbitrary resistance value can be set.
【００１３】この実施の形態では、ダイオード接続され
たＭＯＳトランジスタと並列にＭＯＳトランジスタを接
続し、お互いに電圧・電流特性の非線形性を打ち消し合
うように接続した構成としたので、ＭＯＳトランジスタ
を用いて線形な抵抗器を作成することが可能となる。さ
らに、ＣＭＯＳ ＬＳＩの中でのＮＭＯＳトランジスタ
同士の相対精度は高いのでプロセス変動による影響を小
さくすることが可能となる。In this embodiment, the MOS transistors are connected in parallel with the diode-connected MOS transistors, and are connected so as to cancel each other out of the nonlinearity of the voltage / current characteristics. It is possible to create a linear resistor. Further, since the relative accuracy between the NMOS transistors in the CMOS LSI is high, the influence of the process variation can be reduced.
【００１４】実施の形態２．図２は本発明の他の実施の
形態に係るＭＯＳトランジスタを使用した抵抗器の構成
を示す構成図である。図において、３はＰＭＯＳトラン
ジスタ、４はＮＭＯＳトランジスタであり、端子ＶD は
ＰＭＯＳトランジスタ３のソース端子に接続されると共
にＮＭＯＳトランジスタ４のドレイン端子に接続され、
端子ＶG はＮＭＯＳトランジスタ４のゲート端子に接続
され、端子ＶS はＰＭＯＳトランジスタ３のドレイン端
子及びゲート端子に接続されると共にＮＭＯＳトランジ
スタ４のソース端子に接続されている。Embodiment 2 FIG. FIG. 2 is a configuration diagram showing a configuration of a resistor using a MOS transistor according to another embodiment of the present invention. In the figure, 3 is a PMOS transistor, 4 is an NMOS transistor, and the terminal VD is connected to the source terminal of the PMOS transistor 3 and to the drain terminal of the NMOS transistor 4,
The terminal VG is connected to the gate terminal of the NMOS transistor 4, and the terminal VS is connected to the drain terminal and gate terminal of the PMOS transistor 3 and to the source terminal of the NMOS transistor 4.
【００１５】次に、この実施の形態の動作について説明
する。まず、ＭＯＳトランジスタの電圧−電流特性の一
般式は下式で示され、この一般式はＮＭＯＳトランジス
タもＰＭＯＳトランジスタも同様に適用される。Next, the operation of this embodiment will be described. First, the general expression of the voltage-current characteristic of a MOS transistor is shown by the following expression, and this general expression applies to both NMOS and PMOS transistors.
【００１６】 Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 （飽和領域） Ｉds＝ｋ（Ｖg −Ｖs −Ｖt ）2 ＋ｋ（Ｖg −Ｖd −Ｖ
t ）2 （非飽和領域） ｋ＝１／２・const ・Ｗ／Ｌ ここで、Ｉdsはドレイン−ソース間電流、Ｖg はゲート
電圧、Ｖs はソース電圧、Ｖt はトランジスタのしきい
値電圧、Ｖd はドレイン電圧、const は定数、Ｗはトラ
ンジスタのゲート幅、Ｌはトランジスタのゲート長であ
る。Ids = k (Vg−Vs−Vt) 2 (saturation region) Ids = k (Vg−Vs−Vt) 2 + k (Vg−Vd−V)
t) 2 (unsaturated region) k = １ ／ · const · W / L where Ids is the drain-source current, Vg is the gate voltage, Vs is the source voltage, Vt is the threshold voltage of the transistor, Vd Is the drain voltage, const is a constant, W is the gate width of the transistor, and L is the gate length of the transistor.
【００１７】そして、上記の一般式を用いて図２に示す
ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４に
流れる電流を求めると、ＰＭＯＳトランジスタ３はダイ
オード接続されているため飽和領域で動作し、また、Ｐ
ＭＯＳトランジスタ３においてＶg ＝Ｖd なので、流れ
る電流Ｉ3 は、下式で示される。 Ｉ3 ＝ｋp （ＶS −ＶD −Ｖtp）2 ここで、ＶS 、ＶD はそれぞれ、端子ＶS 、端子ＶD の
電圧、ＶtpはＰＭＯＳトランジスタのしきい値電圧であ
る。When the current flowing through the PMOS transistor 3 and the NMOS transistor 4 shown in FIG. 2 is obtained by using the above general formula, the PMOS transistor 3 operates in a saturation region because it is diode-connected.
Since Vg = Vd in the MOS transistor 3, the flowing current I3 is expressed by the following equation. I3 = kp (VS -VD -Vtp) 2 where VS and VD are the voltages at the terminals VS and VD, respectively, and Vtp is the threshold voltage of the PMOS transistor.
【００１８】また、トランジスタ４は非飽和領域で動作
するので、流れる電流Ｉ4 は、下式で示される。 Ｉ4 ＝ｋn （ＶG −ＶS −Ｖtn）2 ＋ｋn （ＶG −ＶD
−Ｖtn）2 ここで、ＶG は端子ＶG の電圧、ＶtnはＮＭＯＳトラン
ジスタのしきい値電圧である。Since the transistor 4 operates in the non-saturation region, the flowing current I4 is represented by the following equation. I4 = kn (VG -VS -Vtn) 2 + kn (VG -VD
−Vtn) 2 where VG is the voltage of the terminal VG, and Vtn is the threshold voltage of the NMOS transistor.
【００１９】そして、Ｉ3 をＶD で微分すると、下式の
ようになる。 ｄＩ3 ／ｄＶD ＝−２ｋp （ＶS −ＶD −Ｖtp） また、Ｉ4 をＶD で微分すると、下式のようになる。 ｄＩ4 ／ｄＶD ＝２ｋn （ＶG −ＶD −Ｖtn）When I3 is differentiated with respect to VD, the following equation is obtained. dI3 / dVD = -2 kp (VS -VD -Vtp) When I4 is differentiated by VD, the following equation is obtained. dI4 / dVD = 2kn (VG -VD -Vtn)
【００２０】したがって、トータル電流ＩD は、ＩD ＝
Ｉ3 ＋Ｉ4 より、下式に示すようになる。 ｄＩD ／ｄＶD ＝２ｋn （ＶG −ＶD −Ｖtn）−２ｋp
（ＶS −ＶD −Ｖtp） そして、ＶG 、ＶS を固定バイアス、ｋn とｋp をほぼ
等しいものとし、ｋn＝ｋp ＝ｋとすれば、トータル電
流ＩD は、下式に示すようになり、トータル電流ＩD は
Ｖd の変化に影響を受けないものとなる。 ｄＩD ／ｄＶD ＝２ｋ（ＶG −ＶS ＋Ｖtp−Ｖtn）Therefore, the total current ID is given by:
From I3 + I4, the following equation is obtained. dID / dVD = 2kn (VG-VD-Vtn) -2kp
(VS -VD -Vtp) Then, assuming that VG and VS are fixed biases, kn and kp are substantially equal, and kn = kp = k, the total current ID is expressed by the following equation. Become insensitive to changes in Vd. dID / dVD = 2k (VG-VS + Vtp-Vtn)
【００２１】したがって、図２に示すようなＮＭＯＳト
ランジスタ３、ＰＭＯＳトランジスタ４による回路を、
純抵抗とみなせる。そして、ＶG 、ＶS 及びＷ／Ｌの値
を設定することにより、任意の抵抗値を設定することが
でき、さらに、Ｖtp−Ｖtnの項は、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタのしきい値の値がほぼ等し
ければ近似的に０とみなせ、プロセス変動によるしきい
値のばらつきの影響も小さくなる。Therefore, a circuit including the NMOS transistor 3 and the PMOS transistor 4 as shown in FIG.
It can be regarded as pure resistance. By setting the values of VG, VS, and W / L, an arbitrary resistance value can be set. Further, the term Vtp-Vtn indicates that the threshold values of the NMOS transistor and the PMOS transistor are almost equal. If they are equal, it can be regarded as approximately 0, and the influence of the variation in the threshold value due to the process variation is reduced.
【００２２】この実施の形態では、ダイオード接続され
たＰＭＯＳトランジスタと並列にＮＭＯＳトランジスタ
を接続し、お互いに電圧・電流特性の非線形性を打ち消
し合うに接続した構成としたので、ＭＯＳトランジスタ
を用いて線形な抵抗器の作成することが可能となる。さ
らに、ＮＭＯＳ及びＰＭＯＳのしきい値の変動の影響も
小さくすることが可能となる。In this embodiment, an NMOS transistor is connected in parallel with a diode-connected PMOS transistor, and the NMOS transistors are connected to each other so as to cancel nonlinearities in voltage and current characteristics. It is possible to create a simple resistor. Further, it is possible to reduce the influence of the fluctuation of the threshold value of the NMOS and the PMOS.
【００２３】実施の形態３．図３は本発明の一実施の形
態に係る積分回路を説明するための説明図である。図３
はＰＬＬ回路内の積分回路を示しており、積分回路は実
施の形態１の抵抗器が用いられている。図において、１
０は位相比較器、１１はチャージポンプ、１２は積分回
路であり、ＮＭＯＳトランジスタ１，２及びコンデンサ
１３から構成されている。１４はＮＭＯＳトランジスタ
１のゲート端子にバイアスをかけるバイアス回路、１５
は電圧制御発振回路である。Embodiment 3 FIG. FIG. 3 is an explanatory diagram for explaining an integrating circuit according to one embodiment of the present invention. FIG.
Indicates an integrating circuit in the PLL circuit, and the integrating circuit uses the resistor of the first embodiment. In the figure, 1
0 is a phase comparator, 11 is a charge pump, and 12 is an integration circuit, which is composed of NMOS transistors 1 and 2 and a capacitor 13. 14 is a bias circuit for applying a bias to the gate terminal of the NMOS transistor 1;
Is a voltage controlled oscillation circuit.
【００２４】また、入力クロックは位相比較器１０の一
方の入力端子に接続され、位相比較器の一方の出力端子
はチヤージポンプ１１の一方の入力端子に接続され、位
相比較器１０の他方の出力端子はチヤージポンプ１１の
他方の入力端子に接続されている。The input clock is connected to one input terminal of the phase comparator 10, one output terminal of the phase comparator is connected to one input terminal of the charge pump 11, and the other output terminal of the phase comparator 10 is connected. Is connected to the other input terminal of the charge pump 11.
【００２５】また、チヤージポンプ１１の出力端子はＮ
ＭＯＳトランジスタ１のドレイン端子に接続されると共
にＮＭＯＳトランジスタ２のドレイン端子及びゲート端
子に接続され、ＮＭＯＳトランジスタ１のソース端子は
ＮＭＯＳトランジスタ２のソース端子に接続されると共
にコンデンサＣの一方の端子に接続され、同時に電圧制
御発振回路１５の入力端子に接続されている。The output terminal of the charge pump 11 is N
The drain terminal of the MOS transistor 1 is connected to the drain terminal and the gate terminal of the NMOS transistor 2. The source terminal of the NMOS transistor 1 is connected to the source terminal of the NMOS transistor 2 and to one terminal of the capacitor C. And connected to the input terminal of the voltage controlled oscillator 15 at the same time.
【００２６】また、ＮＭＯＳトランジスタ１のゲート端
子はバイアス回路１４に接続され、コンデンサＣの他方
の端子は接地され、電圧制御発振回路１５の出力端子は
位相比較器１０の他方の入力端子に接続されている。The gate terminal of the NMOS transistor 1 is connected to the bias circuit 14, the other terminal of the capacitor C is grounded, and the output terminal of the voltage controlled oscillator 15 is connected to the other input terminal of the phase comparator 10. ing.
【００２７】次に、この実施の形態の動作について説明
する。まず入力クロックは位相比較器１０によって電圧
制御発振回路１５の出力クロックと位相比較され、位相
比較器１０はその位相差をチャージポンプ１１に出力す
る。Next, the operation of this embodiment will be described. First, the input clock is compared in phase with the output clock of the voltage controlled oscillator 15 by the phase comparator 10, and the phase comparator 10 outputs the phase difference to the charge pump 11.
【００２８】そして、チヤージポンプ１１は位相比較器
１０からの位相差情報から、入力クロックの位相が電圧
制御発振回路１５の出力の位相より進んでいると通知を
受けた場合はその位相差に相当する時間、後段の積分回
路１２のコンデンサ１３を充電する方向に働きかける。
また、入力クロックの位相が電圧制御発振回路１５の出
力の位相より遅れていると通知を受けた場合はその位相
差に相当する時間、後段の積分回路１２のコンデンサ１
３から電流を放電する方向に働きかける。When the charge pump 11 is notified from the phase difference information from the phase comparator 10 that the phase of the input clock is ahead of the phase of the output of the voltage controlled oscillator 15, it corresponds to the phase difference. It works in a direction for charging the capacitor 13 of the integration circuit 12 at the subsequent stage.
If it is notified that the phase of the input clock is behind the phase of the output of the voltage-controlled oscillation circuit 15, the capacitor 1 of the integration circuit 12 in the subsequent stage is delayed for a time corresponding to the phase difference.
3 works in the direction of discharging current.
【００２９】そして、積分回路１２はチャージポンプか
らの出力を積分し直流電圧を生成する。そして、電圧制
御発振回路１５は積分回路１２からの直流電位が高くな
ると発振周波数を上昇させ、直流電位が低くなると発振
周波数を下げる。そして、電圧制御発振回路１５の出力
は再度位相比較器１０に入力され再び入力クロックと位
相比較される。以上の動作を定常的に繰り返すことによ
り、電圧制御発振回路１５の出力は入力クロックに同期
する。Then, the integration circuit 12 integrates the output from the charge pump to generate a DC voltage. Then, the voltage control oscillation circuit 15 increases the oscillation frequency when the DC potential from the integration circuit 12 increases, and decreases the oscillation frequency when the DC potential decreases. Then, the output of the voltage controlled oscillation circuit 15 is again input to the phase comparator 10 and the phase is again compared with the input clock. By constantly repeating the above operation, the output of the voltage controlled oscillator 15 is synchronized with the input clock.
【００３０】この実施の形態では、ＰＬＬ回路内の積分
回路の抵抗器をＭＯＳトランジスタを用いたＡＣＴＩＶ
ＲＥＳＩＳＴＯＲにて構成しているので、積分回路の
小型化を図ることが可能となる。In this embodiment, the resistor of the integrating circuit in the PLL circuit is ACTIV using a MOS transistor.
Because of the RESISTOR configuration, it is possible to reduce the size of the integration circuit.
【００３１】なお、実施の形態１では、ＮＭＯＳトラン
ジスタを２つ用いた抵抗器の例を示したが、ＰＭＯＳト
ランジスタを２つ用いてもよい。また、実施の形態２で
は、ＮＭＯ２トランジスタと並列に、ダイオード接続さ
れたＰＭＯＳトランジスタの例を示したがＮＭＯＳとＰ
ＭＯＳを入れ替えてもよい。In the first embodiment, an example of a resistor using two NMOS transistors has been described. However, two PMOS transistors may be used. In the second embodiment, the example of the diode-connected PMOS transistor is described in parallel with the NMOS transistor.
The MOSs may be replaced.
【００３２】また、実施の形態３では、ＮＭＯＳトラン
ジスタのゲート端子をバイアスする目的でバイアス回路
を１つ用いているが、１つのバイアス回路で複数のゲー
ト端子をバイアスする構成にしてもよい。また、実施の
形態３では、ＰＬＬ回路に実施の形態１の抵抗器を適用
した例を示したが、実施の形態２の抵抗器を適用しても
よい。In the third embodiment, one bias circuit is used for biasing the gate terminal of the NMOS transistor. However, a configuration may be employed in which a single bias circuit biases a plurality of gate terminals. Further, in the third embodiment, the example in which the resistor of the first embodiment is applied to the PLL circuit has been described, but the resistor of the second embodiment may be applied.
【００３３】さらに、実施の形態１、２の抵抗器を、Ｐ
ＬＬ回路だけでなく、例えば、ＡＤコンバータ、ＤＡコ
ンバータ、バイアス生成回路、演算増幅回路、電圧電流
変換回路及び電流電圧変換回路等の様々なＣＭＯＳアナ
ログ回路の抵抗素子として適用してもよい。Further, the resistors of the first and second embodiments are replaced by P
The present invention may be applied not only to the LL circuit but also as a resistance element of various CMOS analog circuits such as an AD converter, a DA converter, a bias generation circuit, an operational amplifier circuit, a voltage-current conversion circuit, and a current-voltage conversion circuit.
【００３４】[0034]
【発明の効果】以上のように本発明によれば、ダイオー
ド接続された第１のＭＯＳトランジスタと並列に第２の
ＭＯＳトランジスタを接続し、それぞれの電圧−電流特
性の非線形性を打ち消し合うようにしたので、ＭＯＳト
ランジスタを用いて線形な抵抗器を作成することがで
き、さらに、ＣＭＯＳ ＬＳＩの中でのＭＯＳトランジ
スタの相対精度は高いのでプロセス変動による影響を小
さくすることができるという効果を有する。As described above, according to the present invention, the second MOS transistor is connected in parallel with the first diode-connected MOS transistor so that the nonlinearity of each voltage-current characteristic is canceled. As a result, a linear resistor can be formed using MOS transistors, and the relative accuracy of MOS transistors in a CMOS LSI is high, so that the effect of process variations can be reduced.
【図１】本発明の一実施の形態に係るＭＯＳトランジス
タを使用した抵抗器の構成を示す構成図である。FIG. 1 is a configuration diagram showing a configuration of a resistor using a MOS transistor according to an embodiment of the present invention.
【図２】本発明の他の実施の形態に係るＭＯＳトランジ
スタを使用した抵抗器の構成を示す構成図である。FIG. 2 is a configuration diagram showing a configuration of a resistor using a MOS transistor according to another embodiment of the present invention.
【図３】本発明の一実施の形態に係る積分回路を説明す
るための説明図である。FIG. 3 is an explanatory diagram for explaining an integration circuit according to one embodiment of the present invention;
【図４】従来のＭＯＳトランジスタを使用した抵抗器を
説明するための説明図である。FIG. 4 is an explanatory diagram for explaining a conventional resistor using a MOS transistor.
１、２、４ ＮＭＯＳトランジスタ ３ ＰＭＯＳトランジスタ １０ 位相比較器 １１ チャージポンプ １２ 積分回路 １３ コンデンサ １４ バイアス回路 １５ 電圧制御発振回路 1, 2, 4 NMOS transistor 3 PMOS transistor 10 Phase comparator 11 Charge pump 12 Integrator circuit 13 Capacitor 14 Bias circuit 15 Voltage controlled oscillator circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｌ 7/093 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H03L 7/093
Claims (10)
ンジスタと、 前記第１のＭＯＳトランジスタに対して並列に接続され
た第２のＭＯＳトランジスタとを備え、 前記第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタを、それぞれの電圧−電流特性の非線形性を打ち
消し合うように接続したことを特徴とするＭＯＳトラン
ジスタを使用した抵抗器。A first MOS transistor that is diode-connected; and a second MOS transistor that is connected in parallel with the first MOS transistor, wherein the first MOS transistor and the second MOS transistor are connected to each other. A resistor using a MOS transistor, wherein the transistors are connected so as to cancel out nonlinearities of respective voltage-current characteristics.
ンジスタと、 前記ＭＯＳトランジスタのドレイン側にドレインが接続
され、前記ＭＯＳトランジスタのソース側にソースが接
続された第２のＭＯＳトランジスタとを備えたことを特
徴とするＭＯＳトランジスタを使用した抵抗器。2. A semiconductor device comprising: a first MOS transistor which is diode-connected; and a second MOS transistor having a drain connected to a drain of the MOS transistor and a source connected to a source of the MOS transistor. A resistor using a MOS transistor.
のＭＯＳトランジスタは、それぞれ、ＮＭＯＳトランジ
スタ及びＮＭＯＳトランジスタであることを特徴とする
請求項１又は２記載のＭＯＳトランジスタを使用した抵
抗器。3. The first MOS transistor and a second MOS transistor.
3. A resistor using a MOS transistor according to claim 1, wherein said MOS transistors are an NMOS transistor and an NMOS transistor, respectively.
のＭＯＳトランジスタは、それぞれＰＭＯＳトランジス
タ及びＰＭＯＳトランジスタであることを特徴とする請
求項１又は２記載のＭＯＳトランジスタを使用した抵抗
器。4. The first MOS transistor and a second MOS transistor.
3. The resistor according to claim 1, wherein said MOS transistors are a PMOS transistor and a PMOS transistor, respectively.
ンジスタと、 前記ＭＯＳトランジスタのドレイン側にソースが接続さ
れ、前記ＭＯＳトランジスタのソース側にドレインが接
続された第２のＭＯＳトランジスタとを備えたことを特
徴とするＭＯＳトランジスタを使用した抵抗器。5. A semiconductor device comprising: a first MOS transistor which is diode-connected; and a second MOS transistor having a source connected to a drain of the MOS transistor and a drain connected to a source of the MOS transistor. A resistor using a MOS transistor.
のＭＯＳトランジスタは、それぞれ、ＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタであることを特徴とする
請求項１又は５記載のＭＯＳトランジスタを使用した抵
抗器。6. The first MOS transistor and a second MOS transistor.
6. A resistor using a MOS transistor according to claim 1, wherein said MOS transistors are a PMOS transistor and an NMOS transistor, respectively.
のＭＯＳトランジスタは、それぞれ、ＮＭＯＳトランジ
スタ及びＰＭＯＳトランジスタであることを特徴とする
請求項１又は５記載のＭＯＳトランジスタを使用した抵
抗器。7. The first MOS transistor and a second MOS transistor.
6. A resistor using a MOS transistor according to claim 1, wherein said MOS transistors are an NMOS transistor and a PMOS transistor, respectively.
載のＭＯＳトランジスタを使用した抵抗器と、 前記抵抗器に接続されたコンデンサとを備えたことを特
徴とする積分回路。8. An integration circuit, comprising: a resistor using the MOS transistor according to claim 1, 2, 3, and 7; and a capacitor connected to the resistor. .
回路。9. A PLL using the integration circuit according to claim 8.
circuit.
記載のＭＯＳトランジスタを使用した抵抗器を用いたＣ
ＭＯＳアナログ回路。10. The method of claim 1, 2, 3, 4, 5, 6, or 7.
C using a resistor using the MOS transistor described
MOS analog circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8261905A JPH10107212A (en) | 1996-10-02 | 1996-10-02 | Resistor using mos transistor, and electronic circuit using resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8261905A JPH10107212A (en) | 1996-10-02 | 1996-10-02 | Resistor using mos transistor, and electronic circuit using resistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107212A true JPH10107212A (en) | 1998-04-24 |
Family
ID=17368386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8261905A Pending JPH10107212A (en) | 1996-10-02 | 1996-10-02 | Resistor using mos transistor, and electronic circuit using resistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107212A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182447A (en) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | Phase-locked loop circuit and delay-locked loop circuit |
| JP2012034212A (en) * | 2010-07-30 | 2012-02-16 | Fujitsu Semiconductor Ltd | Phase-locked loop circuit |
-
1996
- 1996-10-02 JP JP8261905A patent/JPH10107212A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182447A (en) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | Phase-locked loop circuit and delay-locked loop circuit |
| US8264259B2 (en) | 2008-01-29 | 2012-09-11 | Fujitsu Semiconductor Limited | Phase-locked loop circuit and delay-locked loop circuit |
| JP2012034212A (en) * | 2010-07-30 | 2012-02-16 | Fujitsu Semiconductor Ltd | Phase-locked loop circuit |
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