JP2012028549A - Method for manufacturing semiconductor device and semiconductor device - Google Patents
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Abstract
Description
本発明は、絶縁膜内に配線が形成される半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device in which wiring is formed in an insulating film, and the semiconductor device.
配線の微細化に伴って配線抵抗が上昇する。配線抵抗の上昇に起因する信号遅延を回避するために、絶縁膜に、誘電率の低い所謂Low−k材料が用いられる。多くのLow−k材料においては、膜中に空孔を分散させることにより、誘電率を低下させている。ところが、絶縁膜中に空孔が存在すると、配線材料である金属が絶縁膜中に拡散しやすくなってしまう。特に、銅は、Si−Oを含む絶縁材料中に拡散し易いという性質を持つ。銅の拡散を防止するために、配線溝やビアホールの側面に、Ta、Ti、TiN等のバリアメタル膜が形成される。 As the wiring becomes finer, the wiring resistance increases. In order to avoid signal delay due to an increase in wiring resistance, a so-called Low-k material having a low dielectric constant is used for the insulating film. In many Low-k materials, the dielectric constant is lowered by dispersing vacancies in the film. However, if there are vacancies in the insulating film, the metal as the wiring material tends to diffuse into the insulating film. In particular, copper has a property of easily diffusing into an insulating material containing Si—O. In order to prevent the diffusion of copper, a barrier metal film such as Ta, Ti, TiN or the like is formed on the side surfaces of the wiring trench and the via hole.
バリアメタル膜に用いられる金属の抵抗率は、銅の抵抗率よりも高い。配線の微細化が進むと、配線に占めるバリアメタル膜の割合が高くなるため、配線抵抗が上昇してしまう。抵抗値の低いバリアメタル膜の材料として、Ruが注目されている。 The resistivity of the metal used for the barrier metal film is higher than that of copper. As the wiring becomes finer, the ratio of the barrier metal film to the wiring increases, and the wiring resistance increases. As a material for a barrier metal film having a low resistance value, Ru has attracted attention.
層間絶縁膜にポーラスLow−k材料を用い、バリアメタル膜にTiN膜とRu膜とを用いた場合、十分なバリア性が得られない場合がある。 When a porous Low-k material is used for the interlayer insulating film and a TiN film and a Ru film are used for the barrier metal film, sufficient barrier properties may not be obtained.
本発明の一観点によると、
基板の上に絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の表面、及び前記絶縁膜の上面に、W、Ta、Ti、及びCoからなる群より選択された1つの金属元素と、Alとを含むバリア膜を形成する工程と、
前記バリア膜の上に、Ru、Pd、Ti、Ta、Pt、またはIrを含む下地膜を形成する工程と、
前記下地膜の上に、Cuを含む導電膜を形成し、前記凹部を前記導電膜で埋め込む工程と、
前記バリア膜を形成した後、前記バリア膜に含まれるAlを酸化する工程と
を有する半導体装置の製造方法が提供される。
According to one aspect of the invention,
Forming an insulating film on the substrate;
Forming a recess in the insulating film;
Forming a barrier film containing Al and one metal element selected from the group consisting of W, Ta, Ti, and Co on the surface of the recess and the upper surface of the insulating film;
Forming a base film containing Ru, Pd, Ti, Ta, Pt, or Ir on the barrier film;
Forming a conductive film containing Cu on the base film and filling the recess with the conductive film;
After forming the barrier film, a method for manufacturing a semiconductor device is provided, which includes a step of oxidizing Al contained in the barrier film.
本発明の他の観点によると、
基板と、
前記基板の上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の側面に形成され、W、Ta、Ti、及びCoからなる群より選択された1つの第1の金属と、Al酸化物とが混在したバリア膜と、
前記バリア膜の表面を覆い、Ru、Pd、Ti、Ta、Pt、またはIrを含む下地膜と、
前記凹部を埋め込むCuを含む導電膜と
を有する半導体装置が提供される。
According to another aspect of the invention,
A substrate,
An insulating film formed on the substrate;
A recess formed in the insulating film;
A barrier film in which a first metal selected from the group consisting of W, Ta, Ti, and Co and an Al oxide is formed on a side surface of the recess;
A base film covering the surface of the barrier film and containing Ru, Pd, Ti, Ta, Pt, or Ir;
There is provided a semiconductor device having a conductive film containing Cu filling the recess.
バリア膜に含まれるAlを参加して形成されるAl酸化物が、水分の拡散を防止する機能を有する。これにより、水分の拡散に起因するバリア性の低下を防止することができる。 An Al oxide formed by participation of Al contained in the barrier film has a function of preventing moisture diffusion. Thereby, it is possible to prevent a decrease in barrier properties due to moisture diffusion.
[実施例1]
図1A〜図1Gを参照して、実施例1による半導体装置の製造方法について説明する。
[Example 1]
With reference to FIGS. 1A to 1G, description will be made on a semiconductor device manufacturing method according to the first embodiment.
図1Aに示すように、基板10の上に、層間絶縁膜11が形成され、層間絶縁膜11内に導電プラグ12が埋め込まれている。層間絶縁膜11には、例えばフォスフォシリケートガラス(PSG)、酸化シリコン等が用いられ、導電プラグ12には、例えばタングステン(W)等が用いられる。
As shown in FIG. 1A, an interlayer
層間絶縁膜11の上に、厚さ30nmのエッチングストッパ膜13を形成する。エッチングストッパ膜13は、例えば比誘電率3.6のシリコンオキシカーバイドで形成される。エッチングストッパ膜13の上に、層間絶縁膜14を形成する。層間絶縁膜14には、例えば比誘電率2.6以下のポーラスLow−k材料、例えばシルセスキオキサン、CドープSiOH、熱硬化性のポリアーレン・エーテル等が用いられる。このような材料は、Black Diamond、Coral、AuroraULK等の商品名で市販されている。層間絶縁膜14には、水分が含有されている。
An
層間絶縁膜14及びエッチングストッパ膜13に、配線溝15を形成する。配線溝15の底面に導電プラグ12が露出する。
A
図1Bに示すように、凹部15の底面と側面、及び層間絶縁膜14の上面に、バリア膜20を形成する。バリア膜20には、W−Al合金が用いられる。バリア膜20の形成には、例えばRFマグネトロンスパッタリングが適用される。成膜条件は、例えば下記の通りである。
・ターゲット W−Al合金板
・成膜温度 200℃〜600℃
・スパッタリングガス Ar
・圧力 0.05Pa〜1Pa
・RF電力 200W/cm2
バリア膜20の厚さは、平坦面上において2nm〜30nmの範囲内、より好ましくは5nm〜10nmの範囲内である。本実施例においては、バリア膜20の平坦面上の厚さを10nmとした。このとき、凹部15の側面におけるバリア膜20の厚さは、平坦面上における厚さの1/3〜1/2である。W−Al合金ターゲットのAl濃度は、2wt%〜70wt%の範囲内とすることが好ましい。本実施例においては、Al濃度30wt%のターゲットを用いた。
As shown in FIG. 1B, a
・ Target W-Al alloy plate ・
・ Sputtering gas Ar
・ Pressure 0.05Pa ~ 1Pa
・ RF power 200W / cm 2
The thickness of the
図1Cに示すように、水素等の還元性雰囲気中で熱処理を行う。熱処理条件は、例えば下記の通りである。
・温度 250℃〜350℃
・熱処理時間 1分〜10分
図1Dに、熱処理後の基板の断面図を示す。バリア膜20が層間絶縁膜14に接する領域において、バリア膜20内のAlが、層間絶縁膜14内の水分によって酸化され、Al酸化物(アルミナ)膜20Aが形成される。WはAlより酸化されにくいため、温度250℃〜350℃の範囲内では、Alが選択的に酸化されてAl酸化物が形成される。
As shown in FIG. 1C, heat treatment is performed in a reducing atmosphere such as hydrogen. The heat treatment conditions are, for example, as follows.
・ Temperature 250 ℃ ~ 350 ℃
Heat treatment time 1 minute to 10 minutes FIG. 1D shows a cross-sectional view of the substrate after the heat treatment. In the region where the
図1Dでは、Al酸化物膜20Aを、膜厚が均一な膜のように示しているが、実際には、Al酸化物からなる複数のグレインが、バリア膜20と層間絶縁膜14との界面に分布する。
In FIG. 1D, the
Al酸化物膜20Aは、層間絶縁膜14内の水分の、バリア膜20への拡散を防止する。このため、バリア膜20と層間絶縁膜14との界面にAl酸化物膜20Aが形成されると、Alの酸化は、バリア膜20の表層部分までは進行しない。バリア膜20の表層部においては、還元性雰囲気による還元反応が生じる。このため、バリア膜20の表層部分に形成されているAlの自然酸化膜が還元される。これにより、バリア膜20の表層部は、W、及び金属アルミニウムを含むことになる。バリア膜20内のWは、後の工程で形成される銅の拡散を防止する機能を持つ。
The
図1Eに示すように、バリア膜20の上に、結晶性Ruからなる下地膜22を、物理気相成長(PVD)により形成する。下地膜22の平坦面における厚さは、例えば0.5nm〜20nmの範囲内とする。本実施例においては、下地膜22の平坦面における厚さを5nmとした。
As shown in FIG. 1E, a
図1Fに示すように、下地膜22の上に、銅のシード層24をPVDにより形成する。シード層24の平坦面における厚さは、例えば30nmとする。さらに、銅または銅合金を電解めっきすることにより、シード層24の上に、導電膜25を形成する。凹部15内が、導電膜25で埋め込まれる。
As shown in FIG. 1F, a
図1Gに示すように、層間絶縁膜14が露出するまで化学機械研磨(CMP)を施す。CMP後、表面に残留する金属を除去するために、酸性またはアルカリ性の溶液で表面洗浄を行う。凹部15内に残ったバリア膜20、下地膜22、シード層24及び導電膜25が、配線30を構成する。配線30と層間絶縁膜14との界面には、Al酸化物膜20Aが残っている。
As shown in FIG. 1G, chemical mechanical polishing (CMP) is performed until the
実施例1においては、Al酸化物膜20Aが水分に対する拡散バリアとして機能するため、層間絶縁膜14内の水分の、配線30内への拡散を防止することができる。また、バリア膜20内のWは、Cuに対する拡散バリアとして機能する。このため、配線30内のCuが側方の層間絶縁膜14及び下方の層間絶縁膜11へ拡散することを防止する。
In the first embodiment, since the
実施例1では、バリア膜20を形成した後、下地膜22(図1E)を形成する前に、還元性雰囲気中でバリア膜20内のAlの酸化処理を行った。Alを酸化させる水分は層間絶縁膜14内に含有されているため、下地膜22を形成した後に、Alの酸化処理を行ってもよい。なお、バリア膜20の表面に形成されているAlの自然酸化膜を除去するという観点からは、下地膜22を形成する前に、還元性雰囲気中で熱処理することにより、層間絶縁膜14に接する部分のAlの酸化処理を行うことが好ましい。
In Example 1, after the
下地膜22に用いられているRuは、Cuとの濡れ性が高い。このため、シード層24を形成する際のボイドの発生を抑制する。これにより、ボイドに起因するエレクトロマイグレーション耐性の低下を抑制することができる。下地膜22の材料として、Ruの他に、Pd、Ti、Ta、Pt、またはIrを用いてもよいし、これらの金属を含む合金を用いてもよい。
Ru used for the
バリア膜20の材料として、W、Ta、Ti、及びCoからなる群より選択された1つの金属元素と、Alとを含む含む合金を用いてもよい。W、Ta、Ti、またはCoは、Cuに対して拡散バリアとして機能する。Alは、酸化されてAl酸化物になり、水分に対して拡散バリアとして機能する。
As a material for the
Wのイオン化エネルギとSiのイオン化エネルギとの差は、TiやTaのイオン化エネルギとSiのイオン化エネルギとの差よりも小さい。このため、バリア膜20としてW−Al合金を用いると、バリア膜20と、Siを含む層間絶縁膜14との密着性が高まる。
The difference between the ionization energy of W and the ionization energy of Si is smaller than the difference between the ionization energy of Ti or Ta and the ionization energy of Si. For this reason, when a W—Al alloy is used as the
下地膜22の形成方法として、PVDの代わりに化学気相成長(CVD)を用いてもよい。CVDを用いる場合には、Ru原料として、ビス(シクロペンタジエニル)ルテニウム、トリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオネート)ルテニウム、トリス(N,N’−ジイソプロピルアセトアミジネート)ルテニウム(III)、ビス(N,N’−ジイソプロピルアセトアミジネート)ルテニウム(II)ジカルボニル、ビス(エチルシクロペンタジエニル)ルテニウム、ビス(ペンタメチルシクロペンタジエニル)ルテニウム、ビス(2,2,6,6−テトラメチル−3,5−ヘプタンジオネート)(1,5−シクロオクタジエン)ルテニウム(II)、ルテニウム(III)アセチルアセトネート等を用いることができる。
As a method for forming the
下地膜22にPdを用いる場合には、Pd原料として、パラジウムヘキサフルオロアセチルアセトネート(Pd(hfac)2)、シクロペンタジエニルパラジウムアリル((C5H5)Pd(allyl))、パラジウムアリル(Pd(allyl)2)等を用いることができる。
When Pd is used for the
下地膜22にTiを用いる場合には、Ti原料として、四塩化チタン(TiCl4)、四フッ化チタン(TiF4)、四臭化チタン(TiBr4)、四ヨウ化チタン(TiI4)、テトラキスエチルメチルアミノチタン(TEMAT)(Ti[N(C2H5CH3)]4)、テトラキスジメチルアミノチタン(TDMAT)(Ti[N(CH3)2]4)等を用いることができる。
In the case where Ti is used for the
下地膜22にTaを用いる場合には、Ta原料として、五塩化タンタル(TaCl5)、五フッ化タンタル(TaF5)、五臭化タンタル(TaBr5)、五ヨウ化タンタル(TaI5)、ターシャルブチルイミドトリス(ジエチルアミド)タンタル(TBTDET)(Ta(NC(CH3)3)(N(C2H5)2)3)、ターシャリアミルイミドトリス(ジメチルアミド)タンタル(Ta(NC(CH3)2C2H5)(N(CH3)2)3)等を用いることができる。
When Ta is used for the
下地膜22にPtを用いる場合には、Pt原料として、(トリメチル)メチルシクロペンタジエニルプラチニウム(IV)、プラチニウム(II)アセチルアセトネート、ビス(2,2,6,6−テトラメチル−3,5−ヘプタンジオネート)プラチニウム(II)、プラチニウム(II)ヘキサフルオロアセチルアセトネート等を用いることができる。
When Pt is used for the
下地膜22にIrを用いる場合には、Ir原料として、(5−シクロオクタジエン)イリジウム(I)、ジカルボニル(アセチルアセトネート)イリジウム(I)、イリジウム(III)アセチルアセトネート等を用いることができる。
When Ir is used for the
実施例1では、シングルダマシン法を用いて配線を形成する例を示したが、シングルダマシン法を用いて導電プラグを形成する場合にも、実施例1と同様の方法を適用することができる。 Although the example in which the wiring is formed using the single damascene method has been described in the first embodiment, the same method as that of the first embodiment can be applied to the case where the conductive plug is formed using the single damascene method.
[実施例2]
図2A〜図2Dを参照して、実施例2による半導体装置の製造方法について説明する。以下の説明では、実施例1との相違点に着目し、実施例1と同一の構成については説明を省略する。
[Example 2]
With reference to FIGS. 2A to 2D, a method of manufacturing a semiconductor device according to the second embodiment will be described. In the following description, paying attention to differences from the first embodiment, the description of the same configuration as the first embodiment is omitted.
凹部15の側面と底面、及び層間絶縁膜14の上面に、バリア膜20を形成するまでの工程は、実施例1の工程と共通である。実施例1では、層間絶縁膜14に、水分を含むポーラスLow−k材料を用いたが、実施例2では、層間絶縁膜14が水分を含んでいる必要はない。従って、層間絶縁膜14は、ポーラス膜に限定されない。
The steps until the
バリア膜20を形成した後、酸化性雰囲気中、例えば酸素雰囲気、または水蒸気雰囲気中で熱処理を行う。
After the
図2Bに、熱処理後の基板の断面図を示す。バリア膜20の表層部のAlが酸化されて、Al酸化物膜20Bが形成される。バリア膜20の深層部には、W−Al合金からなるバリア膜20が残っている。
FIG. 2B shows a cross-sectional view of the substrate after the heat treatment. Al in the surface layer portion of the
図2Cに示すように、Arイオンを用いたエッチング(ミリング)により、凹部15の底面及び層間絶縁膜14の上面に形成されているAl酸化物膜20Bを除去する。凹部15の側面には、Al酸化物膜20Bが残る。
As shown in FIG. 2C, the
図2Dに示すように、下地膜22、シード層24、及び導電膜25を形成した後、CMPを施す。凹部15内に、シード層24及び導電膜25を含む配線30が形成される。実施例2においても、凹部15の側面に形成されたAl酸化物膜20Bが、水分の拡散を防止する。
As shown in FIG. 2D, after the
[実施例3]
図3A〜図3Fを参照して、実施例3による半導体装置の製造方法について説明する。実施例1、2の製造方法では、シングルダマシン法を適用したが、実施例3の製造方法では、デュアルダマシン法が適用される。
[Example 3]
With reference to FIGS. 3A to 3F, a method of manufacturing a semiconductor device according to Example 3 will be described. In the manufacturing methods of the first and second embodiments, the single damascene method is applied. However, in the manufacturing method of the third embodiment, the dual damascene method is applied.
図3Aに示すように、基板10の上に層間絶縁膜40を形成する。層間絶縁膜40に、配線41が埋め込まれている。層間絶縁膜40の上に、ボトムエッチングストッパ膜45、層間絶縁膜46、ミドルエッチングストッパ膜47、及び層間絶縁膜48を順番に形成する。ボトムエッチングストッパ膜45及びミドルエッチングストッパ膜47には、例えばシリコンオキシカーバイドが用いられ、それらの厚さは、例えば30nmである。層間絶縁膜46、48には、実施例1の層間絶縁膜14(図1A)と同じ材料が用いられ、それらの厚さは、例えば150nmである。
As shown in FIG. 3A, an
図3Bに示すように、ボトムエッチングストッパ膜45、層間絶縁膜46、ミドルエッチングストッパ膜47、及び層間絶縁膜48に、ビアホール50A及び配線溝50Bを含む凹部50を形成する。ビアホール50Aの底面には、下層の配線41が露出している。配線溝50Bの底面には、ミドルエッチングストッパ膜47が残っている。なお、配線溝50Bの底面のミドルエッチングストッパ膜47が除去される場合もある。
As shown in FIG. 3B, a
図3Cに示すように、凹部50の底面と側面、及び層間絶縁膜48の上面に、バリア膜51を形成する。バリア膜51の形成は、実施例1のバリア膜20(図1B)の形成と同じ方法で行われる。バリア膜51を形成した後、還元性雰囲気中で熱処理を行う。熱処理条件は、実施例1の図1Cに示したバリア層20の熱処理の条件と同一である。
As shown in FIG. 3C, the
図3Dに、熱処理後の基板の断面図を示す。バリア膜51と層間絶縁膜46との界面、及びバリア膜51と層間絶縁膜48との界面に、Al酸化物膜51Aが形成される。
FIG. 3D shows a cross-sectional view of the substrate after the heat treatment. An
図3Eに示すように、バリア膜51の上に、下地膜55、シード層56、及び導電膜57を形成する。下地膜55は、実施例1の下地膜22(図1E)と同じ方法で形成される。シード層56及び導電膜57は、実施例1のシード層24及び導電膜25(図1F)と同じ方法で形成される。凹部50内が、導電膜57で埋め込まれる。
As shown in FIG. 3E, a
図3Fに示すように、層間絶縁膜48が露出するまでCMPを施す。凹部50内に、バリア膜51、下地膜55、シード層56、及び導電膜57からなる配線60が形成される。ビアホール50Aの側面に形成されたAl酸化物膜51Aが、層間絶縁膜46内の水分の、配線60内への拡散を防止する。配線溝50Bの側面に形成されたAl酸化物膜51Aが、層間絶縁膜48内の水分の、配線60内への拡散を防止する。バリア膜51は、配線60内のCuの拡散を防止する。
As shown in FIG. 3F, CMP is performed until the
ミドルエッチングストッパ膜47が水分を含まない場合には、図3Cの熱処理工程で、バリア膜51とミドルエッチングストッパ膜47との界面には、Al酸化物膜が形成されない。この場合には、ミドルストッパ膜47が、層間絶縁膜46内の水分の、配線60への拡散を防止する。配線溝50の底面においてミドルストッパ膜47が除去されている場合には、層間絶縁膜46内の水分によってバリア膜51が酸化される。酸化によって形成されたAl酸化物膜が水分の拡散を防止する。
When the middle
凹部50を形成する際に、配線溝50Bの底面のミドルエッチングストッパ膜47が除去される場合には、配線溝50Bの底面において、バリア膜51と層間絶縁膜46とが、直接接触する。このため、バリア膜51内のAlが酸化され、配線溝50Bの底面にも、Al酸化物膜が形成される。この場合には、配線溝50Bの底面に形成されたAl酸化物膜が、層間絶縁膜46内の水分の、配線60への拡散を防止する。
When forming the
[実施例4]
上記実施例1、3による方法を適用して形成した評価用配線パターンの信頼性について評価を行った。
[Example 4]
The reliability of the evaluation wiring pattern formed by applying the method according to Examples 1 and 3 was evaluated.
図4に、評価用配線パターンの断面図を示す。評価用配線パターンは、下層配線と上層配線との2層の配線層を含む。2本の下層配線と3本の上層配線とが直列に接続されている。下層配線は、実施例1によるシングルダマシン法で形成され、上層配線は、実施例3によるデュアルダマシン法で形成されている。下層配線及び上層配線の各配線の長さLは200μmであり、厚さTは100nmであり、幅は70nmである。上層配線と下層配線とを接続するプラグの直径Dは70nmであり、高さHは100nmである。 FIG. 4 shows a cross-sectional view of the evaluation wiring pattern. The evaluation wiring pattern includes two wiring layers of a lower layer wiring and an upper layer wiring. Two lower layer wirings and three upper layer wirings are connected in series. The lower layer wiring is formed by the single damascene method according to the first embodiment, and the upper layer wiring is formed by the dual damascene method according to the third embodiment. The length L of each of the lower layer wiring and the upper layer wiring is 200 μm, the thickness T is 100 nm, and the width is 70 nm. The diameter D of the plug connecting the upper layer wiring and the lower layer wiring is 70 nm, and the height H is 100 nm.
比較のために、バリアメタル膜として、厚さ10nmのTiN膜と、厚さ5nmの結晶性Ru膜との2層構造を適用した評価用配線パターンを作製した。 For comparison, an evaluation wiring pattern using a two-layer structure of a TiN film having a thickness of 10 nm and a crystalline Ru film having a thickness of 5 nm was manufactured as a barrier metal film.
環境温度150℃で0.2mAの電流を200時間流し、100パターン中の不良発生数を計数した。実施例による方法で作製した評価用配線パターンにおいては、不良発生数は0であった。これに対し、比較例の評価用配線パターンにおいては、不良発生数は30であった。比較例の評価用配線パターンにおいて不良が発生したのは、層間絶縁膜中の水分によってTiN膜が酸化され、バリア性が損なわれたためと考えられる。 A current of 0.2 mA was passed for 200 hours at an environmental temperature of 150 ° C., and the number of defects generated in 100 patterns was counted. In the evaluation wiring pattern produced by the method according to the example, the number of occurrences of defects was zero. On the other hand, the number of occurrences of defects was 30 in the evaluation wiring pattern of the comparative example. The reason why the defect occurred in the evaluation wiring pattern of the comparative example is considered to be that the TiN film was oxidized by moisture in the interlayer insulating film and the barrier property was impaired.
バリア膜として、従来のTiN膜に代えて、W−Al合金及びAl酸化物膜を用いることにより、配線の信頼性が向上することが確認された。 It has been confirmed that the reliability of the wiring is improved by using a W—Al alloy and an Al oxide film instead of the conventional TiN film as the barrier film.
[実施例5]
図5に、実施例5による半導体装置の断面図を示す。シリコンからなる半導体基板70の表層部に、シャロートレンチアイソレーション(STI)による素子分離絶縁膜71が形成されている。素子分離絶縁膜71で画定された活性領域に、MOSFET72が形成されている。
[Example 5]
FIG. 5 is a sectional view of a semiconductor device according to the fifth embodiment. An element
半導体基板70の上に、層間絶縁膜73が形成されている。層間絶縁膜73は、例えばフォスフォシリケートガラス(PSG)で形成されており、その厚さは例えば1.5μmである。層間絶縁膜73の形成には、例えばCVDが適用される。
An interlayer insulating
層間絶縁膜73に複数のビアホールが形成され、このビアホール内にW等からなる導電プラグ74が充填されている。2つの導電プラグ74は、それぞれMOSFET72のソース及びドレインに接続される。
A plurality of via holes are formed in the
層間絶縁膜73の上に、エッチングストッパ膜75及び層間絶縁膜76が形成されている。層間絶縁膜76及びエッチングストッパ膜75に形成された配線溝内に、配線77が充填されている。配線77の形成には、実施例1または実施例2の方法が適用される。
An
層間絶縁膜76の上に、ボトムエッチングストッパ膜80、層間絶縁膜81、ミドルエッチングストッパ膜82、及び層間絶縁膜83が形成されている。ボトムエッチングストッパ膜80から層間絶縁膜83までの絶縁膜内に、デュアルダマシン法による配線84が形成されている。配線84の形成には、実施例3の方法が適用される。
On the
層間絶縁膜83の上に、多層配線層85が形成されている。多層配線層85は、実施例3による配線の形成方法を繰り返すことにより形成される。多層配線層85の上に、エッチングストッパ膜90及び層間絶縁膜91が形成されている。エッチングストッパ膜90及び層間絶縁膜91には、SiOC、SiN等が用いられる。
A
層間絶縁膜91及びエッチングストッパ膜90にビアホールが形成され、このビアホール内にW等の導電プラグ92が充填されている。導電プラグ92は、下層の配線に接続される。層間絶縁膜91の上に、Al等のパッド93が形成されている。パッド93は、導電プラグ92に接続される。層間絶縁膜91及びパッド93を、SiNからなる保護膜94が覆う。保護膜94には、パッド93の一部を露出させる開口が形成されている。
Via holes are formed in the
実施例5による半導体装置の配線の形成には、実施例1〜3による方法が適用されている。このため、配線の信頼性を高めることができる。 In forming the wiring of the semiconductor device according to the fifth embodiment, the methods according to the first to third embodiments are applied. For this reason, the reliability of wiring can be improved.
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
以上の実施例1〜実施例5を含む実施形態に関し、更に以下の付記を開示する。 The following additional notes are further disclosed with respect to the embodiments including Examples 1 to 5 described above.
(付記1)
基板の上に絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内壁面、及び前記絶縁膜の上面に、W、Ta、Ti、及びCoからなる群より選択された1つの金属元素と、Alとを含むバリア膜を形成する工程と、
前記バリア膜の上に、Ru、Pd、Ti、Ta、Pt、またはIrを含む下地膜を形成する工程と、
前記下地膜の上に、Cuを含む導電膜を形成し、前記凹部を前記導電膜で埋め込む工程と、
前記バリア膜を形成した後、前記バリア膜に含まれるAlを酸化する工程と
を有する半導体装置の製造方法。
(Appendix 1)
Forming an insulating film on the substrate;
Forming a recess in the insulating film;
Forming a barrier film containing Al, one metal element selected from the group consisting of W, Ta, Ti, and Co on the inner wall surface of the recess and the upper surface of the insulating film;
Forming a base film containing Ru, Pd, Ti, Ta, Pt, or Ir on the barrier film;
Forming a conductive film containing Cu on the base film and filling the recess with the conductive film;
And a step of oxidizing the Al contained in the barrier film after forming the barrier film.
(付記2)
前記絶縁膜を形成する工程において、水分を含有するポーラス膜である前記絶縁膜を形成し、
前記Alを酸化する工程において、熱処理を行うことにより、前記バリア膜内のAlと、前記絶縁膜内の水分とを反応させる付記1に記載の半導体装置の製造方法。
(Appendix 2)
In the step of forming the insulating film, the insulating film which is a porous film containing moisture is formed,
The method of manufacturing a semiconductor device according to appendix 1, wherein in the step of oxidizing Al, heat treatment is performed to cause Al in the barrier film to react with moisture in the insulating film.
(付記3)
前記Alを酸化する工程は、前記バリア膜を形成した後、前記下地膜を形成する前に、還元性雰囲気中で前記熱処理を行うことにより、前記バリア膜の少なくとも一部のAlを還元すると共に、前記バリア膜と前記絶縁膜との界面のAlを酸化する付記2に記載の半導体装置の製造方法。
(Appendix 3)
The step of oxidizing Al includes reducing the at least part of the barrier film by performing the heat treatment in a reducing atmosphere after forming the barrier film and before forming the base film. The manufacturing method of a semiconductor device according to attachment 2, wherein Al at the interface between the barrier film and the insulating film is oxidized.
(付記4)
前記バリア膜のAlの含有率は、2wt%〜70wt%の範囲内である付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
(Appendix 4)
4. The method of manufacturing a semiconductor device according to claim 1, wherein an Al content of the barrier film is in a range of 2 wt% to 70 wt%.
(付記5)
基板と、
前記基板の上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の側面に形成され、W、Ta、Ti、及びCoからなる群より選択された1つの第1の金属と、Al酸化物とが混在したバリア膜と、
前記バリア膜の表面を覆い、Ru、Pd、Ti、Ta、Pt、またはIrを含む下地膜と、
前記凹部に形成されたCuを含む導電膜と
を有する半導体装置。
(Appendix 5)
A substrate,
An insulating film formed on the substrate;
A recess formed in the insulating film;
A barrier film in which a first metal selected from the group consisting of W, Ta, Ti, and Co and an Al oxide is formed on a side surface of the recess;
A base film covering the surface of the barrier film and containing Ru, Pd, Ti, Ta, Pt, or Ir;
A semiconductor device having a conductive film containing Cu formed in the recess.
(付記6)
前記バリア膜は、前記凹部の底面にも形成されており、底面に形成された前記バリア膜は、前記第1の金属を含むが、Al酸化物は含まない付記5に記載の半導体装置。
(Appendix 6)
The semiconductor device according to appendix 5, wherein the barrier film is also formed on a bottom surface of the recess, and the barrier film formed on the bottom surface includes the first metal but does not include an Al oxide.
(付記7)
前記バリア膜に混在する前記Al酸化物は、前記絶縁膜に接する一部分に含有されており、前記下地膜に接する一部分には、金属アルミニオウムが含有されている付記5または6に記載の半導体装置。
(Appendix 7)
The semiconductor device according to appendix 5 or 6, wherein the Al oxide mixed in the barrier film is contained in a part in contact with the insulating film, and a part in contact with the base film contains metal aluminum. .
10 基板
11 層間絶縁膜
12 導電プラグ
13 エッチングストッパ膜
14 層間絶縁膜
15 配線溝
20 バリア膜
20A、20B Al酸化物膜
22 下地膜
24 シード層
25 導電膜
30 配線
40 層間絶縁膜
41 配線
45 ボトムエッチングストッパ膜
46 層間絶縁膜
47 ミドルエッチングストッパ膜
48 層間絶縁膜
50 凹部
50A ビアホール
50B 配線溝
51 バリア膜
51A Al酸化物膜
55 下地膜
56 シード層
57 導電膜
60 配線
70 半導体基板
71 素子分離絶縁膜
72 MOSFET
73 層間絶縁膜
74 導電性プラグ
75 エッチングストッパ膜
76 層間絶縁膜
77 配線
80 ボトムエッチングストッパ膜
81 層間絶縁膜
82 ミドルエッチングストッパ膜
83 層間絶縁膜
84 配線
85 多層配線
90 エッチングストッパ膜
91 層間絶縁膜
92 導電性プラグ
93 パッド
94 保護膜
DESCRIPTION OF
73
Claims (5)
前記絶縁膜に凹部を形成する工程と、
前記凹部の内壁面、及び前記絶縁膜の上面に、W、Ta、Ti、及びCoからなる群より選択された1つの金属元素と、Alとを含むバリア膜を形成する工程と、
前記バリア膜の上に、Ru、Pd、Ti、Ta、Pt、またはIrを含む下地膜を形成する工程と、
前記下地膜の上に、Cuを含む導電膜を形成し、前記凹部を前記導電膜で埋め込む工程と、
前記バリア膜を形成した後、前記バリア膜に含まれるAlを酸化する工程と
を有する半導体装置の製造方法。 Forming an insulating film on the substrate;
Forming a recess in the insulating film;
Forming a barrier film containing Al, one metal element selected from the group consisting of W, Ta, Ti, and Co on the inner wall surface of the recess and the upper surface of the insulating film;
Forming a base film containing Ru, Pd, Ti, Ta, Pt, or Ir on the barrier film;
Forming a conductive film containing Cu on the base film and filling the recess with the conductive film;
And a step of oxidizing the Al contained in the barrier film after forming the barrier film.
前記Alを酸化する工程において、熱処理を行うことにより、前記バリア膜内のAlと、前記絶縁膜内の水分とを反応させる請求項1に記載の半導体装置の製造方法。 In the step of forming the insulating film, the insulating film which is a porous film containing moisture is formed,
The method for manufacturing a semiconductor device according to claim 1, wherein in the step of oxidizing Al, heat treatment is performed to react Al in the barrier film with moisture in the insulating film.
前記基板の上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の側面に形成され、W、Ta、Ti、及びCoからなる群より選択された1つの第1の金属と、Al酸化物とが混在したバリア膜と、
前記バリア膜の表面を覆い、Ru、Pd、Ti、Ta、Pt、またはIrを含む下地膜と、
前記凹部に形成されたCuを含む導電膜と
を有する半導体装置。 A substrate,
An insulating film formed on the substrate;
A recess formed in the insulating film;
A barrier film in which a first metal selected from the group consisting of W, Ta, Ti, and Co and an Al oxide is formed on a side surface of the recess;
A base film covering the surface of the barrier film and containing Ru, Pd, Ti, Ta, Pt, or Ir;
A semiconductor device having a conductive film containing Cu formed in the recess.
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WO2019021789A1 (en) * | 2017-07-24 | 2019-01-31 | 株式会社村田製作所 | Semiconductor device |
-
2010
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WO2019021789A1 (en) * | 2017-07-24 | 2019-01-31 | 株式会社村田製作所 | Semiconductor device |
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