JP2012028549A - Method for manufacturing semiconductor device and semiconductor device - Google Patents
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Abstract
Description
本発明は、絶縁膜内に配線が形成される半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device in which wiring is formed in an insulating film, and the semiconductor device.
配線の微細化に伴って配線抵抗が上昇する。配線抵抗の上昇に起因する信号遅延を回避するために、絶縁膜に、誘電率の低い所謂Ｌｏｗ−ｋ材料が用いられる。多くのＬｏｗ−ｋ材料においては、膜中に空孔を分散させることにより、誘電率を低下させている。ところが、絶縁膜中に空孔が存在すると、配線材料である金属が絶縁膜中に拡散しやすくなってしまう。特に、銅は、Ｓｉ−Ｏを含む絶縁材料中に拡散し易いという性質を持つ。銅の拡散を防止するために、配線溝やビアホールの側面に、Ｔａ、Ｔｉ、ＴｉＮ等のバリアメタル膜が形成される。 As the wiring becomes finer, the wiring resistance increases. In order to avoid signal delay due to an increase in wiring resistance, a so-called Low-k material having a low dielectric constant is used for the insulating film. In many Low-k materials, the dielectric constant is lowered by dispersing vacancies in the film. However, if there are vacancies in the insulating film, the metal as the wiring material tends to diffuse into the insulating film. In particular, copper has a property of easily diffusing into an insulating material containing Si—O. In order to prevent the diffusion of copper, a barrier metal film such as Ta, Ti, TiN or the like is formed on the side surfaces of the wiring trench and the via hole.
バリアメタル膜に用いられる金属の抵抗率は、銅の抵抗率よりも高い。配線の微細化が進むと、配線に占めるバリアメタル膜の割合が高くなるため、配線抵抗が上昇してしまう。抵抗値の低いバリアメタル膜の材料として、Ｒｕが注目されている。 The resistivity of the metal used for the barrier metal film is higher than that of copper. As the wiring becomes finer, the ratio of the barrier metal film to the wiring increases, and the wiring resistance increases. As a material for a barrier metal film having a low resistance value, Ru has attracted attention.
層間絶縁膜にポーラスＬｏｗ−ｋ材料を用い、バリアメタル膜にＴｉＮ膜とＲｕ膜とを用いた場合、十分なバリア性が得られない場合がある。 When a porous Low-k material is used for the interlayer insulating film and a TiN film and a Ru film are used for the barrier metal film, sufficient barrier properties may not be obtained.
本発明の一観点によると、
基板の上に絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の表面、及び前記絶縁膜の上面に、Ｗ、Ｔａ、Ｔｉ、及びＣｏからなる群より選択された１つの金属元素と、Ａｌとを含むバリア膜を形成する工程と、
前記バリア膜の上に、Ｒｕ、Ｐｄ、Ｔｉ、Ｔａ、Ｐｔ、またはＩｒを含む下地膜を形成する工程と、
前記下地膜の上に、Ｃｕを含む導電膜を形成し、前記凹部を前記導電膜で埋め込む工程と、
前記バリア膜を形成した後、前記バリア膜に含まれるＡｌを酸化する工程と
を有する半導体装置の製造方法が提供される。
According to one aspect of the invention,
Forming an insulating film on the substrate;
Forming a recess in the insulating film;
Forming a barrier film containing Al and one metal element selected from the group consisting of W, Ta, Ti, and Co on the surface of the recess and the upper surface of the insulating film;
Forming a base film containing Ru, Pd, Ti, Ta, Pt, or Ir on the barrier film;
Forming a conductive film containing Cu on the base film and filling the recess with the conductive film;
After forming the barrier film, a method for manufacturing a semiconductor device is provided, which includes a step of oxidizing Al contained in the barrier film.
本発明の他の観点によると、
基板と、
前記基板の上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の側面に形成され、Ｗ、Ｔａ、Ｔｉ、及びＣｏからなる群より選択された１つの第１の金属と、Ａｌ酸化物とが混在したバリア膜と、
前記バリア膜の表面を覆い、Ｒｕ、Ｐｄ、Ｔｉ、Ｔａ、Ｐｔ、またはＩｒを含む下地膜と、
前記凹部を埋め込むＣｕを含む導電膜と
を有する半導体装置が提供される。
According to another aspect of the invention,
A substrate,
An insulating film formed on the substrate;
A recess formed in the insulating film;
A barrier film in which a first metal selected from the group consisting of W, Ta, Ti, and Co and an Al oxide is formed on a side surface of the recess;
A base film covering the surface of the barrier film and containing Ru, Pd, Ti, Ta, Pt, or Ir;
There is provided a semiconductor device having a conductive film containing Cu filling the recess.
バリア膜に含まれるＡｌを参加して形成されるＡｌ酸化物が、水分の拡散を防止する機能を有する。これにより、水分の拡散に起因するバリア性の低下を防止することができる。 An Al oxide formed by participation of Al contained in the barrier film has a function of preventing moisture diffusion. Thereby, it is possible to prevent a decrease in barrier properties due to moisture diffusion.
［実施例１］
図１Ａ〜図１Ｇを参照して、実施例１による半導体装置の製造方法について説明する。
[Example 1]
With reference to FIGS. 1A to 1G, description will be made on a semiconductor device manufacturing method according to the first embodiment.
図１Ａに示すように、基板１０の上に、層間絶縁膜１１が形成され、層間絶縁膜１１内に導電プラグ１２が埋め込まれている。層間絶縁膜１１には、例えばフォスフォシリケートガラス（ＰＳＧ）、酸化シリコン等が用いられ、導電プラグ１２には、例えばタングステン（Ｗ）等が用いられる。
As shown in FIG. 1A, an interlayer
層間絶縁膜１１の上に、厚さ３０ｎｍのエッチングストッパ膜１３を形成する。エッチングストッパ膜１３は、例えば比誘電率３．６のシリコンオキシカーバイドで形成される。エッチングストッパ膜１３の上に、層間絶縁膜１４を形成する。層間絶縁膜１４には、例えば比誘電率２．６以下のポーラスＬｏｗ−ｋ材料、例えばシルセスキオキサン、ＣドープＳｉＯＨ、熱硬化性のポリアーレン・エーテル等が用いられる。このような材料は、Ｂｌａｃｋ Ｄｉａｍｏｎｄ、Ｃｏｒａｌ、ＡｕｒｏｒａＵＬＫ等の商品名で市販されている。層間絶縁膜１４には、水分が含有されている。
An
層間絶縁膜１４及びエッチングストッパ膜１３に、配線溝１５を形成する。配線溝１５の底面に導電プラグ１２が露出する。
A
図１Ｂに示すように、凹部１５の底面と側面、及び層間絶縁膜１４の上面に、バリア膜２０を形成する。バリア膜２０には、Ｗ−Ａｌ合金が用いられる。バリア膜２０の形成には、例えばＲＦマグネトロンスパッタリングが適用される。成膜条件は、例えば下記の通りである。
・ターゲット Ｗ−Ａｌ合金板
・成膜温度 ２００℃〜６００℃
・スパッタリングガス Ａｒ
・圧力 ０．０５Ｐａ〜１Ｐａ
・ＲＦ電力 ２００Ｗ／ｃｍ２
バリア膜２０の厚さは、平坦面上において２ｎｍ〜３０ｎｍの範囲内、より好ましくは５ｎｍ〜１０ｎｍの範囲内である。本実施例においては、バリア膜２０の平坦面上の厚さを１０ｎｍとした。このとき、凹部１５の側面におけるバリア膜２０の厚さは、平坦面上における厚さの１／３〜１／２である。Ｗ−Ａｌ合金ターゲットのＡｌ濃度は、２ｗｔ％〜７０ｗｔ％の範囲内とすることが好ましい。本実施例においては、Ａｌ濃度３０ｗｔ％のターゲットを用いた。
As shown in FIG. 1B, a
・ Target W-Al alloy plate ・
・ Sputtering gas Ar
・ Pressure 0.05Pa ～ 1Pa
・ RF power 200W / cm 2
The thickness of the
図１Ｃに示すように、水素等の還元性雰囲気中で熱処理を行う。熱処理条件は、例えば下記の通りである。
・温度 ２５０℃〜３５０℃
・熱処理時間 １分〜１０分
図１Ｄに、熱処理後の基板の断面図を示す。バリア膜２０が層間絶縁膜１４に接する領域において、バリア膜２０内のＡｌが、層間絶縁膜１４内の水分によって酸化され、Ａｌ酸化物（アルミナ）膜２０Ａが形成される。ＷはＡｌより酸化されにくいため、温度２５０℃〜３５０℃の範囲内では、Ａｌが選択的に酸化されてＡｌ酸化物が形成される。
As shown in FIG. 1C, heat treatment is performed in a reducing atmosphere such as hydrogen. The heat treatment conditions are, for example, as follows.
・ Temperature 250 ℃ ~ 350 ℃
Heat treatment time 1 minute to 10 minutes FIG. 1D shows a cross-sectional view of the substrate after the heat treatment. In the region where the
図１Ｄでは、Ａｌ酸化物膜２０Ａを、膜厚が均一な膜のように示しているが、実際には、Ａｌ酸化物からなる複数のグレインが、バリア膜２０と層間絶縁膜１４との界面に分布する。
In FIG. 1D, the
Ａｌ酸化物膜２０Ａは、層間絶縁膜１４内の水分の、バリア膜２０への拡散を防止する。このため、バリア膜２０と層間絶縁膜１４との界面にＡｌ酸化物膜２０Ａが形成されると、Ａｌの酸化は、バリア膜２０の表層部分までは進行しない。バリア膜２０の表層部においては、還元性雰囲気による還元反応が生じる。このため、バリア膜２０の表層部分に形成されているＡｌの自然酸化膜が還元される。これにより、バリア膜２０の表層部は、Ｗ、及び金属アルミニウムを含むことになる。バリア膜２０内のＷは、後の工程で形成される銅の拡散を防止する機能を持つ。
The
図１Ｅに示すように、バリア膜２０の上に、結晶性Ｒｕからなる下地膜２２を、物理気相成長（ＰＶＤ）により形成する。下地膜２２の平坦面における厚さは、例えば０．５ｎｍ〜２０ｎｍの範囲内とする。本実施例においては、下地膜２２の平坦面における厚さを５ｎｍとした。
As shown in FIG. 1E, a
図１Ｆに示すように、下地膜２２の上に、銅のシード層２４をＰＶＤにより形成する。シード層２４の平坦面における厚さは、例えば３０ｎｍとする。さらに、銅または銅合金を電解めっきすることにより、シード層２４の上に、導電膜２５を形成する。凹部１５内が、導電膜２５で埋め込まれる。
As shown in FIG. 1F, a
図１Ｇに示すように、層間絶縁膜１４が露出するまで化学機械研磨（ＣＭＰ）を施す。ＣＭＰ後、表面に残留する金属を除去するために、酸性またはアルカリ性の溶液で表面洗浄を行う。凹部１５内に残ったバリア膜２０、下地膜２２、シード層２４及び導電膜２５が、配線３０を構成する。配線３０と層間絶縁膜１４との界面には、Ａｌ酸化物膜２０Ａが残っている。
As shown in FIG. 1G, chemical mechanical polishing (CMP) is performed until the
実施例１においては、Ａｌ酸化物膜２０Ａが水分に対する拡散バリアとして機能するため、層間絶縁膜１４内の水分の、配線３０内への拡散を防止することができる。また、バリア膜２０内のＷは、Ｃｕに対する拡散バリアとして機能する。このため、配線３０内のＣｕが側方の層間絶縁膜１４及び下方の層間絶縁膜１１へ拡散することを防止する。
In the first embodiment, since the
実施例１では、バリア膜２０を形成した後、下地膜２２（図１Ｅ）を形成する前に、還元性雰囲気中でバリア膜２０内のＡｌの酸化処理を行った。Ａｌを酸化させる水分は層間絶縁膜１４内に含有されているため、下地膜２２を形成した後に、Ａｌの酸化処理を行ってもよい。なお、バリア膜２０の表面に形成されているＡｌの自然酸化膜を除去するという観点からは、下地膜２２を形成する前に、還元性雰囲気中で熱処理することにより、層間絶縁膜１４に接する部分のＡｌの酸化処理を行うことが好ましい。
In Example 1, after the
下地膜２２に用いられているＲｕは、Ｃｕとの濡れ性が高い。このため、シード層２４を形成する際のボイドの発生を抑制する。これにより、ボイドに起因するエレクトロマイグレーション耐性の低下を抑制することができる。下地膜２２の材料として、Ｒｕの他に、Ｐｄ、Ｔｉ、Ｔａ、Ｐｔ、またはＩｒを用いてもよいし、これらの金属を含む合金を用いてもよい。
Ru used for the
バリア膜２０の材料として、Ｗ、Ｔａ、Ｔｉ、及びＣｏからなる群より選択された１つの金属元素と、Ａｌとを含む含む合金を用いてもよい。Ｗ、Ｔａ、Ｔｉ、またはＣｏは、Ｃｕに対して拡散バリアとして機能する。Ａｌは、酸化されてＡｌ酸化物になり、水分に対して拡散バリアとして機能する。
As a material for the
Ｗのイオン化エネルギとＳｉのイオン化エネルギとの差は、ＴｉやＴａのイオン化エネルギとＳｉのイオン化エネルギとの差よりも小さい。このため、バリア膜２０としてＷ−Ａｌ合金を用いると、バリア膜２０と、Ｓｉを含む層間絶縁膜１４との密着性が高まる。
The difference between the ionization energy of W and the ionization energy of Si is smaller than the difference between the ionization energy of Ti or Ta and the ionization energy of Si. For this reason, when a W—Al alloy is used as the
下地膜２２の形成方法として、ＰＶＤの代わりに化学気相成長（ＣＶＤ）を用いてもよい。ＣＶＤを用いる場合には、Ｒｕ原料として、ビス（シクロペンタジエニル）ルテニウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオネート）ルテニウム、トリス（Ｎ，Ｎ’−ジイソプロピルアセトアミジネート）ルテニウム（ＩＩＩ）、ビス（Ｎ，Ｎ’−ジイソプロピルアセトアミジネート）ルテニウム（ＩＩ）ジカルボニル、ビス（エチルシクロペンタジエニル）ルテニウム、ビス（ペンタメチルシクロペンタジエニル）ルテニウム、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオネート）（１，５−シクロオクタジエン）ルテニウム（ＩＩ）、ルテニウム（ＩＩＩ）アセチルアセトネート等を用いることができる。
As a method for forming the
下地膜２２にＰｄを用いる場合には、Ｐｄ原料として、パラジウムヘキサフルオロアセチルアセトネート（Ｐｄ（ｈｆａｃ）２）、シクロペンタジエニルパラジウムアリル（（Ｃ５Ｈ５）Ｐｄ（ａｌｌｙｌ））、パラジウムアリル（Ｐｄ（ａｌｌｙｌ）２）等を用いることができる。
When Pd is used for the
下地膜２２にＴｉを用いる場合には、Ｔｉ原料として、四塩化チタン（ＴｉＣｌ４）、四フッ化チタン（ＴｉＦ４）、四臭化チタン（ＴｉＢｒ４）、四ヨウ化チタン（ＴｉＩ４）、テトラキスエチルメチルアミノチタン（ＴＥＭＡＴ）（Ｔｉ［Ｎ（Ｃ２Ｈ５ＣＨ３）］４）、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）（Ｔｉ［Ｎ（ＣＨ３）２］４）等を用いることができる。
In the case where Ti is used for the
下地膜２２にＴａを用いる場合には、Ｔａ原料として、五塩化タンタル（ＴａＣｌ５）、五フッ化タンタル（ＴａＦ５）、五臭化タンタル（ＴａＢｒ５）、五ヨウ化タンタル（ＴａＩ５）、ターシャルブチルイミドトリス（ジエチルアミド）タンタル（ＴＢＴＤＥＴ）（Ｔａ（ＮＣ（ＣＨ３）３）（Ｎ（Ｃ２Ｈ５）２）３）、ターシャリアミルイミドトリス（ジメチルアミド）タンタル（Ｔａ（ＮＣ（ＣＨ３）２Ｃ２Ｈ５）（Ｎ（ＣＨ３）２）３）等を用いることができる。
When Ta is used for the
下地膜２２にＰｔを用いる場合には、Ｐｔ原料として、（トリメチル）メチルシクロペンタジエニルプラチニウム（ＩＶ）、プラチニウム（ＩＩ）アセチルアセトネート、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオネート）プラチニウム（ＩＩ）、プラチニウム（ＩＩ）ヘキサフルオロアセチルアセトネート等を用いることができる。
When Pt is used for the
下地膜２２にＩｒを用いる場合には、Ｉｒ原料として、（５−シクロオクタジエン）イリジウム（Ｉ）、ジカルボニル（アセチルアセトネート）イリジウム（Ｉ）、イリジウム（ＩＩＩ）アセチルアセトネート等を用いることができる。
When Ir is used for the
実施例１では、シングルダマシン法を用いて配線を形成する例を示したが、シングルダマシン法を用いて導電プラグを形成する場合にも、実施例１と同様の方法を適用することができる。 Although the example in which the wiring is formed using the single damascene method has been described in the first embodiment, the same method as that of the first embodiment can be applied to the case where the conductive plug is formed using the single damascene method.
［実施例２］
図２Ａ〜図２Ｄを参照して、実施例２による半導体装置の製造方法について説明する。以下の説明では、実施例１との相違点に着目し、実施例１と同一の構成については説明を省略する。
[Example 2]
With reference to FIGS. 2A to 2D, a method of manufacturing a semiconductor device according to the second embodiment will be described. In the following description, paying attention to differences from the first embodiment, the description of the same configuration as the first embodiment is omitted.
凹部１５の側面と底面、及び層間絶縁膜１４の上面に、バリア膜２０を形成するまでの工程は、実施例１の工程と共通である。実施例１では、層間絶縁膜１４に、水分を含むポーラスＬｏｗ−ｋ材料を用いたが、実施例２では、層間絶縁膜１４が水分を含んでいる必要はない。従って、層間絶縁膜１４は、ポーラス膜に限定されない。
The steps until the
バリア膜２０を形成した後、酸化性雰囲気中、例えば酸素雰囲気、または水蒸気雰囲気中で熱処理を行う。
After the
図２Ｂに、熱処理後の基板の断面図を示す。バリア膜２０の表層部のＡｌが酸化されて、Ａｌ酸化物膜２０Ｂが形成される。バリア膜２０の深層部には、Ｗ−Ａｌ合金からなるバリア膜２０が残っている。
FIG. 2B shows a cross-sectional view of the substrate after the heat treatment. Al in the surface layer portion of the
図２Ｃに示すように、Ａｒイオンを用いたエッチング（ミリング）により、凹部１５の底面及び層間絶縁膜１４の上面に形成されているＡｌ酸化物膜２０Ｂを除去する。凹部１５の側面には、Ａｌ酸化物膜２０Ｂが残る。
As shown in FIG. 2C, the
図２Ｄに示すように、下地膜２２、シード層２４、及び導電膜２５を形成した後、ＣＭＰを施す。凹部１５内に、シード層２４及び導電膜２５を含む配線３０が形成される。実施例２においても、凹部１５の側面に形成されたＡｌ酸化物膜２０Ｂが、水分の拡散を防止する。
As shown in FIG. 2D, after the
［実施例３］
図３Ａ〜図３Ｆを参照して、実施例３による半導体装置の製造方法について説明する。実施例１、２の製造方法では、シングルダマシン法を適用したが、実施例３の製造方法では、デュアルダマシン法が適用される。
[Example 3]
With reference to FIGS. 3A to 3F, a method of manufacturing a semiconductor device according to Example 3 will be described. In the manufacturing methods of the first and second embodiments, the single damascene method is applied. However, in the manufacturing method of the third embodiment, the dual damascene method is applied.
図３Ａに示すように、基板１０の上に層間絶縁膜４０を形成する。層間絶縁膜４０に、配線４１が埋め込まれている。層間絶縁膜４０の上に、ボトムエッチングストッパ膜４５、層間絶縁膜４６、ミドルエッチングストッパ膜４７、及び層間絶縁膜４８を順番に形成する。ボトムエッチングストッパ膜４５及びミドルエッチングストッパ膜４７には、例えばシリコンオキシカーバイドが用いられ、それらの厚さは、例えば３０ｎｍである。層間絶縁膜４６、４８には、実施例１の層間絶縁膜１４（図１Ａ）と同じ材料が用いられ、それらの厚さは、例えば１５０ｎｍである。
As shown in FIG. 3A, an
図３Ｂに示すように、ボトムエッチングストッパ膜４５、層間絶縁膜４６、ミドルエッチングストッパ膜４７、及び層間絶縁膜４８に、ビアホール５０Ａ及び配線溝５０Ｂを含む凹部５０を形成する。ビアホール５０Ａの底面には、下層の配線４１が露出している。配線溝５０Ｂの底面には、ミドルエッチングストッパ膜４７が残っている。なお、配線溝５０Ｂの底面のミドルエッチングストッパ膜４７が除去される場合もある。
As shown in FIG. 3B, a
図３Ｃに示すように、凹部５０の底面と側面、及び層間絶縁膜４８の上面に、バリア膜５１を形成する。バリア膜５１の形成は、実施例１のバリア膜２０（図１Ｂ）の形成と同じ方法で行われる。バリア膜５１を形成した後、還元性雰囲気中で熱処理を行う。熱処理条件は、実施例１の図１Ｃに示したバリア層２０の熱処理の条件と同一である。
As shown in FIG. 3C, the
図３Ｄに、熱処理後の基板の断面図を示す。バリア膜５１と層間絶縁膜４６との界面、及びバリア膜５１と層間絶縁膜４８との界面に、Ａｌ酸化物膜５１Ａが形成される。
FIG. 3D shows a cross-sectional view of the substrate after the heat treatment. An
図３Ｅに示すように、バリア膜５１の上に、下地膜５５、シード層５６、及び導電膜５７を形成する。下地膜５５は、実施例１の下地膜２２（図１Ｅ）と同じ方法で形成される。シード層５６及び導電膜５７は、実施例１のシード層２４及び導電膜２５（図１Ｆ）と同じ方法で形成される。凹部５０内が、導電膜５７で埋め込まれる。
As shown in FIG. 3E, a
図３Ｆに示すように、層間絶縁膜４８が露出するまでＣＭＰを施す。凹部５０内に、バリア膜５１、下地膜５５、シード層５６、及び導電膜５７からなる配線６０が形成される。ビアホール５０Ａの側面に形成されたＡｌ酸化物膜５１Ａが、層間絶縁膜４６内の水分の、配線６０内への拡散を防止する。配線溝５０Ｂの側面に形成されたＡｌ酸化物膜５１Ａが、層間絶縁膜４８内の水分の、配線６０内への拡散を防止する。バリア膜５１は、配線６０内のＣｕの拡散を防止する。
As shown in FIG. 3F, CMP is performed until the
ミドルエッチングストッパ膜４７が水分を含まない場合には、図３Ｃの熱処理工程で、バリア膜５１とミドルエッチングストッパ膜４７との界面には、Ａｌ酸化物膜が形成されない。この場合には、ミドルストッパ膜４７が、層間絶縁膜４６内の水分の、配線６０への拡散を防止する。配線溝５０の底面においてミドルストッパ膜４７が除去されている場合には、層間絶縁膜４６内の水分によってバリア膜５１が酸化される。酸化によって形成されたＡｌ酸化物膜が水分の拡散を防止する。
When the middle
凹部５０を形成する際に、配線溝５０Ｂの底面のミドルエッチングストッパ膜４７が除去される場合には、配線溝５０Ｂの底面において、バリア膜５１と層間絶縁膜４６とが、直接接触する。このため、バリア膜５１内のＡｌが酸化され、配線溝５０Ｂの底面にも、Ａｌ酸化物膜が形成される。この場合には、配線溝５０Ｂの底面に形成されたＡｌ酸化物膜が、層間絶縁膜４６内の水分の、配線６０への拡散を防止する。
When forming the
［実施例４］
上記実施例１、３による方法を適用して形成した評価用配線パターンの信頼性について評価を行った。
[Example 4]
The reliability of the evaluation wiring pattern formed by applying the method according to Examples 1 and 3 was evaluated.
図４に、評価用配線パターンの断面図を示す。評価用配線パターンは、下層配線と上層配線との２層の配線層を含む。２本の下層配線と３本の上層配線とが直列に接続されている。下層配線は、実施例１によるシングルダマシン法で形成され、上層配線は、実施例３によるデュアルダマシン法で形成されている。下層配線及び上層配線の各配線の長さＬは２００μｍであり、厚さＴは１００ｎｍであり、幅は７０ｎｍである。上層配線と下層配線とを接続するプラグの直径Ｄは７０ｎｍであり、高さＨは１００ｎｍである。 FIG. 4 shows a cross-sectional view of the evaluation wiring pattern. The evaluation wiring pattern includes two wiring layers of a lower layer wiring and an upper layer wiring. Two lower layer wirings and three upper layer wirings are connected in series. The lower layer wiring is formed by the single damascene method according to the first embodiment, and the upper layer wiring is formed by the dual damascene method according to the third embodiment. The length L of each of the lower layer wiring and the upper layer wiring is 200 μm, the thickness T is 100 nm, and the width is 70 nm. The diameter D of the plug connecting the upper layer wiring and the lower layer wiring is 70 nm, and the height H is 100 nm.
比較のために、バリアメタル膜として、厚さ１０ｎｍのＴｉＮ膜と、厚さ５ｎｍの結晶性Ｒｕ膜との２層構造を適用した評価用配線パターンを作製した。 For comparison, an evaluation wiring pattern using a two-layer structure of a TiN film having a thickness of 10 nm and a crystalline Ru film having a thickness of 5 nm was manufactured as a barrier metal film.
環境温度１５０℃で０．２ｍＡの電流を２００時間流し、１００パターン中の不良発生数を計数した。実施例による方法で作製した評価用配線パターンにおいては、不良発生数は０であった。これに対し、比較例の評価用配線パターンにおいては、不良発生数は３０であった。比較例の評価用配線パターンにおいて不良が発生したのは、層間絶縁膜中の水分によってＴｉＮ膜が酸化され、バリア性が損なわれたためと考えられる。 A current of 0.2 mA was passed for 200 hours at an environmental temperature of 150 ° C., and the number of defects generated in 100 patterns was counted. In the evaluation wiring pattern produced by the method according to the example, the number of occurrences of defects was zero. On the other hand, the number of occurrences of defects was 30 in the evaluation wiring pattern of the comparative example. The reason why the defect occurred in the evaluation wiring pattern of the comparative example is considered to be that the TiN film was oxidized by moisture in the interlayer insulating film and the barrier property was impaired.
バリア膜として、従来のＴｉＮ膜に代えて、Ｗ−Ａｌ合金及びＡｌ酸化物膜を用いることにより、配線の信頼性が向上することが確認された。 It has been confirmed that the reliability of the wiring is improved by using a W—Al alloy and an Al oxide film instead of the conventional TiN film as the barrier film.
［実施例５］
図５に、実施例５による半導体装置の断面図を示す。シリコンからなる半導体基板７０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜７１が形成されている。素子分離絶縁膜７１で画定された活性領域に、ＭＯＳＦＥＴ７２が形成されている。
[Example 5]
FIG. 5 is a sectional view of a semiconductor device according to the fifth embodiment. An element
半導体基板７０の上に、層間絶縁膜７３が形成されている。層間絶縁膜７３は、例えばフォスフォシリケートガラス（ＰＳＧ）で形成されており、その厚さは例えば１．５μｍである。層間絶縁膜７３の形成には、例えばＣＶＤが適用される。
An interlayer insulating
層間絶縁膜７３に複数のビアホールが形成され、このビアホール内にＷ等からなる導電プラグ７４が充填されている。２つの導電プラグ７４は、それぞれＭＯＳＦＥＴ７２のソース及びドレインに接続される。
A plurality of via holes are formed in the
層間絶縁膜７３の上に、エッチングストッパ膜７５及び層間絶縁膜７６が形成されている。層間絶縁膜７６及びエッチングストッパ膜７５に形成された配線溝内に、配線７７が充填されている。配線７７の形成には、実施例１または実施例２の方法が適用される。
An
層間絶縁膜７６の上に、ボトムエッチングストッパ膜８０、層間絶縁膜８１、ミドルエッチングストッパ膜８２、及び層間絶縁膜８３が形成されている。ボトムエッチングストッパ膜８０から層間絶縁膜８３までの絶縁膜内に、デュアルダマシン法による配線８４が形成されている。配線８４の形成には、実施例３の方法が適用される。
On the
層間絶縁膜８３の上に、多層配線層８５が形成されている。多層配線層８５は、実施例３による配線の形成方法を繰り返すことにより形成される。多層配線層８５の上に、エッチングストッパ膜９０及び層間絶縁膜９１が形成されている。エッチングストッパ膜９０及び層間絶縁膜９１には、ＳｉＯＣ、ＳｉＮ等が用いられる。
A
層間絶縁膜９１及びエッチングストッパ膜９０にビアホールが形成され、このビアホール内にＷ等の導電プラグ９２が充填されている。導電プラグ９２は、下層の配線に接続される。層間絶縁膜９１の上に、Ａｌ等のパッド９３が形成されている。パッド９３は、導電プラグ９２に接続される。層間絶縁膜９１及びパッド９３を、ＳｉＮからなる保護膜９４が覆う。保護膜９４には、パッド９３の一部を露出させる開口が形成されている。
Via holes are formed in the
実施例５による半導体装置の配線の形成には、実施例１〜３による方法が適用されている。このため、配線の信頼性を高めることができる。 In forming the wiring of the semiconductor device according to the fifth embodiment, the methods according to the first to third embodiments are applied. For this reason, the reliability of wiring can be improved.
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
以上の実施例１〜実施例５を含む実施形態に関し、更に以下の付記を開示する。 The following additional notes are further disclosed with respect to the embodiments including Examples 1 to 5 described above.
（付記１）
基板の上に絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内壁面、及び前記絶縁膜の上面に、Ｗ、Ｔａ、Ｔｉ、及びＣｏからなる群より選択された１つの金属元素と、Ａｌとを含むバリア膜を形成する工程と、
前記バリア膜の上に、Ｒｕ、Ｐｄ、Ｔｉ、Ｔａ、Ｐｔ、またはＩｒを含む下地膜を形成する工程と、
前記下地膜の上に、Ｃｕを含む導電膜を形成し、前記凹部を前記導電膜で埋め込む工程と、
前記バリア膜を形成した後、前記バリア膜に含まれるＡｌを酸化する工程と
を有する半導体装置の製造方法。
(Appendix 1)
Forming an insulating film on the substrate;
Forming a recess in the insulating film;
Forming a barrier film containing Al, one metal element selected from the group consisting of W, Ta, Ti, and Co on the inner wall surface of the recess and the upper surface of the insulating film;
Forming a base film containing Ru, Pd, Ti, Ta, Pt, or Ir on the barrier film;
Forming a conductive film containing Cu on the base film and filling the recess with the conductive film;
And a step of oxidizing the Al contained in the barrier film after forming the barrier film.
（付記２）
前記絶縁膜を形成する工程において、水分を含有するポーラス膜である前記絶縁膜を形成し、
前記Ａｌを酸化する工程において、熱処理を行うことにより、前記バリア膜内のＡｌと、前記絶縁膜内の水分とを反応させる付記１に記載の半導体装置の製造方法。
(Appendix 2)
In the step of forming the insulating film, the insulating film which is a porous film containing moisture is formed,
The method of manufacturing a semiconductor device according to appendix 1, wherein in the step of oxidizing Al, heat treatment is performed to cause Al in the barrier film to react with moisture in the insulating film.
（付記３）
前記Ａｌを酸化する工程は、前記バリア膜を形成した後、前記下地膜を形成する前に、還元性雰囲気中で前記熱処理を行うことにより、前記バリア膜の少なくとも一部のＡｌを還元すると共に、前記バリア膜と前記絶縁膜との界面のＡｌを酸化する付記２に記載の半導体装置の製造方法。
(Appendix 3)
The step of oxidizing Al includes reducing the at least part of the barrier film by performing the heat treatment in a reducing atmosphere after forming the barrier film and before forming the base film. The manufacturing method of a semiconductor device according to attachment 2, wherein Al at the interface between the barrier film and the insulating film is oxidized.
（付記４）
前記バリア膜のＡｌの含有率は、２ｗｔ％〜７０ｗｔ％の範囲内である付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
(Appendix 4)
4. The method of manufacturing a semiconductor device according to claim 1, wherein an Al content of the barrier film is in a range of 2 wt% to 70 wt%.
（付記５）
基板と、
前記基板の上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の側面に形成され、Ｗ、Ｔａ、Ｔｉ、及びＣｏからなる群より選択された１つの第１の金属と、Ａｌ酸化物とが混在したバリア膜と、
前記バリア膜の表面を覆い、Ｒｕ、Ｐｄ、Ｔｉ、Ｔａ、Ｐｔ、またはＩｒを含む下地膜と、
前記凹部に形成されたＣｕを含む導電膜と
を有する半導体装置。
(Appendix 5)
A substrate,
An insulating film formed on the substrate;
A recess formed in the insulating film;
A barrier film in which a first metal selected from the group consisting of W, Ta, Ti, and Co and an Al oxide is formed on a side surface of the recess;
A base film covering the surface of the barrier film and containing Ru, Pd, Ti, Ta, Pt, or Ir;
A semiconductor device having a conductive film containing Cu formed in the recess.
（付記６）
前記バリア膜は、前記凹部の底面にも形成されており、底面に形成された前記バリア膜は、前記第１の金属を含むが、Ａｌ酸化物は含まない付記５に記載の半導体装置。
(Appendix 6)
The semiconductor device according to appendix 5, wherein the barrier film is also formed on a bottom surface of the recess, and the barrier film formed on the bottom surface includes the first metal but does not include an Al oxide.
（付記７）
前記バリア膜に混在する前記Ａｌ酸化物は、前記絶縁膜に接する一部分に含有されており、前記下地膜に接する一部分には、金属アルミニオウムが含有されている付記５または６に記載の半導体装置。
(Appendix 7)
The semiconductor device according to appendix 5 or 6, wherein the Al oxide mixed in the barrier film is contained in a part in contact with the insulating film, and a part in contact with the base film contains metal aluminum. .
１０ 基板
１１ 層間絶縁膜
１２ 導電プラグ
１３ エッチングストッパ膜
１４ 層間絶縁膜
１５ 配線溝
２０ バリア膜
２０Ａ、２０Ｂ Ａｌ酸化物膜
２２ 下地膜
２４ シード層
２５ 導電膜
３０ 配線
４０ 層間絶縁膜
４１ 配線
４５ ボトムエッチングストッパ膜
４６ 層間絶縁膜
４７ ミドルエッチングストッパ膜
４８ 層間絶縁膜
５０ 凹部
５０Ａ ビアホール
５０Ｂ 配線溝
５１ バリア膜
５１Ａ Ａｌ酸化物膜
５５ 下地膜
５６ シード層
５７ 導電膜
６０ 配線
７０ 半導体基板
７１ 素子分離絶縁膜
７２ ＭＯＳＦＥＴ
７３ 層間絶縁膜
７４ 導電性プラグ
７５ エッチングストッパ膜
７６ 層間絶縁膜
７７ 配線
８０ ボトムエッチングストッパ膜
８１ 層間絶縁膜
８２ ミドルエッチングストッパ膜
８３ 層間絶縁膜
８４ 配線
８５ 多層配線
９０ エッチングストッパ膜
９１ 層間絶縁膜
９２ 導電性プラグ
９３ パッド
９４ 保護膜
DESCRIPTION OF
73
Claims (5)
前記絶縁膜に凹部を形成する工程と、
前記凹部の内壁面、及び前記絶縁膜の上面に、Ｗ、Ｔａ、Ｔｉ、及びＣｏからなる群より選択された１つの金属元素と、Ａｌとを含むバリア膜を形成する工程と、
前記バリア膜の上に、Ｒｕ、Ｐｄ、Ｔｉ、Ｔａ、Ｐｔ、またはＩｒを含む下地膜を形成する工程と、
前記下地膜の上に、Ｃｕを含む導電膜を形成し、前記凹部を前記導電膜で埋め込む工程と、
前記バリア膜を形成した後、前記バリア膜に含まれるＡｌを酸化する工程と
を有する半導体装置の製造方法。 Forming an insulating film on the substrate;
Forming a recess in the insulating film;
Forming a barrier film containing Al, one metal element selected from the group consisting of W, Ta, Ti, and Co on the inner wall surface of the recess and the upper surface of the insulating film;
Forming a base film containing Ru, Pd, Ti, Ta, Pt, or Ir on the barrier film;
Forming a conductive film containing Cu on the base film and filling the recess with the conductive film;
And a step of oxidizing the Al contained in the barrier film after forming the barrier film.
前記Ａｌを酸化する工程において、熱処理を行うことにより、前記バリア膜内のＡｌと、前記絶縁膜内の水分とを反応させる請求項１に記載の半導体装置の製造方法。 In the step of forming the insulating film, the insulating film which is a porous film containing moisture is formed,
The method for manufacturing a semiconductor device according to claim 1, wherein in the step of oxidizing Al, heat treatment is performed to react Al in the barrier film with moisture in the insulating film.
前記基板の上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の側面に形成され、Ｗ、Ｔａ、Ｔｉ、及びＣｏからなる群より選択された１つの第１の金属と、Ａｌ酸化物とが混在したバリア膜と、
前記バリア膜の表面を覆い、Ｒｕ、Ｐｄ、Ｔｉ、Ｔａ、Ｐｔ、またはＩｒを含む下地膜と、
前記凹部に形成されたＣｕを含む導電膜と
を有する半導体装置。 A substrate,
An insulating film formed on the substrate;
A recess formed in the insulating film;
A barrier film in which a first metal selected from the group consisting of W, Ta, Ti, and Co and an Al oxide is formed on a side surface of the recess;
A base film covering the surface of the barrier film and containing Ru, Pd, Ti, Ta, Pt, or Ir;
A semiconductor device having a conductive film containing Cu formed in the recess.
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| WO2019021789A1 (en) * | 2017-07-24 | 2019-01-31 | 株式会社村田製作所 | Semiconductor device |
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2010
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