JP2012019346A - Switched capacitor amplifier, pipelined a/d converter, and signal processing system - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a switched capacitor amplifier, a pipelined A/D converter, and a signal processing system that can achieve amplifier sharing without losing accuracy and high speed performance.SOLUTION: The switched capacitor amplifier includes an operational amplifier AMP11 shared by plural switched capacitor circuits 210 and 220 that are complementarily configured with a sample mode and a hold mode. In the sample mode, plural switches are controlled so that input and output of the operational amplifier are separated and a first analog signal is sampled on plural capacitors. In the hold mode, the plural switches are controlled so that sampled capacitors are selectively connected to the input and output of the operational amplifier, and amplifies the difference between a signal sampled during the sample mode of the operational amplifier and a second analog signal by 2. The plural switched capacitor circuits have switches swr that reset a node at which input voltage and internal voltage of the operational amplifier are not fixed during the sample mode to a common potential.

Description

本発明は、たとえばアナログ信号をデジタル信号に変換するＡＤ(アナログ‐デジタル)変換器に適用されるスイッチドキャパシタ増幅回路、パイプライン型ＡＤ変換器、および信号処理システムに関するものである。   The present invention relates to a switched capacitor amplifier circuit, a pipelined AD converter, and a signal processing system applied to, for example, an AD (analog-digital) converter that converts an analog signal into a digital signal.

デジタル信号処理およびデジタル回路の製造技術の進歩により、アナログ回路のみで構成されていた信号処理システムを、アナログ・デジタル回路を組み合わせて実現することが一般的になっている。   Due to advances in digital signal processing and digital circuit manufacturing technology, it has become common to realize a signal processing system composed of only analog circuits by combining analog and digital circuits.

図１は、アナログ・デジタル混載信号処理システムの概念図である。
図１の信号処理システム１は、アナログ信号処理回路２、ＡＤ変換器３、およびデジタル信号処理回路４を有する。
図１の信号処理システム１では、信号処理をできるだけデジタル信号処理回路４で行い、アナログ信号処理回路の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路２で行っていた信号処理をデジタル信号処理回路で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。 FIG. 1 is a conceptual diagram of an analog / digital mixed signal processing system.
A signal processing system 1 in FIG. 1 includes an analog signal processing circuit 2, an AD converter 3, and a digital signal processing circuit 4.
In the signal processing system 1 of FIG. 1, the signal processing is performed by the digital signal processing circuit 4 as much as possible, and the size of the analog signal processing circuit is reduced, so that size reduction and high efficiency can be expected.
Here, in order to realize the system as described above, that is, to perform the signal processing performed by the analog signal processing circuit 2 by the digital signal processing circuit, it is possible to perform AD conversion without damaging the information of the original signal as much as possible. I need it. For this reason, an AD converter having a high S / N ratio is required.

より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは単位時間に扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器の方式として、パイプライン型ＡＤ変換器がある。
主に、パイプライン型ＡＤ変換器において一般的に演算増幅器を含むスイッチドキャパシタ回路を用いて実現される。 In order to realize a higher S / N ratio, two conditions are required: <1> higher resolution (number of bits) and <2> circuit noise. In addition, a high conversion speed is required for the AD converter. This is because the amount of information handled per unit time is increasing with the advancement of the system.
There is a pipeline type AD converter as an AD converter system that meets such conditions.
This is mainly realized by using a switched capacitor circuit including an operational amplifier in a pipeline type AD converter.

図２は、一般的なパイプライン型ＡＤ変換器の構成を示すブロック図である。
このパイプライン型ＡＤ変換器１０は、複数段カスケード接続された残差演算ステージ１１−１〜１１−ｎ、および誤り訂正回路（ＥＣＣ）１２を有する。
このうち、残差演算ステージ１１は、低分解能（一般に１〜４bit程度）のサブＡＤ変換器１１ａと、サブＤＡ(デジタル・アナログ)変換器１１ｂ、減算器１１ｃ、および演算増幅器である残差アンプ１１ｄにより構成される。図２において、各残差演算ステージの有効bit数はＭｉである。
残差演算ステージは、単にステージという場合もある。 FIG. 2 is a block diagram showing a configuration of a general pipelined AD converter.
This pipelined AD converter 10 includes residual calculation stages 11-1 to 11-n and an error correction circuit (ECC) 12 that are cascaded in a plurality of stages.
Among these, the residual calculation stage 11 includes a low resolution (generally about 1 to 4 bits) sub AD converter 11a, a sub DA (digital / analog) converter 11b, a subtractor 11c, and a residual amplifier which is an operational amplifier. 11d. In FIG. 2, the number of effective bits in each residual calculation stage is Mi.
The residual calculation stage may be simply referred to as a stage.

パイプライン型ＡＤ変換器の動作原理の詳細は、たとえば非特許文献１に記載されている。
以下、パイプライン型ＡＤ変換器の動作を説明する。
図２において、アナログ入力信号ＩＡＮは、まず第１残差演算ステージ（Stage 1）１１−１でＭ１ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第２残差演算ステージ（Stage2）１１−２においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路１２で加算されて、デジタル信号出力へと変換される。 The details of the operating principle of the pipeline type AD converter are described in Non-Patent Document 1, for example.
Hereinafter, the operation of the pipeline AD converter will be described.
In FIG. 2, the analog input signal IAN is first quantized to M1 bits in the first residual calculation stage (Stage 1) 11-1.
Thereafter, the difference between the quantized signal and the original analog signal is amplified and output to the next residual calculation stage.
The signal is also processed in the second residual calculation stage (Stage2) 11-2, and the signal is sequentially transferred to the next stage.
Finally, the signals quantized at each stage are added by the error correction circuit 12 and converted into a digital signal output.

各残差演算ステージ１１には、クロックの状態によって、おおまかに分けてサンプル（Sample）モードとホールド（Hold）モードの計２つのモードが存在する。
図３（Ａ）および（Ｂ）は、サンプルモードとホールドモードについて簡単に説明するため、１．５ビットパイプラインステージ（bit Pipeline Stage）の一般的な構成を示す図である。
通常は差動回路として与えられるが、ここでは簡単のためシングル（Single）の回路とした。 Each residual calculation stage 11 is roughly divided into two modes, ie, a sample mode and a hold mode, depending on the state of the clock.
FIGS. 3A and 3B are diagrams showing a general configuration of a 1.5-bit pipeline stage in order to briefly explain the sample mode and the hold mode.
Normally, it is given as a differential circuit, but here it is a single circuit for simplicity.

図３（Ａ）および（Ｂ）においては、カスケード接続された第１ステージ（Stage1）１１−１と第２ステージ（Stage2）１１−２を示している。
第１ステージ１１−１は、演算増幅器ＡＭＰ１、キャパシタＣｆ１，Ｃｓ１、スイッチｓｗｆｏ１，ｓｗｓｏ１，ｓｗｆｉ１，ｓｗｓｉ１を有する。
第２ステージ１１−２は、演算増幅器ＡＭＰ２、キャパシタＣｆ２，Ｃｓ２、スイッチｓｗｆｏ２，ｓｗｓｏ２，ｓｗｆｉ２，ｓｗｓｉ２を有する。 3A and 3B show a first stage (Stage 1) 11-1 and a second stage (Stage 2) 11-2 that are cascade-connected.
The first stage 11-1 includes an operational amplifier AMP1, capacitors Cf1 and Cs1, and switches swfo1, swso1, swfi1, and swsi1.
The second stage 11-2 includes an operational amplifier AMP2, capacitors Cf2 and Cs2, and switches swfo2, swso2, swfi2, and swsi2.

図３（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では、第１ステージ（Stage1）がサンプルモードとなり入力される信号をサンプリングする。
第１フェーズ（Phase1）においてサンプリングされた信号は、第２フェーズ（Phase2）において第１ステージ（Stage1）１１−１でサブＤＡ変換器１１ｂ（SubDAC）出力（Vdac1）との差分が増幅される。そして、その信号が次段である第２ステージ（Stage2）１１−２でサンプリングされる。
このため、隣り合うステージ間で、常にサンプルモードとホールドモードが相互に異なる状態となる。 3A and 3B, in the first phase (Phase 1), the first stage (Stage 1) is in the sample mode and the input signal is sampled.
The difference between the signal sampled in the first phase (Phase 1) and the output (Vdac 1) of the sub DA converter 11b (SubDAC) is amplified in the first stage (Stage 1) 11-1 in the second phase (Phase 2). Then, the signal is sampled in the second stage (Stage 2) 11-2 which is the next stage.
For this reason, the sample mode and the hold mode are always different between adjacent stages.

隣り合うステージ間でモードが相互に異なる状態を利用して、パイプライン型ＡＤ変換器の低消費電力化、小面積化を実現した例が、非特許文献２に開示されている。
上記のＡＤ変換器は、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に１つの演算増幅器をシェアするアンプシェア構成を用いている。 Non-Patent Document 2 discloses an example in which the power consumption and the area of a pipelined AD converter are reduced by using a state in which modes are different between adjacent stages.
The AD converter uses an amplifier sharing configuration in which one operational amplifier is shared in time division between adjacent stages, that is, odd and even stages.

図４は、隣り合うステージ間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器を示す図である。
また、図５（Ａ）および（Ｂ）は、図４で示したアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。
図３と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。 FIG. 4 is a diagram illustrating a pipelined AD converter using an amplifier share configuration between adjacent stages.
FIGS. 5A and 5B are diagrams showing circuit operation examples of the 1.5-bit pipeline stage using the amplifier share configuration shown in FIG.
Similar to FIG. 3, it is normally given as a differential circuit, but for simplicity, it is a single circuit.

図５（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では第１ステージ（Stage1）がサンプル（Sample）モードであり、演算増幅器ＡＭＰ１は使用していない。
第１フェーズ（Phase1）では第２ステージ（Stage2）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っている。
一方、第２フェーズ（Phase2）では第１ステージ（Stage1）はホールド（Hold）モードであり、第１フェーズ（Phase1）でサンプリングされた第１ステージ（Stage1）の信号とサブＤＡ変換器１１ｂ（SubDAC）出力(Vdac1)との差分が増幅されている。
そして、第２ステージ（Stage2）はサンプル（Sample）モードであり第１ステージ（Stage1）の差分増幅信号がサンプリングされた状態となる。 5A and 5B, in the first phase (Phase1), the first stage (Stage1) is in the sample mode, and the operational amplifier AMP1 is not used.
In the first phase (Phase 1), the second stage (Stage 2) is in the hold mode, and signal amplification is performed using the operational amplifier AMP1.
On the other hand, in the second phase (Phase2), the first stage (Stage1) is in the hold mode, and the signal of the first stage (Stage1) sampled in the first phase (Phase1) and the sub DA converter 11b (SubDAC) ) The difference from the output (Vdac1) is amplified.
The second stage (Stage 2) is in the sample mode, and the differential amplification signal of the first stage (Stage 1) is sampled.

このような構成により、隣り合うステージ間での演算増幅器の数を減らすことが可能となり、パイプライン型ＡＤ変換器の低消費電力化、小面積化を実現している。
演算増幅器には高利得・広帯域の特性が必要とされるため、ＡＤ変換器を構成するパーツの中では最も消費電力が大きくなる傾向にあり、演算増幅器の数が低減することによる低消費電力化の効果は非常に大きい。 With such a configuration, it is possible to reduce the number of operational amplifiers between adjacent stages, thereby realizing low power consumption and small area of the pipelined AD converter.
Because operational amplifiers require high gain and wideband characteristics, power consumption tends to be the largest among the parts that make up AD converters, and low power consumption is achieved by reducing the number of operational amplifiers. The effect of is very great.

一方、前述のアンプシェアは隣り合うステージ間だけではなく、並列に配置されたパイプライン型ＡＤ変換器間においてもその効果を発揮する。
特許文献１に開示された多入力ＡＤ変換器は、２チャネルのＡＤ変換器の位相を逆に制御することで、２チャネル間で演算増幅器をシェアする構成例を示している。 On the other hand, the above-described amplifier share exhibits not only between adjacent stages but also between pipelined AD converters arranged in parallel.
The multi-input AD converter disclosed in Patent Document 1 shows a configuration example in which an operational amplifier is shared between two channels by reversely controlling the phase of the two-channel AD converter.

図６は、２チャネル間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器を示す図である。
また、図７（Ａ）および（Ｂ）は、図６で示した２チャネル間でのアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。
図３と同様に、通常は差動回路で与えられるが、簡単のためシングルの回路とした。 FIG. 6 is a diagram illustrating a pipelined AD converter using an amplifier share configuration between two channels.
FIGS. 7A and 7B are diagrams showing circuit operation examples of the 1.5-bit pipeline stage using the amplifier share configuration between the two channels shown in FIG.
Similar to FIG. 3, it is usually given by a differential circuit, but for simplicity, it is a single circuit.

図７（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では第１チャネルＣＨ１の第１ステージ（Stage1）がサンプル（Sample）モードであり、演算増幅器ＡＭＰ１は使用していない。
第１フェーズ（Phase1）では第２チャネルＣＨ２の第１ステージ（Stage1）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っている。
一方、第２フェーズ（Phase2）では、第１チャネルＣＨ１の第１ステージ（Stage1）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っており、第２チャネルＣＨ２の第１ステージ（Stage1）はサンプル（Sample）モードである。 7A and 7B, in the first phase (Phase1), the first stage (Stage1) of the first channel CH1 is in the sample mode, and the operational amplifier AMP1 is not used.
In the first phase (Phase1), the first stage (Stage1) of the second channel CH2 is in the hold mode, and signal amplification is performed using the operational amplifier AMP1.
On the other hand, in the second phase (Phase2), the first stage (Stage1) of the first channel CH1 is in the hold mode, and signal amplification is performed using the operational amplifier AMP1, and the first channel CH2 first phase is set. The stage (Stage 1) is a sample mode.

このような構成により、チャネル間のステージで演算増幅器をシェアし、２チャネルＡＤ変換器の演算増幅器数を半減することが可能となる。   With such a configuration, it is possible to share operational amplifiers at the stage between channels and to halve the number of operational amplifiers in the 2-channel AD converter.

特許第3785175号公報Japanese Patent No. 3785175

“A 10b, 20MSample/s, 35mW Pipeline A/D Converter”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30, NO. 3, MARCH 1995“A 10b, 20MSample / s, 35mW Pipeline A / D Converter”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30, NO. 3, MARCH 1995 “A 250-mW, 8-b, 52-MSample/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers” , IEEE JOURNAL OF SOLID-STATE CIRCUITES, VOL.32, NO.3, MARCH 1997“A 250-mW, 8-b, 52-MSample / s Parallel-Pipelined A / D Converter with Reduced Number of Amplifiers”, IEEE JOURNAL OF SOLID-STATE CIRCUITES, VOL.32, NO.3, MARCH 1997

しかし、上記の非特許文献２や特許文献１のアンプシェア構成は、以下の欠点がある。
上記非特許文献２で“Memory Effect”として記述される寄生容量と演算増幅器の有限ゲインによる誤差や図４中のスイッチ(swfo1, swso1, swfi1, swsi1, swfo2, swso2, swfi2, swsi2)のインジェクションによる誤差がある。それらの誤差によりアンプシェアを用いない場合に比べ精度が劣化する欠点を持つ。
上記の欠点を、図８（Ａ）および（Ｂ）に関連付けて説明する。
図３と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。 However, the amplifier share configurations described in Non-Patent Document 2 and Patent Document 1 have the following drawbacks.
Due to the parasitic capacitance described as “Memory Effect” in the above Non-Patent Document 2 and the error due to the finite gain of the operational amplifier and the injection of the switches (swfo1, swso1, swfi1, swsi1, swfo2, swso2, swfi2, swsi2) in FIG. There is an error. Due to these errors, there is a disadvantage that the accuracy is deteriorated compared with the case where the amplifier share is not used.
The above disadvantages will be described with reference to FIGS. 8 (A) and (B).
Similar to FIG. 3, it is normally given as a differential circuit, but for simplicity, it is a single circuit.

図８（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では、第２ステージ（Stage2）がホールド（Hold）モードである。
そして、演算増幅器ＡＭＰ１の入力ノードＡＩＮの対地への寄生容量Ｃｐ１と、入力ノードＡＩＮから演算増幅器出力側への寄生容量Ｃｐ２,Ｃｐ３には、演算増幅器ＡＭＰ１の有限ゲイン(Ａ倍)による誤差電荷が貯まっている。
出力側の寄生容量Ｃｐ２,Ｃｐ３は演算増幅器ＡＭＰ１内のトランジスタ寄生容量や位相補償容量を介してみえる演算増幅器内部ノードＡＮや演算増幅器出力ノードＡＯＵＴとの寄生容量であり、アンプシェアによる誤差としては無視できない。
さらに、第１フェーズ（Phase1）から第２フェーズ（Phase2）への移行時に、スイッチｓｗｆｉ２,ｓｗｓｉ２のインジェクションによる誤差電荷が寄生容量Ｃｐ１へ流れ込む。また、スイッチｓｗｆｏ２,ｓｗｓｏ２のインジェクションによる誤差電荷が寄生容量Ｃｐ２,Ｃｐ３へ流れ込む。その結果、寄生容量Ｃｐ１には誤差電荷Ｑｅ１、寄生容量Ｃｐ２には誤差電荷Ｑｅ２が貯まることになる。
第２フェーズ（Phase2）では第１ステージ（Stage1）がホールド（Hold）モード、第２ステージ（Stage2）がサンプル（Sample）モードとなり、第１フェーズ（Phase1）で発生した誤差電荷Ｑｅ１,Ｑｅ２がキャパシタＣｆ１,Ｃｓ１に流れ込む。このために、第１ステージ（Stage1）の残差出力電圧精度に影響する。
これらの誤差電荷は全て演算増幅器ＡＭＰ１の出力電圧に対する依存性を持つため、第１ステージ（Stage1）および第２ステージ（Stage2）の誤差出力電圧は共に歪み、電圧精度は劣化する。 8A and 8B, in the first phase (Phase 1), the second stage (Stage 2) is in the hold mode.
Then, the parasitic capacitance Cp1 to the ground of the input node AIN of the operational amplifier AMP1 and the parasitic capacitances Cp2 and Cp3 from the input node AIN to the output side of the operational amplifier have error charges due to the finite gain (A times) of the operational amplifier AMP1. Have accumulated.
The parasitic capacitances Cp2 and Cp3 on the output side are parasitic capacitances with the operational amplifier internal node AN and the operational amplifier output node AOUT that can be seen through the transistor parasitic capacitance and the phase compensation capacitance in the operational amplifier AMP1, and are ignored as errors due to amplifier sharing. Can not.
Furthermore, error charge due to the injection of the switches swfi2 and swsi2 flows into the parasitic capacitance Cp1 during the transition from the first phase (Phase1) to the second phase (Phase2). In addition, error charges due to the injection of the switches swfo2 and swso2 flow into the parasitic capacitors Cp2 and Cp3. As a result, error charge Qe1 is stored in the parasitic capacitance Cp1, and error charge Qe2 is stored in the parasitic capacitance Cp2.
In the second phase (Phase2), the first stage (Stage1) is in the hold mode, the second stage (Stage2) is in the sample mode, and the error charges Qe1 and Qe2 generated in the first phase (Phase1) are capacitors. It flows into Cf1 and Cs1. For this reason, it affects the residual output voltage accuracy of the first stage (Stage 1).
Since all these error charges have a dependency on the output voltage of the operational amplifier AMP1, the error output voltages of the first stage (Stage1) and the second stage (Stage2) are both distorted and the voltage accuracy is deteriorated.

このような特性劣化に対し先行技術では、第１フェーズ（Phase1）と第２フェーズ（Phase2）の間にリセット（Reset）期間(Phase1.5)を設けている。
これにより、寄生容量Ｃｐ１の誤差電荷のみを常にリセットし、寄生容量Ｃｐ１の誤差電荷が電圧依存性を持つことを防ぎ精度を高めている。
図９（Ａ）〜（Ｃ）はこの先行技術によるリセット方法を示している。 In the prior art for such characteristic deterioration, a reset period (Phase 1.5) is provided between the first phase (Phase 1) and the second phase (Phase 2).
As a result, only the error charge of the parasitic capacitor Cp1 is always reset, and the error charge of the parasitic capacitor Cp1 is prevented from having voltage dependence and the accuracy is improved.
FIGS. 9A to 9C show a reset method according to this prior art.

しかし、この方法では、演算増幅器側の寄生容量に対する誤差電荷Ｑｅ2はリセットできない。
また、演算増幅器の入力ノードＡＩＮのみリセットする場合、第１フェーズ（Phase1）から第２フェーズ（Phase2）への移行期間は通常ネガティブフィードバックがかからない。
このため、演算増幅器出力や演算増幅器の内部ノードの電圧は定まらず、反って寄生容量Ｃｐ２の誤差電荷Ｑｅ２を大きくしてしまうことになる。
これはリセット（Reset）期間に十分時間を設けることで回避することが可能となるが、サンプル（Sample）またはホールド（Hold）時間を犠牲にすることになり、高速化応用を制限することになる。 However, with this method, the error charge Qe2 for the parasitic capacitance on the operational amplifier side cannot be reset.
When only the input node AIN of the operational amplifier is reset, negative feedback is not normally applied during the transition period from the first phase (Phase 1) to the second phase (Phase 2).
For this reason, the operational amplifier output and the voltage of the internal node of the operational amplifier are not determined, and the error charge Qe2 of the parasitic capacitance Cp2 is increased.
This can be avoided by providing sufficient time for the reset period, but at the expense of sample or hold time, which limits high-speed applications. .

本発明は、精度および高速性能を損なうことなく、アンプシェア動作を実現することが可能なスイッチドキャパシタ増幅回路およびパイプライン型ＡＤ変換器を提供することにある。   An object of the present invention is to provide a switched capacitor amplifier circuit and a pipelined AD converter that can realize an amplifier sharing operation without impairing accuracy and high-speed performance.

本発明の第１の観点のスイッチドキャパシタ増幅回路は、複数の容量と複数のスイッチを含む複数のスイッチドキャパシタ回路と、上記複数のスイッチドキャパシタ回路で共有される演算増幅器と、を有し、上記複数のスイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。 A switched capacitor amplifier circuit according to a first aspect of the present invention includes a plurality of switched capacitor circuits including a plurality of capacitors and a plurality of switches, and an operational amplifier shared by the plurality of switched capacitor circuits. The plurality of switched capacitor circuits include a sample mode in which the plurality of switches are controlled so as to be disconnected from the input and output of the operational amplifier and the first analog signal is sampled by the plurality of capacitors, and the sampled capacitance is The plurality of switches are controlled so as to selectively connect to the input and output of the operational amplifier, and the difference between the signal sampled in the sample mode of the operational amplifier and the second analog signal is 2 N (N is Hold mode that amplifies by an integer of 1 or more times is set in a complementary manner, and the above-mentioned operational amplification in the sample mode And a reset switch for resetting a node at which the voltage inside the operational amplifier and the voltage inside the operational amplifier are not fixed to a common potential.

本発明の第２の観点のパイプライン型ＡＤ変換器は、複数の残差演算ステージを有し、互いに隣接する上記残差演算ステージの各々は、複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、上記隣接するステージの各スイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。 A pipelined AD converter according to a second aspect of the present invention has a plurality of residual calculation stages, and each of the residual calculation stages adjacent to each other includes a plurality of capacitors and a plurality of switches. A circuit and an operational amplifier shared between each switched capacitor circuit in the adjacent stage, and each switched capacitor circuit in the adjacent stage is separated from the input and output of the operational amplifier. A plurality of switches are controlled to sample the first analog signal with the plurality of capacitors, and the plurality of switches are controlled to selectively connect the sampled capacitors to the input and output of the operational amplifier. Te, the signal sampled at the sample mode of the operational amplifier and a differential of 2 N (N a second analog signal 1 A reset switch that resets a node in which the input of the operational amplifier and the voltage inside the operational amplifier are not fixed to a common potential in the sample mode. Have

本発明の第３の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型ＡＤ変換器を有し、上記パイプライン型ＡＤ変換器は、複数の残差演算ステージを有し、互いに隣接する上記残差演算ステージの各々は、複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、上記隣接するステージの各スイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。 A signal processing system according to a third aspect of the present invention includes a pipelined AD converter that converts an analog signal from an analog signal processing system into a digital signal, and the pipelined AD converter includes a plurality of residuals. Each of the residual calculation stages adjacent to each other having an operation stage includes a switched capacitor circuit including a plurality of capacitors and a plurality of switches, and an operational amplifier shared between the switched capacitor circuits of the adjacent stages. And each of the switched capacitor circuits of the adjacent stages samples the first analog signal with the plurality of capacitors by controlling the plurality of switches so as to be disconnected from the input and output of the operational amplifier. The plurality of sample modes and the sampled capacitors are selectively connected to the input and output of the operational amplifier. Switch is controlled, (the N 1 or more integer) 2 N the difference between the sampled signal and the second analog signal in the sample mode of the operational amplifier and a hold mode to amplify double, is set complementarily And a reset switch for resetting a node at which the input of the operational amplifier and the voltage inside the operational amplifier are not fixed to the common potential in the sample mode.

本発明によれば、精度および高速性能を損なうことなく、アンプシェア動作を実現することができる。   According to the present invention, it is possible to realize an amplifier sharing operation without impairing accuracy and high-speed performance.

アナログ・デジタル混載信号処理システムの概念図である。It is a conceptual diagram of an analog / digital mixed signal processing system. 一般的なパイプライン型ＡＤ変換器の構成を示すブロック図である。It is a block diagram which shows the structure of a general pipeline type AD converter. サンプルモードとホールドモードについて簡単に説明するため、１．５ビットパイプラインステージ（bit Pipeline Stage）の一般的な構成を示す図である。It is a figure which shows the general structure of a 1.5 bit pipeline stage (bit Pipeline Stage), in order to demonstrate easily about sample mode and hold mode. 隣り合うステージ間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器を示す図である。It is a figure which shows the pipeline type AD converter using the amplifier share structure between adjacent stages. 図４で示したアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。FIG. 5 is a diagram showing a circuit operation example of a 1.5-bit pipeline stage using the amplifier share configuration shown in FIG. 4. ２チャネル間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器を示す図である。It is a figure which shows the pipeline type AD converter using the amplifier share structure between 2 channels. 図６で示した２チャネル間でのアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。FIG. 7 is a diagram illustrating a circuit operation example of a 1.5-bit pipeline stage using the amplifier share configuration between two channels illustrated in FIG. 6. 先行技術の欠点を説明するための図である。It is a figure for demonstrating the fault of a prior art. 先行技術によるリセット方法を示す図である。It is a figure which shows the reset method by a prior art. 本発明の第１の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。1 is a block diagram of a pipelined AD converter according to a first embodiment of the present invention. 本実施形態に係る残差演算ステージの基本的な構成例を示す図である。It is a figure which shows the basic structural example of the residual calculation stage which concerns on this embodiment. 本発明の第１の実施形態に係る隣り合うステージ間でのアンプシェア構成の一例を示す図である。It is a figure which shows an example of the amplifier share structure between the adjacent stages which concern on the 1st Embodiment of this invention. 図１０で示したアンプシェア構成を用いたパイプラインステージの回路動作例を示す図である。It is a figure which shows the circuit operation example of a pipeline stage using the amplifier share structure shown in FIG. 演算増幅器の内部端子のリセットの第１の具体例について説明するための図であって、フォールデッドカスコード型演算増幅器を例として示す図である。It is a figure for demonstrating the 1st specific example of reset of the internal terminal of an operational amplifier, Comprising: It is a figure which shows a folded cascode type | mold operational amplifier as an example. 演算増幅器の内部端子のリセットの第２の具体例について説明するための図であって、フォールデッドカスコード型２−ステージ（2-Stage）演算増幅器を例として示す図である。It is a figure for demonstrating the 2nd specific example of reset of the internal terminal of an operational amplifier, Comprising: It is a figure which shows a folded cascode type | mold 2-stage (2-Stage) operational amplifier as an example. 演算増幅器の内部端子のリセットの第２の具体例について説明するための図であって、フォールデッドカスコード型にゲインブースト回路を用いた演算増幅器の例を示す図である。It is a figure for demonstrating the 2nd specific example of the reset of the internal terminal of an operational amplifier, Comprising: It is a figure which shows the example of the operational amplifier which used the gain boost circuit for the folded cascode type | mold. 本発明の第２の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。It is a block diagram of a pipeline type AD converter concerning a 2nd embodiment of the present invention. 本実施形態に係るパイプライン型ＡＤ変換器を採用したカメラシステムである信号処理システムの構成例を示す図である。It is a figure which shows the structural example of the signal processing system which is a camera system which employ | adopted the pipeline type AD converter which concerns on this embodiment.

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（パイプライン型ＡＤ変換器の第１の構成例）
２．第２の実施形態（パイプライン型ＡＤ変換器の第２の構成例）
３．第３の実施形態（信号処理システムの第１の構成例） Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The description will be given in the following order.
1. First embodiment (first configuration example of a pipelined AD converter)
2. Second Embodiment (Second Configuration Example of Pipeline AD Converter)
3. Third Embodiment (First Configuration Example of Signal Processing System)

＜１．第１の実施形態＞
図１０は、本発明の第１の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
図１１は、図１０の残差演算ステージの構成例を示す図である。 <1. First Embodiment>
FIG. 10 is a block diagram of the pipeline type AD converter according to the first embodiment of the present invention.
FIG. 11 is a diagram illustrating a configuration example of the residual calculation stage of FIG.

本第１の実施形態に係るパイプライン型ＡＤ変換器１００は、図１０に示すように、カスケード接続された複数残差演算ステージ１１０−１〜１１０−ｎ、および誤り訂正回路（ＥＣＣ）１２０を有する。   As shown in FIG. 10, the pipelined AD converter 100 according to the first embodiment includes a plurality of cascaded residual calculation stages 110-1 to 110-n and an error correction circuit (ECC) 120. Have.

残差演算ステージ１１０は、サブＡＤ変換器(SubADC)１１１、サブＤＡ変換器(SubDAC)１１２、減算器１１３、およびゲインアンプ（演算増幅器）１１４により構成される。各残差演算ステージの有効bit数はＭｉである。
残差演算ステージは、単にステージという場合もある。 The residual calculation stage 110 includes a sub AD converter (SubADC) 111, a sub DA converter (SubDAC) 112, a subtractor 113, and a gain amplifier (operational amplifier) 114. The number of effective bits in each residual calculation stage is Mi.
The residual calculation stage may be simply referred to as a stage.

図１０および図１１において、アナログ入力信号ＩＡＮは、まず第１残差演算ステージ（Stage 1）１１０−１でＭ１ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第２残差演算ステージ（Stage2）１１０−２においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路１２０で加算されて、デジタル信号出力へと変換される。 10 and 11, the analog input signal IAN is first quantized to M1 bits in the first residual operation stage (Stage 1) 110-1.
Thereafter, the difference between the quantized signal and the original analog signal is amplified and output to the next residual calculation stage.
The signal is subjected to the same signal processing in the second residual calculation stage (Stage2) 110-2, and the signal is sequentially transferred to the next stage.
Finally, the signals quantized at each stage are added by the error correction circuit 120 and converted into a digital signal output.

このような構成を有する残差演算ステージ１１０は、基本的に演算増幅器を含むスイッチドキャパシタ増幅回路により形成される。
そして、本第１の実施形態のパイプライン型ＡＤ変換器１００においては、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に１つの演算増幅器をシェアするアンプシェア構成を用いている。
以下、演算増幅器をシェアするアンプシェア構成ついて具体的に説明する。
なお、以下では、理解を容易にするために第１残差演算ステージ(Stage1)と次段の第２残差演算ステージ(Stage2)で演算増幅器（残差アンプ、ゲインアンプ）をシェア（共有）する構成について説明する。 The residual calculation stage 110 having such a configuration is basically formed by a switched capacitor amplifier circuit including an operational amplifier.
The pipelined AD converter 100 according to the first embodiment uses an amplifier sharing configuration in which one operational amplifier is shared in time division between adjacent stages, that is, odd and even stages.
Hereinafter, an amplifier share configuration for sharing an operational amplifier will be described in detail.
In the following, for easy understanding, the operational amplifier (residual amplifier, gain amplifier) is shared between the first residual calculation stage (Stage1) and the second residual calculation stage (Stage2). The structure to perform is demonstrated.

［アンプシェア構成の基本的な構成例］
図１２は、本発明の第１の実施形態に係る隣り合うステージ間でのアンプシェア構成の一例を示す図である。 [Basic configuration example of amplifier share configuration]
FIG. 12 is a diagram illustrating an example of an amplifier share configuration between adjacent stages according to the first embodiment of the present invention.

このアンプシェア回路２００は、第１ステージ(Stage1)１１０−１に配置されるスイッチドキャパシタ回路２１０、第２ステージ(Stage1)１１０−２に配置されるスイッチドキャパシタ回路２２０を有する。
アンプシェア回路２００は、第１および第２ステージのいずれかに配置可能な、演算増幅器ＡＭＰ１１を有する。
アンプシェア回路２００は、演算増幅器の入力ノードと対地の寄生容量、さらに演算増幅器入力ノードと演算増幅器の内部ノードへのあらゆる寄生容量に生じる誤差電荷をリセットするスイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３を有する。Ｃｐ１１，Ｃｐ１２，Ｃｐ１３は寄生容量を示している。
スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３は、第１および第２ステージのいずれかに配置可能である。
なお、通常は差動回路として与えられるが、簡単のためシングル（Single）の回路とした。 The amplifier share circuit 200 includes a switched capacitor circuit 210 disposed in the first stage (Stage 1) 110-1 and a switched capacitor circuit 220 disposed in the second stage (Stage 1) 110-2.
The amplifier share circuit 200 includes an operational amplifier AMP11 that can be arranged in either the first stage or the second stage.
The amplifier share circuit 200 includes switches swr1, swr2, and swr3 for resetting error charges generated in the input node of the operational amplifier and the parasitic capacitance to the ground, and in addition to any parasitic capacitance to the operational amplifier input node and the internal node of the operational amplifier. Cp11, Cp12, and Cp13 indicate parasitic capacitances.
The switches swr1, swr2, and swr3 can be arranged in any one of the first and second stages.
Normally, it is given as a differential circuit, but for simplicity, it is a single circuit.

第１ステージ１１０−１のスイッチドキャパシタ回路２１０は、キャパシタＣｆ１１，Ｃｓ１１、スイッチｓｗｆｏ１１，ｓｗｓｏ１１，ｓｗｆｉ１１，ｓｗｓｉ１１を有する。
スイッチｓｗｆｏ１１，ｓｗｓｏ１１，ｓｗｆｉ１１，ｓｗｓｉ１１は、端子ａ，ｂ，ｃを有する。
スイッチｓｗｆｏ１１は、端子ａがキャパシタＣｆ１１の一方の端子（第１電極）に接続され、端子ｂが入力アナログ信号電圧Ｖｉｎの供給端子Ｔ１１に接続され、端子ｃが演算増幅器ＡＭＰ１１の出力端子に接続されている。
スイッチｓｗｆｓ１１は、端子ａがキャパシタＣｓ１１の一方の端子（第１電極）に接続され、端子ｂが入力アナログ信号電圧Ｖｉｎの供給端子Ｔ１１に接続され、端子ｃがサブＤＡ変換器１１２のアナログ信号Ｖｄａｃ１の供給端子Ｔ１２に接続されている。
スイッチｓｗｆｉ１１は、端子ａがキャパシタＣｆ１１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
スイッチｓｗｆｓ１１は、端子ａがキャパシタＣｓ１１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
なお、演算増幅器ＡＭＰ１１の非反転入力端子（＋）は接地ＧＮＤに接続されている。 The switched capacitor circuit 210 of the first stage 110-1 includes capacitors Cf11 and Cs11, and switches swfo11, swso11, swfi11, and swsi11.
The switches swfo11, swso11, swfi11, and swsi11 have terminals a, b, and c.
The switch swfo11 has a terminal a connected to one terminal (first electrode) of the capacitor Cf11, a terminal b connected to the supply terminal T11 of the input analog signal voltage Vin, and a terminal c connected to the output terminal of the operational amplifier AMP11. ing.
The switch swfs11 has a terminal a connected to one terminal (first electrode) of the capacitor Cs11, a terminal b connected to a supply terminal T11 of the input analog signal voltage Vin, and a terminal c connected to the analog signal Vdac1 of the sub DA converter 112. Connected to the supply terminal T12.
The switch swfi11 has a terminal a connected to the other terminal (second electrode) of the capacitor Cf11, a terminal b connected to the ground GND, and a terminal c connected to the terminal AIN which is the inverting input terminal (−) of the operational amplifier AMP11. Has been.
The switch swfs11 has a terminal a connected to the other terminal (second electrode) of the capacitor Cs11, a terminal b connected to the ground GND, and a terminal c connected to a terminal AIN which is an inverting input terminal (−) of the operational amplifier AMP11. Has been.
The non-inverting input terminal (+) of the operational amplifier AMP11 is connected to the ground GND.

第２ステージ１１０−２のスイッチドキャパシタ回路２２０は、キャパシタＣｆ２１，Ｃｓ２１、スイッチｓｗｆｏ２１，ｓｗｓｏ２１，ｓｗｆｉ２１，ｓｗｓｉ２１を有する。
スイッチｓｗｆｏ２１，ｓｗｓｏ２１，ｓｗｆｉ２１，ｓｗｓｉ２１は、端子ａ，ｂ，ｃを有する。
スイッチｓｗｆｏ２１は、端子ａがキャパシタＣｆ２１の一方の端子（第１電極）に接続され、端子ｂおよびｃが演算増幅器ＡＭＰ１１の出力端子に接続されている。
スイッチｓｗｆｓ２１は、端子ａがキャパシタＣｓ２１の一方の端子（第１電極）に接続され、端子ｂが演算増幅器ＡＭＰ１１の出力端子に接続され、端子ｃがサブＤＡ変換器１１２のアナログ信号Ｖｄａｃ２の供給端子Ｔ２２に接続されている。
スイッチｓｗｆｉ２１は、端子ａがキャパシタＣｆ２１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
スイッチｓｗｆｓ２１は、端子ａがキャパシタＣｓ２１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。 The switched capacitor circuit 220 of the second stage 110-2 includes capacitors Cf21 and Cs21, and switches swfo21, swso21, swfi21, and swsi21.
The switches swfo21, swso21, swfi21, and swsi21 have terminals a, b, and c.
The switch swfo21 has a terminal a connected to one terminal (first electrode) of the capacitor Cf21, and terminals b and c connected to an output terminal of the operational amplifier AMP11.
In the switch swfs21, the terminal a is connected to one terminal (first electrode) of the capacitor Cs21, the terminal b is connected to the output terminal of the operational amplifier AMP11, and the terminal c is a supply terminal for the analog signal Vdac2 of the sub D / A converter 112. Connected to T22.
In the switch swfi21, the terminal a is connected to the other terminal (second electrode) of the capacitor Cf21, the terminal b is connected to the ground GND, and the terminal c is connected to the terminal AIN that is the inverting input terminal (−) of the operational amplifier AMP11. Has been.
The switch swfs21 has a terminal a connected to the other terminal (second electrode) of the capacitor Cs21, a terminal b connected to the ground GND, and a terminal c connected to a terminal AIN which is an inverting input terminal (−) of the operational amplifier AMP11. Has been.

リセット用のスイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３は端子ａおよびｂを有する。
スイッチｓｗｒ１の端子ａは接地ＧＮＤに接続され、端子ｂが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続され、その接続ノードと接地ＧＮＤとの間に寄生容量Ｃｐ１１が存在する。
スイッチｓｗｒ２の端子ａが演算増幅器ＡＭＰ１１の内部端子ＡＮに接続され、端子ｂが接地ＧＮＤに接続されている。
スイッチｓｗｒ３の端子ａが演算増幅器ＡＭＰ１１の出力端子に接続され、端子ｂが接地ＧＮＤに接続されている。
演算増幅器ＡＭＰ１１の内部端子ＡＮと入力端子ＡＩＮ間の寄生容量Ｃｐ１２が存在する。
演算増幅器ＡＭＰ１１の内部端子ＡＮと出力端子間に寄生容量Ｃｐ１３が存在する。 The reset switches swr1, swr2, and swr3 have terminals a and b.
The terminal a of the switch swr1 is connected to the ground GND, the terminal b is connected to the terminal AIN which is the inverting input terminal (−) of the operational amplifier AMP11, and a parasitic capacitance Cp11 exists between the connection node and the ground GND.
The terminal a of the switch swr2 is connected to the internal terminal AN of the operational amplifier AMP11, and the terminal b is connected to the ground GND.
The terminal a of the switch swr3 is connected to the output terminal of the operational amplifier AMP11, and the terminal b is connected to the ground GND.
There is a parasitic capacitance Cp12 between the internal terminal AN and the input terminal AIN of the operational amplifier AMP11.
A parasitic capacitance Cp13 exists between the internal terminal AN and the output terminal of the operational amplifier AMP11.

スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３のリセット動作は、以下に説明するように、第１フェーズ(Phase1)から第２フェーズ(Phase2)への移行期間に行われる。   The reset operation of the switches swr1, swr2, and swr3 is performed during a transition period from the first phase (Phase 1) to the second phase (Phase 2), as will be described below.

図１３（Ａ）〜（Ｃ）は、図１０で示したアンプシェア構成を用いたパイプラインステージの回路動作例を示す図である。
図１３（Ａ）〜（Ｃ）は、本実施形態の特徴である誤差電荷キャンセル方法を示している。 13A to 13C are diagrams illustrating circuit operation examples of the pipeline stage using the amplifier share configuration shown in FIG.
FIGS. 13A to 13C show an error charge canceling method that is a feature of the present embodiment.

図１３（Ａ）〜（Ｃ）において、第１フェーズ（Phase1）では第１ステージ（Stage1）がサンプル（Sample）モードであり、演算増幅器ＡＭＰ１１は使用していない。
第１フェーズ（Phase1）では第２ステージ（Stage2）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１１を用いて信号増幅を行っている。 13A to 13C, in the first phase (Phase 1), the first stage (Stage 1) is in the sample mode, and the operational amplifier AMP11 is not used.
In the first phase (Phase 1), the second stage (Stage 2) is in the hold mode, and signal amplification is performed using the operational amplifier AMP11.

そして、本実施形態においては、図１３（Ｂ）に示すように、サンプル（Sample）モードとホールド（Hold）モードの移行期間にリセット（Reset）モードを設けている。
第１．５フェーズ(Phase1.5)のリセット（Reset）モード中に演算増幅器ＡＭＰ１１の入力ノードＡＩＮ、演算増幅器ＡＭＰ１１の内部ノードＡＮを、リセット用スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３を用いてリセットする。
これにより、演算増幅器ＡＭＰ１１の有限ゲインによる誤差やスイッチドキャパシタ回路２１０，２２０の各スイッチ(swfo11,swso11,swfi11,swsi11,swfo21,swso21,swfi21,swsi21)のインジェクションによる誤差電荷をキャンセルすることが可能となる。 In this embodiment, as shown in FIG. 13B, a reset mode is provided in the transition period between the sample mode and the hold mode.
During the reset mode of the 1.5th phase (Phase 1.5), the input node AIN of the operational amplifier AMP11 and the internal node AN of the operational amplifier AMP11 are reset using the reset switches swr1, swr2, and swr3.
Thereby, it is possible to cancel the error due to the finite gain of the operational amplifier AMP11 and the error charge due to the injection of each switch (swfo11, swso11, swfi11, swsi11, swfo21, swso21, swfi21, swsi21) of the switched capacitor circuits 210, 220. It becomes.

次いで、第２フェーズ（Phase2）では第１ステージ（Stage1）はホールド（Hold）モードであり、第１フェーズ（Phase1）でサンプリングされた第１ステージ（Stage1）の信号とサブＤＡ変換器１１ｂ（SubDAC）出力(Vdac1)との差分が増幅されている。
そして、第２ステージ（Stage2）はサンプル（Sample）モードであり第１ステージ（Stage1）の差分増幅信号がサンプリングされた状態となる。 Next, in the second phase (Phase 2), the first stage (Stage 1) is in the hold mode, and the signal of the first stage (Stage 1) sampled in the first phase (Phase 1) and the sub DA converter 11b (SubDAC) ) The difference from the output (Vdac1) is amplified.
The second stage (Stage 2) is in the sample mode, and the differential amplification signal of the first stage (Stage 1) is sampled.

［演算増幅器ＡＭＰ１１の内部端子のリセットの具体例］
次に、演算増幅器の内部端子のリセットの具体例について説明する。
図１４は、演算増幅器ＡＭＰ１１の内部端子のリセットの第１の具体例について説明するための図であって、フォールデッドカスコード型演算増幅器を例として示す図である。 [Specific Example of Reset of Internal Terminal of Operational Amplifier AMP11]
Next, a specific example of resetting the internal terminal of the operational amplifier will be described.
FIG. 14 is a diagram for explaining a first specific example of resetting the internal terminal of the operational amplifier AMP11, and illustrates a folded cascode operational amplifier as an example.

この演算増幅器ＡＭＰ１１Ａは、差動入力部２３０、および出力部２４０を有する。
差動入力部２３０は、電流源を形成するＰＭＯＳのトランジスタＭＰ Tail、およびソースがトランジスタＭＰ Tailのドレインに接続されたＰＭＯＳの差動トランジスタＭＰ IN LおよびＭＰ IN Rを含んで構成されている。
出力部２４０は、電源ＶＤＤと基準電位ＶＳＳ（たとえば接地ＧＮＤ）との間に直列に接続された、ＰＭＯＳのトランジスタＭＰ Load L、ＭＰ Cas L、ＮＭＯＳのトランジスタＭＮ Cas L、およびＭＮ Load Lを有する。
同様に、出力部２４０は、電源ＶＤＤと基準電位ＶＳＳ（たとえば接地ＧＮＤ）との間に直列に接続された、ＰＭＯＳのトランジスタＭＰ Load R、ＭＰ Cas R、ＮＭＯＳのトランジスタＭＮ Cas R、およびＭＮ Load Rを有する。
そして、図１４の演算増幅器ＡＭＰ１１Ａは、スイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３を有している。 The operational amplifier AMP11A has a differential input unit 230 and an output unit 240.
The differential input unit 230 includes a PMOS transistor MP Tail that forms a current source, and PMOS differential transistors MP IN L and MP IN R whose sources are connected to the drain of the transistor MP Tail.
The output unit 240 includes PMOS transistors MP Load L, MP Cas L, NMOS transistors MN Cas L, and MN Load L connected in series between the power supply VDD and a reference potential VSS (for example, ground GND). .
Similarly, the output unit 240 includes PMOS transistors MP Load R, MP Cas R, NMOS transistors MN Cas R, and MN Load connected in series between the power supply VDD and the reference potential VSS (for example, ground GND). Has R.
The operational amplifier AMP11A in FIG. 14 includes switches swr_n1, swr_n2, and swr_n3.

図１３において、第１フェーズ（Phase1）の終了時に、スイッチｓｗｆｏ１２,ｓｗｓｏ１２のインジェクションの影響により、図１４中のノードＮ１_R,Ｎ１_L,Ｎ２_R,Ｎ２_L,Ｎ３_R,Ｎ３_Lの電圧が乱される。
このうち、差動入力部２３０のノードＮ１_R,Ｎ１_Lの電圧の乱れは、トランジスタＭＰ_IN_L,ＭＰ_IN_Rの寄生容量を介して直接演算増幅器ＡＭＰ１１の入力ノード(図１３中のＡＩＮ)に伝わり、ホールド（Hold）モード時の電圧精度劣化に直接影響する。
しかし、本実施形態では、リセットモード期間中に図１４のスイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３を閉じて差動の誤差電荷Ｑｅをキャンセルする。
これにより、図１３中の寄生容量Ｃｐ１２,Ｃｐ１３の誤差電荷は無くなり、ホールド（Hold）モード時に高精度出力電圧を得ることが可能となる。 In FIG. 13, at the end of the first phase (Phase 1), the voltages of the nodes N1_R, N1_L, N2_R, N2_L, N3_R, and N3_L in FIG. 14 are disturbed by the influence of the injection of the switches swfo12 and swso12.
Among these, the voltage disturbance of the nodes N1_R and N1_L of the differential input unit 230 is directly transmitted to the input node (AIN in FIG. 13) of the operational amplifier AMP11 through the parasitic capacitances of the transistors MP_IN_L and MP_IN_R, and is held. Directly affects voltage accuracy degradation during mode.
However, in the present embodiment, during the reset mode period, the switches swr_n1, swr_n2, and swr_n3 in FIG. 14 are closed to cancel the differential error charge Qe.
As a result, the error charges of the parasitic capacitors Cp12 and Cp13 in FIG. 13 are eliminated, and a high-accuracy output voltage can be obtained in the hold mode.

図１５は、演算増幅器の内部端子のリセットの第２の具体例について説明するための図であって、フォールデッドカスコード型２−ステージ（2-Stage）演算増幅器を例として示す図である。   FIG. 15 is a diagram for explaining a second specific example of resetting the internal terminal of the operational amplifier, and illustrates a folded cascode 2-stage operational amplifier as an example.

図１５の演算増幅器ＡＭＰ１１Ｂは、図１４の演算増幅器ＡＭＰ１１Ａのさらに差動出力部２５０が配置されている。
差動出力部２５０は、電流源を形成するＮＭＯＳのトランジスタＭＮ２ Tail、およびソースがトランジスタＭＮ２ Tailのドレインに接続されたＮＭＯＳの差動トランジスタＭＮ２ IN LおよびＭＮ２ IN Rを含んで構成されている。
さらに、差動出力部２５０は、ＰＭＯＳの負荷トランジスタＭＰ２ Load LおよびＭＰ２ Load Rを含んで構成されている。
なお、図１５では図面の簡単のために位相補償容量は省略してある。 The operational amplifier AMP11B of FIG. 15 is further provided with a differential output unit 250 of the operational amplifier AMP11A of FIG.
The differential output unit 250 includes an NMOS transistor MN2 Tail that forms a current source, and NMOS differential transistors MN2 IN L and MN2 IN R whose sources are connected to the drain of the transistor MN2 Tail.
Further, the differential output unit 250 includes PMOS load transistors MP2 Load L and MP2 Load R.
In FIG. 15, the phase compensation capacitor is omitted for the sake of simplicity.

2-Stage演算増幅器ＡＭＰ１１Ｂの場合、スイッチのインジェクションにより位相補償容量を介して演算増幅器の内部ノード電圧が乱されることが多い。
また、通常位相補償容量は図１５中のノードＮ４_L,Ｎ４_RとＮ３_L,Ｎ３_R間に挿入されるが、高性能化のためにノードＮ４_L,Ｎ４_RとＮ１_L,Ｎ１_R間に挿入される場合もある。
ノードＮ４_L,Ｎ４_RとＮ１_L,Ｎ１_R間に位相補償容量が挿入された場合、ノードＮ１_L,Ｎ１_Rの端子電圧はスイッチングにより最も乱され、したがってホールド（Hold）モード時の電圧精度劣化が激しくなる。
これを防ぐために、図１５に示すようにスイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３,ｓｗｒ_ｎ４を用いて誤差電荷Ｑｅをリセットする。 In the case of the 2-Stage operational amplifier AMP11B, the internal node voltage of the operational amplifier is often disturbed through the phase compensation capacitor due to the injection of the switch.
Further, the normal phase compensation capacitors are inserted between the nodes N4_L, N4_R and N3_L, N3_R in FIG. 15, but may be inserted between the nodes N4_L, N4_R and N1_L, N1_R for high performance.
When a phase compensation capacitor is inserted between the nodes N4_L and N4_R and N1_L and N1_R, the terminal voltages of the nodes N1_L and N1_R are most disturbed by switching, so that the voltage accuracy degradation in the hold mode becomes severe.
In order to prevent this, the error charge Qe is reset using switches swr_n1, swr_n2, swr_n3, swr_n4 as shown in FIG.

図１６は、演算増幅器の内部端子のリセットの第２の具体例について説明するための図であって、フォールデッドカスコード型にゲインブースト回路を用いた演算増幅器の例を示す図である。   FIG. 16 is a diagram for explaining a second specific example of resetting of the internal terminal of the operational amplifier, and is a diagram illustrating an example of an operational amplifier using a gain boost circuit in a folded cascode type.

ゲインブースト回路ＧＢＴ１、ＧＢＴ２を用いた場合、図１６中のノードＮ４_L,Ｎ４_RとＮ５_L,Ｎ５_R間にスイッチｓｗｒ_ｎ４,ｓｗｒ_ｎ５を追加する。このことにより、ノードＮ１_L,Ｎ１_Rが高速にリセットすることが可能となり、ホールド（Hold）モード時の電圧精度が改善する。   When the gain boost circuits GBT1 and GBT2 are used, switches swr_n4 and swr_n5 are added between the nodes N4_L and N4_R and N5_L and N5_R in FIG. As a result, the nodes N1_L and N1_R can be reset at high speed, and the voltage accuracy in the hold mode is improved.

なお、図１４、図１５、図１６では、Ｐ型トランジスタ入力で、フォールデッドカスコード型構成の演算増幅器例を示したが、Ｎ型トランジスタ入力やテレスコピック型演算増幅器の構成にも適用可能である。   14, 15, and 16 show examples of operational amplifiers with a P-type transistor input and a folded cascode configuration, but the present invention can also be applied to configurations of an N-type transistor input and a telescopic operational amplifier.

＜２．第２の実施形態＞
図１７は、本発明の第２の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。 <2. Second Embodiment>
FIG. 17 is a block diagram of a pipelined AD converter according to the second embodiment of the present invention.

第２の実施形態に係るパイプライン型ＡＤ変換器１００Ａは、２チャネル間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器として構成されている。
アンプシェア構成は、基本的に第１の実施形態に係るパイプライン型ＡＤ変換器１００と同様である。
したがって、ここではその説明は省略する。 The pipeline type AD converter 100A according to the second embodiment is configured as a pipeline type AD converter using an amplifier share configuration between two channels.
The amplifier share configuration is basically the same as that of the pipelined AD converter 100 according to the first embodiment.
Therefore, the description is omitted here.

このように、２チャネル間でのアンプシェア構成に本発明を適用すれば、チャネル間のアイソレーション（Isolation）特性を飛躍的に高めることができる。   Thus, if the present invention is applied to an amplifier share configuration between two channels, the isolation characteristic between channels can be dramatically improved.

以上説明したように、本実施形態に係るパイプライン型ＡＤ変換器によれば、以下の効果を得ることができる。
高精度を保ちつつ演算増幅器をシェア可能となるため、パイプライン型ＡＤ変換器の小型化を実現できる。
高精度を保ちつつ演算増幅器シェア可能となるため、パイプライン型ＡＤ変換器の低消費電力化を実現できる。
先行技術のリセットに比べ、演算増幅器内部をリセットすることにより、高速に誤差電荷をキャンセル可能となり、演算増幅器をシェアするパイプライン型ＡＤ変換器の高速化を実現できる。
演算増幅器の内部ノードを一度リセットするため、演算増幅器の内部ノードから演算増幅器の入力への寄生容量に対する精度への影響が激減し、設計期間、検証期間が短くなる。
演算増幅器の内部ノードを一度リセットするため、インジェクションの大きいサイズの大きなスイッチを使用可能となることから、演算増幅器をシェアするパイプライン型ＡＤ変換器の高速化が実現できる。 As described above, according to the pipeline type AD converter according to the present embodiment, the following effects can be obtained.
Since the operational amplifier can be shared while maintaining high accuracy, the pipeline AD converter can be downsized.
Since it is possible to share operational amplifiers while maintaining high accuracy, it is possible to achieve low power consumption of pipelined AD converters.
Compared with the prior art reset, by resetting the inside of the operational amplifier, the error charge can be canceled at a high speed, and the pipeline AD converter sharing the operational amplifier can be speeded up.
Since the internal node of the operational amplifier is reset once, the influence on the accuracy with respect to the parasitic capacitance from the internal node of the operational amplifier to the input of the operational amplifier is drastically reduced, and the design period and the verification period are shortened.
Since the internal node of the operational amplifier is reset once, a large switch having a large injection size can be used, so that the pipeline AD converter sharing the operational amplifier can be speeded up.

次に、上記した本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの一例としてカメラ信号処理システムの構成例について第３の実施形態として説明する。   Next, a configuration example of a camera signal processing system will be described as a third embodiment as an example of a signal processing system that employs the pipeline AD converter according to the present embodiment.

＜３．第３の実施形態＞
図１８は、本実施形態に係るパイプライン型ＡＤ変換器を採用したカメラシステムである信号処理システムの構成例を示す図である。 <3. Third Embodiment>
FIG. 18 is a diagram illustrating a configuration example of a signal processing system that is a camera system that employs a pipelined AD converter according to the present embodiment.

図１８のカメラシステム３００は、ＣＣＤ等の固体撮像素子３０１、バッファ３０２、容量３０３、相関２重サンプリング回路（ＣＤＳ）３０４、パイプライン型ＡＤ変換器（ＡＤＣ）１００，１００Ａ、およびモード選択回路３０５を有する。   18 includes a solid-state imaging device 301 such as a CCD, a buffer 302, a capacitor 303, a correlated double sampling circuit (CDS) 304, pipelined AD converters (ADC) 100 and 100A, and a mode selection circuit 305. Have

図１８のカメラシステム３００は、たとえばモード選択回路３０５に高画質に撮像するモード（高ＳＮモード）か構図決め用の粗い画像を出力するモードか（低ＳＮモード）を切り替えるモード切替信号ＳＭＯＤを入力する。
これにより、ＡＤ変換器１００を制御するbit選択信号Ｓ３０５を変更する。これにより、有効ビット数Ｍｉが所望の値に設定される。もちろん、ビット数固定のＡＤ変換器１００として適用することも可能である。
これにより、構図を決める際には電力の消費を低減することが可能となる。 In the camera system 300 of FIG. 18, for example, a mode switching signal SMOD for switching between a mode for imaging with high image quality (high SN mode) or a mode for outputting a rough image for composition determination (low SN mode) is input to the mode selection circuit 305. To do.
Thereby, the bit selection signal S305 for controlling the AD converter 100 is changed. Thereby, the effective bit number Mi is set to a desired value. Of course, the present invention can also be applied as an AD converter 100 with a fixed number of bits.
This makes it possible to reduce power consumption when determining the composition.

１００，１００Ａ・・・パイプライン型ＡＤ変換器、１１０−１〜１１０−ｎ・・・残差演算ステージ、１１１・・・サブＡＤ変換器、１１２・・・サブＤＡ変換器、１１３・・・減算器、１１４・・・演算増幅器（ゲインアンプ）、１２０・・・誤り訂正回路（ＥＣＣ）、２００・・・アンプシェア回路、２１０，２２０・・・スイッチドキャパシタ回路、ＡＭＰ１１、ＡＭＰ１１Ａ，ＡＭＰ１１Ｂ，ＡＭＰ１１Ｃ・・・演算増幅器、ｓｗｒ１，ｓｗｒ２，ｓｗｒ３・・・リセット用スイッチ、３００・・・信号処理システム。   DESCRIPTION OF SYMBOLS 100,100A ... Pipeline type AD converter, 110-1 to 110-n ... Residual calculation stage, 111 ... Sub AD converter, 112 ... Sub DA converter, 113 ... Subtractor 114... Operational amplifier (gain amplifier) 120 error correction circuit (ECC) 200 amplifier share circuit 210 and 220 switched capacitor circuit AMP11, AMP11A, AMP11B, AMP11C: operational amplifier, swr1, swr2, swr3 ... reset switch, 300 ... signal processing system.

Claims (12)

複数の容量と複数のスイッチを含む複数のスイッチドキャパシタ回路と、
上記複数のスイッチドキャパシタ回路で共有される演算増幅器と、を有し、
上記複数のスイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
スイッチドキャパシタ増幅回路。 A plurality of switched capacitor circuits including a plurality of capacitors and a plurality of switches;
An operational amplifier shared by the plurality of switched capacitor circuits,
The plurality of switched capacitor circuits are:
A sample mode in which the plurality of switches are controlled so as to be disconnected from the input and output of the operational amplifier and the first analog signal is sampled by the plurality of capacitors;
The plurality of switches are controlled to selectively connect the sampled capacitance to the input and output of the operational amplifier, and the difference between the signal sampled in the sample mode of the operational amplifier and the second analog signal is 2 Hold mode that amplifies N (N is an integer greater than or equal to 1) times is set complementarily,
A switched capacitor amplifying circuit having a reset switch for resetting a node at which the input of the operational amplifier and the voltage inside the operational amplifier are not fixed to a common potential in the sample mode. 上記リセット用スイッチは、
上記サンプルモードとホールドモードの移行期間に導通状態に制御されて、上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットする
請求項１記載のスイッチドキャパシタ増幅回路。 The reset switch
2. The switched capacitor amplification according to claim 1, wherein the node is controlled to be in a conductive state during the transition period between the sample mode and the hold mode, and resets a node at which the input of the operational amplifier and the voltage inside the operational amplifier are not fixed to a common potential. circuit. 上記演算増幅器は、
差動構成の回路を含み、当該差動の相補的なノード間を制御信号に応じてシャントするスイッチを有する
請求項１または２記載のスイッチドキャパシタ増幅回路。 The operational amplifier is
The switched capacitor amplifier circuit according to claim 1, further comprising a switch that includes a circuit having a differential configuration and shunts between the complementary nodes of the differential in accordance with a control signal. 複数のスイッチドキャパシタ回路が縦続接続されており、隣接するスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項１から３のいずれか一に記載のスイッチドキャパシタ増幅回路。 4. The switched capacitor amplifier circuit according to claim 1, wherein a plurality of switched capacitor circuits are connected in cascade, and an operational amplifier is shared between adjacent switched capacitor circuits. 5. 複数の縦横接続されたスイッチドキャパシタ回路が並列に配置されており、隣接に配置された縦横接続のスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項１から３のいずれか一に記載のスイッチドキャパシタ増幅回路。 4. The plurality of vertically and horizontally connected switched capacitor circuits are arranged in parallel, and an operational amplifier is shared between the vertically and horizontally connected switched capacitor circuits arranged adjacent to each other. 5. Switched capacitor amplifier circuit. 複数の残差演算ステージを有し、
互いに隣接する上記残差演算ステージの各々は、
複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、
上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、
上記隣接するステージの各スイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
パイプライン型ＡＤ変換器。 It has multiple residual calculation stages,
Each of the residual calculation stages adjacent to each other is
A switched capacitor circuit including a plurality of capacitors and a plurality of switches;
An operational amplifier shared between each switched capacitor circuit of the adjacent stage,
Each switched capacitor circuit in the adjacent stage is
A sample mode in which the plurality of switches are controlled so as to be disconnected from the input and output of the operational amplifier and the first analog signal is sampled by the plurality of capacitors;
The plurality of switches are controlled to selectively connect the sampled capacitance to the input and output of the operational amplifier, and the difference between the signal sampled in the sample mode of the operational amplifier and the second analog signal is 2 Hold mode that amplifies N (N is an integer greater than or equal to 1) times is set complementarily,
A pipelined AD converter having a reset switch for resetting a node at which the input of the operational amplifier and the voltage inside the operational amplifier are not fixed to the common potential in the sample mode. 上記リセット用スイッチは、
上記サンプルモードとホールドモードの移行期間に導通状態に制御されて、上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットする
請求項６記載のパイプライン型ＡＤ変換器。 The reset switch
7. The pipelined AD according to claim 6, wherein the node is controlled to be conductive during the transition period between the sample mode and the hold mode, and resets a node in which the voltage of the input of the operational amplifier and the voltage inside the operational amplifier are not fixed to a common potential. converter. 上記演算増幅器は、
差動構成の回路を含み、当該差動の相補的なノード間を制御信号に応じてシャントするスイッチを有する
請求項６または７記載のパイプライン型ＡＤ変換器。 The operational amplifier is
8. The pipeline type AD converter according to claim 6, further comprising a switch that includes a differential circuit and shunts between the complementary nodes of the differential according to a control signal. 複数のスイッチドキャパシタ回路が縦続接続されており、隣接するスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項６から８のいずれか一に記載のパイプライン型ＡＤ増幅器。 The pipelined AD amplifier according to any one of claims 6 to 8, wherein a plurality of switched capacitor circuits are connected in cascade, and an operational amplifier is shared between adjacent switched capacitor circuits. 複数の縦横接続されたスイッチドキャパシタ回路が並列に配置されており、隣接に配置された縦横接続のスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項６から９のいずれか一に記載のパイプライン型ＡＤ変換器。 The plurality of vertically and horizontally connected switched capacitor circuits are arranged in parallel, and an operational amplifier is shared between vertically and horizontally connected switched capacitor circuits arranged adjacent to each other. Pipeline type AD converter. 上記残差演算ステージの各々は、
入力信である第１のアナログ信号からデジタル信号にＡＤ変換するＡＤ変換器と、
上記ＡＤ変換器によるデジタル信号を上記第２のアナログ信号に変換するＤＡ変換器と、を含む
請求項６から１０のいずれか一に記載のパイプライン型ＡＤ変換器。 Each of the residual calculation stages is
An AD converter that performs AD conversion from a first analog signal that is an input signal to a digital signal;
The pipeline AD converter according to any one of claims 6 to 10, further comprising: a DA converter that converts a digital signal by the AD converter into the second analog signal. アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型ＡＤ変換器を有し、
上記パイプライン型ＡＤ変換器は、
複数の残差演算ステージを有し、
互いに隣接する上記残差演算ステージの各々は、
複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、
上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、
上記隣接するステージの各スイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
信号処理システム。 A pipeline type AD converter that converts an analog signal from an analog signal processing system into a digital signal;
The pipeline type AD converter is
It has multiple residual calculation stages,
Each of the residual calculation stages adjacent to each other is
A switched capacitor circuit including a plurality of capacitors and a plurality of switches;
An operational amplifier shared between each switched capacitor circuit of the adjacent stage,
Each switched capacitor circuit in the adjacent stage is
A sample mode in which the plurality of switches are controlled so as to be disconnected from the input and output of the operational amplifier and the first analog signal is sampled by the plurality of capacitors;
The plurality of switches are controlled to selectively connect the sampled capacitance to the input and output of the operational amplifier, and the difference between the signal sampled in the sample mode of the operational amplifier and the second analog signal is 2 Hold mode that amplifies N (N is an integer greater than or equal to 1) times is set complementarily,
A signal processing system comprising: a reset switch for resetting a node at which the input of the operational amplifier and the voltage inside the operational amplifier are not fixed in the sample mode to a common potential.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JPWO2015004829A1 (en) * 2013-07-11 2017-03-02 株式会社ソシオネクスト Current-type D / A converter, delta-sigma modulator, and communication apparatus
CN110784219A (en) * 2019-11-29 2020-02-11 江苏波瑞电气有限公司 Structure based on power line carrier communication chip ADC

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015004829A1 (en) * 2013-07-11 2017-03-02 株式会社ソシオネクスト Current-type D / A converter, delta-sigma modulator, and communication apparatus
WO2015174166A1 (en) * 2014-05-15 2015-11-19 株式会社 東芝 Amplification circuit, analog/digital conversion circuit, and voltage/time converter
CN110784219A (en) * 2019-11-29 2020-02-11 江苏波瑞电气有限公司 Structure based on power line carrier communication chip ADC

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