JP2012019220A - Circuit pattern inspection device and circuit pattern inspection method - Google Patents
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Abstract
Description
本発明は半導体装置や液晶などの回路パターンを有する基板を電子線又は光を用いて検査する検査装置およびその検査方法に関する。 The present invention relates to an inspection apparatus and an inspection method for inspecting a substrate having a circuit pattern such as a semiconductor device or a liquid crystal using an electron beam or light.
電子線を用いた検査装置は、検査対象の半導体ウェーハに電子線を照射し、発生する二次電子を検出し画像化することで、半導体ウェーハの欠陥を検出するものである。微細な構造を画像化するためには、電子レンズで電子線を細く絞り、半導体ウェーハ上で電子線をスキャンし、二次電子画像を得、検出した画像を同一のパターンに相当する参照画像と比較し、差が大きい領域あるいは場所を欠陥として判定するものである（例えば、特許文献１参照）。 An inspection apparatus using an electron beam detects defects in a semiconductor wafer by irradiating a semiconductor wafer to be inspected with an electron beam, and detecting and imaging secondary electrons generated. In order to image a fine structure, an electron beam is narrowed down with an electron lens, an electron beam is scanned on a semiconductor wafer, a secondary electron image is obtained, and the detected image is referred to as a reference image corresponding to the same pattern. A region or place having a large difference is determined as a defect by comparison (for example, see Patent Document 1).
このような半導体ウェーハの全面を検査する方法では、非常に長い時間がかかり、製造工程のモニタリングとしては使用できない。そこで、半導体ウェーハの二次元的な繰返し性を有する場所と、Ｘ方向やＹ方向のみの繰返し性を有する部分が混在しているパターンが複数存在する対象物の場合は、着目点と繰返しピッチ分だけ離れた比較点との十字比較を行い、何れとも差がある部分のみを欠陥候補として抽出することで、時間の短縮をはかる技術が知られている（例えば、特許文献２参照）。また、欠陥がある画像と欠陥のない参照画像を平均化するＲＩＡ（Reference Image Averaging）技術により、ノイズを低減することも知られている（例えば、非特許文献１参照）。 Such a method for inspecting the entire surface of a semiconductor wafer takes a very long time and cannot be used for monitoring a manufacturing process. Therefore, in the case of an object having a plurality of patterns in which a portion having a two-dimensional repeatability of a semiconductor wafer and a portion having a repeatability only in the X direction or the Y direction exist, the target point and the repeat pitch A technique for shortening the time is known by performing a cross-comparison with comparative points that are separated by a distance and extracting only a portion having a difference as a defect candidate (see, for example, Patent Document 2). It is also known to reduce noise by using an RIA (Reference Image Averaging) technique that averages a defective image and a reference image without a defect (for example, see Non-Patent Document 1).
検査装置の対象とする回路パターンは３年間に４倍の勢いで単位面積当たりの機能を増やしている。これは、パターンを微細化することで実現しており、欠陥が微細である場合には、正常なパターンの信号に含まれるノイズと判別がつきにくくなり、欠陥と正常なパターンとの差異をとったときの欠陥の検出が困難になっている。例えば、メモリデバイスのメモリマット部は、メモリ１ビットに１個のメモリセルを割り当てる必要から、パターンの微細化は極限まで進行している。メモリマット部は冗長回路技術により、微細な欠陥が検出できなくてもデバイス全体としては正常に動作するため、より一層、微細化に拍車がかかっている。一方、メモリマット部以外の周辺回路は、１か所でも不良があるとデバイスとして不良品になる。したがって、周辺回路は、欠陥を発生させないようにすることと、発生した欠陥を必ず検出する必要があるために、パターン寸法はメモリマット部ほど微細化されていない。従って、パターン欠陥の発生個所の分布をみると、周辺回路よりもメモリマット部の方が発生割合が高くなっている。特にメモリマット部の最周辺では、パターン密度が急激に変化することから、露光時の設計寸法からの乖離など製造が極めて困難であり、パターン欠陥の発生率が極めて高くなっている。 The circuit pattern targeted by the inspection apparatus is increasing its function per unit area at a rate of four times in three years. This is realized by miniaturizing the pattern. If the defect is fine, it is difficult to distinguish it from noise contained in the signal of the normal pattern, and the difference between the defect and the normal pattern is taken. It is difficult to detect defects at the time. For example, in the memory mat portion of a memory device, since one memory cell needs to be allocated to one bit of memory, pattern miniaturization has progressed to the limit. Since the memory mat portion operates normally as a whole device even if a fine defect cannot be detected by the redundant circuit technology, further miniaturization is spurred. On the other hand, if a peripheral circuit other than the memory mat portion is defective even at one place, it becomes a defective product as a device. Therefore, since the peripheral circuit is required not to generate a defect and to detect the generated defect without fail, the pattern dimension is not as fine as that of the memory mat portion. Therefore, when the distribution of occurrence points of pattern defects is seen, the occurrence rate of the memory mat portion is higher than that of the peripheral circuit. In particular, since the pattern density changes abruptly at the outermost periphery of the memory mat portion, it is extremely difficult to manufacture such as a deviation from the design dimension at the time of exposure, and the incidence of pattern defects is extremely high.
従来の検査装置は、半導体ウェーハ上には複数の同一パターンを持ったダイがある点に着目し、ダイのパターン同士を比較するダイ比較方式を採用している。ダイ比較の特徴はダイ全体を欠陥判定できるが、一方、ウェーハ上で１０mm程度離れた場所同士のパターンを比較することになるので、形成されたパターンが多少異なっているために、欠陥判定性能がやや劣る特徴がある。 A conventional inspection apparatus pays attention to the fact that there are a plurality of dies having the same pattern on a semiconductor wafer, and adopts a die comparison method for comparing die patterns. The feature of die comparison is that the entire die can be judged for defects, but on the other hand, the patterns of places separated by about 10 mm on the wafer are compared, so the formed patterns are slightly different, so the defect judgment performance is There are some inferior features.
一方、メモリマット部の繰り返し性に着目し、繰り返しピッチ分離れたパターンを比較するセル比較を採用している。セル比較は繰り返し性を利用しているために、繰り返し性の無い周辺回路、及び繰り返しの端の部分が検査できない欠点があるものの、繰り返しピッチしか離れていない場所同士を比較する為にパターンの類似性は極めて高く、欠陥判定は高感度である特徴がある。また、繰り返し性を利用して複数方向と比較する十字比較方式は、繰り返し性が無い部分を含めて繰り返し性を仮定して検査する為に、繰り返し性が無い正常部が多数欠陥候補点として出力されるために、高い処理能力を持った画像処理システムを要求するため、パフォーマンスに関して十分な配慮がされているとは言えない。
このような状況下では、メモリマット部の最周辺まで高感度に検査することが必要不可欠であるが、従来の検査装置ではこれらの点については十分には配慮されていなかった。
On the other hand, paying attention to the repeatability of the memory mat portion, cell comparison for comparing patterns with repeated pitch separation is adopted. Since cell comparison uses repeatability, there is a disadvantage that peripheral circuits that are not repeatable and the end of the repetition cannot be inspected, but similar patterns are compared to compare places where only the repeat pitch is separated The characteristics are extremely high, and the defect determination is highly sensitive. In addition, the cross-comparison method that uses repeatability to compare with multiple directions outputs normal parts without repeatability as many defect candidate points for inspection assuming repeatability including parts that do not have repeatability. Therefore, since an image processing system having a high processing capability is required, it cannot be said that sufficient consideration is given to performance.
Under such circumstances, it is indispensable to inspect up to the outermost periphery of the memory mat portion with high sensitivity, but these points have not been sufficiently considered in the conventional inspection apparatus.
本発明は、半導体ウェーハに形成された半導体チップのメモリマット部の最周辺部まで高感度に欠陥判定できる検査装置およびその検査方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide an inspection apparatus capable of determining a defect with high sensitivity up to the most peripheral portion of a memory mat portion of a semiconductor chip formed on a semiconductor wafer, and an inspection method thereof.
上記課題を解決するために、本発明の実施態様は、半導体ウェーハに形成されたダイの回路パターンの画像を取得して欠陥を判定する回路パターン検査方法において、回路パターンの繰り返し性に基づいて画像のデータを複数の画像メモリに分配して格納し、画像メモリに格納された画像のデータを繰り返し性の方向に加算平均した合成参照画像と比較して差分画像を生成し、差分画像の差分値が予め定められたしきい値より大きい領域を欠陥と判定し、欠陥の画像のデータと欠陥の座標を含む欠陥情報の複数を統合して出力する構成とする。 In order to solve the above-mentioned problems, an embodiment of the present invention provides an image based on the repeatability of a circuit pattern in a circuit pattern inspection method for acquiring a defect by determining an image of a circuit pattern of a die formed on a semiconductor wafer. The image data is distributed and stored in a plurality of image memories, and a difference image is generated by comparing the image data stored in the image memory with a composite reference image obtained by adding and averaging in the direction of repeatability. Is determined to be a defect, and a plurality of defect image data including defect image data and defect coordinates are integrated and output.
また、ダイの回路パターンのうち、複数のメモリセルを有するメモリマットの矩形領域の角部の領域で欠陥と判定されたメモリセルは、欠陥とはみなさない構成とする。 Further, in the circuit pattern of the die, a memory cell determined as a defect in a corner area of a rectangular area of a memory mat having a plurality of memory cells is not regarded as a defect.
本発明によれば、メモリマット部の最外周部まで含めて高感度に欠陥判定可能な回路パターン検査装置およびその検査方法を提供することができる。 According to the present invention, it is possible to provide a circuit pattern inspection apparatus capable of determining a defect with high sensitivity including the outermost periphery of the memory mat portion and an inspection method thereof.
以下、図面を用いて、本発明の実施態様を説明する。なお、以下の説明では、電子線を用いた回路パターンの検査装置の場合を例示したが、画像比較処理と欠陥判定処理については、回路パターンの光学式検査装置の場合でも同様であるので、説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the case of a circuit pattern inspection apparatus using an electron beam is exemplified. However, the image comparison process and the defect determination process are the same in the case of a circuit pattern optical inspection apparatus, so that Is omitted.
以下、本発明による第１の実施例を図面を参照しながら説明する。図１は、回路パターン検査装置の全体構成図である。図１において、回路パターン検査装置は、走査型電子顕微鏡を応用した装置であって、その主要な構成は、内部が真空に保持される電子光学カラム１，電子２を発生する電子源１１，電子２を偏向する偏向器３，電子２を絞る対物レンズ４，電界強度を制御する帯電制御電極５，回路パターンを持った半導体ウェーハ６をＸＹ方向に移動させるＸＹステージ７，半導体ウェーハ６の高さを計測する高さセンサ８，半導体ウェーハ６を保持する試料台９，電子２の照射により半導体ウェーハ６から発生した二次電子や反射電子等の二次信号１０を収束させる収束光学部１２，二次信号を検出するセンサ１３，センサ１３で検出された信号をデジタル信号１４に変換するＡＤ変換器１５，デジタル信号１４を画像処理し欠陥情報１６を抽出する欠陥判定部１７，マイクロプロセッサとメモリを備え欠陥判定部１７から送られた欠陥情報１６を受け取るとともに、装置全体を制御する全体制御部１８，ユーザの指示を全体制御部１８に伝えるとともに装置や欠陥等に関する情報を表示するコンソール１９，半導体ウェーハ６の光学像を撮像する光学顕微鏡２０，電子光学条件の詳細調整をするために半導体ウェーハ６とほぼ同一の高さに設定された標準試料片２１で構成されている。 Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is an overall configuration diagram of a circuit pattern inspection apparatus. In FIG. 1, a circuit pattern inspection apparatus is an apparatus that applies a scanning electron microscope, and the main components thereof are an electron optical column 1, an electron source 11 that generates electrons 2, an electron 2 that is maintained inside a vacuum, an electron 2, deflector 3, objective lens for focusing electrons 2, charge control electrode 5 for controlling electric field strength, XY stage 7 for moving semiconductor wafer 6 having a circuit pattern in the XY direction, and height of semiconductor wafer 6 A converging optical unit 12 for converging a secondary signal 10 such as a secondary electron or a reflected electron generated from the semiconductor wafer 6 by irradiation of the electron 2. A sensor 13 for detecting the next signal, an AD converter 15 for converting the signal detected by the sensor 13 into a digital signal 14, and a defect for extracting the defect information 16 by performing image processing on the digital signal 14 The determination unit 17 includes a microprocessor and a memory, receives the defect information 16 sent from the defect determination unit 17, and controls the overall control unit 18 that controls the entire apparatus, and transmits the user's instructions to the overall control unit 18, as well as the apparatus and defects, etc. A console 19 for displaying information about the optical microscope 20, an optical microscope 20 for picking up an optical image of the semiconductor wafer 6, and a standard sample piece 21 set at almost the same height as the semiconductor wafer 6 for detailed adjustment of the electro-optical conditions. Has been.
なお、図が煩雑になるため、全体制御部１８からの制御信号線を一部省略して記載しているが、全ての部分を制御できる構成としている。また、電子２を細く絞るために対物レンズ４の他に設けられる収束レンズ、半導体ウェーハ６で発生した二次信号１０の軌道を変える偏向器，電子光学カラム１の内部を真空に保持するための真空排気装置，半導体ウェーハ６を電子光学カラム１の外部から内部へ搬送させるための搬送装置は省略している。 Since the figure is complicated, a part of the control signal line from the overall control unit 18 is omitted, but the configuration is such that all parts can be controlled. Further, a converging lens provided in addition to the objective lens 4 for narrowing the electrons 2, a deflector for changing the trajectory of the secondary signal 10 generated in the semiconductor wafer 6, and for maintaining the inside of the electron optical column 1 in a vacuum. A vacuum exhaust device and a transport device for transporting the semiconductor wafer 6 from the outside to the inside of the electron optical column 1 are omitted.
図２は、欠陥判定部１７における信号処理の内容を示す機能ブロック図である。デジタル信号１４はデジタル値の列であるが、欠陥判定部１７は、デジタル信号１４を二次元のデジタル画像のように取り扱う。欠陥判定部１７は、マイクロプロセッサ，ＬＳＩ（Large Scale Integration），ＦＰＧＡ（Field Programmable Gate Array）などの演算素子とメモリとから構成されている。そして、本発明の実施例では、デジタル信号１４を記憶しておく画像メモリ３０，画像メモリ３０に記憶したディジタル画像を領域情報に従って分配する画像分配部３１，分配された部分的な画像情報を処理して部分領域に存在する欠陥を判定する複数のＰＥ（Processor Element）３２，複数のＰＥ３２で処理された部分欠陥情報３３を統合して欠陥情報１６を出力する情報統合部３４で構成されている。 FIG. 2 is a functional block diagram showing the contents of signal processing in the defect determination unit 17. Although the digital signal 14 is a sequence of digital values, the defect determination unit 17 handles the digital signal 14 like a two-dimensional digital image. The defect determination unit 17 includes an arithmetic element such as a microprocessor, an LSI (Large Scale Integration), and an FPGA (Field Programmable Gate Array) and a memory. In the embodiment of the present invention, the image memory 30 for storing the digital signal 14, the image distribution unit 31 for distributing the digital image stored in the image memory 30 according to the region information, and processing the distributed partial image information And a plurality of PEs (Processor Element) 32 for determining defects existing in the partial area, and an information integration unit 34 that integrates partial defect information 33 processed by the plurality of PEs 32 and outputs defect information 16. .
図３は、半導体ウェーハの平面図である。図３（ａ）に示すように、半導体ウェーハ６は、直径２００mmから３００mm、厚さ１mm程度の円盤形状で、表面に同時に数百から数千個の製品が形成される。図では、簡略化のために、ダイとよぶ半導体チップの大きさを大きくして記載している。図３（ｂ）に示すように、回路パターンは、ダイ４０と呼ばれる１個の製品分の矩形の中に形成されており、一般的なメモリデバイスの場合、ダイ４０のパターンレイアウトは、メモリマット群４１が例えば４個で構成されている。図３（ｃ）に示すように、メモリマット群４１は、１００×１００個程度のメモリマット４２で構成されている。さらに、図３（ｄ）に示すように、メモリマット４２は、二次元方向に繰り返し性を持った数１００万個のメモリセル４３で構成されている。 FIG. 3 is a plan view of the semiconductor wafer. As shown in FIG. 3A, the semiconductor wafer 6 has a disk shape with a diameter of 200 mm to 300 mm and a thickness of about 1 mm, and several hundred to several thousand products are simultaneously formed on the surface. In the figure, for the sake of simplicity, the size of a semiconductor chip called a die is shown enlarged. As shown in FIG. 3B, the circuit pattern is formed in a rectangle for one product called a die 40. In the case of a general memory device, the pattern layout of the die 40 is a memory mat. The group 41 is composed of, for example, four pieces. As shown in FIG. 3C, the memory mat group 41 is composed of about 100 × 100 memory mats 42. Furthermore, as shown in FIG. 3D, the memory mat 42 is composed of several million memory cells 43 having repeatability in the two-dimensional direction.
図４は、回路パターン検査装置を使用するときの手順を示すフローチャートである。図４（ａ）と図１を用いて、検査手順や条件を定めるレシピを作成する手順を説明する。はじめに、オペレータが図１に示すコンソール１９で指令することで、全体制御部１８に予め定められた標準レシピを読込み、半導体ウェーハ６をロードし、試料台９に搭載する（ステップ４０１）。次に、電子光学系の条件を設定する（ステップ４０２）。電子光学系の条件は、例えば、電子源１１，偏向器３，対物レンズ４，帯電制御電極５，収束光学部１２，センサ１３，ＡＤ変換器１５の制御値である。標準試料片２１の画像を生成し、標準レシピで設定されている制御値に補正を加えて所望の値にする。 FIG. 4 is a flowchart showing a procedure when the circuit pattern inspection apparatus is used. With reference to FIG. 4A and FIG. 1, a procedure for creating a recipe for determining an inspection procedure and conditions will be described. First, the operator instructs the console 19 shown in FIG. 1 to read a predetermined standard recipe in the overall control unit 18, load the semiconductor wafer 6, and mount it on the sample stage 9 (step 401). Next, conditions for the electron optical system are set (step 402). The conditions of the electron optical system are, for example, control values of the electron source 11, deflector 3, objective lens 4, charging control electrode 5, converging optical unit 12, sensor 13, and AD converter 15. An image of the standard sample piece 21 is generated, and the control value set in the standard recipe is corrected to obtain a desired value.
次に、アライメント用のパターンとその座標を登録し、アライメント条件を設定する（ステップ４０３）。例えば、半導体ウェーハ６には、予め座標が既知である半導体ウェーハ６のアライメント用のパターンが形成されており、その座標を入力する。あるいは、図３（ａ）に示した半導体ウェーハ６の周端に近いダイを４個選択し、そのダイに形成されているアライメント用のパターンを、コンソール１９の画面に表示された半導体ウェーハ６の模式図であるウェーハマップ上で指定する。 Next, an alignment pattern and its coordinates are registered, and alignment conditions are set (step 403). For example, a pattern for alignment of the semiconductor wafer 6 whose coordinates are known in advance is formed on the semiconductor wafer 6, and the coordinates are input. Alternatively, four dies close to the peripheral edge of the semiconductor wafer 6 shown in FIG. 3A are selected, and an alignment pattern formed on the die is displayed on the screen of the console 19. It is specified on the wafer map which is a schematic diagram.
次に、検査対象とする検査領域情報を設定する（ステップ４０４）。半導体ウェーハ単位に検出光量がばらつくので、一定の条件で検査する為に、検出光量のキャリブレーションに適切な画像を取得する座標点を選択することで、初期ゲインとキャリブレーション座標点を設定する（ステップ４０５）。次に、オペレータがコンソール１９で検査領域，画素寸法，加算回数を選択し、これらの条件が全体制御部１８に設定される（ステップ４０６）。検査領域の指定方法は、例えば、特開平１０−１６２１４３号公報の図１２から図１４に記載されたように、コンソール１９の画面に表示された標準試料片２１の画像または半導体ウェーハの模式的な図形の矩形領域をパーソナルコンピュータのマウスをドラックするように行う。例えば、図３（ｄ）に示したメモリセル４３の繰り返しがある領域として、メモリマット４２のレイアウトを長方形で指定し、図３（ｃ）に示したメモリマット４２の長方形の繰り返しとしてメモリマット群４１を設定する。 Next, inspection area information to be inspected is set (step 404). Since the detected light amount varies from one semiconductor wafer unit to another, the initial gain and calibration coordinate point are set by selecting a coordinate point for obtaining an image suitable for calibration of the detected light amount in order to inspect under certain conditions ( Step 405). Next, the operator selects an inspection area, a pixel size, and the number of additions on the console 19, and these conditions are set in the overall control unit 18 (step 406). For example, as shown in FIGS. 12 to 14 of Japanese Patent Laid-Open No. 10-162143, an inspection region designation method is an image of the standard sample piece 21 displayed on the screen of the console 19 or a schematic diagram of a semiconductor wafer. The rectangular area of the figure is dragged with the mouse of the personal computer. For example, as a region where the memory cell 43 shown in FIG. 3D is repeated, the layout of the memory mat 42 is designated by a rectangle, and the memory mat group is shown as a rectangle repetition of the memory mat 42 shown in FIG. 41 is set.
次に、設定条件の正しさを確認する目的で、試し検査を行う（ステップ４０７）。図５は、試し検査における画像処理の説明図で、ダイの平面図と画像メモリ３０のデータ記憶領域を模式的に表したものである。試し検査の動作は、図５を用いて説明する。指定ダイの前後１ダイ分の計３ダイ分の移動長さを持ち、図１に示した偏向器３で走査可能な幅を有する細長い長方形の領域を、ストライプ領域５１とよび、斜線で示す。オペレータが試し検査を行う試し検査座標５０を指定する。図１に示した全体制御部１８は、ＸＹステージ７を試し検査座標５０を含むストライプ領域５１で移動させ、この移動に同期して偏向器３を走査させて、半導体ウェーハ６で発生する二次信号１０がセンサ１３で検出される。この時、高さセンサ８で検出した半導体ウェーハ６の高さに基づいて、対物レンズ４の励磁電流値を制御することにより、焦点位置を補正する。センサ１３で検出されたアナログ信号は、ＡＤ変換器１５でデジタル信号１４に変換され、欠陥判定部１７で欠陥の有無の情報である欠陥情報１６が判定される。判定された欠陥情報１６は、全体制御部１８の図示しない記憶装置に一旦格納し、欠陥の分布をコンソール１９上にマップ形式で表示する。 Next, a trial inspection is performed for the purpose of confirming the correctness of the setting conditions (step 407). FIG. 5 is an explanatory diagram of image processing in the trial inspection, and schematically shows a plan view of the die and a data storage area of the image memory 30. The test inspection operation will be described with reference to FIG. An elongated rectangular area having a moving length of a total of three dies for one die before and after the designated die and having a width that can be scanned by the deflector 3 shown in FIG. 1 is called a stripe area 51 and is indicated by diagonal lines. The operator designates trial inspection coordinates 50 for performing the trial inspection. The overall control unit 18 shown in FIG. 1 moves the XY stage 7 in the stripe region 51 including the test inspection coordinates 50, scans the deflector 3 in synchronization with this movement, and generates the secondary generated on the semiconductor wafer 6. The signal 10 is detected by the sensor 13. At this time, the focal position is corrected by controlling the excitation current value of the objective lens 4 based on the height of the semiconductor wafer 6 detected by the height sensor 8. The analog signal detected by the sensor 13 is converted to a digital signal 14 by the AD converter 15, and defect information 16 that is information on the presence or absence of defects is determined by the defect determination unit 17. The determined defect information 16 is temporarily stored in a storage device (not shown) of the overall control unit 18, and the defect distribution is displayed on the console 19 in a map format.
欠陥判定部１７は、以下の手順で動作する。即ち、図５に示すストライプ領域５１から得られたデジタル信号１４を、図２に示した画像メモリ３０にダイごとに格納する。格納されたデータは、例えば幅が１２８画素の８個のチャンネルに分割されている。非特許文献１に記載された画像メモリ３０のメモリセルの繰り返し性を利用した画像の平均化技術ＦＲ−ＲＩＡ（Full Region-Reference Image Averaging）技術を利用し、画像メモリ３０の各チャンネルの同一領域に、ダイ内の指定領域のデータを１対１に格納する。画像分配部３１は、チャンネル内のダイ内の座標が、一定値（Ｘ0）から１２８ライン分の画像データ５３Ａ，５３Ｂ，５３Ｃを同一のＰＥ３２に領域５２Ａ，５２Ｂ，５２Ｃに対応させて分配する。ダイ内座標が同一の指定領域の画像は同一であり、欠陥がなければ画像データの差をとっても欠陥が抽出されない。３つの指定領域のうちのどれかに欠陥があれば、画像データの差をとると欠陥が抽出され、どの差により欠陥が抽出されたかによって、３つのうちのどの画像データに欠陥があるのかがわかる。 The defect determination unit 17 operates according to the following procedure. That is, the digital signal 14 obtained from the stripe region 51 shown in FIG. 5 is stored for each die in the image memory 30 shown in FIG. The stored data is divided into, for example, 8 channels with a width of 128 pixels. The same area of each channel of the image memory 30 using an image averaging technique FR-RIA (Full Region-Reference Image Averaging) technique that uses the repeatability of the memory cells of the image memory 30 described in Non-Patent Document 1 In addition, the data of the designated area in the die is stored on a one-to-one basis. The image distribution unit 31 distributes the image data 53A, 53B, and 53C for 128 lines from the constant value (X 0 ) in the die in the channel to the same PE 32 in correspondence with the areas 52A, 52B, and 52C. . Images in designated areas having the same in-die coordinates are the same, and if there is no defect, no defect is extracted even if the difference in image data is taken. If there is a defect in any of the three specified areas, the defect is extracted when the difference between the image data is taken, and which of the three image data is defective depends on which difference the defect is extracted from. Recognize.
図６は、ＦＲ−ＲＩＡ技術の説明図で、図３に示したメモリマット４２の平面図と、その一部を切り出した平面図を用いたフローチャートである。メモリマット４２を定義する長方形領域に対して、Ｌ寸法６１だけ拡張した領域６２，領域６２からＭ寸法６３だけ縮小した領域を考える。Ｌ寸法６１は、設定した領域がずれる可能性のある上限を示し、Ｍ寸法６３は、Ｌ寸法６１の２倍とする。領域６２は、３つの領域に分割できる。すなわち、領域６２の角からＭ寸法６３内にある角領域６４ａ，６４ｂ，６４ｃ，６４ｄ、上下の辺からＭ寸法内にある上下端領域６５ａ，６５ｂ、その他の領域６６である。角領域６４は、領域のずれを考慮すると、メモリマット４２内の角が、領域内の任意の場所に移動する可能性があり、繰り返し性が期待できない領域である。上下端領域６５は、少なくともＸ方向には繰り返し性が期待できる領域である。その他の領域６６は、Ｙ方向には繰り返し性が期待できる領域である。 FIG. 6 is an explanatory diagram of the FR-RIA technique, and is a flowchart using a plan view of the memory mat 42 shown in FIG. 3 and a plan view in which a part thereof is cut out. Consider a rectangular area defining the memory mat 42, an area 62 expanded by an L dimension 61, and an area reduced from the area 62 by an M dimension 63. The L dimension 61 indicates an upper limit at which the set area may be shifted, and the M dimension 63 is twice the L dimension 61. The region 62 can be divided into three regions. That is, the corner regions 64a, 64b, 64c and 64d within the M dimension 63 from the corner of the region 62, the upper and lower end regions 65a and 65b within the M dimension from the upper and lower sides, and the other regions 66. The corner area 64 is an area where the corner in the memory mat 42 may move to an arbitrary place in the area and the repeatability cannot be expected in consideration of the shift of the area. The upper and lower end regions 65 are regions where repeatability can be expected at least in the X direction. The other region 66 is a region where repeatability can be expected in the Y direction.
ＰＥ３２に分配された「１２８画素×１２８ライン」の検出画像６８が、領域Ａ６７の場合には、分配された画像の全ての画素はＹ方向に繰り返し性を持っている。そこで、Ｙ方向に繰り返しピッチ分の画像を加算平均した画像を一旦作成し、加算平均した画像を再配置することで、加算平均画像６９を生成するＹ−ＲＩＡ処理を行う。Ｙ−ＲＩＡ処理は、ＦＲ−ＲＩＡ処理をＹ方向へ限定したものである。また、ＰＥ３２に分配された「１２８画素×１２８ライン」の検出画像６８が、領域Ｂ７１の場合には、分配された画像の全ての画素はＸ方向に繰り返し性を持っている。そこで、Ｘ方向に繰り返しピッチ分の画像を加算平均した画像を一旦作成し、加算平均した画像を再配置することで、加算平均画像６９を生成するＸ−ＲＩＡ処理を行う。Ｘ−ＲＩＡ処理は、ＦＲ−ＲＩＡ処理をＸ方向へ限定したものである。検出画像６８と加算平均画像６９との差分として、差画像７３を求める演算を行う。差画像７３の差分値のうち、設定された欠陥判定しきい値より大きい領域を欠陥７４として判定する。 When the detection image 68 of “128 pixels × 128 lines” distributed to the PE 32 is the area A67, all the pixels of the distributed image have repeatability in the Y direction. Therefore, an Y-RIA process for generating an addition average image 69 is performed by temporarily creating an image obtained by adding and averaging images corresponding to repeated pitches in the Y direction, and rearranging the addition averaged image. In the Y-RIA process, the FR-RIA process is limited to the Y direction. When the detected image 68 of “128 pixels × 128 lines” distributed to the PE 32 is the region B71, all the pixels of the distributed image have repeatability in the X direction. Therefore, an X-RIA process for generating an addition average image 69 is performed by temporarily creating an image obtained by averaging the images for the repetition pitch in the X direction, and rearranging the images after the addition average. In the X-RIA process, the FR-RIA process is limited to the X direction. As a difference between the detected image 68 and the addition average image 69, an operation for obtaining a difference image 73 is performed. Of the difference values of the difference image 73, an area larger than the set defect determination threshold is determined as the defect 74.
図７は、差分の演算を説明する差画像７３と差分のグラフである。差分の演算を、図７で説明する。差画像７３には、欠陥７４ａと、欠陥ではないが差分の大きい７４ｂの２つの領域が含まれているとする。断面Ｘ１−Ｘ２について、差分値のグラフを作成すると図７に示すようになる。画像のひとつの画素は、黒から白までの階調値で表され、縦軸は検出画像の階調値の差分である。予め設定された欠陥判定しきい値７５より大きい差分値７６の領域を欠陥と判定する。欠陥７４ａの位置すなわちＸＹ座標と、差分値７６の情報を、図２に示した部分欠陥情報３３として出力する。これにより、図６に示した角領域６４ａ，６４ｂ，６４ｃ，６４ｄ以外の領域６２に含まれる領域は、欠陥の有無を判定することが可能となる。 FIG. 7 is a difference image 73 and a difference graph for explaining the calculation of the difference. The calculation of the difference will be described with reference to FIG. It is assumed that the difference image 73 includes two areas of a defect 74a and a 74b that is not a defect but has a large difference. When a difference value graph is created for the cross section X1-X2, the result is as shown in FIG. One pixel of the image is represented by a gradation value from black to white, and the vertical axis represents the difference between the gradation values of the detected image. A region having a difference value 76 greater than a preset defect determination threshold 75 is determined as a defect. Information on the position of the defect 74a, that is, the XY coordinates and the difference value 76 is output as the partial defect information 33 shown in FIG. As a result, it is possible to determine the presence / absence of defects in the regions included in the region 62 other than the corner regions 64a, 64b, 64c, and 64d shown in FIG.
ダイ比較による欠陥判定の例を、図８を用いて説明する。図８は、図３に示したメモリマット４２の一部を切り出した平面図を用いたフローチャートである。連続して隣接する３個のダイについて、座標が同一の領域のメモリマットの差分を演算する。すなわち、連続する３個のダイの、ダイ原点からの距離がＸ0である３枚の「１２８画素×１２８ライン」の検出画像８０Ａ，８０Ｂ，８０Ｃが、同一のＰＥ３２に分配されている。分配に関しては、図５で説明したとおりである。検出画像８０Ａと検出画像８０Ｂの差画像８１Ａ、及び、検出画像８０Ｂと検出画像８０Ｃの差画像８１Ｂを演算する。差画像８１Ａ，８１Ｂについて、図７で説明したように欠陥判定しきい値より大きい差分値の領域を欠陥と判定する。図８の例では、差画像８１Ａ，８１Ｂの両方に欠陥が検出されたので、欠陥は検出画像８０Ｂに存在することがわかる。判定結果を、図２に示した部分欠陥情報３３として出力する。 An example of defect determination by die comparison will be described with reference to FIG. FIG. 8 is a flowchart using a plan view in which a part of the memory mat 42 shown in FIG. 3 is cut out. The difference between the memory mats in the region having the same coordinates is calculated for three consecutive dies. That is, three “128 pixels × 128 lines” detected images 80A, 80B, 80C having a distance of X 0 from three consecutive dies are distributed to the same PE 32. The distribution is as described in FIG. A difference image 81A between the detection image 80A and the detection image 80B and a difference image 81B between the detection image 80B and the detection image 80C are calculated. Regarding the difference images 81A and 81B, as described with reference to FIG. 7, a region having a difference value larger than the defect determination threshold is determined as a defect. In the example of FIG. 8, since the defect is detected in both the difference images 81A and 81B, it can be seen that the defect exists in the detection image 80B. The determination result is output as the partial defect information 33 shown in FIG.
図２に示した情報統合部３４は、全てのＰＥ３２から送られた部分欠陥情報３３を集計し、ＦＲ−ＲＩＡ処理、又は、ダイ比較のいずれかで欠陥と判定された欠陥の情報を、欠陥情報１６として出力する。 The information integration unit 34 shown in FIG. 2 totals the partial defect information 33 sent from all the PEs 32, and the defect information determined as a defect in either the FR-RIA process or the die comparison is displayed as a defect. Output as information 16.
図９は、出力された欠陥情報が表示されたＧＵＩの一例を示す画面図である。図５に示したストライプ領域５１の画像に対応した模式図が画面の左側に、縦方向に複数表示され、この画面の領域をストライプマップ９０とよぶ。このストライプマップ９０は、検出画像や差画像ではなく、欠陥の位置を示すために便宜的に生成された模式的な図である。ストライプマップ９０には、検出された欠陥７４の位置が、記号化されて表示されている。
画面の右側には、画像表示領域９１が設けられ、欠陥７４の記号をクリック等で指定すると、その欠陥の検出画像，参照画像，差画像が表示される。前述のＦＲ−ＲＩＡ技術を用いて画像の平均化を行うことにより、検出画像，参照画像のノイズが低減され、ノイズの少ない画像同士で差分を行うので、欠陥を認識し易い差画像を得ることができる。画像表示領域９１に隣接して欠陥情報表示領域が設けられ、画像表示領域９１に表示されている欠陥の座標，投影長，差分値，濃淡差，背景光量等の情報が数値化されて表示される。また、欠陥の種類を自動分類した場合、またはオペレータが分類を入力した場合には、その分類が表示される。ストライプマップ９０に表示された欠陥７４の記号の形状または色は、分類によって分けられているので、オペレータは、目視で欠陥の分類がただちに認識できる。
FIG. 9 is a screen diagram illustrating an example of a GUI on which the output defect information is displayed. A plurality of schematic diagrams corresponding to the image of the stripe region 51 shown in FIG. 5 are displayed in the vertical direction on the left side of the screen, and this screen region is called a stripe map 90. This stripe map 90 is not a detected image or a difference image, but is a schematic diagram generated for convenience to show the position of a defect. In the stripe map 90, the position of the detected defect 74 is displayed as a symbol.
An image display area 91 is provided on the right side of the screen. When a symbol of the defect 74 is designated by clicking or the like, a detected image, a reference image, and a difference image of the defect are displayed. By averaging images using the FR-RIA technique described above, the noise of the detected image and the reference image is reduced, and the difference between the images with less noise is obtained. Can do. A defect information display area is provided adjacent to the image display area 91, and information such as the coordinates, projection length, difference value, density difference, and background light amount of the defect displayed in the image display area 91 is digitized and displayed. The Further, when the defect type is automatically classified, or when the operator inputs the classification, the classification is displayed. Since the shape or color of the symbol of the defect 74 displayed on the stripe map 90 is classified by classification, the operator can immediately recognize the classification of the defect visually.
図７に示した欠陥判定は、検出画像を用いた演算処理なので、差分値の欠陥判定しきい値７５を変更して、その結果を図９に示す画面に表示させることができる。オペレータが表示しきい値調整ツールバー９３を移動させることで、欠陥判定しきい値７５の値を変更できる。 Since the defect determination shown in FIG. 7 is an arithmetic process using the detected image, the defect determination threshold value 75 of the difference value can be changed and the result can be displayed on the screen shown in FIG. The operator can change the value of the defect determination threshold 75 by moving the display threshold adjustment toolbar 93.
一定量の分類をした後、表示しきい値調整ツールバー９３で表示しきい値を変更し、表示しきい値以上の差分値を持った欠陥のみを表示する。表示しきい値調整ツールバー９３で変更したしきい値に変更して検査をすれば、表示されている欠陥のみを検出可能になる特性を持たせてあり、容易に正しいしきい値を知ることができる。メモリマット部のすぐ外周部分に、メモリマットのピッチの例えば４倍のピッチのパターンが存在し、この部分で正常部を欠陥と判定した場合には、判定条件設定タブを選択して判定条件設定領域９４を表示し、状況に応じ、Ｍ寸法，Ｍ寸法内部の場合の繰り返しピッチのメモリマット内部に対するピッチ倍数等を変更し、正しい設定をする。 After a certain amount of classification, the display threshold value adjustment toolbar 93 is used to change the display threshold value and display only defects having a difference value equal to or greater than the display threshold value. If the inspection is performed after changing to the changed threshold value with the display threshold adjustment toolbar 93, only the displayed defect can be detected, and the correct threshold value can be easily known. it can. If a pattern with a pitch of, for example, four times the pitch of the memory mat exists in the immediate outer periphery of the memory mat part, and the normal part is determined to be defective in this part, select the determination condition setting tab and set the determination condition. An area 94 is displayed, and according to the situation, the pitch multiple for the inside of the memory mat of the repeated pitch in the case of the M dimension and the M dimension is changed and set correctly.
図４（ａ）に戻り、手順を説明すると、以上述べた作業により検査条件を確認し（ステップ４０８）、検査条件が満足できるものであるか判定し（ステップ４０９）、不足であればステップ４０６へ戻り、満足できるものであれば基準累積情報を確定して確認作業を終了し（ステップ４１０）、レシピを保存し、半導体ウェーハを回路パターン検査装置からアンロードして、レシピ作成を終了する（ステップ４１１）。 Returning to FIG. 4A, the procedure will be described. The inspection conditions are confirmed by the above-described operation (step 408), it is determined whether the inspection conditions are satisfactory (step 409), and if insufficient, step 406 is performed. If satisfied, the reference cumulative information is confirmed and the confirmation operation is completed (step 410), the recipe is saved, the semiconductor wafer is unloaded from the circuit pattern inspection apparatus, and the recipe creation is completed ( Step 411).
次に、検査手順を、図４（ｂ）を用いて説明する。検査は、図４（ａ）に示した手順で作成したレシピに従って行われる。オペレータがコンソール１９で検査の実行を指令すると、全体制御部１８は検査対象の半導体ウェーハ６の属性に適切なレシピを選択し、全体制御部１８の図示しないマイクロプロセッサの演算メモリにそのレシピを読み込む（ステップ４１２）。半導体ウェーハ６を回路パターン検査装置へロードし、試料台９に搭載する（ステップ４１３）。電子源１１，偏向器３，対物レンズ４，帯電制御電極５，収束光学部１２，センサ１３，ＡＤ変換器１５の光学系条件を設定し（ステップ４１４）、標準試料片２１の画像を検出し、レシピに基づく適正値に補正する。レシピに設定された条件で半導体ウェーハ６のアライメントを行い（ステップ４１５）、キャリブレーション用の画像を取得し、光量不足や光量過多などの発生しない適切な光量になるようにセンサ１３のゲインなどの画像取得条件が設定される（ステップ４１６）。 Next, the inspection procedure will be described with reference to FIG. The inspection is performed according to a recipe created by the procedure shown in FIG. When the operator instructs execution of inspection on the console 19, the overall control unit 18 selects an appropriate recipe for the attribute of the semiconductor wafer 6 to be inspected, and reads the recipe into a calculation memory of a microprocessor (not shown) of the overall control unit 18. (Step 412). The semiconductor wafer 6 is loaded into the circuit pattern inspection apparatus and mounted on the sample stage 9 (step 413). The optical system conditions of the electron source 11, the deflector 3, the objective lens 4, the charging control electrode 5, the converging optical unit 12, the sensor 13, and the AD converter 15 are set (step 414), and an image of the standard sample piece 21 is detected. , Correct to an appropriate value based on the recipe. The semiconductor wafer 6 is aligned under the conditions set in the recipe (step 415), an image for calibration is acquired, and the gain of the sensor 13 is adjusted so that an appropriate amount of light is generated so that insufficient light amount or excessive light amount does not occur. Image acquisition conditions are set (step 416).
次に、オペレータにより予め設定された検査領域について、画像検出を行い欠陥判定を行う。レシピの設定条件に基づき、ＸＹステージ７の移動に同期して偏向器３を走査し、半導体ウェーハ６から発生する二次信号１０をセンサ１３で検出する。この時、高さセンサ８で検出した半導体ウェーハ６の高さに基づいて、対物レンズ４の励磁電流値を制御することで焦点位置を補正する。センサ１３で検出したアナログ信号をＡＤ変換器１５でデジタル信号１４に変換し、検出画像を得る。取得した検出画像から、レシピ作成時の試し検査と同様な手順で差画像を生成し、差分値を求め、欠陥判定を行う（ステップ４１７）。欠陥が検出されたら、欠陥の信号を累積し、欠陥を選別し、欠陥が真の欠陥かどうかの判定や分類を行う（ステップ４１８）。欠陥判定結果である欠陥情報１６と検査条件を図示しない記憶装置へ格納し（ステップ４１９）、半導体ウェーハ６をアンロードし、検査を終了する（ステップ４２０）。 Next, the defect detection is performed by detecting an image of the inspection area set in advance by the operator. Based on the recipe setting conditions, the deflector 3 is scanned in synchronization with the movement of the XY stage 7, and the secondary signal 10 generated from the semiconductor wafer 6 is detected by the sensor 13. At this time, the focal position is corrected by controlling the excitation current value of the objective lens 4 based on the height of the semiconductor wafer 6 detected by the height sensor 8. An analog signal detected by the sensor 13 is converted to a digital signal 14 by an AD converter 15 to obtain a detected image. From the acquired detection image, a difference image is generated in the same procedure as the trial inspection at the time of recipe creation, a difference value is obtained, and defect determination is performed (step 417). If a defect is detected, the defect signal is accumulated, the defect is selected, and it is determined or classified whether the defect is a true defect (step 418). The defect information 16 as the defect determination result and the inspection condition are stored in a storage device (not shown) (step 419), the semiconductor wafer 6 is unloaded, and the inspection is terminated (step 420).
図６に示した例では、検査領域を、角領域６４，上下端領域６５、その他の領域６６の３つの領域に分割したが、４つの領域に分割してもよい。すなわち、その他の領域６６を、領域６２の外周からＭ寸法以内の領域とそれ以外の領域に分割するものである。領域６２の外周からＭ寸法以内の領域はＹ方向のみに繰り返し性があり、それ以外の領域はＸ方向及びＹ方向の２方向に繰り返し性がある。加算動作を２方向に繰り返し性がある場合には２方向の繰り返し性を利用して加算平均することで、ノイズ成分を低減させ、より高感度な検査が可能となる。 In the example shown in FIG. 6, the inspection area is divided into three areas of the corner area 64, the upper and lower end areas 65, and the other area 66, but may be divided into four areas. That is, the other region 66 is divided into a region within the M dimension from the outer periphery of the region 62 and a region other than that. A region within the M dimension from the outer periphery of the region 62 has repeatability only in the Y direction, and the other regions have repeatability in two directions, the X direction and the Y direction. When the addition operation is repeatable in two directions, the averaging is performed using the repeatability in two directions, thereby reducing the noise component and enabling a more sensitive inspection.
以上述べた本発明の第１の実施例によれば、ＦＲ−ＲＩＡ技術を用いてメモリマット部の角部を除いて欠陥判定するので、差画像を生成するときのノイズの影響を最小限にすることができ、極めて高感度にメモリマット周辺まで欠陥判定を行うことができる。また、ダイ比較で欠陥判定した結果と合わせることで、メモリマット角部や周辺回路を含めたダイ全面の検査ができ、検査不可能な領域が無くなるという優れた効果をもたらす。 According to the first embodiment of the present invention described above, since the defect determination is performed by using the FR-RIA technique except for the corner portion of the memory mat portion, the influence of noise when generating the difference image is minimized. Thus, it is possible to determine the defect up to the periphery of the memory mat with extremely high sensitivity. Also, by combining with the result of defect determination by die comparison, the entire die surface including the memory mat corners and peripheral circuits can be inspected, resulting in an excellent effect that there are no uninspectable areas.
次に、本発明の第２の実施例を、図面を参照しながら説明する。回路パターン検査装置の全体構成は第１の実施例で説明した回路パターン検査装置の全体構成，欠陥判定部の構成，検査手順は同一であるので、以下、第１の実施例と異なる内容を説明する。 Next, a second embodiment of the present invention will be described with reference to the drawings. Since the overall configuration of the circuit pattern inspection apparatus is the same as the overall configuration of the circuit pattern inspection apparatus described in the first embodiment, the configuration of the defect determination unit, and the inspection procedure, the contents different from those of the first embodiment will be described below. To do.
図１０は、図５と同じく、試し検査における画像処理の説明図で、ダイの平面図と画像メモリ３０のデータ記憶領域とストライプ領域の画像取得部を模式的に表したものである。はじめに、図５において、試し検査を行う試し検査座標５０を指定して、ＸＹステージ７を試し検査座標５０を含むストライプ領域５１で移動させ、画像信号を取得する。図１に示した欠陥判定部１７は、ストライプ領域５１のデジタル信号１４を図２に示した画像メモリ３０に格納する。格納されたデータは、幅が１２８画素の８個のチャンネルに分割されている。画像メモリ３０のメモリセルの繰り返し性を利用した２方向セル比較技術を利用し、画像メモリ３０の各チャンネルの同一領域に、ダイ内の指定領域のデータを１対１に格納する。図１０（ｃ）に示すストライプ領域５１から、メモリマット４２の３個分を含むＰ寸法１００の長さの画像データ１０１を、図２に示した画像分配部３１は、ＰＥ３２に分配する。Ｐ寸法１００のピッチは、メモリマット４２のピッチに一致させる。これを、図５に示したように、隣接したダイの領域５２Ａ，５２Ｂ，５２Ｃについて行う。
ダイ内座標が同一の指定領域の画像は同一であり、欠陥がなければ画像データの差をとっても欠陥が抽出されない。３つの指定領域のうちのどれかに欠陥があれば、画像データの差をとると欠陥が抽出され、どの差により欠陥が抽出されたかによって、３つのうちのどの画像データに欠陥があるのかがわかる。
FIG. 10 is an explanatory view of the image processing in the trial inspection, as in FIG. 5, and schematically shows the plan view of the die, the data storage area of the image memory 30, and the image acquisition unit of the stripe area. First, in FIG. 5, trial inspection coordinates 50 for performing the trial inspection are designated, and the XY stage 7 is moved in the stripe region 51 including the trial inspection coordinates 50 to acquire an image signal. The defect determination unit 17 illustrated in FIG. 1 stores the digital signal 14 of the stripe region 51 in the image memory 30 illustrated in FIG. The stored data is divided into 8 channels with a width of 128 pixels. By using a two-way cell comparison technique that uses the repeatability of the memory cells of the image memory 30, the data of the designated area in the die is stored one-to-one in the same area of each channel of the image memory 30. The image distribution unit 31 shown in FIG. 2 distributes the image data 101 having a length of P size 100 including three memory mats 42 to the PE 32 from the stripe region 51 shown in FIG. The pitch of the P dimension 100 is made to coincide with the pitch of the memory mat 42. This is done for adjacent die regions 52A, 52B, and 52C, as shown in FIG.
Images in designated areas having the same in-die coordinates are the same, and if there is no defect, no defect is extracted even if the difference in image data is taken. If there is a defect in any of the three specified areas, the defect is extracted when the difference between the image data is taken, and which of the three image data is defective depends on which difference the defect is extracted from. Recognize.
図１１は、２方向セル比較技術を説明するダイのメモリマットの平面図である。メモリセル４３が配列したメモリマット４２を定義する長方形の領域に対して、Ｌ寸法６１だけ拡張した領域６２を考える。図中の７４は欠陥である。Ｌ寸法６１は、設定した領域がずれる可能性のある上限を示している。ＰＥ３２に分配された「１２８画素×Ｐライン」を分割した「１２８画素×１２８ライン」の検出画像は、パターン１１０，１１１，１１２，１１３の４種類のパターンに分類できる。即ち、パターン１１０は、Ｘ方向に繰り返し性は有るがＹ方向に繰り返し性が無いＸ方向繰り返しパターン、パターン１１１は、Ｙ方向に繰り返し性は有るがＸ方向に繰り返し性が無いＹ方向繰り返しパターン、パターン１１２は、Ｘ方向にもＹ方向にも繰り返し性が無い非繰り返しパターン、パターン１１３は、Ｘ方向にもＹ方向にも繰り返し性を有するＸＹ方向繰り返しパターンである。したがって、各パターンの繰り返し性に応じて、比較する参照画像を選択する。 FIG. 11 is a plan view of a die memory mat illustrating a two-way cell comparison technique. Consider an area 62 expanded by an L dimension 61 with respect to a rectangular area defining the memory mat 42 in which the memory cells 43 are arranged. 74 in the figure is a defect. The L dimension 61 indicates an upper limit at which the set area may be shifted. Detection images of “128 pixels × 128 lines” obtained by dividing “128 pixels × P lines” distributed to the PE 32 can be classified into four types of patterns 110, 111, 112, and 113. That is, the pattern 110 has a repeatability in the X direction but has no repeatability in the Y direction, and the pattern 111 has a repeatability in the Y direction but has no repeatability in the X direction, The pattern 112 is a non-repeating pattern having no repeatability in both the X direction and the Y direction, and the pattern 113 is an XY direction repeating pattern having repeatability in both the X direction and the Y direction. Therefore, a reference image to be compared is selected according to the repeatability of each pattern.
本実施例では、ひとつの画像に４個のメモリセル４３が含まれるとして、メモリセルのＸ方向の繰り返しピッチの４倍の寸法をＱｘ、Ｙ方向の繰り返しピッチの４倍の寸法をＱｙとすると、Ａ領域はパターン１１０であるので、繰り返しピッチＱｘの寸法分のＸ方向のパターンを参照画像として比較する。パターン１１１，１１３のＢ領域では、繰り返しピッチＱｙの寸法分のＹ方向のパターンを参照画像として比較する。パターン１１２は、いずれの方向も参照画像としてよい。 In this embodiment, assuming that four memory cells 43 are included in one image, Qx is a dimension that is four times the repetition pitch in the X direction of the memory cell, and Qy is a dimension that is four times the repetition pitch in the Y direction. Since the area A is the pattern 110, the pattern in the X direction corresponding to the size of the repetition pitch Qx is compared as a reference image. In the areas B of the patterns 111 and 113, patterns in the Y direction corresponding to the size of the repetition pitch Qy are compared as reference images. The pattern 112 may be a reference image in any direction.
図１２は、図１１と同じくダイのメモリマットの平面図である。角部の領域１２１では、本来比較できないパターンと比較しているので、正常部であるにもかかわらず差分の大きい領域１２０が発生する。この差分の大きい領域１２０は、角部からＸ方向は寸法Ｌ＋Ｑｘ、Ｙ方向は寸法Ｌ＋Ｑｙの角部の領域１２１の内部である。角部の領域１２１で発生した差分が大きい領域は欠陥とはみなさないように決める。一方、領域１２１に含まれない真の欠陥１２２は、部分欠陥情報３３として出力される。 FIG. 12 is a plan view of the memory mat of the die as in FIG. Since the corner area 121 is compared with a pattern that cannot be compared originally, an area 120 having a large difference is generated although it is a normal part. The region 120 having the large difference is inside the corner region 121 having the dimension L + Qx in the X direction and the dimension L + Qy in the Y direction from the corner. A region where the difference generated in the corner region 121 is large is determined not to be regarded as a defect. On the other hand, the true defect 122 not included in the region 121 is output as the partial defect information 33.
図１３は、ダイのメモリマットの平面図で、メモリセルの比較を行うマット比較の手順を示す。図２に示した画像メモリ３０に画像データを分配するときは、マットピッチＲ１３０を基準とすることにより、ＰＥ３２に３個のメモリマットの画像データが分配される。これらのパターンは、欠陥がなければ同一なので、３個の画像データ内の同一の個所を比較することにより、メモリセルの比較ができる。すなわち、図１３に示すように、比較Ａ１３１，比較Ｂ１３２，比較Ｃ１３３を行い、図７に示したような欠陥判定しきい値７５以上の差分値の画像を欠陥として判定し、部分欠陥情報３３として出力する。 FIG. 13 is a plan view of a memory mat of a die and shows a mat comparison procedure for comparing memory cells. When distributing the image data to the image memory 30 shown in FIG. 2, the image data of the three memory mats are distributed to the PE 32 by using the mat pitch R130 as a reference. Since these patterns are the same if there is no defect, the memory cells can be compared by comparing the same locations in the three image data. That is, as shown in FIG. 13, comparison A131, comparison B132, and comparison C133 are performed, and an image having a difference value equal to or higher than the defect determination threshold 75 as shown in FIG. Output.
図２に示した情報統合部３４は、全部のＰＥ３２からの部分欠陥情報３３を集計し、２方向セル比較、又はマット比較のいずれかで欠陥と判定された欠陥の情報を、欠陥情報１６として出力する。出力された欠陥情報が表示されるＧＵＩ画面や、検査条件の設定動作は、第１の実施例と同一であるので、説明を省略する。 The information integration unit 34 shown in FIG. 2 aggregates the partial defect information 33 from all the PEs 32, and uses the defect information determined as the defect by either the two-way cell comparison or the mat comparison as the defect information 16. Output. Since the GUI screen on which the output defect information is displayed and the setting operation of the inspection conditions are the same as those in the first embodiment, description thereof is omitted.
本発明の第２の実施例によれば、２方向セル比較技術によりメモリマット部の角部を除いて欠陥判定できるので、メモリマット周辺まで欠陥判定が可能となる。また、マット比較で欠陥判定した結果と合わせて出力するので、メモリマット角部を含めたメモリマット部全面の検査を行うことができる。 According to the second embodiment of the present invention, since the defect can be determined by excluding the corner portion of the memory mat portion by the two-way cell comparison technique, the defect determination can be performed up to the periphery of the memory mat. In addition, since the data is output together with the result of the defect determination in the mat comparison, the entire surface of the memory mat portion including the memory mat corner portion can be inspected.
１ 電子光学カラム
６ 半導体ウェーハ
１６ 欠陥情報
１７ 欠陥判定部
１８ 全体制御部
１９ コンソール
３０ 画像メモリ
３１ 画像分配部
３２ ＰＥ
３３ 部分欠陥情報
３４ 情報統合部
４０ ダイ
４１ メモリマット群
４２ メモリマット
４３ メモリセル
５０ 試し検査座標
５１ ストライプ領域
５３ 画像データ
６８，８０ 検出画像
６９ 加算平均画像
７４ 欠陥
７５ 欠陥判定しきい値
７６ 差分値
８１ 差画像
９０ ストライプマップ
９１ 画像表示領域
９２ 欠陥情報表示領域
９３ 表示しきい値調整ツールバー
DESCRIPTION OF SYMBOLS 1 Electro-optical column 6 Semiconductor wafer 16 Defect information 17 Defect determination part 18 Overall control part 19 Console 30 Image memory 31 Image distribution part 32 PE
33 Partial defect information 34 Information integration unit 40 Die 41 Memory mat group 42 Memory mat 43 Memory cell 50 Trial inspection coordinate 51 Stripe region 53 Image data 68, 80 Detected image 69 Addition average image 74 Defect 75 Defect determination threshold 76 Difference value 81 Difference Image 90 Stripe Map 91 Image Display Area 92 Defect Information Display Area 93 Display Threshold Adjustment Toolbar
Claims (2)
前記取得された回路パターンの画像を記憶する画像メモリと、
該画像メモリに記憶された画像を、当該画像データを前記Ｘ方向，前記Ｙ方向ないし前記ＸＹ両方向のいずれかの方向に加算平均して得られる加算平均画像と比較して差分画像を生成し、該差分画像の差分値が予め定められたしきい値より大きい領域を欠陥と判定するプロセッサエレメントと、を備えることを特徴とする回路パターン検査装置。 In a circuit pattern inspection apparatus for obtaining a defect by obtaining an image of a die having a circuit pattern formation region in which a predetermined pattern is repeatedly formed at a predetermined pitch in the X direction, the Y direction, or both XY directions,
An image memory for storing an image of the acquired circuit pattern;
A difference image is generated by comparing the image stored in the image memory with an addition average image obtained by adding and averaging the image data in the X direction, the Y direction, or the XY both directions, A circuit pattern inspection apparatus comprising: a processor element that determines a region where a difference value of the difference image is larger than a predetermined threshold value as a defect.
前記取得された回路パターンの画像を画像メモリに格納し、
該画像メモリに格納された画像を、当該画像データを前記Ｘ方向，前記Ｙ方向ないし前記ＸＹ両方向のいずれかの方向に加算平均して得られる加算平均画像と比較して差分画像を生成し、該差分画像の差分値が予め定められたしきい値より大きい領域を欠陥と判定することを特徴とする回路パターン検査方法。 In a circuit pattern inspection method for obtaining a defect by obtaining an image of a die having a circuit pattern formation region in which a predetermined pattern is repeatedly formed at a predetermined pitch in both the X direction, the Y direction, and the XY direction.
Storing the acquired circuit pattern image in an image memory;
A difference image is generated by comparing the image stored in the image memory with an addition average image obtained by averaging the image data in any of the X direction, the Y direction, and the XY direction, A circuit pattern inspection method, wherein a region where a difference value of the difference image is larger than a predetermined threshold is determined as a defect.
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