JP2012010220A - 切替回路及び受信回路 - Google Patents
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Abstract
【課題】2つのクロック信号を切り替えて出力する切替回路において、出力信号のデューティ比を、入力されるクロック信号のデューティ比に保つこと。
【解決手段】切替回路100は、制御信号CONTに応じて、入力信号IN1,IN2を切り替えて出力信号OUTとして出力する。具体的には、制御信号CONTが「Lレベル」のときには、クロックドインバーターX2が動作し、信号IN1が信号OUTとして出力され、制御信号CONTが「Hレベル」のときには、クロックドインバーターX4が動作し、信号IN2が信号OUTとして出力される。
【選択図】図1
【解決手段】切替回路100は、制御信号CONTに応じて、入力信号IN1,IN2を切り替えて出力信号OUTとして出力する。具体的には、制御信号CONTが「Lレベル」のときには、クロックドインバーターX2が動作し、信号IN1が信号OUTとして出力され、制御信号CONTが「Hレベル」のときには、クロックドインバーターX4が動作し、信号IN2が信号OUTとして出力される。
【選択図】図1
Description
本発明は、第1クロック信号と第2クロック信号を切り替えて出力する切替回路等に関する。
スーパーへテロダイン方式の無線通信装置では、ミキサーを用いて、高周波信号である受信信号(RF信号)に、装置内部で生成した局部発振信号(ローカル信号)を乗算(合成)して、中間周波数の信号(IF信号)に変換(ダウンコンバート)する周波数変換が行われる(例えば、特許文献1参照)。
このような無線通信装置では、例えば製造過程での評価試験の一種として、局部発振信号を生成するVCO(Voltage Controlled Oscillator)等の発振器を動作させずに、外部から擬似的な局部発振信号であるテスト信号をミキサーに入力することが行われる。このために、発振器(VCO等)とミキサーとの間に切替回路を挿入し、この切替回路が、ミキサーに入力する信号として、局部発振信号とテスト信号とを切り替えるように構成する。
図6は、従来の切替回路100Aの回路構成の一例を示す図である。図6に示すように、この切替回路100Aは入力信号IN1,IN2が入力され、制御信号CONTに応じて、入力信号IN1,IN2の何れかを切り替えて出力信号OUTとして出力する。具体的には、制御信号CONTが「Lレベル」のときには、入力信号IN1が出力信号OUTとして出力され、制御信号CONTが「Hレベル」のときには、入力信号IN2が出力信号OUTとして出力される。
また、図7は、従来の切替回路100Aにおける信号波形である。図7では、横軸を時刻、縦軸を信号レベルとして、上から順に、制御信号CONT、入力信号IN1、入力信号IN2、出力信号OUTのそれぞれの信号波形を示している。
ところで、ミキサーへ入力するローカル信号は、デューティ比が50%のクロック信号である必要がある。例えば、広く用いられているギルバート・セル型のミキサーでは、差動対を構成するトランジスターをローカル信号のタイミングでスイッチングすることで、RF信号とローカル信号との乗算(合成)を行っている。このため、ローカル信号のデューティ比が50%でない場合、差動対を構成するトランジスターのスイッチング間隔が非同一となり、ミキサーの出力信号にスプリアス(不要波)が生じてしまう。
しかし、図6に示した従来の切替回路100Aでは、入力信号IN1,IN2として、デューティ比が50%のクロック信号を入力したとしても、出力信号OUTのデューティ比が50%とならない。図7の出力信号OUTは、50%以上となっている。これは、NANDゲートX11〜X13に起因する。
図8は、NANDゲートの回路構成図である。図8によれば、NANDゲートは、p型MOSFETであるトランジスターM1,M2と、n型MOSFETであるトランジスターM3,M4とを有して構成される。図8に示すように、NANDゲートでは、トランジスターM3,M4が直列接続されているため、バックゲート効果によって閾値が変化し、トランジスターM3のオン電圧と、トランジスターM4のオン電圧とに差が生じてしまう。このため、出力信号XOUTのオン期間T10とオフ期間T20とが非同一となる。
また、従来の切替回路100Aでは、NANDゲートX13の出力信号のロジックレベルと、その後段のインバーターX6の入力信号のロジックレベルとのずれが生じる。これは、使用されているMOSFETの個数の違いによる。すなわち、NANDゲートは、図8に示したように、2つのn型MOSFETと、2つのp型MOSFETとを有して構成される。一方、インバーターは、図9に示すように、1つのn型MOSFETと、1つのp型MOSFETとを有して構成される。
これらの理由により、従来の切替回路100Aの出力信号XOUTのデューティ比は、入力信号IN1,IN2のデューティ比(この場合、50%)と同じにはならない。なお、NANDゲートを用いて切替回路100Aを構成する例を示したが、NORゲートを用いる場合も同様の問題が発生する。
本発明は、上記事情に鑑みてなされたものであり、2つのクロック信号を切り替えて出力する切替回路において、出力信号のデューティ比を、入力されるクロック信号のデューティ比に保つことを目的としている。
上記課題を解決するための第1の形態は、ミキサー回路に入力するローカル信号として、第1クロック信号と第2クロック信号とを切り替える切替回路であって、所与の制御信号に従って前記第1クロック信号を選択して出力する第1のクロックドインバーター回路部と、前記制御信号に従って前記第2クロック信号を選択して出力する第2のクロックドインバーター回路部と、を備えた切替回路である。
この第1の形態によれば、所与の制御信号に従って動作する第1のクロックドインバーター回路部、及び、第2のクロックドインバーター回路部を備えている。第1のクロックドインバーター回路部は、第1のクロック信号を選択して出力し、第2のクロックドインバーター回路部は、第2のクロック信号を選択して出力する。クロックドインバーター回路部は、動作時には、単なるインバーターとして機能する。そのため、例えば、クロック信号のデューティ比が50%の場合には、出力される信号のデューティ比も50%になる。
第2の形態として、第1の形態の切替回路であって、前記第1及び第2のクロッドインバーター回路部は、信号選択用のMOSトランジスターが、信号増幅用のMOSトランジスターよりも、チャネル長に対するチャネル幅の比が大きいトランジスターで構成されてなる、切替回路を構成しても良い。
この第2の形態によれば、信号選択用のMOSトランジスターが、信号増幅用のMOSトランジスターよりも、チャネル長に対するチャネル幅の比が大きいトランジスターで構成されてなる。これにより、信号選択用のMOSトランジスターのチャネル幅にばらつきがあったとしても、信号増幅用のMOSトランジスターの遷移時間に影響を与えることがない。
この場合、第3の形態として、前記信号選択用のMOSトランジスターの前記比は、前記信号増幅用のMOSトランジスターの前記比の10倍以上でなる、ように構成しても良い。
また、第4の形態として、第1〜第3の何れかの形態の切替回路であって、前記ミキサー回路は、受信信号をダウンコンバージョンするための回路であり、前記第1クロック信号は、局部発振器により生成された局部発振信号であり、前記第2クロック信号は、前記局部発振信号に相等する擬似信号である、切替回路を構成しても良い。
更に、第5の形態として、ミキサー回路と、前記ミキサー回路に出力するローカル信号を切り替える請求項1〜4の何れか一項に記載の切替回路と、を備え、前記ミキサー回路により受信信号をダウンコンバージョンする受信回路を構成しても良い。
[構成]
図1は、本実施形態における切替回路100の回路構成図である。この信号切替回路100は、入力信号IN1,IN2(第1クロック信号及び第2クロック信号)が入力され、制御信号CONTに応じて、入力信号IN1,IN2の何れかを切り替えて出力信号OUTとして出力する。具体的には、制御信号CONTが「Lレベル」のときには、入力信号IN1が出力信号OUTとして出力され、制御信号CONTが「Hレベル」のときには、入力信号IN2が出力信号OUTとして出力される。
図1は、本実施形態における切替回路100の回路構成図である。この信号切替回路100は、入力信号IN1,IN2(第1クロック信号及び第2クロック信号)が入力され、制御信号CONTに応じて、入力信号IN1,IN2の何れかを切り替えて出力信号OUTとして出力する。具体的には、制御信号CONTが「Lレベル」のときには、入力信号IN1が出力信号OUTとして出力され、制御信号CONTが「Hレベル」のときには、入力信号IN2が出力信号OUTとして出力される。
この信号切替回路100はインバーターX1,X3,X5〜X8と、クロックドインバーターX2,X4とを備えて構成される。
インバーターX1は、入力信号IN1を反転増幅して出力する。
クロックドインバーターX2(第1のクロックドインバーター回路部)は、制御信号としてインバーターX8の出力信号が入力され、インバーターX1の出力信号を反転増幅して出力する。
また、クロックドインバーターX2は、トランジスターM1,M3,M5,M7を有して構成される。トランジスターM1,M3は、p型MOSFETであり、トランジスターM5,M7は、n型MOSFETである。また、トランジスターM1,M3,M5,M7は、電源電位Vddと接地電位GNDとの間に直列接続されている。そして、トランジスターM1のゲート端子にインバーターX7の出力信号が印加され、トランジスターM7のゲート端子インバーターX8の出力信号が印加される。つまり、トランジスターM1,M7が信号選択用のMOSトランジスターである。また、トランジスターM3,M5それぞれのゲート端子を共通として、インバーターX1の出力信号が印加される。つまり、トランジスターM3,M5が、信号増幅用のMOSトランジスターである。
また、トランジスターM1のチャネル長Lとチャネル幅Wとの比「W/L」は、トランジスターM3の「W/L」より大きく構成されている。具体的には、例えば、トランジスターM1の「W/L」が、トランジスターM3の「W/L」の10倍程度に構成されている。これにより、トランジスターM1のチャネル長Lにばらつきが生じたとしても、トランジスターM3の遷移時間に影響は生じない。
また同様に、トランジスターM7の「W/L」は、トランジスターM5の「W/L」より大きく構成されている。具体的には、例えば、トランジスターM7の「W/L」が、トランジスターM5の「W/L」の10倍程度に構成されている。これにより、トランジスターM7のチャネル長Lにばらつきが生じたとしても、トランジスターM5の遷移時間に影響は生じない。
なお、トランジスターM1,M7の「W/L」を、トランジスターM3,M5の「W/L」の10倍としたが、この限りではない。但し、10倍以上が好適である。
クロックドインバーターX2では、トランジスターM1,M7がともにオンのとき、トランジスターM3,M5がインバーターとして動作し、入力信号であるトランジスターM3,M5の共通ゲート端子への印加電圧(すなわち、インバーターX1の出力信号のレベル)を反転増幅して出力する。
つまり、入力電圧が「Hレベル」のときには、p型MOSFETであるトランジスターM3がオフとなり、n型MOSFETであるトランジスターM5がオンとなって、トランジスターM5,M7を通して、接地電位GND、すなわち「Lレベル」を出力する。一方、入力電圧が「Lレベル」のときには、逆に、トランジスターM5がオフとなり、トランジスターM3がオンとなって、トランジスターM1,M3を通して、電源電位Vdd、すなわち「Hレベル」を出力する。
このように、入力電圧のレベル(H/Lレベル)の変化に応じて、トランジスターM3,M5が交互にオン/オフする。従って、クロックドインバーターX2の出力電圧は、入力電圧のデューティ比を保つことができる。
加えて、トランジスターM1,M7それぞれの「W/L」は、トランジスターM3,M5それぞれの「W/L」より大きく構成されている。このため、トランジスターM1,M7それぞれのチャネル長Lにばらつきが生じたとしても、トランジスターM3,M5それぞれの遷移時間への影響を抑えることができる。
インバーターX3は、クロックドインバーターX2の出力信号を反転増幅して出力する。
クロックドインバーターX4(第2のクロックドインバーター回路部)は、制御信号としてインバーターX7の出力信号が入力され、インバーターX3の出力信号を反転増幅して出力する。
また、クロックドインバーターX4は、トランジスターM2,M4,M6,M8を有して構成される。トランジスターM2,M4は、p型MOSFETであり、トランジスターM6,M8は、n型MOSFETである。トランジスターM2,M4,M6,M8は、電源電位Vddと接地電位GNDとの間に、直列接続されている。そして、トランジスターM2のゲート端子に、インバーターX8の出力信号が印加され、トランジスターM8のゲート端子に、インバーターX7の出力信号が印加される。つまり、トランジスターM2,M8が、信号選択用のMOSトランジスターである。また、トランジスターM4,M6それぞれのゲート端子を共通として、インバーターX3の出力信号が印加される。つまり、トランジスターM4,M6が、信号増幅用のMOSトランジスターである。
また、トランジスターM2のチャネル長Lとチャネル幅Wとの比「W/L」は、トランジスターM4の「W/L」より大きく構成され、トランジスターM8の「W/L」は、トランジスターM6の「W/L」より大きく(具体的には、10倍以上)構成されている。これにより、トランジスターM2、M8のチャネル長Lにばらつきが生じたとしても、トランジスターM4,M6の遷移時間に影響は生じない。
クロックドインバーターX4では、クロックドインバーターX2と同様に、トランジスターM2,M8がともにオンのとき、トランジスターM4,M6がインバーターとして動作し、入力電圧となるトランジスターM4,M6の共通ゲート端子への印加電圧(すなわち、トランジスターX3の出力信号)を反転増幅して出力する。つまり、入力電圧のレベル(H/Lレベル)の変化に応じて、トランジスターM4,M6が交互にオン/オフする。従って、クロックドインバーターX4の出力電圧は、入力電圧のデューティ比を保つことができる。
加えて、トランジスターM2,M8それぞれの「W/L」は、トランジスターM4,M6それぞれの「W/L」より大きく構成されている。このため、トランジスターM2,M4のチャネル長Lにばらつきが生じたとしても、トランジスターM4,M6それぞれの遷移時間への影響を抑えることができる。
インバーターX5は、クロックドインバーターX4の出力信号を反転増幅して出力する。インバーターX6は、インバーターX5の出力信号を反転増幅し、出力信号OUTとして出力する。インバーターX7は、インバーターX8の出力信号を反転増幅して出力する。インバーターX8は、制御信号CONTを反転増幅して出力する。
[動作]
次に、信号波形を参照して、この切替回路100の動作を説明する。図2は、信号切替回路100における信号波形を示す図である。図2では、横軸を時刻t、縦軸を信号レベルとして、上から順に、制御信号CONT、入力信号IN1、入力信号IN2、出力信号OUTのそれぞれの信号波形を示している。
次に、信号波形を参照して、この切替回路100の動作を説明する。図2は、信号切替回路100における信号波形を示す図である。図2では、横軸を時刻t、縦軸を信号レベルとして、上から順に、制御信号CONT、入力信号IN1、入力信号IN2、出力信号OUTのそれぞれの信号波形を示している。
また、制御信号CONTとして「ゼロ(Lレベル)」を入力するとともに、入力信号IN1として、デューティ比が「50%」のパルス信号(クロック信号)を、入力信号IN2として「ゼロ(Lレベル)」を、それぞれ入力した場合を示している。すなわち、制御信号CONTが「Lレベル」であるため、インバーターX8の出力信号は「Hレベル」となり、次段のインバーターX7の出力信号は「Lレベル」となる。従って、クロックドインバーターX2は「オン」となり、クロックドインバーターX4は「オフ」となる。
つまり、入力信号IN1が、インバーターX1、クロックドインバーターX2、インバーターX5、インバーターX6を通って、出力信号OUTとして出力される。出力信号OUTのデューティ比は、入力信号IN1のデューティ比である50%を保っている。
[実験結果]
図3は、切替回路100に対する量産ばらつきのシミュレーション結果である。また、比較のため、図4に、従来の切替回路100A(図6参照)の量産ばらつきに対するシミュレーション結果を示す。何れも、入力信号IN1,IN2としてデューティ比が50%のクロック信号を入力したときの、出力信号OUTのデューティ比の分布を示したグラフである。また、サンプル数は「100」であり、各サンプルは、切替回路100、100Aそれぞれを構成する各素子のばらつき(具体的には、トランジスターM1〜M8の「W/L」のばらつき)を再現したものである。
図3は、切替回路100に対する量産ばらつきのシミュレーション結果である。また、比較のため、図4に、従来の切替回路100A(図6参照)の量産ばらつきに対するシミュレーション結果を示す。何れも、入力信号IN1,IN2としてデューティ比が50%のクロック信号を入力したときの、出力信号OUTのデューティ比の分布を示したグラフである。また、サンプル数は「100」であり、各サンプルは、切替回路100、100Aそれぞれを構成する各素子のばらつき(具体的には、トランジスターM1〜M8の「W/L」のばらつき)を再現したものである。
図3に示すように、本実施形態の切替回路100では、デューティ比の平均値が「50.432」、標準偏差σが「1.704」となった。一方、図4に示すように、従来の切替回路100Aでは、デューティ比の平均値が「59.483」、標準偏差σが「4.511」となった。つまり、本実施形態の切替回路100は、従来の切替回路100Aと比較して、デューティ比がほぼ「50%」となるとともに、デューティ比のばらつきが小さくなっており、MOSトランジスターの量産ばらつきに対しても、安定した性能を発揮しているといえる。
[適用例]
続いて、本実施形態の切替回路100の適用例として、測位用衛星の一種であるGPS(Global Positioning System)衛星から発信されているGPS衛星信号を受信するGPS受信回路を説明する。
続いて、本実施形態の切替回路100の適用例として、測位用衛星の一種であるGPS(Global Positioning System)衛星から発信されているGPS衛星信号を受信するGPS受信回路を説明する。
図5は、切替回路100を適用したRF受信回路20のブロック構成図である。図5に示すように、RF受信回路20は、SAW(Surface Acoustic Wave)フィルタ21と、LNA(Low Noise Amplifier)22と、VCO23と、切替回路100と、ミキサー24(ミキサー回路)と、LPF(Low Pass Filter)25とを備えて構成される。
SAWフィルタ21は、バンドパスフィルタであり、GPSアンテナ10で受信されたRF信号(受信信号)に対して、所定帯域の信号を通過させ帯域外の周波数成分を遮断する。なお、GPSアンテナ10では、GPS衛星信号を含むRF信号が受信される。LNA22は、低雑音アンプであり、SAWフィルタ21から出力されたRF信号を増幅する。
VCO23は、入力される制御電圧に応じた周波数であり、デューティ比が50%の局部発振信号を生成する。
切替回路100には、入力信号IN1として、VCO23で生成された局部発振信号(クロック信号)が、入力信号IN2としてテスト信号(クロック信号)が、それぞれ入力される。このテスト信号は、局部発振信号に相等する疑似信号であり、デューティ比が50%であるとともに、局部発振信号とは周波数が同一或いは異なる信号である。そして、切替回路100の出力信号OUTが、ローカル信号Loとしてミキサー24に入力される。つまり、ミキサー24には、デューティ比が50%のローカル信号Loが入力される。
ミキサー24は、LNA22から出力されたRF信号に対して、切替回路100から出力されたローカル信号Loを乗算(合成)して、中間周波数の信号(IF信号)にダウンコンバージョンする。
LPF25は、ミキサー24から主力されるIF信号に対して、RF信号とローカル信号Loとの差の周波数成分を含む所定の低帯域の信号を通過させ、帯域外の周波数成分を遮断する。
[作用・効果]
このように、本実施形態における切替回路100では、出力信号OUTのデューティ比が、入力信号のデューティ比に保たれる。
このように、本実施形態における切替回路100では、出力信号OUTのデューティ比が、入力信号のデューティ比に保たれる。
なお、本発明の適用可能な実施形態は、上述の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。
100,100A 切替回路
X1,X3,X5〜X8 インバーター、X2,X4 クロックドインバーター
X11〜X13 NANDゲート
IN1,IN2 入力信号、XOUT 出力信号
X1,X3,X5〜X8 インバーター、X2,X4 クロックドインバーター
X11〜X13 NANDゲート
IN1,IN2 入力信号、XOUT 出力信号
Claims (5)
- ミキサー回路に入力するローカル信号として、第1クロック信号と第2クロック信号とを切り替える切替回路であって、
所与の制御信号に従って前記第1クロック信号を選択して出力する第1のクロックドインバーター回路部と、
前記制御信号に従って前記第2クロック信号を選択して出力する第2のクロックドインバーター回路部と、
を備えた切替回路。 - 前記第1及び第2のクロッドインバーター回路部は、信号選択用のMOSトランジスターが、信号増幅用のMOSトランジスターよりも、チャネル長に対するチャネル幅の比が大きいトランジスターで構成されてなる、請求項1に記載の切替回路。
- 前記信号選択用のMOSトランジスターの前記比は、前記信号増幅用のMOSトランジスターの前記比の10倍以上でなる、請求項2に記載の切替回路。
- 前記ミキサー回路は、受信信号をダウンコンバージョンするための回路であり、
前記第1クロック信号は、局部発振器により生成された局部発振信号であり、
前記第2クロック信号は、前記局部発振信号に相等する擬似信号である、
請求項1〜3の何れか一項に記載の切替回路。 - ミキサー回路と、
前記ミキサー回路に出力するローカル信号を切り替える請求項1〜4の何れか一項に記載の切替回路と、
を備え、前記ミキサー回路により受信信号をダウンコンバージョンする受信回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016076779A (ja) * | 2014-10-03 | 2016-05-12 | パナソニック株式会社 | ダイバーシティ受信機 |
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- 2010-06-28 JP JP2010145920A patent/JP2012010220A/ja not_active Withdrawn
Cited By (1)
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