JP2011530832A - チップ駆動機構を内蔵しているｏｌｅｄデバイス - Google Patents

Abstract

ピクセルに電流が与えられるときに光を生成するように、行及び列に配列されて基板上に配置される複数の電流駆動ピクセルを有するエレクトロルミネッセントデバイスであって、第１の電極及び第２の電極、並びに該第１の電極と該第２の電極との間に配置される電流応答エレクトロルミネッセント媒体を有する各ピクセルと、２０マイクロメートル未満の厚みを有し、少なくとも４つのピクセルの動作を制御するトランジスタ駆動回路を含む、少なくとも１つのチップレットであって、前記基板上に実装され、接続パッドを有する、少なくとも１つのチップレットと、前記チップレットの少なくとも一部の上に配置される平坦化層と、前記平坦化層上に配置され、前記チップレットの前記接続パッドの少なくとも１つに接続される第１の導電層と、前記チップレットの前記トランジスタ駆動回路部が前記４つのピクセルへの電流を制御するように、前記第１の導電層、及び前記チップレットの前記接続パッドのうちの少なくとも１つを通じて電気信号を与える構造体とを備える、エレクトロルミネッセントデバイスである。

Description

本発明は、半導体駆動素子を備えるエレクトロルミネッセントディスプレイに関する。

有機エレクトロルミネッセント（ＥＬ）デバイスは、最も簡単な形において、正孔を注入するためのアノードとしての役割を果たす第１の電極と電子を注入するためのカソードとしての役割を果たす第２の電極との間に配置される有機エレクトロルミネッセント媒体からなる。有機エレクトロルミネッセント媒体は、光の放射をもたらす正孔及び電子の再結合を助ける。これらのデバイスは一般的に、有機発光ダイオード、又はＯＬＥＤとも呼ばれる。基本的な有機ＥＬ素子が、米国特許第４，３５６，４２９号に記述されている。たとえば、テレビ、コンピューターモニター、携帯電話ディスプレイ、又はデジタルカメラディスプレイのようなディスプレイとして有用であるピクセル化されたＯＬＥＤディスプレイデバイスを構成するために、個々の有機ＥＬ素子をマトリックスパターンでピクセルとして配置することができる。これらのピクセルに全て同じ色を放射させて、それによりモノクロディスプレイを作り出すこともできるし、又はこれらのピクセルに、３ピクセル赤／緑／青（ＲＧＢ）ディスプレイのように複数の色を生成させることもできる。高性能のディスプレイを作り出すために、ＯＬＥＤディスプレイデバイスは、アクティブマトリックス（ＡＭ）駆動回路部も用いて製造されてきた。そのようなＡＭ ＯＬＥＤディスプレイデバイスの一例が、米国特許第５，５５０，０６６号に開示されている。アクティブマトリックス回路部は一般的に、基板上に薄膜トランジスタ（ＴＦＴ）を形成し、そのＴＦＴ上に有機エレクトロルミネッセント媒体を形成することによって実現される。

これらのＴＦＴは、アモルファスシリコン又はポリシリコンのような半導体の薄い層（通常、１００ｎｍ〜４００ｎｍ）からなる。しかしながら、そのような薄膜半導体の特性は多くの場合に、高品質のＯＬＥＤデバイスを構成するには不十分である。たとえば、アモルファスシリコンは、使用期間が長期にわたると、そのしきい値電圧（Ｖｔｈ）及びキャリア移動度変化に関して不安定である。ポリシリコンは多くの場合に、結晶化過程に起因して、しきい値電圧（Ｖｔｈ）及びキャリア移動度が基板にわたって大きく変動する。ＯＬＥＤデバイスは電流を注入することによって動作するので、ＴＦＴが変動する結果として、ＯＬＥＤピクセルの輝度が変動し、ディスプレイの視覚品質が劣化する可能性がある。ＴＦＴ変動を補償するために、各ピクセル内に付加的なＴＦＴ回路部を追加するなどの新規の補償方式が提案されているが、そのような補償は構成を複雑にし、歩留まり、コストに悪影響を及ぼす可能性があるか、又はＯＬＥＤ発光面積を小さくする。さらに、大型フラットパネルテレビの用途に使用されるような、さらに大きな基板に薄膜トランジスタ製造工程が適用されるとき、その変動が大きくなり、工程コストが増加する。

薄膜トランジスタが抱えるこれらの問題を回避する１つの手法は、代わりに、半導体基板内に従来のトランジスタを製造し、その後、これらのトランジスタをディスプレイ基板上に移送することである。Matsumura等による特許文献１は、ピクセル素子を制御するためにディスプレイ内に固定される半導体集積回路（ＩＣ）を用いてディスプレイを組み立てるための方法を教示し、ＩＣ内の内蔵トランジスタが、従来技術のディスプレイのＴＦＴによって実行される通常の機能を代わりに実施する。Matsumuraは、たとえば研磨することによって、半導体基板を２０マイクロメートル〜１００マイクロメートルの厚みまで薄くすべきであることを教示する。その後、基板は、集積回路を含む、より小さな部品にダイシングされ、その部品はこれ以降、「チップレット」と呼ばれる。Matsumuraは、たとえば、エッチング、サンドブラスト、レーザビーム加工、又はダイシングによって、半導体基板を切断する方法を教示する。また、Matsumuraはピックアップ方法も教示し、その方法では、所望のピッチに対応する真空孔を備える真空チャックシステムを用いて、チップレットが選択的にピックアップされる。その後、チップレットはディスプレイ基板に移送され、そこで、チップレットは厚い熱可塑性樹脂の中に入れられる。

しかしながら、Matsumuraによって教示される工程にはいくつかの不都合がある。第一に、半導体基板の厚みは典型的には、５００マイクロメートル〜７００マイクロメートルである。このようにして基板を薄くすることは難しく、厚みが薄い場合、結晶基板は非常に脆弱であり、割れやすい。それゆえ、Matsumuraによれば、チップレットは非常に厚く、少なくとも２０マイクロメートルである。チップレットは２０マイクロメートル未満の厚みを有することが望ましく、さらには１０マイクロメートル未満であることが好ましい。また、チップレット内に複数の金属配線層を含むことも望ましいので、チップレットの半導体部分の厚みは、チップレットの全厚よりも著しく薄くなければならない。Matsumuraのチップレットが厚い結果として、基板にわたって表面高が大きく変動し、それにより、次にチップレット上に金属層を堆積し、パターニングするのが難しくなる。たとえば、Matsumuraは１つの望ましくない影響として凹形変形を記述している。チップレットを薄くするほど、これらの表面高変動の問題は小さくなり、チップレット上に後続の層を形成するのが容易になるであろう。

Matsumuraによって教示される工程の別の不都合な点は、チップレットの表面積が、真空孔固定具によってピックアップされるほど十分に大きくなければならないことである。結果として、チップレットの長さ及び幅は、真空孔の最小サイズよりも大きくなければならない。高解像度のディスプレイを実現できるように、そして、単一の基板上に多数のチップレットを製造することができ、それによりユニット製造コストを下げることができるように、チップレットの表面積は小さいことが望ましい。また、チップレットの形状は、ピクセル間に収まるように、かつ光放射を遮断しないようになされることが望ましい。それゆえ、チップレットをピクセルの行間又は列間の空間に配置することができるように、他の寸法と比べて、その長さを短くするか、又はその幅を細くすべきである。

トランジスタ回路を移送する工程が、Kimuraによる特許文献２において教示される。この工程では、剥離層上にある「移送元基板」上に薄膜トランジスタが形成され、配線されて回路が形成される。その後、それらの回路は反転され、ディスプレイ基板に取り付けられる。それらの回路は、剥離層に光を照射することによって、移送元基板から剥離される。この構成は、「パッドダウン」構成と呼ぶことができる。Kimuraの工程は、パッドダウン構成において回路を反転する必要があるので、その回路とディスプレイ基板上に形成される配線との間の電気的接続が、回路と基板との間に導電性接着層を「局所的に形成する」ことによって行なわれる。

Kimuraの工程にはいくつかの不都合がある。第一に、半導体の薄膜層が剥離層上に形成されなければならないので、高い品質を達成するのが難しい。最も良いトランジスタ性能を達成するために、結晶性シリコンウェハーのような、高品質の結晶性半導体を使用することが望ましい。第二に、この手法は、導電性接着剤の孤立したビードを形成するのに付加的なコストを必要とする。第三に、導電性接着剤の小さなビードに位置合わせすることによって、良好な品質の電気的接続の高い歩留まりを達成するのは難しい。それゆえ、パターニングされた導電性接着剤を不要にすることが望ましい。

米国特許出願公開第２００６／００５５８６４Ａ１号 米国特許第７，１６９，６５２号

本発明の目的は、チップレットのサイズが低減され、それゆえコストが削減される、チップレット駆動素子を有するエレクトロルミネッセントＯＬＥＤディスプレイを製造する改善された方法を提供することである。本発明の別の目的は、チップレット駆動素子を有するディスプレイの厚みを薄くすることである。本発明のさらに別の目的は、薄膜金属堆積工程を用いて、ＯＬＥＤピクセル素子に相互接続される超薄チップレット駆動素子を提供することである。

本目的は、ピクセルに電流が与えられるときにピクセルが光を生成するように、行及び列に配列されて基板上に配置される複数の電流駆動ピクセルを有するエレクトロルミネッセントデバイスであって、
（ａ）第１の電極及び第２の電極、並びに該第１の電極と該第２の電極との間に配置される電流応答エレクトロルミネッセント媒体を有する各ピクセルと、
（ｂ）２０マイクロメートル未満の厚みを有し、少なくとも４つのピクセルの動作を制御するトランジスタ駆動回路部を含む、少なくとも１つのチップレットであって、前記基板上に実装され、接続パッドを有する、該少なくとも１つのチップレットと、
（ｃ）前記チップレットの少なくとも一部の上に配置される平坦化層と、
（ｄ）前記平坦化層上に配置され、前記チップレットの前記接続パッドの少なくとも１つに接続される第１の導電層と、
（ｅ）前記チップレットの前記トランジスタ駆動回路部が前記４つのピクセルへの電流を制御するように、前記第１の導電層、及び前記チップレットの前記接続パッドのうちの少なくとも１つを通じて電気信号を与える手段、とを備える、エレクトロルミネッセントデバイスによって達成される。

本発明による、ＯＬＥＤディスプレイの４つのピクセルの配置図である。 カラーフィルターを用いないピクセルの場合の図１のデバイスの線Ｘ−Ｘ’に沿って見た断面図である。 カラーフィルターが用いられるピクセルの場合の図１のデバイスの線Ｕ−Ｕ’に沿って見た断面図である。 本発明による、集積回路チップレットの回路図である。 本発明の別の実施形態による、集積回路チップレットの回路図である。 チップレット駆動回路部を備えるＯＬＥＤディスプレイを形成するための工程を示すブロック図である。 チップレットをピックアップする前のチップレットを含むウェハーの配置図である。 図５の線Ｙ−Ｙ’に沿って見た断面図である。 図５の線Ｚ−Ｚ’に沿って見た断面図である。 本発明による、チップレットの詳細な断面図である。 チップレットをピックアップし、移送するために用いられるスタンプの平面図である。 半導体基板上のチップレット上にあるチップレットスタンプの平面図である。 静電損傷保護回路の回路図である。

層の厚さのようないくつかのデバイスの特徴寸法は多くの場合にサブマイクロメートルの範囲にあるので、それらの図面は、寸法を正確にすることよりも、見やすくするような縮尺で描かれる。

図１は、本発明による、ＯＬＥＤディスプレイデバイスの４つのピクセル（２０ａ、２０ｂ、２０ｃ及び２０ｄ）素子のグループの配置図を示す。４つのピクセルはそれぞれ、赤色、緑色、青色及び白色（ＲＧＢＷ）のような異なる色を放射するように配置することができる。図１はディスプレイ全体の一部を表しており、ディスプレイ全体は多数の行及び列に配列されるそのようなピクセルグループのアレイから構成されることになる。たとえば、最新のテレビは、１９２０行及び１０８０列のそのようなピクセルグループを用いて構成されるであろう。

ピクセル２０ａ、２０ｂ、２０ｃ及び２０ｄへの電流を制御するために、チップレット１２０が配置される。チップレットは個別に製造される集積回路であり、ディスプレイデバイス内に実装され、内蔵される。従来のマイクロチップ（又はチップ）と概ね同様に、チップレットは基板から製造され、集積トランジスタと、半導体製造設備（又は製造工場）において堆積され、その後、フォトリソグラフィ法を用いてパターニングされる絶縁体層及び導体層とを含む。チップレット内のこれらのトランジスタは、後にさらに詳細に記述されるように、トランジスタ駆動回路内に配置され、ディスプレイのピクセルへの電流を駆動する。チップレットは、従来のマイクロチップよりも小さく、従来のマイクロチップとは異なり、チップレットへの電気的接続は、ワイヤボンディング又はフリップチップボンディングによって行なわれない。代わりに、各チップレットをディスプレイ基板上に実装した後に、引き続き導電層及び絶縁体層の堆積及びフォトリソグラフィパターニングが実施される。それゆえ、たとえば、サイズが２マイクロメートル〜１５マイクロメートルのバイアを用いることによって、それらの接続を小さくすることができる。チップレット及びチップレットへの接続は、１つ又は複数のピクセルのエリア内に配置されるほど十分に小さく、ディスプレイサイズ及び解像度によるが、そのサイズは約５０マイクロメートル〜５００マイクロメートルの範囲にある。チップレット、並びにその製造及び実装工程についてのさらに詳しい事柄は、後に説明されるであろう。

各ピクセルは、ピクセル２０ａ内の下側電極１６１ａのような、下側電極を設けられる。ピクセル２０ａの発光エリアは、下側電極上に形成される絶縁体内の開口部１６３ａによって画定される。そのデバイスは、第１の導電層内に形成される複数の導電性素子を含み、それらの素子は、チップレットがピクセルへの電流を制御できるようにするために、チップレットのトランジスタ駆動回路に電気信号を与えるのを容易にするように配置される。チップレット１２０は、導体１３３ａを通じて、ピクセル２０ａへの電流を制御する。たとえば、導体１３３ａは、バイア１４３ａを通じてチップレット１２０に接続され、バイア１５３ａを通じて下側電極１６１ａにも接続される。そのデバイスは、電力線、データ線及び選択線を含む一連の信号線も含み、それらの信号線は第１の導電層内に形成され、ディスプレイのエッジからチップレットまで電気信号を伝送する。電力線は、有機エレクトロルミネッセント素子を動作させるための電流源を与える信号線である。データ線は、各ピクセルの明度を調節するための明度情報を伝送する信号線である。選択線は、ディスプレイのどの行がデータ線から明度情報を受信することになるかを選択的に決定する線である。したがって、選択線及びデータ線は直交するように配線される。

電力線１３１によって、チップレット１２０に電力が与えられる。電力線とチップレット１２０との間を接続するために２つのバイアが設けられる。ピクセル２０ａ及びピクセル２０ｂのための明度情報を含むデータ信号をチップレット１２０に伝達するために、列方向においてデータ線１３５が設けられる。同様に、ピクセル２０ｂ及びピクセル２０ｄのための明度情報を含むデータ信号をチップレット１２０に伝達するために、列方向においてデータ線１３６が設けられる。後にさらに詳細に検討される代替的な実施形態では、データ線１３５及び１３６並びに電力線１３１は、それぞれ１つのバイアのみによって、チップレット１２０に接続することができる。ピクセル２０ａ及び２０ｂのための行選択信号をチップレットに伝達するために、行方向において選択線セグメント１３７ａが設けられる。行選択信号は、特定のピクセル行を指示するために用いられ、明度情報を与えるためのデータ信号と同期する。したがって、行選択信号及びデータ信号は直交する方向において与えられる。チップレット１２０は、集積回路上の内部パススルー接続によって選択線セグメント１３７ａから選択線セグメント１３７ｂに行選択信号を伝達する。その後、選択線セグメント１３７ｂは、同じ行内に配置される後続のチップレットに行選択信号を伝達する。同様に、ピクセル２０ｃ及び２０ｄのための行選択信号をチップレット１２０に伝達するために、行方向において選択線セグメント１３８ａが設けられる。チップレット１２０は、集積回路上の別の内部パススルー接続を通って選択線セグメント１３８ａから選択線セグメント１３８ｂに行選択信号を伝達する。選択線セグメント１３７ａ及び１３７ｂは合わせて、不連続である単一の選択線を形成するための役割を果たす。選択線セグメント間の接続は、チップレット内のパススルー接続によって設けられる。２つのセグメントだけが示されるが、選択線は一連の多数のそのようなセグメントを含むことができる。同様に、選択線セグメント１３８ａ及び１３８ｂは合わせて、単一の不連続の選択線を形成するための役割を果たす。本発明の好ましい実施形態では、選択線セグメント及びデータ線は全て単一の金属層をから形成される。その際、直交するアレイにわたる信号伝達は、チップレット上のパススルー接続を通じて、行選択信号、データ信号のいずれか、又はその両方を転送することによって達成される。

図２Ａは、線Ｘ−Ｘ’に沿って見た図１のＯＬＥＤディスプレイデバイスの断面図を示しており、ピクセル２０ａは白色ピクセルであり、それゆえ、カラーフィルターは不要である。そのデバイスは、ディスプレイ基板１００上に構成されることが図示される。ディスプレイ基板１００上に、接着層１１１が設けられる。接着層１１１のための１つの好ましい材料は、約０．５マイクロメートル〜１０マイクロメートルまでスピンコーティングによって形成される、ベンゾシクロブテン（ＢＣＢ）である。チップレット１２０は接着層１１１内に配置される。チップレットは厚み（Ｈ）を有し、それは２０マイクロメートル未満であることが好ましく、１０マイクロメートル未満であることがさらに好ましい。チップレット１２０周囲の表面高変動を低減し、かつ後続の導電層を連続して形成するのを容易にするために、平坦化層１１２が設けられる。平坦化層１１２は、チップレット１２０の厚み（Ｈ）よりも厚く形成されることが好ましい。平坦化層１１２のための有用な材料は、スピンコーティングによって形成されるベンゾシクロブテン（ＢＣＢ）である。接着層１１１及び平坦化層１１２の界面において光学的な反射を引き起こす可能性がある屈折率の差を低減するために、これらの層に対して同じ材料を用いることが特に好都合である。それゆえ、同じ材料を用いることによって、接着層１１１及び平坦化層１１２の屈折率は同じになる。接続パッド３５３ａに近づくことができるように、平坦化層１１２及びチップレット１２０上のオプションの絶縁体副層１２１内にバイア１４３ａが開けられる。これらのバイアの形成は、フォトリソグラフィ技法を用いて行なうことができ、平坦化層１１２のためにフォトイメージャブルＢＣＢ化合物が用いられる場合には容易である。チップレット１２０は、接続パッド３５３ａのような接続パッドが上を向くように、基板１００上に実装される。この構成は、「パッドアップ」構成と呼ぶことができる。詳細には、チップレット内のトランジスタ（図示せず）は、接続パッドと基板１００との間に配置される。この構成は、後続の配線層のために接続パッドに近づきやすいという点で好都合である。

平坦化層１１２上に、導体層（又は配線層）が形成される。その後、この導体層は、従来のフォトリソグラフィ技法を用いて、選択線、データ線及び電力線に、また導体１３３ａのような、チップレットとアノードとの間の結合子にパターニングされる。その際、導体層とチップレット１２０との間の電気的接続は、バイア１４３ａのようなバイアを通じて容易に行なうことができる。これにより、高品質で、信頼性の高い電気的接続が可能になる。ピクセルへの電流は配線層によって与えられるので、この層は低い抵抗を有するように構成されることが好ましい。この点について、この層のための好ましい材料は、約２００ｎｍ〜５００ｎｍの厚みに形成されるアルミニウム又はアルミニウム合金を含む。この配線層上に、絶縁体層１１３が形成される。バイア１５３ａのようなバイアが、上から配線層への接続を提供する。絶縁体層１１３上に下側電極１６１ａが設けられる。このボトムエミッタ構成では、下側電極１６１ａは、少なくとも部分的に透明になるように成される。有用な材料は、酸化インジウムスズ（ＩＴＯ）又はアルミニウムドープ酸化亜鉛（ＡＺＯ）などの透明導電性酸化物を含む。２５ｎｍ未満のアルミニウム、銀などの薄い金属を用いることもできる。下側電極１６１ａのエッジ上に、絶縁体層１１４が形成される。この絶縁体層１１４は、たとえば、フォトパターニングされるポリマーから構成することができ、下側電極１６１ａのエッジにおける高い電界を防ぐための役割を果たす。この目的を果たすための同様の絶縁体層が、米国特許第６，２４６，１７９号明細書において記述される。下側電極１６１ａと接触できるように、絶縁体層内に開口部１６３ａが設けられる。

下側電極１６１ａ上に、有機エレクトロルミネッセント媒体１６５が形成される。当該技術分野において多数の異なる有機エレクトロルミネッセント媒体構成が知られており、当業者であればそれらの構成を本発明にうまく適用することができる。有機エレクトロルミネッセント媒体１６５は単層として示されるが、正孔輸送副層及び電子輸送副層のような複数の副層を含むことが好ましい。有機エレクトロルミネッセント媒体１６５は、正孔注入副層、電子注入副層、又は特化した発光副層のような付加的な副層を含むことができる。光生成ユニット間の有機エレクトロルミネッセント媒体をパターニングするのを不要にするために、有機エレクトロルミネッセント媒体１６５のために、全ての異なる色のピクセルによって用いられる全ての種々の波長において光を放射する共通の広帯域（又は白色）光源が用いられることが好ましい。カラーピクセルは、カラーフィルター素子を光生成素子と位置合わせすることによって達成される。広帯域または白色光を放射する有機ＥＬ媒体層のいくつかの例が、たとえば、米国特許第６，６９６，１７７号明細書において記述される。しかしながら、本発明は、各ピクセルがピクセル毎に個別にパターニングされる有機エレクトロルミネッセント媒体副層のうちの１つ又は複数を有する場合にも十分に機能するように構成することができる。有機ＥＬ媒体は、正孔注入副層、正孔注入副層上に配置される正孔輸送副層、正孔輸送副層上に配置される発光副層、発光副層上に配置される電子輸送副層のようないくつかの副層から構成される。本発明をうまく実施するために、それよりも少ないか、又は多い副層を有する有機エレクトロルミネッセント媒体１６５の代替的な構成を用いることもできる。

有機エレクトロルミネッセント媒体１６５上に、上側電極１６９が形成される。単層として示されるが、上側電極１６９も複数の副層を含むことができる。いくつかの上側電極構成が当該技術分野において知られており、当業者であれば本発明に適用することができる。上側電極１６９のための１つの構成は、電流注入を容易にするために有機エレクトロルミネッセント媒体１６５と接触している約０．５ｎｍ厚のＬｉ又はＬｉＦの副層と、それに続く約１００ｎｍ〜４００ｎｍ厚のＡｌの副層とを含む。ＯＬＥＤデバイスを製造する技術分野において一般的に用いられる防湿封入（図示せず）又は乾燥剤のような他の機構も含むことができる。有機エレクトロルミネッセント媒体１６５を通じて、下側電極１６１ａと上側電極１６９との間に電流が流れる結果として、光５０が放射される。

図２Ｂは、線Ｕ−Ｕ’に沿って見た図１のＯＬＥＤディスプレイデバイスの断面図を示しており、ピクセル２０ｂはカラーフィルターを有する。カラーフィルター１９０ａが発光エリアの下に配置され、図に示されるように接着層１１１の前に堆積することができる。代替的な実施形態では、カラーフィルターは接着剤の上に配置することができる。ＲＧＢＷタイプのディスプレイの場合、白色ピクセルはカラーフィルターを用いることなく構成することができる。カラーフィルターは、スピンコーティングのような方法によって形成することができ、約１マイクロメートル〜３マイクロメートルの厚みを有する。平坦化層がカラーフィルター及びチップレット１２０の両方を平坦化するための役割を果たすように、カラーフィルターは平坦化層１１２下に配置されることが好ましい。カラーフィルターは、チップレットを実装する前に形成されることが好ましい。チップレットは相対的に厚いため、その存在はカラーフィルターの適切なスピンコーティングを損なう恐れがあるので、カラーフィルターを形成した後にチップレットをスタンピングすることによって、デバイス性能及び歩留まりが高められる。さらに、チップレットを無駄にする可能性を小さくできるように、チップレットを配置する前にカラーフィルター工程を検査して、欠陥のあるデバイスを廃棄することができ、それにより全製造コストを削減することができる。

図３Ａは、本発明による、各チップレット上に設けられる集積回路３００の回路図を示す。集積回路３００は、独立した４つのＯＬＥＤピクセル素子を駆動するように構成される。集積回路３００は、４つの選択トランジスタ（３２０ａ、３２０ｂ、３２０ｃ及び３２０ｄ）と、４つのストレージキャパシタ（３３０ａ、３３０ｂ、３３０ｃ及び３３０ｄ）と、４つの駆動トランジスタ（３４０ａ、３４０ｂ、３４０ｃ及び３４０ｄ）を含む。本発明をうまく実施するために、それよりも多いか、又は少ない構成要素を有する他の回路を用いることもできる。これらの構成要素は、第１の行内に配置される接続パッド３５１ａ、３５１ｂ、３５３ａ、３５３ｂ、３５４ａ、３５５ａ及び３５６ａと、第２の行内に配置される接続パッド３５２ａ、３５２ｂ、３５３ｃ、３５３ｄ、３５４ｂ、３５５ｂ及び３５６ｂとを含む、２つ行内に配置されるいくつかの接続パッドに接続される。接続パッド３５３ａ、３５３ｂ、３５３ｃ及び３５３ｄは、各ピクセルの有機発光ダイオード素子の下側電極（アノード）に接続するために設けられる。これらの接続パッドはそれぞれ、駆動トランジスタ３４０ａ、３４０ｂ、３４０ｃ及び３４０ｄに電気的に接続される。接続パッド３５６ａ及び３５６ｂは、外部電力線に接続するために配置され、パススルー接続３１６によって電気的に接続され、全ての駆動トランジスタ３４０ａ、３４０ｂ、３４０ｃ及び３４０ｄに電気的に接続される。接続パッド３５１ａ及び３５１ｂは、第１の外部選択線に接続するために配置され、パススルー接続３１１ａによって電気的に接続され、選択トランジスタ３２０ａ及び３２０ｂのゲートに電気的に接続される。接続パッド３５２ａ及び３５２ｂは第２の外部選択線に接続するために配置され、パススルー接続３１１ｂによって電気的に接続され、選択トランジスタ３２０ｃ及び３２０ｄのゲートに電気的に接続される。接続パッド３５４ａ及び３５４ｂは第１の外部データ線に接続するために配置され、パススルー接続３１４ａによって電気的に接続され、選択トランジスタ３２０ａ及び３２０ｃに電気的に接続される。接続パッド３５５ａ及び３５５ｂは、第１の外部データ線に接続するために配置され、パススルー接続３１４ｂによって電気的に接続され、選択トランジスタ３２０ｂ及び３２０ｄに電気的に接続される。

外部選択線がディスプレイのピクセルの行をアドレス指定し、外部データ線がディスプレイの列をアドレス指定するために、これらの線は直交するパターンに配置されなければならない。製造ステップが追加されるのを避けるために、これらの外部線は単一の金属層から形成されることが望ましい。これは、チップレット上のパススルー接続を通じてデータ信号又は選択信号のいずれかを転送することによって果たされる。図示される事例では、選択信号、データ信号、及び電力信号は全てパススルー接続を設けられる。外部選択線は不連続であり、接続を完成させるためにパススルー接続を必要とする。しかしながら、外部データ線及び電力線は連続である。この場合、２つのデータ信号及び電力信号毎に、２つの接続パッドに１つのパススルー接続を設けることは、冗長性の利点を有する。すなわち、接続パッドと外部データ線又は外部電力線との間の接続のうちの１つが完全には形成されないか、又は別の事情で不完全である場合でも、そのデバイスは機能し続けるであろう。

本発明の代替的な実施形態では、パススルー接続は、選択信号に対してのみ設け、データ信号には設けないことができるか、又はその逆にすることができる。オプションで、電源信号のためのパススルー接続は無くすこともできる。パススルー接続を除去することに加えて、除去される各パススルー接続に関連付けられる２つの接続パッドのうちの１つを除去することもできる。１つのそのような代替的な実施形態が図３Ｂに示される。この代替的な実施形態は、回路部及び接続パッドのために必要とされるチップレットの表面積が削減されるという利点を有する。しかしながら、この代替的な実施形態は、データ信号及び電力信号のための冗長接続に関する利点を失う。

図１〜図３Ｂは、チップレットが４つのピクセルを駆動する好ましい実施形態を示しており、４つのピクセルは赤色、緑色、青色及び白色光を放射するピクセルを含む。代替的な実施形態では、チップレットは、異なる数のピクセル、たとえば、８個、１２個又は１６個のピクセルを駆動することができる。たとえば、４つの赤色サブピクセル、４つの緑色サブピクセル、４つの青色サブピクセル及び４つの白色サブピクセルを含む１６個のピクセルを制御するチップレットを構成することができる。チップレットは等しい数の異なる各カラーサブピクセルを駆動することが好ましく、たとえば、Ｎ個の赤色サブピクセル、Ｍ個の緑色サブピクセル、Ｐ個の青色サブピクセル及びＱ個の白色サブピクセルの場合、Ｎ＝Ｍ＝Ｐ＝Ｑであり、Ｎは２以上の整数である。異なる色の各ピクセルが、色効率が異なることに起因して異なる駆動電流を必要とする可能性があるので、この構成は、異なる色毎にトランジスタ設計（チャネル幅とチャネル長とのチャネル比など）を個別に最適化できるという利点を与える。したがって、全てのチップレットを同一に構成できるように、各チップレットが等しい数の各カラーピクセルを駆動するディスプレイ設計の場合に好都合である。そのような構成は、チップレットをディスプレイエリア内で対称に配置するのも容易にする。

図４は、本発明による、ＯＬＥＤディスプレイを形成するための工程ステップを示すブロック図である。工程５００は集積回路を形成することによってステップ５１０から開始する。これらの集積回路は、ＯＬＥＤディスプレイの１つ又は複数のピクセルを駆動する構成に配置される。集積回路は、従来の既知の集積回路製造技法を用いて、シリコン・オン・インシュレータタイプ（ＳＯＩ）基板から形成されることが好ましい。好ましいＳＯＩ基板は、二酸化シリコンのような絶縁層上に形成される結晶性シリコン層を含み、絶縁層はさらにバルク結晶性シリコンウェハー上に形成される。二酸化シリコン層は一般的に、「埋込酸化物」、又は「ＢＯｘ」と呼ばれる。ＳＯＩウェハーを製造するために当該技術分野において種々の方法が知られている。これらの方法のうちのいくつかは、二酸化シリコン層を有する第１のシリコンウェハーを第２のシリコンウェハーに結合し、その後、二酸化シリコン層上に結晶性シリコンの薄膜が残るように第２のシリコンウェハーを劈開又は薄片化することを含む。そのようなＳＯＩウェハーは種々の供給業者から市販されている。また、本発明を実施するのに有用であるＳＯＩ基板上に形成される集積回路も、半導体製造会社として知られている種々の市販品供給業者から購入することができる。本発明の目的を果たすために、チップレットのための集積回路を形成するのに用いられるこの基板は、これ以降、「集積回路基板」と呼ばれる。

ステップ５２０において、集積回路基板からチップレットを部分的に分離するために、剥離エッチングが実行される。このステップは、図５に示される集積回路基板に部分的に取り付けられるチップレットの配置図及び図６Ａ及び図６Ｂの断面図においてさらに示される。図６Ａは、線Ｙ−Ｙ’に沿って見た図５からの断面図であり、図６Ｂは、線Ｚ−Ｚ’に沿って見た図５からの断面図である。チップレット１２０は、シリコン・オン・インシュレータタイプからなる集積回路基板から形成される。シリコン・オン・インシュレータ基板は、１０マイクロメートル未満の厚みを有することが好ましく、０．０５マイクロメートル〜５マイクロメートルの厚みを有することがさらに好ましい半導体層６０５からなり、その半導体層は、０．１マイクロメートル〜３．０マイクロメートルの厚みを有する埋込酸化物によって集積回路基板バルク６０１から分離される。チップレットのエリアにおいて、その半導体層は、トランジスタのソース領域及びドレイン領域を形成する際に用いられる、ドープされた領域及びウェルを含む半導体部分を含む。半導体層上に回路層６７０が形成され、その層は、ゲート電極を形成するためのチップレット導体副層、及びトランジスタ間の電気的接続を形成するための役割を果たす１つ又は複数のチップレット導体副層のような、チップレット導体副層を含む。回路層６７０は、チップレット導体副層のうちの１つに形成される接続パッド３５３ｂ、３５３ｄ、３５４ａ及び３５４ｂのような接続パッドを含む。

回路層６７０及び半導体層６０５が、図７に示されるチップレット１２０の断面図においてさらに示される。回路層６７０は、ゲート絶縁体副層１２４及び層間絶縁体副層１２３、１２２及び１２１のようないくつかの絶縁体副層も含む。これらの絶縁体副層は、二酸化シリコン又は他の既知の絶縁体材料のような材料から構成することができる。また、チップレットは複数のチップレット導体層も含む。第１のチップレット導体層は、ゲート電極１２７のようなゲート電極を形成するように配置される。ドープされる領域６０６ｄのような、半導体層内のドープされる領域６０５が、そのゲート電極に対応する、トランジスタのソース及びドレインを形成する。第２のチップレット導体層は、パススルー接続３１４ａのような、トランジスタ間の接続を形成するために設けられる。接続パッド３５１ａ及び３５２ａのような接続パッドは、第３のチップレット導体層内に形成されることが好ましい。この好ましい構成によれば、第２のチップレット導体層内に配線を効率的に配置できるようになり、一方、第３のチップレット導体層内に接続パッドを高密度に詰め込むことができるようになる。しかしながら、代替的な実施形態では、それよりも少ないか、又は多いチップレット導体層を用いることができる。回路層６７０の厚みは、チップレット導体副層の数により、１マイクロメートル〜１５マイクロメートルであることが好ましい。その際、チップレットの全厚（Ｈ）は、半導体層６０５及び回路層６７０の厚みを合わせたものであり、２０マイクロメートル未満であることが好ましい。

図６Ａ及び図６Ｂに戻ると、トレンチ６４０のようなトレンチが、チップレット１２０のような各チップレットの周囲に形成される。これらのトレンチは、半導体層６０５を貫通じてエッチングされ、埋込酸化物層を露出させる。チップレット間に、アンカーエリア６２０のようなアンカーエリアが設けられる。チップレットは、米国特許出願公開第１１／４２１，６５４号明細書において記述されるように、マイクロブリッジ６１０のような小さなマイクロブリッジによってアンカーエリアに取り付けられる。トレンチを形成する前に、米国特許出願公開第２００８／０１０８１７１号明細書において記述されるように、集積回路上にフォトレジスト又は窒化シリコン層のような材料の保護層（図示せず）が形成される。その後、チップレット及びマイクロブリッジ下に配置される埋込酸化物層の部分を除去するために、フッ化水素酸のようなエッチング剤を用いて剥離エッチングが実行され、アンカー下に埋込酸化物部分６３０が残される。その後、保護層を除去して、チップレット接続パッドを露出させることができる。チップレット１２０は、幅（Ｗ）及び長さ（Ｌ）を有する。アンカーエリア６２０は、好ましくはＷよりも広い幅（Ｉ）を有し、それにより、埋込酸化物はチップレット下から完全に除去できるが、アンカー下の埋込酸化物は完全にはエッチングされず、埋込酸化物部分６３０が残されるようにする。

図４に戻ると、ステップ５３０において、ディスプレイ基板１００に接着層１１１が塗布される。接着剤は、上記のように、ＢＣＢは又は他の一般的なフォトレジスト材料とすることができる。

ステップ５４０において、米国特許出願公開第１１／１４５，５７４号明細書において記述されるように、スタンプを用いてチップレットがピックアップされる。スタンプは、ポリ（ジメチルシロキサン）（ＰＤＭＳ）のようなコンフォーマブル材料から構成されることが好ましく、スタンプは支柱内に形成される下面を有する。一例のスタンプ８００が図８に示される。スタンプ８００は、支柱８１０のような種々の突出した支柱を含む。支柱の間隔は、集積回路基板上のチップレットの間隔、及びディスプレイ基板上のピクセル間隔の幾何倍数（geometric multiple）（整数又は整数比）になるように予め決定される。たとえば、集積回路基板上のチップレットに対するスタンプの位置合わせが図９に示されており、支柱は、ｘ方向において２つ置きのチップレット（チップレット１２０）、及びｙ方向において３つ置きのチップレットに対応する。スタンプパッド上の支柱は、一度のスタンピング動作においてチップレットの一部をピックアップすることができる。その後、何度もスタンピング動作を用いて、ディスプレイ全体にチップレットを実装することができる。これは、集積回路基板面積の利用効率が高いことに起因して、集積回路基板面積をディスプレイの面積よりもはるかに小さくすることができるという利点を有する。ピックアップ動作において、スタンプは、ポスト８１０がチップレット１２０上に配置されるように位置合わせされる。その後、チップレットは、シリコン・オン・インシュレータ基板から迅速に切り離される。米国特許出願公開第１１／４２３，１９２号明細書において記述されるように、スタンプとチップレットとの間の接着力を動的に制御することによって、支持しているマイクロブリッジ６１０を制御しながら破損させることができる。スタンプとチップレットとの間のファンデルワールス力によって、マイクロブリッジが壊れた後でも、チップレットがスタンプに接触したままになる。このようにチップレットをピックアップする方法によって、チップレットの面積を非常に小さくできるようになる。たとえば、この方法を用いて、５０マイクロメートル以下の長さ又は幅寸法を有するチップレットを容易にピックアップすることができる。真空吸込口はチップレット寸法よりも小さくしなければならないので、真空吸引装置を用いるときに、そのような寸法を達成するのは難しい。また、この技法によれば、チップレット間の良好な寸法間隔及び位置合わせを維持しながら、そのようなチップレットの大きなアレイを同時に移送できるようになる。

ステップ５５０において、チップレットを有するスタンプをディスプレイ基板１００上の目標位置に位置合わせし、チップレット１２０が接着層１１１と接触するように降下させる。接着剤との結合はファンデルワールス力よりも強いので、チップレットはディスプレイ基板上に留まる。その後、スタンプは引き離されるが、チップレットはディスプレイ基板に接着されたままになる。その後、接着剤を硬化させることができる。オプションでは、チップレット下でないエリアにおいて、接着剤を除去することもできる。この段階において、チップレットはディスプレイ基板に実質的に実装される。

ステップ５６０において、基板に平坦化層１１２が塗布され、チップレットを覆う。ＢＣＢ層はチップレットよりも厚いことが好ましく、それはディスプレイ基板上の全体的な表面高変動（トポグラフィ）を低減するのに好都合である。平坦化層は、上記のように、チップレット上のバイア１４３ａのようなバイアを開けるためにパターニングされる。好ましい実施形態では、平坦化材料そのものがフォトイメージャブルＢＣＢのようなフォトレジスト材料であり、チップレット内の接続パッド３５３ａのような金属接続パッドを露出させるために、その材料をマスクとして用いて、チップレット１２０上の絶縁性副層１２１をエッチングできるようになる。この段階において、チップレットはディスプレイデバイス内に実質的に埋め込まれる。

ステップ５７０において、平坦化層の上に導体層が堆積され、その後、金属層をパターニングして配線を形成する。標準的なフォトリソグラフィ法及びエッチングを用いて、配線をパターニングすることができる。代替的には、銀ナノ粒子のインクジェット堆積のような方法を用いて、金属層をパターン状に堆積することができる。

ボトムエミッションＯＬＥＤディスプレイの場合、透明下側電極１６１ａが必要とされる。そのようなパターニングされた電極を形成する１つの手法は、フォトレジストの別の絶縁体層１１３を堆積し、下側の金属層に接続するために露出させるバイア、たとえば、１５３ａを開けることである。その後、ＩＴＯ又はＩＺＯのような一般的な透明導電性酸化物を用いて、透明下側電極１６１ａが、たとえば、スパッタリングによって堆積される。これは、標準的なエッチング法を用いてパターニングされる。ＰＤＯＴ／ＰＳＳコポリマーのような導電性ポリマー材料を含む、代替的な透明電極材料も存在する。トップエミッションディスプレイの代替的な実施形態では、パターニングされた導電層を用いて、反射性下側電極を形成することができ、それにより、個別の導体層及び層間絶縁体層１１３を不要にすることができる。

各ピクセルの発光エリアは、フォトイメージャブル材料から形成することができる絶縁体層１１４内の開口部１６３ａによって画定される。

ステップ５８０において、エレクトロルミネッセント媒体１６５の材料層が形成される。好ましい実施形態では、これらの材料は小分子材料であり、典型的なスタックは、正孔注入、正孔輸送、再結合及び光放射、電子輸送及び電子注入のための層を含む。接続層を用いて複数のスタックを用いることもできる。有機エレクトロルミネッセント媒体層を形成する好ましい方法は、るつぼ又は直線蒸着源からの蒸着による。代替的には、これらの材料は、ポリマー材料とすることができ、スピンコーティング又はインクジェットコーティングのような、当該技術分野において知られている方法によって堆積することができる。

ステップ５９０において、上側電極１６９が形成される。好ましい実施形態では、この電極はピクセルエリアにおいてパターニングされるのではなく、連続しており、全てのピクセルにわたって電気的に共通である。上側電極は、蒸着又はスパッタリングによって堆積することができる。ボトムエミッション構成の場合、好ましい材料はアルミニウム、リチウム又はフッ化リチウムにアルミニウムを重ねたスタック、マグネシウム銀合金を含む。代替的なトップエミッション実施形態では、上側電極は、ＩＴＯのような透明導電性酸化物、又は２５ｎｍ未満のアルミニウム又は銀のような薄い金属のような材料を用いて、透明になるように形成することができる。チップレット内の回路は、下側電極１６１ａと上側電極１６９との間でＯＬＥＤスタックの中を垂直に流れる電流を調節し、それにより、所望の強度において光放射５０を生成するための役割を果たす。

図５は、ステップ５４０におけるピックアップ前のマザーウェハー（mother wafer）上のチップレット１２０の平面図を示す。ステップ５２０においてチップレットを剥離するためにエッチングした後に、チップレット１２０はマイクロブリッジ６１０によって取り付けられたままである。チップレットの行はアンカーエリア６２０によって分離され、アンカーエリアは、エッチングされた層下で基板に取り付けられたままである。図５のＹ−Ｙ’を通じて見たチップレットの断面が図６Ａに示されており、Ｚ−Ｚ’を通じて見た断面が図６Ｂに示される。埋込酸化物部分６３０はチップレット１２０下から完全に除去されるが、アンカーエリア下では一部が残される。マイクロブリッジ６２０は、エッチングが完了した後に、チップレットを機械的に支持する。

先に説明され、図５においてさらに示されるように、各チップレットは、第１の行内に配置される接続パッド３５１ａ、３５１ｂ、３５３ａ、３５３ｂ、３５４ａ、３５５ａ及び３５６ａと、第２の行内に配置される接続パッド３５２ａ、３５２ｂ、３５３ｃ、３５３ｄ、３５４ｂ、３５５ｂ及び３５６ｂとを含む、２つ行内に配置されるいくつかの接続パッドを有する。行は長さ（Ｌ）方向に対して平行に配置される。剥離エッチングを容易にするために、幅（Ｗ）は小さくすることが望ましい。それゆえ、チップレットは、１つ又は２つのいずれかの行のバイアを用いて構成されることが好ましい。チップレット内のトランジスタ及び配線回路は、現時点で利用可能な半導体パターニング技術を用いて製造することができる。たとえば、半導体製造設備は、０．５マイクロメートル、０．３５マイクロメートル、０．１マイクロメートル、０．０９マイクロメートル、０．０６５マイクロメートル、又はそれ未満の機構サイズを処理することができる。しかしながら、パッドのサイズは、ディスプレイ基板上に形成されるメタライゼーション層の位置合わせ及び機構サイズによって決定され、相対的に大きい。たとえば、±５マイクロメートルの位置合わせ精度の場合の５マイクロメートルの線、空間及びバイアサイズは、一辺（Ｓ）が１５マイクロメートルであり、２０マイクロメートルのピッチ（Ｐ）で配置されるチップレット接続パッドに適合するであろう。それゆれ、本発明のこの実施形態では、チップレットの全体サイズは、接続パッドのサイズ及び配置によって支配される。同じ集積回路基板上に同時に多数のチップレットを形成することができるように、チップレットのサイズを小さくすることが望ましい。

ディスプレイ基板上に形成されるチップレットへの接続が図１に示される。ピクセルの放射のために利用できる表面積が大きいように、チップレット及び配線によって覆われるディスプレイ基板の表面積を小さくすることが望ましい。配線の表面積を小さくしておきながら、チップレットへの接続を容易にするために、チップレット上の接続パッドの配置が特に選択される。たとえば、選択線セグメント（１３７ａ、１３７ｂ、１３８ａ、１３８ｂ）に関連付けられる接続パッドは、接続パッドの各行の端部（最初及び最後）に配置される。これにより、選択線セグメントを曲げる必要がなくなり、それゆえ小さくすることができる。

データ線１３５及び１３６は、選択線セグメントの方向に対して垂直に配線される。図１に示される好ましい構成では、データ線はチップレット１２０を連続して横切る。したがって、チップレット１２０は、短い方の幅（Ｗ）寸法がデータ線の方向に対して平行に位置合わせされるように配置されることが望ましい。それゆえ、長い方の長さ（Ｌ）方向は、選択線に対して平行に位置合わせされることが好ましい。電力線１３１も、選択線セグメントの方向に対して垂直であり、かつチップレット１２０の短い方の幅（Ｗ）寸法に対して平行な方向に連続して配線されることが好ましい。このような配置で構成する結果として、信号線下のチップレットのエリアの大部分が接続パッドのエリアになり、信号線によって覆われる接続パッド以外の無駄なエリアが削減され、それによりチップレットを小さくすることができ、チップレットによって覆われるディスプレイ基板の表面積も小さくすることができる。また、電力線の両側にあるピクセルへの配線を容易にするために、図に示されるように、チップレットの中心に置かれるように電力線を配置することが好ましい。

静電的な損傷から保護するのに有用な代替的な実施形態のピクセル駆動回路が図１０に示される。複数のピクセルを駆動するために、チップレット上に複数のピクセル駆動回路を収容することができる。ピクセル駆動回路は、駆動トランジスタ３４０ａ、選択トランジスタ３２０ａ、ストレージキャパシタ３３０ａ、及び静電放電（ＥＳＤ）保護のためのダイオード３２１からなる。図示される構成では、全てのトランジスタがＰＭＯＳであり、１つの電力接続パッド３５６ａだけが必要とされる。ＣＭＯＳトランジスタが使用されたなら、別の電力接続が必要になり、パネル内に付加的な配線が追加されたであろう。電力接続パッド３５６ａは、トランジスタ３２０ａ及び３３０ａに対応する半導体バルクのドープされたウェル領域に接続され、かつ接続３２２を通じてチップレットの半導体バルクにも接続される。ＥＳＤダイオード３２１は、接続パッド３５１ａ及び電力接続パッド３５６ａに接続される。そのダイオードは、チップレットの製造時に、チップレットのプリント中に、ディスプレイの製造中に、かつ動作中に、選択トランジスタ３２０ａのゲートに電圧過渡応答が生じるのを防ぐ。

２０ａ 白色ピクセル
２０ｂ カラーフィルターを有するピクセル
２０ｃ ピクセル
２０ｄ ピクセル
５０ 光放射
１００ ディスプレイ基板
１１１ 接着層
１１２ 平坦化層
１１３ 絶縁体層
１１４ 絶縁体層
１２０ チップレット
１２１ 絶縁性副層
１２２ 絶縁性副層
１２３ 絶縁性副層
１２４ 絶縁性副層
１２７ ゲート電極
１３１ 電力線
１３３ａ 導体
１３５ データ線
１３６ データ線
１３７ａ 選択線セグメント
１３７ｂ 選択線セグメント
１３８ａ 選択線セグメント
１３８ｂ 選択線セグメント
１４３ａ バイア
１５３ａ 接続パッド
１６１ａ 下側電極
１６３ａ 開口部
１６５ 有機エレクトロルミネッセント媒体
１６９ 上側電極
１９０ａ カラーフィルター
３００ 集積回路
３１１ａ パススルー接続
３１１ｂ パススルー接続
３１４ｃ パススルー接続
３１４ｄ パススルー接続
３１６ パススルー接続
３２０ａ 選択トランジスタ
３２０ｂ 選択トランジスタ
３２０ｃ 選択トランジスタ
３２０ｄ 選択トランジスタ
３２１ ＥＳＤ保護のためのダイオード
３２２ ウェル及びチップレット基板への接続
３３０ａ ストレージキャパシタ
３３０ｂ ストレージキャパシタ
３３０ｃ ストレージキャパシタ
３３０ｄ ストレージキャパシタ
３４０ａ 駆動トランジスタ
３４０ｂ 駆動トランジスタ
３４０ｃ 駆動トランジスタ
３４０ｄ 駆動トランジスタ
３５１ａ 接続パッド
３５１ｂ 接続パッド
３５２ａ 接続パッド
３５２ｂ 接続パッド
３５３ａ 接続パッド
３５３ｂ 接続パッド
３５３ｃ 接続パッド
３５３ｄ 接続パッド
３５４ａ 接続パッド
３５４ｂ 接続パッド
３５５ａ 接続パッド
３５５ｂ 接続パッド
３５６ａ 接続パッド
３５６ｂ 接続パッド
５００ 工程
５１０ ステップ
５２０ ステップ
５３０ ステップ
５４０ ステップ
５５０ ステップ
５６０ ステップ
５７０ ステップ
５８０ ステップ
５９０ ステップ
６０１ 集積回路基板バルク
６０５ 半導体層
６０６ｄ ドープされる領域
６１０ マイクロブリッジ
６２０ アンカーエリア
６３０ 埋込酸化物部分
６４０ トレンチ
６７０ 回路層
８００ スタンプ
８１０ ポスト

Claims (25)

1. ピクセルに電流が与えられるときに光を生成するように、行及び列に配列されて基板上に配置される複数の電流駆動ピクセルを有するエレクトロルミネッセントデバイスであって、
   （ａ）第１の電極及び第２の電極、並びに該第１の電極と該第２の電極との間に配置される電流応答エレクトロルミネッセント媒体を有する各ピクセルと、
   （ｂ）２０マイクロメートル未満の厚みを有し、少なくとも４つのピクセルの動作を制御するトランジスタ駆動回路部を含む、少なくとも１つのチップレットであって、前記基板上に実装され、接続パッドを有する、少なくとも１つのチップレットと、
   （ｃ）前記チップレットの少なくとも一部の上に配置される平坦化層と、
   （ｄ）前記平坦化層の上に配置され、前記チップレットの前記接続パッドの少なくとも１つに接続される第１の導電層と、
   （ｅ）前記チップレットの前記トランジスタ駆動回路部が前記４つのピクセルへの電流を制御するように、前記第１の導電層、及び前記チップレットの前記接続パッドの少なくとも１つを通じて電気信号を与える手段と、
   を備える、エレクトロルミネッセントデバイス。
2. 前記第１の電極は、前記第１の導電層とは異なる第２の導電層内に形成される、請求項１に記載のエレクトロルミネッセントデバイス。
3. 前記第１の電極の少なくとも一部と前記第１の導電層との間に配置される絶縁体層をさらに含む、請求項２に記載のエレクトロルミネッセントデバイス。
4. 前記第１の電極は前記第１の導電層によって前記チップレットに接続される、請求項２に記載のエレクトロルミネッセントデバイス。
5. 前記第１の電極は、前記第１の導電層内に形成される、請求項１に記載のエレクトロルミネッセントデバイス。
6. 前記チップレットは、接着層によって前記基板に取り付けられ、該接着層及び前記平坦化層は同じ屈折率を有する、請求項１に記載のエレクトロルミネッセントデバイス。
7. 前記第１の導電層内に形成され、前記チップレット上の対応する接続パッドに接続される、電力供給線、１つ又は複数のデータ信号線、及び１つ又は複数の選択線をさらに含む、請求項１に記載のエレクトロルミネッセントデバイス。
8. 前記チップレットは電気的パススルー接続をさらに備え、前記選択線又は前記データ信号線は不連続であり、前記チップレットにおいて前記電気的パススルー接続に接続される、請求項７に記載のエレクトロルミネッセントデバイス。
9. 前記チップレットは、幅と、該幅よりも長い長さとを有し、該チップレットの前記接続パッドは該長さの方向に沿って第１の行及び第２の行に配列される、請求項１に記載のエレクトロルミネッセントデバイス。
10. 不連続であり、前記チップレットの前記接続パッドの各前記行内の最初の接続パッド及び最後の接続パッドに接続される信号線をさらに含む、請求項９に記載のエレクトロルミネッセントデバイス。
11. 前記チップレットによって制御される前記少なくとも４つのピクセルはそれぞれ、異なる色を有する、請求項１に記載のエレクトロルミネッセントデバイス。
12. 前記チップレットによって制御される前記少なくとも４つのピクセルは赤色、緑色、青色及び白色である、請求項１１に記載のエレクトロルミネッセントデバイス。
13. 各前記チップレットの前記トランジスタ駆動回路部は、第１のピクセルを制御するための第１のチャネル比を有する第１の駆動トランジスタと、第２のピクセルを制御するための第２のチャネル比を有する第２の駆動トランジスタとを含み、前記第１のピクセルは前記第２のピクセルとは異なる色を有し、前記第１のチャネル比は前記第２のチャネル比とは異なる、請求項１に記載のエレクトロルミネッセントデバイス。
14. 前記チップレットは、第１の色の複数のＮ個のピクセルと、該第１の色とは異なる第２の色の複数のＭ個のピクセルとを制御し、ここでＮはＭと同じであり、２以上の整数である、請求項１に記載のエレクトロルミネッセントデバイス。
15. 前記チップレットは、幅と、該幅よりも長い長さとを有し、該チップレットの該幅に対して平行に配置される電力線を含む、請求項１に記載のエレクトロルミネッセントデバイス。
16. 前記電力線は前記チップレットの中心上に配置される、請求項１５に記載のエレクトロルミネッセントデバイス。
17. ピクセルに電流が与えられるときに光を生成するように、基板上に配置される複数の電流駆動ピクセルを有するエレクトロルミネッセントデバイスであって、
    （ａ）第１の電極及び第２の電極、並びに該第１の電極と該第２の電極との間に配置される電流応答エレクトロルミネッセント媒体を有する各ピクセルと、
    （ｂ）複数のチップレットであって、それぞれが２０マイクロメートル未満の厚みを有し、少なくとも４つのピクセルの動作を制御するために前記基板上に実装される、複数のチップレットとを備え、各該チップレットは、
    （ｉ）ソース領域及びドレイン領域を形成するドープされた領域を有し、１０マイクロメートル未満の厚みを有する半導体層と、
    （ｉｉ）前記半導体層上にある少なくとも１つの絶縁体層と、
    （ｉｉｉ）前記半導体層内の前記ソース領域及び前記ドレイン領域に対応するゲート電極を形成するように配置され、それにより複数のトランジスタを形成する第１のチップレット導体層と、
    （ｉｖ）前記複数のトランジスタ間に電気的接続を設けて駆動回路を形成する第２のチップレット導体層と、
    （ｖ）前記駆動回路に電気的に接続され、該駆動回路から前記エレクトロルミネッセントディスプレイ内の対応するピクセルに電流を送るための複数の接続パッドであって、前記チップレットは、該接続パッドが前記半導体層上に、かつ前記基板上に存在するように実装される、該複数の接続パッドとを備える、エレクトロルミネッセントデバイス。
18. 請求項１７に記載のチップレットであって、
    （ｉ）ソース領域及びドレイン領域を形成するドープされた領域を有し、１０マイクロメートル未満の厚みを有する半導体層と、
    （ｉｉ）前記半導体層上にある少なくとも１つの絶縁体層と、
    （ｉｉｉ）前記半導体層内の前記ソース領域及び前記ドレイン領域に対応するゲート電極を形成するように配置され、それにより複数のトランジスタを形成する第１のチップレット導体層と、
    （ｉｖ）駆動回路を形成するために、前記複数のトランジスタ間に電気的接続を設けるための第２のチップレット導体層と、
    を備える、チップレット。
19. 前記接続パッドは、前記電力供給線に接続するための第１の接続パッドと、前記選択線に接続するための第２の接続パッドとを含み、前記トランジスタは、ドープされたウェル内に形成されるｐチャネル駆動トランジスタを含み、前記ｐチャネル駆動トランジスタの前記ソース領域は、前記ドープされたウェルに、かつ前記第１の接続パッドに電気的に接続される、請求項１８に記載のチップレット。
20. 前記第２の接続パッドと前記第１の接続パッドとの間に接続される１つ又は複数のダイオードをさらに備える、請求項１９に記載のチップレット。
21. エレクトロルミネッセント素子を動作させるためのチップレットであって、
    （ａ）ドープされたウェルを有する半導体層と、
    （ｂ）前記半導体層の前記ドープされたウェル領域内に形成されるドープされたソース領域及びドープされたドレイン領域を有する第１の駆動トランジスタと、
    （ｃ）前記エレクトロルミネッセント素子に接続するための第１の接続パッドであって、前記第１の駆動トランジスタの前記ドープされたソース領域又は前記ドープされたドレイン領域のうちの一方に電気的に接続される、第１の接続パッドと、
    （ｄ）電力を受け取るための接続パッドであって、ドープされたウェル領域、及び前記第１の駆動トランジスタの前記ドープされたソース領域又は前記ドープされたドレイン領域の他方に電気的に接続される、接続パッドと、
    を備える、エレクトロルミネッセント素子を動作させるためのチップレット。
22. 前記平坦化層下に配置されるカラーフィルターをさらに含む、請求項１に記載のエレクトロルミネッセントデバイス。
23. カラー有機エレクトロルミネッセントデバイスを作製するための方法であって、
    （ａ）基板上にカラーフィルターを形成すること、
    （ｂ）前記基板上にチップレットを実装することであって、該チップレットは複数のピクセルの動作を制御するためのトランジスタ駆動回路部を含む、実装すること、
    （ｃ）前記チップレット及び前記カラーフィルター上に平坦化層を形成すること、
    （ｄ）前記平坦化層及び前記カラーフィルター上にエレクトロルミネッセント媒体を形成すること、並びに
    （ｅ）前記チップレットを前記エレクトロルミネッセント媒体に電気的に接続すること、
    を含む、方法。
24. 前記チップレットは２０マイクロメートル以下の厚みを有する、請求項２３に記載の方法。
25. 前記カラーフィルターは、前記チップレットを実装する前に形成される、請求項２３に記載の方法。

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