JP2011511570A - 正確な入力オフセット電圧を有する差動増幅器 - Google Patents

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Abstract

【解決手段】正確な入力オフセット電圧を有する増幅器が述べられる。一設計では、増幅器は第１及び第２不平衡差動対を含む。第１不平衡差動対は、差動入力信号を受信し、第１差動電流信号を供給する。第２不平衡差動対は、差動参照信号を受信し、差動出力信号を得るために第１差動電流信号から減算される、第２差動電流信号を供給する。第２差動電流信号は、差動入力信号が、増幅器の目標となる入力オフセット電圧に等しい際に、差動出力信号がゼロになるように、第１差動電流信号中のエラー電流に追随する。各不平衡差動対では、一方のトランジスタは他方のトランジスタのサイズのＭ倍であり、Ｍは、目標となる入力オフセット電圧が得られるように選択される。
【選択図】図３

Description

この開示は電子工学に関し、より具体的には増幅器に関する。
増幅器は、信号をバッファ及び／または増幅して所望の信号レベルを得るために一般的に用いられる。増幅器は、通信、演算、ネットワーク形成、及び家庭用電化製品などのような種々のアプリケーションにおいて広く用いられる。例えば、携帯電話のような無線通信デバイスでは、増幅器は、ディスプレイ・デバイス、カメラ、及び外部デバイスについてのデータ通信リンクを介して信号を受信するために用いられ得る。
増幅器は、データリンク上の２つの相補的な信号線間の電圧差を検出するために用いられ得る。これらの信号線は、データリンクがアクティブである際に差動信号を搬送し、データリンクがアイドルである際にはフローティングであり得る。信号線がフローティングである際、ノイズはこれらの信号線に容易に結合し、この線上に小さな差動信号を生じさせ得る。データリンクがアクティブである際には、これらの線上の実際の信号を正確に検出し、データリンクがアイドルである際には、これらの線に結合したノイズによる誤ったトリガ（false trigger）を回避することが望ましいだろう。
正確な入力オフセット電圧を有する増幅器が、本明細書において述べられる。増幅器は、入力オフセット電圧よりも大きい差動入力信号を検出でき、入力オフセット電圧よりも小さいノイズにより害されない。増幅器は、データ通信リンクの受信端（end of a data communication link）において使用され、データ受信機、受信機などと呼ばれ得る。増幅器はまた、正確な入力オフセット電圧が求められるその他のアプリケーションにも使用され得る。
一設計では、増幅器は第１及び第２不平衡差動対を含む。第１不平衡差動対は、差動入力信号を受信し、第１差動電流信号を供給する。第２不平衡差動対は、差動参照信号を受信し、差動出力信号を得るために第１差動電流信号から減算される、第２差動電流信号を供給する。第１差動電流信号は、目標となる入力オフセット電圧に差動入力信号が等しい際に、エラー電流を有し得る。第２差動電流は、温度及びその他の変動と共に、エラー電流に追随し得る。第１及び第２不平衡差動対は共に、目標となる入力オフセット電圧に差動入力信号が等しい際に、差動出力信号をゼロにし得る。第１不平衡差動対は、電流源から第１バイアス電流を受信し得る。増幅器は更に、差動入力信号を受信し、第２不平衡差動対のための第２バイアス電流を供給する第３不平衡差動対を含み得る。第２バイアス電流は、差動入力信号のコモンモード電圧のレンジにわたって第１バイアス電流に追随し得る。
一設計では、各不平衡差動対は２つのトランジスタを含み、一方のトランジスタは、他方のトランジスタのサイズのＭ倍である。Ｍは、増幅器の目標となる入力オフセット電圧を得るために選択され得る。このトランジスタは、Ｎチャネルの金属・酸化物・半導体（ＮＭＯＳ）トランジスタ、Ｐチャネルの金属・酸化物・半導体（ＰＭＯＳ）トランジスタなどであり得る。
この開示の種々の側面及び特長が、以下で更に詳細に述べられる。
図１は、プロセス及び温度依存の入力オフセット電圧を有する増幅器を示す。 図２は、図１の増幅器における、差動入力電圧に対する差動出力電流を示す。 図３は、正確な入力オフセット電圧を有する増幅器を示す。 図４Ａは、図３の増幅器における、異なる温度についての差動入力電圧に対する差動出力電流を示す。 図４Ｂは、図３の増幅器における、異なる温度についての差動入力電圧に対する差動出力電流を示す。 図５Ａは、正確な入力オフセット電圧を有する２つのＮＭＯＳ増幅器を示す。 図５Ｂは、正確な入力オフセット電圧を有する２つのＮＭＯＳ増幅器を示す。 図６は、正確な入力オフセット電圧を有するＰＭＯＳ増幅器を示す。 図７は、正確な入力オフセット電圧を有するＮＭＯＳ及びＰＭＯＳ増幅器を示す。 図８は、信号を受信して増幅するプロセスを示す。 図９は、無線通信デバイスを示す。
図１は、入力換算オフセット電圧（input-referred offset voltage）とも呼ばれる、入力オフセット電圧を有する増幅器１００の回路図を示す。増幅器１００は、電流源１１６に結合された不平衡差動対（unbalanced differential pair）１１０を含む。差動対１１０は、２つのＮＭＯＳトランジスタ１１２及び１１４を含む。ＮＭＯＳトランジスタ１１２は、第１入力電圧信号Ｖinpを受信するゲート、電流源１１６の第１端に結合されたソース、及び第１出力電流信号Ｉoutpを供給するドレインを有する。ＮＭＯＳトランジスタ１１４は、第２入力電圧信号Ｖinnを受信するゲート、電流源１１６の第１端に結合されたソース、及び第２出力電流信号Ｉoutnを供給するドレインを有する。電流源１１６は、回路のグランドに結合された第２端を有し、ＮＭＯＳトランジスタ１１２及び１１４にバイアス電流Ｉbiasを供給する。
図１は、差動対１１０がＮＭＯＳトランジスタで実装される設計を示す。差動対はまた、ＰＭＯＳトランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、またはその他のあるタイプのトランジスタによっても実装され得る。
増幅器１００における差動入力電圧信号Ｖin及び差動出力電流信号Ｉoutは、次のように表され得る。すなわち、
Ｖin＝Ｖinp−Ｖinn 式(1a)
Ｉout＝Ｉoutp−Ｉoutn 式(1b)。
差動対１１０は平衡（balanced）されていても良く（図１には示していない）、ＮＭＯＳトランジスタ１１２及び１１４は同じサイズを有し、整合（matched）されていても良い。この場合、Ｖinp＝Ｖinn及びＶin＝０であり、バイアス電流の半分が各ＮＭＯＳトランジスタを流れ、Ｉout＝０である。
しかしながら、Ｖin＝０ではなくＶin＝ＶosにおいてＩout＝０となるような、内蔵型入力オフセット（built-in input offset）を有する増幅器を備えることが望ましいかもしれない。Ｖosは、増幅器の入力オフセット電圧である。入力オフセット電圧を有する増幅器は、モバイル・ディスプレイ・ディジタル・インターフェース（ＭＤＤＩ）規格のような、あらゆるプロトコルまたは規格に基づき得るシリアルデータリンクの受信端に使用され得る。この増幅器は、データリンクの、休止状態からのウェイクアップを検知するために使用され得る。
入力オフセット電圧を得るために、差動対１１０は不平衡（unbalanced）とされても良く（図１に示す）、ＮＭＯＳトランジスタ１１２及び１１４は異なるサイズを有していても良い。図１の設計では、ＮＭＯＳトランジスタ１１４は、ＮＭＯＳトランジスタ１１２より大きいＭ倍であり、すなわち（Ｗ／Ｌ）２＝Ｍ・（Ｗ／Ｌ）１である。ここで、（Ｗ／Ｌ）１はＮＭＯＳトランジスタ１１２の幅と長さの比であり、（Ｗ／Ｌ）２はＮＭＯＳトランジスタ１１４の幅と長さの比である。
不平衡差動対１１０では、差動入力電圧がＮＭＯＳトランジスタ１１２及び１１４のゲートに印加される。これは、この２つのＮＭＯＳトランジスタ間のバイアス電流を均等に分割するためである。増幅器１００の入力オフセット電圧は、Ｉoutp＝Ｉoutn＝Ｉbias／２となるような、ＶinpとＶinnとの間の差である。
もしＮＭＯＳトランジスタ１１２及び１１４が飽和領域（saturation）で動作していれば、入力オフセット電圧は次のようにあたえられる。すなわち、
Figure 2011511570
ここで、Ｖgs1及びＶgs2はそれぞれ、ＮＭＯＳトランジスタ１１２及び１１４のゲート・ソース間電圧であり、Ｖdsat1及びＶdsat2はそれぞれ、ＮＭＯＳトランジスタ１１２及び１１４のオーバードライブ電圧である。ＭＯＳトランジスタのオーバードライブ電圧は、該ＭＯＳトランジスタにつきＶgsから閾値Ｖthを差し引いたものに等しい
もしＮＭＯＳトランジスタ１１２及び１１４が弱反転領域（weak inversion）で動作していれば、入力オフセット電圧は次のようにあたえられる。すなわち、
Ｖos＝Ｖgs1−Ｖgs2＝η・ＶＴ・ｌｎ（Ｍ） 式(3)
但し、
ＶＴ＝ｋ・Ｔ／ｑ 式(4)
ここで、ＶＴは温度電圧であり、Ｔは絶対温度（ケルビン）、ηはＭＯＳトランジスタの非理想性係数（non-ideality factor）、ｋはボルツマン係数、及びｑは電子電荷（クーロン）である。式(3)及び(4)は、ＮＭＯＳトランジスタ１１２及び１１４の特性が、非理想性係数に従ってＢＪＴのそれに類似していることを示す。
ＮＭＯＳトランジスタ１１２及び１１４は、これらのＮＭＯＳトランジスタについての最適なサイズ、及び／またはバイアス電流を選択することにより、弱反転領域で動作させられ得る。弱反転領域は、ある与えられたバイアス電流においてトランジスタが大きいこと、または与えられたあるトランジスタサイズにおいてバイアス電流が小さいこと、を示す。例えば図１に示すような差動入力電圧信号を受信する入力差動対では、ＮＭＯＳトランジスタは一般的に弱反転で動作する。
式(2)及び(3)に示すように、所望のまたは目標の入力オフセット電圧Ｖos-targetは、Ｖdsat及びＭについて適切な値を選ぶことによって得られ得る。しかしながら、図１に示す設計における主たる欠点は、入力オフセット電圧の温度に対する大きな依存性である。これは、(i) 式(2)のＶdsatが温度に関係し、(ii) 式(3)のＶＴが絶対温度とリニアな関係を有するからである。よって、差動対におけるＭＯＳトランジスタが飽和領域で動作するか弱反転領域で動作するかにかかわらず、入力オフセット電圧は一般的に、絶対温度比例（ＰＴＡＴ：proportional-to-absolute-temperature）特性を示す。
図２は、図１の増幅器１００のＶinに対するＩoutのグラフを示す。グラフ２１０は、Ｖin＝Ｖos-targetである際にＩout＝０となる、定格温度２７セルシウス度（℃）の場合のＶinに対するＩoutを示す。グラフ２１２は、Ｖin＝Ｖos-hotである際にＩout＝０となる、１２５℃の高温でのＶinに対するＩoutを示し、Ｖos-hotは高温における入力オフセット電圧である。グラフ２１４は、Ｖin＝Ｖos-coldである際にＩout＝０となる、−４０℃の低温でのＶinに対するＩoutを示し、Ｖos-coldは低温における入力オフセット電圧である。
図１に示す設計での入力オフセット電圧は、−４０℃から１２５℃の動作温度範囲の間で、目標値から±２０％またはそれ以上だけ逸脱し得る。更に、図１に示す設計での入力オフセット電圧は、集積回路（ＩＣ）プロセスのバラツキに、より良く追随しない。
図３は、温度、ＩＣプロセス、及び電源電圧の変動に対して正確な入力オフセット電圧を有する増幅器３００の設計の回路図である。増幅器３００は、信号不平衡差動対３１０、エラー訂正不平衡差動対３２０、並びに電流源３１６及び３２６を含む。差動対３１０は、図１のＮＭＯＳトランジスタ１１２及び１１４並びに電流源１１６と同じようにして電流源３１６に結合されたＮＭＯＳトランジスタ３１２及び３１４を含む。ＮＭＯＳトランジスタ３１２及び３１４はそれぞれ、相補的な信号電流Ｉsignalp及びＩsignalnを供給する。
差動対３２０は、ＮＭＯＳトランジスタ３２２及び３２４を含む。ＮＭＯＳトランジスタ３２２は、第１参照電圧Ｖrefpを受信するゲート、電流源３２６の第１端に結合されたソース、及びＮＭＯＳトランジスタ３１４のドレインに結合されたドレインを有する。ＮＭＯＳトランジスタ３２４は、第２参照電圧Ｖrefnを受信するゲート、電流源３２６の第１端に結合されたソース、及びＮＭＯＳトランジスタ３１２のドレインに結合されたドレインを有する。ＮＭＯＳトランジスタ３２２及び３２４はそれぞれ、相補的なエラー訂正電流Ｉerrorp及びＩerrornを供給する。電流源３２６は、回路のグランドに結合された第２端を有し、ＮＭＯＳトランジスタ３２２及び３２４のバイアス電流Ｉbiasを供給する。
差動対３１０の差動入力電圧信号Ｖin及び差動対３２０の差動参照電圧Ｖrefは、次のように表され得る。すなわち、
Ｖin＝Ｖinp−Ｖinn 式(5a)
Ｖref＝Ｖrefp−Ｖrefn 式(5b)。
差動対３１０からの差動信号電流Ｉsignal、差動対３２０からのエラー訂正電流Ｉerror、及び増幅器３００からの差動出力電流信号Ｉoutは、次のように表され得る。すなわち、
Ｉsignal＝Ｉsignalp−Ｉsignaln 式(6a)
Ｉerror＝Ｉerrorp−Ｉerrorn 式(6b)
Ｉout＝Ｉsignal−Ｉerror 式(6c)。
図３に示す設計では、差動対３１０及び３２０は共に不平衡とされ、ＮＭＯＳトランジスタ３１４はＮＭＯＳトランジスタ３１２よりもＭ倍大きく、ＮＭＯＳトランジスタ３２４はＮＭＯＳトランジスタ３２２よりもＭ倍大きい。更に、ＮＭＯＳトランジスタ３２２はＮＭＯＳトランジスタ３１２に整合され、ＮＭＯＳトランジスタ３２４はＮＭＯＳトランジスタ３１４に整合される。
Ｍの適切な値は、定格温度において単独で（aloneの訳しかた）動作する差動対３１０において目標の入力オフセット電圧Ｖos-targetが得られるように、選択され得る。差動対３１０の入力オフセット電圧は、上記述べたように、温度、ＩＣプロセス、及び電源電圧と共に変動し得る。温度、ＩＣプロセス、及び／または電源電圧の変動により、入力オフセット電圧が目標値から逸脱する際、Ｖos-targetの差動入力電圧により、Ｉsignalはゼロでは無く非ゼロの差動電流に等しくなる。この非ゼロの差動電流は、エラー電流Ｉerror’と呼ばれる。
差動対３２０は、差動対３１０においてＶin＝Ｖos-targetに対応するエラー電流を推定し、エラー電流と同じであるべき差動エラー訂正電流Ｉerrorを供給する。この差動エラー訂正電流は、図３に示すような、それぞれＮＭＯＳトランジスタ３２２及び３２４のドレインとＮＭＯＳトランジスタ３１４及び３１２のクロスカップリングにより、差動信号電流から減算される。エラー訂正電流がエラー電流に等しければ、出力電流ＩoutはＶin＝Ｖos-targetにおいてゼロとなるだろう。そして差動対３１０の入力オフセット電圧は、基本的に目標値に戻る。
差動対３１０のエラー電流は、温度、ＩＣプロセス、及び電源電圧と共に変動し得る。差動対３２０からのエラー訂正電流は、目標の入力オフセット電圧が差動対３１０に印加された際にゼロの出力電流を得るために、温度、ＩＣプロセス、及び電源電圧の変動と共に、エラー電流に整合すべきである。
差動対３１０に印加される目標の入力オフセット電圧で存在するエラー電流は、Ｖref＝Ｖos-targetの差動参照電圧を（適切なコモンモード電圧と共に）差動対３２０に印加することにより推定され得る。差動対３２０は差動対３１０に整合されているので、目標の入力オフセット電圧が差動対３１０及び３２０の両方に印加されている際には、差動対３２０からのエラー訂正電流は、差動対３１０のエラー電流に厳密に整合するはずである。更に、差動対３１０及び３２０は整合しているので、エラー訂正電流は、温度、ＩＣプロセス、及び電源電圧の変動と共に、エラー電流に追随（track）するはずである。従って、増幅器３００につき、正確な入力オフセット電圧が得られる。
図４Ａは、−４０℃の低温での、図３の増幅器３００におけるＶinに対するＩsignal、Ｉerror、及びＩoutのグラフを示す。グラフ４１０は、差動対３１０についてのＶinに対するＩsignalを示す。グラフ４１０は、図２のグラフ２１４に一致し、Ｖin＝Ｖos-coldである際にＩsignal＝０を有する。グラフ４１２は、差動対３２０についてのＶinに対するＩerrorを示す。差動対３２０は、ＶinではなくＶref＝Ｖos-targetを受信するので、ＩerrorはＶinの関数ではなく、グラフ４１２は水平な直線である。グラフ４１４は、Ｖinに対するＩoutを示す。Ｉoutは、ＩsignalからＩerrorを減算することにより得られるから、グラフ４１４は、グラフ４１０を下にＩerrorだけシフトすることにより得られる。グラフ４１４は、Ｖinの全範囲につき、図２のグラフ２１０に一致し、Ｖin＝Ｖos-targetである際にＩout＝０を有する。
図４Ｂは、１２５℃の高温での、図３の増幅器３００におけるＶinに対するＩsignal、Ｉerror、及びＩoutのグラフを示す。グラフ４２０は、差動対３１０についてのＶinに対するＩsignalを示す。グラフ４２０は、図２のグラフ２１２に一致し、Ｖin＝Ｖos-hotである際にＩsignal＝０を有する。グラフ４２２は、差動対３２０についてのＶinに対するＩerrorを示す。ＩerrorはＶinの関数では無く、グラフ４２２は水平な直線である。グラフ４２４は、Ｖinに対するＩoutを示す。ＩoutはＩsignalからＩerrorを減算することにより得られ、そしてＩerrorは負であるので、グラフ４２４は、グラフ４２０を上にＩerrorだけシフトすることにより得られる。グラフ４２４は、Ｖinの全範囲につき、図２のグラフ２１０にほぼ一致し、Ｖin＝Ｖos-targetである際にＩout＝０を有する。
図４Ａ及び４Ｂに示すように、エラー訂正電流は、信号電流におけるエラー電流を明らか（account for）するために使用され得る。更に、エラー訂正電流は、ＩＣプロセス及び電源電圧の変動だけでなく、図４Ａ及び４Ｂに示すように温度変動と共に、エラー電流に追随する。
不平衡差動対３１０及び３２０は、平衡差動対（balanced differential pairs）に置き換えられても良い。平衡差動対３１０は、定格入力オフセット電圧Ｖos＝０Ｖを有し、平衡差動対３２０は、目標値Ｖos-targetがこの入力オフセット電圧であるように、オフセット電流を生成し得る。しかしながら、平衡差動対３１０及び３２０を用いて大きな入力オフセット電圧を得ることは難しいかもしれない。更に、全体としてのＩoutカーブは、目標の入力オフセット電圧を得るために、大きな量だけ下または上に移動するだろう。これは、速度、温度、及びその他の要素に関して、性能に影響を与えるだろう。
信号差動対３１０に印加される差動入力電圧信号のコモンモード電圧は、rail to railで、例えば電源電圧から回路のグランドに、スイングし得る。差動対３１０のバイアス電流は、Ｖinについてのコモンモード電圧で変化し、低コモンモード電圧でターンオフし得る。他方、エラー訂正差動対３２０は、固定されたコモンモード電圧を有する差動参照電圧で動作する。その結果、差動対３２０のバイアス電流は変動せず、またはターンオフしない。エラー訂正差動対３２０のバイアス電流は、信号差動対３１０のバイアス電流に厳密に追随することが望ましいだろう。そしてこれにより、目標の入力オフセット電圧が、コモンモード電圧の幅広いレンジで得られ得る。
図５Ａは、差動入力電圧信号のコモンモード電圧のレンジだけでなく、温度、ＩＣプロセス、及び電源電圧の変動の全体にわたって、正確な入力オフセット電圧を有する増幅器５００の設計の回路図を示す。増幅器５００は、信号不平衡差動対５１０、エラー訂正不平衡差動対５２０、コモンモードセンス不平衡差動対５３０、及び電流源５１６及び５３６を含む。差動対５１０は、図３のＮＭＯＳトランジスタ３１２及び３１４並びに電流源３１６と同じようにして電流源５１６に結合されたＮＭＯＳトランジスタ５１２及び５１４を含む。ＮＭＯＳトランジスタ５１２及び５１４は、相補的な信号電流Ｉsignalp及びＩsignalnをそれぞれ供給する。差動対５２０は、図３のＮＭＯＳトランジスタ３２２及び３２４と同じようにして結合されたＮＭＯＳトランジスタ５２２及び５２４を含む。ＮＭＯＳトランジスタ５２２及び５２４は、相補的なエラー訂正電流Ｉerrorp及びＩerrornをそれぞれ供給する。差動対５３０は、共通に結合されて電流源５３６に結合されるソースと、共通に結合されてＭＯＳトランジスタ５２２及び５２４のソースに結合されるドレインと、それぞれ相補的な入力信号Ｖinp及びＶinnを受信するゲートとを有するＮＭＯＳトランジスタ５３２及び５３４を含む。
差動対５１０、５２０、及び５３０は不平衡とされ、ＮＭＯＳトランジスタ５１４はＮＭＯＳトランジスタ５１２よりもＭ倍大きく、ＮＭＯＳトランジスタ５２４はＮＭＯＳトランジスタ５２２よりもＭ倍大きく、そしてＮＭＯＳトランジスタ５３４はＮＭＯＳトランジスタ５３２よりもＭ倍大きい。更に、ＮＭＯＳトランジスタ５１２、５２２、及び５３２は整合され、またＮＭＯＳトランジスタ５１４、５２４、及び５３４もまた整合されている。
差動対５１０及び５２０は、それぞれ図３の差動対３１０及び３２０につき上記述べたように動作する。コモンモードセンス差動対５３０は、差動対５２０のバイアス電流を供給し、差動対５１０のバイアス電流に追随するように、このバイアス電流を生成する。差動対５３０は差動対５１０と整合されているが、共通に結合されたＮＭＯＳトランジスタ５３２及び５３４のドレインを有する。差動入力信号が差動対５１０及び５３０の両方に印加されるので、電流源５３６の両端に印加されるコモンモード電圧は、電流源５１６の両端に印加されるコモンモード電圧に等しい。よって、電流源５３６からのバイアス電流は、Ｖinについてのコモンモード電圧の全レンジにわたって、電流源５１６からのバイアス電流を追随し得る。
図５Ｂは、正確な入力オフセット電圧を有する増幅器５０２の設計の回路図を示す。増幅器５０２は、図５Ａの増幅器５００の回路素子の全てを含み、更にＮＭＯＳトランジスタ５３８を含む。ＮＭＯＳトランジスタ５３８は、ＮＭＯＳトランジスタ５３２のゲートに結合されたゲートと、共通に接続されて、ノードＡとなるＮＭＯＳトランジスタ５３２のドレインに結合されたドレイン及びソースを有する。ＮＭＯＳトランジスタ５３８は、（Ｍ−１）のサイズ（size of M-1）を有する。ＮＭＯＳトランジスタ５３２及び５３８のトータルサイズは、ＮＭＯＳトランジスタ５３４のサイズと等しい。相補的な入力信号Ｖinp及びＶinnからの容量は、ノードＡを基準にした際、同じとなるだろう。そしてこれにより、性能が向上され得る。
図５Ａ及び５Ｂの差動対５１０、５２０、及び５３０は、不平衡差動対で実装され得る。差動対５１０、５２０、及び５３０はまた、平衡差動対で実装されても良い。
図６は、正確な入力オフセット電圧を有し、ＰＭＯＳトランジスタで実装された増幅器６００の設計の回路図を示す。増幅器６００は、ＰＭＯＳトランジスタ６１２及び６１４からなる信号不平衡差動対６１０、ＰＭＯＳトランジスタ６２２及び６２４からなるエラー訂正不平衡差動対６２０、ＰＭＯＳトランジスタ６３２及び６３４からなるコモンモードセンス不平衡差動対６３０、及び電流源６１６及び６３６を含む。増幅器６００のＰＭＯＳトランジスタ及び電流源は、図５Ａの増幅器５００におけるＮＭＯＳトランジスタ及び電流源と同じようにして結合される。ＰＭＯＳトランジスタ６１２、６２２及び６３２はＭのサイズを有し、他方でＰＭＯＳトランジスタ６１４、６２４、及び６３４は１のサイズを有する。入力信号Ｖinpは、より大きなＰＭＯＳトランジスタ６１２及び６３２に印加される一方で、入力信号Ｖinnはより小さなＰＭＯＳトランジスタ６１４及び６３４に印加され、これは増幅器５００の逆である。
図６の差動対６１０、６２０、及び６３０は、不平衡差動対で実装され得る。差動対６１０、６２０、及び６３０はまた、平衡差動対で実装されても良い。
一般的に、ＮＭＯＳトランジスタで実装された増幅器（例えば図５Ａの増幅器５００）は、回路のグランドに近い小入力信号を検出することは出来ないかもしれない。これは、信号差動対のＮＭＯＳトランジスタをターンオンするためには、入力信号が回路のグランドよりも十分に高くなければならないからである。逆に、ＰＭＯＳトランジスタで実装された増幅器（例えば図６の増幅器６００）は、大きい入力信号を検出出来ないかもしれない。これは、信号差動対のＰＭＯＳトランジスタをターンオンするためには、入力信号が電源電圧よりも十分に低くなければならないからである。
図７は、ＮＭＯＳ及びＰＭＯＳトランジスタの両方により実装された、正確な入力オフセット電圧を有する増幅器７００の設計の回路図である。増幅器７００は、不平衡ＮＭＯＳ入力回路７１０、不平衡ＰＭＯＳ入力回路７２０、及び出力回路７３０を含む。不平衡ＮＭＯＳ入力回路７１０は、図３の増幅器３００、（図７に示すように）図５Ａの増幅器５００、図５Ｂの増幅器５０２、またはその他のある設計で実装し得る。不平衡ＰＭＯＳ入力回路７２０は、（図７に示すように）図６の増幅器６００、またはその他のある設計で実装し得る。
出力回路７３０では、ＰＭＯＳトランジスタ７３２及び７４２は、電源電圧に結合されたソース、第１バイアス電圧Ｖbias1を受信するゲート、並びに不平衡ＰＭＯＳ入力回路７１０のそれぞれＮＭＯＳトランジスタ７１２及び７１４のドレインに結合されたドレインを有する。ＰＭＯＳトランジスタ７３４及び７４４は、それぞれＰＭＯＳトランジスタ７３２及び７４２のドレインに結合されたソース、並びに第２バイアス電圧Ｖbias2を受信するゲートを有する。ＮＭＯＳトランジスタ７３６及び７４６は、それぞれＰＭＯＳトランジスタ７３４及び７４４のドレインに結合されたドレイン、第３バイアス電圧Ｖbias3を受信するゲート、並びにそれぞれＮＭＯＳトランジスタ７３８及び７４８のドレインに結合されたソースを有する。ＮＭＯＳトランジスタ７３８及び７４８は、回路のグランドに結合されたソース、共通に結合され、ＮＭＯＳトランジスタ７３６のドレインに結合されたゲート、並びに不平衡ＮＭＯＳ入力回路７２０のそれぞれＰＭＯＳトランジスタ７２２及び７２４のドレインに結合されたドレインを有する。ＭＯＳトランジスタ７４４及び７４６のドレインが、出力電圧信号Ｖoutを供給する。各対におけるＭＯＳトランジスタは整合され、そして同じサイズを有する。出力回路もまた、その他の設計により実装されても良い。
出力回路７３０は、不平衡ＭＯＳ入力回路７１０及び７２０からの差動電流を合成し、出力電圧を生成する。ＮＭＯＳトランジスタ７１２及び７１４、ＰＭＯＳトランジスタ７３２及び７４２、並びにＰＭＯＳトランジスタ７３４及び７４４は、差動折り返しカスコード（differential folded cascode）を形成する。ＮＭＯＳトランジスタ７１２及び７１４は、出力電流を生成する。ＰＭＯＳトランジスタ７３２及び７４２は、高い出力インピーダンスを有する電流源を形成する。ＰＭＯＳトランジスタ７３４及び７４４は、低い入力インピーダンスを有するカスコードデバイスである。よってＮＭＯＳトランジスタ７１２及び７１４からの出力電流は、このカスコードデバイスに流れ込む。ＰＭＯＳトランジスタ７２２及び７２４、ＮＭＯＳトランジスタ７３６及び７４６、並びにＮＭＯＳトランジスタ７３８及び７４８は、同様にして動作する別の差動折り返しカスコードを形成する。折り返しカスケード構造に入力された信号電流は、出力回路７３０の高い出力インピーダンスを介して、合成され、シングルエンド（single-ended）の出力電圧に変形される。
不平衡ＮＭＯＳ入力回路７１０は、中間の、及び高いコモンモード電圧を有する差動入力信号を検出出来る。不平衡ＰＭＯＳ入力回路７２０は、中間の、及び低いコモンモード電圧を有する差動入力信号を検出出来る。不平衡ＭＯＳ入力回路７１０及び７２０の組み合わせにより、増幅器７００は、rail-to-railのコモンモード電圧を有する差動入力信号を検出出来るようになる。エラー訂正不平衡差動対は、不平衡ＭＯＳ入力回路についての正確な入力オフセット電圧を得るための、各不平衡ＭＯＳ入力回路における入力オフセットのエラー訂正に使用され得る。更に、コモンモードセンス不平衡差動対は、エラー訂正不平衡差動対のバイアス電流を、信号差動対のバイアス電流に整合させるために、各不平衡ＭＯＳ入力回路において使用され得る。
図８は、信号を受信して増幅するプロセス８００の設計を示す。差動入力信号は、（例えば第１／信号（first/signal）不平衡差動対で）増幅されて、第１差動電流信号が得られ得る（ブロック８１２）。第２差動電流信号は、（例えば第２／エラー訂正（second/error correction）不平衡差動対で）差動参照信号に基づいて生成され得る（ブロック８１４）。第２差動電流信号は、第１差動電流信号から減算されて、差動出力信号が得られ得る（ブロック８１６）。
第１差動電流信号は、目標の入力オフセット電圧に差動入力信号が等しい際に、エラー電流を有し得る。第２差動電流信号は、目標の入力オフセット電圧に差動入力信号が等しい際に、ゼロの差動出力信号を得るために生成され得る。第２差動電流信号は、温度変動などと共にエラー電流に追随し得る。
第１バイアス電流が、例えば第１不平衡差動対に供給され得る（ブロック８１８）。第２バイアス電流は、（例えば第３／コモンモードセンス（third/common mode sense）不平衡差動対で）差動入力信号に基づいて生成され得る（ブロック８２０）。第２バイアス電流は、差動入力信号のコモンモード電圧のレンジ（range）にわたって、第１バイアス電流に追随し得る。第２バイアス電流は、例えば第２不平衡差動対に供給され得る（ブロック８２２）。
第１、第２、及び第３不平衡差動対は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタで実装され得る。差動入力信号はまた、例えば図７に示すように、相補型トランジスタで実装された第１、第２、及び第３不平衡差動対の第２の組で増幅されても良い。
本明細書で述べられた正確な入力オフセット電圧を有する増幅器は、通信、演算、ネットワーク形成、及びパーソナル電子機器などのような種々のアプリケーションに使用され得る。例えば増幅器は、無線通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、携帯機器、ゲーム機、計算機器、ノート型コンピュータ、家庭用電化製品、パーソナルコンピュータ、コードレス電話などに使用され得る。無線通信デバイスでの増幅器の使用例については、以下に述べる。
図９は、無線通信システムのための無線通信デバイス９００の設計のブロック図を示す。無線デバイス９００は、携帯電話、端末、ハンドセット、無線モデムなどであり得る。無線通信システムは、符号分割多重アクセス（ＣＤＭＡ）システム、ＧＳＭ（Global System for Mobile Communications）システム等であり得る。
無線デバイス９００は、受信経路及び送信経路を介して、双方向通信を提供可能である。受信経路では、基地局から送信された信号はアンテナ９１２で受信され、受信機（ＲＣＶＲ）９１４に供給される。受信機９１４は、受信した信号を調整し、デジタル化し、更なる処理のためにセクション９２０にサンプルを供給する。送信経路では、送信機（ＴＭＴＲ）９１６は、送信されるデータをセクション９２０から受信し、このデータを処理し、調整し、アンテナ９１２を介して基地局へ送信される変調信号を生成する。受信機９１４及び送信機９１６は、ＣＤＭＡ、ＧＳＭ等をサポートし得る。
セクション９２０は、例えばモデム・プロセッサ９２２、縮小命令セットコンピュータ／デジタル・シグナル・プロセッサ（ＲＩＳＣ／ＤＳＰ）９２４、コントローラ／プロセッサ９２６、メモリ９２８、音声入力／出力（Ｉ／Ｏ）回路９３０、ディスプレイＩ／Ｏ回路９３２、カメラＩ／Ｏ回路９３４、及び外部デバイスＩ／Ｏ回路９３６のような、種々の処理ユニット、インターフェース・ユニット、及びメモリ・ユニットを含む。モデム・プロセッサ９２２は、データ送信及び受信のための処理（例えば、符号化、変調、復調、復号化など）を実行し得る。ＲＩＳＣ／ＤＳＰ９２４は、無線デバイス９００の一般的な、及び特殊な処理を実行し得る。コントローラ／プロセッサ９２６は、セクション９２０内の種々のユニットの動作を管理し得る。メモリ９２８は、セクション９２０内の種々のユニットのデータ及び／または命令を保持する。
音声Ｉ／Ｏ回路９３０は、マイク９３８から入力信号を受信し、ヘッドセット／スピーカ９４０に出力信号を供給し得る。ディスプレイＩ／Ｏ回路９３２は、第１データリンクを介してディスプレイ・ユニット９４２と通信し得る。カメラＩ／Ｏ回路９３４は、第２データリンクを介してカメラ９４４と通信し得る。外部デバイスＩ／Ｏ回路９３６は、第３データリンクを介して外部デバイス９４６と通信し得る。
図９に示すように、本明細書で述べられた増幅器は、入力オフセット電圧が望ましくまたは必要な種々のブロックにおいて使用され得る。例えば、第１データリンクの受信端におけるディスプレイＩ／Ｏ回路９３２及びディスプレイ・ユニット９４２、第２データリンクの受信端におけるカメラＩ／Ｏ回路９３４及びカメラ９４４、第３データリンクの受信端における外部デバイスＩ／Ｏ回路９３６及び外部デバイス９４６などで使用され得る。
本明細書で述べられた入力オフセット電圧を有する増幅器は、ＩＣ、アナログＩＣ、無線周波数ＩＣ（ＲＦＩＣ）、デジタルＩＣ、ミックスド・シグナル（mixed-signal）ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）、電子デバイスなどの上に実装され得る。増幅器はまた、相補型金属・酸化物・半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、ＢＪＴ、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素などのような、種々のＩＣプロセス技術で製造され得る。
本明細書で述べられた増幅器を実装する装置は、スタンドアローンのデバイスであっても良いし、またはより大きなデバイスの一部であっても良い。デバイスは、(i)スタンドアローンＩＣ、(ii)データ及び／または命令を記録するメモリＩＣを含み得る１つまたはそれ以上のＩＣの組、(iii)ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、(iv)移動局モデム（ＭＳＭ：mobile station modem）のようなＡＳＩＣ、(v)その他のデバイス内に組み込まれ得るモジュール、(vi)受信機、携帯電話、無線機器、ハンドセット、またはモバイルユニット、(vii)その他、であり得る。
本開示の上記の記述は、当業者が本開示を製造または使用できるようにするために与えられる。本開示の種々の変形が当業者には容易に明らかであろう。そして本明細書に定義された基本的な原理は、本開示の範囲を逸脱することなく、他の変形例に適用され得る。よって本開示は、本明細書に述べられた例及び設計に限定されることは意図されず、しかし、本明細書で述べられた原理及び新規な特長に一致する最も広い範囲に合致することを意図される。
特許請求の範囲は以下の通りである。

Claims (29)

  1. 差動入力信号を受信し、第１差動電流信号を供給するように構成された第１不平衡差動対と、
    前記第１不平衡差動対に結合され、差動参照信号を受信し、第２差動電流信号を供給するように構成された第２不平衡差動対と
    を備え、前記第２差動電流信号が前記第１差動電流信号から減算されて、差動出力信号が得られる、装置。
  2. 前記第１及び第２不平衡差動対は、目標の入力オフセット電圧に前記差動入力信号が等しい際に、供給する差動出力信号をゼロにするように構成される、請求項１の装置。
  3. 前記第１差動電流信号は、前記目標の入力オフセット電圧に前記差動入力信号が等しい際に、エラー電流を備え、
    前記第２差動電流信号は、温度の変動とともに前記エラー電流に追随する、請求項２の装置。
  4. 前記差動参照信号は、前記目標の入力オフセット電圧に基づいて設定される、請求項２の装置。
  5. 前記第１不平衡差動対は、第１及び第２トランジスタを備え、
    前記第１トランジスタは、第１のサイズを有し、
    前記第２トランジスタは、前記第１サイズのＭ倍である第２のサイズを有し、Ｍは１より大きい、請求項１の装置。
  6. 前記第２不平衡差動対は、第３及び第４トランジスタを備え、
    前記第３トランジスタは、前記第１のサイズを有し、
    前記第４トランジスタは、前記第２のサイズを有する、請求項５の装置。
  7. 前記第１不平衡差動対は、第１バイアス電流を受信するように構成され、
    前記装置は、前記第２不平衡差動対に結合され、前記差動入力信号を受信して、前記第２不平衡差動対のための第２バイアス電流を供給するように構成された第３不平衡差動対を更に備える、請求項１の装置。
  8. 前記第１不平衡差動対は、第１及び第２トランジスタを備え、
    前記第２不平衡差動対は、第３及び第４トランジスタを備え、
    前記第３不平衡差動対は、第５及び第６トランジスタを備え、
    前記第１、第３、及び第５トランジスタは、第１のサイズを有し、
    前記第２、第４、及び第６トランジスタは、前記第１のサイズのＭ倍の第２のサイズを有し、Ｍは１より大きい、請求項７の装置。
  9. 前記第５トランジスタのゲートに結合されたゲートと、共通に結合され、前記第５トランジスタのドレインに結合されたドレイン及びソースとを有する第７トランジスタを更に備え、
    前記第７トランジスタは、前記第１のサイズの（Ｍ−１）倍の第３のサイズを有する、請求項８の装置。
  10. 前記第１及び第２不平衡差動対は、Ｎチャネルの金属・酸化物・半導体（ＮＭＯＳ）トランジスタを備える、請求項１の装置。
  11. 前記第１及び第２不平衡差動対は、Ｐチャネルの金属・酸化物・半導体（ＰＭＯＳ）トランジスタを備える、請求項１の装置。
  12. 前記差動入力信号を受信し、第３差動電流信号を供給するように構成された第３不平衡差動対と、
    前記第３不平衡差動対に結合され、前記差動参照信号を受信し、第４差動電流信号を供給するように構成された第４不平衡差動対と
    を更に備え、前記第４差動電流信号が前記第３差動電流信号から減算されて、第２差動出力信号が得られ、
    前記第１及び第２不平衡差動対は、Ｎチャネルの金属・酸化膜・半導体（ＮＭＯＳ）トランジスタを備え、
    前記第３及び第４不平衡差動対は、Ｐチャネルの金属・酸化膜・半導体（ＰＭＯＳ）トランジスタを備える、請求項１の装置。
  13. 前記第１不平衡差動対は第１バイアス電流を受信するように構成され、前記第３不平衡差動対は第３バイアス電流を受信するように構成され、
    前記装置は、前記第２不平衡差動対に結合され、前記差動入力信号を受信し、前記第２不平衡差動対のための第２バイアス電流を供給するように構成された第５不平衡差動対と、
    前記第４不平衡差動対に結合され、前記差動入力信号を受信し、前記第４不平衡差動対のための第４バイアス電流を供給するように構成された第６不平衡差動対と
    を更に備える、請求項１２の装置。
  14. 前記第１及び第３不平衡差動対に結合され、前記第１不平衡差動対からの前記差動出力信号と、前記第２不平衡差動対からの第２差動出力信号を受信し合成し、最終出力信号を供給するように構成された出力回路を更に備える、請求項１２の装置。
  15. 差動入力信号を受信し、第１差動電流信号を供給するように構成された第１不平衡差動対と、
    前記第１不平衡差動対に結合され、差動参照信号を受信し、第２差動電流信号を供給するように構成された第２不平衡差動対と
    を備え、前記第２差動電流信号が前記第１差動電流信号から減算されて、差動出力信号が得られる、集積回路。
  16. 前記第１及び第２不平衡差動対は、目標の入力オフセット電圧に前記差動入力信号が等しい際に、供給する差動出力信号をゼロにするように構成される、請求項１５の集積回路。
  17. 前記第１差動電流信号は、前記目標の入力オフセット電圧に前記差動入力信号が等しい際に、エラー電流を備え、
    前記第２差動電流信号は、温度の変動とともに前記エラー電流に追随する、請求項１６の集積回路。
  18. 前記第１不平衡差動対は、第１及び第２トランジスタを備え、
    前記第１トランジスタは、第１のサイズを有し、
    前記第２トランジスタは、前記第１サイズのＭ倍である第２のサイズを有し、Ｍは１より大きい、請求項１５の集積回路。
  19. 前記第２不平衡差動対は、第３及び第４トランジスタを備え、
    前記第３トランジスタは、前記第１のサイズを有し、
    前記第４トランジスタは、前記第２のサイズを有する、請求項１８の集積回路。
  20. 前記第１不平衡差動対は、第１バイアス電流を受信するように構成され、
    前記集積回路は、前記第２不平衡差動対に結合され、前記差動入力信号を受信して、前記第２不平衡差動対のための第２バイアス電流を供給するように構成された第３不平衡差動対を更に備える、請求項１５の集積回路。
  21. データ通信リンクを介して差動入力信号を受信し、第１差動電流信号を供給するように構成された第１不平衡差動対と、
    前記第１不平衡差動対に結合され、差動参照信号を受信し、第２差動電流信号を供給するように構成された第２不平衡差動対と
    を備える増幅器を備え、前記第２差動電流信号が前記第１差動電流信号から減算されて、差動出力信号が得られる、無線機器。
  22. 差動入力信号及び第１バイアス電流を受信し、第１差動電流信号を供給するように構成された第１差動対と、
    前記第１差動対に結合され、差動参照信号を受信し、第２差動電流信号を供給するように構成された第２差動対と、
    前記第２差動対に結合され、前記差動入力信号を受信し、前記第２差動対のための第２バイアス電流を供給するように構成された第３差動対と
    を備え、前記第２差動電流信号が前記第１差動電流信号から減算されて、差動出力信号が得られる、装置。
  23. 前記第１、第２、及び第３差動対は、不平衡差動対である、請求項２２の装置。
  24. 前記第１、第２、及び第３差動対の各々は、第１及び第２トランジスタを備え、
    前記第１トランジスタは、第１のサイズを有し、
    前記第２トランジスタは、前記第１のサイズのＭ倍である第２のサイズを有し、Ｍは１より大きい、請求項２３の装置。
  25. 前記第１、第２、及び第３差動対は、平衡差動対である、請求項２２の装置。
  26. 第１差動電流信号を得るために、差動入力信号を増幅する手段と、
    差動参照信号に基づいて、第２差動電流信号を生成する手段と、
    差動出力信号を得るために、前記第１差動電流信号から前記第２差動電流信号を減算する手段と
    を備え、前記差動出力信号は、目標の入力オフセット電圧に前記差動入力信号が等しい際に、ゼロに等しくされる、装置。
  27. 前記第１差動電流信号は、前記目標の入力オフセット電圧に前記差動入力信号が等しい際に、エラー電流を備え、
    前記第２差動電流信号を生成する手段は、温度の変動とともに前記エラー電流に追随する前記第２差動電流信号を生成する手段を備える、請求項２６の装置。
  28. 前記差動入力信号を増幅する手段に第１バイアス電流を供給する手段と、
    前記差動入力信号に基づいて、前記差動入力信号のコモンモード電圧のレンジにわたって前記第１バイアス電流に追随する第２バイアス電流を生成する手段と、
    前記第２差動電流信号を生成する手段に前記第２バイアス電流を供給する手段と
    を更に備える請求項２６の装置。
  29. 第１差動電流信号を得るために、差動入力信号を増幅することと、
    差動参照信号に基づいて、第２差動電流信号を生成することと、
    差動出力信号を得るために、前記第１差動電流信号から前記第２差動電流信号を減算することと
    を備え、前記差動出力信号は、目標の入力オフセット電圧に前記差動入力信号が等しい際に、ゼロに等しくされる、方法。
JP2010545114A 2008-01-29 2009-01-29 正確な入力オフセット電圧を有する差動増幅器 Pending JP2011511570A (ja)

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