JP2011508298A - Usbブリッジ - Google Patents
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Abstract
Description
ブリッジ2で、スイッチングトランジスタSW21が開き、スイッチングトランジスタSW22およびSW23が閉じられる。
周辺機器3では、スイッチングトランジスタSW33およびSW34が閉じられ、スイッチングトランジスタSW31およびSW32が開く。
ホスト4で、スイッチングトランジスタSW41およびSW42が閉じられる。
ブリッジ5では、スイッチングトランジスタSW21およびSW51が開かれ、スイッチングトランジスタSW53およびSW54が閉じられる。
周辺機器6では、スイッチングトランジスタSW61が開く。
ホスト4で、スイッチングトランジスタSW41およびSW42が閉じられる。
ブリッジ7では、スイッチングトランジスタSW21およびSW51が開かれ、スイッチングトランジスタSW22、SW23、SW53およびSW54が閉じられる。
周辺機器3では、スイッチングトランジスタSW33およびSW34が閉じられ、スイッチングトランジスタSW31およびSW32が開かれる。
差動データ回線がJ状態の場合、バスはアイドル状態である。FSの場合、J状態はデータ回線D+またはIC_DPが高論理レベル状態およびデータ回線D−またはIC_DMが低論理レベルであることに相当する。このJ状態はデータバスにバイアスをかけるプルアップおよびプルダウン抵抗によって維持される。
パケットの開始SOPは、バス上へのパケット送信の開始を具体化する。SOPは、ホストまたは周辺機器のいずれかによって送信されることが可能で、状態Jから状態Kへの最初の遷移に相当し、状態Kは状態Jに対する補完的な論理レベルである。
パケットの終了EOPは、バス上へのパケット送信の終了を具体化する。EOPは送信パケットの最終ビットの後に送られる。EOPの役割は、2つのビット存続期間中に同じ低論理レベルで2つのデータ回線D+およびD−または2つのデータ回線IC_DPおよびIC_DMを駆動することである。
EOPの後に、トランスミッタは1つのビット存続期間中にバスを強制的にJ状態にする。
強制的にJ状態にした後、トランスミッタはトリステートに移行し、バスは再度、アイドル状態になり次のSOPを待機する。
Claims (9)
- 第1のデータポート(A1、A2)と第2のデータポート(B1、B2)との間のブリッジ回路10であって、
第1の電圧範囲内で提供される第1のトランシーバ段階(40)で、第1のデータポートにリンクされた入力を有する少なくとも1つの入力バッファ(11、14)および第1のデータポートにリンクされた出力を有する少なくとも1つのトリステート出力バッファ(12、13)を含む第1のトランシーバ段階と、
第2の電圧範囲内で提供される第2のトランシーバ段階(50)で、第2のデータポートにリンクされた入力を有する少なくとも1つの入力バッファ(21、24)および第2のデータポートにリンクされた出力を有する少なくとも1つのトリステート出力バッファ(12、13)を含む第2のトランシーバ段階と、
第1のデータポートでパケットの着信を検出するために、第1のトランシーバ段階にリンクされた第1の検出回路(31)と、
第2のデータポートでパケットの着信を検出するために、第2のトランシーバ段階にリンクされた第2の検出回路(37)と、
第1および第2の検出回路で実行される検出に応じて、第1または第2のトランシーバ段階のトリステート出力バッファの出力を有効にするための選択回路と(34、35)を含む、ブリッジ回路。 - 第1の検出回路が第1のトランシーバ段階の入力バッファで信号遷移を検出し、前記遷移により第2のトランシーバ段階のトリステート出力バッファの出力が有効になり、第2の検出回路が第2のトランシーバ段階の入力バッファで信号遷移を検出し、前記遷移により第1のトランシーバ段階のトリステート出力バッファの出力が有効になる、請求項1に記載の回路。
- 前記回路が第1のトランシーバ段階の入力バッファの出力を第2のトランシーバ段階のトリステート出力バッファの入力にリンクするための少なくとも1つの第1の遅延回路(D1、D2)および第2のトランシーバ段階の入力バッファの出力を第1のトランシーバ段階のトリステート出力バッファの入力にリンクするための少なくとも1つの第2の遅延回路(D3、D4)を備える、請求項1に記載の回路。
- 前記回路が第1のデータポートまたは第2のデータポートに着信するパケットの終端を検出するために、少なくとも1つの第3の検出回路をさらに備える、請求項1に記載の回路。
- 前記第1および第2のデータポートがUSB2.0セクション7、Inter−Chip USB補足仕様の通信プロトコルをサポートする差動ポートである、請求項1に記載の回路。
- 第1のデータポートと第2のデータポートとの間の通信をブリッジ回路を通して確立するための方法であって、該ブリッジ回路が
第1の電圧範囲内で提供される第1のトランシーバ段階で、第1のデータポートにリンクされた入力を有する少なくとも1つの入力バッファおよび第1のデータポートにリンクされた出力を有する少なくとも1つのトリステート出力バッファを含む第1のトランシーバ段階と、
第2の電圧範囲内で提供される第2のトランシーバ段階で、第2のデータポートにリンクされた入力を有する少なくとも1つの入力バッファおよび第2のデータポートにリンクされた出力を有する少なくとも1つのトリステート出力バッファを含む第2のトランシーバ段階とを備え、
前記方法が、
第1のデータポートおよび第2のデータポートでのパケットの着信の検出と、
検出が第1のデータポートまたは第2のデータポートそれぞれで発生する場合、第2または第1のトランシーバ段階それぞれのトリステート出力バッファの出力、および第2のデータポートまたは第1のデータポートそれぞれでの検出の抑制の有効化とを含む、方法。 - パケットの検出が第1のデータポートで発生すると、入力バッファの出力から搬送されるデータが遅延され、次に、第2のトランシーバ段階のトリステート出力バッファの入力に転送される、請求項6に記載の方法。
- パケットの検出が第2のデータポートで発生すると、入力バッファの出力から搬送されるデータが遅延され、次に、第1のトランシーバ段階のトリステート出力バッファの入力に転送される、請求項6に記載の方法。
- 前記第1および第2のデータポートがUSB2.0セクション7、Inter−Chip USB補足仕様の通信プロトコルをサポートする差動ポートである、請求項6に記載の方法。
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