JP2011250039A - Solid-state imaging device, semiconductor integrated circuit device, camera, and signal processing method - Google Patents
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Abstract
Description
本発明は、固体撮像装置、半導体集積回路装置、カメラおよび信号処理方法に関し、特に、光電変換により得られるアナログ信号をデジタル信号に変換するAD変換器を備える固体撮像装置等に関する。 The present invention relates to a solid-state imaging device, a semiconductor integrated circuit device, a camera, and a signal processing method, and more particularly to a solid-state imaging device including an AD converter that converts an analog signal obtained by photoelectric conversion into a digital signal.
近年、固体撮像装置における画素数の飛躍的な増加に伴い、固体撮像装置から信号を高速に読み出す要求が高まっている。 In recent years, with a dramatic increase in the number of pixels in a solid-state imaging device, there is an increasing demand for reading signals from the solid-state imaging device at high speed.
画素回路において光電変換の結果得られるアナログ信号を固体撮像装置から外部へ読み出し、外部のAD(アナログデジタル)変換器によりデジタル信号を得る初期の構成では、固体撮像装置の内部的な浮遊容量などの原因で読み出し速度の向上に限界がある。 In the initial configuration in which an analog signal obtained as a result of photoelectric conversion in the pixel circuit is read out from the solid-state imaging device and a digital signal is obtained by an external AD (analog-digital) converter, the internal stray capacitance of the solid-state imaging device is For this reason, there is a limit to the improvement in reading speed.
この対策として、画素回路から出力されるアナログ信号を固体撮像装置内でデジタル信号に変換し、浮遊容量などの影響を抑えることで、信号出力の高速化を達成する技術が周知となっている(例えば、特許文献1を参照)。 As a countermeasure against this, a technique for achieving high-speed signal output by converting an analog signal output from a pixel circuit into a digital signal in a solid-state imaging device and suppressing the influence of stray capacitance or the like is well known ( For example, see Patent Document 1).
図14は、特許文献1に開示される固体撮像装置の主要部分の構成を示す模式図である。この固体撮像装置は、画素回路92から出力される信号電圧を、シングルスロープ型のAD変換器90によってデジタル信号に変換している。この固体撮像装置の大まかな動作について説明する。
FIG. 14 is a schematic diagram illustrating a configuration of a main part of the solid-state imaging device disclosed in
撮像部91における画素回路92は、光電変換によって得られた信号電圧を電圧比較部93の入力端子の一方に印加する。参照信号生成部95は、制御部94から与えられるクロック信号CKに同期して上昇するランプ波RAMPを、例えばDA(デジタルアナログ)変換器を用いて生成し、電圧比較部93の入力端子の他方に印加する。
The
カウンタ部96は、ランプ波RAMPの上昇開始と同時にクロック信号CKをカウントし始める。そして、電圧比較部93からランプ波RAMPのレベルと画素回路92からの信号電圧とが一致したことを示す信号が与えられると、カウンタ部96は、そのときのカウント値を、画素回路92からの信号電圧を表すデジタル信号として出力する。
The
しかし、この技術によれば、デジタル信号を高速に得ようとすれば、ランプ波RAMPのレベルと画素回路92からの信号電圧とが一致する時点を短時間に決定することが求められる。そのために、高速の(つまり高い周波数の)クロック信号CKを用いて、ランプ波RAMPを高速に掃引する必要がある。
However, according to this technique, if a digital signal is to be obtained at a high speed, it is required to determine in a short time the time point at which the level of the ramp wave RAMP matches the signal voltage from the
例えば、フルハイビジョン動画の12ビットデジタル出力を60fpsで出力するには、ランプ波RAMPのレベルと画素回路92からの信号電圧とを比較する期間はおよそ15μs以下となり、クロック信号CKの周波数は約300MHzを要する。さらに14ビットのデジタル出力を得るためには、1GHz以上に達してしまう。
For example, in order to output a 12-bit digital output of a full high-definition moving image at 60 fps, the period for comparing the level of the ramp wave RAMP and the signal voltage from the
このような高速なクロック信号CKの下で安定してAD変換するには技術的な難度が高くなるため、デジタル出力の多ビット化と高速フレーム数とを両立することは困難であった。 Since the technical difficulty is high for stable AD conversion under such a high-speed clock signal CK, it has been difficult to achieve both a high-bit number of digital output and a high-speed frame number.
そこで、このような高速の(つまり高い周波数の)クロック信号CKを用いることなく、多ビット高フレームレートでデジタル信号を出力できる固体撮像装置として、図15に示すような改良型の回路構成が提案されている(例えば、特許文献2を参照)。この回路構成の動作原理について、図16を参照して説明する。この改良型の回路構成では、AD変換部70は、基準電圧生成部40によって信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧VREFを生成し、上位ビット変換部20によって、各基準電圧を基点とする複数の電圧区間の中から信号電圧が含まれる電圧区間を特定した結果をデジタル信号の上位ビットの値として変換し、下位ビット変換部30によって、上位ビット変換部20で特定された電圧区間の基点である基準電圧と信号電圧との差電圧を前記デジタル信号の下位ビットに変換している。こうすることで信号電圧が含まれない電圧区間における無用な下位ビットの変換処理を省いている。
Therefore, an improved circuit configuration as shown in FIG. 15 is proposed as a solid-state imaging device capable of outputting a digital signal at a multi-bit high frame rate without using such a high-speed (that is, high-frequency) clock signal CK. (For example, see Patent Document 2). The operation principle of this circuit configuration will be described with reference to FIG. In this improved circuit configuration, the
しかしながら、図15のような改良型の回路構成にも課題が残る。それは、信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する際、基準電圧間は均等に設定されることが理想であるが、実際にはそうならないという点である。図17(a)〜(c)で説明すると、固体撮像装置のチップレイアウトの方法等にもよるが、一般にはチップ左右両端の、基準電圧が入力される位置に比べて、チップ中央では配線抵抗や寄生容量等の影響により、入力される基準電圧が低い値になることが多い(図17(b)参照)。そのため、複数の電圧区間は同一電圧差にはならない。さらに、この区間を供給源が同じであるランプ波RAMPを用いたシングルスロープ型でAD変換を行うと、ランプ波RAMPもチップレイアウトの位置によって、同じ信号を入力することは困難である(図17(c)参照)。これらが複合するとAD変換結果に大きな誤差が生じる可能性がある。なお、図17(c)における「fineカウンタ値」とは、下位ビット変換部30での変換結果である。
However, problems still remain in the improved circuit configuration as shown in FIG. That is, when generating a plurality of reference voltages different from each other within a voltage range that can be taken by the signal voltage, it is ideal that the reference voltages are set equally, but this is not the case. 17 (a) to 17 (c), although it depends on the chip layout method of the solid-state imaging device, generally, the wiring resistance at the center of the chip compared to the positions where the reference voltage is input at both the left and right ends of the chip. In many cases, the input reference voltage has a low value due to the influence of the parasitic capacitance or the like (see FIG. 17B). Therefore, a plurality of voltage sections do not have the same voltage difference. Further, if AD conversion is performed in a single slope type using a ramp wave RAMP having the same supply source in this section, it is difficult to input the same signal to the ramp wave RAMP depending on the position of the chip layout (FIG. 17). (See (c)). If these are combined, a large error may occur in the AD conversion result. Note that the “fine counter value” in FIG. 17C is a conversion result in the low-order
特に顕著に現れるのは、隣接する電圧区間の境界付近の変換結果である。現象としては、デジタル変換結果がビット飛びを起こす事や、同じ値を繰り返す事が考えられ、AD変換における直線性誤差(積分直線性)および微分直線性誤差が非常に大きくなる。図18(a)および(b)にその様子を示す。図18(a)がチップ左右両端の変換特性、図18(b)がチップ中央付近の変換特性を示す。図18(a)では、直線性誤差および微分直線性誤差が認められる程度であるが、図18(b)では、直線性誤差および微分直線性誤差はもとより、基準電圧の降下やランプ波RAMPの鈍りにより、データの重複やデータ欠けが生じて連続性がなくなっている。 Particularly noticeable is the conversion result near the boundary between adjacent voltage sections. As a phenomenon, it is conceivable that the digital conversion result causes a bit skip or the same value is repeated, and linearity error (integral linearity) and differential linearity error in AD conversion become very large. This is shown in FIGS. 18 (a) and 18 (b). FIG. 18A shows the conversion characteristics at the left and right ends of the chip, and FIG. 18B shows the conversion characteristics near the center of the chip. In FIG. 18 (a), the linearity error and the differential linearity error are only recognized, but in FIG. 18 (b), not only the linearity error and the differential linearity error but also the drop in the reference voltage and the ramp wave RAMP. Due to the dullness, duplication of data and lack of data occur and the continuity is lost.
本発明はこのような事情に鑑みてなされたものであり、AD変換における直線性誤差および微分直線性誤差を小さくし、データの連続性を保つことができるAD変換部を備える固体撮像装置等を提供することを目的とする。 The present invention has been made in view of such circumstances, and provides a solid-state imaging device including an AD conversion unit that can reduce linearity errors and differential linearity errors in AD conversion and maintain data continuity. The purpose is to provide.
上記目的を達成するために、本発明に係る固体撮像装置の一形態は、フレーム単位で撮像を繰り返す固体撮像装置であって、行列状に配置され、受光した光を光電変換する複数の画素回路を有する撮像部と、前記複数の画素回路からの画素信号を前記画素回路の列ごとにデジタル信号に変換するAD変換部と、前記AD変換部に対するキャリブレーションを行うキャリブレーション部とを備え、前記AD変換部は、前記画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、前記列ごとに、前記複数の基準電圧のそれぞれを基点とする複数の電圧区間の中から前記画素信号が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値として出力する上位ビット変換部と、前記列ごとに、特定された前記電圧区間の基点である基準電圧と前記画素信号との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部とを有し、前記キャリブレーション部は、フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、前記複数の基準電圧のキャリブレーションを行う。 In order to achieve the above object, one embodiment of a solid-state imaging device according to the present invention is a solid-state imaging device that repeats imaging in units of frames, and is arranged in a matrix and a plurality of pixel circuits that photoelectrically convert received light An imaging unit including: an AD conversion unit that converts pixel signals from the plurality of pixel circuits into digital signals for each column of the pixel circuits; and a calibration unit that performs calibration on the AD conversion unit, The AD conversion unit includes a reference voltage generation unit that generates a plurality of reference voltages that are different from each other within a voltage range that the pixel signal can take, and a plurality of voltage sections that are based on each of the plurality of reference voltages for each column. Identifying a voltage section in which the pixel signal is included from among the upper bit conversion unit that outputs the specified result as the value of the upper bit of the digital signal, and for each column, A low-order bit conversion unit that converts a difference voltage between a reference voltage that is a base point of the determined voltage section and the pixel signal into a low-order bit of the digital signal, and the calibration unit includes a plurality of start bits of a frame. The plurality of reference voltages are calibrated in a plurality of voltage sections with the reference voltages as base points using the horizontal scanning period.
この構成によれば、固体撮像装置内部のAD変換部を使って、AD変換で用いられる複数の基準電圧に対するキャリブレーションを行うので、上位ビット、下位ビットおよびその合成により変換されたデジタル値が精度よく補正できる。 According to this configuration, calibration is performed on a plurality of reference voltages used in AD conversion using the AD conversion unit in the solid-state imaging device, so that the upper bit, the lower bit, and the digital value converted by the synthesis thereof are accurate. Can be corrected well.
ここで、前記キャリブレーション部は、毎フレーム、または1以上のフレームおきに前記キャリブレーションを行ってもよい。この構成によれば、使用環境に著しい変化がある場合には、毎フレームでキャリブレーションを行うことで、正確な補正を行い、一方、定常状態での使用が継続される場面では、1以上のフレームおきにキャリブレーションを行うことで、無用な処理を省くことができるので、消費電流を下げることができる。 Here, the calibration unit may perform the calibration every frame or every one or more frames. According to this configuration, when there is a significant change in the use environment, the calibration is performed every frame to perform an accurate correction. On the other hand, when the use in the steady state is continued, one or more By performing calibration every frame, unnecessary processing can be omitted, so that current consumption can be reduced.
また、前記キャリブレーション部は、前記複数の電圧区間それぞれについて、当該電圧区間の最大値と最小値を前記AD変換部に入力させることにより、前記AD変換部で得られたデジタル信号を補正するための補正用データを作成してもよい。これにより、各電圧区間の最大値と最小値のそれぞれに対応する基準電圧に対しキャリブレーションが行われるため、正確なキャリブレーションを行うことができる。 The calibration unit corrects the digital signal obtained by the AD conversion unit by causing the AD conversion unit to input the maximum value and the minimum value of the voltage interval for each of the plurality of voltage intervals. The correction data may be created. As a result, calibration is performed on the reference voltages corresponding to the maximum value and the minimum value of each voltage section, so that accurate calibration can be performed.
このとき、前記キャリブレーション部は、隣接する前記複数の電圧区間それぞれの最大値と最小値として同じ前記基準電圧を前記AD変換部に入力させることにより、前記補正用データを作成するのが好ましい。これにより、隣接する前記複数の電圧区間で同じ基準電圧に対してキャリブレーションが行われるので、AD変換におけるデータの重複やデータ欠けが生じなくなり、AD変換の連続性を保つことができる。 At this time, it is preferable that the calibration unit generates the correction data by causing the AD conversion unit to input the same reference voltage as the maximum value and the minimum value of the plurality of adjacent voltage sections. As a result, calibration is performed with respect to the same reference voltage in the plurality of adjacent voltage sections, so that duplication of data and missing data in AD conversion do not occur, and continuity of AD conversion can be maintained.
また、前記キャリブレーション部は、前記補正用データを作成する第1演算器と、作成された前記補正用データを保存する記憶装置と、前記記憶装置に保存された補正用データを使って、前記AD変換部で得られたデジタル信号から校正されたデータを作成する第2演算器とを備え、校正された前記データをAD変換結果として出力してもよい。これにより、補正用データは、簡単な演算式で求めることができるので、フレーム毎に生成することが可能であり、高速フレームレートに対応したキャリブレーションができる。 Further, the calibration unit uses the first arithmetic unit that creates the correction data, a storage device that stores the generated correction data, and the correction data stored in the storage device, to A second computing unit that creates calibrated data from the digital signal obtained by the AD conversion unit, and outputs the calibrated data as an AD conversion result. Thereby, the correction data can be obtained by a simple arithmetic expression, so that it can be generated for each frame, and calibration corresponding to the high-speed frame rate can be performed.
また、前記上位ビット変換部は、フラッシュ型のAD変換器であり、前記画素信号と前記複数の基準信号とを一斉に比較することによって前記画素信号が含まれる電圧区間を特定し、前記特定された電圧区間の基点である基準電圧をオフセット電圧として前記下位ビット変換部へ出力し、前記下位ビット変換部は、シングルスロープ型のAD変換器であり、前記画素信号と前記オフセット電圧との間の差電圧と、一定の傾きで変動するランプ波とを比較し、比較結果が反転したときに、前記ランプ波と連動して動作する内臓のカウンタの値を読み取り、前記カウンタの値を前記下位ビット変換部の変換結果として出力してもよい。これにより、上位ビット変換部および下位ビット変換部は、比較的簡単に構成することができるので、微細化が進む固体撮像装置に内蔵するADC回路に向いている。 The higher-order bit conversion unit is a flash AD converter that specifies a voltage section in which the pixel signal is included by comparing the pixel signal and the plurality of reference signals all at once. The reference voltage, which is the base point of the voltage section, is output as an offset voltage to the lower bit conversion unit, and the lower bit conversion unit is a single slope AD converter, and is between the pixel signal and the offset voltage. Comparing the difference voltage with a ramp wave that fluctuates at a constant slope, when the comparison result is inverted, the value of a built-in counter that operates in conjunction with the ramp wave is read, and the value of the counter is read with the lower bit You may output as a conversion result of a conversion part. As a result, the upper bit conversion unit and the lower bit conversion unit can be configured relatively easily, which is suitable for an ADC circuit built in a solid-state imaging device that is becoming increasingly finer.
このとき、前記キャリブレーション部は、前記各基準電圧を基点とする複数の電圧区間について、前記複数の電圧区間の最小値である基準電圧と最大値である基準電圧とを前記下位ビット変換部に入力させ、それぞれの入力に対して得られた前記下位ビット変換部でのカウント値から、前記AD変換部で得られたデジタル信号を補正するための補正用データを作成してもよい。これにより、最大値と最小値のAD変換値において、理想値からのずれを知ることができ、前記複数の電圧区間についての補正用データを正確かつ簡単に作成することができる。 At this time, the calibration unit supplies, to the lower bit conversion unit, a reference voltage that is a minimum value and a reference voltage that is a maximum value of the plurality of voltage intervals for a plurality of voltage intervals based on the reference voltages. Correction data for correcting the digital signal obtained by the AD conversion unit may be created from the count values obtained by the lower-order bit conversion unit obtained for each input. Thereby, it is possible to know a deviation from the ideal value in the AD conversion values of the maximum value and the minimum value, and it is possible to accurately and easily create correction data for the plurality of voltage sections.
ここで、前記下位ビット変換部は、前記キャリブレーションにおいて、前記ランプ波を、前記各基準電圧を基点とする複数の電圧区間において、予め規定した前記下位ビット変換部の最大変換値を上回る値までオーバースキャンを行うことにより、前記複数の電圧区間の最大値をデジタル値として変換するのが好ましい。これにより、キャリブレーションにおいて、下位ビット変換部の最大変換値を上回る値までの範囲で下位ビット変換結果を得て補正係数を算出することができるので、前記複数の電圧区間の補正データを確実に作成することができる。 Here, in the calibration, the low-order bit conversion unit is configured to increase the ramp wave to a value that exceeds a predetermined maximum conversion value of the low-order bit conversion unit in a plurality of voltage sections based on the reference voltages. It is preferable to convert the maximum value of the plurality of voltage sections as a digital value by performing overscan. As a result, in calibration, the lower bit conversion result can be obtained and the correction coefficient can be calculated in a range up to a value exceeding the maximum conversion value of the lower bit conversion unit, so that the correction data of the plurality of voltage sections can be reliably obtained. Can be created.
また、前記AD変換部は、さらに、相間二重サンプリング回路を備えるのがさらに好ましい。これにより、相間二重サンプリングにより、列ごとに違うオフセット電圧差を目立たなくすることができ、高精度に固定パターンノイズを抑止できる。 The AD converter further preferably includes an interphase double sampling circuit. Thereby, the offset voltage difference which is different for each column can be made inconspicuous by the interphase double sampling, and the fixed pattern noise can be suppressed with high accuracy.
なお、本発明は、上記のような固体撮像装置として実現できるだけでなく、1チップまたは複数のチップの半導体基板上に上記固体撮像装置を実装した半導体集積回路装置、上記固体撮像装置を備えるカメラおよび上記固体撮像装置における信号処理方法として実現することもできる。 The present invention can be realized not only as the above-described solid-state imaging device but also as a semiconductor integrated circuit device in which the solid-state imaging device is mounted on a semiconductor substrate of one chip or a plurality of chips, a camera including the solid-state imaging device, and It can also be realized as a signal processing method in the solid-state imaging device.
本発明に係る固体撮像装置は、信号電圧が含まれない電圧区間における無用な下位ビットの変換処理を省くことができて高速AD変換を実現できる固体撮像装置において、複数に区切られた電圧区間で発生する、AD変換における直線性誤差および微分直線性誤差を小さくし、隣接する電圧区間の境界付近で顕著に発生するデジタル変換結果のビット飛びや同じ値を繰り返すといった現象を抑止して連続性を保つ効果がある。 The solid-state imaging device according to the present invention can eliminate unnecessary lower-bit conversion processing in a voltage section that does not include a signal voltage, and can realize high-speed AD conversion. Reduces the linearity error and differential linearity error in AD conversion that occur, and suppresses the phenomenon such as bit skipping of the digital conversion result that occurs remarkably near the boundary of adjacent voltage sections and the same value being repeated. There is an effect to keep.
よって、本発明により、精度が高いAD変換機能をもつ固体撮像装置およびそのような固体撮像装置を備えるカメラが実現され、デジタルカメラが普及してきた今日における本発明の実用的価値は極めて高い。 Therefore, according to the present invention, a solid-state imaging device having an AD conversion function with high accuracy and a camera including such a solid-state imaging device are realized, and the practical value of the present invention in which digital cameras have become widespread is extremely high.
本発明の実施の形態に係る固体撮像装置は、フレーム単位で撮像を繰り返す装置であって、画素回路による光電変換の結果得られる信号電圧をAD変換することにより、デジタル信号を出力する固体撮像装置である。 A solid-state imaging device according to an embodiment of the present invention is a device that repeats imaging in frame units, and outputs a digital signal by performing AD conversion on a signal voltage obtained as a result of photoelectric conversion by a pixel circuit It is.
本発明の固体撮像装置は、信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成し、各基準電圧を基点とする複数の電圧区間の中から前記信号電圧が含まれる電圧区間を特定してその特定結果を前記デジタル信号の上位ビット(MSB)の値とするとともに、特定された電圧区間の基点である基準電圧と信号電圧との差電圧をデジタル信号の下位ビット(LSB)に変換し、さらに、フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、キャリブレーションを行うことを特徴とする。 The solid-state imaging device of the present invention generates a plurality of reference voltages that are different from each other within a voltage range that the signal voltage can take, and includes a voltage section that includes the signal voltage from among a plurality of voltage sections based on each reference voltage. The identification result is used as the value of the upper bit (MSB) of the digital signal, and the difference voltage between the reference voltage and the signal voltage, which is the base point of the identified voltage section, is used as the lower bit (LSB) of the digital signal. Further, it is characterized in that calibration is performed in a plurality of voltage sections using the respective reference voltages as base points using a plurality of horizontal scanning periods at the beginning of the frame.
以下、本発明に係る固体撮像装置、半導体集積回路装置、カメラおよび信号処理方法について図面を参照しながら説明する。 Hereinafter, a solid-state imaging device, a semiconductor integrated circuit device, a camera, and a signal processing method according to the present invention will be described with reference to the drawings.
(第1の実施の形態)
図1は、本発明の第1の実施の形態における固体撮像装置(ここでは、MOS型イメージセンサ1)の構成を示す回路ブロック図である。このMOS型イメージセンサ1は、図15に示される構成(撮像部10、AD変換部70、タイミング制御部80、行走査回路81、列走査回路82)に、キャリブレーション部100を付加した1チップまたは複数のチップからなる半導体集積回路で構成される。
(First embodiment)
FIG. 1 is a circuit block diagram showing a configuration of a solid-state imaging device (here, MOS type image sensor 1) according to the first embodiment of the present invention. This
撮像部10は、行列状に配置され、受光した光を光電変換する複数の画素回路11の集まりであり、行走査回路81からの駆動信号により、行ごとに、画素回路11からの画素信号をAD変換部70に出力する。
The
行走査回路81は、撮像部10を構成する画素回路11に対して、画素信号を出力させるために各行を列方向に走査する駆動信号を出力する。
The
AD変換部70は、撮像部10における一行を構成する複数の画素回路11から出力された画素信号を画素回路11の列ごとにデジタル信号に変換する複数のAD変換器(画素回路11の列ごとに設けられたAD変換器)の集まりであり、基準電圧生成部40、上位ビット変換部20、参照信号生成部95および下位ビット変換部30から構成される。
The
基準電圧生成部40は、画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧VREFを生成する回路である。ここで、「複数の基準電圧」とは、AD変換部70の入力レンジの最小値VLと最大値VHとの間の電圧を4つの電圧区間に分割する境界電圧(低電圧側からVref1、Vref2、Vref3)である。
The reference
上位ビット変換部20は、画素回路11の列ごとに、上記入力レンジの最小値VLおよび基準電圧生成部40で生成された複数の基準電圧のそれぞれを基点とする複数の電圧区間(ここでは、VL〜Vref1、Vref1〜Vref2、Vref2〜Vref3、Vref3〜VHの4つの電圧区間)の中から、画素信号が含まれる電圧区間を特定し、特定した結果をデジタル信号の上位ビットの値として出力するAD変換器(画素回路11の列ごとに設けられた上位ビット用AD変換器)の集まりである。より詳しくは、この上位ビット変換部20を構成するAD変換器のそれぞれは、フラッシュ型のAD変換器であり、画素信号と複数の基準信号とを一斉に比較することによって画素信号が含まれる電圧区間を特定し、特定された電圧区間の基点である基準電圧をオフセット電圧として下位ビット変換部30へ出力する。
For each column of the
参照信号生成部95は、一定の傾斜をもつ電圧波形のランプ波RAMPである参照信号を生成する回路である。
The reference
下位ビット変換部30は、画素回路11の列ごとに、上位ビット変換部20で特定された電圧区間の基点である基準電圧と画素信号との差電圧をデジタル信号の下位ビットに変換するAD変換器(画素回路11の列ごとに設けられた下位ビット用AD変換器)の集まりである。より詳しくは、この下位ビット変換部30を構成するAD変換器のそれぞれは、シングルスロープ型のAD変換器であり、画素信号と上位ビット変換部20から出力されるオフセット電圧との間の差電圧と、参照信号生成部95で生成されたランプ波とを比較し、比較結果が反転したときに、ランプ波と連動して動作する内蔵のカウンタの値を読み取り、そのカウンタの値をデジタル信号の下位ビットとして出力する。
The lower
タイミング制御部80は、参照信号生成部95を制御することでランプ波RAMPの生成を起動および停止させたり、列走査回路82を制御することで上位ビット変換部20および下位ビット変換部30の結果を合成したデジタル信号を画素回路11の列ごとに出力させる。
The
列走査回路82は、上位ビット変換部20および下位ビット変換部30を構成する個々のAD変換器に対して、AD変換の結果を順に出力させるために各列を行方向に走査する駆動信号を出力する。
The
キャリブレーション部100は、毎フレームまたは1以上のフレームおきに、フレームの始めの複数の水平走査期間を用いて、上記入力レンジの最小値VLおよび基準電圧生成部40が生成する複数の基準電圧のそれぞれを基点とする複数の電圧区間において、それら複数の基準電圧のキャリブレーションを行う回路であり、レベル判定部105、第1演算器110、メモリ130及び第2演算器120を備える。なお、キャリブレーションの頻度については、キャリブレーション部100は、例えば、使用環境での温度や使用頻度をセンサ等で検出することで、使用環境に著しい変化があることが検出された場合には、毎フレームでキャリブレーションを行うことで、正確な補正を優先し、一方、定常状態での使用が継続されることが検出された場合には、1以上のフレームおきにキャリブレーションを行うことで、AD変換の精度を落とさずに消費電流を下げる。
The
第1演算器110は、基準電圧生成部40が生成する複数の基準電圧のそれぞれに対して、下位ビット変換部30でのAD変換で得られたデータと本来あるべき理想データとの差分を無くすための補正用データ(以下、「補正係数」ともいう。)を列毎に算出する演算器であり、一時的にデータを保存する第1テンポラリメモリおよび第2テンポラリメモリと、演算を実行する第1演算処理部113とを有する。なお、「補正係数」は、AD変換部70で得られたデジタル信号を補正する(つまり、デジタル信号から校正されたデータを作成する)ための係数である。
The first
メモリ130は、第1演算器110で作成された補正係数を保存する記憶装置であり、上位ビット変換部20で特定される複数の電圧区間(ここでは、4つの電圧区間)のそれぞれに対応した記憶領域である第1メモリ131、第2メモリ132、第3メモリ133および第4メモリ134を有する。
The
レベル判定部105は、上位ビット変換部20が特定した電圧区間に対応するメモリ130内のメモリ領域(第1メモリ131、第2メモリ132、第3メモリ133または第4メモリ134)を選択する回路である。
The level determination unit 105 selects a memory area (the
第2演算器120は、通常の動作(画素信号に対するAD変換)において、画素信号に対するAD変換部70(ここでは、下位ビット変換部30)の変換結果に対して、メモリ130に保存された補正係数を用いる(ここでは、補正係数で除する)ことによって、校正されたデータを作成し、校正されたデータをAD変換結果として出力する演算器であり、そのための演算を行う演算処理部121を有する。
The second
次に、以上のように構成された本実施の形態におけるMOS型イメージセンサ1の特徴的な構成要素であるキャリブレーション部100の動作について、詳細に説明する。
Next, the operation of the
図2(a)および(b)は、キャリブレーション部100の動作を説明する概念図である。
2A and 2B are conceptual diagrams for explaining the operation of the
撮像部10には、通常画素信号が出力される前後に複数行のオプティカルブラック信号とダミー信号が出力されるのが一般的である。キャリブレーション部100は、このタイミングを利用してキャリブレーションを行う。
The
図2(a)は、AD変換部70の入力レンジを示す図である。本図に示されるように、本実施の形態では、AD入力レンジの最小値VLと最大値VHとの間が4つの電圧区間(VL〜Vref1、Vref1〜Vref2、Vref2〜Vref3、Vref3〜VH)に分割されている。この境界電圧は基準電圧として、低電圧側からVref1、Vref2、Vref3として基準電圧生成部40から供給される。上位ビット変換部20における上位ビットの変換は、画素信号とこれら基準電圧とを比較した結果であるHIGHまたはLOWで得ることができる。上位ビット変換部20は、上位ビットの変換結果により、4つの電圧区間の中から1つの区間を選択して、その電圧区間を下位ビット変換部30に通知している。もし、このままデータを外部出力すると、従来回路構成の課題で述べたように、区切られた電圧区間毎に、AD変換における直線性誤差および微分直線性誤差が発生し、データの重複やデータ欠けも生じて連続性がないデータを出力する恐れがある。
FIG. 2A is a diagram illustrating an input range of the
そこで、本実施の形態では、図2(b)に示されるタイミングで、AD変換部70に対するキャリブレーションを実施している。なお、図2(b)に示される回路ブロック図では、本実施の形態におけるMOS型イメージセンサ1のうち、キャリブレーション部100を除く回路だけが示されている。図2(b)に示されるように、キャリブレーション部100は、フレームごとに、通常画素信号が出力される前の、フレームの始めにおける任意の8行分の期間をキャリブレーションデータ期間と設定し、この期間に、得られたデータから第1演算器110で補正係数を算出し、メモリ130にその補正係数を保存する。
Therefore, in the present embodiment, the
具体的には、AD入力レンジは4つの電圧区間に分割されているので、キャリブレーション部100は、AD変換部70を制御することにより、まずフレームの1行目にVref3、2行目にVH、3行目にVref2、4行目にVref3、5行目にVref1、6行目にVref2、7行目にVL、8行目にVref1をAD変換部70(ここでは、下位ビット変換部30)に入力させている。なお、この順番に行っている理由は後述する。
Specifically, since the AD input range is divided into four voltage sections, the
図3(a)〜(c)は、キャリブレーション部100による基本動作(信号処理方法)を示す図である。ここでは、キャリブレーション部100は、主要部だけが図示されている。まず、キャリブレーション部100は、キャリブレーションステップとして、上述した8行分のデータ(下位ビット変換部30での変換結果Dcal)と本来あるべき理想データとの差分を無くす補正係数を画素回路11の列毎に(つまり、AD変換部70を構成する全てのAD変換器のそれぞれについて)、第1演算器110で算出し(図2(a))、その算出結果をメモリ130に保存する(図2(b)。その後、キャリブレーション部100は、補正ステップとして、通常画素信号が出力される時には、画素信号に対するAD変換の結果(DIS)に対して、メモリ130に保存された補正係数を使って第2演算器120で補正して、AD変換における直線性誤差および微分直線性誤差を抑止したデジタル変換結果(Dout)を外部出力する(図2(c))。
3A to 3C are diagrams illustrating a basic operation (signal processing method) by the
図4(a)〜(e)は、補正係数の算出方法を説明するための図である。本図を用いて、前述した補正係数を算出する簡単な演算方法と、キャリブレーション用電圧に基準電圧を選び、入力する順番を決めている理由について、説明する。 4A to 4E are diagrams for explaining a correction coefficient calculation method. The simple calculation method for calculating the correction coefficient described above and the reason why the reference voltage is selected as the calibration voltage and the input order is determined will be described with reference to FIG.
この例では、図4(a)〜(d)に示されるように、4つに分割された電圧区間それぞれについて補正係数を算出し、それぞれ、4つのメモリ(第1メモリ131〜第4メモリ134)に保存している。つまり、キャリブレーション部100は、画素信号電圧が最も高い電圧区間、すなわち基準電圧Vref3以上の場合、選択されるメモリ130の格納場所を第1メモリ131とすると、第1メモリ131には、差分を算出するためのHIGH側としてVHを、LOW側としてVref3をAD変換部70(ここでは、下位ビット変換部30)に入力させてキャリブレーションすることによって得られる第1補正係数を保存しておく(図4(a))。同じようにして、キャリブレーション部100は、画素信号電圧が基準電圧Vref3よりも低く、Vref2以上の場合は第2メモリ132に第2補正係数を保存し(図4(b))、画素信号電圧が基準電圧Vref2よりも低く、Vref1以上の場合は第3メモリ133に第3補正係数を保存し(図4(c))、画素信号電圧が基準電圧Vref1よりも低く、VL以上の場合は第4メモリ134に第4補正係数を保存する(図4(d))。
In this example, as shown in FIGS. 4A to 4D, correction coefficients are calculated for each of the four voltage sections, and four memories (
補正係数を求めるために、図4(e)に示されるよに、第1演算器110は、それぞれの電圧範囲においてHIGH側の基準電圧が入力されたときに得られるAD変換部70(ここでは、下位ビット変換部30)でのデジタル変換値と、LOW側の基準電圧が入力されたときに得られるAD変換部70(ここでは、下位ビット変換部30)でのデジタル変換値との差分を算出し、その差分データを下位ビット数(下位ビット変換部30での変換結果の最大値)で除算することで、ビットあたりのデジタル変換値を求める(図4(e)の(i)および(ii))。第1演算器110は、このビットあたりのデジタル変換値を補正係数(図4(e)の「hosei−data」)として、撮像部10のすべての列(カラム)のそれぞれに対応して算出し、メモリ130に保存する。
In order to obtain the correction coefficient, as shown in FIG. 4 (e), the first
そして、通常の動作においては、第2演算器120は、画素信号に対するAD変換部70(ここでは、下位ビット変換部30)の変換結果(図4(e)の「補正前のデジタル値」)に対して、メモリ130に保存された補正係数(図4(e)の「hosei−data」)で除することによって、校正されたデータ(図4(e)の「補正後のデジタル値」)を作成し、校正されたデータをAD変換結果として出力する。図4(e)に示される具体例では、補正前にデジタル値が10110であったが、補正後には10101に下がっている。これは補正前のデジタル値を1ビットあたりのデジタル変換値(補正係数)で除算することによって求められた校正値である。
In the normal operation, the second
図5は、本実施の形態におけるMOS型イメージセンサ1での通常の動作(画素信号に対するAD変換)を示す図である。
FIG. 5 is a diagram illustrating a normal operation (AD conversion for a pixel signal) in the
本図において、Vsigが画素信号、AD入力レンジの最小値をVL、最大値をVHとし、4つの電圧区間に分割する基準電圧として、低電圧側からVref1、Vref2、Vref3が示されている。上位ビット変換部20による上位ビットのデジタル変換値は、画素信号とこれら基準電圧を比較した結果であるHIGHまたはLOWで得ることができる。
In this figure, Vsig is a pixel signal, the minimum value of the AD input range is VL, the maximum value is VH, and Vref1, Vref2, and Vref3 are shown from the low voltage side as reference voltages divided into four voltage sections. The digital conversion value of the upper bits by the
その後、下位ビット変換部30は、上位ビットの変換結果により、4つの電圧区間の中から1つの区間を選択して、その電圧区間の最小値である基準電圧に、参照信号であるランプ波Vrampを重畳させ、重畳後の信号(本図の例では、Vref3+Vramp)と画素信号Vsigとを比較して、信号レベルが合致した時間での内蔵カウンタのカウンタ値を下位ビットのデジタル変換値として出力する。ここで、ランプ波Vrampはカウンタ値と連動しているものとする。
Thereafter, the lower
図6(a)および(b)〜図9(a)および(b)は、MOS型イメージセンサ1でのキャリブレーション動作の詳細(4つのステップからなる一連の動作)を示す図である。 6A and 6B to FIG. 9A and FIG. 9B are diagrams showing details of the calibration operation in the MOS image sensor 1 (a series of operations including four steps).
図6(a)および(b)は、MOS型イメージセンサ1によるキャリブレーションの一連の動作における第1のステップを示す図である。キャリブレーション部100は、以下の手順で4つの電圧区間の第1番目に対するキャリブレーションを実施することで、撮像部10の全ての列のそれぞれに対応する第1補正係数を算出する。
FIGS. 6A and 6B are diagrams illustrating a first step in a series of calibration operations by the
つまり、キャリブレーション部100は、AD変換部70を制御することでキャリブレーションの1行目(フレームの1行目)において基準電圧Vref3を下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値Vref3−Data1を第1演算器110に入力し、第1演算器110の第1テンポラリメモリ111に一時保存する(図6(a))。続いて、キャリブレーション部100は、AD変換部70を制御することでフレームの2行目に基準電圧VHを下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値VH−Dataを第1演算器110に入力し、第1演算器110の第2テンポラリメモリ112に一時保存する(図6(b))。そして、キャリブレーション部100は、第1演算器110によって、第2テンポラリメモリ112に保存されたVH−Dataと第1テンポラリメモリ111に保存されたVref3−Data1との差分に対して下位ビット数(下位ビット変換部30での変換結果の最大値)で除算した値を算出し、得られた値を1bit−digital−Data1(第1補正係数)として、第1メモリ131に保存する。
That is, the
図7(a)および(b)は、MOS型イメージセンサ1によるキャリブレーションの一連の動作における第2のステップを示す図である。キャリブレーション部100は、以下の手順で4つの電圧区間の第2番目に対するキャリブレーションを実施することで、撮像部10の全ての列のそれぞれに対応する第2補正係数を算出する。
FIGS. 7A and 7B are diagrams illustrating a second step in a series of calibration operations performed by the
つまり、キャリブレーション部100は、AD変換部70を制御することでキャリブレーションの3行目(フレームの3行目において基準電圧Vref2を下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値Vref2−Data1を第1演算器110に入力し、第1演算器110の第1テンポラリメモリ111に一時保存する(図7(a))。続いて、キャリブレーション部100は、AD変換部70を制御することでフレームの4行目に基準電圧Vref3を下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値Vref3−Data2を第1演算器110に入力し、第1演算器110の第2テンポラリメモリ112に一時保存する(図7(b))。そして、キャリブレーション部100は、第1演算器110によって、第2テンポラリメモリ112に保存されたVref3−Data2と第1テンポラリメモリ111に保存されたVref2−Data1との差分に対して下位ビット数(下位ビット変換部30での変換結果の最大値)で除算した値を算出し、得られた値を1bit−digital−Data2(第2補正係数)として、第2メモリ132に保存する。
In other words, the
図8(a)および(b)は、MOS型イメージセンサ1によるキャリブレーションの一連の動作における第3のステップを示す図である。キャリブレーション部100は、以下の手順で4つの電圧区間の第3番目に対するキャリブレーションを実施することで、撮像部10の全ての列のそれぞれに対応する第3補正係数を算出する。
FIGS. 8A and 8B are diagrams showing a third step in a series of calibration operations by the
つまり、キャリブレーション部100は、AD変換部70を制御することでキャリブレーションの5行目(フレームの5行目において基準電圧Vref1を下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値Vref1−Data1を第1演算器110に入力し、第1演算器110の第1テンポラリメモリ111に一時保存する(図8(a))。続いて、キャリブレーション部100は、AD変換部70を制御することでフレームの6行目に基準電圧Vref2を下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値Vref2−Data2を第1演算器110に入力し、第1演算器110の第2テンポラリメモリ112に一時保存する(図8(b))。そして、キャリブレーション部100は、第1演算器110によって、第2テンポラリメモリ112に保存されたVref2−Data2と第1テンポラリメモリ111に保存されたVref1−Data1との差分に対して下位ビット数(下位ビット変換部30での変換結果の最大値)で除算した値を算出し、得られた値を1bit−digital−Data3(第3補正係数)として、第3メモリ133に保存する。
That is, the
図9(a)および(b)は、MOS型イメージセンサ1によるキャリブレーションの一連の動作における第4のステップを示す図である。キャリブレーション部100は、以下の手順で4つの電圧区間の第4番目に対するキャリブレーションを実施することで、撮像部10の全ての列のそれぞれに対応する第4補正係数を算出する。
FIGS. 9A and 9B are diagrams showing a fourth step in a series of calibration operations by the
つまり、キャリブレーション部100は、AD変換部70を制御することでキャリブレーションの7行目(フレームの7行目において基準電圧VLを下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値VL−Dataを第1演算器110に入力し、第1演算器110の第1テンポラリメモリ111に一時保存する(図9(a))。続いて、キャリブレーション部100は、AD変換部70を制御することでフレームの8行目に基準電圧Vref1を下位ビット変換部30に入力し、この時の下位ビット変換部30での変換結果である下位ビットデジタル変換値Vref1−Data2を第1演算器に入力し、第1演算器の第2テンポラリメモリ112に一時保存する(図9(b))。そして、キャリブレーション部100は、第1演算器110によって、第2テンポラリメモリ112に保存されたVref1−Data2と第1テンポラリメモリ111に保存されたVL−Dataとの差分に対して下位ビット数(下位ビット変換部30での変換結果の最大値)で除算した値を算出し、得られた値を1bit−digital−Data4(第4補正係数)として、第4メモリ134に保存する。
That is, the
以上のようにしてメモリ130に保存された第1〜第4補正係数は、通常の画素信号のAD変換における補正として用いられる。つまり、キャリブレーション部100では、画素信号がAD変換部70で変換されると、撮像部10の全ての列のそれぞれについて、第2演算器120は、上位ビット変換部20での変換結果に対応するメモリ130の領域(第1メモリ131〜第4メモリ134)から当該列に対応する補正係数を読み出し、読み出した補正係数で下位ビット変換部30での変換結果を除算し、除算後の値と上位ビット変換部20での変換結果とを合成した値を、校正されたデジタル信号として出力する。
The first to fourth correction coefficients stored in the
なお、上述したキャリブレーションを行うには、区切られた電圧区間で必ず基準電圧とランプ波Vrampが一致しなければ、デジタル変換値を得ることができず、補正係数を求めることができなくなる。このため、ランプ波Vrampは下位ビット変換部30の最大変換値を上回る値までオーバースキャンすることが望ましい。この様子を図10(a)および(b)に示している。カウンタ値は、下位ビット変換部30による下位変換ビット数を10ビットとすれば、下位ビット変換部30の最大変換値は1024になるが、減衰したランプ波Vrampをオーバースキャンして、必ずデジタル変換を行っている(オーバーフローを回避している)ために、図10(a)にある1024+aなどのように1024を超えるカウンタ値を返してくることになる。この値を演算器で補正して1024に丸めるようにすれば、図10(b)にあるようにビット欠けがなくなる。
In order to perform the above-described calibration, a digital conversion value cannot be obtained and a correction coefficient cannot be obtained unless the reference voltage and the ramp wave Vramp always coincide with each other in the divided voltage section. For this reason, it is desirable to overscan the ramp wave Vramp to a value exceeding the maximum conversion value of the lower-order
また、本実施の形態のAD変換部70は、CDS(相間二重サンプリング;Correlated Double Sampling)回路を備えていてもよい。この回路を備えることで、画素回路11のリセット期間における信号と信号期間における信号との差分に相当するデジタル値を算出することで、画素回路11の列ごとに違うオフセット電圧差を目立たなくすることができ、高精度に固定パターンノイズを抑止できる。
In addition, the
また、本発明の固体撮像装置はカメラなどに用いてもよい。近年、カメラなどに用いられる固体撮像装置における画素数の飛躍的な増加に伴い、固体撮像装置から信号を高速に読み出す要求が高まっているが、本発明の固体撮像装置は高速且つ正確にデジタル信号を生成することが可能であるため、カメラなどの用途に適している。 The solid-state imaging device of the present invention may be used for a camera or the like. In recent years, with a dramatic increase in the number of pixels in a solid-state imaging device used for a camera or the like, there has been an increasing demand for reading a signal from the solid-state imaging device at high speed. Therefore, it is suitable for applications such as cameras.
(第2の実施の形態)
次に、本発明の第2の実施の形態における固体撮像装置について説明する。
(Second Embodiment)
Next, a solid-state imaging device according to the second embodiment of the present invention will be described.
図11は、本発明の第2の実施の形態における固体撮像装置(ここでは、MOS型イメージセンサ2)の構成を示す回路ブロック図である。このMOS型イメージセンサ2は、第1の実施の形態におけるMOS型イメージセンサ1にデジタルダブルサンプリング(DDS)回路200を追加した構成を備える。
FIG. 11 is a circuit block diagram showing a configuration of a solid-state imaging device (here, MOS type image sensor 2) in the second embodiment of the present invention. This MOS
デジタルダブルサンプリング回路200は、CDS回路の一例であり、第3演算器210、暗時画像メモリ220および明時画像メモリ230を有する。
The digital
デジタルダブルサンプリング回路200は、デジタルダブルサンプリングを行って、画素回路11の列毎に画素信号成分と画素リセット成分との差分を算出するCDS回路の一例であり、第3演算器210、暗時画像メモリ220および明時画像メモリ230を有する。この構成により、画素回路11の列毎に異なる画素信号のオフセット差を取って、縦状固定パターンノイズを目立たなくしている。このデジタルダブルサンプリング回路200は、キャリブレーションにより補正された画素信号成分を明時画像メモリ230に、キャリブレーションにより補正された画素リセット成分を暗時画像メモリ220に保存して、第3演算器210により、これらを最終段で差分を算出して出力することで、縦状固定パターンノイズを目立たなくしている。
The digital
(第3の実施の形態)
次に、本発明の第3の実施の形態におけるカメラについて説明する。
(Third embodiment)
Next, a camera according to a third embodiment of the present invention will be described.
図12は、本発明に係る固体撮像装置を備えるカメラ3の構成を示す図である。このカメラ3は、図13(a)に示されるデジタルスチルカメラや図13(b)に示されるビデオカメラ等であり、レンズ300と、本発明に係る固体撮像装置301と、駆動回路302と、信号処理部303と、外部インターフェイス部304とを備える。なお、本図において、駆動回路302は、上記第1および第2の実施の形態における行走査回路81および列走査回路82に相当し、固体撮像装置301は、上記第1および第2の実施の形態におけるMOS型イメージセンサのうち、行走査回路81および列走査回路82を除く回路に相当する。
FIG. 12 is a diagram illustrating a configuration of a
レンズ300を通過した光は、固体撮像装置301に入射する。信号処理部303は、駆動回路302を介して固体撮像装置301を駆動し、固体撮像装置301からの出力信号を取り込む。その出力信号は、信号処理部303でホワイトバランス等の各種信号処理が施され、外部インターフェイス部304を介して外部に出力される。
The light that has passed through the
このように構成されたカメラ3によれば、固体撮像装置301は、内蔵するAD変換部における基準電圧をキャリブレーションする機能を有するので、AD変換における直線性誤差および微分直線性誤差が抑制される。
According to the
以上、本発明に係る固体撮像装置、半導体集積回路装置、カメラおよび信号処理方法について、第1〜第3の実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、これらの実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素を任意に組み合わせて得られる形態も、本発明に含まれる。 As described above, the solid-state imaging device, the semiconductor integrated circuit device, the camera, and the signal processing method according to the present invention have been described based on the first to third embodiments. However, the present invention is limited to these embodiments. It is not something. Without departing from the spirit of the present invention, forms obtained by subjecting these embodiments to various modifications conceived by those skilled in the art, and forms obtained by arbitrarily combining the components in each embodiment are also included in this embodiment. Included in the invention.
たとえば、第1の実施の形態だけでなく、第2の実施の形態におけるMOS型イメージセンサ2も、1チップまたは複数のチップからなる半導体集積回路で実現されてもよい。
For example, not only the first embodiment but also the
また、第1および第2の実施の形態におけるキャリブレーション部100は、図12に示される信号処理部103に組み込まれて実現されてもよいし、CPUやDSP等のプロセッサとプログラムとの組み合わせによってソフトウェア的に実現されてもよい。
Further, the
本発明に係る固体撮像装置および半導体集積回路装置は、基準電圧の精度やランプ波の直線性が多少ラフでも補正回路を持つことで正確なAD変換に対応できる。これを実現するために、比較的簡単なADC回路と小規模な演算処理回路と小容量のメモリ素子を使うことで、高速で高分解能のデジタル出力MOSイメージセンサを提供することができる。毎フレーム補正が可能で、使用環境変化による影響を受けにくく、デジタルスチルカメラ、デジタルビデオカメラ、携帯端末用カメラ、車載用カメラ、街頭カメラ、防犯用カメラ、医療用カメラなど、多岐にわたる応用が可能である。 The solid-state imaging device and the semiconductor integrated circuit device according to the present invention can cope with accurate AD conversion by having a correction circuit even if the accuracy of the reference voltage and the linearity of the ramp wave are somewhat rough. In order to realize this, a high-speed and high-resolution digital output MOS image sensor can be provided by using a relatively simple ADC circuit, a small-scale arithmetic processing circuit, and a small-capacity memory device. Each frame can be corrected and is not easily affected by changes in the usage environment, and can be used in a wide variety of applications such as digital still cameras, digital video cameras, mobile terminal cameras, in-vehicle cameras, street cameras, security cameras, and medical cameras. It is.
1、2 MOS型イメージセンサ
10 撮像部
11 画素回路
20 上位ビット変換部
30 下位ビット変換部
40 基準電圧生成部
70 AD変換部
80 タイミング制御部
81 行走査回路
82 列走査回路
95 参照信号生成部
100 キャリブレーション部
105 レベル判定部
110 第1演算器
111 第1テンポラリメモリ
112 第2テンポラリメモリ
113 第1演算処理部
120 第2演算器
121 第2演算処理部
130 メモリ
131 第1メモリ
132 第2メモリ
133 第3メモリ
134 第4メモリ
200 デジタルダブルサンプリング回路
210 第3演算器
220 暗時画像メモリ
230 明時画像メモリ
300 レンズ
301 固体撮像装置
302 駆動回路
303 信号処理部
304 外部インターフェイス部
DESCRIPTION OF
Claims (12)
行列状に配置され、受光した光を光電変換する複数の画素回路を有する撮像部と、
前記複数の画素回路からの画素信号を前記画素回路の列ごとにデジタル信号に変換するAD変換部と、
前記AD変換部に対するキャリブレーションを行うキャリブレーション部とを備え、
前記AD変換部は、
前記画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、
前記列ごとに、前記複数の基準電圧のそれぞれを基点とする複数の電圧区間の中から前記画素信号が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値として出力する上位ビット変換部と、
前記列ごとに、特定された前記電圧区間の基点である基準電圧と前記画素信号との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部とを有し、
前記キャリブレーション部は、フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、前記複数の基準電圧のキャリブレーションを行う
固体撮像装置。 A solid-state imaging device that repeats imaging in frame units,
An imaging unit having a plurality of pixel circuits arranged in a matrix and photoelectrically converting received light;
An AD converter that converts pixel signals from the plurality of pixel circuits into digital signals for each column of the pixel circuits;
A calibration unit that performs calibration on the AD conversion unit,
The AD converter is
A reference voltage generator that generates a plurality of different reference voltages within a voltage range that the pixel signal can take;
For each of the columns, a voltage section including the pixel signal is identified from a plurality of voltage sections based on each of the plurality of reference voltages, and the identification result is output as the value of the high-order bit of the digital signal A bit conversion unit;
A low-order bit conversion unit that converts a difference voltage between a reference voltage that is a base point of the specified voltage section and the pixel signal into a low-order bit of the digital signal for each column;
The solid-state imaging device, wherein the calibration unit calibrates the plurality of reference voltages in a plurality of voltage sections based on the respective reference voltages using a plurality of horizontal scanning periods at the beginning of a frame.
請求項1に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the calibration unit performs the calibration every frame or every other frame.
請求項1に記載の固体撮像装置。 The calibration unit corrects the digital signal obtained by the AD conversion unit by causing the AD conversion unit to input a maximum value and a minimum value of the voltage interval for each of the plurality of voltage intervals. The solid-state imaging device according to claim 1, wherein the data is created.
請求項3に記載の固体撮像装置。 4. The solid according to claim 3, wherein the calibration unit creates the correction data by causing the AD conversion unit to input the same reference voltage as the maximum value and the minimum value of each of the adjacent voltage sections. 5. Imaging device.
請求項3に記載の固体撮像装置。 The calibration unit uses the first arithmetic unit that generates the correction data, a storage device that stores the generated correction data, and the AD conversion using the correction data stored in the storage device. The solid-state imaging device according to claim 3, further comprising: a second arithmetic unit that creates calibrated data from the digital signal obtained by the unit, and outputs the calibrated data as an AD conversion result.
前記下位ビット変換部は、シングルスロープ型のAD変換器であり、前記画素信号と前記オフセット電圧との間の差電圧と、一定の傾きで変動するランプ波とを比較し、比較結果が反転したときに、前記ランプ波と連動して動作する内臓のカウンタの値を読み取り、前記カウンタの値を前記下位ビット変換部の変換結果として出力する
請求項1に記載の固体撮像装置。 The higher-order bit conversion unit is a flash type AD converter, specifies a voltage interval in which the pixel signal is included by comparing the pixel signal and the plurality of reference signals all at once, and the specified voltage The reference voltage that is the base point of the section is output as an offset voltage to the lower bit conversion unit,
The low-order bit conversion unit is a single slope type AD converter, which compares a difference voltage between the pixel signal and the offset voltage with a ramp wave that fluctuates with a constant slope, and the comparison result is inverted. 2. The solid-state imaging device according to claim 1, wherein a value of a built-in counter that operates in conjunction with the ramp wave is read, and the value of the counter is output as a conversion result of the lower bit conversion unit.
請求項6に記載の固体撮像装置。 The calibration unit, for a plurality of voltage sections based on each reference voltage, the reference voltage that is the minimum value of the plurality of voltage sections and the reference voltage that is the maximum value are input to the lower bit conversion unit, The solid-state imaging device according to claim 6, wherein correction data for correcting a digital signal obtained by the AD conversion unit is created from a count value obtained by the lower bit conversion unit obtained for each input. .
請求項6に記載の固体撮像装置。 In the calibration, the low-order bit conversion unit overscans the ramp wave to a value exceeding a predetermined maximum conversion value of the low-order bit conversion unit in a plurality of voltage sections based on the reference voltages. The solid-state imaging device according to claim 6, wherein the maximum value of the plurality of voltage sections is converted as a digital value by performing.
請求項1に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the AD conversion unit further includes an interphase double sampling circuit.
前記固定撮像装置は、
行列状に配置され、受光した光を光電変換する複数の画素回路を有する撮像部と、
前記複数の画素回路からの画素信号を前記画素回路の列ごとにデジタル信号に変換するAD変換部とを備え、
前記AD変換部は、
前記画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、
前記列ごとに、前記複数の基準電圧のそれぞれを基点とする複数の電圧区間の中から前記画素信号が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値として出力する上位ビット変換部と、
前記列ごとに、特定された前記電圧区間の基点である基準電圧と前記画素信号との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部とを有し、
前記信号処理方法は、
フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、前記複数の基準電圧のキャリブレーションを行うことによって補正係数を算出するキャリブレーションステップと、
算出された補正係数を用いて、前記画素信号に対する前記下位ビット変換部での変換で得られた下位ビットに対して、補正を行う補正ステップとを含む
信号処理方法。 A signal processing method in a solid-state imaging device that repeats imaging in frame units,
The fixed imaging device is
An imaging unit having a plurality of pixel circuits arranged in a matrix and photoelectrically converting received light;
An AD converter that converts pixel signals from the plurality of pixel circuits into digital signals for each column of the pixel circuits;
The AD converter is
A reference voltage generator that generates a plurality of different reference voltages within a voltage range that the pixel signal can take;
For each of the columns, a voltage section including the pixel signal is identified from a plurality of voltage sections based on each of the plurality of reference voltages, and the identification result is output as the value of the high-order bit of the digital signal A bit conversion unit;
A low-order bit conversion unit that converts a difference voltage between a reference voltage that is a base point of the specified voltage section and the pixel signal into a low-order bit of the digital signal for each column;
The signal processing method includes:
A calibration step for calculating a correction coefficient by performing calibration of the plurality of reference voltages in a plurality of voltage sections based on the respective reference voltages using a plurality of horizontal scanning periods at the beginning of a frame;
And a correction step of performing correction on lower bits obtained by conversion of the pixel signal by the lower bit conversion unit using the calculated correction coefficient.
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