JP2011221097A - Substrate for electrophoretic display device, electrophoretic display device and electronic apparatus - Google Patents

Substrate for electrophoretic display device, electrophoretic display device and electronic apparatus Download PDF

Info

Publication number
JP2011221097A
JP2011221097A JP2010087242A JP2010087242A JP2011221097A JP 2011221097 A JP2011221097 A JP 2011221097A JP 2010087242 A JP2010087242 A JP 2010087242A JP 2010087242 A JP2010087242 A JP 2010087242A JP 2011221097 A JP2011221097 A JP 2011221097A
Authority
JP
Japan
Prior art keywords
storage capacitor
electrode
substrate
electrophoretic display
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010087242A
Other languages
Japanese (ja)
Inventor
Yasushi Yamazaki
泰志 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2010087242A priority Critical patent/JP2011221097A/en
Publication of JP2011221097A publication Critical patent/JP2011221097A/en
Pending legal-status Critical Current

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a substrate for an electrophoretic display device which can reliably suppress the occurrence of display unevenness and consumes less energy by providing a storage capacitor having a sufficient capacitance value.SOLUTION: In a substrate 30 for an electrophoretic display device of the present invention, first and second TFTs 72, 73 include gate electrodes 74, 75 made of a first conductive film, a gate insulating film 83 made of a first insulating film, a semiconductor layer 76, and a source electrode 77 and a drain electrode 79 made of a second conductive film. A first storage capacitor 71A is composed of a first storage-capacitor electrode 80A made of a light-blocking metal film, a second passivation film 85B and a pixel electrode 35. At least a part of the first storage-capacitor electrode 80A overlaps with the first and second TFTs 72, 73 and at least a part of a wiring such as a data line 68 and a scan line.

Description

本発明は、電気泳動表示装置用基板、電気泳動表示装置、および電子機器に関する。   The present invention relates to an electrophoretic display device substrate, an electrophoretic display device, and an electronic apparatus.

電気光学装置の一種である電気泳動表示装置として、一対の基板間に液相分散媒と電気泳動粒子とを有する電気泳動素子を挟持した構成のものが知られている。この種の電気泳動表示装置は記憶性を有しているため、表示状態を維持するのに常に電圧を印加する必要はなく、表示状態を変えるのに必要な期間だけ電圧を印加できれば良い。しかしながら、表示を構成する各画素において電圧を一定期間は保持しなければならず、各画素が蓄積容量を備える必要がある。そこで、蓄積容量を備えた電気泳動表示装置が下記の特許文献1、2等に開示されている。特許文献1,2によれば、これらの装置においては、画素電極と共通電極との間で形成される電気泳動素子容量と電気的に並列に蓄積容量を付加することによって画素電圧を十分に保持できる、とされている。   2. Description of the Related Art As an electrophoretic display device which is a kind of electro-optical device, a configuration in which an electrophoretic element having a liquid phase dispersion medium and electrophoretic particles is sandwiched between a pair of substrates is known. Since this type of electrophoretic display device has a memory property, it is not always necessary to apply a voltage in order to maintain the display state, and it is sufficient if a voltage can be applied only for a period required to change the display state. However, the voltage must be held for a certain period in each pixel constituting the display, and each pixel needs to have a storage capacitor. Therefore, an electrophoretic display device having a storage capacity is disclosed in Patent Documents 1 and 2 listed below. According to Patent Documents 1 and 2, in these devices, the pixel voltage is sufficiently maintained by adding a storage capacitor in parallel with the electrophoretic element capacitor formed between the pixel electrode and the common electrode. It can be done.

特許第4275671号公報Japanese Patent No. 4275671 特開2005−346090号公報JP 2005-346090 A

上記の特許文献1、2の装置における蓄積容量は、走査線と同層に形成された容量下部電極と、ゲート絶縁膜と、ゲート絶縁膜を挟んでデータ線と同層に形成された容量上部電極と、から構成されている。この構成を採用する場合、走査線と容量下部電極とが同層に配置されるため、両者の短絡を防ぐ必要がある。しかしながら、特に画素を高精細化しようとすると、画素をむやみに大きくできないため、短絡防止のためのスペースを大きく取って配置すると、十分な容量値を有する蓄積容量を形成することができない。逆に十分な容量値を得るために走査線と容量下部電極とを十分なスペースを取って配置すると、画素の高精細化を図ることができない。   The storage capacitors in the devices disclosed in Patent Documents 1 and 2 are the capacitor upper electrode formed in the same layer as the scanning line, the gate insulating film, and the capacitor upper portion formed in the same layer as the data line across the gate insulating film. And an electrode. When this configuration is adopted, since the scanning line and the capacitor lower electrode are arranged in the same layer, it is necessary to prevent a short circuit therebetween. However, in particular, when trying to increase the definition of pixels, the pixels cannot be enlarged unnecessarily. Therefore, if a large space for preventing a short circuit is provided, a storage capacitor having a sufficient capacitance value cannot be formed. Conversely, if the scanning line and the capacitor lower electrode are arranged with sufficient space to obtain a sufficient capacitance value, it is not possible to achieve high definition of the pixels.

また、他の方法として、容量絶縁膜に比誘電率の高い材料を用いたり、容量絶縁膜を薄膜化したりすることで蓄積容量値を大きくする試みもある。ところが、これらの方法では、容量絶縁膜がゲート絶縁膜で構成されているため、例えば薄膜トランジスター(Thin Film Transistor, 以下、TFTと略記する)の漏れ電流が増大する等、TFTの特性に悪影響を及ぼす恐れがある。   As other methods, there are attempts to increase the storage capacitance value by using a material having a high relative dielectric constant for the capacitor insulating film or by reducing the thickness of the capacitor insulating film. However, in these methods, since the capacitive insulating film is composed of a gate insulating film, the TFT characteristics are adversely affected, such as an increase in leakage current of a thin film transistor (hereinafter abbreviated as TFT). There is a risk.

また、蓄積容量値が十分に取れないと、TFTのオフ時のフィードスルー電圧が大きくなり、また、TFT容量のばらつきによるフィードスルー電圧のばらつきが許容できなくなる。その結果、特に中間調の表示における表示ムラが顕著に表れる。この表示ムラは直流表示素子である電気泳動表示装置特有の問題であり、実効値応答の液晶表示装置よりもフィードスルー電圧のばらつきが大きいために生じる問題である。   In addition, if the storage capacitance value is not sufficient, the feedthrough voltage when the TFT is turned off increases, and the variation in the feedthrough voltage due to the variation in the TFT capacitance becomes unacceptable. As a result, display unevenness particularly appears in the halftone display. This display unevenness is a problem peculiar to an electrophoretic display device which is a direct current display element, and is caused by a larger variation in feedthrough voltage than a liquid crystal display device having an effective value response.

また、蓄積容量値が十分に取れないと、画素電圧をリフレッシュするために蓄積容量を複数のフレームにわたって書き込む必要がある。ところが、電気泳動表示装置における消費エネルギー(電力×時間)は、データ線の寄生容量を充電するために消費される分が大半を占めるため、複数フレーム駆動の場合はデータ線を充電する分のエネルギーが無駄に消費される恐れがあり、消費電力が増大するという問題がある。   Further, if the storage capacity value is not sufficient, it is necessary to write the storage capacity over a plurality of frames in order to refresh the pixel voltage. However, the energy consumed in the electrophoretic display device (power x time) is mostly consumed for charging the parasitic capacitance of the data line, so that energy for charging the data line in the case of multiple frame driving. May be consumed wastefully, and there is a problem that power consumption increases.

また、例えば特許文献2に記載の装置では、容量絶縁膜であるゲート絶縁膜をエッチングで薄膜化している。ところが、この場合、ゲート絶縁膜の成膜ばらつきに加えて、エッチングばらつきが加わるため、蓄積容量の均一性が低下し、上述のフィードスルー電圧のばらつきによる表示ムラの問題が生じる。   For example, in the device described in Patent Document 2, the gate insulating film, which is a capacitive insulating film, is thinned by etching. However, in this case, since the etching variation is added in addition to the gate insulating film deposition variation, the uniformity of the storage capacitance is lowered, and the problem of display unevenness due to the above-described variation in the feedthrough voltage occurs.

また、電気泳動表示装置は、カラーフィルターを備えず、視認側の対向基板にブラックマトリクス(画素間の格子状遮光膜)を設けない場合がある。あるいは、カラーフィルターを備えていたとしても、明るさ(反射率)を得ること等を目的として、ブラックマトリクスを設けない場合がある。この場合には、ブラックマトリクスが存在しないため、対向基板側から入射した外光がTFTや配線に照射される虞がある。このとき、例えばTFTに外光が照射されると、TFTの漏れ電流が増大する等、TFTの特性に悪影響を及ぼす恐れがある。   In addition, the electrophoretic display device may not include a color filter and may not provide a black matrix (a lattice-shaped light shielding film between pixels) on the counter substrate on the viewing side. Alternatively, even if a color filter is provided, a black matrix may not be provided for the purpose of obtaining brightness (reflectance). In this case, since there is no black matrix, there is a possibility that external light incident from the counter substrate side is irradiated onto the TFT and the wiring. At this time, for example, when the TFT is irradiated with external light, the TFT characteristics may be adversely affected, such as an increase in TFT leakage current.

本発明は、上記の課題を解決するためになされたものであって、十分な容量値を持つ蓄積容量を備えることで表示ムラの発生を確実に抑制できるとともに、消費エネルギーを低減でき、かつ外光の照射による電気的特性劣化の少ない電気泳動表示装置に用いる基板、および電気泳動表示装置を提供することを目的とする。また、表示ムラのない表示部を備えた電子機器を提供することを目的とする。   The present invention has been made to solve the above-described problems, and by providing a storage capacitor having a sufficient capacity value, occurrence of display unevenness can be reliably suppressed, energy consumption can be reduced, and external power can be reduced. It is an object of the present invention to provide a substrate used in an electrophoretic display device with little deterioration in electrical characteristics due to light irradiation, and an electrophoretic display device. It is another object of the present invention to provide an electronic device provided with a display portion without display unevenness.

上記の目的を達成するために、本発明の電気泳動表示装置用基板は、基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線からなる配線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、前記複数の画素の各々が、画素スイッチング素子と画素電極と第1蓄積容量とを備えた電気泳動表示装置用基板であって、前記画素スイッチング素子が、前記基板本体上に形成された第1導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第1絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第2導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第2導電膜からなるドレイン電極と、を備え、前記第1蓄積容量が、前記第2導電膜より上層側に形成された遮光性金属膜からなる第1蓄積容量電極と、少なくとも前記第1蓄積容量電極を覆うように形成された第2絶縁膜からなる第1蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに、前記第1蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第1蓄積容量電極と重なるように形成された前記画素電極と、から構成され、前記基板本体の法線方向から見たときに、前記第1蓄積容量電極の少なくとも一部が、前記画素スイッチング素子および前記配線の少なくとも一部と重なるように形成されていることを特徴とする。
なお、本発明で言う「遮光性金属膜」とは、透明導電材料を除く、周知の金属材料からなる膜のことであり、膜厚によって異なるが、必ずしも光透過率が0%でないものも含む。
In order to achieve the above object, an electrophoretic display device substrate according to the present invention includes a substrate body, a plurality of data lines and a plurality of scanning lines provided on the substrate body, the data lines, and the data lines. A plurality of pixels partitioned by scanning lines, and each of the plurality of pixels is a substrate for an electrophoretic display device including a pixel switching element, a pixel electrode, and a first storage capacitor, wherein the pixels A switching element has a gate electrode made of a first conductive film formed on the substrate body, a gate insulating film made of a first insulating film formed so as to cover at least the gate electrode, and on the gate insulating film A semiconductor layer formed; a source electrode made of a second conductive film electrically connected to the source region of the semiconductor layer and the data line; a drain region of the semiconductor layer; and the pixel electrode. A first storage capacitor electrode made of a light-shielding metal film formed on the upper layer side of the second conductive film. A first storage capacitor insulating film made of a second insulating film formed so as to cover at least the first storage capacitor electrode, and the first storage capacitor insulating film when viewed from the normal direction of the substrate body The pixel electrode formed so that at least a part thereof overlaps the first storage capacitor electrode, and the first storage capacitor electrode when viewed from the normal direction of the substrate body Is formed so as to overlap at least part of the pixel switching element and the wiring.
The “light-shielding metal film” in the present invention refers to a film made of a known metal material excluding a transparent conductive material, and includes a film whose light transmittance is not necessarily 0% although it varies depending on the film thickness. .

本発明の電気泳動表示装置用基板において、第1蓄積容量は、第2導電膜より上層側に形成された遮光性金属膜からなる第1蓄積容量電極と、第2絶縁膜からなる第1蓄積容量絶縁膜と、少なくとも一部が第1蓄積容量電極と重なるように形成された画素電極の一部と、から構成されている。すなわち、本発明における第1蓄積容量は、従来の特許文献1,2に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜を用いて構成されている。   In the electrophoretic display device substrate of the present invention, the first storage capacitor includes a first storage capacitor electrode made of a light-shielding metal film formed above the second conductive film, and a first storage capacitor made of a second insulating film. The capacitor insulating film and a part of the pixel electrode formed so as to at least partially overlap the first storage capacitor electrode. That is, the first storage capacitor in the present invention does not use a capacitor electrode or a gate insulating film formed in the same layer as the scanning line as described in the conventional patent documents 1 and 2, and is higher than these layers. It is configured using the side film.

この構成により、第1蓄積容量絶縁膜(第2絶縁膜)の膜厚や比誘電率を適切に設定することで、第1蓄積容量の特性を画素スイッチング素子の特性とは独立して設計することができる。すなわち、画素スイッチング素子の特性に制約を受けることなく、十分な容量値を有する蓄積容量を形成することができる。また、表示状態を変化させるのに必要な期間の画素電位を確実に保持できるため、蓄積容量を複数回書き込む必要がなく、消費エネルギーを大きく低減することができる。   With this configuration, by appropriately setting the film thickness and relative dielectric constant of the first storage capacitor insulating film (second insulating film), the characteristics of the first storage capacitor are designed independently of the characteristics of the pixel switching element. be able to. That is, a storage capacitor having a sufficient capacitance value can be formed without being restricted by the characteristics of the pixel switching element. In addition, since the pixel potential in a period necessary for changing the display state can be reliably held, it is not necessary to write the storage capacitor a plurality of times, and energy consumption can be greatly reduced.

また、本発明の構成によれば、第2導電膜より上層側に位置する第1蓄積容量電極が遮光性金属膜で形成されており、第1蓄積容量電極の少なくとも一部が、画素スイッチング素子および配線の少なくとも一部と重なるように形成されている。すなわち、画素スイッチング素子および配線の少なくとも一部が、遮光性金属膜からなる第1蓄積容量電極の少なくとも一部で覆われる。この構成により、画素スイッチング素子および配線の少なくとも一部が、第1蓄積容量電極によって遮光されるとともに、電気的に遮蔽される。そのため、画素スイッチング素子を構成するTFTの漏れ電流や電位変動等を抑制でき、TFTの特性低下を防止できる。   According to the configuration of the present invention, the first storage capacitor electrode positioned on the upper layer side of the second conductive film is formed of a light-shielding metal film, and at least a part of the first storage capacitor electrode is a pixel switching element. And at least part of the wiring. That is, at least a part of the pixel switching element and the wiring is covered with at least a part of the first storage capacitor electrode made of the light-shielding metal film. With this configuration, at least a part of the pixel switching element and the wiring is shielded by the first storage capacitor electrode and is electrically shielded. Therefore, leakage current, potential fluctuation, and the like of the TFT constituting the pixel switching element can be suppressed, and deterioration of TFT characteristics can be prevented.

本発明の電気泳動表示装置用基板において、前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第1蓄積容量と重なるように形成された第2蓄積容量を備え、前記第2蓄積容量が、前記第1導電膜からなる第2蓄積容量下部電極と、少なくとも前記第2蓄積容量下部電極を覆うように形成された前記第1絶縁膜からなる第2蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第2蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第2蓄積容量下部電極と重なるように形成された前記第1蓄積容量上部電極と、から構成されていても良い。
この構成によれば、基板本体の法線方向から見たときに少なくとも一部が第1蓄積容量と重なるように形成された第2蓄積容量を備えているので、第1蓄積容量と第2蓄積容量とが足し合わされることで単位面積当たりの容量値が大きくなり、占有面積を大きくすることなく十分な蓄積容量値が得られる。
In the electrophoretic display device substrate of the present invention, each of the plurality of pixels has a second accumulation formed such that at least a portion thereof overlaps the first accumulation capacitor when viewed from the normal direction of the substrate body. A second storage capacitor comprising a capacitor, wherein the second storage capacitor comprises a second storage capacitor lower electrode made of the first conductive film and at least a first insulating film formed to cover at least the second storage capacitor lower electrode. The storage capacitor insulating film and the second storage capacitor lower electrode are formed so that at least a portion thereof overlaps the second storage capacitor lower electrode with the second storage capacitor insulating film interposed therebetween when viewed from the normal direction of the substrate body. And 1 storage capacitor upper electrode.
According to this configuration, since the second storage capacitor is formed so that at least a part thereof overlaps the first storage capacitor when viewed from the normal direction of the substrate body, the first storage capacitor and the second storage capacitor are provided. By adding the capacity, the capacity value per unit area increases, and a sufficient storage capacity value can be obtained without increasing the occupied area.

本発明の電気泳動表示装置用基板において、前記第1蓄積容量電極と前記画素電極との重なり部分からなる前記第1蓄積容量の面積が、前記第2蓄積容量下部電極と前記第2蓄積容量上部電極との重なり部分からなる前記第2蓄積容量の面積よりも大きいことが望ましい。
この構成によれば、容量絶縁膜を薄くできることで容量値を大きく取れる第1蓄積容量の方が面積が大きいので、全体の蓄積容量値をより大きくできるとともに、遮光性能や電気的遮蔽性能をより高めることができる。
In the electrophoretic display device substrate of the present invention, the area of the first storage capacitor formed by the overlapping portion of the first storage capacitor electrode and the pixel electrode is such that the second storage capacitor lower electrode and the second storage capacitor upper portion. It is desirable that the area is larger than the area of the second storage capacitor formed by the overlapping portion with the electrode.
According to this configuration, the area of the first storage capacitor that can have a larger capacitance value by reducing the capacitance insulating film is larger, so that the overall storage capacitance value can be further increased, and the light shielding performance and electrical shielding performance can be further improved. Can be increased.

本発明の電気泳動表示装置用基板において、前記第2絶縁膜の膜厚が前記第1絶縁膜の膜厚よりも薄いことが望ましい。
この構成によれば、第1絶縁膜からなるゲート絶縁膜の膜厚を相対的に厚くできるので、画素スイッチング素子を構成するTFTの漏れ電流を防止でき、TFT特性を改善できる。また、第2絶縁膜からなる第1蓄積容量絶縁膜の膜厚を相対的に薄くできるので、蓄積容量を増加させることができる。
In the electrophoretic display device substrate of the present invention, it is preferable that the thickness of the second insulating film is smaller than the thickness of the first insulating film.
According to this configuration, since the thickness of the gate insulating film made of the first insulating film can be relatively increased, leakage current of the TFT constituting the pixel switching element can be prevented and TFT characteristics can be improved. Further, since the film thickness of the first storage capacitor insulating film made of the second insulating film can be relatively reduced, the storage capacitor can be increased.

本発明の電気泳動表示装置用基板において、前記第1蓄積容量電極が、前記複数の画素の全体にわたって形成されている構成を採用することができる。
この構成によれば、複数の画素の行間のスペースを含めて略全てが第1蓄積容量電極で覆われるので、遮光性能や電気的遮蔽性能をより高めることができる。
In the electrophoretic display device substrate of the present invention, a configuration in which the first storage capacitor electrode is formed over the whole of the plurality of pixels can be employed.
According to this configuration, almost all of the pixels including the space between the rows of pixels are covered with the first storage capacitor electrode, so that the light shielding performance and the electrical shielding performance can be further improved.

あるいは、本発明の電気泳動表示装置用基板において、前記第1蓄積容量電極が、マトリクス状に配列された前記複数の画素の行毎に分割されて形成されている構成を採用することができる。
第1蓄積容量電極には共通電位が与えられるため、この構成によれば、複数の画素の行毎に第1蓄積容量電極(容量線)の電位を変化させるような駆動を行うことが可能になる。
Alternatively, in the electrophoretic display device substrate of the present invention, it is possible to adopt a configuration in which the first storage capacitor electrode is divided and formed for each row of the plurality of pixels arranged in a matrix.
Since a common potential is applied to the first storage capacitor electrode, according to this configuration, it is possible to perform driving that changes the potential of the first storage capacitor electrode (capacitor line) for each row of a plurality of pixels. Become.

本発明の電気泳動表示装置用基板において、前記半導体層として、非単結晶シリコン、酸化物半導体材料、透明酸化物半導体材料、有機物半導体材料のいずれかを用いることができる。
この構成によれば、既存の製造プロセスを用いて、電気的特性に優れたTFTを比較的容易に製造することができる。
In the substrate for electrophoretic display devices of the present invention, any of non-single-crystal silicon, an oxide semiconductor material, a transparent oxide semiconductor material, and an organic semiconductor material can be used as the semiconductor layer.
According to this configuration, a TFT having excellent electrical characteristics can be manufactured relatively easily using an existing manufacturing process.

本発明の電気泳動装置は、一対の基板と、前記一対の基板の間に挟持された電気泳動素子と、を備え、前記一対の基板のうちの一方の基板が、上記本発明の電気泳動表示装置用基板であることを特徴とする。
この構成によれば、一対の基板のうちの一方の基板として本発明の電気泳動表示装置用基板が用いられているので、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
An electrophoretic device of the present invention includes a pair of substrates and an electrophoretic element sandwiched between the pair of substrates, and one of the pair of substrates is the electrophoretic display of the present invention. It is a device substrate.
According to this configuration, since the electrophoretic display device substrate of the present invention is used as one of the pair of substrates, an electrophoretic display device that suppresses variations in feedthrough voltage and has less display unevenness. realizable.

本発明の電子機器は、上記本発明の電気泳動表示装置を備えていることを特徴とする。
本発明によれば、上記本発明の電気泳動表示装置を備えているので、表示ムラが少ない電気泳動表示部を備えた電子機器を実現できる。
An electronic apparatus according to the present invention includes the electrophoretic display device according to the present invention.
According to the present invention, since the electrophoretic display device of the present invention is provided, an electronic apparatus including an electrophoretic display unit with little display unevenness can be realized.

本発明の第1実施形態の電気泳動表示装置を示す等価回路図である。1 is an equivalent circuit diagram illustrating an electrophoretic display device according to a first embodiment of the present invention. 同、電気泳動表示装置における各画素の等価回路図である。2 is an equivalent circuit diagram of each pixel in the electrophoretic display device. FIG. (a)同、電気泳動表示装置の断面図、(b)マイクロカプセルの断面図、(c)電気泳動素子の動作を説明するための図である。2A is a cross-sectional view of an electrophoretic display device, FIG. 2B is a cross-sectional view of a microcapsule, and FIG. 2C is a view for explaining an operation of the electrophoretic element. 同、電気泳動表示装置の全体構成を示す平面図である。2 is a plan view showing the overall configuration of the electrophoretic display device. FIG. 同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。It is a figure which shows the planar pattern of each pixel of the element substrate of an electrophoretic display device similarly. 図5のA−A’線に沿う断面図である。It is sectional drawing which follows the A-A 'line of FIG. (a)、(b)フィードスルー電圧を説明するための図である。It is a figure for demonstrating (a), (b) feedthrough voltage. 共通電位を示す図である。It is a figure which shows a common electric potential. 本発明の第2実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。It is a figure which shows the planar pattern of each pixel of the element substrate of the electrophoretic display device of 2nd Embodiment of this invention. 同、電気泳動表示装置における各画素の等価回路図である。2 is an equivalent circuit diagram of each pixel in the electrophoretic display device. FIG. 本発明の第3実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。It is a figure which shows the planar pattern of each pixel of the element substrate of the electrophoretic display device of 3rd Embodiment of this invention. 図11のA−A’線に沿う断面図である。It is sectional drawing which follows the A-A 'line | wire of FIG. 同、電気泳動表示装置における各画素の等価回路図である。2 is an equivalent circuit diagram of each pixel in the electrophoretic display device. FIG. 本発明の第4実施形態の電気泳動表示装置における素子基板の各画素の断面図である。It is sectional drawing of each pixel of the element substrate in the electrophoretic display device of 4th Embodiment of this invention. 本発明の電子機器の一実施形態を示す図である。It is a figure which shows one Embodiment of the electronic device of this invention. 本発明の電子機器の他の実施形態を示す図である。It is a figure which shows other embodiment of the electronic device of this invention. 本発明の電子機器のさらに他の実施形態を示す図である。It is a figure which shows other embodiment of the electronic device of this invention.

[第1実施形態]
以下、本発明の第1実施形態について、図1〜図8を用いて説明する。
本実施形態の電気光学装置は、アクティブマトリクス型の電気泳動表示装置の例である。
図1は本実施形態の電気泳動表示装置を示す等価回路図である。図2は同、電気泳動表示装置の各画素の等価回路図である。図3は、(a)同、電気泳動表示装置の断面図、(b)マイクロカプセルの断面図、(c)電気泳動素子の動作を説明するための図である。図4は同、電気泳動表示装置の全体構成を示す平面図である。図5は同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図6は図5のA−A’線に沿う断面図である。図7はフィードスルー電圧を示す図である。図8は共通電位を示す図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
[First Embodiment]
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
The electro-optical device of this embodiment is an example of an active matrix type electrophoretic display device.
FIG. 1 is an equivalent circuit diagram showing an electrophoretic display device of this embodiment. FIG. 2 is an equivalent circuit diagram of each pixel of the electrophoretic display device. 3A is a cross-sectional view of the electrophoretic display device, FIG. 3B is a cross-sectional view of the microcapsule, and FIG. 3C is a view for explaining the operation of the electrophoretic element. FIG. 4 is a plan view showing the overall configuration of the electrophoretic display device. FIG. 5 is a diagram showing a planar pattern of each pixel of the element substrate of the electrophoretic display device. 6 is a cross-sectional view taken along the line AA ′ of FIG. FIG. 7 is a diagram showing the feedthrough voltage. FIG. 8 is a diagram showing a common potential.
In the following drawings, in order to make each component easy to see, the scale of the size may be varied depending on the component.

本実施形態の電気泳動表示装置100は、図1に示すように、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラー(制御部)63、および容量線駆動回路64が配置されている。走査線駆動回路61、データ線駆動回路62、および容量線駆動回路64は、それぞれコントローラー63と接続されている。コントローラー63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。   As shown in FIG. 1, the electrophoretic display device 100 of the present embodiment includes a display unit 5 in which a plurality of pixels 40 are arranged in a matrix. Around the display unit 5, a scanning line driving circuit 61, a data line driving circuit 62, a controller (control unit) 63, and a capacitor line driving circuit 64 are arranged. The scanning line driving circuit 61, the data line driving circuit 62, and the capacitor line driving circuit 64 are each connected to the controller 63. The controller 63 comprehensively controls these based on image data and synchronization signals supplied from the host device.

表示部5には、走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが形成されており、これらの交差位置に対応して画素40が設けられている。また、容量線駆動回路64から延びる容量線67が設けられており、これら走査線66、データ線68、容量線67は画素40とそれぞれ接続されている。なお、本実施形態では、等価回路図上は容量線67と説明したが、その実体は第1容量線と第2容量線とを有しており、 第1容量線と第2容量線とは電気的に接続され、これら容量線には同じ電位が与えられる。また後述するように、第1容量線の実体は複数の画素にわたって形成された第1蓄積容量電極である。したがって、図1においては、上記第1容量線と第2容量線とを1本の容量線で表した。   In the display unit 5, a plurality of scanning lines 66 extending from the scanning line driving circuit 61 and a plurality of data lines 68 extending from the data line driving circuit 62 are formed, and the pixels 40 correspond to these intersecting positions. Is provided. Further, a capacitor line 67 extending from the capacitor line driving circuit 64 is provided, and the scanning line 66, the data line 68, and the capacitor line 67 are connected to the pixel 40, respectively. In the present embodiment, the capacitor line 67 is described in the equivalent circuit diagram, but the substance has a first capacitor line and a second capacitor line. The first capacitor line and the second capacitor line are They are electrically connected, and the same potential is applied to these capacitor lines. As will be described later, the substance of the first capacitor line is a first storage capacitor electrode formed over a plurality of pixels. Therefore, in FIG. 1, the first capacitor line and the second capacitor line are represented by one capacitor line.

走査線駆動回路61は、m本の走査線66(Y1、Y2、...、Ym)を介して各々の画素40に接続されており、コントローラー63の制御の下、1行目からm行目までの走査線66を順次選択し、画素40に設けられた選択トランジスター41(画素スイッチング素子、図2参照)をオン状態とするタイミングを規定する選択信号を、選択した走査線66を介して供給する。データ線駆動回路62は、n本のデータ線68(X1、X2、...、Xn)を介して各々の画素40に接続されており、コントローラー63の制御の下、画素40の各々に対応する画素データを規定する画像信号を画素40に供給する。容量線駆動回路64は、コントローラー63の制御の下、容量線67に所定の電位を供給する。   The scanning line driving circuit 61 is connected to each pixel 40 via m scanning lines 66 (Y1, Y2,..., Ym). Under the control of the controller 63, the first to mth rows are connected. A selection signal defining the timing at which the scanning lines 66 up to the eyes are sequentially selected and a selection transistor 41 (pixel switching element, see FIG. 2) provided in the pixel 40 is turned on is selected via the selected scanning line 66. Supply. The data line driving circuit 62 is connected to each pixel 40 via n data lines 68 (X1, X2,..., Xn), and corresponds to each pixel 40 under the control of the controller 63. An image signal defining pixel data to be supplied is supplied to the pixel 40. The capacitor line driving circuit 64 supplies a predetermined potential to the capacitor line 67 under the control of the controller 63.

図2に示すように、各画素40には、選択トランジスター41と、第1蓄積容量71Aと、第2蓄積容量71Bと、画素電極35と、電気泳動素子32と、共通電極37と、が設けられている。本実施形態の画素回路としては、1個のトランジスターと1個の蓄積容量とを備えた方式、いわゆる1T1C(1Transistor,1Capacitor)方式の画素回路が採用されているが、トランジスターには、2個のTFTを直列接続したダブルゲート型のトランジスターが使用されている。この構成により、選択トランジスターへの印加電圧が2個のTFTで分配され、各TFTの耐圧を十分に確保できる。   As shown in FIG. 2, each pixel 40 is provided with a selection transistor 41, a first storage capacitor 71A, a second storage capacitor 71B, a pixel electrode 35, an electrophoretic element 32, and a common electrode 37. It has been. As the pixel circuit of the present embodiment, a so-called 1T1C (1Transistor, 1Capacitor) type pixel circuit is employed, which includes one transistor and one storage capacitor. A double gate type transistor in which TFTs are connected in series is used. With this configuration, the voltage applied to the selection transistor is distributed by the two TFTs, and a sufficient breakdown voltage of each TFT can be secured.

上述したように、各画素40には、走査線66と、データ線68と、第1容量線67Aおよび第2容量線67Bとが接続されている。選択トランジスター41を構成する第1TFT72のゲートおよび第2TFT73のゲートが走査線66に接続され、第1TFT72のソースがデータ線68に接続され、第1TFT72のドレインと第2TFT73のソースとが相互に接続され、第2TFT73のドレインが画素電極35と第1蓄積容量71Aの一方の電極と第2蓄積容量71Bの一方の電極とに接続されている。第1蓄積容量71Aの他方の電極は第1容量線67Aに接続され、第2蓄積容量71Bの他方の電極は第2容量線67Bに接続されている。
なお、本実施形態の説明では、各TFT72,73のソース、ドレインのうち、データ線68と接続された側(データ線68に近い側)をソース、画素電極35と接続された側(画素電極35に近い側)をドレインと呼ぶが、これは便宜的にこのように決めただけであり、各TFT72,73のソース、ドレインの呼称は上記と逆であってもよい。
As described above, to each pixel 40, the scanning line 66, the data line 68, the first capacitance line 67A, and the second capacitance line 67B are connected. The gate of the first TFT 72 and the gate of the second TFT 73 constituting the selection transistor 41 are connected to the scanning line 66, the source of the first TFT 72 is connected to the data line 68, and the drain of the first TFT 72 and the source of the second TFT 73 are connected to each other. The drain of the second TFT 73 is connected to the pixel electrode 35, one electrode of the first storage capacitor 71A, and one electrode of the second storage capacitor 71B. The other electrode of the first storage capacitor 71A is connected to the first capacitor line 67A, and the other electrode of the second storage capacitor 71B is connected to the second capacitor line 67B.
In the description of this embodiment, of the sources and drains of the TFTs 72 and 73, the side connected to the data line 68 (side close to the data line 68) is the source and the side connected to the pixel electrode 35 (pixel electrode) The side close to 35) is called a drain, but this is simply determined in this way for convenience, and the names of the sources and drains of the TFTs 72 and 73 may be reversed.

本実施形態の場合、選択トランジスター41としてnチャネル型トランジスターの使用を想定するが、nチャネル型トランジスターと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、nチャネル型トランジスターに代えて、pチャネル型トランジスターを用いてもよく、インバーターやトランスミッションゲートを用いてもよい。   In the case of this embodiment, it is assumed that an n-channel transistor is used as the selection transistor 41, but it may be replaced with another type of switching element having a function equivalent to that of the n-channel transistor. For example, a p-channel transistor may be used instead of an n-channel transistor, and an inverter or a transmission gate may be used.

各画素40において、走査線66を介して入力される選択信号により選択トランジスター41がオン状態となると、選択トランジスター41を介してデータ線68から画素電極35に画像信号が入力されるとともに、第1蓄積容量71Aおよび第2蓄積容量71Bが充電される。そして、第1蓄積容量71Aおよび第2蓄積容量71Bに蓄積されたエネルギーにより画素電極35が所定の電位レベルに保持され、画素電極35と共通電極37との電位差により電気泳動素子32が駆動される。   In each pixel 40, when the selection transistor 41 is turned on by a selection signal input via the scanning line 66, an image signal is input from the data line 68 to the pixel electrode 35 via the selection transistor 41, and the first The storage capacitor 71A and the second storage capacitor 71B are charged. The pixel electrode 35 is held at a predetermined potential level by the energy stored in the first storage capacitor 71A and the second storage capacitor 71B, and the electrophoretic element 32 is driven by the potential difference between the pixel electrode 35 and the common electrode 37. .

図3(a)に示すように、電気泳動表示装置100は、素子基板30と対向基板31との間に、複数のマイクロカプセル20を配列してなる電気泳動素子32を挟持した構成を備えている。表示部5において、素子基板30の電気泳動素子32側には、図1や図2に示した走査線66、データ線68、選択トランジスター41などが形成された回路層34が設けられており、回路層34上に複数の画素電極35が配列形成されている。なお、図3(a)では、回路層34の内部にある具体的な構成要素の図示は省略している。   As shown in FIG. 3A, the electrophoretic display device 100 includes a configuration in which an electrophoretic element 32 in which a plurality of microcapsules 20 are arranged is sandwiched between an element substrate 30 and a counter substrate 31. Yes. In the display unit 5, the circuit layer 34 on which the scanning lines 66, the data lines 68, the selection transistors 41, and the like illustrated in FIGS. 1 and 2 are formed is provided on the electrophoretic element 32 side of the element substrate 30. A plurality of pixel electrodes 35 are arranged on the circuit layer 34. In FIG. 3A, illustration of specific components inside the circuit layer 34 is omitted.

素子基板30(電気光学装置用基板)は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明なものでなくてもよい。画素電極35は、例えばITO(インジウム・スズ酸化物)等の透明導電材料やAl等の金属材料などにより形成されたものであり、共通電極37との間で電気泳動素子32に電圧を印加する電極である。   The element substrate 30 (electro-optical device substrate) is a substrate made of glass, plastic, or the like, and is disposed on the side opposite to the image display surface, and thus may not be transparent. The pixel electrode 35 is formed of a transparent conductive material such as ITO (indium tin oxide) or a metal material such as Al, and applies a voltage to the electrophoretic element 32 between the pixel electrode 35 and the common electrode 37. Electrode.

一方、対向基板31の電気泳動素子32側には複数の画素電極35と対向する平面形状の共通電極37が形成されており、共通電極37上に電気泳動素子32が設けられている。対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため、透明基板が用いられる。共通電極37は、画素電極35とともに電気泳動素子32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。
そして、電気泳動素子32と画素電極35とが接着剤層33を介して接着されることによって、素子基板30と対向基板31とが接合されている。
On the other hand, a planar common electrode 37 facing the plurality of pixel electrodes 35 is formed on the electrophoretic element 32 side of the counter substrate 31, and the electrophoretic element 32 is provided on the common electrode 37. The counter substrate 31 is a substrate made of glass, plastic, or the like, and is disposed on the image display side. Therefore, a transparent substrate is used. The common electrode 37 is an electrode for applying a voltage to the electrophoretic element 32 together with the pixel electrode 35, and is a transparent electrode formed of MgAg (magnesium silver), ITO, IZO (indium / zinc oxide) or the like.
The electrophoretic element 32 and the pixel electrode 35 are bonded via the adhesive layer 33, so that the element substrate 30 and the counter substrate 31 are bonded.

電気泳動素子32は、予め対向基板31側に形成され、接着剤層33までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは、接着剤層33の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板30(画素電極35や各種回路などが形成されている)に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部5を形成する。このため、接着剤層33は画素電極35側のみに存在することになる。   The electrophoretic element 32 is generally formed in advance on the counter substrate 31 side and is handled as an electrophoretic sheet including the adhesive layer 33. In the manufacturing process, the electrophoretic sheet is handled in a state where a protective release sheet is attached to the surface of the adhesive layer 33. And the display part 5 is formed by sticking the said electrophoretic sheet which peeled the release sheet with respect to the element board | substrate 30 (The pixel electrode 35, various circuits, etc.) which were manufactured separately. For this reason, the adhesive layer 33 exists only on the pixel electrode 35 side.

図3(b)に示すように、マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とが封入された球状体である。マイクロカプセル20は、図3(a)に示すように、共通電極37と画素電極35とに挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置されている。   As shown in FIG. 3B, the microcapsule 20 has a particle size of, for example, about 50 μm, and includes a dispersion medium 21, a plurality of white particles (electrophoretic particles) 27, and a plurality of black particles. (Electrophoretic particles) 26 are encapsulated spherical bodies. As shown in FIG. 3A, the microcapsule 20 is sandwiched between the common electrode 37 and the pixel electrode 35, and one or a plurality of microcapsules 20 are arranged in one pixel 40.

マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成されている。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。
The outer shell portion (wall film) of the microcapsule 20 is formed using a translucent polymer resin such as an acrylic resin such as polymethyl methacrylate or polyethyl methacrylate, a urea resin, or gum arabic. .
The dispersion medium 21 is a liquid that disperses the white particles 27 and the black particles 26 in the microcapsules 20.

分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。   Examples of the dispersion medium 21 include water, alcohol solvents (methanol, ethanol, isopropanol, butanol, octanol, methyl cellosolve, etc.), esters (ethyl acetate, butyl acetate, etc.), ketones (acetone, methyl ethyl ketone, methyl isobutyl ketone, etc.). ), Aliphatic hydrocarbons (pentane, hexane, octane, etc.), alicyclic hydrocarbons (cyclohexane, methylcyclohexane, etc.), aromatic hydrocarbons (benzene, toluene, benzenes having a long-chain alkyl group ( Xylene, hexylbenzene, hebutylbenzene, octylbenzene, nonylbenzene, decylbenzene, undecylbenzene, dodecylbenzene, tridecylbenzene, tetradecylbenzene)), halogenated hydrocarbons (methylene chloride, chloroform, tetrachloride) Element, and 1,2-dichloroethane), can be exemplified a carboxylate, it may be other oils. These substances can be used alone or as a mixture, and a surfactant or the like may be further blended.

白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。   The white particles 27 are particles (polymer or colloid) made of a white pigment such as titanium dioxide, zinc white, and antimony trioxide, and are used, for example, by being negatively charged. The black particles 26 are particles (polymer or colloid) made of a black pigment such as aniline black or carbon black, and are used by being charged positively, for example.

これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26および白色粒子27に代えて、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色、イエロー、シアン、マゼンタなどを表示することができる。
If necessary, these pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, A dispersant such as a silane coupling agent, a lubricant, a stabilizer, and the like can be added.
Further, instead of the black particles 26 and the white particles 27, for example, pigments such as red, green, blue, yellow, cyan, and magenta may be used. According to such a configuration, red, green, blue, yellow, cyan, magenta, and the like can be displayed on the display unit 5.

上記構成の電気泳動素子32において、画素40を黒表示させる場合、図3(c)に示すように、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。すなわち、共通電極37の電位を基準電位としたとき、画素電極35が正極性に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色が視認される。一方、 画素40を白表示させる場合には、共通電極37を相対的に高電位、画素電極35を相対的に低電位に保持し、画素電極35を共通電極37の電位に対して負極性にする。これにより、負に帯電した白色粒子27が共通電極37側へ引き寄せられ、表示面側から見たときに白色が視認される。   In the electrophoretic element 32 configured as described above, when the pixel 40 is displayed in black, as shown in FIG. 3C, the common electrode 37 is held at a relatively low potential and the pixel electrode 35 is held at a relatively high potential. . That is, when the potential of the common electrode 37 is set as a reference potential, the pixel electrode 35 is held positive. As a result, the positively charged black particles 26 are attracted to the common electrode 37, while the negatively charged white particles 27 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side, black is visually recognized. On the other hand, when the pixel 40 is displayed in white, the common electrode 37 is held at a relatively high potential, the pixel electrode 35 is held at a relatively low potential, and the pixel electrode 35 is made negative with respect to the potential of the common electrode 37. To do. Thereby, the negatively charged white particles 27 are attracted to the common electrode 37 side, and white is visually recognized when viewed from the display surface side.

図4は、電気泳動表示装置100の全体構成の2つの例を示している。
図4(a)に示す例では、素子基板30は電気泳動シートである対向基板31よりも大きな平面寸法を有しており、対向基板31よりも外側に張り出した素子基板30上に2つの走査線駆動回路61と2つのデータ線駆動回路62とがCOG(Chip On Glass)実装されている。また、データ線駆動回路62の近傍の辺縁部に端子形成領域110が設けられており、端子形成領域110に、外部機器と接続するためのフレキシブル基板201が、ACP(異方性導電ペースト)やACF(異方性導電フィルム)を介して接着されている。
FIG. 4 shows two examples of the overall configuration of the electrophoretic display device 100.
In the example shown in FIG. 4A, the element substrate 30 has a larger planar dimension than the counter substrate 31 that is an electrophoretic sheet, and two scans are performed on the element substrate 30 protruding outward from the counter substrate 31. The line drive circuit 61 and the two data line drive circuits 62 are mounted on COG (Chip On Glass). In addition, a terminal formation region 110 is provided in the edge portion in the vicinity of the data line driving circuit 62, and a flexible substrate 201 for connecting to an external device is provided in the terminal formation region 110 with an ACP (anisotropic conductive paste). It is bonded via ACF (anisotropic conductive film).

図4(a)に示す例では、素子基板30と対向基板31とが重なる領域に表示部5が形成されており、表示部5から延びる走査線66やデータ線68が、走査線駆動回路61およびデータ線駆動回路62が実装されている領域に延出され、当該実装領域に形成された接続端子に接続されている。そして、接続端子に対して走査線駆動回路61やデータ線駆動回路62がACPやACFを介して実装されている。   In the example shown in FIG. 4A, the display unit 5 is formed in a region where the element substrate 30 and the counter substrate 31 overlap, and the scanning lines 66 and the data lines 68 extending from the display unit 5 are included in the scanning line driving circuit 61. The data line driving circuit 62 is extended to a region where the data line driving circuit 62 is mounted, and is connected to a connection terminal formed in the mounting region. A scanning line driving circuit 61 and a data line driving circuit 62 are mounted on the connection terminals via ACPs and ACFs.

一方、図4(b)に示す例では、走査線駆動回路61およびデータ線駆動回路62は素子基板30上に実装されておらず、フレキシブル基板202、203上にCOF(Chip On Film)実装(あるいはTAB(Tape Automated Bonding)実装)されている。そして、走査線駆動回路61が実装されたフレキシブル基板202が、素子基板30の一短辺に沿った辺縁部に形成された端子形成領域120に、ACP等を介して実装されている。また、データ線駆動回路62が実装されたフレキシブル基板203が、素子基板30の一長辺に沿った辺縁部に形成された端子形成領域130に、ACP等を介して実装されている。端子形成領域120、130には、それぞれ複数の接続端子が形成されており、各々の接続端子に対して表示部5から延びる走査線66やデータ線68が接続されている。さらに、データ線駆動回路62が実装されたフレキシブル基板203は、リジッド基板204にも接続され、リジッド基板204に外部接続用のフレキシブル基板205が接続されている。   On the other hand, in the example shown in FIG. 4B, the scanning line driving circuit 61 and the data line driving circuit 62 are not mounted on the element substrate 30 and are mounted on the flexible substrates 202 and 203 by COF (Chip On Film) ( Or TAB (Tape Automated Bonding) mounting). Then, the flexible substrate 202 on which the scanning line driving circuit 61 is mounted is mounted on the terminal formation region 120 formed on the edge portion along one short side of the element substrate 30 via the ACP or the like. In addition, the flexible substrate 203 on which the data line driving circuit 62 is mounted is mounted on the terminal formation region 130 formed on the edge portion along one long side of the element substrate 30 via the ACP or the like. A plurality of connection terminals are formed in each of the terminal formation regions 120 and 130, and a scanning line 66 and a data line 68 extending from the display unit 5 are connected to each connection terminal. Further, the flexible substrate 203 on which the data line driving circuit 62 is mounted is also connected to the rigid substrate 204, and the flexible substrate 205 for external connection is connected to the rigid substrate 204.

次に、本発明の本質である素子基板30(電気光学装置用基板)の構成について説明する。
素子基板30では、図5の平面パターンに示すように、図5の縦方向に延びるデータ線68と図5の横方向に延びる走査線66とが互いに交差するように配置され、隣接する2本のデータ線68と隣接する2本の走査線66とによって区画された領域が一つの画素40である。矩形状の画素40の一つの角部に第1TFT72、第2TFT73の2つのTFTからなる選択トランジスター41が設けられ、選択トランジスター41やデータ線68および走査線66の一部と平面的に重なる領域に矩形状の画素電極35が設けられている。
Next, the configuration of the element substrate 30 (electro-optical device substrate) which is the essence of the present invention will be described.
In the element substrate 30, as shown in the plane pattern of FIG. 5, the data lines 68 extending in the vertical direction of FIG. 5 and the scanning lines 66 extending in the horizontal direction of FIG. One pixel 40 is a region partitioned by the two data lines 68 and two adjacent scanning lines 66. A selection transistor 41 made up of two TFTs, a first TFT 72 and a second TFT 73, is provided at one corner of the rectangular pixel 40, and in a region overlapping the selection transistor 41, the data line 68, and a part of the scanning line 66 in a plane. A rectangular pixel electrode 35 is provided.

走査線66から分岐して第1TFT72、第2TFT73のゲート電極74,75がそれぞれ形成されており、第1TFT72のゲート電極74と第2TFT73のゲート電極75とに跨るように半導体層76が形成されている。データ線68から分岐して第1TFT72のゲート電極74と一部重なるように、第1TFT72のソース電極77が形成されている。第1TFT72のゲート電極74上および第2TFT73のゲート電極75と一部重なるように、第1TFT72のドレイン電極と第2TFT73のソース電極とを兼ねる電極78(この電極のことを以下、便宜的にソース・ドレイン電極78と記す)が形成されている。   The gate electrodes 74 and 75 of the first TFT 72 and the second TFT 73 are respectively formed branched from the scanning line 66, and the semiconductor layer 76 is formed so as to straddle the gate electrode 74 of the first TFT 72 and the gate electrode 75 of the second TFT 73. Yes. A source electrode 77 of the first TFT 72 is formed so as to branch from the data line 68 and partially overlap the gate electrode 74 of the first TFT 72. An electrode 78 serving as both the drain electrode of the first TFT 72 and the source electrode of the second TFT 73 so as to partially overlap the gate electrode 74 of the first TFT 72 and the gate electrode 75 of the second TFT 73 (this electrode will be referred to as source / source A drain electrode 78).

第2TFT73のゲート電極75と一部重なるように、第2TFT73のドレイン電極79が形成されている。ドレイン電極79のうち、ゲート電極75と重なった側と反対側の一端は長く延び、後述する第2蓄積容量電極80B(第2蓄積容量下部電極)と重なっている。ドレイン電極79のうち、第2蓄積容量電極80Bと重なった部分は、第2蓄積容量上部電極として機能する。   A drain electrode 79 of the second TFT 73 is formed so as to partially overlap the gate electrode 75 of the second TFT 73. One end of the drain electrode 79 opposite to the side overlapping the gate electrode 75 extends long and overlaps a second storage capacitor electrode 80B (second storage capacitor lower electrode) described later. A portion of the drain electrode 79 that overlaps the second storage capacitor electrode 80B functions as a second storage capacitor upper electrode.

すなわち、第1TFT72と第2TFT73とを一つの選択トランジスター41と考えると、データ線68から分岐した第1TFT72のソース電極77が選択トランジスター41のソース電極に相当し、第1,第2TFT72,73の2つのゲート電極74,75がダブルゲート型の選択トランジスター41のゲート電極に相当し、第2TFT73のドレイン電極79が選択トランジスター41のドレイン電極に相当する。   That is, when the first TFT 72 and the second TFT 73 are considered as one selection transistor 41, the source electrode 77 of the first TFT 72 branched from the data line 68 corresponds to the source electrode of the selection transistor 41, and 2 of the first and second TFTs 72 and 73. The two gate electrodes 74 and 75 correspond to the gate electrode of the double gate type selection transistor 41, and the drain electrode 79 of the second TFT 73 corresponds to the drain electrode of the selection transistor 41.

素子基板30上の表示部5の略全面に、第1蓄積容量電極80Aが複数の画素40に跨って形成されている。そのため、図5においては、第1蓄積容量電極80Aが表れず、後述するコンタクトホール部分の開口部80ACのみが表れている。すなわち、第1蓄積容量電極80Aは、第1TFT72、第2TFT73と、データ線68、走査線66、第2容量線67B等の配線の一部と平面的に重なっている。第1蓄積容量電極80Aが画素電極35と平面的に重なる部分が各画素40の第1蓄積容量71Aとなる。本実施形態の場合、第1蓄積容量電極80Aが表示部5の略全面にわたって形成されているため、画素電極35の形成領域の全てが第1蓄積容量電極80Aと重なっており、第1蓄積容量71Aとして機能する。また、第1蓄積容量電極80Aが表示部5の略全面にわたって形成されているため、第1容量線としての線状のパターンは形成されず、第1蓄積容量電極80Aにはその周辺部から共通電位が与えられる。   A first storage capacitor electrode 80 </ b> A is formed across a plurality of pixels 40 over substantially the entire surface of the display unit 5 on the element substrate 30. Therefore, in FIG. 5, the first storage capacitor electrode 80A does not appear, but only the opening 80AC of the contact hole portion described later appears. That is, the first storage capacitor electrode 80A overlaps with the first TFT 72, the second TFT 73, and part of the wiring such as the data line 68, the scanning line 66, and the second capacitor line 67B in a plan view. The portion where the first storage capacitor electrode 80A overlaps the pixel electrode 35 in plan view becomes the first storage capacitor 71A of each pixel 40. In the case of the present embodiment, since the first storage capacitor electrode 80A is formed over substantially the entire surface of the display unit 5, the entire region where the pixel electrode 35 is formed overlaps with the first storage capacitor electrode 80A. It functions as 71A. In addition, since the first storage capacitor electrode 80A is formed over substantially the entire surface of the display unit 5, a linear pattern as the first capacitor line is not formed, and the first storage capacitor electrode 80A is shared from the periphery thereof. A potential is applied.

走査線66と略平行に、図5の横方向に延びるように第2容量線67Bが配置されており、各画素40内には、第2蓄積容量電極80Bが、ドレイン電極79および画素電極35と一部重なるように、第2容量線67Bと一体に形成されている。第2蓄積容量電極80Bがドレイン電極79の一部と平面的に重なる部分が各画素40の第2蓄積容量71Bとなる。したがって、第1蓄積容量電極80Aと画素電極35との重なり部分からなる第1蓄積容量71Aの面積は、第2蓄積容量電極80Bとドレイン電極79との重なり部分からなる第2蓄積容量71Bの面積よりも大きい。   A second capacitor line 67B is disposed substantially parallel to the scanning line 66 so as to extend in the lateral direction of FIG. 5. Within each pixel 40, a second storage capacitor electrode 80B is provided with a drain electrode 79 and a pixel electrode 35. Are formed integrally with the second capacitor line 67B. A portion where the second storage capacitor electrode 80B overlaps with a part of the drain electrode 79 in plan view becomes a second storage capacitor 71B of each pixel 40. Therefore, the area of the first storage capacitor 71A formed by the overlapping portion of the first storage capacitor electrode 80A and the pixel electrode 35 is the area of the second storage capacitor 71B formed by the overlapping portion of the second storage capacitor electrode 80B and the drain electrode 79. Bigger than.

また、ドレイン電極79と画素電極35とが重なっており、この重なり部分にドレイン電極79と画素電極35とを電気的に接続するためのコンタクトホール81が形成されている。コンタクトホール81は、第1蓄積容量電極80Aの開口部80ACの中に形成されている。   Further, the drain electrode 79 and the pixel electrode 35 overlap each other, and a contact hole 81 for electrically connecting the drain electrode 79 and the pixel electrode 35 is formed in this overlapping portion. The contact hole 81 is formed in the opening 80AC of the first storage capacitor electrode 80A.

以上説明した第1TFT72、第2TFT73と第1蓄積容量71A、第2蓄積容量71Bの断面構造を示したのが図6である。また、図6における省略部分より左側は画素40の断面構造、右側は周辺回路部86の一部(保護回路部)の断面構造を示している。
図6に示すように、素子基板30を構成する基板本体82の電気泳動素子32が配置された側の面には、第1TFT72、第2TFT73からなる選択トランジスター41、画素電極35、第1蓄積容量電極80A、第2蓄積容量電極80B、走査線66、データ線68等が形成されている。
FIG. 6 shows a cross-sectional structure of the first TFT 72, the second TFT 73, the first storage capacitor 71A, and the second storage capacitor 71B described above. Further, the left side of the omitted portion in FIG. 6 shows the cross-sectional structure of the pixel 40, and the right side shows the cross-sectional structure of a part of the peripheral circuit portion 86 (protection circuit portion).
As shown in FIG. 6, on the surface of the substrate body 82 constituting the element substrate 30 on the side where the electrophoretic element 32 is disposed, the selection transistor 41 including the first TFT 72 and the second TFT 73, the pixel electrode 35, and the first storage capacitor. An electrode 80A, a second storage capacitor electrode 80B, a scanning line 66, a data line 68, and the like are formed.

基板本体82上には、第1導電膜からなるゲート電極74,75が形成されている。なお、図6には表れないが、基板本体82上にはゲート電極74,75と一体になった走査線66も形成されている。また、基板本体82上には、ゲート電極74,75と同層の第1導電膜からなる第2蓄積容量電極80Bが形成されている。なお、図6には表れないが、基板本体82上には第2蓄積容量電極80Bと一体となった第2容量線67Bも形成されている。基板本体82は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明でなくてもよい。特に、選択トランジスター41として有機物半導体層を有する有機TFTを用いた場合には、安価で軽量、かつ柔軟性に優れたプラスチック基板を用いることが望ましい。また、ゲート電極74,75および走査線66、第2蓄積容量電極80Bを構成する第1導電膜の材料としては、例えばAl−Nd合金とMoとの金属積層膜等を用いることができる。その他、Al単体、ITO、Cu、Cr、Ta、Mo、Nb、Ag、Pt、Pd、In、Ndやそれらの合金等を用いることができる。   On the substrate body 82, gate electrodes 74 and 75 made of a first conductive film are formed. Although not shown in FIG. 6, the scanning line 66 integrated with the gate electrodes 74 and 75 is also formed on the substrate body 82. On the substrate body 82, a second storage capacitor electrode 80B made of the first conductive film in the same layer as the gate electrodes 74 and 75 is formed. Although not shown in FIG. 6, the second capacitor line 67 </ b> B integrated with the second storage capacitor electrode 80 </ b> B is also formed on the substrate body 82. The substrate main body 82 is a substrate made of glass, plastic, or the like, and is disposed on the side opposite to the image display surface. In particular, when an organic TFT having an organic semiconductor layer is used as the selection transistor 41, it is desirable to use a plastic substrate that is inexpensive, lightweight, and excellent in flexibility. Further, as the material of the first conductive film constituting the gate electrodes 74 and 75, the scanning line 66, and the second storage capacitor electrode 80B, for example, a metal laminated film of an Al—Nd alloy and Mo can be used. In addition, Al alone, ITO, Cu, Cr, Ta, Mo, Nb, Ag, Pt, Pd, In, Nd, and alloys thereof can be used.

基板本体82の全面に、第1絶縁膜からなるゲート絶縁膜83がゲート電極74,75および第2蓄積容量電極80Bを覆うように形成されている。ゲート絶縁膜83を構成する第1絶縁膜の材料としては、例えば膜厚300nmのシリコン窒化膜を用いることができる。その他の材料としては、シリコン酸化膜、シリコン窒化酸化膜等の無機絶縁材料、有機絶縁材料を用いることができる。ゲート絶縁膜83のうち、第2蓄積容量電極80Bとドレイン電極79とによって挟持された部分は、第2蓄積容量71Bの第2蓄積容量絶縁膜として機能する。   A gate insulating film 83 made of a first insulating film is formed on the entire surface of the substrate body 82 so as to cover the gate electrodes 74 and 75 and the second storage capacitor electrode 80B. As a material of the first insulating film constituting the gate insulating film 83, for example, a silicon nitride film having a film thickness of 300 nm can be used. As other materials, inorganic insulating materials such as silicon oxide films and silicon oxynitride films, and organic insulating materials can be used. A portion of the gate insulating film 83 sandwiched between the second storage capacitor electrode 80B and the drain electrode 79 functions as a second storage capacitor insulating film of the second storage capacitor 71B.

また、ゲート電極74,75の上方にあたるゲート絶縁膜83の上面に、アモルファスシリコンからなる半導体層76が形成されている。さらに、半導体層76の両端には、アモルファスシリコン中にリン等のN型不純物が導入されたN半導体層84が形成され、各N半導体層84がそれぞれソース領域、ドレイン領域として機能する。半導体層76の材料としては、アモルファスシリコンの他、例えば多結晶シリコン等の非単結晶シリコン材料、酸化物半導体材料、In−Ga−Zn−O等の透明酸化物半導体材料、フルオレン−ビチオフェン共重合体等の有機物半導体材料、等を用いることができる。半導体層76に酸化物半導体材料を用いる場合、ゲート絶縁膜83(第1絶縁膜)にも酸化物絶縁材料を用いることが望ましく、また、半導体層76に有機物半導体材料を用いる場合、ゲート絶縁膜83(第1絶縁膜)にも有機絶縁材料を用いることが望ましい。 A semiconductor layer 76 made of amorphous silicon is formed on the upper surface of the gate insulating film 83 above the gate electrodes 74 and 75. Furthermore, N + semiconductor layers 84 in which N-type impurities such as phosphorus are introduced into amorphous silicon are formed at both ends of the semiconductor layer 76, and each N + semiconductor layer 84 functions as a source region and a drain region. As a material of the semiconductor layer 76, in addition to amorphous silicon, for example, non-single crystal silicon material such as polycrystalline silicon, oxide semiconductor material, transparent oxide semiconductor material such as In—Ga—Zn—O, fluorene-bithiophene, etc. Organic semiconductor materials such as coalescence can be used. When an oxide semiconductor material is used for the semiconductor layer 76, it is desirable to use an oxide insulating material for the gate insulating film 83 (first insulating film). When an organic semiconductor material is used for the semiconductor layer 76, the gate insulating film is used. It is desirable to use an organic insulating material for 83 (first insulating film).

ゲート絶縁膜83上に、第2導電膜からなるソース電極77、ソース・ドレイン電極78、およびドレイン電極79が半導体層76の上面に一部乗り上げるように形成されている。ソース電極77、ソース・ドレイン電極78、およびドレイン電極79は、N半導体層84と直接接触することによって各TFT72,73のソース領域、ドレイン領域とそれぞれ電気的に接続されている。すなわち、本実施形態の第1TFT72、第2TFT73としては、いわゆるボトムゲート・トップコンタクト型のTFTが採用されている。ドレイン電極79のうち、ゲート絶縁膜83を挟んで第2蓄積容量電極80Bの上方に位置する部分は、第2蓄積容量上部電極として機能する。ソース電極77、ソース・ドレイン電極78、ドレイン電極79を構成する第2導電膜の材料としては、例えばMo/Al/Mo等の金属積層膜を用いることができる。その他、ゲート電極74,75を構成する第1導電膜と同じ材料を用いることもできる。 On the gate insulating film 83, a source electrode 77, a source / drain electrode 78, and a drain electrode 79 made of a second conductive film are formed so as to partially run over the upper surface of the semiconductor layer 76. The source electrode 77, the source / drain electrode 78, and the drain electrode 79 are electrically connected to the source region and the drain region of each of the TFTs 72 and 73 by making direct contact with the N + semiconductor layer 84. That is, as the first TFT 72 and the second TFT 73 of this embodiment, so-called bottom gate / top contact type TFTs are employed. A portion of the drain electrode 79 located above the second storage capacitor electrode 80B across the gate insulating film 83 functions as a second storage capacitor upper electrode. As a material of the second conductive film constituting the source electrode 77, the source / drain electrode 78, and the drain electrode 79, for example, a metal laminated film such as Mo / Al / Mo can be used. In addition, the same material as the first conductive film constituting the gate electrodes 74 and 75 can be used.

ゲート絶縁膜83上の全面に、絶縁膜からなる第1保護膜85Aが、ソース電極77、ソース・ドレイン電極78、ドレイン電極79を覆うように形成されている。第1保護膜85Aを構成する絶縁膜の材料としては、シリコン窒化膜、シリコン酸化膜等の無機絶縁材料など、第1絶縁膜と同様の絶縁材料を用いることができる。第1保護膜85A上には、アクリル樹脂等の有機材料からなる平坦化膜92が形成されている。平坦化膜92は、第1TFT72、第2TFT73や第2蓄積容量71Bの形状を反映した段差を埋めて基板表面を平坦化するものであり、段差を埋められるだけの膜厚(例えば数μm)を有している。   A first protective film 85A made of an insulating film is formed on the entire surface of the gate insulating film 83 so as to cover the source electrode 77, the source / drain electrode 78, and the drain electrode 79. As a material of the insulating film constituting the first protective film 85A, an insulating material similar to the first insulating film such as an inorganic insulating material such as a silicon nitride film or a silicon oxide film can be used. A planarizing film 92 made of an organic material such as an acrylic resin is formed on the first protective film 85A. The planarizing film 92 is for planarizing the substrate surface by filling the steps reflecting the shapes of the first TFT 72, the second TFT 73, and the second storage capacitor 71B, and has a film thickness (for example, several μm) sufficient to fill the steps. Have.

平坦化膜92の上面には、遮光性金属膜からなる第1蓄積容量電極80Aが形成されている。第1蓄積容量電極80Aは、図6に示す第1TFT72、第2TFT73の上方に加えて、図6に表されないデータ線68、走査線66、第2容量線67B等の配線の上方にも形成されている。遮光性金属膜の材料としては、例えばAl−Nd合金とMoとの金属積層膜を用いることができる。その他、Al単体、Cu、Cr、Ta、Mo、Nb、Ag、Pt、Pd、In、Ndやそれらの合金等を用いることができる。   On the upper surface of the planarizing film 92, a first storage capacitor electrode 80A made of a light-shielding metal film is formed. In addition to the first TFT 72 and the second TFT 73 shown in FIG. 6, the first storage capacitor electrode 80A is also formed above the wiring such as the data line 68, the scanning line 66, and the second capacitor line 67B not shown in FIG. ing. As a material for the light-shielding metal film, for example, a metal laminated film of an Al—Nd alloy and Mo can be used. In addition, Al alone, Cu, Cr, Ta, Mo, Nb, Ag, Pt, Pd, In, Nd, and alloys thereof can be used.

基板上の全面に、第2絶縁膜からなる第2保護膜85B(第1蓄積容量絶縁膜)が、第1蓄積容量電極80Aを覆うように形成されている。本実施形態では、第2保護膜85Bは、膜厚100nmのシリコン窒化膜により形成されている。したがって、第2保護膜85Bを構成する第2絶縁膜の膜厚は、ゲート絶縁膜83を構成する第1絶縁膜の膜厚よりも薄く設定されている。その他、第2保護膜85Bを構成する第2絶縁膜の材料としては、シリコン酸化膜等の無機絶縁材料など、第1絶縁膜と同様の絶縁材料を用いることができる。   A second protective film 85B (first storage capacitor insulating film) made of a second insulating film is formed on the entire surface of the substrate so as to cover the first storage capacitor electrode 80A. In the present embodiment, the second protective film 85B is formed of a silicon nitride film having a thickness of 100 nm. Therefore, the thickness of the second insulating film constituting the second protective film 85B is set to be smaller than the thickness of the first insulating film constituting the gate insulating film 83. In addition, as a material of the second insulating film constituting the second protective film 85B, an insulating material similar to the first insulating film such as an inorganic insulating material such as a silicon oxide film can be used.

また、第2保護膜85B、平坦化膜92、第1保護膜85Aを貫通してドレイン電極79に達するコンタクトホール81が形成され、コンタクトホール81の内部を含む第2保護膜85B上に画素電極35が形成されている。この構成により、コンタクトホール81を介してドレイン電極79と画素電極35とが電気的に接続されている。画素電極35の材料としては、例えばITO等の透明導電材料を用いることができる。あるいは、画素電極35は電気泳動素子32に対して視認側と反対側に位置するため、透明材料でなくても良く、Al等の金属材料を用いても良い。また、これらの積層膜を用いても良い。   In addition, a contact hole 81 reaching the drain electrode 79 through the second protective film 85B, the planarizing film 92, and the first protective film 85A is formed, and the pixel electrode is formed on the second protective film 85B including the inside of the contact hole 81. 35 is formed. With this configuration, the drain electrode 79 and the pixel electrode 35 are electrically connected via the contact hole 81. As a material of the pixel electrode 35, for example, a transparent conductive material such as ITO can be used. Alternatively, since the pixel electrode 35 is located on the opposite side to the viewing side with respect to the electrophoretic element 32, it may not be a transparent material, and a metal material such as Al may be used. Moreover, you may use these laminated films.

図6には、周辺回路部86の一例として保護回路部を図示した。保護回路部は、ゲート電極74,75と同層の第1導電膜からなる第1電極87と、ソース電極77等と同層の第2導電膜からなる第2電極88と、第1電極87と第2電極88とを電気的に短絡させる短絡配線89と、を備えている。   FIG. 6 illustrates a protection circuit unit as an example of the peripheral circuit unit 86. The protection circuit section includes a first electrode 87 made of the first conductive film in the same layer as the gate electrodes 74 and 75, a second electrode 88 made of the second conductive film in the same layer as the source electrode 77 and the like, and the first electrode 87. And a short-circuit wiring 89 that electrically short-circuits the second electrode 88.

以下、上記構成の素子基板の製造プロセスについて説明する。
最初に、ガラスやプラスチック等の基板本体82の一面に、スパッタ法により下層側から膜厚150nmのAl−Nd、膜厚20nmのMoの金属積層膜からなる第1導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第1導電膜をパターニングし、走査線66およびゲート電極74,75、第2蓄積容量電極80Bおよび第2容量線67Bを形成する。
Hereinafter, a manufacturing process of the element substrate having the above configuration will be described.
First, a first conductive film made of a metal laminate film of Al—Nd with a thickness of 150 nm and Mo with a thickness of 20 nm is formed on one surface of a substrate body 82 such as glass or plastic by sputtering.
Next, the first conductive film is patterned by photolithography and etching to form the scanning line 66, the gate electrodes 74 and 75, the second storage capacitor electrode 80B, and the second capacitor line 67B.

次いで、プラズマCVD法により、ゲート絶縁膜83(第1絶縁膜)となる膜厚300nmのシリコン窒化膜、半導体層76となる膜厚150nmのノンドープのアモルファスシリコン膜、N半導体層84となる膜厚50nmのリンをドープしたアモルファスシリコン膜の3層を、チャンバーの真空を破らずに連続成膜する。本実施形態の第1、第2TFT72,73は逆スタガー型であり、特にゲート絶縁膜83とチャネル領域となる半導体層76とを連続成膜することにより清浄な界面が得られ、TFT特性の再現性や安定性が向上する。 Next, by a plasma CVD method, a silicon nitride film with a thickness of 300 nm that becomes the gate insulating film 83 (first insulating film), a non-doped amorphous silicon film with a thickness of 150 nm that becomes the semiconductor layer 76, and a film that becomes the N + semiconductor layer 84 Three layers of amorphous silicon film doped with phosphorus having a thickness of 50 nm are continuously formed without breaking the vacuum in the chamber. The first and second TFTs 72 and 73 of this embodiment are inverted stagger type, and in particular, a clean interface can be obtained by continuously forming the gate insulating film 83 and the semiconductor layer 76 serving as a channel region, thereby reproducing TFT characteristics. And stability are improved.

次いで、フォトリソグラフィー法、エッチング法により、前工程で成膜した3層のうち、ゲート絶縁膜83を残してノンドープアモルファスシリコン膜、リンドープアモルファスシリコン膜を選択的にパターニングし、半導体層76およびN半導体層84を形成する。本工程でのエッチングは、SFを含むエッチングガスを用いたドライエッチングを採用する。このとき、プラズマモードを用いることによってゲート絶縁膜83へのダメージを最小限に抑えることが望ましい。 Next, among the three layers formed in the previous step by photolithography and etching, the non-doped amorphous silicon film and the phosphorus-doped amorphous silicon film are selectively patterned leaving the gate insulating film 83, and the semiconductor layer 76 and N + Semiconductor layer 84 is formed. Etching in this step employs dry etching using an etching gas containing SF 6 . At this time, it is desirable to minimize damage to the gate insulating film 83 by using the plasma mode.

次いで、スパッタ法により下層側から膜厚5nmのMo、膜厚150nmのAl、膜厚50nmのMoの金属積層膜からなる第2導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第2導電膜をパターニングし、ソース電極77、ソース・ドレイン電極78、ドレイン電極79を形成する。
次いで、ドライエッチング法により、第1TFT72のソース電極77−ソース・ドレイン電極78間、および第2TFT73のソース・ドレイン電極78−ドレイン電極79間にあるN半導体層84を選択的に除去し、ソース領域とドレイン領域とを分離する。
Next, a second conductive film made of a metal laminated film of 5 nm thick Mo, 150 nm thick Al, and 50 nm thick Mo is formed from the lower layer side by sputtering.
Next, the second conductive film is patterned by photolithography and etching to form a source electrode 77, a source / drain electrode 78, and a drain electrode 79.
Next, the N + semiconductor layer 84 between the source electrode 77 and the source / drain electrode 78 of the first TFT 72 and between the source / drain electrode 78 and the drain electrode 79 of the second TFT 73 is selectively removed by dry etching, and the source The region and the drain region are separated.

次いで、プラズマCVD法により、第1保護膜85Aとなるシリコン窒化膜を成膜する。
次いで、感光性アクリル樹脂を塗布、露光し、平坦化膜92を形成する。
次いで、スパッタ法により遮光性金属膜を形成した後、フォトリソグラフィー法、エッチング法により遮光性金属膜をパターニングし、第1蓄積容量電極80Aを形成する。
次いで、プラズマCVD法により、第2保護膜85Bとなる膜厚100nmのシリコン窒化膜を成膜した後、ドレイン電極上にて後でコンタクトホールとなる領域のシリコン窒化膜を選択的に除去する。
最後に、スパッタ法により導電膜を形成した後、フォトリソグラフィー法、ウェットエッチング法により導電膜をパターニングし、画素電極35を形成する。
以上の工程により、本実施形態の素子基板30が完成する。
Next, a silicon nitride film to be the first protective film 85A is formed by plasma CVD.
Next, a photosensitive acrylic resin is applied and exposed to form a planarizing film 92.
Next, after forming a light-shielding metal film by a sputtering method, the light-shielding metal film is patterned by a photolithography method and an etching method to form the first storage capacitor electrode 80A.
Next, after a 100 nm-thickness silicon nitride film to be the second protective film 85B is formed by plasma CVD, the silicon nitride film in a region that later becomes a contact hole is selectively removed on the drain electrode.
Finally, after forming a conductive film by a sputtering method, the conductive film is patterned by a photolithography method or a wet etching method to form a pixel electrode 35.
The element substrate 30 of this embodiment is completed through the above steps.

本実施形態において、第1蓄積容量71Aは、従来の特許文献1,2に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜、すなわち、第1蓄積容量電極80Aと、第2保護膜85Bと、画素電極35と、で構成されている。したがって、第2保護膜85Bの膜厚や比誘電率を適切に設定することで、第1蓄積容量71Aの特性を第1TFT72、第2TFT73からなる選択トランジスター41の特性とは独立して設計することができる。すなわち、選択トランジスター41の特性に制約を受けることなく、十分な容量値を有する第1蓄積容量71Aを形成することができる。さらに、この第1蓄積容量71Aは第2蓄積容量71Bの上に積層されており、2つの蓄積容量の容量値の合計が画素全体の蓄積容量値となる。その結果、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。   In the present embodiment, the first storage capacitor 71A does not use a capacitor electrode or a gate insulating film formed in the same layer as the scanning line as described in the conventional patent documents 1 and 2, and more than these. The upper layer side film, that is, the first storage capacitor electrode 80A, the second protective film 85B, and the pixel electrode 35 is formed. Therefore, the characteristics of the first storage capacitor 71A are designed independently of the characteristics of the selection transistor 41 including the first TFT 72 and the second TFT 73 by appropriately setting the film thickness and relative dielectric constant of the second protective film 85B. Can do. That is, the first storage capacitor 71A having a sufficient capacitance value can be formed without being restricted by the characteristics of the selection transistor 41. Further, the first storage capacitor 71A is stacked on the second storage capacitor 71B, and the sum of the capacitance values of the two storage capacitors becomes the storage capacitor value of the entire pixel. As a result, it is possible to realize an electrophoretic display device in which variations in feedthrough voltage are suppressed and display unevenness is small.

ここで、フィードスルー電圧について、図7(a)、(b)を参照しながら説明する。
TFTには、構造に起因する寄生容量が存在する。図7(a)に破線のキャパシターの記号で表したものが寄生容量であり、ゲート電極とドレイン電極との重なり部分で形成されるゲート−ドレイン間寄生容量Cgd、TFTがオン状態のときにチャネル領域に形成される容量の約半分、等がそれに該当する。このとき、蓄積容量をCst、電気泳動素子容量をCepd、ゲート電圧のハイレベルをVgh、ローレベルをVglとすると、フィードスルー電圧ΔVgは、ゲート−ドレイン間寄生容量Cgdと画素容量Cpix(=Cgd+Cst+Cepd)との比を用いて、以下のように表される。
ΔVg=(Cgd/Cpix)×(Vgh−Vgl)
=(Cgd/(Cgd+Cst+Cepd))×(Vgh−Vgl) …(1)
Here, the feedthrough voltage will be described with reference to FIGS. 7 (a) and 7 (b).
The TFT has a parasitic capacitance due to the structure. In FIG. 7A, a broken line capacitor symbol represents a parasitic capacitance, which is a gate-drain parasitic capacitance Cgd formed by the overlapping portion of the gate electrode and the drain electrode, and a channel when the TFT is in an ON state. This corresponds to about half of the capacity formed in the region. At this time, if the storage capacitance is Cst, the electrophoretic element capacitance is Cepd, the gate voltage high level is Vgh, and the low level is Vgl, the feedthrough voltage ΔVg is the gate-drain parasitic capacitance Cgd and the pixel capacitance Cpix (= Cgd + Cst + Cepd). ) And the ratio are expressed as follows.
ΔVg = (Cgd / Cpix) × (Vgh−Vgl)
= (Cgd / (Cgd + Cst + Cepd)) × (Vgh−Vgl) (1)

また、加工ばらつき等の製造ばらつきによってフィードスルー電圧ΔVgがΔVばらついた時の画素実効電圧VPIX−VCOMは、図8のように表すことができる。
画素実効電圧を数式で表すと、交流駆動の液晶表示装置の場合と直流駆動の電気泳動表示装置の場合とで異なり、それぞれ下記の(2)式、(3)式のようになる。
Further, the pixel effective voltage VPIX-VCOM when the feedthrough voltage ΔVg varies by ΔV due to manufacturing variations such as processing variations can be expressed as shown in FIG.
When the pixel effective voltage is expressed by a mathematical formula, the following formulas (2) and (3) are obtained, respectively, in the case of an AC drive liquid crystal display device and in the case of a DC drive electrophoretic display device.

Figure 2011221097
Figure 2011221097

(2)式、(3)式から明らかなように、液晶表示装置の場合、フィードスルー電圧ばらつきΔVがΔV<1のときは画素実効電圧への影響がほとんどない。これに対して、電気泳動表示装置の場合、±ΔVが画素実効電圧のばらつきに直接影響し、特に中間調表示の際に表示ムラとして認識されてしまう。したがって、表示の均一性を向上させるためには、フィードスルー電圧ばらつきΔVを低減することが重要である。   As apparent from the equations (2) and (3), in the case of the liquid crystal display device, there is almost no influence on the pixel effective voltage when the feedthrough voltage variation ΔV is ΔV <1. On the other hand, in the case of an electrophoretic display device, ± ΔV directly affects the variation in pixel effective voltage, and is recognized as display unevenness particularly in the case of halftone display. Therefore, in order to improve display uniformity, it is important to reduce the feedthrough voltage variation ΔV.

そして、フィードスルー電圧ばらつきΔVを低減するためには、(1)式から、製造ばらつき等によるゲート−ドレイン間寄生容量Cgdのばらつきを抑制するだけでなく、蓄積容量Cstを大きくとることが有効である。
その点、本実施形態の電気泳動表示装置100においては、第1蓄積容量絶縁膜として膜厚100nmのシリコン窒化膜からなる第2保護膜85Bを用いたため、単位面積当たりの容量値を大きくでき、十分大きな蓄積容量を形成することができる。その結果、フィードスルー電圧ばらつきΔVを低減できるため、画素電位の変動が抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
なお、蓄積容量値には画素電極35と第1蓄積容量電極80Aとの重なり部分の面積が関係するため、画素電極35と第1蓄積容量電極80Aとのアライメントばらつき等の加工ばらつきを低減可能な設計を行うことが望ましい。
In order to reduce the feedthrough voltage variation ΔV, it is effective not only to suppress the variation of the gate-drain parasitic capacitance Cgd due to the manufacturing variation and the like, but also to increase the storage capacitance Cst from the equation (1). is there.
In that respect, in the electrophoretic display device 100 of the present embodiment, the second protective film 85B made of a silicon nitride film having a thickness of 100 nm is used as the first storage capacitor insulating film, so that the capacitance value per unit area can be increased. A sufficiently large storage capacity can be formed. As a result, since the feedthrough voltage variation ΔV can be reduced, fluctuations in pixel potential can be suppressed, and an electrophoretic display device with little display unevenness can be realized.
Since the storage capacitance value is related to the area of the overlapping portion between the pixel electrode 35 and the first storage capacitance electrode 80A, processing variations such as alignment variations between the pixel electrode 35 and the first storage capacitance electrode 80A can be reduced. It is desirable to design.

次に、電気泳動表示装置の消費エネルギーについて説明する。
一般に、消費電力Pは、駆動周波数をf、容量をC、印加電圧をVとすると、P=fCVで表され、消費電力Pの大半は、駆動周波数fが高く、印加電圧Vが大きいデータ線の駆動で占められる。電気泳動表示装置の駆動電圧は例えば15V程度と、液晶表示装置の5V程度と比べて大きいため、データ線駆動のための消費電力は液晶表示装置に比べて大きい。一方、消費エネルギーは消費電力と駆動時間との積で表され、表示の記憶性を有する電気泳動表示装置の場合、表示を維持するためのリフレッシュ駆動が不要である。そのため、書き換え頻度が少ない使い方においては、消費エネルギーは液晶表示装置よりも小さくできる。
Next, energy consumption of the electrophoretic display device will be described.
In general, the power consumption P is expressed as P = fCV 2 where f is the drive frequency, C is the capacitance, and V is the applied voltage. Most of the power P is data with a high drive frequency f and a large applied voltage V. Occupied by line drive. Since the driving voltage of the electrophoretic display device is, for example, about 15V, which is higher than about 5V of the liquid crystal display device, the power consumption for driving the data lines is larger than that of the liquid crystal display device. On the other hand, energy consumption is represented by the product of power consumption and driving time. In the case of an electrophoretic display device having display memory, refresh driving for maintaining display is unnecessary. Therefore, the energy consumption can be made smaller than that of the liquid crystal display device in the usage where the rewriting frequency is low.

その点、本実施形態の電気泳動表示装置100においては、十分大きな蓄積容量を形成できるため、表示状態を変化させるのに必要な期間の画素電位を確実に保持できる。すなわち、蓄積容量を複数回書き込む必要がなく、1回の書き込みを行うだけで画素電位を確実に保持できる。したがって、画素電圧をリフレッシュするための駆動が必要ないため、データ線を充電するためのエネルギーを低減でき、消費エネルギーを大きく低減することができる。   In that respect, in the electrophoretic display device 100 of the present embodiment, a sufficiently large storage capacitor can be formed, so that the pixel potential during a period required to change the display state can be reliably held. In other words, it is not necessary to write the storage capacitor a plurality of times, and the pixel potential can be reliably held only by writing once. Accordingly, since driving for refreshing the pixel voltage is not necessary, energy for charging the data line can be reduced, and energy consumption can be greatly reduced.

また、本実施形態の構成によれば、第1蓄積容量電極80Aが遮光性金属膜で形成されており、第1蓄積容量電極80Aが第1TFT72、第2TFT73、データ線68等の配線を覆うように形成されている。このため、第1TFT72、第2TFT73、データ線68等の配線が、第1蓄積容量電極80Aによって遮光されるとともに、電気的に遮蔽される。そのため、選択トランジスター41を構成する第1TFT72、第2TFT73の漏れ電流や電位変動等を抑制でき、TFTの特性低下を防止できる。   Further, according to the configuration of the present embodiment, the first storage capacitor electrode 80A is formed of a light-shielding metal film, and the first storage capacitor electrode 80A covers the wiring such as the first TFT 72, the second TFT 73, and the data line 68. Is formed. For this reason, wiring such as the first TFT 72, the second TFT 73, and the data line 68 is shielded by the first storage capacitor electrode 80A and electrically shielded. Therefore, leakage current, potential fluctuation, and the like of the first TFT 72 and the second TFT 73 constituting the selection transistor 41 can be suppressed, and deterioration of TFT characteristics can be prevented.

さらに本実施形態の場合、第1蓄積容量71Aの面積が第2蓄積容量71Bの面積より大きいので、全体の蓄積容量値をより大きくできるとともに、遮光性能や電気的遮蔽性能をより高めることができる。また、第1蓄積容量電極80Aが複数の画素40の全体にわたって形成されており、複数の画素40の行間のスペースを含めて略全てが第1蓄積容量電極80Aで覆われているので、遮光性能や電気的遮蔽性能をより高めることができる。   Further, in the case of the present embodiment, since the area of the first storage capacitor 71A is larger than the area of the second storage capacitor 71B, the overall storage capacitor value can be increased and the light shielding performance and electrical shielding performance can be further improved. . Further, the first storage capacitor electrode 80A is formed over the whole of the plurality of pixels 40, and substantially all of the first storage capacitor electrode 80A including the space between the rows of the plurality of pixels 40 is covered with the first storage capacitor electrode 80A. And electrical shielding performance can be further enhanced.

[第2実施形態]
以下、本発明の第2実施形態について、図9、図10を用いて説明する。
本実施形態の電気光学装置も、第1実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第1実施形態と同様であり、第1蓄積容量電極の形状が異なるのみである。
図9は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図10は同、電気泳動表示装置の各画素の等価回路図である。
図9、図10において、第1実施形態で用いた図2、図5と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
[Second Embodiment]
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. 9 and 10.
The electro-optical device of this embodiment is also an example of an active matrix type electrophoretic display device, as in the first embodiment.
The basic configuration of the electrophoretic display device of this embodiment is the same as that of the first embodiment, except that the shape of the first storage capacitor electrode is different.
FIG. 9 is a diagram showing a planar pattern of each pixel of the element substrate of the electrophoretic display device of this embodiment. FIG. 10 is an equivalent circuit diagram of each pixel of the electrophoretic display device.
9 and 10, the same reference numerals are given to the same components as those in FIGS. 2 and 5 used in the first embodiment, and detailed description thereof will be omitted.

本実施形態の電気泳動表示装置においては、図10に示すように、各画素40Aが、互いに並列に接続された2つの蓄積容量71A,71Bを有している。第1蓄積容量71Aの一方の電極と第2蓄積容量71Bの一方の電極とが画素電極35と電気的に接続され、第1蓄積容量71Aの他方の電極と第2蓄積容量71Bの他方の電極とがそれぞれ別の容量線67A,67Bと電気的に接続されている。この等価回路は第1実施形態と同様である。   In the electrophoretic display device of the present embodiment, as shown in FIG. 10, each pixel 40A has two storage capacitors 71A and 71B connected in parallel to each other. One electrode of the first storage capacitor 71A and one electrode of the second storage capacitor 71B are electrically connected to the pixel electrode 35, and the other electrode of the first storage capacitor 71A and the other electrode of the second storage capacitor 71B. Are electrically connected to different capacitance lines 67A and 67B. This equivalent circuit is the same as that of the first embodiment.

第1実施形態では、第1蓄積容量電極80Aが複数の画素40の全体にわたって表示部5の全面に一体で形成されていた。これに対して、本実施形態では、図9に平面パターンで示したように、第1蓄積容量電極80Cがマトリクス状に配列されている複数の画素40の行毎に分割されて形成されている。すなわち、第1蓄積容量電極80Cが、輪郭を破線で示したように、走査線が延びる方向(図9における横方向)に沿って細長く形成されている。その他の構成は第1実施形態と同様である。   In the first embodiment, the first storage capacitor electrode 80 </ b> A is integrally formed on the entire surface of the display unit 5 over the entire plurality of pixels 40. On the other hand, in the present embodiment, as shown in a planar pattern in FIG. 9, the first storage capacitor electrode 80C is formed by being divided for each row of the plurality of pixels 40 arranged in a matrix. . That is, the first storage capacitor electrode 80 </ b> C is formed elongated along the direction in which the scanning line extends (lateral direction in FIG. 9) as indicated by the broken line. Other configurations are the same as those of the first embodiment.

本実施形態においても、十分大きな蓄積容量を形成できるため、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第1実施形態と同様の効果を得ることができる。
さらに、第1実施形態では、第1蓄積容量電極80Aが複数の画素40の全体にわたって形成されているので、複数の画素40の全体にわたって同じ共通電位が与えられるだけである。これに対して、本実施形態によれば、第1蓄積容量電極80Cが複数の画素40の行毎に分割されているので、複数の画素40の行毎に第1蓄積容量電極80A(第1容量線)の電位を個別に制御して駆動を行うことが可能になる。
Also in this embodiment, since a sufficiently large storage capacitor can be formed, it is possible to obtain the same effects as those in the first embodiment, such that an electrophoretic display device with less variation in feedthrough voltage and less display unevenness can be realized. it can.
Further, in the first embodiment, since the first storage capacitor electrode 80A is formed over the whole of the plurality of pixels 40, the same common potential is only given over the whole of the plurality of pixels 40. In contrast, according to the present embodiment, since the first storage capacitor electrode 80C is divided for each row of the plurality of pixels 40, the first storage capacitor electrode 80A (first It is possible to drive by individually controlling the potential of the capacitor line.

[第3実施形態]
以下、本発明の第3実施形態について、図11〜図13を用いて説明する。
本実施形態の電気光学装置も、第1、第2実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第1実施形態と同様であり、蓄積容量の構成が異なるのみである。
図11は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図12は図11のA−A‘線に沿う断面図である。図13は同、電気泳動表示装置の各画素の等価回路図である。
図11〜図13において、第1実施形態で用いた図2、図5、図6と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
[Third Embodiment]
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS.
The electro-optical device of this embodiment is also an example of an active matrix type electrophoretic display device, as in the first and second embodiments.
The basic configuration of the electrophoretic display device of this embodiment is the same as that of the first embodiment, and only the configuration of the storage capacitor is different.
FIG. 11 is a diagram showing a planar pattern of each pixel of the element substrate of the electrophoretic display device of this embodiment. 12 is a cross-sectional view taken along the line AA ′ of FIG. FIG. 13 is an equivalent circuit diagram of each pixel of the electrophoretic display device.
11 to 13, the same reference numerals are given to the same components as those in FIGS. 2, 5, and 6 used in the first embodiment, and detailed description thereof is omitted.

第1、第2実施形態の素子基板は、第1蓄積容量、第2蓄積容量の2つの蓄積容量を有しており、2つの蓄積容量が積層されて画素全体の蓄積容量が構成されていた。これに対して、本実施形態の素子基板30Bは、第1蓄積容量71Aのみを有している。すなわち、本実施形態の素子基板30Bは、第1実施形態の素子基板から第2蓄積容量を除いた構成である。   The element substrates of the first and second embodiments have two storage capacitors, a first storage capacitor and a second storage capacitor, and the two storage capacitors are stacked to form a storage capacitor for the entire pixel. . On the other hand, the element substrate 30B of the present embodiment has only the first storage capacitor 71A. That is, the element substrate 30B of the present embodiment has a configuration in which the second storage capacitor is removed from the element substrate of the first embodiment.

本実施形態の電気泳動表示装置においては、図13の等価回路図に示すように、各画素40Bが1つの蓄積容量(第1蓄積容量71A)を有している。第1蓄積容量71Aの一方の電極が画素電極35と電気的に接続され、第1蓄積容量71Aの他方の電極が容量線67と電気的に接続されている。ただし、本実施形態も第1実施形態と同様、第1蓄積容量電極80Aが画素40Bの全体にわたって形成されているため、等価回路図上の容量線はあっても、線状の容量線のパターンは存在しない。   In the electrophoretic display device of this embodiment, as shown in the equivalent circuit diagram of FIG. 13, each pixel 40B has one storage capacitor (first storage capacitor 71A). One electrode of the first storage capacitor 71A is electrically connected to the pixel electrode 35, and the other electrode of the first storage capacitor 71A is electrically connected to the capacitor line 67. However, in the present embodiment as well, the first storage capacitor electrode 80A is formed over the entire pixel 40B as in the first embodiment. Therefore, even if there is a capacitor line on the equivalent circuit diagram, the pattern of the linear capacitor line Does not exist.

本実施形態の素子基板30Bは、図11の平面パターン図に示すように、図5に示す第1実施形態の素子基板30から第2蓄積容量電極80Bのパターンがなくなっている。また、ドレイン電極79Bは、第2蓄積容量上部電極としての機能が必要ないため、図5に示す第1実施形態のように大きく張り出した部分を有する必要はなく、画素電極35との重なり部分にコンタクトホール81が形成されている。
また、断面構造においても、図12に示すように、図6に示す第1実施形態の素子基板30から、ゲート電極74等と同層の第2蓄積容量電極80Bのパターンがなくなっている。その他は第1実施形態と同様である。
As shown in the plan pattern diagram of FIG. 11, the element substrate 30B of the present embodiment has no pattern of the second storage capacitor electrode 80B from the element substrate 30 of the first embodiment shown in FIG. Further, since the drain electrode 79B does not need to function as the second storage capacitor upper electrode, it is not necessary to have a portion that protrudes greatly as in the first embodiment shown in FIG. A contact hole 81 is formed.
Also in the cross-sectional structure, as shown in FIG. 12, the pattern of the second storage capacitor electrode 80B in the same layer as the gate electrode 74 and the like is eliminated from the element substrate 30 of the first embodiment shown in FIG. Others are the same as in the first embodiment.

本実施形態においても、十分大きな蓄積容量を形成できるため、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第1、第2実施形態と同様の効果を得ることができる。
さらに本実施形態の場合、ゲート電極74や走査線66と同層の第2蓄積容量電極が存在しないため、ゲート電極74や走査線66と第2蓄積容量電極との短絡不良が発生することがない。
Also in this embodiment, since a sufficiently large storage capacitor can be formed, the same effects as those in the first and second embodiments can be realized, in which variation in feedthrough voltage is further suppressed and an electrophoretic display device with less display unevenness can be realized. Obtainable.
Further, in the case of the present embodiment, since there is no second storage capacitor electrode in the same layer as the gate electrode 74 or the scanning line 66, a short circuit failure between the gate electrode 74 or the scanning line 66 and the second storage capacitor electrode may occur. Absent.

[第4実施形態]
以下、本発明の第4実施形態について、図14を用いて説明する。
本実施形態の電気光学装置も、第1〜第3実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第3実施形態と同様であり、絶縁膜の構成が異なるのみである。
図14は本実施形態の電気泳動表示装置の素子基板の断面図である。
図14において、第3実施形態で用いた図12と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
[Fourth Embodiment]
Hereinafter, a fourth embodiment of the present invention will be described with reference to FIG.
The electro-optical device of this embodiment is also an example of an active matrix type electrophoretic display device, as in the first to third embodiments.
The basic configuration of the electrophoretic display device of this embodiment is the same as that of the third embodiment, and only the configuration of the insulating film is different.
FIG. 14 is a cross-sectional view of an element substrate of the electrophoretic display device of this embodiment.
14, the same code | symbol is attached | subjected to the same component as FIG. 12 used in 3rd Embodiment, and detailed description is abbreviate | omitted.

第3実施形態の素子基板30Bは、図12に示すように、第1、第2TFT72,73を覆うように第1保護膜85Aが形成され、第1保護膜85A上に平坦化膜92が形成され、平坦化膜92の上面に第1蓄積容量電極80A、第2保護膜85B、画素電極35からなる第1蓄積容量71Aが形成されていた。これに対して、本実施形態の素子基板30Cは、図14に示すように、平坦化膜が形成されておらず、第1保護膜85A上に第1蓄積容量電極80A、第2保護膜85B、画素電極35からなる第1蓄積容量71Aが形成されている。その他は第1実施形態と同様である。   In the element substrate 30B of the third embodiment, as shown in FIG. 12, a first protective film 85A is formed so as to cover the first and second TFTs 72 and 73, and a planarizing film 92 is formed on the first protective film 85A. Thus, the first storage capacitor 71A composed of the first storage capacitor electrode 80A, the second protective film 85B, and the pixel electrode 35 is formed on the upper surface of the planarizing film 92. On the other hand, as shown in FIG. 14, in the element substrate 30C of this embodiment, the planarization film is not formed, and the first storage capacitor electrode 80A and the second protection film 85B are formed on the first protection film 85A. A first storage capacitor 71A composed of the pixel electrode 35 is formed. Others are the same as in the first embodiment.

本実施形態においても、十分大きな蓄積容量を形成できるため、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第1〜第3実施形態と同様の効果を得ることができる。
さらに本実施形態の場合、平坦化膜を形成する必要がないため、製造プロセスを簡単化することができる。また、ゲート電極74や走査線と同層の第2蓄積容量電極が存在しないため、ゲート電極74や走査線と第2蓄積容量電極との短絡不良が発生することがないという効果は第3実施形態と同様である。
Also in this embodiment, since a sufficiently large storage capacitor can be formed, the same effects as those in the first to third embodiments can be realized, in which variation in feedthrough voltage is further suppressed and an electrophoretic display device with less display unevenness can be realized. Obtainable.
Furthermore, in the case of this embodiment, it is not necessary to form a planarizing film, so that the manufacturing process can be simplified. Further, since the second storage capacitor electrode in the same layer as the gate electrode 74 and the scanning line does not exist, the short circuit failure between the gate electrode 74 and the scanning line and the second storage capacitor electrode does not occur. It is the same as the form.

なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば上記実施形態では、アモルファスシリコンTFTを用いた例を挙げたが、酸化物半導体TFT、有機TFT、多結晶シリコンTFT等を用いても良い。なお、酸化物半導体TFTはアモルファスシリコンに比べて移動度が高く、TFTを小型化できるため、ゲート−ドレイン間寄生容量を小さくでき、フィードスルー電圧ばらつきを小さくできる点で好適である。
その他、電気泳動表示装置の各部材の材料、膜厚、形状、製法等の具体的な構成については、上記実施形態に限らず、適宜変更が可能である。
The technical scope of the present invention is not limited to the above embodiment, and various modifications can be made without departing from the spirit of the present invention.
For example, in the above embodiment, an amorphous silicon TFT is used, but an oxide semiconductor TFT, an organic TFT, a polycrystalline silicon TFT, or the like may be used. Note that an oxide semiconductor TFT is higher in mobility than amorphous silicon, and can be downsized. Therefore, the oxide semiconductor TFT is preferable in that the parasitic capacitance between the gate and the drain can be reduced, and variation in feedthrough voltage can be reduced.
In addition, the specific configuration of each member of the electrophoretic display device, such as the material, film thickness, shape, and manufacturing method, is not limited to the above embodiment, and can be changed as appropriate.

さらに、本発明は、容量密度を高めるための他の技術と組み合わせると、より効果的である。例えば、ゲート絶縁膜のうち、蓄積容量を形成する領域だけを薄膜化しても良い。この構成によれば、TFTの耐圧を確保し、漏れ電流を抑制しつつ、消費電力の低減を図ることができる。具体的に、ゲート絶縁膜を薄膜化する方法としては、ゲート絶縁膜を2層構造とし、第1のゲート絶縁膜を全面に形成した後、蓄積容量形成領域の第1のゲート絶縁膜を除去し、第2のゲート絶縁膜を全面に形成する方法を挙げることができる。この方法によれば、蓄積容量形成領域におけるゲート絶縁膜全体の膜厚ばらつきが第2のゲート絶縁膜の成膜ばらつきのみとなるので、1層のゲート絶縁膜を途中までエッチングして薄膜化する方法よりも、膜厚ばらつきを小さくできる。   Furthermore, the present invention is more effective when combined with other techniques for increasing capacity density. For example, only the region for forming the storage capacitor in the gate insulating film may be thinned. According to this configuration, it is possible to reduce the power consumption while ensuring the breakdown voltage of the TFT and suppressing the leakage current. Specifically, as a method of thinning the gate insulating film, the gate insulating film has a two-layer structure, the first gate insulating film is formed on the entire surface, and then the first gate insulating film in the storage capacitor formation region is removed. In addition, a method of forming the second gate insulating film over the entire surface can be given. According to this method, since the film thickness variation of the entire gate insulating film in the storage capacitor formation region is only the film thickness variation of the second gate insulating film, the gate insulating film of one layer is etched halfway to reduce the thickness. The film thickness variation can be reduced as compared with the method.

[電子機器]
次に、上記実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図15は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記各実施形態の電気泳動表示装置からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられている。時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
[Electronics]
Next, a case where the electrophoretic display device 100 of the above embodiment is applied to an electronic device will be described.
FIG. 15 is a front view of the wrist watch 1000. The wrist watch 1000 includes a watch case 1002 and a pair of bands 1003 connected to the watch case 1002.
On the front surface of the watch case 1002, a display unit 1005 including the electrophoretic display device of each of the above embodiments, a second hand 1021, a minute hand 1022, and an hour hand 1023 are provided. On the side surface of the watch case 1002, a crown 1010 and an operation button 1011 are provided as operation elements. The crown 1010 is connected to a winding stem (not shown) provided inside the case, and is integrally provided with the winding stem so that it can be pushed and pulled in multiple stages (for example, two stages) and can be rotated. . The display unit 1005 can display a background image, a character string such as date and time, or a second hand, a minute hand, and an hour hand.

図16は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記実施形態の電気泳動表示装置を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。   FIG. 16 is a perspective view illustrating a configuration of the electronic paper 1100. An electronic paper 1100 includes the electrophoretic display device of the above embodiment in a display area 1101. The electronic paper 1100 is flexible and includes a main body 1102 made of a rewritable sheet having the same texture and flexibility as conventional paper.

図17は、電子ノート1200の構成を示す斜視図である。電子ノート1200は、上記の電子ペーパー1100が複数枚束ねられ、カバー1201に挟まれているものである。カバー1201は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。   FIG. 17 is a perspective view showing the configuration of the electronic notebook 1200. An electronic notebook 1200 is obtained by bundling a plurality of the electronic papers 1100 and sandwiching them between covers 1201. The cover 1201 includes display data input means (not shown) for inputting display data sent from an external device, for example. Thereby, according to the display data, the display content can be changed or updated while the electronic paper is bundled.

以上の腕時計1000、電子ペーパー1100、および電子ノート1200によれば、本発明に係る電気泳動表示装置が採用されているので、長期にわたって優れた信頼性が得られる表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気光学装置は好適に用いることができる。
According to the wristwatch 1000, the electronic paper 1100, and the electronic notebook 1200 described above, the electrophoretic display device according to the present invention is employed, so that the electronic apparatus is provided with display means capable of obtaining excellent reliability over a long period of time. .
In addition, said electronic device illustrates the electronic device which concerns on this invention, Comprising: The technical scope of this invention is not limited. For example, the electro-optical device according to the present invention can be suitably used for a display portion of an electronic device such as a mobile phone or a portable audio device.

30,30B,30C…素子基板(電気光学装置用基板)、35…画素電極、40,40A,40B…画素、41…選択トランジスター(画素スイッチング素子)、66…走査線、67…容量線、68…データ線、71A…第1蓄積容量、71B…第2蓄積容量、74,75…ゲート電極、76…半導体層、77…ソース電極、79,79B…ドレイン電極、80A…第1蓄積容量電極、80B…第2蓄積容量電極、83…ゲート絶縁膜、85A…第1保護膜、85B…第2保護膜(第1蓄積容量絶縁膜)、100…電気泳動表示装置、1000…腕時計(電子機器)、1100…電子ペーパー(電子機器)、1200…電子ノート(電子機器)。   30, 30B, 30C ... element substrate (electro-optical device substrate), 35 ... pixel electrode, 40, 40A, 40B ... pixel, 41 ... selection transistor (pixel switching element), 66 ... scanning line, 67 ... capacitance line, 68 Data line, 71A ... First storage capacitor, 71B ... Second storage capacitor, 74, 75 ... Gate electrode, 76 ... Semiconductor layer, 77 ... Source electrode, 79, 79B ... Drain electrode, 80A ... First storage capacitor electrode, 80B ... second storage capacitor electrode, 83 ... gate insulating film, 85A ... first protective film, 85B ... second protective film (first storage capacitor insulating film), 100 ... electrophoretic display device, 1000 ... watch (electronic device) DESCRIPTION OF SYMBOLS 1100 ... Electronic paper (electronic device), 1200 ... Electronic notebook (electronic device).

Claims (11)

基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線からなる配線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、前記複数の画素の各々が、画素スイッチング素子と画素電極と第1蓄積容量とを備えた電気泳動表示装置用基板であって、
前記画素スイッチング素子が、前記基板本体上に形成された第1導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第1絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第2導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第2導電膜からなるドレイン電極と、を備え、
前記第1蓄積容量が、前記第2導電膜より上層側に形成された遮光性金属膜からなる第1蓄積容量電極と、少なくとも前記第1蓄積容量電極を覆うように形成された第2絶縁膜からなる第1蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに、前記第1蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第1蓄積容量電極と重なるように形成された前記画素電極と、から構成され、
前記基板本体の法線方向から見たときに、前記第1蓄積容量電極の少なくとも一部が、前記画素スイッチング素子および前記配線の少なくとも一部と重なるように形成されていることを特徴とする電気泳動表示装置用基板。
A substrate main body, a plurality of data lines and a plurality of scanning lines provided on the substrate main body, and a plurality of pixels partitioned by the data lines and the scanning lines. Each is a substrate for an electrophoretic display device comprising a pixel switching element, a pixel electrode, and a first storage capacitor,
The pixel switching element includes a gate electrode made of a first conductive film formed on the substrate body, a gate insulating film made of a first insulating film formed so as to cover at least the gate electrode, and the gate insulating film A semiconductor layer formed thereon; a source electrode made of a second conductive film electrically connected to the source region of the semiconductor layer and the data line; and a drain region of the semiconductor layer and the pixel electrode electrically A drain electrode made of the second conductive film connected,
A first storage capacitor electrode made of a light-shielding metal film formed on an upper layer side of the second conductive film; and a second insulating film formed so as to cover at least the first storage capacitor electrode. And a first storage capacitor insulating film formed so as to overlap at least part of the first storage capacitor electrode with the first storage capacitor insulating film interposed therebetween when viewed from the normal direction of the substrate body. The pixel electrode, and
The electricity is characterized in that when viewed from the normal direction of the substrate body, at least part of the first storage capacitor electrode overlaps with at least part of the pixel switching element and the wiring. Electrophoretic display substrate.
前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第1蓄積容量と重なるように形成された第2蓄積容量を備え、
前記第2蓄積容量が、前記第1導電膜からなる第2蓄積容量下部電極と、少なくとも前記第2蓄積容量下部電極を覆うように形成された前記第1絶縁膜からなる第2蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第2蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第2蓄積容量下部電極と重なるように形成された前記第2導電膜からなる第2蓄積容量上部電極と、から構成されていることを特徴とする請求項1に記載の電気泳動表示装置用基板。
Each of the plurality of pixels includes a second storage capacitor formed so that at least a portion thereof overlaps the first storage capacitor when viewed from the normal direction of the substrate body;
The second storage capacitor comprises a second storage capacitor lower electrode made of the first conductive film and a second storage capacitor insulation film made of the first insulation film so as to cover at least the second storage capacitor lower electrode. And when viewed from the normal direction of the substrate body, the second conductive film formed so that at least a portion thereof overlaps the second storage capacitor lower electrode with the second storage capacitor insulating film interposed therebetween The substrate for an electrophoretic display device according to claim 1, further comprising: a second storage capacitor upper electrode.
前記第1蓄積容量電極と前記画素電極との重なり部分からなる前記第1蓄積容量の面積が、前記第2蓄積容量下部電極と前記第2蓄積容量上部電極との重なり部分からなる前記第2蓄積容量の面積よりも大きいことを特徴とする請求項2に記載の電気泳動表示装置用基板。   The area of the first storage capacitor composed of the overlapping portion of the first storage capacitor electrode and the pixel electrode is the second storage composed of the overlapping portion of the second storage capacitor lower electrode and the second storage capacitor upper electrode. The substrate for an electrophoretic display device according to claim 2, wherein the substrate is larger than an area of the capacitance. 前記第2絶縁膜の膜厚が、前記第1絶縁膜の膜厚よりも薄いことを特徴とする請求項1ないし3のいずれか一項に記載の電気泳動表示装置用基板。   4. The electrophoretic display device substrate according to claim 1, wherein a thickness of the second insulating film is smaller than a thickness of the first insulating film. 5. 前記第1蓄積容量電極が、前記複数の画素の全体にわたって形成されていることを特徴とする請求項1ないし4のいずれか一項に記載の電気泳動表示装置用基板。   5. The electrophoretic display device substrate according to claim 1, wherein the first storage capacitor electrode is formed over the whole of the plurality of pixels. 6. 前記第1蓄積容量電極が、マトリクス状に配列された前記複数の画素の行毎に分割されて形成されていることを特徴とする請求項1ないし4のいずれか一項に記載の電気泳動表示装置用基板。   5. The electrophoretic display according to claim 1, wherein the first storage capacitor electrode is divided and formed for each row of the plurality of pixels arranged in a matrix. 6. Device substrate. 前記半導体層が非単結晶シリコンからなることを特徴とする請求項1ないし6のいずれか一項に記載の電気泳動表示装置用基板。   The substrate for electrophoretic display devices according to claim 1, wherein the semiconductor layer is made of non-single crystal silicon. 前記半導体層が酸化物半導体材料からなることを特徴とする請求項1ないし6のいずれか一項に記載の電気泳動表示装置用基板。   The substrate for electrophoretic display devices according to any one of claims 1 to 6, wherein the semiconductor layer is made of an oxide semiconductor material. 前記半導体層が有機物半導体材料からなることを特徴とする請求項1ないし6のいずれか一項に記載の電気泳動表示装置用基板。   The substrate for an electrophoretic display device according to claim 1, wherein the semiconductor layer is made of an organic semiconductor material. 一対の基板と、前記一対の基板の間に挟持された電気泳動素子と、を備え、
前記一対の基板のうちの一方の基板が、請求項1ないし9のいずれか一項に記載の電気泳動表示装置用基板であることを特徴とする電気泳動表示装置。
A pair of substrates, and an electrophoretic element sandwiched between the pair of substrates,
10. An electrophoretic display device, wherein one of the pair of substrates is the electrophoretic display device substrate according to claim 1.
請求項10に記載の電気泳動表示装置を備えたことを特徴とする電子機器。   An electronic apparatus comprising the electrophoretic display device according to claim 10.
JP2010087242A 2010-04-05 2010-04-05 Substrate for electrophoretic display device, electrophoretic display device and electronic apparatus Pending JP2011221097A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010087242A JP2011221097A (en) 2010-04-05 2010-04-05 Substrate for electrophoretic display device, electrophoretic display device and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010087242A JP2011221097A (en) 2010-04-05 2010-04-05 Substrate for electrophoretic display device, electrophoretic display device and electronic apparatus

Publications (1)

Publication Number Publication Date
JP2011221097A true JP2011221097A (en) 2011-11-04

Family

ID=45038190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010087242A Pending JP2011221097A (en) 2010-04-05 2010-04-05 Substrate for electrophoretic display device, electrophoretic display device and electronic apparatus

Country Status (1)

Country Link
JP (1) JP2011221097A (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019061261A (en) * 2012-07-20 2019-04-18 株式会社半導体エネルギー研究所 Display device and electronic apparatus
WO2019202838A1 (en) * 2018-04-19 2019-10-24 株式会社ジャパンディスプレイ Display device
US10824041B2 (en) 2017-09-28 2020-11-03 Japan Display Inc. Display device
US10866474B2 (en) 2017-09-29 2020-12-15 Japan Display Inc. Display device
US10871698B2 (en) 2018-03-28 2020-12-22 Japan Display Inc. Display device
US10903243B2 (en) 2017-09-08 2021-01-26 Japan Display Inc. Display device
US11150524B2 (en) 2018-03-28 2021-10-19 Japan Display Inc. Display device
CN113687550A (en) * 2021-08-25 2021-11-23 福州京东方光电科技有限公司 Array substrate, preparation method thereof and electronic paper display device
US11187958B2 (en) 2018-05-22 2021-11-30 Japan Display Inc. Display device and array substrate
US11480842B2 (en) 2017-12-28 2022-10-25 Japan Display Inc. Substrate and electrophoretic device
US11682732B2 (en) 2020-02-28 2023-06-20 Japan Display Inc. Semiconductor substrate and display device
US11927869B2 (en) 2020-10-26 2024-03-12 Japan Display Inc. Semiconductor substrate and a display device incorporating the semiconductor substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323704A (en) * 2001-04-24 2002-11-08 Hitachi Ltd Liquid crystal display device
JP2006208541A (en) * 2005-01-26 2006-08-10 Seiko Epson Corp Electrooptical device, electronic device, and manufacturing method of electrooptical device
JP2007140440A (en) * 2005-11-16 2007-06-07 Prime View Internatl Co Ltd Electronic ink display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323704A (en) * 2001-04-24 2002-11-08 Hitachi Ltd Liquid crystal display device
JP2006208541A (en) * 2005-01-26 2006-08-10 Seiko Epson Corp Electrooptical device, electronic device, and manufacturing method of electrooptical device
JP2007140440A (en) * 2005-11-16 2007-06-07 Prime View Internatl Co Ltd Electronic ink display device

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11899328B2 (en) 2012-07-20 2024-02-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the display device
US11531243B2 (en) 2012-07-20 2022-12-20 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the display device
US10514579B2 (en) 2012-07-20 2019-12-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the display device
US10514580B2 (en) 2012-07-20 2019-12-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the display device
JP2019061261A (en) * 2012-07-20 2019-04-18 株式会社半導体エネルギー研究所 Display device and electronic apparatus
US11209710B2 (en) 2012-07-20 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the display device
US10903243B2 (en) 2017-09-08 2021-01-26 Japan Display Inc. Display device
US10824041B2 (en) 2017-09-28 2020-11-03 Japan Display Inc. Display device
US10866474B2 (en) 2017-09-29 2020-12-15 Japan Display Inc. Display device
US11480842B2 (en) 2017-12-28 2022-10-25 Japan Display Inc. Substrate and electrophoretic device
US10871698B2 (en) 2018-03-28 2020-12-22 Japan Display Inc. Display device
US11150524B2 (en) 2018-03-28 2021-10-19 Japan Display Inc. Display device
JP7091122B2 (en) 2018-04-19 2022-06-27 株式会社ジャパンディスプレイ Display device
JP2019191231A (en) * 2018-04-19 2019-10-31 株式会社ジャパンディスプレイ Display device
WO2019202838A1 (en) * 2018-04-19 2019-10-24 株式会社ジャパンディスプレイ Display device
US11906870B2 (en) 2018-04-19 2024-02-20 Japan Display Inc. Display device
US11187958B2 (en) 2018-05-22 2021-11-30 Japan Display Inc. Display device and array substrate
US11682732B2 (en) 2020-02-28 2023-06-20 Japan Display Inc. Semiconductor substrate and display device
US11927869B2 (en) 2020-10-26 2024-03-12 Japan Display Inc. Semiconductor substrate and a display device incorporating the semiconductor substrate
CN113687550A (en) * 2021-08-25 2021-11-23 福州京东方光电科技有限公司 Array substrate, preparation method thereof and electronic paper display device

Similar Documents

Publication Publication Date Title
JP2011221097A (en) Substrate for electrophoretic display device, electrophoretic display device and electronic apparatus
JP2011221098A (en) Substrate for electro-optic device, electro-optic device and electronic apparatus
US20090231268A1 (en) Electrophoretic display device, method of driving electrophoretic display device, and electronic apparatus
US20110170169A1 (en) Electrophoretic display device and electronic apparatus
US20090303228A1 (en) Electrophoretic display device, electronic apparatus, and method of driving electrophoretic display device
JP4623107B2 (en) Electrophoretic display device and method of manufacturing electrophoretic display device
JP2011123216A (en) Method of driving electrophoretic display device, electrophoretic display device and electronic equipment
JP5540843B2 (en) Electro-optical device substrate, electro-optical device, and electronic apparatus
US20110193837A1 (en) Substrate for electro-optical devices, electro-optical device and electronic apparatus
EP2105788A2 (en) E-paper apparatus and driving substrate thereof
JP5515333B2 (en) Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus
JP5581677B2 (en) Electrophoretic display device and electronic apparatus
US8228585B2 (en) Substrate for electro-optical devices, electro-optical device and electronic apparatus
JP2009053639A (en) Electrophoretic display device, method for driving the same and electronic equipment
JP2011145389A (en) Electro-optical device, method of manufacturing the same, substrate for electro-optical device, and electronic apparatus
TWI688932B (en) Electro-optic displays and backplanes thereof
US20100085343A1 (en) Electrophoretic display, electronic apparatus, and method for driving electrophoretic display
JP2011095564A (en) Electrophoretic display device, driving method of the same, and electronic apparatus
JP5262539B2 (en) Electrophoretic display device and electronic apparatus
JP2011180360A (en) Electrophoretic display apparatus, and electronic device
JP2009300771A (en) Electrophoretic display device
JP2011145390A (en) Electrophoretic display device and electronic equipment
US7791677B2 (en) Display apparatus
JP2011237627A (en) Electrophoresis display device and electronic equipment
JP6364810B2 (en) Electro-optical device and method for manufacturing electro-optical device

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120202

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131217

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140408