JP2011211070A - Avalanche photodiode array - Google Patents

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Masaaki Sawara
正哲 佐原
Terumasa Nagano
輝昌 永野
Atsushi Ishida
篤司 石田
Takashi Baba
隆 馬場
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Abstract

PROBLEM TO BE SOLVED: To uniformize an output of an APD element by relaxing an electric field applied to a multiplication layer of an outside avalanche photodiode element, in a back-illuminated avalanche photodiode array.SOLUTION: A light incident part of a semiconductor substrate 2 is made thin. In the semiconductor substrate 2 on the opposite side of the light incident side of the back-illuminated APD array 1, an anode extraction layer 22 is formed at the periphery of the semiconductor substrate, and a plurality of APD elements 21 are formed at the light incident part to constitute an APD array 20. Each of APD element 21 has a cathode layer 211 and the multiplication layers 212 and 2121, and an pn junction is formed at an interface between the cathode layer 211 and the multiplication layers 212 and 2121. The multiplication layer 2121 of the outer APD element 21 is constituted as an electric field buffer layer 2121 by a fine pattern containing a plurality of islands.

Description

本発明は、光半導体素子、特に裏面入射型アバランシェフォトダイオードアレイ（以下、「ＡＰＤアレイ」という）に関する。 The present invention relates to an optical semiconductor device, and more particularly to a back-illuminated avalanche photodiode array (hereinafter referred to as “APD array”).

光半導体素子として、半導体基板の一方面側に複数のフォトダイオードを形成し、他方面を光入射面とした裏面入射型ＡＰＤが知られている（例えば、特許文献１参照）。   As an optical semiconductor element, a back-illuminated APD in which a plurality of photodiodes are formed on one surface side of a semiconductor substrate and the other surface is a light incident surface is known (for example, see Patent Document 1).

また、表面入射型ＡＰＤ（半導体基板の表裏面の間に逆バイアスを印加するもの）において、電界が集中する領域の増倍層の不純物濃度を他の領域の増倍層の不純物濃度より小さくして、電界集中を妨げ、増倍率を均一にすることも知られている（例えば、特許文献２）。   Also, in front-illuminated APD (which applies a reverse bias between the front and back surfaces of a semiconductor substrate), the impurity concentration of the multiplication layer in the region where the electric field is concentrated is made smaller than the impurity concentration of the multiplication layer in other regions. It is also known that the electric field concentration is prevented and the multiplication factor is made uniform (for example, Patent Document 2).

また、ＡＰＤにおいて、光電変換層の真下に増倍層を分散配置させ、増倍層が配置された領域ではＡＰＤとして、配置されていない領域ではＰＩＮ−ＰＤとして機能させることも知られている（例えば、特許文献３参照）。   In addition, in APD, it is also known that a multiplication layer is dispersedly arranged immediately below a photoelectric conversion layer, and functions as an APD in a region where the multiplication layer is arranged and as a PIN-PD in a region where the multiplication layer is not arranged ( For example, see Patent Document 3).

特許文献１の裏面入射型ＡＰＤを図８に従って説明する。この裏面入射型ＡＰＤは、Ｓｉから形成されている支持基板１０１と、ｐ−型のＳｉから形成されている半導体基板１０２とを備えている。半導体基板１０２中の光入射側とは反対側には、例えばＡｓまたはＰをドーピングしたｎ＋型不純物領域１０３が形成され、その不純物領域１０３の光入射側には、これに接してｐ型不純物領域１０４（増倍層）が形成され、更にそこから離れて周囲を取り囲んで例えばＢをドーピングしたＰ＋型不純物領域１０５が形成されている。半導体基板１０２の光入射側とは反対側表面には、アノード電極１１１、カソード電極１１２が形成されている。支持基板１０１の一部分は除去されて、開口部が形成され、開口部を光入射面としている。 The back-illuminated APD of Patent Document 1 will be described with reference to FIG. This back-illuminated APD includes a support substrate 101 made of Si and a semiconductor substrate 102 made of p − -type Si. An n + -type impurity region 103 doped with, for example, As or P is formed on the side opposite to the light incident side in the semiconductor substrate 102, and a p-type impurity is in contact with the light incident side of the impurity region 103. A region 104 (multiplier layer) is formed, and a P + -type impurity region 105 doped with, for example, B is formed so as to be separated from the region 104 and to surround the periphery. An anode electrode 111 and a cathode electrode 112 are formed on the surface of the semiconductor substrate 102 opposite to the light incident side. A part of the support substrate 101 is removed to form an opening, which serves as a light incident surface.

ところで、図８に示されている従来の裏面入射型ＡＰＤは、高速応答性を考慮していないため、半導体基板１０２は厚いものとなっている。このため、ｐ型不純物領域１０４（増倍層）の周辺部へ電界が集中することはなく、ｐ型不純物領域１０４（増倍層）の面内でのユニフォーミティがばらつくという問題は発生しなかった。   Incidentally, since the conventional back-illuminated APD shown in FIG. 8 does not consider high-speed response, the semiconductor substrate 102 is thick. For this reason, the electric field does not concentrate on the peripheral portion of the p-type impurity region 104 (multiplier layer), and the problem that the uniformity in the plane of the p-type impurity region 104 (multiplier layer) does not occur. It was.

ところが、現在、このような裏面入射型ＡＰＤにおいては、１ＧＨｚ以上の高速応答性、小型化等が要望されている。この高速応答性を実現するためには、半導体基板を薄板化する必要があり、また、配線容量を小さくするためには、回路基板へバンプ接続する必要があることから、裏面入射型ＡＰＤの光入射側と反対側の半導体基板中にカソード層、アノード取出層を形成する必要がある。
特開平７−２４０５３４号公報 特開昭６０−１７８６７３号公報 特開平７−７４３８５号公報 However, at present, such back-illuminated APDs are required to have high-speed response of 1 GHz or more, miniaturization, and the like. In order to realize this high-speed response, it is necessary to make the semiconductor substrate thin, and in order to reduce the wiring capacity, it is necessary to bump-connect to the circuit board. It is necessary to form a cathode layer and an anode extraction layer in a semiconductor substrate opposite to the incident side.
JP-A-7-240534 JP 60-178673 A JP-A-7-74385

このように半導体基板を薄板化し、光入射側と反対側の半導体基板中にカソード層、アノード取出層を形成した裏面入射型ＡＰＤは、アノード取出層と増倍層との距離が近くなるため、半導体基板の延在方向に逆バイアスを印加すると、半導体基板の延在方向にかかる電界の影響力により、増倍層の周辺部に電界が集中し、増倍層の面内での増倍率が増倍層の周辺部のみで強くなってしまい、増倍層の面内でのユニフォーミティがばらついてしまう。   In this way, the back-thinned APD in which the semiconductor substrate is thinned and the cathode layer and the anode extraction layer are formed in the semiconductor substrate opposite to the light incident side has a short distance between the anode extraction layer and the multiplication layer. When a reverse bias is applied in the extending direction of the semiconductor substrate, the electric field is concentrated on the periphery of the multiplication layer due to the influence of the electric field in the extending direction of the semiconductor substrate, and the multiplication factor in the plane of the multiplication layer is increased. It becomes strong only at the periphery of the multiplication layer, and the uniformity in the plane of the multiplication layer varies.

そこで、本発明は、光入射側と反対側の半導体基板中にＡＰＤ素子を複数個形成してＡＰＤアレイを構成し、外側のＡＰＤ素子の増倍層における単位体積当たりの不純物濃度を、内側のＡＰＤ素子の増倍層における単位体積当たりの不純物濃度よりも小さくし、外側のＡＰＤ素子の増倍層を電界緩和層として形成することにより、外側のＡＰＤ素子の増倍層にかかる電界を緩和し、上記課題を解決することを目的とする。   Therefore, the present invention forms an APD array by forming a plurality of APD elements in a semiconductor substrate opposite to the light incident side, and sets the impurity concentration per unit volume in the multiplication layer of the outer APD element to the inner volume. By reducing the impurity concentration per unit volume in the multiplication layer of the APD element and forming the multiplication layer of the outer APD element as an electric field relaxation layer, the electric field applied to the multiplication layer of the outer APD element is reduced. The object is to solve the above problems.

本発明の裏面入射型ＡＰＤアレイは、少なくとも光入射部が薄板化された半導体基板と、光入射部の周辺部の半導体基板中に形成されたアノード取出層と、光入射部の光入射側とは反対側の半導体基板中に形成されたカソード層と、このカソード層と接してｐｎ接合を構成するように光入射部の半導体基板中に形成された増倍層とで構成されたアバランシェフォトダイオード素子と、前記アバランシェフォトダイオード素子を半導体基板中に複数個形成して構成されたアバランシェフォトダイオードアレイを備え、外側のアバランシェフォトダイオード素子の増倍層における単位体積当たりの不純物濃度を、内側のアバランシェフォトダイオード素子の増倍層における単位体積当たりの不純物濃度よりも小さくし、外側のアバランシェフォトダイオード素子の増倍層を電界緩和層として構成したことを特徴とする。   The back-illuminated APD array of the present invention includes a semiconductor substrate in which at least a light incident portion is thinned, an anode extraction layer formed in a semiconductor substrate in a peripheral portion of the light incident portion, a light incident side of the light incident portion, Is an avalanche photodiode composed of a cathode layer formed in the opposite semiconductor substrate and a multiplication layer formed in the semiconductor substrate of the light incident portion so as to form a pn junction in contact with the cathode layer And an avalanche photodiode array formed by forming a plurality of avalanche photodiode elements in a semiconductor substrate, and the impurity concentration per unit volume in the multiplication layer of the outer avalanche photodiode element is determined by the inner avalanche photodiode element. Make the outer avalanche photo smaller than the impurity concentration per unit volume in the multiplication layer of the photodiode element. The multiplication layer of diode elements, characterized by being configured as an electric field relaxation layer.

外側のアバランシェフォトダイオード素子の増倍層は、複数のアイランドを含む微細パターンにより電界緩和層として構成することができる。   The multiplication layer of the outer avalanche photodiode element can be configured as an electric field relaxation layer by a fine pattern including a plurality of islands.

また、外側のアバランシェフォトダイオード素子の増倍層は、不純物を、内側のアバランシェフォトダイオード素子の増倍層よりも低濃度に添加して電界緩和層として構成することができる。   Further, the multiplication layer of the outer avalanche photodiode element can be configured as an electric field relaxation layer by adding impurities at a lower concentration than the multiplication layer of the inner avalanche photodiode element.

また、外側のアバランシェフォトダイオード素子の前記増倍層は、不純物を、内側のアバランシェフォトダイオード素子の増倍層の深さより浅く添加して電界緩和層として構成することができる。   Further, the multiplication layer of the outer avalanche photodiode element can be configured as an electric field relaxation layer by adding impurities shallower than the multiplication layer of the inner avalanche photodiode element.

半導体基板を薄板化するにあたっては、半導体基板は、光入射部およびその周辺部が薄板化し、光入射部とは反対側にはサポート基板を貼り合わせてもよい。   When the semiconductor substrate is thinned, the light incident portion and the peripheral portion of the semiconductor substrate may be thinned, and a support substrate may be bonded to the side opposite to the light incident portion.

更に、本発明の裏面入射型ＡＰＤアレイは、少なくとも光入射部が薄板化された半導体基板と、光入射部の周辺部の半導体基板中に形成されたアノード取出層と、光入射部の光入射側とは反対側の半導体基板中に形成された複数のカソード層とを備える裏面入射型アバランシェフォトダイオードアレイを製造する方法において、光入射部の領域において、光入射側とは反対側から複数のカソード層とは反対導電型の不純物を添加する第一工程と、熱処理することにより、入射部の不純物添加領域をカソード層とｐｎ接合を構成する増倍層として機能させ、アバランシェフォトダイオード素子を形成する第二工程と、を備え、外側の前記アバランシェフォトダイオード素子の増倍層の不純物添加領域は、複数のアイランドを含む微細パターンとすることにより製造することができる。 Further, the back-illuminated APD array of the present invention includes a semiconductor substrate in which at least a light incident portion is thinned, an anode extraction layer formed in a semiconductor substrate around the light incident portion, and light incidence of the light incident portion. In a method of manufacturing a back-illuminated avalanche photodiode array comprising a plurality of cathode layers formed in a semiconductor substrate opposite to the side, in the region of the light incident portion, a plurality of layers from the opposite side to the light incident side A first step of adding an impurity of a conductivity type opposite to that of the cathode layer and heat treatment make the impurity added region of the incident part function as a multiplication layer constituting a pn junction with the cathode layer, thereby forming an avalanche photodiode element. A second step, wherein the impurity-added region of the multiplication layer of the avalanche photodiode element outside has a fine pattern including a plurality of islands. It can be produced by Rukoto.

本発明は、半導体基板が薄板化された裏面入射型ＡＰＤアレイにおいて、外側のＡＰＤ素子の増倍層を微細パターン化したり、外側のＡＰＤ素子の増倍層の不純物自体の濃度を低濃度化したり、外側のＡＰＤ素子の増倍層を浅くしたりして、外側のＡＰＤ素子の増倍層における単位体積当たりの不純物濃度を、内側のＡＰＤ素子の増倍層における単位体積当たりの不純物濃度より小さくしたので、外側のＡＰＤ素子の増倍層のみに電界が集中することがなくなり、図２に示すように、各ＡＰＤ素子１５の出力を均一化することができる。   In the back-illuminated APD array in which the semiconductor substrate is thinned, the multiplication layer of the outer APD element is finely patterned, or the concentration of the impurity itself of the multiplication layer of the outer APD element is reduced. By making the multiplication layer of the outer APD element shallow, the impurity concentration per unit volume in the multiplication layer of the outer APD element is made smaller than the impurity concentration per unit volume in the multiplication layer of the inner APD element. Therefore, the electric field is not concentrated only on the multiplication layer of the outer APD element, and the output of each APD element 15 can be made uniform as shown in FIG.

これにより、ＡＰＤアレイの増倍層全体の面内でのユニフォーミティのばらつきがなくなり、裏面入射型ＡＰＤアレイ全体の増倍率が低下することを防止でき、また、過剰雑音、ダーク成分を低減することができる。   This eliminates variations in uniformity within the plane of the entire multiplication layer of the APD array, prevents a reduction in multiplication factor of the entire back-illuminated APD array, and reduces excessive noise and dark components. Can do.

また、外側のＡＰＤ素子の増倍層のみに電界が集中することがなくなり、周囲の感度が異常高感度とならないので、必要とされる内側のＡＰＤ素子が高い増倍率まで使用できるようになり、高感度の裏面入射型ＡＰＤアレイとして、距離センサなどへの用途に利用可能となる。   In addition, since the electric field is not concentrated only on the multiplication layer of the outer APD element, and the surrounding sensitivity does not become abnormally high sensitivity, the required inner APD element can be used up to a high multiplication factor. As a highly sensitive back-illuminated APD array, it can be used for applications such as distance sensors.

本発明の第１の実施形態に係る裏面入射型ＡＰＤアレイの断面図である。1 is a cross-sectional view of a back-illuminated APD array according to a first embodiment of the present invention. 本発明の第１の実施形態に係る裏面入射型ＡＰＤアレイの各ＡＰＤ素子の出力を表す図である。It is a figure showing the output of each APD element of the back incidence type APD array concerning a 1st embodiment of the present invention. 図１に示す裏面入射型ＡＰＤアレイのＡＰＤ素子が電界緩和層を有していない場合の裏面入射型ＡＰＤアレイの断面図と各ＡＰＤ素子の出力を表す図である。FIG. 2 is a cross-sectional view of a back-illuminated APD array and an output of each APD element when the APD element of the back-illuminated APD array shown in FIG. 1 does not have an electric field relaxation layer. 図１に示した裏面入射型ＡＰＤアレイの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the back-illuminated APD array shown in FIG. 本発明の第２の実施形態に係る裏面入射型ＡＰＤアレイの断面図である。It is sectional drawing of the back-illuminated APD array which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る裏面入射型ＡＰＤアレイの断面図である。It is sectional drawing of the back-illuminated APD array which concerns on the 3rd Embodiment of this invention. 本発明の半導体基板全体を薄型化した実施形態に係る裏面入射型ＡＰＤアレイの断面図である。1 is a cross-sectional view of a back-illuminated APD array according to an embodiment in which the entire semiconductor substrate of the present invention is thinned. 従来の技術（特許文献１）に係る裏面入射型ＡＰＤアレイの断面図である。It is sectional drawing of the back incidence type APD array which concerns on a prior art (patent document 1).

以下、本発明に係る裏面入射型ＡＰＤアレイ１の好適な実施形態について、図１〜７を参照しながら詳細に説明する。なお、同一要素には同一符号を付し、重複する説明を省略する。   Hereinafter, a preferred embodiment of a back-illuminated APD array 1 according to the present invention will be described in detail with reference to FIGS. In addition, the same code | symbol is attached | subjected to the same element and the overlapping description is abbreviate | omitted.

図１は、本発明の第１の実施形態に係る裏面入射型ＡＰＤアレイ１の断面図である。図１に示すように、裏面入射型ＡＰＤアレイ１は、半導体基板２とアキュムレーション層３と酸化膜４、５を備えている。半導体基板２の光入射部は、半導体基板２が除去されて薄板化され、例えば、１０μｍ〜３０μｍの厚みとされている。薄板化された部分の周辺部は、光入射部を囲むように突出する外枠部６が形成されていて、裏面入射型ＡＰＤアレイ１の機械的強度を保っている。   FIG. 1 is a cross-sectional view of a back-illuminated APD array 1 according to the first embodiment of the present invention. As shown in FIG. 1, the back-illuminated APD array 1 includes a semiconductor substrate 2, an accumulation layer 3, and oxide films 4 and 5. The light incident portion of the semiconductor substrate 2 is thinned by removing the semiconductor substrate 2 and has a thickness of, for example, 10 μm to 30 μm. An outer frame portion 6 protruding so as to surround the light incident portion is formed in the peripheral portion of the thinned portion, and the mechanical strength of the back-illuminated APD array 1 is maintained.

裏面入射型ＡＰＤアレイ１の光入射側とは反対側の半導体基板２中には、その周辺部にアノード取出層２２が形成され、その光入射部にＡＰＤ素子２１が複数個形成されていて、ＡＰＤアレイ２０を構成している。各ＡＰＤ素子２１は、カソード層２１１、および増倍層２１２、２１２１を有していて、カソード層２１１と増倍層２１２、２１２１との間の界面でｐｎ接合を形成している。外側のＡＰＤ素子２１の増倍層２１２１は、電界緩和層２１２１として構成されている。アノード取出層２２はアキュムレータ層３に電気的に接続されていて、カソード層２１１、アノード取出層２２の下部はメタル電極１１を介してバンプ１４に電気的に接続されている。ここで、バンプ１４は、半田でもよいし、金やＩｎでもよい。   In the semiconductor substrate 2 on the side opposite to the light incident side of the back-illuminated APD array 1, an anode extraction layer 22 is formed in the periphery thereof, and a plurality of APD elements 21 are formed in the light incident portion. An APD array 20 is configured. Each APD element 21 has a cathode layer 211 and multiplication layers 212 and 2121, and forms a pn junction at the interface between the cathode layer 211 and the multiplication layers 212 and 2121. The multiplication layer 2121 of the outer APD element 21 is configured as an electric field relaxation layer 2121. The anode extraction layer 22 is electrically connected to the accumulator layer 3, and the cathode layer 211 and the lower portion of the anode extraction layer 22 are electrically connected to the bumps 14 via the metal electrodes 11. Here, the bumps 14 may be solder, gold, or In.

半導体基板２は、ｐ型のＳｉ、例えば、不純物濃度の低いｐ−型のＳｉから形成されている。アキュムレーション層３は、半導体基板２よりも不純物濃度の高いｐ＋型のＳｉから形成されていて、例えば０．２μｍの厚さを有している。また、酸化膜４，５は、例えばＳｉＯ２から形成されている。 The semiconductor substrate 2 is made of p-type Si, for example, p − -type Si having a low impurity concentration. The accumulation layer 3 is made of p + -type Si having a higher impurity concentration than the semiconductor substrate 2 and has a thickness of 0.2 μm, for example. The oxide films 4 and 5 are made of, for example, SiO 2 .

カソード層２１１は、ｎ型のＳｉ、ここでは不純物濃度の高いｎ＋型のＳｉから形成されていて、例えば１μｍの深さを有している。また、増倍層２１２、２１２１は、ｐ型のＳｉから形成されていて、例えば４μｍの深さを有している。ｎ型カソード層２１１とｐ型増倍層２１２，２１２１とは、界面でｐｎ接合を形成している。アノード取出層２２はｐ型のＳｉから形成されていて、例えば１５μｍの深さを有している。 The cathode layer 211 is made of n-type Si, here, n + -type Si having a high impurity concentration, and has a depth of 1 μm, for example. The multiplication layers 212 and 2121 are made of p-type Si and have a depth of, for example, 4 μm. The n-type cathode layer 211 and the p-type multiplication layers 212 and 2121 form a pn junction at the interface. The anode extraction layer 22 is made of p-type Si and has a depth of 15 μm, for example.

図１の実施形態では、アノード取出層２２に近接している外側のＡＰＤ素子２１の増倍層２１２１、および、それに隣接する外側のＡＰＤ素子２１の一部の増倍層２１２１は、複数のアイランドを含む微細パターンにより電界緩和層２１２１として構成されている。これにより、外側のＡＰＤ素子２１の増倍層２１２１（電界緩和層２１２１）における単位体積当たりの不純物濃度は、内側のＡＰＤ素子２１の増倍層２１２における単位体積当たりの不純物濃度より小さくなっている。   In the embodiment of FIG. 1, the multiplication layer 2121 of the outer APD element 21 adjacent to the anode extraction layer 22, and a part of the multiplication layer 2121 of the outer APD element 21 adjacent thereto are formed of a plurality of islands. The electric field relaxation layer 2121 is constituted by a fine pattern including Thereby, the impurity concentration per unit volume in the multiplication layer 2121 (electric field relaxation layer 2121) of the outer APD element 21 is smaller than the impurity concentration per unit volume in the multiplication layer 212 of the inner APD element 21. .

この複数のアイランドは、均一の大きさで形成してもいいし、異なる大きさで形成してもよい。また、複数のアイランドを異なる大きさで形成する場合は、外側のＡＰＤ素子２１の増倍層２１２１の外側周辺部から内側にかけてアイランドの大きさが徐々に大きくなるように（数μｍ以上、例えば、１０μｍ、２０μｍ）アイランドを形成してもよい。アイランドの大きさを外側周辺部から内側にかけて徐々に大きくすると、単位体積当たりの不純物濃度が外側から徐々に変化することになり、電界が周囲外側から徐々に変化することによって、増倍領域の均一エリア/面積を拡大する効果がある。アイランドの数、サイズの大きさ、サイズを均一にするか否かは適宜決めればよい。また、アノード取出層２２に近接している外側のＡＰＤ素子２１の増倍層２１２１のみを複数のアイランドを含む微細パターンにより電界緩和層２１２１として構成してもよいし、増倍層２１２１を電界緩和層２１２１とする外側のＡＰＤ素子２１の数も適宜決めればよい。   The plurality of islands may be formed with a uniform size or different sizes. Further, when a plurality of islands are formed with different sizes, the size of the islands gradually increases from the outer peripheral portion to the inner side of the multiplication layer 2121 of the outer APD element 21 (several μm, for example, (10 μm, 20 μm) islands may be formed. When the island size is gradually increased from the outer peripheral part to the inner part, the impurity concentration per unit volume gradually changes from the outer part, and the electric field gradually changes from the outer peripheral part. This has the effect of expanding the area / area. The number of islands, the size, and whether to make the size uniform may be determined as appropriate. In addition, only the multiplication layer 2121 of the outer APD element 21 close to the anode extraction layer 22 may be configured as the electric field relaxation layer 2121 by a fine pattern including a plurality of islands, or the multiplication layer 2121 may be formed as an electric field relaxation layer. The number of outer APD elements 21 used as the layer 2121 may be determined as appropriate.

また、図１の第１の実施形態において、ＡＰＤ素子２１の間にｐ型チャンネル分離層２１３を形成してもよい。このｐ型チャンネル分離層２１３は、例えば深さ０．５μｍを有している。 In the first embodiment of FIG. 1, a p-type channel separation layer 213 may be formed between the APD elements 21. The p-type channel separation layer 213 has a depth of 0.5 μm, for example.

これにより、半導体基板２の延在方向に逆バイアスを印加すると、電界緩和層２１２１を備えていないＡＰＤ素子２１の場合は、外側のＡＰＤ素子２１の増倍層２１２のみに電界が集中し、外側のＡＰＤ素子２１の出力は増大するが（図３参照）、外側のＡＰＤ素子２１の増倍層２１２１を、複数のアイランドを含む微細パターンにより電界緩和層２１２１として構成した場合は、外側のＡＰＤ素子２１の増倍層２１２１における単位体積当たりの不純物濃度は、内側のＡＰＤ素子２１の増倍層２１２における単位体積当たりの不純物濃度より小さくなるので、外側のＡＰＤ素子２１の増倍層２１２１のみに電界が集中することがなくなり、図２に示すように各ＡＰＤ素子２１の出力は均一化される。 Thereby, when a reverse bias is applied in the extending direction of the semiconductor substrate 2, in the case of the APD element 21 that does not include the electric field relaxation layer 2121, the electric field concentrates only on the multiplication layer 212 of the outer APD element 21, Although the output of the APD element 21 increases (see FIG. 3), when the multiplication layer 2121 of the outer APD element 21 is configured as the electric field relaxation layer 2121 with a fine pattern including a plurality of islands, the outer APD element Since the impurity concentration per unit volume in the multiplication layer 2121 of 21 is smaller than the impurity concentration per unit volume in the multiplication layer 212 of the inner APD element 21, an electric field is applied only to the multiplication layer 2121 of the outer APD element 21. Are not concentrated, and the output of each APD element 21 is made uniform as shown in FIG.

図４を参照しつつ、図１に示す第１の実施形態の変形例（アノード取出層２２に近接している外側のＡＰＤ素子２１の増倍層２１２１のみを、複数のアイランドを含む微細パターンにより電界緩和層２１２１として構成し、かつ、ｐ型チャンネル分離層２１３を備えた例）について裏面入射型ＡＰＤアレイ１の製造方法の一例を以下に説明する。まず、表面に酸化膜４，５を形成した、ｐ型のＳｉ、例えば、不純物濃度の低いｐ−型のＳｉから形成されている半導体基板２を準備し、光入射部の周辺部の半導体基板中に、例えばＢ（ボロン）などのｐ型不純物を添加・拡散させてアノード取出層２２を形成し、次いで、光入射部の光入射側とは反対側の半導体基板２中に、例えばＢ（ボロン）などのｐ型不純物を添加させ、熱プロセスを経て複数個の増倍層２１２、２１２１を形成する。図４に示す例では、外側の増倍層２１２１は、小さなサイズで均一な大きさのアイランドにより電界緩和層２１２１として構成している。もちろん、外側の増倍層２１２１は、後述する図５、図６に示す第２、第３の実施形態のものでもよい。そして、各増倍層２１２、２１２１の間には、例えばＢ（ボロン）などのｐ型不純物を添加・拡散させてｐ型チャンネル分離層２１３を形成する（図４（ａ））。 Referring to FIG. 4, a modification of the first embodiment shown in FIG. 1 (only the multiplication layer 2121 of the outer APD element 21 close to the anode extraction layer 22 is formed by a fine pattern including a plurality of islands. An example of a method for manufacturing the back-illuminated APD array 1 will be described below with respect to an example in which the electric field relaxation layer 2121 is configured and the p-type channel separation layer 213 is provided. First, a semiconductor substrate 2 formed of p-type Si, for example, p − -type Si having a low impurity concentration, having oxide films 4 and 5 formed on the surface, is prepared, and a semiconductor substrate around the light incident portion A p-type impurity such as B (boron) is added and diffused therein to form the anode extraction layer 22. Then, in the semiconductor substrate 2 on the side opposite to the light incident side of the light incident portion, for example, B ( A plurality of multiplication layers 212 and 2121 are formed through a thermal process by adding a p-type impurity such as boron. In the example shown in FIG. 4, the outer multiplication layer 2121 is configured as an electric field relaxation layer 2121 with islands of a small size and a uniform size. Of course, the outer multiplication layer 2121 may be that of the second and third embodiments shown in FIGS. Then, a p-type channel separation layer 213 is formed between the multiplication layers 212 and 2121 by adding and diffusing a p-type impurity such as B (boron) (FIG. 4A).

次に、各増倍層２１２、２１２１の光入射側とは反対側から、例えばＰ（リン）などのｎ型不純物を添加・拡散させ、各増倍層２１２、２１２１の光入射側と反対側にカソード層２１１を形成する（図４（ｂ））。   Next, an n-type impurity such as P (phosphorus) is added and diffused from the side opposite to the light incident side of each multiplication layer 212, 2121, and the side opposite to the light incident side of each multiplication layer 212, 2121. A cathode layer 211 is formed on the substrate (FIG. 4B).

次に、表面の酸化膜５の所定部分にコンタクト孔を開け、アノード取出層２２とカソード層２１１に当接してメタル電極１１を形成する（図４（ｃ））。そして、メタル電極１１を覆うようにメタル保護膜１２を形成した後、バンプ電極用孔１３を開ける。次いで、光入射側の酸化膜４に光入射面を開口し、エッチング等により半導体基板２に凹部を形成し、その上面に酸化膜４１を形成する（図４（ｄ））。   Next, a contact hole is formed in a predetermined portion of the surface oxide film 5, and the metal electrode 11 is formed in contact with the anode extraction layer 22 and the cathode layer 211 (FIG. 4C). And after forming the metal protective film 12 so that the metal electrode 11 may be covered, the hole 13 for bump electrodes is opened. Next, a light incident surface is opened in the light incident side oxide film 4, a recess is formed in the semiconductor substrate 2 by etching or the like, and an oxide film 41 is formed on the upper surface (FIG. 4D).

次に、光入射側から、例えばＢ（ボロン）などのｐ型不純物を添加・拡散させてアキュムレーション層３を形成する（図４（ｅ））。 Next, an accumulation layer 3 is formed by adding and diffusing p-type impurities such as B (boron) from the light incident side (FIG. 4E).

最後に、必要に応じて凹部の酸化膜４１の表面にバンドパスフィルター１５を形成し（図４（ｆ））、バンプ１４をバンプ電極用孔１３に装着する。   Finally, if necessary, a band pass filter 15 is formed on the surface of the oxide film 41 in the recess (FIG. 4F), and the bumps 14 are mounted in the bump electrode holes 13.

外側のＡＰＤ素子２１の増倍層２１２１の電界緩和層２１２１についての第２、第３の実施形態を図５、６に示す。   Second and third embodiments of the electric field relaxation layer 2121 of the multiplication layer 2121 of the outer APD element 21 are shown in FIGS.

図５に示した第２の実施形態においては、アノード取出層２２に近接している外側のＡＰＤ素子１５の増倍層２１２１、および隣接する外側のＡＰＤ素子２１の一部の増倍層２１２１は、不純物を内側のＡＰＤ素子２１の増倍層２１２よりも低濃度に添加して電界緩和層２１２１として構成されている。   In the second embodiment shown in FIG. 5, the multiplication layer 2121 of the outer APD element 15 close to the anode extraction layer 22 and the multiplication layer 2121 of a part of the adjacent outer APD element 21 are The electric field relaxation layer 2121 is configured by adding impurities at a lower concentration than the multiplication layer 212 of the inner APD element 21.

添加される不純物の濃度は、均一でもよいし、変化をつけてもよい。不純物の濃度に変化をつける場合は、外側のＡＰＤ素子２１の増倍層２１２１の外側周辺部から内側にかけて不純物の濃度を徐々に増やしてもよい。不純物濃度を外側周辺部から内側にかけて徐々に大きくすると、増倍部周囲の電界集中を緩和することができる。この濃度は、例えばイオン注入法にてドーズ量を周囲から断片的に変えて注入することで増倍層２１２１の濃度分布を形成できるため、濃度の調整範囲を広くとることができ、製造条件の最適化を実現できる。また、アノード取出層２２に近接している外側のＡＰＤ素子１５の増倍層２１２１のみを、不純物を低濃度に添加して電界緩和層２１２１として構成してもよいし、増倍層２１２１に不純物を低濃度に添加して電界緩和層２１２１とする外側のＡＰＤ素子２１の数も適宜決めればよい。 The concentration of the added impurity may be uniform or may vary. When the impurity concentration is changed, the impurity concentration may be gradually increased from the outer peripheral portion to the inner side of the multiplication layer 2121 of the outer APD element 21. When the impurity concentration is gradually increased from the outer peripheral part to the inner part, the electric field concentration around the multiplication part can be reduced. For example, the concentration distribution of the multiplication layer 2121 can be formed by implanting the dose by changing the dose from the surroundings in a fragmentary manner by ion implantation, for example, so that the concentration adjustment range can be widened. Optimization can be realized. Further, only the multiplication layer 2121 of the outer APD element 15 adjacent to the anode extraction layer 22 may be configured as the electric field relaxation layer 2121 by adding impurities at a low concentration, or the multiplication layer 2121 may contain impurities. The number of outer APD elements 21 to be used as the electric field relaxation layer 2121 by adding a low concentration may be determined as appropriate.

図６に示した第３の実施形態においては、アノード取出層２２に近接している外側のＡＰＤ素子２１の増倍層２１２１、および隣接する外側のＡＰＤ素子の一部の増倍層２１２１は、不純物を内側のＡＰＤ素子２１の増倍層２１２の深さよりも浅く添加して電界緩和層２１２１として構成している。   In the third embodiment shown in FIG. 6, the multiplication layer 2121 of the outer APD element 21 adjacent to the anode extraction layer 22 and the multiplication layer 2121 of a part of the adjacent outer APD element are Impurities are added shallower than the depth of the multiplication layer 212 of the inner APD element 21 to constitute the electric field relaxation layer 2121.

増倍層２１２１に添加する不純物の深さは、均一でもよいし、変化をつけてもよい。不純物を添加する深さに変化をつける場合は、外側のＡＰＤ素子２１の増倍層２１２１の外側周辺部から内側にかけて徐々に深さを深くしてもよい。不純物深さを外側周辺部から内側にかけて徐々に深くすると、単位体積当たりの不純物濃度が徐々に変化することになり、増倍部周囲の電界集中を緩和することができる。この深さは、例えばイオン注入法の加速電圧を周囲から断片的に変えて注入することで増倍層１２１２の濃度分布を形成できるため、深さの調整を容易に行うことができ、製造条件の最適化を実現できる。また、アノード取出層２２に近接している外側のＡＰＤ素子２１の増倍層２１２１のみを、不純物を浅く添加して電界緩和層２１２１として構成してもよいし、増倍層２１２１に不純物を浅く添加して電界緩和層２１２１とする外側のＡＰＤ素子２１の数も適宜決めればよい。 The depth of the impurity added to the multiplication layer 2121 may be uniform or may vary. When changing the depth to which the impurity is added, the depth may be gradually increased from the outer peripheral part to the inner side of the multiplication layer 2121 of the outer APD element 21. When the impurity depth is gradually increased from the outer peripheral part to the inner part, the impurity concentration per unit volume gradually changes, and the electric field concentration around the multiplication part can be reduced. For example, the depth can be adjusted easily by changing the acceleration voltage of the ion implantation method from the surroundings, and the concentration distribution of the multiplication layer 1212 can be formed. Can be optimized. In addition, only the multiplication layer 2121 of the outer APD element 21 close to the anode extraction layer 22 may be configured as a field relaxation layer 2121 by shallowly adding impurities, or the impurities may be shallowed in the multiplication layer 2121. The number of outer APD elements 21 to be added to form the electric field relaxation layer 2121 may be determined as appropriate.

これらの第２、３の実施形態においても、外側のＡＰＤ素子２１の増倍層２１２１を電界緩和層２１２１として構成した場合は、外側のＡＰＤ素子２１の増倍層２１２１における単位体積当たりの不純物濃度は、内側のＡＰＤ素子２１の増倍層２１２における単位体積当たりの不純物濃度より小さくなるので、外側のＡＰＤ素子２１の増倍層２１２１のみに電界が集中することがなくなり、図２に示すように、各ＡＰＤ素子２１の出力は均一化される。   Also in the second and third embodiments, when the multiplication layer 2121 of the outer APD element 21 is configured as the electric field relaxation layer 2121, the impurity concentration per unit volume in the multiplication layer 2121 of the outer APD element 21. Is smaller than the impurity concentration per unit volume in the multiplication layer 212 of the inner APD element 21, so that the electric field is not concentrated only on the multiplication layer 2121 of the outer APD element 21, and as shown in FIG. The output of each APD element 21 is made uniform.

図１、５、６に示す実施形態では、裏面入射型ＡＰＤアレイ１の半導体基板２を薄型化するために、半導体基板２にエッチング等により凹部を形成しているが、半導体基板全体を薄型化してもよい。その実施形態を図７に示す。   In the embodiment shown in FIGS. 1, 5, and 6, in order to reduce the thickness of the semiconductor substrate 2 of the back-illuminated APD array 1, a recess is formed in the semiconductor substrate 2 by etching or the like. May be. The embodiment is shown in FIG.

図７に示す実施形態では、半導体基板２の光入射部およびその周辺部を薄型化し、半導体基板２にサポート基板１６を貼り合わせて機械的強度を保っている。各ＡＰＤ素子２１のカソード層２１１、アノード取出層２２、増倍層２１２、２１２１の構成は、図１、５、６の実施形態と同じである。但し、アノード取出層２２は、半導体基板２を貫通して形成されている。   In the embodiment shown in FIG. 7, the light incident portion and its peripheral portion of the semiconductor substrate 2 are thinned, and the support substrate 16 is bonded to the semiconductor substrate 2 to maintain the mechanical strength. The configurations of the cathode layer 211, the anode extraction layer 22, and the multiplication layers 212 and 2121 of each APD element 21 are the same as those in the embodiment of FIGS. However, the anode extraction layer 22 is formed through the semiconductor substrate 2.

図７に示す実施形態の裏面入射型ＡＰＤアレイ１を製造する場合は、図４に示す裏面入射型ＡＰＤアレイ１の製造方法において、光入射側の酸化膜４の光入射面を開口し、エッチング等により半導体基板２に凹部を形成し、その上面に酸化膜４１を形成する工程（図４（ｄ））をなくし、半導体基板２を準備する工程を、光入射部およびその周辺部を薄型化し、表面に酸化膜４、５を形成した半導体基板２を準備する工程に変え、更に、図４（ｃ）の工程の後に、半導体基板２の表面側にサポート基板を張り合わせる工程を加えればよい。   When the back-illuminated APD array 1 of the embodiment shown in FIG. 7 is manufactured, the light incident surface of the oxide film 4 on the light incident side is opened and etched in the manufacturing method of the back-illuminated APD array 1 shown in FIG. The step of forming a recess in the semiconductor substrate 2 and the step of forming the oxide film 41 on its upper surface (FIG. 4D) is prepared, and the step of preparing the semiconductor substrate 2 is performed by thinning the light incident part and its peripheral part. Instead of preparing the semiconductor substrate 2 having the oxide films 4 and 5 formed on the surface, a step of attaching a support substrate to the surface side of the semiconductor substrate 2 may be added after the step of FIG. .

以上のとおり、本発明の第１〜３の実施形態においては、外側のＡＰＤ素子２１の増倍層２１２１にかかる電界が緩和されるので、各ＡＰＤ素子の出力が均一化され、裏面入射型ＡＰＤ全体の増倍率が低下することを防止でき、過剰雑音、ダーク成分を低減することができる。   As described above, in the first to third embodiments of the present invention, since the electric field applied to the multiplication layer 2121 of the outer APD element 21 is relaxed, the output of each APD element is made uniform, and the back-illuminated APD It is possible to prevent the overall multiplication factor from being lowered, and it is possible to reduce excessive noise and dark components.

また、外側のＡＰＤ素子２１の増倍層２１２１のみに電界が集中することがなくなり、周囲の感度が異常高感度とならないので、必要とされる内側のＡＰＤ素子２１が高い増倍率まで使用できるようになり、高感度の裏面入射型ＡＰＤアレイ１として、距離センサなどへの用途に利用可能となる。 Further, the electric field is not concentrated only on the multiplication layer 2121 of the outer APD element 21, and the surrounding sensitivity does not become abnormally high sensitivity, so that the required inner APD element 21 can be used up to a high multiplication factor. Thus, the highly sensitive back-illuminated APD array 1 can be used for applications such as a distance sensor.

１…裏面入射型ＡＰＤアレイ、２…半導体基板、３…アキュムレーション層、４、５…酸化膜、６…外枠部、１１…メタル電極、１２…メタル保護膜、１３…バンプ電極用孔、１４…バンプ、１５…バンドパスフィルター、１６…サポート基板、２０…ＡＰＤアレイ、２１…ＡＰＤ素子、２１１…カソード層、２１２…増倍層、２１２１…電界緩和層、２１３…ｐ型チャネル分離層、２２…アノード取出層、１０１…支持基板、１０２…半導体基板、１０３…ｐ＋型不純物領域、１０４…ｐ型不純物領域、１０５…ｐ＋型不純物領域、１１１…アノード電極、１１２…カソード電極 DESCRIPTION OF SYMBOLS 1 ... Back-illuminated type APD array, 2 ... Semiconductor substrate, 3 ... Accumulation layer, 4, 5 ... Oxide film, 6 ... Outer frame part, 11 ... Metal electrode, 12 ... Metal protective film, 13 ... Bump electrode hole, 14 DESCRIPTION OF SYMBOLS ... Bump, 15 ... Band pass filter, 16 ... Support substrate, 20 ... APD array, 21 ... APD element, 211 ... Cathode layer, 212 ... Multiplier layer, 2121 ... Electric field relaxation layer, 213 ... P-type channel separation layer, 22 DESCRIPTION OF SYMBOLS ... anode extraction layer, 101 ... support substrate, 102 ... semiconductor substrate, 103 ... p + type impurity region, 104 ... p type impurity region, 105 ... p + type impurity region, 111 ... anode electrode, 112 ... cathode electrode

Claims (6)

少なくとも光入射部が薄板化された半導体基板と、
前記光入射部の周辺部の前記半導体基板中に形成されたアノード取出層と、
前記光入射部の光入射側とは反対側の前記半導体基板中に形成されたカソード層と、このカソード層と接してｐｎ接合を構成するように前記光入射部の前記半導体基板中に形成された増倍層とで構成されたアバランシェフォトダイオード素子と、
前記アバランシェフォトダイオード素子を前記半導体基板中に複数個形成して構成されたアバランシェフォトダイオードアレイ
を備え、
外側の前記アバランシェフォトダイオード素子の前記増倍層における単位体積当たりの不純物濃度を、内側の前記アバランシェフォトダイオード素子の前記増倍層における単位体積当たりの不純物濃度よりも小さくし、外側の前記アバランシェフォトダイオード素子の前記増倍層を電界緩和層として構成したことを特徴とする裏面入射型アバランシェフォトダイオードアレイ。 A semiconductor substrate in which at least the light incident part is thinned; and
An anode extraction layer formed in the semiconductor substrate at the periphery of the light incident portion;
A cathode layer formed in the semiconductor substrate opposite to the light incident side of the light incident portion, and a pn junction formed in contact with the cathode layer are formed in the semiconductor substrate of the light incident portion. An avalanche photodiode element configured with a multiplication layer;
An avalanche photodiode array configured by forming a plurality of the avalanche photodiode elements in the semiconductor substrate;
The impurity concentration per unit volume in the multiplication layer of the outer avalanche photodiode element is made smaller than the impurity concentration per unit volume in the multiplication layer of the inner avalanche photodiode element, and the outer avalanche photo diode is formed. A back-illuminated avalanche photodiode array, wherein the multiplication layer of the diode element is configured as an electric field relaxation layer. 外側の前記アバランシェフォトダイオード素子の前記増倍層は、複数のアイランドを含む微細パターンにより前記電界緩和層として構成したことを特徴とする請求項１記載の裏面入射型アバランシェフォトダイオードアレイ。   2. The back-illuminated avalanche photodiode array according to claim 1, wherein the multiplication layer of the outer avalanche photodiode element is configured as the electric field relaxation layer by a fine pattern including a plurality of islands. 外側の前記アバランシェフォトダイオード素子の前記増倍層は、不純物を、前記内側の前記アバランシェフォトダイオード素子の前記増倍層よりも低濃度に添加して前記電界緩和層として構成したことを特徴とする請求項１記載の裏面入射型アバランシェフォトダイオードアレイ。   The multiplication layer of the outer avalanche photodiode element is configured as the electric field relaxation layer by adding impurities at a lower concentration than the multiplication layer of the inner avalanche photodiode element. The back-illuminated avalanche photodiode array according to claim 1. 外側の前記アバランシェフォトダイオード素子の前記増倍層は、不純物を、内側の前記アバランシェフォトダイオード素子の前記増倍層の深さより浅く添加して前記電界緩和層として構成したことを特徴とする請求項１記載の裏面入射型アバランシェフォトダイオードアレイ。   The multiplication layer of the outer avalanche photodiode element is configured as the electric field relaxation layer by adding impurities shallower than a depth of the multiplication layer of the inner avalanche photodiode element. 2. A back-illuminated avalanche photodiode array according to 1. 前記半導体基板は、前記光入射部およびその周辺部が薄板化されており、
光入射部とは反対側にはサポート基板が貼り合わされていることを特徴とする請求項１ないし４のいずれか１項記載の裏面入射型アバランシェフォトダイオードアレイ。 In the semiconductor substrate, the light incident part and its peripheral part are thinned,
The back-illuminated avalanche photodiode array according to any one of claims 1 to 4, wherein a support substrate is bonded to a side opposite to the light incident part. 少なくとも光入射部が薄板化された半導体基板と、前記光入射部の周辺部の前記半導体基板中に形成されたアノード取出層と、前記光入射部の光入射側とは反対側の前記半導体基板中に形成された複数のカソード層とを備える裏面入射型アバランシェフォトダイオードアレイを製造する方法において、
前記光入射部の領域において、前記光入射側とは反対側から前記複数のカソード層とは反対導電型の不純物を添加する第一工程と、
熱処理することにより、前記入射部の不純物添加領域をカソード層とｐｎ接合を構成する増倍層として機能させ、アバランシェフォトダイオード素子を形成する第二工程と、
を備え、
外側の前記アバランシェフォトダイオード素子の前記増倍層の不純物添加領域は、複数のアイランドを含む微細パターンとされていることを特徴とする裏面入射型アバランシェフォトダイオードアレイの製造方法。 A semiconductor substrate in which at least a light incident portion is thinned; an anode extraction layer formed in the semiconductor substrate at a peripheral portion of the light incident portion; and the semiconductor substrate on a side opposite to the light incident side of the light incident portion In a method of manufacturing a back-illuminated avalanche photodiode array comprising a plurality of cathode layers formed therein,
In the region of the light incident part, a first step of adding an impurity of a conductivity type opposite to the plurality of cathode layers from the side opposite to the light incident side;
A second step of forming an avalanche photodiode element by causing the impurity added region of the incident part to function as a multiplication layer constituting a pn junction with the cathode layer by heat treatment;
With
The method of manufacturing a back-illuminated avalanche photodiode array, wherein an impurity added region of the multiplication layer of the outer avalanche photodiode element has a fine pattern including a plurality of islands.
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CN110534439A (en) * 2019-09-16 2019-12-03 无锡中微晶园电子有限公司 Silicon wafer gasket is used for the packaging method of avalanche diode noise reduction

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