JP2011205392A - Gate-grounded type amplifier circuit - Google Patents
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Abstract
Description
本発明はゲート接地型増幅回路に関するものであり、特にメモリアレイに用いるセンスアンプの低消費電力化およびカスコード構成の増幅回路の高ゲイン化に有効なゲート接地型増幅回路に関する。 The present invention relates to a grounded-gate amplifier circuit, and more particularly to a grounded-gate amplifier circuit effective in reducing power consumption of a sense amplifier used in a memory array and increasing the gain of an amplifier circuit having a cascode configuration.
ＳＲＡＭ（Static Random Access Memory）をはじめとする、ゲートに情報を記憶するトランジスタを多数配列したメモリは、選択したトランジスタの情報を読み出すために、ゲートの情報に応じてトランジスタから出力される電流またはそれを蓄積した電荷を検出するためのセンスアンプが用いられる。 A memory in which a large number of transistors that store information in the gate, such as SRAM (Static Random Access Memory), are arranged in order to read out the information of the selected transistor. A sense amplifier is used for detecting the charge accumulated.
図９にセンスアンプの一例を示す。１０１は列並列アナログ・デジタル変換回路を有するCMOSイメージセンサのデジタルデータを格納する列毎に設けられたメモリセルの一例を簡略化して表したもので、トランジスタM71とM73にはデータDとその反転データDxが記憶されており、それらのトランジスタのドレインに接続されているトランジスタM72とM74は制御端子Selがオン信号のときデータDに応じて電流Is1またはIs2のいずれかが流れる。 FIG. 9 shows an example of the sense amplifier. 101 is a simplified example of a memory cell provided for each column for storing digital data of a CMOS image sensor having a column parallel analog-digital conversion circuit. The transistors M71 and M73 have data D and its inverse. Data Dx is stored, and the transistors M72 and M74 connected to the drains of these transistors flow either current Is1 or Is2 according to the data D when the control terminal Sel is an ON signal.
これらの電流は電流入力端子Iin1およびIin2よりゲート接地型nMOSトランジスタM1およびM2を介して、それらのドレインに設けられた抵抗負荷１３および１４に流れる。したがって、出力端子Vout1とVout2の間には電流Is1またはIs2により電位差が生じるので、図のように比較器２３を設けることで比較器出力Vcompより、メモリセル１０１に記憶された情報を読み出すことができる。
These currents flow from the current input terminals Iin1 and Iin2 to the
このセンスアンプによる読み出し速度は、メモリセルが多数接続されたビット線５および６の寄生容量とゲート接地トランジスタM1およびM2の入力インピーダンスにより決まり、それぞれをCpおよびRinとするとその時定数はCp*Rinであり、寄生容量および入力インピーダンスが小さいと応答速度が速くなる。
The read speed by this sense amplifier is determined by the parasitic capacitance of the
ゲート接地型トランジスタM1およびM2のゲートを固定電位とするゲート接地型増幅回路構成では、入力インピーダンスRinはトランジスタM1,M2のトランスコンダクタンスgmの逆数1/gmであり、gmはバイアス電流に応じて大きくなるため、図９の構成では電流源１５および１６を設けてバイアス電流Ibを与えて、入力インピーダンスRinを小さくしている。しかしながらバイアス電流Ibを大きくすると、メモリセルの吸い込み電流Is1およびIs2も大きくしなければならず、消費電流が大きくなるとともに、メモリセル寸法にも影響をおよぼす。
In a grounded-gate amplification circuit configuration in which the gates of the grounded-gate transistors M1 and M2 are fixed potentials, the input impedance Rin is 1 / gm of the reciprocal of the transconductance gm of the transistors M1 and M2, and gm increases depending on the bias current. Therefore, in the configuration of FIG. 9, the
このため、図９ではトランジスタM1およびM2のソース・ゲート間にゲインAvの反転増幅器１１および１２を設けている。これにより入力インピーダンスRinは1/((1+Av)*gm)と1/(1+Av)に低減されるため、少ないバイアス電流Ibでも応答速度を速くすることができる。
For this reason, in FIG. 9, inverting
非特許文献１の "Current-sense amplifiers for low-voltage memories." には図１０に示す反転増幅器がＲＯＭ（Read Only Memory）用のセンスアンプ回路として示されている。これは入力用ソース接地型pMOSトランジスタM26にゲート・ドレインが短絡された負荷として作用するnMOSトランジスタM25を設けた構成となっている。
In “Current-sense amplifiers for low-voltage memories.” Of
一方、ゲート接地型トランジスタのソース・ゲート間に増幅器を設けた回路構成としては、図９の電流検出型センスアンプ以外にも、図１１に示すような入力端子がVinで出力端子がVoutの増幅回路のゲインを上げるためにゲインブースト増幅器１７および１８を用いたカスコード構成の増幅回路として一般的に知られている。
On the other hand, as a circuit configuration in which an amplifier is provided between the source and gate of a grounded-gate transistor, the input terminal as shown in FIG. 11 is amplified and the output terminal is Vout as well as the current detection type sense amplifier of FIG. It is generally known as an amplifier circuit having a cascode configuration using
これはゲートが入力端子Vinとなるソース接地型nMOS入力トランジスタM21に、ゲインブースト増幅器１７が設けられたカスコード構成のゲート接地型トランジスタM22が接続され、それに負荷回路１９が設けられた構成となっている。負荷回路１９はゲートがバイアス電圧Vbp1に接続された定電流負荷トランジスタとして動作するpMOSトランジスタM24にゲインブースト増幅器１８をともなうカスコード構成のpMOSトランジスタM23が設けられた構成となっている。
This is a configuration in which a cascode-type grounded transistor M22 having a
このような回路は、ゲインブースト増幅器１７および１８により図１１の増幅回路全体のゲインを高くする効果がある。このゲインブースト増幅器には２入力１出力のオペアンプも用いられる他、非特許文献２では、図１２に示す入力用ソース接地型nMOSトランジスタM27と定電流負荷トランジスタとして動作する、ゲートがバイアス電圧Vbp1gに接続されたpMOSトランジスタM34による簡単な反転増幅器を、容量結合形式で用いている。オペアンプよりもこのような簡単な構成のほうが消費電流を削減できるという優位性がある。
Such a circuit has the effect of increasing the gain of the entire amplifier circuit of FIG. 11 by the
また図１３に示すような入力端子がVin1およびVin2で出力端子がVout1およびVout2のフル差動構成のカスコード型増幅回路にもゲインを上げるためのゲインブースト増幅器が用いられ、このような回路構成の場合には図１１のようにゲート接地型トランジスタそれぞれに反転増幅器が設けられる構成以外にも、図１３に示すように２入力２出力のフル差動型増幅器２１が用いられることもある。非特許文献３および４では図１４に示す入力端子がAip,Aimで出力端子がAom,Aopの折り返しカスコード型増幅器に、同相モード帰還回路（Common mode feedback circuit） が加えられた回路構成をゲインブースト増幅器として用いている。
A gain boost amplifier for increasing the gain is also used in a cascode amplifier circuit having a full differential configuration with input terminals Vin1 and Vin2 and output terminals Vout1 and Vout2 as shown in FIG. In this case, in addition to the configuration in which an inverting amplifier is provided for each common-gate transistor as shown in FIG. 11, a full
このようにゲート接地型トランジスタに設けられる反転増幅器および差動増幅器は、センスアンプにおいては高速化に寄与し、カスコード増幅回路においては高ゲイン化に寄与するが、これらのゲート接地型トランジスタに設けられる増幅器の帯域は本体のゲート接地型増幅回路よりも高い帯域が必要となり、ゲインも高いほうが望ましい。 Thus, the inverting amplifier and the differential amplifier provided in the grounded-gate transistor contribute to speedup in the sense amplifier and contribute to increase in gain in the cascode amplifier circuit, but are provided in these grounded-gate transistors. The bandwidth of the amplifier requires a bandwidth higher than that of the main body grounded amplifier circuit, and it is desirable that the gain is high.
図１０および図１２の増幅器構成は簡単な構成のため比較的小さな電流で高いゲイン帯域積が得られるが、図１５に示すnMOSトランジスタM29とpMOSトランジスタM30のゲートがともに入力端子Ainに接続されるプシュプル型CMOS反転増幅器に比べると帯域は低く、同じバイアス電流におけるゲイン帯域積はおよそ半分程度であるため、図１５のプシュプル型CMOS反転増幅器を適用することが望ましい。 Since the amplifier configurations of FIGS. 10 and 12 are simple, a high gain bandwidth product can be obtained with a relatively small current, but the gates of the nMOS transistor M29 and the pMOS transistor M30 shown in FIG. 15 are both connected to the input terminal Ain. The bandwidth is lower than that of the push-pull type CMOS inverting amplifier, and the gain band product at the same bias current is about half. Therefore, it is desirable to apply the push-pull type CMOS inverting amplifier shown in FIG.
しかしながら、図１５のプシュプル型CMOS反転増幅器は、電源電圧をVDD、M29のソース・ゲート間電圧をVgsn、M30のソース・ゲート間電圧をVgspとするとVDD=Vgsn+Vgspを満たすように、プシュプル型CMOS反転増幅器のバイアス電流が電源電圧やトランジスタのしきい値電圧により変動するという問題があるとともに、本体のゲート接地型トランジスタの動作点が電源電圧により変動するため、電源電圧除去比が小さいという問題がある。 However, the push-pull type CMOS inverting amplifier of FIG. 15 has a push-pull type so that VDD = Vgsn + Vgsp is satisfied when the power supply voltage is VDD, the source-gate voltage of M29 is Vgsn, and the source-gate voltage of M30 is Vgsp. There is a problem that the bias current of the CMOS inverting amplifier varies depending on the power supply voltage and the threshold voltage of the transistor, and the operating point of the main gate-grounded transistor of the main body varies depending on the power supply voltage, so that the power supply voltage rejection ratio is small. There is.
図１３に示すようなフル差動型増幅器を２つのゲート接地型トランジスタに設ける構成や、ゲート接地型トランジスタ毎にオペアンプを用いる構成では、ゲート接地型トランジスタの動作バイアス電圧を比較的自由に決められ、電源電圧除去比も高くなるという優位点があるが、図１４に示すカスコード型増幅器を用いる構成や、ゲート接地型トランジスタ毎にオペアンプを設ける構成では、消費電力が大きくなるという問題を有している。 In a configuration in which a fully differential amplifier as shown in FIG. 13 is provided in two common-gate transistors or a configuration in which an operational amplifier is used for each common-gate transistor, the operation bias voltage of the common-gate transistor can be determined relatively freely. However, the power supply voltage rejection ratio is also high, but the configuration using the cascode amplifier shown in FIG. 14 or the configuration in which an operational amplifier is provided for each gate-grounded transistor has a problem that power consumption increases. Yes.
上記課題を解決するために請求項１に係わる本発明では、差動構成の第１および第２の電流信号入力端子（Iin1およびIin2）と、差動構成の第１および第２の電圧信号出力端子（Vout1およびVout2）を有する電流入力、電圧出力の増幅回路であって、ソースが前記第１の電流入力端子（Iin1）に接続されドレインが負荷および前記第１の出力電圧端子（Vout1）に接続される第１のトランジスタと、ソースが前記第２の電流入力端子（Iin2）に接続されドレインが負荷および前記第２の出力電圧端子（Vout2）に接続される第１のトランジスタと同極性の第２のトランジスタと、前記第１および第２のトランジスタのソースに第１および第２の増幅器入力端子（AipおよびAim）のそれぞれが接続され、前記第１および第２のトランジスタのゲートに第１および第２の増幅器出力端子（AomおよびAop）のそれぞれが接続される２入力２出力の差動増幅器（AMP）と、で構成される差動構成のゲート接地増幅回路において、前記差動増幅器（AMP）はソースが共通の第３および第４のトランジスタと、第３および第４のトランジスタと反対極性でソースが共通の第５および第６のトランジスタと、前記第５および第６のトランジスタの共通ソースに第１のバイアス電圧がゲートに与えられた定電流トランジスタとして動作する前記第５および第６のトランジスタと同極性の第７のトランジスタとで構成され、第１の増幅器入力（Aip）に第３および第５のトランジスタのゲートが、第２の増幅器入力（Aim）に第４および第６のトランジスタのゲートが、第１の増幅器出力（Aom）に第３および第５のトランジスタのドレインが、第２の増幅器出力（Aop）に第４および第６のトランジスタのドレインが接続された構成となっていることを特徴とする差動増幅器を有するゲート接地型増幅回路を採用する。
In order to solve the above problems, in the present invention according to
このように構成されるゲート接地型トランジスタ用の増幅器において、第３および第５のトランジスタと第４および第６のトランジスタはそれぞれプシュプル型CMOS反転増幅器を構成しており、高速化に有利である。また、第５および第６のトランジスタの共通ソースに定電流源として動作する第７のトランジスタを設けることにより、これらのプシュプル型CMOS反転増幅器のバイアス電流は電源電圧に依存せずに一定に保たれるため、ゲート接地型トランジスタの動作バイアス点も電源電圧の影響を受けない。 In the amplifier for a grounded-gate transistor configured as described above, the third and fifth transistors and the fourth and sixth transistors each constitute a push-pull type CMOS inverting amplifier, which is advantageous for speeding up. Also, by providing a seventh transistor operating as a constant current source at the common source of the fifth and sixth transistors, the bias current of these push-pull type CMOS inverting amplifiers is kept constant without depending on the power supply voltage. Therefore, the operation bias point of the common-gate transistor is not affected by the power supply voltage.
請求項２に係わる本発明では、請求項１に係わる発明において、前記第１のトランジスタのソースと前記第１の差動増幅器入力端子（Aip）と、および前記第２のトランジスタのソースと前記第２の差動増幅器入力端子（Aim）とが、それぞれ容量を介して接続される構成としている。この構成はゲート接地型トランジスタのソース電位を下げることが可能となり、低い電源電圧での動作を実現できるという利点を有している。 According to a second aspect of the present invention, in the first aspect of the invention, the source of the first transistor, the first differential amplifier input terminal (Aip), the source of the second transistor, and the first transistor. The two differential amplifier input terminals (Aim) are connected to each other via a capacitor. This configuration has an advantage that the source potential of the grounded-gate transistor can be lowered, and an operation with a low power supply voltage can be realized.
請求項３に係わる本発明では、請求項１に係わる発明において、前記第１のトランジスタのソースと前記第１の差動増幅器入力端子（Aip）との間、および前記第２のトランジスタのソースと前記第２の差動増幅器入力端子（Aim）との間に、入力電圧信号にオフセットを与えた出力電圧信号を出力する電圧シフト回路がそれぞれ挿入されている構成としている。この構成もゲート接地型トランジスタのソース電位を下げることが可能となり、低い電源電圧での動作を実現できるという利点を有している。 According to a third aspect of the present invention, in the first aspect of the present invention, between the source of the first transistor and the first differential amplifier input terminal (Aip), and the source of the second transistor A voltage shift circuit for outputting an output voltage signal obtained by adding an offset to the input voltage signal is inserted between the second differential amplifier input terminal (Aim). This configuration also has the advantage that the source potential of the grounded-gate transistor can be lowered and operation with a low power supply voltage can be realized.
請求項１、請求項２または請求項３に係わる本発明において、前記差動増幅器（AMP）にはゲートが第２のバイアス電圧に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された、前記第３および第４のトランジスタと同極性の第８のトランジスタがさらに設けられている構成とするのが望ましい。
In the present invention according to
これにより、第８のトランジスタのゲート電圧を制御して差動増幅器（AMP）の出力動作点を変えることが可能となり、ゲート接地型トランジスタのゲート電圧も任意に制御できるため、動作バイアス点を自由に設定できるという利点がある。 As a result, the gate voltage of the eighth transistor can be controlled to change the output operating point of the differential amplifier (AMP), and the gate voltage of the grounded-gate transistor can be arbitrarily controlled, so that the operating bias point can be freely set. There is an advantage that it can be set to.
請求項１、請求項２または請求項３に係わる本発明において、前記差動増幅器（AMP）には、ゲートが第１の増幅器出力端子（Aom）に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された前記第３および第４のトランジスタと同極性の第９のトランジスタと、ゲートが第２の増幅器出力端子（Aop）に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された前記第３および第４のトランジスタと同極性の第１０のトランジスタと、がさらに設けられている構成とするのが望ましい。
In the present invention according to
これにより、第９および第１０のトランジスタ寸法により差動増幅器（AMP）の出力動作点を変えることが可能であるとともに、この差動増幅器（AMP）の同相入力電圧範囲も拡げることができ、差動構成のゲート接地型増幅回路の同相変動に対しても安定した動作バイアス点を保持できるという利点がある。 As a result, the output operating point of the differential amplifier (AMP) can be changed according to the ninth and tenth transistor dimensions, and the common-mode input voltage range of the differential amplifier (AMP) can be expanded. There is an advantage that a stable operating bias point can be maintained even with respect to common-mode fluctuations of a grounded-gate amplifier circuit having a dynamic configuration.
請求項１から請求項５のいずれか一項に係わる本発明において、前記差動増幅器（AMP）の第３および第４のトランジスタと第１および第２の増幅器出力端子（AomおよびAop）との間にゲートが第３のバイアス電圧に接続されたカスコード構成の第１１および第１２のトランジスタがそれぞれ設けられるとともに、第５および第６のトランジスタと第１および第２の増幅器出力端子（AomおよびAop）との間にゲートが第４のバイアス電圧に接続されたカスコード構成の第１３および第１４のトランジスタとがそれぞれ設けられている構成とすることが望ましい。このような構成により、差動増幅器（AMP）のゲインを上げることが可能となる。
In the present invention according to any one of
本発明は差動電圧入力構成の差動増幅回路のゲインブースト増幅器として使用可能であり、その場合、前記差動構成の第１および第２の電流信号入力端子（Iin1およびIin2）に、それぞれのゲート差動電圧入力端子（Vin1およびVin2）が接続されソースが共通である前記第１および第２のトランジスタと同極性の第１５および第１６のトランジスタによる差動トランジスタペアが接続され、前記第１および第２のトランジスタが前記第１５および第１６のトランジスタのカスコードトランジスタとして動作する構成とすればよい。これにより、差動電圧入力、差動電圧出力の高ゲインの差動増幅回路を実現することができる。 The present invention can be used as a gain boost amplifier of a differential amplifier circuit having a differential voltage input configuration. In this case, the first and second current signal input terminals (Iin1 and Iin2) of the differential configuration are respectively connected to A differential transistor pair of 15th and 16th transistors having the same polarity as the first and second transistors having a common source connected to the gate differential voltage input terminals (Vin1 and Vin2) is connected to the first transistor. The second transistor may operate as a cascode transistor of the fifteenth and sixteenth transistors. As a result, a high-gain differential amplifier circuit with differential voltage input and differential voltage output can be realized.
本発明をセンスアンプとして使用する場合は、上記請求項１に記載の構成（第１のトランジスタおよび第２のトランジスタのドレインに関する接続構成）の代わりに、前記差動構成の第１および第２の電圧信号出力端子（Vout1およびVout2）が前記差動増幅回路（AMP）の第１および第２の増幅器出力端子（AomおよびAop）と共通とする構成とすることも可能である。この構成は低電圧動作に適している。なお、この構成は、上記の請求項２乃至７のいずれの構成にも適用できる。
When the present invention is used as a sense amplifier, instead of the configuration described in claim 1 (connection configuration relating to the drains of the first transistor and the second transistor), the first and second differential configurations are used. The voltage signal output terminals (Vout1 and Vout2) may be configured in common with the first and second amplifier output terminals (Aom and Aop) of the differential amplifier circuit (AMP). This configuration is suitable for low voltage operation. This configuration can be applied to any of the above-described configurations of
ゲイン帯域積の高いプシュプル型CMOS反転増幅器をゲート接地型トランジスタ用の増幅器として用いることにより、高速なセンスアンプおよび高ゲインのカスコード型差動増幅回路を実現できる。また、本発明に適用するプシュプル型CMOS反転増幅器の構成では、電源電圧変動やトランジスタのしきい値電圧の影響を受けずにプシュプル型CMOS反転増幅器のバイアス電流を決めることができる。また、ゲート接地型トランジスタの動作バイアス電圧も任意に設定することができる。 A high-speed sense amplifier and a high-gain cascode differential amplifier circuit can be realized by using a push-pull type CMOS inverting amplifier having a high gain bandwidth product as an amplifier for a grounded-gate transistor. Further, in the configuration of the push-pull type CMOS inverting amplifier applied to the present invention, the bias current of the push-pull type CMOS inverting amplifier can be determined without being affected by the power supply voltage fluctuation or the threshold voltage of the transistor. Further, the operation bias voltage of the common-gate transistor can be arbitrarily set.
［第１実施形態］
図１は本発明を図９に示したセンスアンプに適用した第１実施形態である。図９と同一の構成要素は同じ符号で表している。ゲート接地型nMOSトランジスタM1およびM2のソースに電流入力端子Iin1およびIin2が、ドレインに電圧出力端子Vout1およびVout2が接続されており、電流入力端子の掃き出し電流に対応した出力電圧がドレインに設けられた負荷８および９により電流・電圧変換されて電圧出力端子より得られる。
[First Embodiment]
FIG. 1 shows a first embodiment in which the present invention is applied to the sense amplifier shown in FIG. The same components as those in FIG. 9 are denoted by the same reference numerals. The current input terminals Iin1 and Iin2 are connected to the sources of the grounded-gate nMOS transistors M1 and M2, and the voltage output terminals Vout1 and Vout2 are connected to the drain, and the output voltage corresponding to the sweep current of the current input terminals is provided to the drain Current and voltage are converted by the
ここで負荷８および９は図９に示すような抵抗負荷の他、トランジスタのゲート・ドレインを短絡したダイオード接続型負荷や、ゲートにバイアス電圧が与えられた定電流型トランジスタ負荷とすることも可能である。
Here, the
図９のブロック図ではトランジスタM1およびM2のソース・ゲート間にそれぞれ独立した反転増幅器１１および１２を設けているが、図１で特徴的なのは２入力２出力の差動増幅器AMPを用い、さらにこの差動増幅器AMPがトランジスタM3とM5およびトランジスタM4とM6によるプシュプル型CMOS反転増幅器を２組設けるとともに、トランジスタM5およびM6の共通ソースにバイアス電圧Vbp1gがゲートに与えられた定電流型pMOSトランジスタM7を設けた構成として、一方の入力端子Aipおよび出力端子AomにトランジスタM3とM5の共通ゲートおよび共通ドレインがそれぞれ接続し、他方の入力端子Aimおよび出力端子AopにトランジスタM4とM6の共通ゲートおよび共通ドレインがそれぞれ接続した構成としていることである。
In the block diagram of FIG. 9,
このようなプシュプル型CMOS反転増幅器を用いた構成は、図１０および図１２のおおよそのゲイン帯域積がgmp/CLおよびgmn/CLとなるのに対して、図１は(gmp+gmn)/CLと約２倍にゲイン帯域積を大きくすることができる。ここでgmpおよびgmnはpMOS入力トランジスタおよび入力nMOS入力トランジスタのトランスコンダクタンスであり、図１ではそれぞれトランジスタM5(M6)のそれがgmp、トランジスタM3(M4)のそれがgmnとなる。また、 CLは負荷容量で主にゲート接地型トランジスタM1およびM2のゲート容量と反転増幅器自体の出力端子に付加される寄生容量である。 In the configuration using such a push-pull type CMOS inverting amplifier, the approximate gain band products in FIGS. 10 and 12 are gmp / CL and gmn / CL, whereas FIG. 1 shows (gmp + gmn) / CL. The gain bandwidth product can be increased approximately twice. Here, gmp and gmn are transconductances of the pMOS input transistor and the input nMOS input transistor. In FIG. 1, the transistor M5 (M6) is gmp and the transistor M3 (M4) is gmn. CL is a load capacitance, which is a parasitic capacitance added mainly to the gate capacitance of the common-gate transistors M1 and M2 and the output terminal of the inverting amplifier itself.
図１５に示したプシュプル型CMOS反転増幅器を単独にゲート接地型トランジスタM1およびM2に用いた構成では、電源電圧変動によりプシュプル型CMOS反転増幅器のバイアス電流が変動するとともに、ゲート接地型トランジスタM1およびM2の動作バイアス点が変動する。これに対して図１の構成では定電流トランジスタM7を設けた差動構成としているため、電源電圧が変動してもトランジスタM7のソース・ドレイン間電圧が変動するだけでトランジスタM7の電流はほぼ一定に保たれ、各プシュプル型CMOS反転増幅器のバイアス電流はトランジスタM7の電流の1/2にそれぞれ保持されるため、ゲート接地型トランジスタM1およびM2の動作バイアス点も一定に保たれる。 In the configuration in which the push-pull type CMOS inverting amplifier shown in FIG. 15 is used alone for the grounded-gate type transistors M1 and M2, the bias current of the push-pull type CMOS inverting amplifier varies due to power supply voltage fluctuations, and the grounded-gate type transistors M1 and M2 The operating bias point of fluctuates. On the other hand, since the configuration of FIG. 1 has a differential configuration with a constant current transistor M7, even if the power supply voltage fluctuates, only the source-drain voltage of the transistor M7 fluctuates and the current of the transistor M7 is almost constant. Since the bias current of each push-pull type CMOS inverting amplifier is held at ½ of the current of the transistor M7, the operation bias points of the common-gate transistors M1 and M2 are also kept constant.
このように、図１の差動増幅器AMPの構成は図１５に示すプシュプル型CMOS反転増幅器と同等のゲイン帯域積を有しながら、バイアス電流および動作バイアス点を電源電圧変動の影響を受けずに設定できるという利点を有している。 As described above, the configuration of the differential amplifier AMP in FIG. 1 has a gain band product equivalent to that of the push-pull type CMOS inverting amplifier shown in FIG. 15, while the bias current and the operating bias point are not affected by the fluctuation of the power supply voltage. It has the advantage that it can be set.
図１のセンスアンプの動作は以下のように行われる。図９にて説明したように、制御端子Selをオン信号にすると、メモリセル１０１に保持されているデータDに対応してトランジスタM71またはM73のいずれか一方に吸い込み電流Isが生じる。したがって、定電流源１５および１６を設けてバイアス電流Ibが与えられていると、電流入力端子Iin1とIin2の電流は、一方がIs+Ibで他方がIbとなる。すると電圧出力端子Vout1,Vout2には、それぞれの入力電流に対応した出力電圧が発生するので、図１には示していないが電圧出力端子Vout1,Vout2に比較器を設ければ、メモリセルのデータをデジタル値として得ることができる。
The operation of the sense amplifier of FIG. 1 is performed as follows. As described with reference to FIG. 9, when the control terminal Sel is turned on, the sink current Is is generated in one of the transistors M71 and M73 corresponding to the data D held in the
前述したように、このゲート接地型増幅回路構成のセンスアンプの時定数は電流入力端子に接続するビット線の寄生容量Cpとゲート接地型増幅回路の入力インピーダンスRinの積であり、差動増幅器AMPの差動ゲインをAvとすると、入力インピーダンスRinは1/((1+Av)*gm)と、増幅器を加えることにより1/(1+Av)に低減される。図１の差動増幅器AMPはプシュプル型CMOS反転増幅器構成を採用しているため、そのゲイン帯域積は図１０、図１２および図１４の増幅器構成のゲイン帯域積よりも大きく、図１のセンスアンプは少ないバイアス電流で速い応答速度を得ることができるという優位性を有している。 As described above, the time constant of the sense amplifier with the grounded-gate amplifier circuit configuration is the product of the parasitic capacitance Cp of the bit line connected to the current input terminal and the input impedance Rin of the grounded-gate amplifier circuit, and the differential amplifier AMP Assuming that the differential gain is Av, the input impedance Rin is reduced to 1 / ((1 + Av) * gm) and 1 / (1 + Av) by adding an amplifier. Since the differential amplifier AMP of FIG. 1 employs a push-pull type CMOS inverting amplifier configuration, its gain bandwidth product is larger than the gain bandwidth product of the amplifier configurations of FIG. 10, FIG. 12, and FIG. Has an advantage that a fast response speed can be obtained with a small bias current.
なお、図１の回路構成では、ゲート接地型トランジスタM1およびM2のソース電位は差動増幅器AMPのトランジスタM3およびM4のソース・ゲート間電圧Vgs3およびVgs4と等しくなり、トランジスタM1およびM2のゲート電位はそれらのソース・ゲート間電圧Vgs1およびVgs2を加えたVgs3+Vgs1およびVgs4+Vgs2となる。差動増幅器の出力電圧範囲の上限は、pMOSトランジスタのしきい値電圧をVthpとするとVgs3+VthpまたはVgs4+Vthpであるため、Vgs1およびVgs2はVthpより低い必要がある。したがってトランジスタM1およびM2にはしきい値電圧が小さなトランジスタを使用すればよい。 In the circuit configuration of FIG. 1, the source potentials of the common-gate transistors M1 and M2 are equal to the source-gate voltages Vgs3 and Vgs4 of the transistors M3 and M4 of the differential amplifier AMP, and the gate potentials of the transistors M1 and M2 are Vgs3 + Vgs1 and Vgs4 + Vgs2 are obtained by adding the source-gate voltages Vgs1 and Vgs2. Since the upper limit of the output voltage range of the differential amplifier is Vgs3 + Vthp or Vgs4 + Vthp when the threshold voltage of the pMOS transistor is Vthp, Vgs1 and Vgs2 need to be lower than Vthp. Therefore, a transistor having a small threshold voltage may be used as the transistors M1 and M2.
［第２実施形態］
図１に示した第１実施形態では、ゲート接地型トランジスタM1およびM2のしきい値電圧とトランジスタM5およびM6のしきい値電圧に制約が生じるとともに、電流入力端子Iin1およびIin2の電位がトランジスタM3およびM4のソース・ゲート間電圧Vgs3およびVgs4に設定されるため、電源電圧が低くなると電圧出力端子Vout1およびVout2の出力電圧範囲が狭くなる。
[Second Embodiment]
In the first embodiment shown in FIG. 1, the threshold voltages of the grounded-gate transistors M1 and M2 and the threshold voltages of the transistors M5 and M6 are restricted, and the potentials of the current input terminals Iin1 and Iin2 are set to the transistor M3. Since the source-gate voltages Vgs3 and Vgs4 of M4 are set, the output voltage range of the voltage output terminals Vout1 and Vout2 is narrowed when the power supply voltage is lowered.
図２はゲート接地型トランジスタM1およびM2のしきい値電圧がトランジスタM5およびM6のしきい値電圧よりも大きくても動作を可能としたゲート接地型増幅回路の第２実施形態を示しており、図１と同じ構成要素は同じ符号で表している。なお、図１に示したセンスアンプとして適用した場合の付加回路である、メモリセル１０１および電流源１５および１６は省略している。
FIG. 2 shows a second embodiment of a grounded-gate amplifier circuit that can operate even when the threshold voltages of the grounded-gate transistors M1 and M2 are larger than the threshold voltages of the transistors M5 and M6. The same components as those in FIG. 1 are denoted by the same reference numerals. Note that the
図２において図１と異なるのは、ゲート接地型トランジスタM1,M2のソースと差動増幅器AMPの入力端子Aip,Aimの間に容量C1およびC2が設けられているとともに、トランジスタM3とM5およびトランジスタM4とM6によるプシュプル型CMOS反転増幅器の入出力端子間AipとAomおよびAimとAop間にスイッチS1およびS2が設けられていることである。 2 differs from FIG. 1 in that capacitors C1 and C2 are provided between the sources of the common-gate transistors M1 and M2 and the input terminals Aip and Aim of the differential amplifier AMP, as well as the transistors M3 and M5 and the transistor. The switches S1 and S2 are provided between the input / output terminals Aip and Aom, and Aim and Aop of the push-pull type CMOS inverting amplifier using M4 and M6.
この回路はゲート接地型トランジスタM1,M2のバイアス電流が定常状態のときに、スイッチS1,S2をオンして容量C1,C2に定常動作バイアス電圧を保持するリセット動作を行って動作バイアス点を設定することで図１のゲート接地型増幅回路と同等の動作を行うことができる。 This circuit sets the operating bias point by turning on the switches S1 and S2 and holding the steady operating bias voltage in the capacitors C1 and C2 when the bias current of the gate-grounded transistors M1 and M2 is in a steady state. Thus, an operation equivalent to that of the common-gate amplifier circuit of FIG. 1 can be performed.
なお、図２では差動増幅器AMPの入出力端子間であるAipとAom間およびAimとAop間にスイッチS1,S2を用いて、容量C1,C2の動作点を決めているが、スイッチの代わりに高抵抗を用いても同様の動作が可能である。 In FIG. 2, the operating points of the capacitors C1 and C2 are determined by using switches S1 and S2 between Aip and Aom and between Aim and Aop, which are between the input and output terminals of the differential amplifier AMP. Even if a high resistance is used, the same operation is possible.
このような構成によりゲート接地型トランジスタM1,M2のゲート電位はトランジスタM3,M4のソース・ゲート間電圧Vgs3およびVgs4と等しくなり、ゲート接地型トランジスタM1,M2のソース電位はトランジスタM1,M2のソース・ゲート間電圧Vgs1,Vgs2だけそれぞれ低くなり、Vgs3-Vgs1およびVgs4-Vgs2となる。 With this configuration, the gate potential of the common-gate transistors M1 and M2 is equal to the source-gate voltages Vgs3 and Vgs4 of the transistors M3 and M4, and the source potential of the common-gate transistors M1 and M2 is the source of the transistors M1 and M2.・ The voltage between gates Vgs1 and Vgs2 is lowered to Vgs3-Vgs1 and Vgs4-Vgs2, respectively.
したがって、トランジスタM3およびM4のオーバードライブ電圧をトランジスタM1およびM2のそれよりも大きく設定すればこの回路は動作可能となり、そのときの入力端子Iin1およびIin2の電位は低く設定できるため、低電圧動作が可能となる。また、この構成では差動増幅器AMPの出力端子Aom,Aopのバイアス電位はVgs3,Vgs4と増幅器出力範囲のほぼ中点となり、ゲインが高い動作点に設定されるという利点も有している。 Therefore, if the overdrive voltage of the transistors M3 and M4 is set higher than that of the transistors M1 and M2, the circuit can be operated, and the potentials of the input terminals Iin1 and Iin2 at that time can be set low. It becomes possible. In addition, this configuration has an advantage that the bias potentials of the output terminals Aom and Aop of the differential amplifier AMP are approximately the middle points of the amplifier output ranges Vgs3 and Vgs4, and are set to an operating point with a high gain.
図２の構成はゲート接地型トランジスタM1,M2のソースと差動増幅器AMPの入力端子Aip,Aimとの間を、容量を介して接続しているが、増幅器入力端子Aip,Aimの入力容量よりも容量C1,C2をある程度以上大きくすれば、差動増幅器AMPの効果は図１とほとんど変わらない。 In the configuration of FIG. 2, the sources of the grounded-gate transistors M1 and M2 and the input terminals Aip and Aim of the differential amplifier AMP are connected via a capacitor, but from the input capacitance of the amplifier input terminals Aip and Aim. However, if the capacitances C1 and C2 are increased to some extent, the effect of the differential amplifier AMP is almost the same as in FIG.
したがって、図２の構成でも差動増幅器AMPのバイアス電流は電源電圧やトランジスタのしきい値電圧の影響を受けずに決められ、プシュプル型CMOS反転増幅器と同等に大きなゲイン帯域積が得られる。さらにゲート接地型トランジスタの動作バイアス点も電源電圧変動の影響を受けることなく設定でき、高い電源電圧除去比が得られる。また、この構成は電流入力端子Iin1,Iin2の電位を低くできるため、低電源電圧動作に適している。このように差動増幅器AMPのゲイン帯域積が大きいため、センスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。 Therefore, even in the configuration of FIG. 2, the bias current of the differential amplifier AMP is determined without being affected by the power supply voltage or the threshold voltage of the transistor, and a gain band product as large as that of the push-pull type CMOS inverting amplifier can be obtained. Further, the operation bias point of the common-gate transistor can be set without being affected by the fluctuation of the power supply voltage, and a high power supply voltage rejection ratio can be obtained. Further, this configuration is suitable for low power supply voltage operation because the potential of the current input terminals Iin1 and Iin2 can be lowered. Since the gain band product of the differential amplifier AMP is large in this way, when used as a sense amplifier, a fast response speed can be obtained with a small bias current as in the first embodiment.
［第３実施形態］
図２では容量結合を利用して動作バイアス点を最適に設定しているが、容量結合の代わりにレベルシフト回路を利用しても同様に動作バイアス点を最適に設定できる。図３に第３実施形態として、レベルシフト回路を有するゲート接地型増幅回路を示す。なお、図１と同じ構成要素は同じ符号で表している。
[Third Embodiment]
Although the operation bias point is optimally set using capacitive coupling in FIG. 2, the operation bias point can be similarly optimally set using a level shift circuit instead of capacitive coupling. FIG. 3 shows a grounded-gate amplifier circuit having a level shift circuit as a third embodiment. In addition, the same component as FIG. 1 is represented with the same code | symbol.
図３の構成では、ゲート接地型トランジスタM1,M2のソースと差動増幅器AMPの入力端子Aip,Aimとの間にレベルシフト回路２が設けられているが、それ以外は図１と同じ構成である。このレベルシフト回路はソースフォロアとして動作するpMOSトランジスタM17およびM18と、それらにバイアス電流を与えるゲートがバイアス電圧Vbp1sに接続した定電流用pMOSトランジスタM19およびM20とで構成されている。
In the configuration of FIG. 3, the
トランジスタM17,M18のゲートにはゲート接地型トランジスタM1,M2のソースが接続され、それらのソースに差動増幅器AMPの入力端子Aip,Aimが接続されており、これらの端子間にはトランジスタM17,M18のソース・ゲート間電圧Vgs17,Vgs18のオフセット電圧が生じる。このオフセット電圧Vgs17,Vgs18はトランジスタ寸法とバイアス電流により調整可能である。なお、ここではpMOSソースフォロア構成を用いているが、ゲート・ドレインを短絡したダイオード接続のnMOSトランジスタを用いてもレベルシフト回路は実現できる。 The gates of the transistors M17 and M18 are connected to the sources of the common-gate transistors M1 and M2, and the input terminals Aip and Aim of the differential amplifier AMP are connected to the sources of the transistors M17 and M18. The offset voltage of M18 source-gate voltage Vgs17, Vgs18 is generated. The offset voltages Vgs17 and Vgs18 can be adjusted by transistor dimensions and bias current. Although a pMOS source follower configuration is used here, a level shift circuit can also be realized by using a diode-connected nMOS transistor whose gate and drain are short-circuited.
このレベルシフト回路により、電流入力端子Iin1,Iin2の電位はそれぞれVgs3-Vgs17,Vgs4-Vgs18となり、トランジスタM3およびM4のソース・ゲート間電圧Vgs3,Vgs4を大きく設定することで動作可能となり、電流入力端子Iin1,Iin2の電位は低く設定することができるため低電源電圧動作に適している。また、差動増幅器AMPの出力端子Aom,Aomの電位はそれぞれVgs1+Vgs3-Vgs17, Vgs2+Vgs4-Vgs18となり、出力電圧範囲の中央付近となり、ゲインの高い動作領域である。 With this level shift circuit, the potentials of the current input terminals Iin1 and Iin2 are Vgs3-Vgs17 and Vgs4-Vgs18, respectively. Since the potential of the terminals Iin1 and Iin2 can be set low, it is suitable for low power supply voltage operation. Further, the potentials of the output terminals Aom and Aom of the differential amplifier AMP are Vgs1 + Vgs3-Vgs17 and Vgs2 + Vgs4-Vgs18, respectively, near the center of the output voltage range, which is an operation region with high gain.
図３の構成もレベルシフト回路２の帯域は広いため、ソースフォロア回路によるわずかなゲイン低下はあるが、図１の回路構成と同様にゲイン帯域積は大きく、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。また、この構成は電流入力端子Iin1,Iin2の電位を低くできるため、低電源電圧動作に適している。このように差動増幅器AMPのゲイン帯域積が大きいため、センスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。
In the configuration of FIG. 3, the
［第４実施形態］
これまで示してきた実施形態ではゲート接地型トランジスタの動作バイアス点はトランジスタのゲート・ソース間電圧の組み合わせで決まり、最適な動作バイアス点を得るためには、トランジスタのオーバードライブ電圧を変えて各ゲート・ソース間電圧を調整する必要がある。しかしながら、トランジスタのオーバードライブ電圧はゲインおよび帯域にも影響を与えるため、動作バイアス点とトレードオフが生じる。
[Fourth Embodiment]
In the embodiments shown so far, the operating bias point of the grounded-gate transistor is determined by the combination of the gate-source voltage of the transistor, and in order to obtain the optimum operating bias point, the overdrive voltage of the transistor is changed and each gate is changed.・ The source-to-source voltage must be adjusted. However, since the transistor overdrive voltage also affects the gain and bandwidth, there is a tradeoff with the operating bias point.
そこで、動作バイアス点をトランジスタのゲート・ソース間電圧とは独立して調整可能とする回路を第４実施形態として図４に示す。図４は図２の第２実施形態に、動作バイアス点を調整するためのゲートにバイアス電圧Vbcが与えられたnMOSトランジスタM8を差動増幅器AMPのnMOSトランジスタM3,M4の共通ソースに付加した回路構成となっており、他の図２と同じであり、それぞれの構成要素は同じ符号で表している。 Therefore, FIG. 4 shows a circuit in which the operation bias point can be adjusted independently of the gate-source voltage of the transistor as a fourth embodiment. FIG. 4 is a circuit in which an nMOS transistor M8 having a bias voltage Vbc applied to the gate for adjusting the operating bias point is added to the common source of the nMOS transistors M3 and M4 of the differential amplifier AMP in the second embodiment of FIG. The configuration is the same as in FIG. 2, and each component is represented by the same reference numeral.
図４の構成で付加されたトランジスタM8は線形動作領域で動作するようにゲート電圧Vbcを設定する。これにより、トランジスタM8はバイアス電圧Vbcにより制御される可変抵抗と等価な動作を行うため、バイアス電圧VbcによりトランジスタM8のソース・ドレイン電圧Vds8を任意に設定できる。したがって定常状態にてスイッチS1,S2をオンしてリセットを行うと、電流入力端子Iin1,Iin2の電位はそれぞれVds8+Vgs3-Vgs1,Vds8+Vgs4-Vgs2となる。ここで、Vgs1,Vgs2,Vgs3,Vgs4はそれぞれトランジスタM1,M2,M3,M4のゲート・ソース間電圧である。 The gate voltage Vbc is set so that the transistor M8 added in the configuration of FIG. 4 operates in the linear operation region. Thereby, since the transistor M8 performs an operation equivalent to a variable resistor controlled by the bias voltage Vbc, the source / drain voltage Vds8 of the transistor M8 can be arbitrarily set by the bias voltage Vbc. Therefore, when the switches S1 and S2 are turned on and reset in a steady state, the potentials of the current input terminals Iin1 and Iin2 become Vds8 + Vgs3-Vgs1, Vds8 + Vgs4-Vgs2, respectively. Here, Vgs1, Vgs2, Vgs3, and Vgs4 are gate-source voltages of the transistors M1, M2, M3, and M4, respectively.
ゲート・ソース間電圧は増幅器のゲインおよび帯域に影響するが、トランジスタM8のVds8は動作バイアス点に影響を与えるだけで、差動増幅器AMPのゲイン帯域積には影響を及ぼさない。したがって図４の回路構成ではゲインおよび帯域を考慮してVgs1,Vgs2,Vgs3およびVgs4を設定した後に、動作バイアス点をVds8にて調整すればよい。例えばVgs1=Vgs3,Vgs2=Vgs4と設定すれば電流入力端子Iin1,Iin2の電位はともにVds8となる。したがって、トランジスタM3,M4の共通ソースの電位を測定して目標電圧となるようにバイアス電圧Vbcを制御する帰還回路を設ければ、電流入力端子の電位を常に最適な動作バイアス点とすることも可能となる。 Although the gate-source voltage affects the gain and bandwidth of the amplifier, Vds8 of transistor M8 only affects the operating bias point and not the gain bandwidth product of the differential amplifier AMP. Therefore, in the circuit configuration of FIG. 4, after setting Vgs1, Vgs2, Vgs3, and Vgs4 in consideration of the gain and the band, the operation bias point may be adjusted by Vds8. For example, if Vgs1 = Vgs3 and Vgs2 = Vgs4 are set, the potentials of the current input terminals Iin1 and Iin2 are both Vds8. Therefore, if a feedback circuit is provided to control the bias voltage Vbc so that the common source potential of the transistors M3 and M4 is measured and the target voltage is obtained, the potential of the current input terminal can always be the optimum operating bias point. It becomes possible.
図４の構成もこれまで示した実施形態と同様に差動増幅器AMPのゲイン帯域積は大きく、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。さらに、この構成は電流入力端子Iin1,Iin2の電位をゲイン帯域積とは独立して任意に設定できるため、低電源電圧動作にも適している。またセンスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。なお、図４は図２の回路構成にトランジスタM8を加えた構成であるが、図１および図３の回路構成にも同様に適用可能である。 In the configuration of FIG. 4 as well, the gain band product of the differential amplifier AMP is large as in the embodiments shown so far, and the bias current of the differential amplifier AMP and the operation bias point of the common-gate transistor are affected by the power supply voltage fluctuation. It can be set without. Furthermore, this configuration is suitable for low power supply voltage operation because the potentials of the current input terminals Iin1 and Iin2 can be arbitrarily set independently of the gain band product. When used as a sense amplifier, a fast response speed can be obtained with a small bias current, as in the first embodiment. 4 shows a configuration in which the transistor M8 is added to the circuit configuration of FIG. 2, but it can be similarly applied to the circuit configurations of FIGS.
［第５実施形態］
第４実施形態と同様にゲート接地型トランジスタの動作バイアス点を任意に設定できる回路構成を第５実施形態として図５に示す。図５は図２の回路構成に、nMOSトランジスタM9およびM10を差動増幅器AMPのnMOSトランジスタM3,M4の共通ソースに付加した回路構成となっており、他は図２と同じであり、同じ構成要素は同じ符号で表している。
[Fifth Embodiment]
As in the fourth embodiment, a circuit configuration capable of arbitrarily setting the operation bias point of the common-gate transistor is shown in FIG. 5 as a fifth embodiment. FIG. 5 is a circuit configuration in which nMOS transistors M9 and M10 are added to the common source of the nMOS transistors M3 and M4 of the differential amplifier AMP in the circuit configuration of FIG. 2, and the other configuration is the same as FIG. Elements are denoted by the same reference numerals.
図５のトランジスタM9およびM10のゲートはそれぞれ差動増幅器AMPの出力端子Aom,Aopに接続しており、これらのトランジスタは図４のM8と同様に線形領域で動作してゲート電圧で制御される可変抵抗と等価となっている。しかしながら図４と異なりトランジスタM9,M10のゲートがそれぞれ差動増幅器AMPの出力端子Aom,Aopに接続しているが、トランジスタM9,M10のソース・ドレイン電圧Vds9(=Vds10)は差動増幅器AMPのバイアス電流に応じてトランジスタM9,M10の寸法を適切にすることで任意に設定できる。 The gates of the transistors M9 and M10 in FIG. 5 are connected to the output terminals Aom and Aop of the differential amplifier AMP, respectively, and these transistors operate in the linear region and are controlled by the gate voltage in the same manner as M8 in FIG. It is equivalent to a variable resistor. However, unlike FIG. 4, the gates of the transistors M9 and M10 are connected to the output terminals Aom and Aop of the differential amplifier AMP, respectively, but the source-drain voltage Vds9 (= Vds10) of the transistors M9 and M10 is the same as that of the differential amplifier AMP. The transistor M9 and M10 can be arbitrarily set by appropriately sizing the transistors according to the bias current.
さらに、図５の構成では差動増幅器AMPの出力電圧によりトランジスタM9,M10のそれぞれの抵抗値が制御されるため、差動増幅器AMPの同相入力電圧変動に対して差動増幅器AMPの同相出力電圧が変動しにくいという利点がある。 Further, in the configuration of FIG. 5, since the resistance values of the transistors M9 and M10 are controlled by the output voltage of the differential amplifier AMP, the common-mode output voltage of the differential amplifier AMP with respect to the common-mode input voltage fluctuation of the differential amplifier AMP. There is an advantage that is difficult to fluctuate.
差動増幅器AMPの差動出力電圧に対しては、トランジスタM9,M10のゲート電圧変動が反対方向であるため、トランジスタM9,M10の抵抗値は一方が大きくなっても、他方が小さくなり並列の抵抗値は変動が非常に小さい。したがって差動出力電圧に対してはVds9(=Vds10)はほとんど変わらないため、出力動作点は変わらない。 For the differential output voltage of the differential amplifier AMP, the gate voltage fluctuations of the transistors M9 and M10 are in the opposite direction. Therefore, even if one of the resistance values of the transistors M9 and M10 is large, the other is small and parallel. The resistance value varies very little. Therefore, since Vds9 (= Vds10) hardly changes with respect to the differential output voltage, the output operating point does not change.
これに対して、差動増幅器AMPの同相出力電圧に対しては、トランジスタM9,M10のゲート電圧変動が同じ方向であるため、トランジスタM9,M10の並列抵抗値は同相出力電圧に対して、出力電圧が上がると抵抗値が下がり、出力電圧が下がると抵抗値が下がる。したがって同相出力電圧に対してVds9(=Vds10)は変動するが、これは差動増幅器AMPの同相出力電圧変動を抑える方向に作用するため、同相入力電圧変動に対する同相出力電圧変動が小さく抑えられる。この構成は、スイッチS1,S2のチャージインジェクション等の影響で動作バイアス点が同相で変動する場合でも変動を小さく抑えることができるという効果を有している。 On the other hand, for the common-mode output voltage of the differential amplifier AMP, since the gate voltage fluctuations of the transistors M9 and M10 are in the same direction, the parallel resistance values of the transistors M9 and M10 are output relative to the common-mode output voltage. When the voltage increases, the resistance value decreases, and when the output voltage decreases, the resistance value decreases. Therefore, although Vds9 (= Vds10) fluctuates with respect to the common-mode output voltage, this acts in a direction to suppress the common-mode output voltage fluctuation of the differential amplifier AMP, so that the common-mode output voltage fluctuation with respect to the common-mode input voltage fluctuation can be suppressed small. This configuration has an effect that the fluctuation can be suppressed small even when the operating bias point fluctuates in the same phase due to the charge injection of the switches S1 and S2.
図５の構成もこれまで示した実施形態と同様に差動増幅器AMPのゲイン帯域積は大きく、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。この構成は電流入力端子Iin1,Iin2の電位をゲイン帯域積と独立してトランジスタM9,M10の寸法設計により任意に設定できるため、低電源電圧動作にも適しているとともに、差動増幅器AMPは同相入力電圧変動に対する出力電圧変動が小さなため、動作バイアス点が安定するという利点も有している。 In the configuration of FIG. 5 as well, the gain bandwidth product of the differential amplifier AMP is large as in the embodiments shown so far, and the bias current of the differential amplifier AMP and the operation bias point of the common-gate transistor are affected by the power supply voltage fluctuation. It can be set without. In this configuration, the potential of the current input terminals Iin1 and Iin2 can be arbitrarily set by the dimensional design of the transistors M9 and M10 independently of the gain band product, so it is suitable for low power supply voltage operation and the differential amplifier AMP has the same phase. Since the output voltage fluctuation with respect to the input voltage fluctuation is small, there is an advantage that the operation bias point is stabilized.
また、またセンスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。なお、図５は図２の回路構成にトランジスタM9,M10を加えた回路構成となっているが、図１および図３の回路構成にも同様に適用可能である。また、図４の回路図に設けたトランジスタM8のソースにトランジスタM9,M10のドレインを接続した回路構成も可能である。 Further, when used as a sense amplifier, as in the first embodiment, a fast response speed can be obtained with a small bias current. 5 shows a circuit configuration in which transistors M9 and M10 are added to the circuit configuration of FIG. 2, but the present invention can be similarly applied to the circuit configurations of FIGS. A circuit configuration in which the drains of the transistors M9 and M10 are connected to the source of the transistor M8 provided in the circuit diagram of FIG. 4 is also possible.
［第６実施形態］
これまでのすべての実施形態に適用可能な、差動増幅器AMPのゲインをさらに上げることができる回路構成を第６実施形態として図６に示す。図６は図４の回路構成をもとにしており、図４と同一構成要素には同じ符号が与えられている。図６では、nMOSトランジスタM3,M4のドレインに、ゲートにバイアス電圧Vbn2gが与えられたnMOSトランジスタM11,M12を、pMOSトランジスタM5,M6のドレインに、ゲートにバイアス電圧Vbp2gが与えられたpMOSトランジスタM13,M14を、それぞれ設けた構成としている。
[Sixth Embodiment]
A circuit configuration that can be applied to all the embodiments so far and that can further increase the gain of the differential amplifier AMP is shown in FIG. 6 as a sixth embodiment. 6 is based on the circuit configuration of FIG. 4, and the same components as those in FIG. 4 are given the same reference numerals. In FIG. 6, nMOS transistors M11 and M12 having a bias voltage Vbn2g applied to their gates at the drains of nMOS transistors M3 and M4, and a pMOS transistor M13 having a bias voltage Vbp2g applied to their gates and at the drains of pMOS transistors M5 and M6. , M14 are provided respectively.
これらのトランジスタM11,M12はトランジスタM3,M4のカスコード構成となっており、トランジスタM13,M14はトランジスタM5,M6のカスコード構成となっている。これにより出力インピーダンスが大きくなるため差動増幅器AMPのゲインが大きくなるという利点がある。このようなカスコード構成は図１から図５に示したすべての差動増幅器AMPに適用可能である。 These transistors M11 and M12 have a cascode configuration of transistors M3 and M4, and transistors M13 and M14 have a cascode configuration of transistors M5 and M6. As a result, the output impedance is increased, so that the gain of the differential amplifier AMP is increased. Such a cascode configuration is applicable to all the differential amplifiers AMP shown in FIGS.
このようなカスコード構成とした場合も、プシュプル型CMOS増幅器による効果は変わらずに、差動増幅器AMPのゲイン帯域積はこれまでの実施形態と同等に大きくでき、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。さらに、この構成はゲインを大きくできるため、電流入力端子Iin1,Iin2の入力インピーダンスを非常に小さくできるという利点を有している。 Even with such a cascode configuration, the effect of the push-pull type CMOS amplifier does not change, and the gain bandwidth product of the differential amplifier AMP can be made as large as in the previous embodiments, and the bias current and gate of the differential amplifier AMP can be increased. The operating bias point of the grounded transistor can be set without being affected by power supply voltage fluctuations. Furthermore, since this configuration can increase the gain, it has an advantage that the input impedance of the current input terminals Iin1 and Iin2 can be extremely reduced.
［第７実施形態］
これまでの実施形態はメモリセルからの電流入力信号を電圧に変換するセンスアンプへの適用を意図して本発明を適用したゲート接地型増幅回路の優位性を説明してきたが、これらのゲート接地型増幅回路は図１３に示した差動増幅回路のレギュレーテッドカスコード(Regulated cascode)構成にも使用可能であり、高ゲインの差動増幅回路を実現できる。
[Seventh Embodiment]
The embodiments so far have described the superiority of the gate-grounded amplifier circuit to which the present invention is applied with the intention of being applied to a sense amplifier that converts a current input signal from a memory cell into a voltage. The type amplifier circuit can also be used in the regulated cascode configuration of the differential amplifier circuit shown in FIG. 13, and a high gain differential amplifier circuit can be realized.
図１に示したゲート接地型増幅回路を、差動電圧入力、差動電圧出力のフル差動型増幅回路に適用した第７実施形態を図７に示す。図１にて対応する構成要素には同じ符号を用いている。図１ではnMOSトランジスタM1,M2のソースを電流入力端子Iin1,Iin2としてビット線５および６に接続しているが、図７ではその電流入力端子を、差動入力電圧端子Vin1およびVin2を有しソースが共通のnMOSトランジスタM15およびM16で構成される差動トランジスタペア３に接続した構成となっている。なお、ゲート接地型トランジスタM1およびM2のソース・ゲート間に設けられた差動増幅器AMPは図１と同じ構成となっている。
FIG. 7 shows a seventh embodiment in which the grounded-gate amplifier circuit shown in FIG. 1 is applied to a fully differential amplifier circuit with differential voltage input and differential voltage output. The same reference numerals are used for corresponding components in FIG. In FIG. 1, the sources of nMOS transistors M1 and M2 are connected to bit
付加された差動トランジスタペア３の共通ソースにはゲートにバイアス電圧Vbn1が与えられた定電流トランジスタとして動作するnMOSトランジスタM39が設けられ、トランジスタM39で設定されたバイアス電流は差動入力電圧端子Vin1およびVin2に与えられた差動入力信号電圧に応じて、ゲート接地型トランジスタM1およびM2に振り分けられる。ゲート接地型トランジスタM1およびM2のドレインには負荷回路２３に接続されており、トランジスタM1,M2に振り分けられた電流はこの負荷回路２３により電流電圧変換され、トランジスタM1,M2のドレインにそれぞれ設けられた出力電圧端子Vout1およびVout2より差動出力信号電圧が得られる。
The common source of the added differential transistor pair 3 is provided with an nMOS transistor M39 that operates as a constant current transistor with a bias voltage Vbn1 applied to the gate. The bias current set by the transistor M39 is a differential input voltage terminal Vin1. Are distributed to the common gate transistors M1 and M2 in accordance with the differential input signal voltage applied to Vin2. The drains of the common-gate transistors M1 and M2 are connected to the
この負荷回路２３はバイアス電圧Vbp1がゲートに与えられ定電流トランジスタとして動作するpMOSトランジスタM37,M38に、ソース・ゲート間にゲインブース用差動増幅器２２が設けられたレギュレーテッドカスコード構成のゲート接地型pMOSトランジスタM35,M36が接続された構成となっている。この構成は以下に述べるように、図７のトランジスタM1,M2,M15,M16,M39およびAMPにより構成される、入力用差動回路と同様に非常に出力インピーダンスが大きいため、高ゲインを要求する差動増幅回路に適している。
This
単純な構成の増幅回路では、ゲインGtotalは入力トランジスタのコンダクタンスをgmi、出力抵抗をRo1として負荷回路の出力抵抗が非常に大きいと仮定すればおおよそ、Gtotal=gmi*Ro1となる。これに対して図７の回路構成ではゲート接地型トランジスタM1,M2のトランスコンダクタンスおよび出力抵抗をそれぞれgm2, Ro2、差動増幅器AMPのゲインをG1とすると、ゲインはおおよそGtotal=gmi*Ro1*gm2*Ro2*G1と増大する。 In a simple amplifier circuit, the gain Gtotal is approximately Gtotal = gmi * Ro1 assuming that the input transistor conductance is gmi and the output resistance is Ro1 and the output resistance of the load circuit is very large. On the other hand, in the circuit configuration of FIG. 7, when the transconductance and output resistance of the common-gate transistors M1 and M2 are gm2 and Ro2, respectively, and the gain of the differential amplifier AMP is G1, the gain is approximately Gtotal = gmi * Ro1 * gm2 Increases to * Ro2 * G1.
したがって、図７に示す差動増幅回路全体のゲインはその構成要素である差動増幅器AMPゲインに応じて大きくなる。ここで差動増幅器AMPのゲインG1はトランジスタM3,M4およびトランジスタM5,M6のトランスコンダクタンスをそれぞれgmnおよびgmpとし、出力インピーダンスをそれぞれRonおよびRopとすると、おおよそG1=(gmn+gmp)*(Ron//Rop)で表される。Ron//RopはRonとRopの並列抵抗値を表している。 Therefore, the gain of the entire differential amplifier circuit shown in FIG. 7 increases in accordance with the differential amplifier AMP gain which is a component thereof. Here, the gain G1 of the differential amplifier AMP is approximately G1 = (gmn + gmp) * (Ron, where the transconductances of the transistors M3 and M4 and the transistors M5 and M6 are gmn and gmp, and the output impedances are Ron and Rop, respectively // Rop) Ron // Rop represents the parallel resistance value of Ron and Rop.
入力トランジスタがnMOSトランジスタまたはpMOSトランジスタのみの差動対に定電流負荷型トランジスタを設けた増幅回路では、おおよそG1=gmn*(Ron//Rop)またはG1=gmp*(Ron//Rop)であるため、図７に示したプシュプル型CMOS差動増幅器構成の差動増幅器AMPのゲインはおおよそ２倍となる。なお、帯域は同じバイアス電流ならば同程度であり、図７の差動増幅回路全体の特性は、ゲインブースト増幅器に定電流負荷型の増幅器を用いた場合に対して、ゲインは約２倍となり帯域は同程度となる。
さらに、図１４の折り返しカスコード型増幅器と比較すると、折り返し構成では入力トランジスタを同じバイアス電流とするには２倍の電流が必要であるため、図７の差動増幅器AMPではバイアス電流が１／２で済みながら、ゲイン帯域積がおよそ２倍となるという利点を有している。
In an amplifier circuit in which a constant current load type transistor is provided in a differential pair with only an nMOS transistor or a pMOS transistor as an input transistor, G1 = gmn * (Ron // Rop) or G1 = gmp * (Ron // Rop) Therefore, the gain of the differential amplifier AMP having the push-pull type CMOS differential amplifier configuration shown in FIG. 7 is approximately doubled. Note that the bandwidth is about the same for the same bias current, and the overall characteristics of the differential amplifier circuit in FIG. 7 are about twice as large as when a constant current load type amplifier is used as the gain boost amplifier. The bandwidth is about the same.
Further, in comparison with the folded cascode amplifier of FIG. 14, in the folded configuration, twice the current is required to make the input transistors have the same bias current. Therefore, the differential amplifier AMP of FIG. However, there is an advantage that the gain bandwidth product is approximately doubled.
このように、図７に示すプシュプル型CMOS差動増幅器を有するゲート接地型増幅回路を、差動増幅回路のレギュレーテッドカスコード構成として用いると、より高いゲインを得ることができる。また、これまでの実施形態と同様に、差動増幅器AMPはゲイン帯域積の大きなプシュプル型CMOS反転増幅器構成をとりながら、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できるという優位点を有している。 As described above, when the grounded-gate amplifier circuit having the push-pull type CMOS differential amplifier shown in FIG. 7 is used as the regulated cascode configuration of the differential amplifier circuit, a higher gain can be obtained. As in the previous embodiments, the differential amplifier AMP has a push-pull type CMOS inverting amplifier configuration with a large gain bandwidth product, and the bias current of the differential amplifier AMP and the operation bias point of the gate-grounded transistor are set to the power supply voltage. It has the advantage that it can be set without being affected by fluctuations.
なお、上記説明では簡単のため負荷回路２３の出力インピーダンスが非常に大きいと仮定したが、この負荷回路に使用されているゲインブースト用差動増幅器２２も差動増幅器AMPと同様な構成を用いればよい。この場合、定電流型pMOSトランジスタM7の代わりに、nMOSトランジスタをトランジスタM3,M4の共通ソースに設けた構成とすれば、ゲート接地型トランジスタM35,M36のバイアス電圧を適切に設定できる。
In the above description, for the sake of simplicity, it is assumed that the output impedance of the
図７では図１に示したゲート接地型増幅回路を、レギュレーテッドカスコード構成として用いているが、図２から図６に示した実施形態のゲート接地型増幅回路を用いてフル差動型増幅回路を構成することもでき、これまでの実施形態にて述べた優位点と同じ効果を得ることができる。 In FIG. 7, the common-gate amplifier circuit shown in FIG. 1 is used as a regulated cascode configuration. However, a fully-differential amplifier circuit using the common-gate amplifier circuit of the embodiment shown in FIGS. The same advantages as those described in the previous embodiments can be obtained.
［第８実施形態］
これまで示した実施形態はゲート接地型トランジスタM1,M2のドレインに負荷を設けて、入力電流を電流電圧変換して差動の電圧出力信号を得る構成であったが、センスアンプとして使用する場合は、トランジスタM1,M2のゲート電圧の差を利用することができる。第８実施形態として、センスアンプとして使用できる出力端子の配置が異なる回路構成を図８に示す。図８にて図１と同一の構成要素には同じ符号が与えられている。
[Eighth Embodiment]
In the embodiments shown so far, a load is provided on the drains of the grounded-gate transistors M1 and M2, and the input current is converted into a current voltage to obtain a differential voltage output signal. However, when used as a sense amplifier Can use the difference between the gate voltages of the transistors M1 and M2. FIG. 8 shows a circuit configuration in which the arrangement of output terminals that can be used as sense amplifiers is different as an eighth embodiment. In FIG. 8, the same components as those in FIG. 1 are given the same reference numerals.
図８は、図１にてトランジスタM1,M2のドレインに設けられていた負荷８および９を取り除き、直接ドレインを電源電圧VDDに接続して、出力端子Vout1およびVout2を差動増幅器AMPの増幅器出力端子Aom,Aopと共通とした構成としている。図１と同様に電流入力端子Iin1およびIin2にビット線５および６を接続するとともに、定電流源１５および１６を接続すれば、図１と同じようにセンスアンプとして使用できる。
8 removes the
電流入力端子Iin1およびIin2の入力インピーダンスは差動増幅器AMPにより小さいため、この入力端子の電位はほとんど変動せず、入力電流変動にしたがってゲート接地型トランジスタM1,M2のゲート電位が変動する。したがって、入力信号電流の差電流は、図８の出力電圧端子Vout1,Vout2の電位差として出力されるので、この出力電圧端子Vout1,Vout2に比較器を設ければ、メモリセルからの差分電流をデジタル値として得ることができる。 Since the input impedances of the current input terminals Iin1 and Iin2 are smaller than those of the differential amplifier AMP, the potential of this input terminal hardly varies, and the gate potentials of the common-gate transistors M1 and M2 vary according to the input current variation. Accordingly, the difference current between the input signal currents is output as the potential difference between the output voltage terminals Vout1 and Vout2 of FIG. 8, so if a comparator is provided at these output voltage terminals Vout1 and Vout2, the difference current from the memory cell is digitally converted. Can be obtained as a value.
図８の構成ではゲート接地型トランジスタM1,M2のドレインに負荷を設けていないため、図２や図３に示したような構成を用いなくても低電源電圧化が可能であるという優位点がある。また、図１で示した実施形態と同様に、プシュプル型CMOS反転増幅器と同等の高いゲイン帯域積を有しながら、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けずに設定できるという利点を有している。したがってセンスアンプとして用いると少ないバイアス電流で速い応答速度を得ることができる。 In the configuration of FIG. 8, since no load is provided on the drains of the common-gate transistors M1 and M2, the advantage is that the power supply voltage can be reduced without using the configuration shown in FIGS. is there. Similarly to the embodiment shown in FIG. 1, the bias voltage of the differential amplifier AMP and the operation bias point of the grounded gate transistor are varied in the supply voltage while having a high gain bandwidth product equivalent to the push-pull type CMOS inverting amplifier. It has the advantage that it can be set without being affected by the above. Therefore, when used as a sense amplifier, a high response speed can be obtained with a small bias current.
図８は図１をもとにして実施形態を示しているが、図２から図６に示した、第２実施形態から第６実施形態のいずれの構成でも同様にして適用可能である。 FIG. 8 shows an embodiment based on FIG. 1, but any of the configurations of the second to sixth embodiments shown in FIGS. 2 to 6 can be applied in the same manner.
以上の第１から第８までの実施形態ではnMOSトランジスタM1,M2を用いたゲート接地型増幅回路を実施形態として示しているが、pMOSトランジスタをゲート接地構成としても、同様な回路を実現できる。また、差動増幅器AMPはpMOSトランジスタM7を定電流トランジスタとして、pMOSトランジスタM5,M6の共通ソースに設けているが、定電流トランジスタにnMOSトランジスタを使用して、nMOSトランジスタM3,M4の共通ソースに設ける構成とすることも可能である。 In the above first to eighth embodiments, the grounded-gate amplifier circuit using the nMOS transistors M1 and M2 is shown as an embodiment, but a similar circuit can be realized even if the pMOS transistor has a grounded gate configuration. The differential amplifier AMP has a pMOS transistor M7 as a constant current transistor and is provided in the common source of the pMOS transistors M5 and M6. However, the nMOS transistor is used as the constant current transistor, and the common source of the nMOS transistors M3 and M4. It is also possible to provide a configuration.
AMP プシュプル型CMOS反転増幅器構成の差動増幅器
２ レベルシフト回路
３ 差動入力トランジスタペア
５，６ ビット線
８，９ 負荷回路
１３，１４ 抵抗負荷
１５，１６ 定電流源
１７，１８ ゲインブースト増幅器
１９ 負荷回路
２１，２２ フル差動構成のゲインブースト増幅器
２３ 差動構成の負荷回路
１０１ メモリ
VDD 電源電圧およびその電圧値
GND グランド電圧
Iin1,Iin2 電流入力端子
Vin1,Vin2,Vin 電圧入力端子
Vout1,Vout2,Vout 電圧出力端子
Aip,Aim,Ain ゲインブースト増幅器の入力端子
Aom,Aop,Aout ゲインブースト増幅器の出力端子
Vcomp 比較器出力端子
Vbn1,Vbp1,Vbp1g,Vbp2g,Vbp3g,Vbn1g,Vbn2g,Vbc バイアス電圧端子およびその電圧値
Is1,Is2,Ib 電流値
Vgsp,Vgsn トランジスタのソース・ゲート間電圧
M1,M2 ゲート接地型トランジスタ
M3,M4,M5,M6,M29,M30 プシュプル型CMOS反転増幅器用トランジスタ
M7,M19,M20 定電流トランジスタ
M24,M28,M37,M38,M39,M40,M43,M44,M49,M50 定電流トランジスタ
M8,M9,M10 線形領域動作トランジスタ
M11,M12,M13,M14,M22,M23, カスコード用トランジスタ
M33,M34,M35,M36,M45,M46,M47,M48 カスコード用トランジスタ
M15,M16,M21,M26,M27,M31,M32,M41,M42 入力トランジスタ
M25 負荷トランジスタ
M17,M18, ソースフォロアトランジスタ
M71,M72,M73,M74 メモリセル用トランジスタ
D,Dx データ信号
Sel 選択信号端子
Ibias 定電流源
S1,S2 スイッチ
C1,C2 容量
AMP push-pull type CMOS inverting amplifier
VDD Power supply voltage and its voltage value
GND Ground voltage
Iin1, Iin2 Current input pin
Vin1, Vin2, Vin voltage input pin
Vout1, Vout2, Vout voltage output pin
Aip, Aim, Ain Gain boost amplifier input terminal
Aom, Aop, Aout Gain boost amplifier output terminal
Vcomp comparator output terminal
Vbn1, Vbp1, Vbp1g, Vbp2g, Vbp3g, Vbn1g, Vbn2g, Vbc Bias voltage pin and its voltage value
Is1, Is2, Ib Current value
Vgsp, Vgsn Transistor source-gate voltage
M1, M2 Common-gate transistor
M3, M4, M5, M6, M29, M30 Push-pull type CMOS inverting amplifier transistor
M7, M19, M20 constant current transistors
M24, M28, M37, M38, M39, M40, M43, M44, M49, M50 constant current transistors
M8, M9, M10 Linear region operation transistor
M11, M12, M13, M14, M22, M23, Cascode transistor
M33, M34, M35, M36, M45, M46, M47, M48 Cascode transistors
M15, M16, M21, M26, M27, M31, M32, M41, M42 Input transistor
M25 load transistor
M17, M18, source follower transistor
M71, M72, M73, M74 Memory cell transistors
D, Dx data signal
Sel selection signal terminal
Ibias constant current source
S1, S2 switch
C1, C2 capacity
Claims (8)
ソースが前記第１の電流入力端子（Iin1）に接続されドレインが第１の負荷(8)および前記第１の出力電圧端子（Vout1）に接続された第１のトランジスタ(M1)と、ソースが前記第２の電流入力端子（Iin2）に接続されドレインが第２の負荷(9)および前記第２の出力電圧端子（Vout2）に接続された、第１のトランジスタと同極性の第２のトランジスタ(M2)と、前記第１および第２のトランジスタのソースにそれぞれが接続された第１および第２の増幅器入力端子（AipおよびAim）、並びに、前記第１および第２のトランジスタのゲートにそれぞれが接続された第１および第２の増幅器出力端子（AomおよびAop）を備えた２入力２出力の差動増幅器（AMP）と、を具備する差動構成のゲート接地増幅回路において、
前記差動増幅器（AMP）は、ソースが共通の第３および第４のトランジスタ(M3およびM4)と、前記第３および第４のトランジスタとそれぞれ直列に接続され前記第３および第４のトランジスタと反対極性でソースが共通の第５および第６のトランジスタ(M5およびM6)と、前記第５および第６のトランジスタの共通ソースに第１のバイアス電圧がゲートに与えられた定電流トランジスタとして動作する、前記第５および第６のトランジスタと同極性の第７のトランジスタ(M7)とを有し、
前記第１の増幅器入力（Aip）に前記第３および第５のトランジスタのゲートが接続され、前記第２の増幅器入力（Aim）に前記第４および第６のトランジスタのゲートが接続され、前記第１の増幅器出力（Aom）に前記第３および第５のトランジスタのドレインが接続され、前記第２の増幅器出力（Aop）に前記第４および第６のトランジスタのドレインが接続された構成となっていることを特徴とする差動増幅器を有するゲート接地型増幅回路。 Amplifying circuit for current input and voltage output having first and second current signal input terminals (Iin1 and Iin2) having a differential configuration and first and second voltage signal output terminals (Vout1 and Vout2) having a differential configuration Because
A first transistor (M1) having a source connected to the first current input terminal (Iin1) and a drain connected to a first load (8) and the first output voltage terminal (Vout1); A second transistor having the same polarity as the first transistor, connected to the second current input terminal (Iin2) and having a drain connected to the second load (9) and the second output voltage terminal (Vout2). (M2), first and second amplifier input terminals (Aip and Aim) respectively connected to the sources of the first and second transistors, and gates of the first and second transistors, respectively. A differential input gate grounded amplifier circuit comprising: a two-input two-output differential amplifier (AMP) having first and second amplifier output terminals (Aom and Aop) connected to each other;
The differential amplifier (AMP) includes third and fourth transistors (M3 and M4) having a common source, and the third and fourth transistors connected in series with the third and fourth transistors, respectively. The fifth and sixth transistors (M5 and M6) having the opposite polarity and the common source, and the constant current transistor in which the first bias voltage is applied to the gate of the common source of the fifth and sixth transistors. A seventh transistor (M7) having the same polarity as the fifth and sixth transistors,
The gates of the third and fifth transistors are connected to the first amplifier input (Aip), the gates of the fourth and sixth transistors are connected to the second amplifier input (Aim), and The drains of the third and fifth transistors are connected to one amplifier output (Aom), and the drains of the fourth and sixth transistors are connected to the second amplifier output (Aop). A grounded-gate amplifier circuit having a differential amplifier.
前記第１および第２のトランジスタが前記第１５および第１６のトランジスタのカスコードトランジスタとして動作することを特徴とする、請求項１から６のいずれか一項に記載のゲート接地型増幅回路を有する差動増幅回路。 The first and second current signal input terminals (Iin1 and Iin2) of the differential configuration are connected to a differential voltage input terminal (Vin1 and Vin2) at their respective gates and have a common source. A differential transistor pair of 15th and 16th transistors (M15 and M16) having the same polarity as the two transistors is connected;
7. The difference having the common-gate amplifier circuit according to claim 1, wherein the first and second transistors operate as cascode transistors of the fifteenth and sixteenth transistors. Dynamic amplification circuit.
ソースが前記第１の電流入力端子（Iin1）に接続され、ゲートが前記第１の出力電圧端子（Vout1）に接続された第１のトランジスタ(M1)と、ソースが前記第２の電流入力端子（Iin2）に接続され、ゲートが前記第２の出力電圧端子（Vout2）に接続された、第１のトランジスタと同極性の第２のトランジスタ(M2)と、前記第１および第２のトランジスタのソースにそれぞれが接続された第１および第２の増幅器入力端子（AipおよびAim）、並びに、前記第１および第２のトランジスタのゲートにそれぞれが接続された第１および第２の増幅器出力端子（AomおよびAop）を備えた２入力２出力の差動増幅器（AMP）と、を具備する差動構成のゲート接地増幅回路において、
前記差動増幅器（AMP）は、ソースが共通の第３および第４のトランジスタ(M3およびM4)と、前記第３および第４のトランジスタとそれぞれ直列に接続され前記第３および第４のトランジスタと反対極性でソースが共通の第５および第６のトランジスタ(M5およびM6)と、前記第５および第６のトランジスタの共通ソースに第１のバイアス電圧がゲートに与えられた定電流トランジスタとして動作する、前記第５および第６のトランジスタと同極性の第７のトランジスタ(M7)とを有し、
前記第１の増幅器入力（Aip）に前記第３および第５のトランジスタのゲートが接続され、前記第２の増幅器入力（Aim）に前記第４および第６のトランジスタのゲートが接続され、前記第１の増幅器出力（Aom）に前記第３および第５のトランジスタのドレインが接続され、前記第２の増幅器出力（Aop）に前記第４および第６のトランジスタのドレインが接続された構成となっていることを特徴とする差動増幅器を有するゲート接地型増幅回路。 Amplifying circuit for current input and voltage output having first and second current signal input terminals (Iin1 and Iin2) having a differential configuration and first and second voltage signal output terminals (Vout1 and Vout2) having a differential configuration Because
A first transistor (M1) having a source connected to the first current input terminal (Iin1) and a gate connected to the first output voltage terminal (Vout1), and a source being the second current input terminal A second transistor (M2) having the same polarity as the first transistor, connected to (Iin2) and having a gate connected to the second output voltage terminal (Vout2), and the first and second transistors. First and second amplifier input terminals (Aip and Aim) each connected to the source, and first and second amplifier output terminals (each connected to the gates of the first and second transistors) In a differential grounded gate amplifier circuit comprising a two-input two-output differential amplifier (AMP) with Aom and Aop),
The differential amplifier (AMP) includes third and fourth transistors (M3 and M4) having a common source, and the third and fourth transistors connected in series with the third and fourth transistors, respectively. The fifth and sixth transistors (M5 and M6) having the opposite polarity and the common source, and the constant current transistor in which the first bias voltage is applied to the gate of the common source of the fifth and sixth transistors. A seventh transistor (M7) having the same polarity as the fifth and sixth transistors,
The gates of the third and fifth transistors are connected to the first amplifier input (Aip), the gates of the fourth and sixth transistors are connected to the second amplifier input (Aim), and The drains of the third and fifth transistors are connected to one amplifier output (Aom), and the drains of the fourth and sixth transistors are connected to the second amplifier output (Aop). A grounded-gate amplifier circuit having a differential amplifier.
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