JP2011205235A - Solid-state imaging apparatus - Google Patents
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Abstract
Description
本発明は固体撮像装置に関し、特に、センサ出力の基準電位の設定方法に適用して好適なものである。 The present invention relates to a solid-state imaging device, and is particularly suitable for application to a method for setting a reference potential for sensor output.
従来の固体撮像装置では、CMOSセンサおよび外部基板に基準電位を外部から与えることで、画素間やチップ間で黒レベルを共通化することが行われていた。 In a conventional solid-state imaging device, a black level is made common between pixels and chips by applying a reference potential from the outside to a CMOS sensor and an external substrate.
また、例えば、特許文献1には、第1のプログラマブルゲインアンプおよび第2のプログラマブルゲインアンプの増幅率を複数の所定の値に切り替え、異なる増幅率間においても画素信号が等しくなるようなCDS回路および第1のプログラマブルゲインアンプのオフセット電圧を探し出して、そのオフセット電圧をCDS回路および第1のプログラマブルゲインアンプに設定する方法が開示されている。
Further, for example,
しかしながら、基準電位を外部から与える方法では、センサ出力を増幅するアンプがチップ内で複数設けられている場合、チップ間でアンプの特性に差がある場合、特定の画素でノイズが乗る場合などでは、画素ごとに出力特性のばらつきが発生するという問題があった。 However, in the method of applying the reference potential from the outside, when a plurality of amplifiers that amplify the sensor output are provided in the chip, when there is a difference in amplifier characteristics between chips, or when noise is applied to a specific pixel, etc. There is a problem in that output characteristics vary from pixel to pixel.
本発明の目的は、センサ出力を増幅するアンプの特性にばらつきがある場合においても、センサ出力の特性のばらつきを低減することが可能な固体撮像装置を提供することである。 An object of the present invention is to provide a solid-state imaging device capable of reducing variations in sensor output characteristics even when there are variations in the characteristics of an amplifier that amplifies the sensor output.
本発明の一態様によれば、光電変換部が形成されたセンサチップと、前記センサチップに形成され、前記光電変換部から読み出された信号を出力する第1の出力部と、前記センサチップに形成され、前記第1の出力部から出力される信号の基準電位として光に反応しない信号を出力する第2の出力部とを備えることを特徴とする固体撮像装置を提供する。 According to one aspect of the present invention, a sensor chip in which a photoelectric conversion unit is formed, a first output unit that is formed in the sensor chip and outputs a signal read from the photoelectric conversion unit, and the sensor chip And a second output unit that outputs a signal that does not react to light as a reference potential of a signal output from the first output unit.
本発明によれば、センサ出力を増幅するアンプの特性にばらつきがある場合においても、センサ出力の特性のばらつきを低減することが可能となる。 According to the present invention, it is possible to reduce variations in sensor output characteristics even when there are variations in the characteristics of an amplifier that amplifies the sensor output.
以下、本発明の実施形態に係る固体撮像装置について図面を参照しながら説明する。 Hereinafter, a solid-state imaging device according to an embodiment of the present invention will be described with reference to the drawings.
(第1実施形態)
図1は、本発明の第1実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図1において、センサモジュール11には撮像を行うセンサチップ12が搭載されている。なお、センサモジュール11に搭載されるセンサチップ12の個数は1個であってもよいし複数であってもよい。
(First embodiment)
FIG. 1 is a block diagram showing a schematic configuration of the solid-state imaging device according to the first embodiment of the present invention.
In FIG. 1, a
センサチップ12には、光電変換部13および出力部14、15が形成されている。ここで、出力部14は、光電変換部13から読み出されたセンサ信号OSをメイン基板1に出力することができる。なお、出力部14は、例えば、センサチップ12に形成された画素ごとに設けるようにしてもよいし、複数の画素に対して1個の出力部14を割り当てるようにしてもよい。
The
出力部15は、出力部14から出力されるセンサ信号OSの基準電位VREFとして光に反応しない基準信号DOSをメイン基板1に出力することができる。なお、出力部15は、センサチップ12に形成された画素ごとに設けるようにしてもよいし、出力部14ごとに設けるようにしてもよいし、センサチップ12ごとに設けるようにしてもよい。
The
メイン基板1には、DC/DCコンバータ2、コンデンサ3、4およびアナログフロントエンド回路5が搭載されている。ここで、DC/DCコンバータ2の出力端子はコンデンサ3、4をそれぞれ介して接地され、DC/DCコンバータ2からは電源電圧VODがメイン基板1の各部に供給される。なお、例えば、電源電圧VODの値は3.3Vに設定することができる。
On the
アナログフロントエンド回路5には、オフセットDAコンバータ6、加算器7、減算器8、ゲイン調整器9およびADコンバータ10が設けられている。ここで、オフセットDAコンバータ6は、センサ信号OSがアナログフロントエンド回路5の入力レンジ内に収まるようにオフセット信号を発生することができる。加算器7は、オフセットDAコンバータ6にて発生されたオフセット信号をセンサ信号OSに加算することができる。減算器8は、センサ信号OSにオフセット信号が加算された値と基準電位VREFとの差分を算出することができる。ゲイン調整器9は、センサ信号OSにオフセット信号が加算された値と基準電位VREFとの差分を増幅することができる。ADコンバータ10は、ゲイン調整器9にて増幅された信号をデジタル化することができる。
The analog
図2は、図1の固体撮像装置の出力レベルの一例を示す図である。
図2において、センサ信号OSの暗時出力がVOS、飽和出力がVSATであるものとする。なお、例えば、暗時出力VOSの値は1.0Vに設定することができる。そして、ラインスタートパルスTRがセンサチップ12に入力されると、出力部14からセンサ信号OSが図1の加算器7に出力されるとともに、出力部15から基準信号DOSが図1の減算器8に出力される。なお、例えば、基準信号DOSの値は1.1V程度に設定することができる。
FIG. 2 is a diagram illustrating an example of an output level of the solid-state imaging device of FIG.
In FIG. 2, it is assumed that the dark output of the sensor signal OS is VOS and the saturation output is VSAT. For example, the value of the dark output VOS can be set to 1.0V. When the line start pulse TR is input to the
また、出力部15が画素ごとに設けられている場合、センサ信号OSが出力される画素に対応して出力部15から出力される基準信号DOSを切り替えることができる。出力部15が出力部14ごとに設けられている場合、センサ信号OSが出力される出力部14に対応して出力部15から出力される基準信号DOSを切り替えることができる。出力部15がセンサチップ12ごとに設けられている場合、センサ信号OSが出力されるセンサチップ12ごとに出力部15から出力される基準信号DOSを切り替えることができる。
When the
そして、加算器7においてセンサ信号OSにオフセット信号が加算された後、減算器8において基準信号DOSが減算され、ゲイン調整器9に出力される。そして、ゲイン調整器9にてゲイン調整が行われた後、ADコンバータ10にてデジタル化される。
Then, after the offset signal is added to the sensor signal OS in the
ここで、基準信号DOSを出力する出力部15をセンサチップ12側に設けることにより、出力部14の特性ばらつきと出力部15の特性ばらつきとを一致させることができ、出力部14の特性ばらつきを出力部15の特性ばらつきにて打ち消させることができる。
このため、出力部14がセンサチップ12内で複数設けられている場合またはセンサチップ12間で出力部14の特性に差がある場合においても、センサ信号OSの出力特性のばらつきを低減することが可能となり、画質を向上させることができる。
Here, by providing the
Therefore, even when a plurality of
また、センサ信号OSと基準信号DOSとの差分をゲイン調整器9に入力することができるため、チップ間オフセット電圧ばらつきを小さくすることができる。このため、ゲイン調整器9の動作点が変化しないようにすることができ、リニアリティ特性差を小さくすることができる。
Further, since the difference between the sensor signal OS and the reference signal DOS can be input to the
図3は、図1のセンサモジュールの概略構成を示すブロック図である。
図3において、図1のセンサモジュール11にはセンサチップ12としてN(Nは正の整数)個のセンサチップ12−1〜12−Nが設けられている。例えば、センサモジュール12をA4サイズの画像を読み込むリニアセンサとして用いる場合、N=12とすることができる。
FIG. 3 is a block diagram showing a schematic configuration of the sensor module of FIG.
In FIG. 3, the
ここで、例えば、センサチップ12−1には、光電変換を行うフォトダイオード21、フォトダイオード21にて光電変換された電荷を保持するストレージ22、ストレージ22に蓄積された電荷を画素ごとに読み出すスイッチングゲート23、スイッチングゲート23などの制御を行うロジック回路24、フォトダイオード21から読み出された信号を増幅するアンプ25、光に反応しない信号を増幅するアンプ26、アンプ25、26にてそれぞれ増幅された信号をセンサ信号OSおよび基準信号DOSとして外部に出力する出力バッファ27が設けられている。
Here, for example, in the sensor chip 12-1, a
なお、フォトダイオード21はセンサチップ12−1の画素ごとに設けることができる。また、アンプ25は図1の出力部14に設け、アンプ26は図1の出力部15に設けることができる。また、フォトダイオード21、ストレージ22およびスイッチングゲート23は、図1の光電変換部13に設けることができる。
The
そして、センサチップ12−1には、図1のDC/DCコンバータ2から電源電圧VODが供給される。そして、センサチップ12−1からセンサ信号OSを読み出す場合、チップスタートパルスTINがロジック回路24に入力される。そして、ラインスタートパルスTRがロジック回路24に入力されると、フォトダイオード21にて光電変換された電荷がストレージ22を介して画素ごとに読み出され、アンプ25にて増幅された後、出力バッファ27を介してセンサ信号OSとして出力される。また、光に反応しない信号はアンプ26にて増幅された後、出力バッファ27を介して基準信号DOSとして出力される。
The sensor chip 12-1 is supplied with the power supply voltage VOD from the DC /
センサチップ12−1からのセンサ信号OSおよび基準信号DOSの出力が終了すると、センサチップ12−2〜12−Nからのセンサ信号OSおよび基準信号DOSの出力が順次行われる。 When the output of the sensor signal OS and the reference signal DOS from the sensor chip 12-1 is completed, the output of the sensor signal OS and the reference signal DOS from the sensor chips 12-2 to 12-N is sequentially performed.
図4(a)は、図3のセンサチップにおいて4画素で1個のアンプを共有した場合の画素部分の構成を示す回路図、図4(b)は、光に反応しない信号を増幅するアンプの構成例を示す回路図である。
図4(a)において、センサチップ12−1には、フォトダイオードPD1〜PD4が画素ごとに設けられ、フォトダイオードPD1〜PD4は読み出しトランジスタM1〜M4をそれぞれ介してフローティングディフュージョンFDに接続されている。また、リセットトランジスタM5のソースおよびアンプトランジスタM6のゲートはフローティングディフュージョンFDに接続され、リセットトランジスタM5のゲートはリセット線RLに接続され、アンプトランジスタM6のソースは垂直信号線VL1に接続され、リセットトランジスタM5のドレインおよびアンプトランジスタM6のドレインは電源電位VDDに接続されている。また、読み出しトランジスタM1〜M4の各ゲートは、読み出し信号線HL1〜HL4にそれぞれ接続されている。
4A is a circuit diagram illustrating a configuration of a pixel portion when one amplifier is shared by four pixels in the sensor chip of FIG. 3, and FIG. 4B is an amplifier that amplifies a signal that does not react to light. It is a circuit diagram which shows the example of a structure.
4A, the sensor chip 12-1 is provided with photodiodes PD1 to PD4 for each pixel, and the photodiodes PD1 to PD4 are connected to the floating diffusion FD via read transistors M1 to M4, respectively. . The source of the reset transistor M5 and the gate of the amplifier transistor M6 are connected to the floating diffusion FD, the gate of the reset transistor M5 is connected to the reset line RL, and the source of the amplifier transistor M6 is connected to the vertical signal line VL1. The drain of M5 and the drain of the amplifier transistor M6 are connected to the power supply potential VDD. The gates of the read transistors M1 to M4 are connected to the read signal lines HL1 to HL4, respectively.
また、負荷トランジスタTL1のドレインは、垂直信号線VL1に接続され、負荷トランジスタTL1のゲートには、バイアス信号VBが入力される。なお、負荷トランジスタTL1はソースフォロワを構成し、定電流動作をすることができる。 The drain of the load transistor TL1 is connected to the vertical signal line VL1, and the bias signal VB is input to the gate of the load transistor TL1. The load transistor TL1 constitutes a source follower and can perform a constant current operation.
そして、リセット信号RSがハイレベルになることでリセットトランジスタM5がオンし、フローティングディフュージョンFDの電荷がリセットされる。そして、読み出し信号CK1がハイレベルになることで、読み出しトランジスタM1がオンし、フォトダイオードPD1に蓄積された電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDに転送された電荷に応じた電位がアンプトランジスタM6のゲートに印加される。 Then, when the reset signal RS becomes high level, the reset transistor M5 is turned on, and the charge of the floating diffusion FD is reset. Then, when the read signal CK1 becomes high level, the read transistor M1 is turned on, the charge accumulated in the photodiode PD1 is transferred to the floating diffusion FD, and the potential corresponding to the charge transferred to the floating diffusion FD is amplified. Applied to the gate of transistor M6.
ここで、アンプトランジスタM6と負荷トランジスタTL1とでソースフォロアが構成されているので、アンプトランジスタM6のゲートに印加された電圧に垂直信号線VL1の電圧が追従し、センサ信号OSとして出力させることができる。 Here, since the source follower is configured by the amplifier transistor M6 and the load transistor TL1, the voltage of the vertical signal line VL1 follows the voltage applied to the gate of the amplifier transistor M6, and is output as the sensor signal OS. it can.
フォトダイオードPD1からの読み出しが終了すると、フローティングディフュージョンFDのリセット動作とフォトダイオードPD2〜PD4からの1個分の読み出し動作とを順次繰り返すことにより、4画素分のセンサ信号OSを出力させることができる。 When the reading from the photodiode PD1 is completed, the sensor signal OS for four pixels can be output by sequentially repeating the reset operation of the floating diffusion FD and the reading operation for one piece from the photodiodes PD2 to PD4. .
また、図4(b)において、センサチップ12−1にはアンプトランジスタM11が設けられている。なお、このアンプトランジスタM11は、フォトダイオードPD1〜PD4が設けられた4画素分に対応して設けることができる。また、アンプトランジスタM11は、アンプトランジスタM6と同一のサイズで構成するとともに、アンプトランジスタM6の近傍に配置し、アンプトランジスタM11の特性ばらつきとアンプトランジスタM6の特性ばらつきとを一致させることが好ましい。 In FIG. 4B, an amplifier transistor M11 is provided in the sensor chip 12-1. The amplifier transistor M11 can be provided corresponding to four pixels provided with the photodiodes PD1 to PD4. Further, it is preferable that the amplifier transistor M11 has the same size as the amplifier transistor M6 and is disposed in the vicinity of the amplifier transistor M6 so that the characteristic variation of the amplifier transistor M11 matches the characteristic variation of the amplifier transistor M6.
そして、アンプトランジスタM11のソースは垂直信号線VL2に接続され、アンプトランジスタM11のドレインは電源電位VDDに接続され、アンプトランジスタM11のゲートは接地されている。なお、アンプトランジスタM11のゲートには、固定電位を与えるようにしてもよい。 The source of the amplifier transistor M11 is connected to the vertical signal line VL2, the drain of the amplifier transistor M11 is connected to the power supply potential VDD, and the gate of the amplifier transistor M11 is grounded. A fixed potential may be applied to the gate of the amplifier transistor M11.
また、負荷トランジスタTL2のドレインは、垂直信号線VL2に接続され、負荷トランジスタTL2のゲートには、バイアス信号VBが入力される。なお、負荷トランジスタTL2はソースフォロワを構成し、定電流動作をすることができる。 The drain of the load transistor TL2 is connected to the vertical signal line VL2, and the bias signal VB is input to the gate of the load transistor TL2. The load transistor TL2 constitutes a source follower and can perform a constant current operation.
ここで、アンプトランジスタM11と負荷トランジスタTL2とでソースフォロアが構成されているので、アンプトランジスタM11のゲートに印加された電圧に垂直信号線VL2の電圧が追従し、基準信号DOSとして出力させることができる。 Here, since the amplifier transistor M11 and the load transistor TL2 form a source follower, the voltage of the vertical signal line VL2 follows the voltage applied to the gate of the amplifier transistor M11, and is output as the reference signal DOS. it can.
また、アンプトランジスタM11のゲートを接地することにより、アンプトランジスタM11から光に反応しない信号を出力させることができ、アンプトランジスタM11から出力される基準信号DOSをセンサ信号OSの基準電位VREFとして用いることが可能となる。 Also, by grounding the gate of the amplifier transistor M11, a signal that does not react to light can be output from the amplifier transistor M11, and the reference signal DOS output from the amplifier transistor M11 is used as the reference potential VREF of the sensor signal OS. Is possible.
(第2実施形態)
図5は、本発明の第2実施形態に係る固体撮像装置の出力レベルの一例を示す図である。
図5において、図2の例では、明時出力時にセンサ信号OSのレベルが暗時出力VOSの値よりも上昇するのに対して、この第2実施形態では、明時出力時にセンサ信号OSのレベルが暗時出力VOSの値よりも低下するという点以外は、第1実施形態と同様に動作することができる。
(Second Embodiment)
FIG. 5 is a diagram illustrating an example of an output level of the solid-state imaging device according to the second embodiment of the present invention.
In FIG. 5, in the example of FIG. 2, the level of the sensor signal OS is higher than the value of the dark output VOS at the time of light output. In the second embodiment, the sensor signal OS is output at the time of light output. The operation can be performed in the same manner as in the first embodiment except that the level is lower than the value of the dark output VOS.
なお、明時出力時にセンサ信号OSのレベルが暗時出力VOSの値よりも低下する場合、例えば、暗時出力VOSの値は1.7Vに設定することができ、基準信号DOSの値は1.6V程度に設定することができる。 When the level of the sensor signal OS is lower than the value of the dark output VOS during the light output, for example, the value of the dark output VOS can be set to 1.7 V, and the value of the reference signal DOS is 1. It can be set to about 6V.
1 メイン基板、2 DC/DCコンバータ、3、4 コンデンサ、5 アナログフロントエンド回路、6 オフセットDAコンバータ、7 加算器、8 減算器、9 ゲイン調整器、10 ADコンバータ、11 センサモジュール、12、12−1〜12−N センサチップ、13 光電変換部、14、15 出力部、21 フォトダイオード、22 ストレージ、23 スイッチングゲート、24 ロジック回路、25、26 アンプ、27 出力バッファ、FD フローティングディフュージョン、PD1〜PD4 フォトダイオード、M1〜M4 読み出しトランジスタ、M5 リセットトランジスタ、M6、M11 アンプトランジスタ、VL1、VL2 垂直信号線、TL1、TL2 負荷トランジスタ 1 main board, 2 DC / DC converter, 3 4 capacitor, 5 analog front end circuit, 6 offset DA converter, 7 adder, 8 subtractor, 9 gain adjuster, 10 AD converter, 11 sensor module, 12, 12 -1 to 12-N sensor chip, 13 photoelectric conversion unit, 14, 15 output unit, 21 photodiode, 22 storage, 23 switching gate, 24 logic circuit, 25, 26 amplifier, 27 output buffer, FD floating diffusion, PD1 PD4 photodiode, M1 to M4 readout transistor, M5 reset transistor, M6, M11 amplifier transistor, VL1, VL2 vertical signal line, TL1, TL2 load transistor
Claims (7)
前記センサチップに形成され、前記光電変換部から読み出された信号を出力する第1の出力部と、
前記センサチップに形成され、前記第1の出力部から出力される信号の基準電位として光に反応しない信号を出力する第2の出力部とを備えることを特徴とする固体撮像装置。 A sensor chip on which a photoelectric conversion unit is formed;
A first output unit formed on the sensor chip and outputting a signal read from the photoelectric conversion unit;
A solid-state imaging device comprising: a second output unit that is formed on the sensor chip and outputs a signal that does not react to light as a reference potential of a signal output from the first output unit.
前記第2の出力部は、前記光に反応しない信号を増幅する第2のアンプを備えることを特徴とする請求項1に記載の固体撮像装置。 The first output unit includes a first amplifier that amplifies a signal read from the photoelectric conversion unit,
The solid-state imaging device according to claim 1, wherein the second output unit includes a second amplifier that amplifies a signal that does not react to the light.
前記第1の出力部から出力された信号と、前記第2の出力部から出力された基準電位との差分を算出する減算器と、
前記減算器の出力を増幅するゲイン調整器とを備えることを特徴とする請求項1から3のいずれか1項に記載の固体撮像装置。 The analog front-end circuit is
A subtractor that calculates a difference between the signal output from the first output unit and the reference potential output from the second output unit;
The solid-state imaging device according to claim 1, further comprising: a gain adjuster that amplifies the output of the subtracter.
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Cited By (1)
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JP2014011500A (en) * | 2012-06-27 | 2014-01-20 | Canon Inc | Imaging apparatus |
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