JP2011199463A - プロジェクター - Google Patents

Abstract

【課題】台形歪み補正処理の高速化を図る。
【解決手段】フレーム映像の入力映像データにおけるライン方向およびこれに交叉するピクセル方向にそれぞれＭ×Ｎ（Ｍ，Ｎ≧２）個の画素から成るブロック映像データを単位として、フレーム映像の入力映像データの一部を記憶するブロック映像記憶部を備えるプロジェクターであって、ブロック映像記憶部は、それぞれアドレス指定が可能であって、１画素分の入力映像データを記憶可能な独立メモリをＫ×Ｌ個含むサブセットを複数備え、補間ブロック映像データが、隣接するサブセットに跨って記憶されている場合に、補間ブロック映像データが記憶されている独立メモリの独立メモリ識別番号が重ならないように、サブセットを構成する独立メモリが配列される。
【選択図】図２３

Description

この発明は、被投写面に映像を表示するプロジェクターに関する。

プロジェクターを用いてスクリーンなどの投写面に矩形の映像（以下、元映像ともいう）を表示させるとき、プロジェクターと投写面との相対的な位置関係によって、投写面に表示された映像（以下、投影映像ともいう）が台形、平行四辺形、それ以外の四角形等に歪む場合がある。このような台形歪み以外の射影歪みも含めて、本明細書では「台形歪み」と称する。このように投写映像に台形歪みが生じる場合には、射影変換の手法を利用して、投写映像が矩形に表示されるように補正する台形歪み補正の技術が用いられている。

特開２００２−２７８５０７号公報 特開２００３−２９７１４号公報 特表２００８−５０７０２８号公報

液晶パネルを利用して映像を表す映像光を生成するプロジェクターでは、台形歪み補正の際に、投写面上の投影映像に対し逆方向に歪ませた映像（以下、補正後映像ともいう）を、液晶パネル上で生成する。補正後映像の画素値は、元映像の画素値に基づいて、画素補間を行なうことによって求められる。補正後映像の１画素の画素値を求める場合には、例えば、補正後映像の画素に相当する元映像の座標を算出し、その周囲１６画素を用いて画素補間を行う。すなわち、台形歪み補正処理では、大量の処理を行うため、その処理の高速化が望まれている。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］ 被投写面上に映像を投写して表示するプロジェクターであって、
前記映像を表す映像光を生成して出力する映像光出力部と、
前記プロジェクターに入力される入力映像データを複数のラインで構成されるフレーム映像として記憶するフレーム映像記憶部と、
前記フレーム映像記憶部よりも小容量かつ高速な記憶部であって、前記フレーム映像記憶部に記憶されたフレーム映像の入力映像データにおけるライン方向およびこれに交叉するピクセル方向にそれぞれＭ×Ｎ（Ｍ，Ｎ≧２）個の画素から成るブロック映像データを単位として、前記フレーム映像の入力映像データの一部を記憶するブロック映像記憶部と、
前記被投写面上に投写される映像の歪みを補正する補正処理を、前記映像光出力部にて映像光を形成する１画素ごとに順次行う補正処理部であって、射影変換の変換手法を利用するとともに、前記ブロック映像記憶部に記憶された前記入力映像データに含まれる、前記ライン方向および前記ピクセル方向にＫ×Ｌ（２≦Ｋ≦Ｍ，２≦Ｌ≦Ｎ）個の画素から成る補間ブロック映像データに基づいて、補正後の映像データである補正後映像データを生成し、前記被投写面上に投写される映像を表す映像データとして、前記映像光出力部に出力する補正処理部と、
を備え、
前記ブロック映像記憶部は、
それぞれアドレス指定が可能であって、前記１画素分の前記入力映像データを記憶可能な複数の独立メモリを前記ライン方向および前記ピクセル方向に前記Ｍ×Ｎ個含むメインセットを単位として前記ライン方向および前記ピクセル方向にＩ×Ｊ（Ｉ，Ｊ≧２）個備え、
前記メインセットは、
前記独立メモリを前記ライン方向および前記ピクセル方向に前記Ｋ×Ｌ個含むサブセットを（Ｍ×Ｎ）／（Ｋ×Ｌ）個備え、
前記独立メモリのアドレス指定は、前記独立メモリを識別可能な独立メモリ識別番号と、前記サブセットを識別可能なサブセット識別番号とに基づいて行われ、
前記サブセットを構成する独立メモリは、それぞれ異なる独立メモリ識別番号を有し、
前記ピクセル方向に配置されるメインセットは、互いに異なる独立メモリ識別番号の組み合わせを有し、
前記補間ブロック映像データが、隣接するサブセットに跨って記憶されている場合に、前記補間ブロック映像データが記憶されている独立メモリの独立メモリ識別番号が重ならないように、前記サブセットを構成する独立メモリが配列され、
同一の独立メモリ識別番号を有する独立メモリは、前記サブセット識別番号により識別される、プロジェクター。

この構成によれば、ピクセル方向に配置されるメインセットは、互いに異なる独立メモリ識別番号の組み合わせを有するため、所定のメインセットからの補間ブロック映像データの読み出しと同時に、補間ブロック映像データが読み出されているメインセットと異なるメインセットにブロック映像データを書き込むことができる。また、補間ブロック映像データが、隣接するサブセットに跨って記憶されている場合に、前記補間ブロック映像データが記憶されている独立メモリの独立メモリ識別番号が重ならないように、前記サブセットを構成する独立メモリが配列されているため、Ｋ×Ｌ個の画素から成る補間ブロック映像データを同時に読み出すことができる。したがって、台形歪み補正処理の高速化を図ることができる。

［適用例２］ 適用例１記載のプロジェクターにおいて、
前記メインセットが前記サブセットを２以上含む場合に、前記メインセットを構成する各サブセットは、独立メモリ識別番号の配列が同一の構成を有するとともに、互いに異なるサブセット識別番号を備えるプロジェクター。

このようにすると、上記適用例１と同様の効果を得ることができるブロック映像記憶部を、容易に構成することができる。

［適用例３］ 適用例２記載のプロジェクターにおいて、
前記ブロック映像記憶部は、
前記ライン方向に隣接する２列のメインセット群を単位として、前記メインセット群を前記ライン方向にＩ／２個配列して構成され、
前記メインセット群に含まれる各メインセットは、互いに異なる独立メモリ識別番号の組み合わせを有し、
各メインセット群は、異なるサブセット識別番号を有するプロジェクター。

この構成によれば、補間ブロック映像データがメインセットのいかなる位置に配置されていても、所定のメインセットからの補間ブロック映像データの読み出しと同時に、補間ブロック映像データが読み出されているメインセットと異なるメインセットにブロック映像データを書き込むことができる。

［適用例４］ 適用例２に記載のプロジェクターにおいて、
前記ブロック映像記憶部は、
前記ピクセル方向に隣接する１列のメインセットを含むメインセット群を単位として、前記メインセット群をライン方向にＩ個配列して構成され、
前記メインセット群に含まれる各メインセットは、互いに異なる独立メモリ識別番号の組み合わせを有し、
各メインセット群は、異なるサブセット識別番号を有するプロジェクター。

このようにしても、所定のメインセットからの補間ブロック映像データの読み出しと同時に、補間ブロック映像データが読み出されているメインセットと異なるメインセットにブロック映像データを書き込むことができる。

なお、本発明は、種々の態様で実現することが可能である。例えば、ブロック映像記憶装置を用いた射影変換処理装置、画像処理装置等の態様で実現することができる。

台形歪み補正を概念的に示す説明図である。 補正後映像データの作成方法を概念的に示す説明図である。 画素補間の方法を概念的に示す図である。 本発明の一実施例としてのプロジェクターの構成を概略的に示すブロック図である。 台形歪み補正部１２０の構成を示す機能ブロック図である。 補正後映像データ生成処理の流れを模式的に示す工程図である。 補正後映像の１画素の画素値の算出における各処理のタイミングを示すタイミング図である。 フレームバッファー１５０とキャッシュブロック記憶部１２２との関係を模式的に示す図である。 キャッシュブロック記憶部１２２とキャッシュブロック用タグ情報記憶部１２３との関係を概念的に示す図である。 キャッシュブロックと補間ブロックとの関係を示す図である。 先読みリクエスト発行部１３２における先読み判定を概念的に示す図である。 先読みによりキャッシュブロック記憶部１２２に格納されるキャッシュブロックの変化を示す図である。 キャッシュブロック記憶部１２２に格納されているキャッシュブロックの一例を示す説明図である。 タグ情報を用いたヒット判定の例を示す説明図である。 ヒット判定処理の工程を模式的に示す工程図である。 ヒット判定処理の工程を模式的に示す工程図である。 キャッシュブロック記憶部１２２の構成を模式的に示す模式図である。 メインセットＰ０の構成を模式的に示す模式図である。 メインセットＱ０の構成を模式的に示す模式図である。 メインセットＰ１の構成を模式的に示す模式図である。 メインセットＱ１の構成を模式的に示す模式図である。 キャッシュブロック記憶部１２２のＲＡＭ構成と読み出される補間ブロックとの関係を示す説明図である。 キャッシュブロック記憶部１２２のメインセット群０のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。 第２の実施例におけるキャッシュブロック記憶部１２２Ａの構成を模式的に示す模式図である。 キャッシュブロック記憶部１２２Ａのメインセット群０のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。 第１の実施例のキャッシュブロック記憶部１２２のメインセット群０，１のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。 第３の実施例のキャッシュブロック記憶部１２２ＢのＲＡＭ構成と読み出される補間ブロックとの関係を示す説明図である。 キャッシュブロック記憶部１２２Ｂのメインセット群０，１のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。

次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１の実施例：
Ａ−１．台形歪み補正：
Ａ−２．プロジェクターの構成：
Ａ−３．台形歪み補正部：
Ａ−４．先読み判定：
Ａ−５．ヒット判定：
Ａ−６．キャッシュブロック記憶部の構成
Ａ−７．実施例の効果：
Ｂ．第２の実施例：
Ｃ．第３の実施例：
Ｄ．変形例：

Ａ．第１の実施例：
Ａ−１．台形歪み補正：
本発明の一実施例としてのプロジェクター１００は、映像を表す映像光を投写して、スクリーンＳＣなどの被投写面上に映像を表示させる。プロジェクター１００は、矩形の映像が入力された場合に、スクリーンＳＣ上に表示される映像の台形歪みを補正して、矩形の映像を表示させることが可能なプロジェクターである。プロジェクター１００の構成の説明に先立って、本実施例のプロジェクター１００における台形歪み補正について、簡単に説明する。

図１は、台形歪み補正を概念的に示す説明図である。図示するように、プロジェクター１００が、スクリーンＳＣに対して、水平方向（左右方向）および垂直方向（上下方向）に、それぞれ傾きを有して配置された場合、液晶パネル部１９２に表示されている映像（補正前映像ＩＧ０）は矩形であるのに対し、スクリーンＳＣに投写される映像ＰＩＧ０は、水平方向および垂直方向のそれぞれに台形歪みを生じる。なお、図１では、説明の便を図って、プロジェクター１００内に含まれる液晶パネル部１９２を、プロジェクター１００外に出して表示している。

そこで、射影変換の手法を利用して、スクリーンＳＣに投写される映像と逆方向に歪ませた映像（補正後映像ＩＧ１）を液晶パネル部１９２上に形成させると、スクリーンＳＣ上に矩形の映像ＰＩＧ１が表示される（図１）。このように、台形歪みを生じた映像を、矩形（本来表示されるべき映像の形状）に見せるための補正を、台形歪み補正という。本実施例における台形歪み補正処理が、請求項における補正処理に相当する。

図２は、補正後映像データの作成方法を概念的に示す説明図である。図２(ａ)は、補正前映像ＩＧ０を、（ｂ）は、補正後映像ＩＧ１を示している。図２（ｂ）における破線は、補正前映像ＩＧ０の外形を示している。補正前映像ＩＧ０は、液晶パネル部１９２のフレーム一杯に表示されるように映像処理を施されているため、図２（ｂ）における破線は、すなわち、液晶パネル部１９２のフレームを示している。

本実施例において、補正前映像ＩＧ０、補正後映像ＩＧ１の座標とは、補正前映像ＩＧ０、補正後映像ＩＧ１が液晶パネル部１９２に表示された場合の、画素座標をいう。以下、補正後映像ＩＧ１が表示されている場合の液晶パネル部１９２の画素座標を、補正後座標という。なお、液晶パネル部１９２の画素座標のうち、補正後映像ＩＧ１が表示されていない領域の画素座標も、補正後座標を用いて呼ぶ。補正後座標を、逆射影変換により補正前映像ＩＧ０における座標位置（液晶パネルの画素座標）に変換した座標を、補正前座標という。

補正後映像ＩＧ１を表す補正後映像データの作成方法の概要について、図２に基づいて説明する。補正後映像データを作成するには、補正後映像ＩＧ１を構成する全ての画素座標の画素値（Ｒ，Ｇ，Ｂの各値）を、補正前映像ＩＧ０の画素値に基づいて求める。例えば、図２に示す補正後映像ＩＧ１の真ん中の四角で囲まれた座標Ｐ１（Ｘ，Ｙ）の画素値を求める方法について説明する。

まず、画素値を求めたい補正後座標Ｐ１（Ｘ，Ｙ）を補正前座標Ｐ０（ｘ,ｙ）に変換する。補正前映像ＩＧ０と補正後映像ＩＧ１とは、整数倍の対応関係とはなっていないため、算出された補正前座標Ｐ０（ｘ,ｙ）は、小数を含んでいる。そのため、補正後座標Ｐ１（Ｘ，Ｙ）の画素値を求めるには、補正前座標Ｐ０（ｘ,ｙ）の近傍の１６座標の画素値を用いて、補正前座標Ｐ０（ｘ,ｙ）の画素値を推定する。これを、画素補間という。したがって、変換された補正前座標Ｐ０（ｘ,ｙ）に基づいて、近傍の画素ブロックを読み出し、フィルター係数を用いて画素補間を行う。これにより、補正後映像ＩＧ１の座標Ｐ１（Ｘ，Ｙ）の画素値が求められる。すなわち、補正後映像ＩＧ１を表す補正後映像データは、補正後映像ＩＧ１を構成する全ての画素（座標）の画素値を、１画素ごとに、上記の画素補間を行うことによって作成される。

図３は、画素補間の方法を概念的に示す図である。図３では、上記した補正後座標Ｐ１（Ｘ，Ｙ）を変換した補正前座標Ｐ０（ｘ，ｙ）の画素値を画素補間により求める方法を例示している。図中、補正前座標Ｐ０（ｘ，ｙ）を、ハッチングを付した丸印で示し、その周辺１６座標を白丸印で示している。補正前座標Ｐ０（ｘ，ｙ）の画素値は画素補間によって求められるため、補正前座標Ｐ０（ｘ,ｙ）の画素値を「補間画素」、周辺１６座標の画素値は、補正前映像データであり既知であるため「既知画素」とも称する。

図３では、既知画素である１６画素の画素値を、ＤＡＴＡ［ｍ］［ｎ］（ｍ＝０，１，２，３（ｘ方向）；ｎ＝０，１，２，３（ｙ方向））と示している。補間画素は、この１６画素の画素値とフィルター係数との畳み込み演算により求められる。フィルター係数は、補間画素と既知画素との距離（例えば、ＤＡＴＡ［１］［１］の既知画素と補間画素との距離は、ｘ方向にｄｘ、ｙ方向にｄｙである）による影響を考慮した係数であり、既知画素ごとに定められる。図３では、フィルター係数は、ＣＯＥＦ［ｍ］［ｎ］（ｍ＝０，１，２，３（ｘ方向）；ｎ＝０，１，２，３（ｙ方向））と示している。なお、本実施例において、２次元のフィルター係数を用いているが、フィルター係数を１次元に分解してもよい。

Ａ−２．プロジェクターの構成：
図４は、本発明の一実施例としてのプロジェクターの構成を概略的に示すブロック図である。図示するように、プロジェクター１００は、映像入力部１１０と、ＩＰ変換部１１２と、解像度変換部１１４と、映像合成部１１６と、台形歪み補正部１２０と、液晶パネル駆動部１４０と、フレームバッファー１５０と、高速バス制御部１６０と、低速バス制御部１６２と、プロセッサー部１７０と、撮像部１８０と、センサー部１８２と、照明光学系１９０と、液晶パネル部１９２と、投写光学系１９４と、を中心に構成されている。上記した構成要素のうち、照明光学系１９０、液晶パネル部１９２、投写光学系１９４を除く各構成要素は、高速バス１０２または低速バス１０４を介して互いに接続されている。本実施例における台形歪み補正部１２０が請求項における台形歪み補正装置に相当する。

映像入力部１１０は、図示しないＤＶＤプレーヤーやパーソナルコンピューターなどからケーブルを介して入力された入力映像信号に対して、必要によりＡ／Ｄ変換を行い、デジタル映像信号をＩＰ変換部１１２に供給する。

ＩＰ変換部１１２は、映像入力部１１０から供給された映像データのフォーマットを、インタレース方式からプログレッシブ方式に変換する処理を実行し、得られた映像データを解像度変換部１１４に供給する。

解像度変換部１１４は、ＩＰ変換部１１２から供給された映像データに対して、サイズの拡大処理または縮小処理（すなわち、解像度変換処理）を施し、得られた映像データを、映像合成部１１６に供給する。

映像合成部１１６は、解像度変換部１１４から供給された映像データとメニュー画面などのＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）とを合成して、フレームバッファー１５０に、補正前映像データとして書き込む。

フレームバッファー１５０は、１フレームまたは複数フレームのデータを格納できる。本実施例では、フレームバッファー１５０として、安価で大容量なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いている。本実施例におけるフレームバッファー１５０が請求項におけるフレーム映像記憶部に相当する。

台形歪み補正部１２０は、スクリーンＳＣに対してプロジェクター１００の投写軸を傾けた状態で投写した場合に生じる台形歪みを補正する。具体的には、フレームバッファー１５０に格納されている補正前映像データが表す補正前映像を、台形歪みを補償する形状で液晶パネル部１９２に表示させるため、補正前映像データに対して補正処理を施し、補正後映像データとして、液晶パネル駆動部１４０に供給する。台形歪み補正部１２０については、後に詳述する。

液晶パネル駆動部１４０は、台形歪み補正部１２０を経て入力されたデジタル映像信号に基づいて、液晶パネル部１９２を駆動する。液晶パネル部１９２は、複数の画素をマトリクス状に配置した透過型液晶パネルにより構成される。液晶パネル部１９２は、液晶パネル駆動部１４０によって駆動され、マトリクス状に配置された各画素における光の透過率を変化させることにより、照明光学系１５２から照射された照明光を、映像を表す有効な映像光へと変調するための映像を形成する。本実施例において、液晶パネル部１９２のモードはＷＵＸＧＡであり、解像度は１９２０×１２００ドットである。本実施例では、液晶パネル画素座標を、ｘ＝０〜１９１９、ｙ＝０〜１１９９と規定している。なお、液晶パネル部１９２は、本実施例と異なる解像度のものを用いてもよい。

照明光学系１５２は、例えば、高圧水銀ランプ、超高圧水銀ランプ等のランプ類や、その他の発光体を備えて構成される。投写光学系１９４は、プロジェクター１００の筐体の前面に取り付けられており、液晶パネル部１９２によって映像光へと変調された光を拡大して、スクリーンＳＣに投写する。投写光学系１９４はズームレンズ（図示せず）を備え、液晶パネル部１９２を透過した光を投写する際の拡大の程度（ズーム状態）を変化させることができる。本実施例における液晶パネル駆動部１４０、液晶パネル部１９２、照明光学系１９０、投写光学系１９４が、請求項における映像光出力部に相当する。

プロセッサー部１７０は、記憶部（図示しない）に記憶された制御プログラムを読み出して実行することにより、プロジェクター１００内の各部の動作を制御する。また、撮像部１８０により撮像された撮影画像や、センサー部１８２により検出されるプロジェクター１００の傾きや、ユーザからの指示に基づいて、後述する補正後座標（Ｘ０〜Ｘ３、Ｙ０〜Ｙ３）（図２参照）、座標変換行列の変換係数（後に詳述する）を算出し、台形歪み補正部１２０に出力する。なお、本実施例において、プロセッサー部１７０は、ユーザからの指示をプロジェクター１００本体に設けられた操作パネル(図示しない)を通じて受け取る構成にしているが、例えば、リモコンを通じたユーザからの指示をリモコン制御部が受信して、低速バス１０４を介してプロセッサー部１７０がユーザからの指示を受信する構成にしてもよい。

撮像部１８０は、ＣＣＤカメラを有しており、撮影映像を生成する。撮像部１８０により生成された撮影映像は、図示せざる撮影映像メモリ内に格納される。なお、撮像部１８０は、ＣＣＤカメラの代わりに他の撮像デバイスを有することも可能である。

センサー部１８２は、プロジェクター１００の鉛直方向からの傾きを検出することにより、撮像部１８０のＣＣＤ光軸が水平面となす傾き角度を検出することができる。

Ａ−３．台形歪み補正部：
台形歪み補正部１２０は、上記したように、フレームバッファー１５０に格納されている補正前映像データが表す補正前映像を、台形歪みを補償する形状に補正した補正後映像データを生成する。図５は、台形歪み補正部１２０の構成を示す機能ブロック図である。台形歪み補正部１２０は、キャッシュブロック制御部１２１と、キャッシュブロック記憶部１２２と、キャッシュブロック用タグ情報記憶部１２３と、補間ブロック読み出し部１２４と、画素補間部１２５と、ＦＩＦＯ部１２６と、レジスター部１２７と、制御部１２８と、座標変換部１２９と、フィルター係数算出部１３０と、ヒット判定部１３１と、先読みリクエスト発行部１３２と、を中心に構成される。

キャッシュブロック制御部１２１は、フレームバッファー１５０に格納されている補正前映像データを、８×８画素からなる画素ブロック単位で取得してキャッシュブロック記憶部１２２に格納する。なお、以下の説明では、この８×８画素からなる画素のブロックを「キャッシュブロック」と称する。また、キャッシュブロック制御部１２１は、キャッシュブロック用タグ情報記憶部１２３に格納されているタグ情報を更新する。キャッシュブロック制御部１２１が取得するキャッシュブロックは、後述するように、ヒット判定部１３１またはリクエスト発行部１３２によって指定される。

キャッシュブロック記憶部１２２は、フレームバッファー１５０に格納されている１フレーム分の補正前映像データの一部のデータが、８×８画素からなるキャッシュブロック単位で格納できる。キャッシュブロック記憶部１２２は、１つのキャッシュブロック（８×８画素からなる映像データ）を格納できるブロック領域を複数備える。本実施例では、後に詳述するように、キャッシュブロック記憶部１２２は２４０列×４行のブロック領域を備える。本実施例において、キャッシュブロック記憶部１２２は、小容量で高速なＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成され、当該ＳＲＡＭは、後に詳述するように、１ポートのＲＡＭを用いて、読み出しと書き込みとを同時に行うことができる構成を実現している。本実施例におけるキャッシュブロック記憶部１２２が請求項におけるブロック映像記憶部に相当する。また、本実施例における８×８画素からなるキャッシュブロックが、請求項におけるＭ×Ｎ（Ｍ，Ｎ≧２）個の画素から成るブロック映像データに相当する。すなわち、本実施例において、Ｍ＝８，Ｎ＝８である。

キャッシュブロック用タグ情報記憶部１２３は、キャッシュブロック記憶部１２２をブロック領域単位で管理する際の管理情報であるタグ情報を格納する。

補間ブロック読み出し部１２４は、画素補間部１２５における画素補間に必要な４×４画素からなる補間ブロックを、キャッシュブロック記憶部１２２から読み出して、画素補間部１２５に供給する。本実施例における４×４画素からなる補間ブロックが、請求項におけるＫ×Ｌ（２≦Ｋ≦Ｍ，２≦Ｌ≦Ｎ）個の画素から成る補間ブロック映像データに相当する。すなわち、本実施例において、Ｋ＝４，Ｌ＝４である。

画素補間部１２５は、補間ブロック読み出し部１２４から供給される補間ブロックと、フィルター係数算出部１３０から供給されるフィルター係数とに基づいて画素補間処理を実行し、補間画素（補正後映像の画素）の値を求めて、ＦＩＦＯ部１２６を介して液晶パネル駆動部１４０(図４)に出力する。

レジスター部１２７は、プロセッサー部１７０から供給されるパラメーターを格納する。具体的には、レジスター部１２７には、補正前映像の１フレームのフレーム幅、フレーム高さ、座標変換行列の変換係数Ａ〜Ｈなどのパラメーターが格納される。変換係数Ａ〜Ｈは、プロセッサー部１７０において、下記の射影変換の行列式（式１）を用いて算出される。具体的には、プロセッサー部１７０は、補正前座標（ｘ０〜ｘ３、ｙ０〜ｙ３）（図２参照）が射影変換により、補正後座標（Ｘ０〜Ｘ３、Ｙ０〜Ｙ３）（図２参照）に変換されたものとして、その補正後映像ＩＧ１の４つの座標（Ｘ０〜Ｘ３、Ｙ０〜Ｙ３）を、行列式(式１)に入力して、係数Ａ〜Ｈを導出する。

本実施例では、補正後映像データの生成処理が開始される前に、台形歪み補正前にスクリーンＳＣに表示されている映像ＰＩＧ０を、撮像部１８０で撮像する。プロセッサー部１７０(図４)は、撮像した映像に基づいて、台形歪み補正後の補正後映像ＩＧ１における４つの頂点の座標（Ｘ０〜Ｘ３、Ｙ０〜Ｙ３）(図２（ｂ）)を求めている。

なお、センサー部１８２によって、プロジェクター１００の鉛直方向からの傾きを検出して、検出された角度に基づいて、補正後座標（Ｘ０〜Ｘ３、Ｙ０〜Ｙ３）を求めるようにしてもよい。また、ユーザがリモコンを操作して、手動で台形歪み補正を行うようにしてもよい。そのような場合には、プロセッサー部１７０は、リモコン制御部を介して受け取った、ユーザからの指示に基づいて、補正後座標（Ｘ０〜Ｘ３、Ｙ０〜Ｙ３）を求める。

制御部１２８は、台形歪み補正部１２０全般の制御を行う。例えば、制御部１２８に入力される同期信号に従って、フレームの始まりを示すフレームスタート信号を座標変換部１２９に対して出力する。同期信号は、例えば、１秒間に６０フレーム表示される場合には、１／６０秒毎に入力される。

座標変換部１２９は、レジスター部１２７から供給される座標変換係数Ａ〜Ｈと、以下の（式２）、（式３）を用いて、台形歪み補正を行った後の補正後映像ＩＧ１の座標値（補正後座標）を、補正前映像ＩＧ０（矩形の映像）の座標値（補正前座標）に変換する。補正前映像ＩＧ０と補正後映像ＩＧ１とは、整数倍の対応関係とはなっていないため、座標変換部１２９にて算出された補正前座標は、小数を含んでいる。座標変換部１２９は、補正前座標を、整数部と小数部に分けて、整数部をヒット判定部１３１および先読みリクエスト発行部１３２に供給し、小数部をフィルター係数算出部１３０に供給する。

ここで、上記した補正前座標の算出方法について説明する。補正後映像ＩＧ１は、補正前映像ＩＧ０を射影変換することにより得られた映像であると考えられるため、補正前座標は、補正後座標について、下記の（式２）、（式３）に基づいて、逆射影変換することによって算出される。補正前座標（ｘ，ｙ）が射影変換により補正後座標（Ｘ，Ｙ）に変換されたものとする。

上記（式２）、（式３）中の係数Ａ〜Ｈは、レジスター部１２７に記憶されている。

フィルター係数算出部１３０は、座標変換部１２９から供給される小数部に基づいて、画素補間処理を実行する際に用いられるフィルター係数を、フィルター係数テーブルより選択して、選択されたフィルター係数を画素補間部１２５に供給する。フィルター係数テーブルは、図３に示す補間画素と既知画素との距離とフィルター係数との関係を示すテーブルであり、予め算出された結果がフィルター係数算出部１３０の備えるメモリに格納されている。本実施例における画素補間部１２５、座標変換部１２９、フィルター係数算出部１３０が請求項における補正処理部に相当する。

ヒット判定部１３１は、座標変換部１２９から供給された補正前座標の整数部に基づいて、画素補間部１２５における画素補間に用いられる座標の画素値がキャッシュブロック記憶部１２２に格納されているか否かを判定する。以下、この判定を「ヒット判定」と称する。ヒット判定の結果、キャッシュブロック記憶部１２２に画素補間に必要な画素値が格納されていない場合には、キャッシュブロック制御部１２１に対して、必要なキャッシュブロックの取得要求を出す。ヒット判定の結果、キャッシュブロック記憶部１２２に画素補間に必要な画素値が格納されている場合には、補間ブロック読み出し部１２４に対してキャッシュブロック記憶部１２２における読み出し位置を供給する。ヒット判定の処理の流れについては、後述する。

先読みリクエスト発行部１３２は、座標変換部１２９に供給された補正前座標の整数部に基づいて、その後の画素補間処理に必要になるキャッシュブロックを予測して、そのキャッシュブロックを、フレームバッファー１５０から読み込んでキャッシュブロック記憶部１２２に格納させる。具体的な処理については、後述する。なお、上記したキャッシュブロックの予測を、「先読み判定」とも称する。

図６は、補正後映像データ生成処理の流れを模式的に示す工程図である。座標変換部１２９(図５)はフレームスタート信号が入力されたか否かを判断する（ステップＳ１０２）。座標変換部１２９は、フレームスタート信号が入力されるまでは待機して(ステップＳ１０２においてＮＯ)、フレームスタート信号が入力されると (ステップＳ１０２においてＹＥＳ)、上記したように、補正後映像の座標（補正後座標）を座標変換して補正前座標を求める（ステップＳ１０４）。

座標変換部１２９が算出した補正前座標の整数部に基づいて、ヒット判定部１３１(図５)が補間ブロックの読み出し位置を補間ブロック読み出し部１２４に供給すると、補間ブロック読み出し部１２４(図５)は、供給された読み出し位置に基づいて補間ブロックをキャッシュブロック記憶部１２２から読み出す（ステップＳ１０６）。一方、フィルター係数算出部１３０(図５)は、ステップＳ１０４で求められた補正前座標の小数部に基づいて、フィルター係数テーブルからフィルター係数を選択する。ヒット判定部１３１および補間ブロック読み出し部１２４におけるブロックリード処理と、フィルター係数算出部１３０におけるフィルター係数算出処理とは並列に行われ、両処理が終了すると、ステップＳ１１０の処理に進む。

画素補間部１２５（図５）は、補間ブロック読み出し部１２４から補間ブロックが供給され、フィルター係数算出部１３０からフィルター係数が供給されると、供給された補間ブロックとフィルター係数とを用いて、畳み込み演算により、補正後座標の画素値を算出する（ステップＳ１１０）。

以上のステップＳ１０４〜ステップＳ１１０を、補正後座標（Ｘ，Ｙ）＝（０，０）〜（フレーム幅−１，フレーム高さ−１）まで繰り返して行うことにより、補正後映像データが生成される。本実施例では、フレーム幅１９２０、フレーム高さ１２００であるため、補正後座標（Ｘ，Ｙ）＝（０，０）〜（１９１９，１１９９）まで、ステップＳ１０４〜ステップＳ１１０を繰り返して行う。なお、フレーム幅、フレーム高さが本実施例と異なる場合には、ステップＳ１０４〜ステップＳ１１０を、補正後座標（Ｘ，Ｙ）＝（０，０）〜（フレーム幅−１，フレーム高さ−１）まで繰り返して行うことにより、補正後映像データが生成される。

図７は、補正後映像の１画素の画素値の算出における各処理のタイミングを示すタイミング図である。制御部１２８がフレームスタート信号を出力して座標変換部１２９が受信すると、座標変換部１２９は、座標変換処理を開始する。座標変換部１２９における座標変換処理が終了する（補正前座標が算出される）と、フィルター係数算出部１３０がフィルター係数の算出処理を開始するとともに、ヒット判定部１３１がヒット判定のためのタグ情報の読み出し処理を開始する。

ヒット判定部１３１におけるヒット判定の結果、読み出されるべき補間ブロックがキャッシュブロック記憶部１２２に格納されていない場合には、ヒット判定部は目的の補間ブロックを含むキャッシュブロックがキャッシュブロック記憶部１２２に格納されるのを待つ（以下、「ブロックライト待ち」と称する）。

また、フィルター係数算出処理およびタグ情報の読み出し処理と同時に、先読みリクエスト発行部１３２が、先読みリクエストの要否を判定し、必要であれば、先読みリクエストを発行する。キャッシュブロック制御部１２１は、ヒット判定部１３１または先読みリクエスト発行部１３２からキャッシュブロックの読み出し要求が発行されたら、フレームバッファー１５０からキャッシュブロックを読み出して、キャッシュブロック記憶部１２２に格納する。目的の補間ブロックを含むキャッシュブロックがキャッシュブロック記憶部１２２に格納され、ヒット判定部１３１によりヒット判定がなされると、補間ブロック読み出し部１２４は補間ブロックを読み出す。

フィルター係数算出部１３０におけるフィルター係数の算出および補間ブロックの読み出しが終了すると、画素補間部１２５は画素補間を開始する。図７において、実線の枠は処理時間が固定、破線の枠は処理時間が可変であることを表す。なお、図７における枠の長さは処理の長さを表すものではない。本実施例では、先読みリクエストを行うことにより、ヒット判定部におけるブロックライト待ちの時間を短くしている。

Ａ−４．先読み判定：
先読みリクエスト発行部１３２における先読み判定についての説明に先立って、本実施例におけるフレームバッファー１５０、キャッシュブロック記憶部１２２およびキャッシュブロック用タグ情報記憶部１２３の関係と、キャッシュブロックと補間ブロックとの関係について詳細に説明する。

図８は、フレームバッファー１５０とキャッシュブロック記憶部１２２との関係を模式的に示す図である。図８では、フレームバッファー１５０に格納されている１フレーム分の補正前映像データを、８×８画素からなるキャッシュブロック単位に分割した状態を示している。本実施例において、フレームバッファー１５０に格納されている補正前映像データは、１９２０×１２００画素によって構成されており、このような補正前映像データが２４０×１５０個のキャッシュブロックに分割されている。各キャッシュブロック内に記載されている文字列（ｘ，ｙ）は、そのキャッシュブロックのｘ方向およびｙ方向の位置（列番号，行番号）を示している。本実施例において、列が並んでいる方向をｘ方向、行方向行が並んでいる方向をｙ方向としている。本実施例におけるｘ方向が請求項におけるライン方向、ｙ方向が請求項におけるピクセル方向に、それぞれ相当する。

キャッシュブロック記憶部１２２は、１つのキャッシュブロックを格納できるブロック領域を、２４０列×４行個備える。図８では、各ブロック領域を識別するために、（列（０〜２３９），行（０〜３））の番号を付している。キャッシュブロック記憶部１２２には、フレームバッファー１５０に格納されている１フレーム分の補正前映像データの一部のデータが、２４０×４個格納できる。

本実施例では、台形歪み補正処理が開始される際に、フレームバッファー１５０から（０，０）〜（２３９，３）のキャッシュブロックが読み出され、キャッシュブロック記憶部１２２に格納される。キャッシュブロックは、キャッシュブロック記憶部１２２において、各キャッシュブロックの列番号と同一の列番号のブロック領域に格納される。したがって、台形歪み補正処理が開始される際には、キャッシュブロック記憶部１２２の各ブロック領域には、ブロック領域の列番号、行番号と同一の列番号、行番号を有するキャッシュブロックが格納される（図８）。すなわち、キャッシュブロック記憶部１２２の幅はフレームバッファー１５０の幅と同じであり、キャッシュブロック記憶部１２２の高さは、４キャッシュブロック分であり、キャッシュブロック記憶部１２２には、１フレームの３２ライン（４キャッシュブロック×８ｐｘ）分の画素データが格納されている。キャッシュブロック記憶部１２２において、キャッシュブロックがフレームバッファー１５０の列番号の順に、順次格納されているため、後述するｘ方向のヒット判定検索を高速に行うことができる。

キャッシュブロック用タグ情報記憶部１２３は、キャッシュブロック記憶部１２２をブロック領域単位で管理する際の管理情報であるタグ情報を格納する。図９は、キャッシュブロック記憶部１２２とキャッシュブロック用タグ情報記憶部１２３との関係を概念的に示す図である。図示するように、キャッシュブロック用タグ情報記憶部１２３には、キャッシュブロック記憶部１２２の２４０×４個のブロック領域に対応させて２４０×４個のタグ情報が格納されている。

具体的には、タグ情報として、（１）フレームバッファー１５０からキャッシュブロック記憶部１２２への書き込み待ちか否かを示す情報（書き込み待ちの場合ＷＲＩＴＩＮＧ＝１）、（２）ブロック領域のデータが有効か無効かを示す情報（有効の場合ＶＡＬＩＤ＝１、無効の場合ＶＡＬＩＤ＝０）、及び（３）ブロック領域に格納されているキャッシュブロックがフレームバッファー１５０のどの位置のブロックかを示す座標Ｙ＿ＡＤＲが格納されている。（１）の座標Ｙ＿ＡＤＲは、キャッシュブロックの左上端の画素のフレームバッファー１５０におけるｙ座標を１／８にした情報を保持する。本実施例では、図８に示す行番号を座標Ｙ＿ＡＤＲとする。（２）において、有効とは、座標Ｙ＿ＡＤＲのキャッシュブロックがキャッシュブロック記憶部１２２に格納されていること、無効とは座標Ｙ＿ＡＤＲのキャッシュブロックがキャッシュブロック記憶部１２２に格納されていないことを示す。本実施例において、台形歪み補正処理開始の際に、（０，０）〜（２３９，３）のキャッシュブロックがキャッシュブロック記憶部１２２に格納される前は、すべのタグ情報において、「無効（ＶＡＬＩＤ＝０」となっている。

図１０は、キャッシュブロックと補間ブロックとの関係を示す図である。図１０において、補間ブロックを斜線ハッチングを付して図示している。本実施例において、キャッシュブロックは８×８画素からなり、補間ブロックは４×４画素からなるため、補間ブロックは、キャッシュブロックの一部となる。

補間ブロックは、（１）１つのキャッシュブロックに含まれる場合、（２）ｙ方向に隣接する２つのキャッシュブロックに跨る場合、（３）ｘ方向に隣接する２つのキャッシュブロックに跨る場合、（４）２行×２列の４つのキャッシュブロックに跨る場合がある。図１０では、（４）２行×２列の４つのキャッシュブロックに跨る場合が例示されている。

後述するように、キャッシュブロック記憶部１２２に格納されるキャッシュブロックは、台形歪み補正処理の進行にしたがって、更新される。したがって、台形歪み補正処理の途中では、図１０に示すように、キャッシュブロック記憶部１２２に格納されるキャッシュブロックが、フレームバッファー１５０の図示したような位置のキャッシュブロックになっている。画素補間に必要な補間ブロックは、後述するように、ヒット判定部１３１から供給される位置情報に基づいて読み出される。

図１１は、先読みリクエスト発行部１３２における先読み判定を概念的に示す図である。図１１において、補正前映像データのキャッシュブロック（ｎ，ｍ），キャッシュブロック（ｎ，ｍ＋１），キャッシュブロック（ｎ，ｍ＋２），キャッシュブロック（ｎ，ｍ＋３）が、キャッシュブロック記憶部１２２のブロック領域（ｎ，０），ブロック領域（ｎ，１），ブロック領域（ｎ，２），ブロック領域（ｎ，３）に格納されているものとする。

先読みリクエストの条件は、先読みリクエスト発行部１３２に入力された補正前座標の整数部Ｉｎｔ（ｘ，ｙ）が、キャッシュブロック記憶部１２２に格納されている同一列のキャッシュブロックのうち、行番号が一番大きいキャッシュブロックに入ったことである。先読みリクエストが発行されると、当該行番号が一番大きいキャッシュブロックより１つ行番号が大きいキャッシュブロックが読み出され、キャッシュブロック記憶部１２２に格納されているキャッシュブロックのうち、行番号が一番小さいキャッシュブロックが格納されている領域に上書きされる。

例えば、図１１の例の場合、先読みリクエスト発行部１３２に入力された補正前座標の整数部Ｉｎｔ（ｘ、ｙ）は、キャッシュブロック（ｎ，ｍ＋３）に入っている。キャッシュブロック記憶部１２２に格納されているｎ列のキャッシュブロックのうち、キャッシュブロック（ｎ，ｍ＋３）は行番号が一番大きいキャッシュブロックであるため、次のキャッシュブロック（ｎ，ｍ＋４）が読み出される（先読みされる）。そして、キャッシュブロック記憶部１２２に格納されているｎ列のキャッシュブロックのうち行番号が一番小さいキャッシュブロック（ｎ，ｍ）が格納されているブロック領域（ｎ，０）に、先読みしたキャッシュブロック（ｎ，ｍ＋４）が上書きされる。

上記の通り先読みリクエストの条件を定めたのは、以下の理由による。通常、台形歪み補正において、補正後座標を補正前座標に変換する座標変換では、回転、反転等がない場合には、図２に示すように、補正前映像の上方から下方へと画素補間に必要な補間ブロックは移動する。すなわち、ｘ座標を固定してみると、ｙ座標が小さい補間ブロックからｙ座標が大きい補間ブロックへと移動する。そのため、座標変換部１２９から先読みリクエスト発行部１３２に供給された補正前座標の整数部が、キャッシュブロック記憶部１２２に格納されているキャッシュブロックのうち、行番号が一番大きいブロックに入った場合には、次に先読みリクエスト発行部１３２に供給される補正前座標の整数部が入るブロックがない可能性がある。したがって、そのような場合には、その次のキャッシュブロックを読み出してキャッシュブロック記憶部１２２に格納することにより、その問題が解消されるからである。

ただし、キャッシュブロック記憶部１２２には、同一列について４ブロックしか格納できないため、その後の画素補間に使用される可能性の一番低い、行番号が一番小さいキャッシュブロックが格納されている領域に、先読みしたキャッシュブロックを格納する。

先読みリクエストの条件を満たす場合、リクエスト発行部１３２は、先読みリクエストを、キャッシュブロック制御部１２１に対して発行する。先読みリクエストは、先読みをするブロックのフレームバッファー１５０における座標、すなわちキャッシュブロックの行番号と列番号、およびキャッシュブロックを保存するキャッシュブロック記憶部１２２の座標位置、すなわちブロック領域の行番号と列番号を含む。また、先読みリクエスト発行部１３２は、先読みリクエストを発行するとともに、指定したブロック領域に対応するタグ情報を更新する。具体的には、ＷＲＩＴＩＮＧ＝１とし、Ｙ＿ＡＤＲを先読みするキャッシュブロックの座標（行番号）に設定する。

キャッシュブロック制御部１２１は、先読みリクエストに基づいて、フレームバッファー１５０から、指定された座標位置（列，行）のキャッシュブロックを読み出し、指定されたブロック領域（列，行）に読み出したキャッシュブロックを格納させる。キャッシュブロック記憶部１２２に指定されたキャッシュブロックが格納されると、先読みリクエスト発行部１３２は、キャッシュブロック用タグ情報記憶部１２３の該当するタグ情報を、ＶＡＬＩＤ＝１、ＷＲＩＴＩＮＧ＝０に更新する。

図１２は、先読みによりキャッシュブロック記憶部１２２に格納されるキャッシュブロックの変化を示す図である。図１２では、キャッシュブロック記憶部１２２における第２列に格納されているキャッシュブロックを例示している。図１２では、先読みリクエスト発行部１３２に入力された補正前座標の整数部Ｉｎｔ（ｘ，ｙ）との関係の理解を考慮して、キャッシュブロックを、左上端の画素の補正前映像における座標を用いて識別する。例えば、左上端の画素の補正前映像における座標が（１６，０）のキャッシュブロックを、キャッシュブロック（１６，０）と称する。

図１２（ａ）では、台形歪み補正処理開始時に格納されたキャッシュブロックが図示されている。すなわち、ブロック領域（２，０）にはキャッシュブロック（１６，０）、ブロック領域（２，１）にはキャッシュブロック（１６，８）、ブロック領域（２，２）にはキャッシュブロック（１６，１６）、ブロック領域（２，３）にはキャッシュブロック（１６，２４）が格納されている。先読みリクエスト発行部１３２に入力された補正前座標の整数部Ｉｎｔ（ｘ、ｙ）が、キャッシュブロック（１６，２４）に入った場合、すなわち、入力されたｙ座標の整数部が２４〜３１だった場合、先読みリクエストが発行されて、キャッシュブロック（１６，３２）が読み出される。そして、キャッシュブロック記憶部１２２の第２列に格納されているキャッシュブロックのうち、ｙ座標が一番小さいキャッシュブロック（１６，０）が格納されているブロック領域（２，０）に、読み出されたキャッシュブロック（１６，３２）が上書きされる（図１２（ａ），（ｂ））。

その後、先読みリクエスト発行部１３２に入力された補正前座標の整数部Ｉｎｔ（ｘ，ｙ）が、キャッシュブロック（１６，３２）に入った場合、すなわち、入力されたｙ座標の整数部が３２〜３９だった場合、先読みリクエストが発行されて、キャッシュブロック（１６，４０）が読み出される。そして、キャッシュブロック記憶部１２２の第２列に格納されているキャッシュブロックのうち、ｙ座標が一番小さいキャッシュブロック（１６，８）が格納されているブロック領域（２，１）に、読み出されたキャッシュブロック（１６，４０）が上書きされる（図１２（ｂ），（ｃ））。

図１３は、キャッシュブロック記憶部１２２に格納されているキャッシュブロックの一例を示す説明図である。図１３では、キャッシュブロック記憶部１２２に格納されているキャッシュブロックのうち、一例として、第２列に格納されているキャッシュブロックとフレームバッファー１５０の座標との関係を示している。キャッシュブロック記憶部１２２を示す図において、０，８，１６，３２，・・・，１８９６，１９０４，１９１２と記載されている番号は、キャッシュブロック記憶部１２２に格納されているキャッシュブロックの左上端の画素の補正前映像におけるｘ座標、すなわち、フレームバッファー１５０におけるｘ座標を示す。

図１３では、図１２における（ｂ）から（ｃ）への移行途中が図示されている。ブロック領域（２，０）にはキャッシュブロック（１６，３２）のデータが格納され、ブロック領域（２，１）にはキャッシュブロック（１６，４０）のデータが書き込み中であり、ブロック領域（２，２）にはキャッシュブロック（１６，１６）が格納され、ブロック領域（２，３）にはキャッシュブロック（１６，２４）が格納されている。

以上説明した先読み判定は、１フレームごとに行う構成にしてもよいし、１フレーム分先読み判定を行った結果を利用して（学習して）、後のフレームについて先読みリクエストを行う構成にしてもよい。さらに、台形歪補正量（角度等）と先読みとの関係を予めシミュレーションして記憶させておき、シミュレーションにしたがって先読みを行う構成にしてもよい。

Ａ−５．ヒット判定：
図１４は、タグ情報を用いたヒット判定の例を示す説明図である。図１４では、図１３に示したキャッシュブロック記憶部１２２に格納されているキャッシュブロックに対応するタグ情報が例示されている。すなわち、キャッシュブロック用タグ情報記憶部１２３の２列０行には、キャッシュブロック記憶部１２２におけるブロック領域（２，０）に関するタグ情報が格納されている。画素補間に用いる１６画素を、（ｘ［０］，ｙ［０］），（ｘ［１］，ｙ［１］），（ｘ［２］，ｙ［２］），・・・，（ｘ［１５］，ｙ［１５］）とした場合に、ヒット判定は、（ｘ［０］，ｙ［０］）から順に、１画素ずつ行う。例えば、（ｘ［０］，ｙ［０］）＝（１６，４０）である場合のヒット判定について、図１４に基づいて説明する。

（ｘ［０］，ｙ［０］）＝（１６，４０）が含まれるキャッシュブロックがキャッシュブロック記憶部１２２に格納されているか否か判定する場合、まず、ヒット判定部１３１は、キャッシュブロック用タグ情報記憶部１２３から該当する列のタグを抽出する。１つのキャッシュブロックは、８×８画素から成るため、画素補間に用いる画素のｘ座標を８で割ることにより、該当する列がわかる。（ｘ［０］，ｙ［０］）＝（１６，４０）は第２列に該当するため、第２列のタグを抽出する。

図１４において、抽出されたタグの情報が、紙面右側に記載されている。タグの行番号が小さい順にヒット判定を行う。以下、タグ情報を、ＴＡＧ［行番号］で表す。ＴＡＧ［０］は、ＷＲＩＴＩＮＧ＝０，ＶＡＬＩＤ＝１，Ｙ＿ＡＤＲ＝４である。ＷＲＩＴＩＮＧ＝０は、先読み中でないということ，ＶＡＬＩＤ＝１はデータが有効であるということをそれぞれ示している。また、Ｙ＿ＡＤＲ＝４を補正前映像のｙ座標に変換すると、４×８＝３２である。すなわち、ＴＡＧ［０］によれば、補正前映像のｙ座標＝３２のブロックがキャッシュブロック記憶部１２２に存在することがわかる。

ＴＡＧ［１］は、ＷＲＩＴＩＮＧ＝１，ＶＡＬＩＤ＝０，Ｙ＿ＡＤＲ＝５である。ＷＲＩＴＩＮＧ＝１は、先読み中であるということ，ＶＡＬＩＤ＝０はデータが無効であるということをそれぞれ示している。また、Ｙ＿ＡＤＲ＝５を補正前映像のｙ座標に変換すると、５×８＝４０である。すなわち、ＴＡＧ［１］によれば、補正前映像のｙ座標＝４０のブロックが先読み中であり、しばらく待てば読み出し可能であることがわかる。

ＴＡＧ［２］は、ＷＲＩＴＩＮＧ＝０，ＶＡＬＩＤ＝１，Ｙ＿ＡＤＲ＝２である。ＷＲＩＴＩＮＧ＝０は、先読み中でないということ，ＶＡＬＩＤ＝１はデータが有効であるということをそれぞれ示している。また、Ｙ＿ＡＤＲ＝２を補正前映像のｙ座標に変換すると、２×８＝１６である。すなわち、ＴＡＧ［２］によれば、補正前映像のｙ座標＝１６のブロックがキャッシュブロック記憶部１２２に存在することがわかる。

ＴＡＧ［３］は、ＷＲＩＴＩＮＧ＝０，ＶＡＬＩＤ＝１，Ｙ＿ＡＤＲ＝３である。ＷＲＩＴＩＮＧ＝０は、先読み中でないということ，ＶＡＬＩＤ＝１はデータが有効であるということをそれぞれ示している。また、Ｙ＿ＡＤＲ＝３を補正前映像のｙ座標に変換すると、３×８＝２４である。すなわち、ＴＡＧ［３］によれば、補正前映像のｙ座標＝２４のブロックがキャッシュブロック記憶部１２２に存在することがわかる。

すなわち、（ｘ［０］，ｙ［０］）＝（１６，４０）が含まれるキャッシュブロックがキャッシュブロック記憶部１２２に格納されているか否か判定した結果、（ｘ［０］，ｙ［０］）＝（１６，４０）が含まれるキャッシュブロックは先読み中であり、しばらく待てば、読み出し可能であると判定される。

図１５、１６は、ヒット判定部１３１(図５)におけるヒット判定処理の工程を模式的に示す工程図である。座標変換部１２９からヒット判定部１３１に対して補正前座標の整数部Ｉｎｔ（ｘ，ｙ）が入力されると、ヒット判定部１３１におけるヒット判定処理が開始される。ヒット判定部１３１は、座標変換部１２９から入力された補正前座標の整数部Ｉｎｔ（ｘ，ｙ）に基づいて、その周辺１６画素の座標（ｘ［０］，ｙ［０］），（ｘ［１］，ｙ［１］），（ｘ［２］，ｙ［２］），・・・，（ｘ［１５］，ｙ［１５］）を算出する（ステップＳ２０２）。この後の処理は、座標（ｘ［０］，ｙ［０］），（ｘ［１］，ｙ［１］），（ｘ［２］，ｙ［２］），・・・，（ｘ［１５］，ｙ［１５］）について、並列に行う。

ヒット判定部１３１は、周辺１６画素の座標の算出が終了すると、タグ情報（ＴＡＧ［０］，［１］，［２］，［３］）をキャッシュブロック用タグ情報記憶部１２３から読み出し（ステップＳ２０４）、ＴＡＧ［０］のＹ＿ＡＤＲ（すなわち、キャッシュブロックの行番号）が、ｙ［０］／キャッシュブロックの高さ（８ｐｘ）と同一か否かを判断する（ステップＳ２０６）。同一であった場合（ステップＳ２０６においてＹＥＳ）、ヒット判定部１３１はＴＡＧ［０］のＷＲＩＴＩＮＧ＝１か否かを判断する(ステップＳ２０８)。一方、同一でない場合は（ステップＳ２０６においてＮＯ）、ステップＳ２１６に進む。

ステップＳ２０８においてＷＲＩＴＩＮＧ＝１であった場合、ステップＳ２０４に戻り、ＷＲＩＴＩＮＧ＝０であった場合は、ヒット判定部１３１はＴＡＧ［０］のＶＡＬＩＤ＝１か否かを判断する（ステップＳ２１０）。ＶＡＬＩＤ＝１であった場合、ヒット判定部１３１は、ヒットしたタグに該当するキャッシュブロックの座標（列，行）を算出する（ステップＳ２１２）。一方、ＶＡＬＩＤ＝０であった場合は、ヒット判定部１３１は、キャッシュブロック（ｘ［０］／キャッシュブロックの幅（８ｐｘ），ｙ［０］／キャッシュブロックの高さ（８ｐｘ））の読み出し要求を、キャッシュブロック制御部１２１へ出力する（ステップＳ２１４）。

ステップＳ２１６，Ｓ２２６，Ｓ２３６では、それぞれ、ＴＡＧ［１］，ＴＡＧ［２］，ＴＡＧ［３］についてステップＳ２０６と同様の処理を行う。ステップＳ２１８，Ｓ２２８，Ｓ２３８では、それぞれ、ＴＡＧ［１］，ＴＡＧ［２］，ＴＡＧ［３］についてステップＳ２０８と同様の処理を行う。ステップＳ２２０，Ｓ２３０，Ｓ２４０では、それぞれ、ＴＡＧ［１］，ＴＡＧ［２］，ＴＡＧ［３］についてステップＳ２１０と同様の処理を行う。

すなわち、タグ情報に含まれるキャッシュブロックの行番号が、ｙ［０］／８と同一でなければ、次のタグ情報について同様の処理を行うというように、第０行のタグ情報から、第１行、第２行、第３行と順にタグ情報を判定していく。ステップＳ２０８，Ｓ２１８，Ｓ２２８，Ｓ２３８において、ＷＲＩＴＩＮＧ＝１ということは、当該タグ情報に対応するブロック領域にキャッシュブロックが書き込み中であるということであるため、書き込みが終了するまで、すなわちＷＲＩＴＩＮＧ＝０になるまで、タグ情報の読み出しと判定を繰り返す。ステップＳ２１０，Ｓ２２０，Ｓ２３０，Ｓ２４０においてＶＡＬＩＤ＝１である場合には、目的の座標の画素値が含まれるキャッシュブロックがキャッシュブロック記憶部１２２に存在する（ヒットした）といえるため、ヒットしたタグに該当するキャッシュブロックの座標（列，行）を算出する。

Ａ−６．キャッシュブロック記憶部の構成：
図１７は、キャッシュブロック記憶部１２２の構成を模式的に示す模式図である。本実施例におけるキャッシュブロック記憶部１２２は、１画素分の映像データを記憶可能な１ポートのＲＡＭを複数備える。具体的には、キャッシュブロック記憶部１２２は、８×８個の画素を記憶可能なＲＡＭで構成されるメインセットを単位として、メインセットを２４０（列）×４（行）個備える。すなわち、上記したブロック領域は、１つのメインセットで構成されており、１つのメインセットに、キャッシュブロックが１つ格納される。後に詳述するように、メインセットは、４×４個のＲＡＭで構成されるサブセットを単位として、２×２個のサブセットを備える。本実施例における「メインセットを２４０（列）×４（行）個備えるキャッシュブロック記憶部１２２」が、請求項における「メインセットを前記ライン方向および前記ピクセル方向にＩ×Ｊ（Ｉ，Ｊ≧２）個備えるブロック映像記憶部」に相当する。すなわち、本実施例では、Ｉ＝２４０，Ｊ＝４である。

本実施例において、ＲＡＭのアドレス指定は、各ＲＡＭを識別可能な「ＲＡＭ番号」と、サブセットを識別可能な「ワード番号」との組み合わせによって行われる。本実施例では、キャッシュブロック記憶部１２２を１ポートのＲＡＭで構成しており、同一のＲＡＭ番号を有するＲＡＭには、同一のアドレスバスおよびデータバスが接続されているため、あるＲＡＭ番号のＲＡＭから映像データを読み出している際に、同時に、同一のＲＡＭ番号を有する異なるＲＡＭに映像データを書き込むことはできない。そこで、本実施例では、以下に説明するようなＲＡＭの構成にすることにより、キャッシュブロック記憶部１２２内の同一列のブロック領域（メインセット）において、補間ブロックの読み出しとキャッシュブロックの書き込みとを同時に行えるキャッシュブロック記憶部１２２の構成を実現している。本実施例における「ＲＡＭ番号」及び「ワード番号」が、請求項における「独立メモリ識別番号」、及び「サブセット識別番号」にそれぞれ相当する。

本実施例において、ＲＡＭ番号の個数であるＲＡＭ個数は下記の（式４）、ワード番号の個数であるワード数は下記の（式５）、メインセットのグループ（後述するＰ，Ｑ，Ｒ，Ｄ等）の個数であるグループ数は下記の（式６）によって決定される。同一のグループのメインセットは、同一のＲＡＭ番号の組み合わせを有し、各グループは、互いに異なるＲＡＭ番号の組み合わせを有する。

（式６）中の「キャッシュブロック記憶部のライン数」は、キャッシュブロック記憶部１２２に格納される映像データのライン数である。すなわち、キャッシュブロック記憶部１２２に格納される映像データのｙ方向の画素数に相当する。本実施例では、（式６）中の「ｎ」は、１か２程度が適当である。グループ数が増加すると、ＲＡＭ個数が増加し、アドレスバスやデータバス等の配線が増加するため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）に実装することが困難になるからである。もとより、ＲＡＭ個数の制限のない場合等には、ｎを３以上とすることも可能である。本実施例では、少ないＲＡＭ個数で読み出しと書き込みを同時にできるＲＡＭ構成を実現している。図１７では、ｎ＝１、グループ数＝４の場合のキャッシュブロック記憶部１２２の構成を例示している。

図示するように、第１行のブロック領域はメインセットＰ、第２行のブロック領域はメインセットＱ、第３行のブロック領域はメインセットＲ、第４行のブロック領域はメインセットＳで構成されている。メインセットＰ，Ｑ，Ｒ，Ｓは、互いに異なるＲＡＭ番号のＲＡＭを備える。すなわち、キャッシュブロック記憶部１２２を構成するブロック領域は、同一行では同一のＲＡＭ番号の組み合わせを有し、行ごとに、ＲＡＭ番号の組み合わせが異なる。

本実施例におけるキャッシュブロック記憶部１２２は、１列に配置されるメインセットＰ，Ｑ，Ｒ，Ｓを１つのメインセット群として、２４０個のメインセット群を備える構成を有する。以後、メインセット群は、列番号を用いて識別する。例えば、第０列のメインセット群を「メインセット群０」、メインセット群０に含まれるメインセットを、それぞれ、「メインセットＰ０」，「メインセットＱ０」，「メインセットＲ０」，「メインセットＳ０」と称する。各メインセットが備えるＲＡＭのＲＡＭ番号は、Ｐ，Ｑ，Ｒ，Ｓの順に大きくなり、各メインセットが備えるサブセットのワード番号は、列番号が大きくなるに従って大きくなる。

メインセットの具体的なＲＡＭ構成について、メインセットＰ０，Ｑ０，Ｐ１，Ｑ１を例に挙げて、図１８〜２１に基づいて説明する。図１８は、メインセットＰ０の構成を模式的に示す模式図である。図１８（Ａ）は、メインセットＰ０を構成するＲＡＭのＲＡＭ番号の配列を示し、（Ｂ）はメインセットＰ０に含まれるサブセットのワード番号を示す。メインセットＰ０は、４×４個のＲＡＭで構成されるサブセットを、２×２個備える（図１８（Ａ））。各サブセットは、４×４画素で構成される補間ブロックと同一の４×４画素分の映像データを格納できる。

メインセットＰ０に含まれる４個のサブセットは、それぞれ、０，１，２，３のワード番号を有し、互いに識別可能である（図１８（Ｂ））。以下、サブセットを、メインセットのグループを識別するアルファベット（小文字）とワード番号とを用いて識別する。例えば、メインセットＰに含まれるサブセットであって、ワード番号が「０」のサブセットを、「サブセットｐ０」と称する。

サブセットｐ０を構成する４×４個のＲＡＭは、互いに異なるＲＡＭ番号を有し、そのＲＡＭ番号は０〜１５である（図１８（Ａ））。サブセットｐ１，ｐ２，ｐ３も同様に、それぞれを構成するＲＡＭのＲＡＭ番号は０〜１５であり、その配列もサブセットｐ０と同一である。すなわち、メインセットＰ０を構成する４個のサブセットは、ＲＡＭ番号の配列が同一である。各サブセットは異なるワード番号を有するため、ＲＡＭ番号とワード番号とを用いてＲＡＭのアドレス指定を行うことにより、同一のＲＡＭ番号を有するＲＡＭを一意に識別することができる。

続いて、図１９〜２１を用いて、メインセットＱ０，Ｐ１，Ｑ１の構成を説明する。図１９〜２１は、図１８と同様に（Ａ）にてメインセットを構成するＲＡＭのＲＡＭ番号の配列を示し、（Ｂ）にてメインセットに含まれるサブセットのワード番号を示す。

図１９は、メインセットＱ０の構成を模式的に示す模式図である。メインセットＱ０は、メインセットＰ０と異なるグループであるため、メインセットＰ０と異なるＲＡＭ番号のＲＡＭで構成され、メインセットＰ０と同一のメインセット群であるため、メインセットＰ０と同一のワード番号を有する。具体的には、メインセットＱ０に含まれるサブセットを構成する４×４個のＲＡＭのＲＡＭ番号はメインセットＰ０のＲＡＭ番号に続く連番である１６〜３１である（図１９（Ａ））。メインセットＱ０を構成するサブセットのワード番号は、メインセットＰ０と同様に０〜３である（図１９（Ｂ））。

図２０は、メインセットＰ１の構成を模式的に示す模式図である。メインセットＰ１は、メインセットＰ０と同一のグループであるため、メインセットＰ０と同一のＲＡＭ番号のＲＡＭで構成され、メインセットＰ０と異なるメインセット群であるため、メインセットＰ０と異なるワード番号を有する。具体的には、メインセットＰ１に含まれるサブセットを構成する４×４個のＲＡＭのＲＡＭ番号はメインセットＰ０と同一の０〜１５である（図２０（Ａ））。メインセットＰ１を構成するサブセットのワード番号は、メインセットＰ０のワード番号に続く連番である４〜７である（図２０（Ｂ））。

図２１は、メインセットＱ１の構成を模式的に示す模式図である。メインセットＱ１は、メインセットＱ０と同一のグループであるため、メインセットＱ０と同一のＲＡＭ番号のＲＡＭで構成され、メインセットＰ１と同一のメインセット群であるため、メインセットＰ１と同一のワード番号を有する。メインセットＱ１に含まれるサブセットを構成する４×４個のＲＡＭのＲＡＭ番号はメインセットＱ０と同一の１６〜３１である（図２１（Ａ））。メインセットＱ１を構成するサブセットのワード番号は、メインセットＰ１と同一の４〜７である（図２１（Ｂ））。

以上、メインセットＰ０，Ｑ０，Ｐ１，Ｑ１を例に挙げて、メインセットのＲＡＭの構成について説明したが、メインセットＲ，Ｓについても同様の規則に基づいたＲＡＭ番号およびワード番号を有する。具体的には、メインセットＲはＲＡＭ番号３２〜４７，メインセットＳはＲＡＭ番号４８〜６３を有する。また、ワード番号は、１列（１メインセット群）に対して連続する４つの番号が与えられ、列番号が大きくなると、列番号が４つずつ増加する。具体的には、列番号２のメインセット群（メインセットＰ２，Ｑ２，Ｒ２，Ｓ２）はワード番号８〜１１，列番号３のメインセット群（メインセットＰ３，Ｑ３，Ｒ３，Ｓ３）はワード番号１２〜１５，・・・・，列番号２３９のメインセット群（メインセットＰ２３９，Ｑ２３９，Ｒ２３９，Ｓ２３９）はワード番号９５６〜９５９である。

本実施例におけるＲＡＭ番号とワード番号は、例えば、キャッシュブロック記憶部１２２の設計者によって任意に設定可能である。したがって、ＲＡＭ番号およびワード番号は、本実施例に限定されず、例えば、偶数のみ、奇数のみの番号を用いてもよいし、無秩序な番号であってもよい。サブセットを構成するＲＡＭがそれぞれ異なるＲＡＭ番号であって、同一のメインセット群に属するメインセットが互いに異なるＲＡＭ番号の組み合わせを有し、ワード番号によって同一のＲＡＭ番号を有するＲＡＭを識別することが可能であればよい。また、ＲＡＭ番号の配列も本実施例に限定されない。これは、後述する第２、第３の実施例においても同様である。

キャッシュブロック記憶部１２２から補間ブロックを読み出す場合における、キャッシュブロック記憶部１２２のＲＡＭ構成と読み出される補間ブロックとの関係を図２２、２３に基づいて説明する。図２２は、キャッシュブロック記憶部１２２のＲＡＭ構成と読み出される補間ブロックとの関係を示す説明図である。図２２では、キャッシュブロック記憶部１２２のうちのメインセットＰ０，Ｑ０，Ｐ１，Ｑ１を抜き出して図示し、その他のメインセットの図示を省略している。すなわち、読み出される補間ブロックが、メインセットＰ０，Ｑ０，Ｐ１，Ｑ１のいずれかに含まれる場合を例示している。

上記したように、補間ブロックは、（１）１つのキャッシュブロックに含まれる場合、（２）ｙ方向に隣接する２つのキャッシュブロックに跨る場合、（３）ｘ方向に隣接する２つのキャッシュブロックに跨る場合、（４）２行×２列の４つのキャッシュブロックに跨る場合がある。図２２では、読み出される補間ブロック（４×４画素）が格納されているＲＡＭを、斜線ハッチングを付して示している。補間ブロックｈ１，ｈ２は、（１）１つのキャッシュブロックに含まれる場合、補間ブロックｈ３は、（２）ｙ方向に隣接する２つのキャッシュブロックに跨る場合、補間ブロックｈ４は、（３）ｘ方向に隣接する２つのキャッシュブロックに跨る場合、補間ブロックｈ５は、（４）２行×２列の４つのキャッシュブロックに跨る場合をそれぞれ例示している。

本実施例において、メインセットＰ０に含まれるサブセットｐ０〜ｐ３は、サブセットを構成するＲＡＭのＲＡＭ番号が互いに異なっており、かつ各サブセット内のＲＡＭの配列は同一である。そのため、メインセットＰ０内において、行方向、列方向ともに、ＲＡＭ４個ごとに同一のＲＡＭ番号のＲＡＭが配置されている。キャッシュブロック記憶部１２２のＲＡＭ構成がこのような構成であるとともに、補間ブロックｈが４×４画素から成るため、補間ブロックｈがメインセットＰ０内のどの位置に格納されていても、すなわち、補間ブロックが２つのサブセットに跨って格納されていても（例えば、補間ブロックｈ１）、４つのサブブロックに跨って格納されていても、補間ブロックｈが格納されているＲＡＭのＲＡＭ番号が重ならない。メインセットＰ１，Ｑ０，Ｑ１も同様に、それぞれの内のどの位置に補間ブロックｈが格納されていても、補間ブロックｈが格納されているＲＡＭのＲＡＭ番号が重ならない（例えば、補間ブロックｈ２）。

また、メインセットＰ０，Ｐ１は同一のグループであり、同一のＲＡＭ番号の配列を有する。したがって、メインセットＰ０とメインセットＰ１を合わせても、行方向に、ＲＡＭ４個ごとに同一のＲＡＭ番号のＲＡＭが配置されている。また、メインセットＱ０，Ｑ１は同一のグループであり、同一のＲＡＭ番号の配列を有するため、同様に、メインセットＱ０とメインセットＱ１を合わせても、行方向に、ＲＡＭ４個ごとに同一のＲＡＭ番号のＲＡＭが配置されている。そのため、補間ブロックｈがキャッシュブロック記憶部１２２内のどの位置に格納されていても、すなわち、補間ブロックｈが２つのメインセットに跨って格納されていても（例えば、補間ブロックｈ３、ｈ４）、４つのメインブロックに跨って格納されていても（例えば、補間ブロックｈ５）、補間ブロックｈが格納されているＲＡＭのＲＡＭ番号が重ならない。したがって、補間ブロックｈがキャッシュブロック記憶部１２２内のどの位置に格納されていても、補間ブロックｈに含まれる１６画素の映像データを１サイクルで（同時に）読み出すことができる。

図２３は、キャッシュブロック記憶部１２２のメインセット群０のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。図２３に示すように、読み出し中の補間ブロックｈが格納されているＲＡＭのＲＡＭ番号は４０〜５５（メインセットＲ０，Ｓ１に跨る）である。本実施例のキャッシュブロック記憶部１２２は、１ポートのＲＡＭで構成され、読み出し中のＲＡＭのＲＡＭ番号と異なるＲＡＭ番号を有するＲＡＭについては書き込みが可能である。すなわち、補間ブロックｈの読み出し中であっても、ＲＡＭ番号４０〜５５のＲＡＭを含まないメインセットＰ０，Ｑ０には書き込みが可能である。したがって、例えば、補間ブロックｈの読み出し中に、同時に、先読みしたキャッシュブロックをメインセットＰ０に書き込むことができる。その結果、座標変換部１２９によって算出された所定の１画素の補正前座標に基づいて、同一サイクルで（同時に）補間ブロックの読み出しと先読みによるキャッシュブロックの書き込みを行うことができる。

Ａ−７．実施例の効果：
上記したように、補間ブロックは、（１）１つのキャッシュブロックに含まれる場合、（２）ｙ方向に隣接する２つのキャッシュブロックに跨る場合、（３）ｘ方向に隣接する２つのキャッシュブロックに跨る場合、（４）２行×２列の４つのキャッシュブロックに跨る場合がある。本実施例のキャッシュブロック記憶部１２２によれば、読み出される補間ブロックが上記（１）〜（４）のどのような場合であっても、補間ブロック（１６画素）を１サイクルで（同時に）読み出すことができる。

また、本実施例のキャッシュブロック記憶部１２２によれば、補間ブロックの読み出しと同時に、読み出し中の補間ブロックが格納されていない他のメインセットに、キャッシュブロックを書き込むことができる。すなわち、補間ブロックの読み出しと同時に先読みしたキャッシュブロックの書き込みを行うことができる。

その結果、本実施例のプロジェクター１００によれば、台形歪み補正部１２０の処理クロックを高くすることができない場合であっても、同一サイクルでデータの読み出しと書き込みを行い、計算処理をパイプライン化することにより、１サイクルで１画素の計算を行うことが可能となるため、台形歪み補正処理の高速化を図ることができる。したがって、例えば、ＷＵＸＧＡ（１９２０×１２００ドット）のような高解像度の動画像映像を表示する場合に、スムーズに表示することができる。

また、本実施例のキャッシュブロック記憶部１２２では、１ポートのＲＡＭを用いて読み出しと書き込みとを同時にできる構成を実現しているため、２ポートのＲＡＭを用いる場合と比べて、小型化およびコスト低減を図ることができる。

また、サブセットを補間ブロックの画素数と同じＲＡＭ個数で構成するとともに、メインセットを同一のサブセットを複数用いて構成することにより、キャッシュブロック記憶部１２２を少ないＲＡＭ個数で構成することができる。したがって、配線を減らすことができ、容易にＬＳＩに実装することが可能となる。また、コスト低減に資することができる。

上記効果に加えて、本実施例におけるプロジェクター１００によれば、先読みリクエスト発行部１３２を備えるため、ｎ番目の画素の画素値を求める画素補間を行う際に、ｎ＋１番目以降の画素の画素値を求めるために必要なキャッシュブロックを前もって読み出して（先読みして）、キャッシュブロック記憶部１２２に格納することができる。したがって、ｎ＋１番目以降の画素の画素値を求める際に、改めて必要なキャッシュブロックをキャッシュブロック記憶部１２２に格納しなくてもよい。すなわち、図７に示すブロックライト待ちの時間を短縮することができる。したがって、台形歪み補正処理の高速化を図ることができる。

また、本実施例では、キャッシュブロック用タグ情報記憶部１２３において、タグ情報が、キャッシュブロック記憶部１２２が備える全てのブロック領域に対応して、ブロック領域の並びと同一の並びで格納されている。そして、キャッシュブロックは、キャッシュブロックの列番号と同一の列番号のブロック領域に格納されている。したがって、ヒット判定を行う際に、ヒット判定を行う対象の座標について、まず、タグ情報の列を抽出して、その列について、順次ヒット判定を行うため、ｘ座標の検索を簡略化でき、ヒット判定を高速化することができる。

また、本実施例では、１次バッファとして安価であるが大容量かつ低速なフレームバッファ（ＤＲＡＭ）を用い、２次バッファとして高価であるが小容量かつ高速なキャッシュメモリ（ＳＲＡＭ）を用いているため、コスト低減を図ることができる。

Ｂ．第２の実施例：
本実施例におけるキャッシュブロック記憶部１２２Ａは、第１の実施例におけるキャッシュブロック記憶部１２２とＲＡＭ構成が異なる。キャッシュブロック記憶部１２２Ａは、ｎ＝２、グループ数＝８のＲＡＭ構成を有する。本実施例のキャッシュブロック記憶部１２２Ａは、第１の実施例のキャッシュブロック記憶部１２２と、グループ数が異なるものの、１２２Ａを構成するメインセットの数、メインセットを構成するサブセットの数、サブセットを構成するＲＡＭの数は第１の実施例と同一であるので、その説明は省略する。

図２４は、第２の実施例におけるキャッシュブロック記憶部１２２Ａの構成を模式的に示す模式図である。本実施例のキャッシュブロック記憶部１２２Ａは、メインセットＰ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗの８グループのメインセットで構成される（グループ数＝８）。キャッシュブロック記憶部１２２Ａは、２列に配置されるメインセットＰ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗを１つのメインセット群として、１２０個のメインセット群を備える構成を有する。メインセットを構成するＲＡＭのＲＡＭ番号は、Ｐ＜Ｑ＜Ｒ＜Ｓ＜Ｔ＜Ｕ＜Ｖ＜Ｗの順に大きい。同一のメインセット群内の各メインセットは、同一のワード番号の組み合わせを有し、メインセット群の列番号が大きくなるに従って、ワード番号が大きくなる。本実施例において、メインセット群は、メインセット群を構成する２列のメインセットの列番号のうち小さい列番号を用いて識別する。すなわち、第０列、第１列のメインセットで構成されるメインセット群を「メインセット群０」、第２列、第３列のメインセットで構成されるメインセット群を「メインセット群２」と称する。

図２５は、キャッシュブロック記憶部１２２Ａのメインセット群０のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。図示するように、メインセットＰ０を構成するＲＡＭのＲＡＭ番号は０〜１５、メインセットＱ０を構成するＲＡＭのＲＡＭ番号は１６〜３１、メインセットＲ０を構成するＲＡＭのＲＡＭ番号は３２〜４７、メインセットＳ０を構成するＲＡＭのＲＡＭ番号は４８〜６３、メインセットＴ０を構成するＲＡＭのＲＡＭ番号は６４〜７９、メインセットＵ０を構成するＲＡＭのＲＡＭ番号は８０〜９５、メインセットＶ０を構成するＲＡＭのＲＡＭ番号は９６〜１１１、メインセットＷ０を構成するＲＡＭのＲＡＭ番号は１１２〜１２７である。

第１の実施例において説明したように、キャッシュブロック記憶部１２２に格納されるキャッシュブロックは、台形歪み補正処理の進行にしたがって、更新される。したがって、台形歪み補正処理の途中では、キャッシュブロック記憶部１２２Ａに格納されるキャッシュブロックが、フレームバッファー１５０の図１０に図示したような位置のキャッシュブロックになっている場合がある。図２５では、読み出し中の補間ブロックｈが連続した４×４画素に表示されるように、第０列のメインセットと第１列のメインセットとのｙ方向の位置をずらして示している。

本実施例のキャッシュブロック記憶部１２２Ａでは、補間ブロックｈがキャッシュブロック記憶部１２２Ａ内のいかなる位置に格納されていても、読み出しと同時に書き込みが可能なＲＡＭの構成を実現している。図２５に示す例では、読み出し中の補間ブロックｈはメインセットＲ０，Ｓ０，Ｔ０，Ｕ０に跨って格納されている。具体的には、補間ブロックｈは４２,４３,４６,４７,５０,５１,５４,５５,７２，７３，７６，７７，８０，８１，８４，８５に格納されている。したがって、補間ブロックｈの読み出し中に、同時にＲＡＭ番号４２,４３,４６,４７,５０,５１,５４,５５,７２，７３，７６，７７，８０，８１，８４，８５のＲＡＭにデータを書き込むことはできない。図２５に、書き込み不可のＲＡＭをハッチングを付して表示している。図示するように、書き込み不可のＲＡＭは、メインセットＲ０，Ｓ０，Ｔ０，Ｕ０に含まれるものの、メインセットＰ０，Ｑ０，Ｖ０，Ｗ０には含まれない。したがって、補間ブロックｈの読み出し中に、同時にメインセットＰ０，Ｑ０，Ｖ０，Ｗ０にキャッシュブロックを書き込むことができる。台形歪み補正処理では、ある座標の画素を生成（画素補間）する前後の時間では、一定回数メインセットＲ０，Ｓ０，Ｔ０，Ｕ０を使って補間ブロックをリードする。それと同時に、メインセットＲ０，Ｓ０，Ｔ０，Ｕ０より離れたメインセットＰ０，Ｑ０，Ｖ０，Ｗ０のブロックを更新（書き込み）するため、図７のブロックライト待ち時間を極力少なくできる。このような効果が得られるのは、キャッシュブロック記憶部１２２Ａ内の隣接するメインセット（ｘ，ｙ方向ともに）が、互いに異なるＲＡＭ番号の組み合わせを有するためである。

上記した第１の実施例では、図２３に示したように、読み出される補間ブロックｈが同一列内に格納されている限りはいかなる位置に格納されていようとも、補間ブロックｈの読み出しと同時にキャッシュブロックの書き込みを行うことができる。しかしながら、以下に説明するように、読み出し中の補間ブロックｈが２列のメインセットに跨る場合には、読み出しと書き込みが同時に行えない場合がある（行える場合もある）。図２６は、第１の実施例のキャッシュブロック記憶部１２２のメインセット群０，１のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。図２６でも図２５と同様に、読み出し中の補間ブロックｈが連続した４×４画素に表示されるように、第０列のメインセットと第１列のメインセットとのｙ方向の位置をずらして示している。

図２６に示す例では、読み出し中の補間ブロックｈはメインセットＲ０，Ｓ０，Ｐ１，Ｑ１に跨って格納されている。具体的には、補間ブロックｈはＲＡＭ番号８,９,１２,１３,１６,１７,２０,２１，４２，４３，４６，４７，５０，５１，５４，５５に格納されている。したがって、補間ブロックｈの読み出し中に、同時にＲＡＭ番号８,９,１２,１３,１６,１７,２０,２１，４２，４３，４６，４７，５０，５１，５４，５５のＲＡＭにデータを書き込むことはできない。図２６に、書き込み不可のＲＡＭをハッチングを付して表示している。図示するように、書き込み不可のＲＡＭは、メインセットＰ０，Ｑ０，Ｒ０，Ｓ０，Ｐ１，Ｑ１，Ｒ１，Ｓ１の全てに含まれる。メインセットＲ０，Ｓ０，Ｐ１，Ｑ１は、読み出し中の補間ブロックｈが含まれるメインセットであるため、キャッシュブロックを書き込む必要はなく、書き込み不可のＲＡＭが含まれていても問題ないものの、メインセットＰ０，Ｑ０，Ｒ１，Ｓ１は、キャッシュブロックを書き込む可能性があるにもかかわらず、書き込み不可である。このように、第１の実施例におけるキャッシュブロック記憶部１２２では、読み出し中の補間ブロックｈが２列のメインセットに跨る場合には、読み出しと書き込みが同時に行えない場合があるものの、読み出される補間ブロックｈが同一列内に格納されている限りはいかなる位置に格納されていようとも、補間ブロックｈの読み出しと同時にキャッシュブロックの書き込みを行うことができるため、台形歪み補正処理の高速化を図ることできる。また、第１の実施例のキャッシュブロック記憶部１２２は、第２の実施例のキャッシュブロック記憶部１２２ＡよりもＲＡＭ個数が少ないため、第２の実施例のキャッシュブロック記憶部１２２ＡよりもＬＳＩの構成を簡易化することができコスト低減を図ることができるという効果もある。

Ｃ．第３の実施例：
本実施例におけるキャッシュブロック記憶部１２２Ｂは、第１の実施例におけるキャッシュブロック記憶部１２２と構成が異なる。本実施例において、キャッシュブロック記憶部１２２Ｂは、フレームバッファー１５０に格納されている１フレーム分の補正前映像データの一部のデータが、４×４画素からなるキャッシュブロック単位で格納できる。キャッシュブロック記憶部１２２Ｂは、１つのキャッシュブロック（４×４画素からなる映像データ）を格納できるブロック領域を４８０列×４行備える。補間ブロック読み出し部は、画素補間に必要な２×２画素からなる補間ブロックを、キャッシュブロック記憶部１２２から読み出す。本実施例のキャッシュブロック記憶部１２２Ｂは、第１の実施例と同様に、ｎ＝１、グループ数４である。

図２７は、第３の実施例のキャッシュブロック記憶部１２２ＢのＲＡＭ構成と読み出される補間ブロックとの関係を示す説明図である。図２７（Ａ）は、キャッシュブロック記憶部１２２ＢのＲＡＭ構成と読み出される補間ブロックとの関係を示し、（Ｂ）はメインセットＰ０に含まれるサブセットのワード番号を示す。図２７では、キャッシュブロック記憶部１２２ＢのうちのメインセットＰ０，Ｑ０，Ｒ０，Ｓ０，Ｐ１，Ｑ１，Ｒ１，Ｓ１を抜き出して図示し、その他のメインセットの図示を省略している。すなわち、読み出される補間ブロックが、メインセットＰ０，Ｑ０，Ｒ０，Ｓ０，Ｐ１，Ｑ１，Ｒ１，Ｓ１のいずれかに含まれる場合を例示している。本実施例でも、第１の実施例と同様に、サブセットを、メインセットのグループを識別するアルファベット（小文字）とワード番号とを用いて識別する（図２７（Ｂ））。

図示するように、メインセットＰ０を構成するＲＡＭのＲＡＭ番号は０〜３である。本実施例のキャッシュブロック記憶部１２２Ｂは、第１の実施例のキャッシュブロック記憶部１２２と異なり、メインセットに含まれるサブセットを構成するＲＡＭ番号の組み合わせは同一であるものの、その配列がｘ方向に隣接するサブセットで互いに異なる。具体的には、サブセットｐ０，ｐ２が同一の配列を有し、サブセットｐ１，ｐ３が同一の配列を有する。

本実施例のキャッシュブロック記憶部１２２Ｂでは、サブセットを構成するＲＡＭ番号の配列がｘ方向に隣接するサブセットで互いに異なるものの、ｘ方向ではＲＡＭ４個ごとに同一のＲＡＭ番号が配置される。また、メインセット内では、ｙ方向にＲＡＭ２個ごとに同一のＲＡＭ番号が配置されている。キャッシュブロック記憶部１２２ＢのＲＡＭ構成がこのような構成であるとともに、補間ブロックｈが２×２画素から成るため、補間ブロックｈがキャッシュブロック記憶部１２２Ｂ内のどの位置に格納されていても、すなわち、補間ブロックが２つのサブセットに跨って格納されていても（補間ブロックｈ１）、４つのサブブロックに跨って格納されていても（補間ブロックｈ３）、２つのメインセットに跨って格納されていても（補間ブロックｈ２，ｈ４）、２つのメインセットに跨って格納されていても（補間ブロックｈ５）、補間ブロックｈが格納されているＲＡＭのＲＡＭ番号が重ならない。したがって、補間ブロックｈがキャッシュブロック記憶部１２２Ｂ内のどの位置に格納されていても、補間ブロックｈに含まれる４画素の映像データを１サイクルで（同時に）読み出すことができる。

図２８は、キャッシュブロック記憶部１２２Ｂのメインセット群０，１のＲＡＭ構成と読み出し中の補間ブロックｈとの関係を示す説明図である。図２８に示すように、読み出し中の補間ブロックｈが格納されているＲＡＭのＲＡＭ番号は９，１０，１２，１５（メインセットＲ０，Ｓ０，Ｒ１，Ｓ１に跨る）である。本実施例のキャッシュブロック記憶部１２２は、１ポートのＲＡＭで構成され、読み出し中のＲＡＭのＲＡＭ番号と異なるＲＡＭ番号を有するＲＡＭについては書き込みが可能である。すなわち、補間ブロックｈの読み出し中であっても、ＲＡＭ番号９，１０，１２，１５のＲＡＭを含まないメインセットＰ０，Ｑ０，Ｐ１，Ｑ１には書き込みが可能である。したがって、例えば、補間ブロックｈの読み出し中に、同時に、先読みしたキャッシュブロックをメインセットＰ０に書き込むことができる。したがって、本実施例におけるキャッシュブロック記憶部１２２Ｂにおいても、第１の実施例と同様に、補間ブロックの読み出しと先読みによるキャッシュブロックの書き込みを１サイクルで（同時に）行うことができる。

Ｄ．変形例
なお、本発明は上記した実施例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。

（１）上記した本実施例では、台形歪み補正処理が開始される際に、フレームバッファー１５０から（０，０）〜（２３９，３）のキャッシュブロックが読み出され、キャッシュブロック記憶部１２２に格納される例を示したが、台形歪み補正処理が開始される際には、キャッシュブロック記憶部１２２にはキャッシュブロックが格納されておらず、キャッシュブロック制御部１２１に対してキャッシュブロックの読み出し要求が入力されるたびに、キャッシュブロック記憶部１２２に順次キャッシュブロックが格納される構成にしてもよい。この場合、キャッシュブロックが格納されていないブロック領域に対応するタグ情報は、ＶＡＬＩＤ＝０になっている。

（２）上記した実施例では、ヒット判定部１３１を備える構成を例示しているが、ヒット判定部１３１を備えない構成にしてもよい。ヒット判定部１３１を備えない構成にする場合には、例えば、先読みリクエスト発行部１３２が補間ブロック読み出し部１２４に対して読み出し位置を供給する構成にすればよい。このような構成にしても、先読みリクエストを行うことにより、画素補間に必要な補間ブロックを含むキャッシュブロックを読み出してキャッシュブロック記憶部１２２に格納することができる。

（３）１フレームの画素数、キャッシュブロックの画素数、および補間ブロックの画素数（画素補間に用いる画素数）は、上記した実施例に限定されない。

（４）上記した実施例におけるキャッシュブロック記憶部１２２をキャッシュブロック記憶装置として構成してもよい。例えば、本実施例のフレームバッファー１５０と台形歪み補正部１２０（キャッシュブロック記憶装置を含む）を備える射影変換処理装置を構成することができる。そうすると、例えば、射影変換処理装置にて変換処理を施した映像データに基づいて、液晶パネル、有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）パネル等の映像表示部に映像を表示させる構成の映像表示装置を構成することができる。また、射影変換処理装置と、液晶パネル等の映像表示部を備えるデジタルカメラを構成してもよい。この場合、射影変換処理装置は、カメラのセンサーが、被写体に対して平行でない場合に生じる歪み（パースペクティブの歪み）を補正して、映像表示部に出力することによって、カメラのセンサーが被写体に対して平行になるように撮影した映像が、映像表示部に表示される。また、例えば、射影変換処理装置にて変換処理を施した映像データを、プリンタに出力したり、ハードディスクに書き込む等、種々の出力装置に出力する構成にしてもよい。このような場合も、上記した先読みリクエスト発行部１３２やキャッシュブロック記憶部１２２（キャッシュブロック記憶装置）を備えることによって、台形歪み補正処理の高速化を図ることができる。

（５）上記した実施例において、プロジェクター１００は、透過型の液晶パネル部１９２を用いて、照明光学系１５２からの光を変調しているが、透過型の液晶パネル部１９２に限定されず、例えば、デジタル・マイクロミラー・デバイス（ＤＭＤ（登録商標）：Ｄｉｇｉｔａｌ Ｍｉｃｒｏ−Ｍｉｒｒｏｒ Ｄｅｖｉｃｅ）や、反射型の液晶パネル（ＬＣＯＳ（登録商標）：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ）等を用いて、照明光学系１５２からの光を変調する構成にしてもよい。また、小型ＣＲＴ（陰極線管）上の映像を被投写面に投写するＣＲＴプロジェクターでもよいし、有機ＥＬを用いて映像光を生成する構成にしてもよい。

（６）上記実施例においてソフトウェアで実現されている機能の一部をハードウェアで実現してもよく、あるいは、ハードウェアで実現されている機能の一部をソフトウェアで実現してもよい。

（７）上記実施例では、先読みリクエストの条件として、先読みリクエスト発行部１３２に入力された補正前座標の整数部Ｉｎｔ（ｘ，ｙ）が、キャッシュブロック記憶部１２２に格納されている同一列のキャッシュブロックのうち、行番号が一番大きいキャッシュブロックに入ったこととしているが、先読みリクエストの条件は、上記実施例に限定されない。例えば、キャッシュブロック記憶部１２２に記憶されている１つのキャッシュブロックが、所定の回数以上使用されたことを先読みリクエストの条件としてもよい。

（８）上記実施例において、キャッシュブロック記憶部１２２は、１フレームのフレーム幅と同じ幅を有しており、キャッシュブロックは、キャッシュブロックの列番号と同一の列番号のブロック領域に格納されているが、キャッシュブロック記憶部１２２の幅は１フレームのフレーム幅と同一でなくてもよい。また、キャッシュブロックは、キャッシュブロックの列番号と同一の列番号のブロック領域に格納されていなくてもよい。このようにしても、タグ情報が、ｘ座標とｙ座標の両方の情報を備えることにより、タグ情報を用いて先読み判定やヒット判定を行うことができる。

１００…プロジェクター
１０２…高速バス
１０４…低速バス
１１０…映像入力部
１１２…ＩＰ変換部
１１４…解像度変換部
１１６…映像合成部
１２０…台形歪み補正部
１２１…キャッシュブロック制御部
１２２、１２２Ａ、１２２Ｂ…キャッシュブロック記憶部
１２３…キャッシュブロック用タグ情報記憶部
１２４…補間ブロック読み出し部
１２５…画素補間部
１２６…ＦＩＦＯ部
１２７…レジスター部
１２８…制御部
１２９…座標変換部
１３０…フィルター係数算出部
１３１…ヒット判定部
１３２…先読みリクエスト発行部
１４０…液晶パネル駆動部
１５０…フレームバッファー
１５２…照明光学系
１６０…高速バス制御部
１６２…低速バス制御部
１７０…プロセッサー部
１８０…撮像部
１８２…センサー部
１９０…照明光学系
１９２…液晶パネル部
１９４…投写光学系

Claims (4)

1. 被投写面上に映像を投写して表示するプロジェクターであって、
   前記映像を表す映像光を生成して出力する映像光出力部と、
   前記プロジェクターに入力される入力映像データを複数のラインで構成されるフレーム映像として記憶するフレーム映像記憶部と、
   前記フレーム映像記憶部よりも小容量かつ高速な記憶部であって、前記フレーム映像記憶部に記憶されたフレーム映像の入力映像データにおけるライン方向およびこれに交叉するピクセル方向にそれぞれＭ×Ｎ（Ｍ，Ｎ≧２）個の画素から成るブロック映像データを単位として、前記フレーム映像の入力映像データの一部を記憶するブロック映像記憶部と、
   前記被投写面上に投写される映像の歪みを補正する補正処理を行う補正処理部であって、前記ブロック映像記憶部に記憶された前記入力映像データに含まれる、前記ライン方向および前記ピクセル方向にＫ×Ｌ（２≦Ｋ≦Ｍ，２≦Ｌ≦Ｎ）個の画素から成る補間ブロック映像データに基づいて、補正後の映像データである補正後映像データを生成し、前記被投写面上に投写される映像を表す映像データとして、前記映像光出力部に出力する補正処理部と、
   を備え、
   前記ブロック映像記憶部は、
   それぞれアドレス指定が可能であって、前記１画素分の前記入力映像データを記憶可能な複数の独立メモリを前記ライン方向および前記ピクセル方向に前記Ｍ×Ｎ個含むメインセットを前記ライン方向および前記ピクセル方向にＩ×Ｊ（Ｉ，Ｊ≧２）個備え、
   前記メインセットは、
   前記独立メモリを前記ライン方向および前記ピクセル方向に前記Ｋ×Ｌ個含むサブセットを（Ｍ×Ｎ）／（Ｋ×Ｌ）個備え、
   前記独立メモリのアドレス指定は、前記独立メモリを識別可能な独立メモリ識別番号と、前記サブセットを識別可能なサブセット識別番号とに基づいて行われ、
   前記サブセットを構成する独立メモリは、それぞれ異なる独立メモリ識別番号を有し、
   前記ピクセル方向に配置されるメインセットは、互いに異なる独立メモリ識別番号の組み合わせを有し、
   前記補間ブロック映像データが、隣接するサブセットに跨って記憶されている場合に、前記補間ブロック映像データが記憶されている独立メモリの独立メモリ識別番号が重ならないように、前記サブセットを構成する独立メモリが配列され、
   同一の独立メモリ識別番号を有する独立メモリは、前記サブセット識別番号により識別される、プロジェクター。
2. 請求項１に記載のプロジェクターにおいて、
   前記メインセットが前記サブセットを２以上含む場合に、前記メインセットを構成する各サブセットは、独立メモリ識別番号の配列が同一の構成を有するとともに、互いに異なるサブセット識別番号を備えるプロジェクター。
3. 請求項２に記載のプロジェクターにおいて、
   前記ブロック映像記憶部は、
   前記ライン方向に隣接する２列のメインセット群を単位として、前記メインセット群を前記ライン方向にＩ／２個配列して構成され、
   前記メインセット群に含まれる各メインセットは、互いに異なる独立メモリ識別番号の組み合わせを有し、
   各メインセット群は、異なるサブセット識別番号を有するプロジェクター。
4. 請求項２に記載のプロジェクターにおいて、
   前記ブロック映像記憶部は、
   前記ピクセル方向に隣接する１列のメインセットを含むメインセット群を単位として、前記メインセット群をライン方向にＩ個配列して構成され、
   前記メインセット群に含まれる各メインセットは、互いに異なる独立メモリ識別番号の組み合わせを有し、
   各メインセット群は、異なるサブセット識別番号を有するプロジェクター。

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