JP2011199063A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2011199063A JP2011199063A JP2010065056A JP2010065056A JP2011199063A JP 2011199063 A JP2011199063 A JP 2011199063A JP 2010065056 A JP2010065056 A JP 2010065056A JP 2010065056 A JP2010065056 A JP 2010065056A JP 2011199063 A JP2011199063 A JP 2011199063A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- fuses
- interlayer insulating
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
LSI等の半導体装置では、トランジスタや抵抗等の素子同士を配線で接続することにより、様々な機能を有する回路が実現される。そのような半導体装置のなかでも、複数のヒューズを備えたものは、回路の完成後にヒューズの一部を切断して回路の結線状態を変えることにより、製品の出荷前に回路特性を設計値に近づけることができるという利点がある。このように回路の結線状態を変えるためにヒューズを切断する作業はトリミングと呼ばれる。 In a semiconductor device such as an LSI, circuits having various functions are realized by connecting elements such as transistors and resistors by wiring. Among such semiconductor devices, those equipped with a plurality of fuses have their circuit characteristics set to the design values before product shipment by cutting part of the fuses and changing the circuit connection state after the circuit is completed. There is an advantage of being able to approach. The operation of cutting the fuse to change the circuit connection state in this way is called trimming.
トリミングの対象となるヒューズは、最上層の金属配線の一部に形成されることが多い。この場合、ヒューズにレーザを照射することで、当該ヒューズを切断することができる。 The fuse to be trimmed is often formed in a part of the uppermost metal wiring. In this case, the fuse can be cut by irradiating the fuse with laser.
レーザは、ヒューズを切断する手段として簡便なものであるが、切断対象のヒューズだけでなくその周囲にも熱的なダメージを与えるので、半導体装置の信頼性を低下させるおそれがある。 A laser is a simple means for cutting a fuse. However, since the laser damages not only the fuse to be cut but also its surroundings, the reliability of the semiconductor device may be lowered.
半導体装置とその製造方法において、半導体装置の信頼性を高めることを目的とする。 An object of the semiconductor device and the manufacturing method thereof is to improve the reliability of the semiconductor device.
以下の開示の一観点によれば、半導体基板と、前記半導体基板の上方に形成された層間絶縁膜と、前記層間絶縁膜の上に互いに間隔をおいて複数形成されたヒューズと、前記層間絶縁膜の上であって、隣接する前記ヒューズの間に形成されたダミーパターンと、前記複数のヒューズのうちの少なくとも一部と前記ダミーパターンとを覆うと共に、下から順に塗布型絶縁膜と窒化シリコン膜とを備えたパシベーション膜と有する半導体装置が提供される。 According to one aspect of the following disclosure, a semiconductor substrate, an interlayer insulating film formed over the semiconductor substrate, a plurality of fuses formed on the interlayer insulating film at intervals, and the interlayer insulating film A dummy pattern formed between adjacent fuses on the film, covering at least a part of the plurality of fuses and the dummy pattern, and a coating-type insulating film and silicon nitride in order from the bottom A semiconductor device having a passivation film including the film is provided.
また、その開示の他の観点によれば、半導体基板と、前記半導体基板の上方に形成された層間絶縁膜と、前記層間絶縁膜の上に互いに間隔をおいて複数形成されたヒューズと、前記複数のヒューズのうちの少なくとも一部覆うと共に、下から順に塗布型絶縁膜と窒化シリコン膜とを備えたパシベーション膜とを有し、隣接する前記ヒューズの間の前記層間絶縁膜に凹部が形成され、該凹部内が前記パシベーション膜により埋め込まれた半導体装置が提供される。 According to another aspect of the disclosure, a semiconductor substrate, an interlayer insulating film formed above the semiconductor substrate, a plurality of fuses spaced apart from each other on the interlayer insulating film, It covers at least a part of the plurality of fuses and has a passivation film including a coating type insulating film and a silicon nitride film in order from the bottom, and a recess is formed in the interlayer insulating film between adjacent fuses. There is provided a semiconductor device in which the recess is filled with the passivation film.
更に、その開示の別の観点によれば、半導体基板の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、複数のヒューズを間隔をおいて形成する工程と、前記層間絶縁膜の上であって、隣接する前記ヒューズの間に、ダミーパターンを形成する工程と、前記複数のヒューズの各々と前記ダミーパターンとを覆うパシベーション膜として、塗布型絶縁膜と窒化シリコン膜とをこの順に形成する工程と、前記複数のヒューズのうちの少なくとも一部のヒューズに、前記パシベーション膜を介してレーザを照射することにより、該ヒューズを切断する工程とを有する半導体装置の製造方法が提供される。 Further, according to another aspect of the disclosure, a step of forming an interlayer insulating film over a semiconductor substrate, a step of forming a plurality of fuses on the interlayer insulating film at intervals, and the interlayer insulating Forming a dummy pattern between the adjacent fuses on the film, and a coating type insulating film and a silicon nitride film as a passivation film covering each of the plurality of fuses and the dummy pattern. Provided is a method of manufacturing a semiconductor device, which includes a step of forming in this order, and a step of cutting a fuse by irradiating at least a part of the plurality of fuses with a laser through the passivation film. Is done.
以下の開示によれば、隣接するヒューズの間にダミーパターンを設けるので、当該ヒューズの間に塗布型絶縁膜が形成され難くなり、密着性の悪い塗布型絶縁膜が原因でパシベーション膜の窒化シリコン膜が剥がれるのを防止できる。 According to the following disclosure, since a dummy pattern is provided between adjacent fuses, it is difficult to form a coating type insulating film between the fuses, and the silicon nitride of the passivation film due to the coating type insulating film having poor adhesion The film can be prevented from peeling off.
また、層間絶縁膜に凹部を設け、塗布型絶縁膜と窒化シリコン膜とが接触する領域を少なくすることによっても、窒化シリコン膜の膜剥がれを防止できる。 Further, the silicon nitride film can be prevented from peeling off by providing a recess in the interlayer insulating film and reducing the area where the coating type insulating film and the silicon nitride film are in contact with each other.
各実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。 Prior to the description of each embodiment, the results of a survey conducted by the present inventor will be described.
図１は、半導体装置に形成される回路の一例である。 FIG. 1 illustrates an example of a circuit formed in a semiconductor device.
この半導体装置では、第１の端子１と第２の端子２の間に、複数のヒューズ３ａ〜３ｄ、調節抵抗４ａ〜４ｊ、及び抵抗素子５が設けられる。
In this semiconductor device, a plurality of
このうち、調節抵抗４ａ〜４ｊは、トリミングによって回路全体の抵抗を調節するのに使用され、それぞれ同じ抵抗値rを有する。
Among these, the
また、抵抗素子５は、この回路の抵抗の大部分を担うものであって、抵抗値Rを有する。 The resistance element 5 bears most of the resistance of this circuit and has a resistance value R.
このような回路では、出荷前に各ヒューズ３ａ〜３ｄのいずれかを切断することにより、端子１、２間の抵抗を調節することができる。
In such a circuit, the resistance between the
例えば、調節抵抗４ａ〜４ｊの抵抗値rが１Ω、抵抗素子５の抵抗値Rが９９８Ωであって、端子１、２間の抵抗値を１０００Ωにしたい場合は、ヒューズ３ａ、３ｃ、３ｄを切断し、図１の点線の経路に沿って電流Iが流れるようにすればよい。
For example, if the resistance value r of the adjusting
各ヒューズ３ａ〜３ｄは、レーザによって切断される。
Each
図２は、切断前の各ヒューズ３ａ、３ｂとその周囲の断面図である。
FIG. 2 is a cross-sectional view of the
各ヒューズ３ａ、３ｂは、アルミニウム膜を含む金属積層膜をパターニングしてなり、酸化シリコン膜等の層間絶縁膜１１の上に形成される。
Each
そして、各ヒューズ３ａ、３ｂの上には、外部の水分から回路を保護するためのパシベーション膜１５が形成される。そのパシベーション膜１５は、下から順にCVD法で形成された酸化シリコン膜１２、SOG(Spin on Glass)膜１３、及び窒化シリコン膜１４を有する。
A
これらの膜１２〜１４のうち、窒化シリコン膜１４は、酸化シリコン膜と比較して耐湿性に優れており、パシベーション膜１５が有する防湿機能の大部分の役割を担う。
Among these
一方、酸化シリコン膜１２は、窒化シリコン膜１４の応力が下方の層間絶縁膜１１に直接伝わらないようにするためのバッファ膜としての機能を有する。
On the other hand, the
そして、SOG膜１３は、各ヒューズ３ａ、３ｂの外形を反映して酸化シリコン膜１２の上面に形成される凹凸を埋め込んで平坦化するために形成される。
Then, the
回路のトリミングに際しては、パシベーション膜１５が形成された状態でヒューズ３ａにレーザLを照射して、当該ヒューズ３ａを切断する。
When the circuit is trimmed, the
図３は、正常に切断されたヒューズ３ａとその周囲のSEM(Scanning Electron Microscope)画像を基にして描いた断面図である。
FIG. 3 is a cross-sectional view drawn based on a normally cut
正常時には、図３に示されるように、ヒューズ３ａとその上のパシベーション膜１５とがレーザの熱によって消失するが、ヒューズ３ａの周囲に窒化シリコン膜１４は消失せずに残存する。
At normal times, as shown in FIG. 3, the
一方、図４は、ヒューズ３ａの切断により異常が発生したときの当該ヒューズ３ａとその周囲のSEM画像を基にして描いた断面図である。
On the other hand, FIG. 4 is a sectional view drawn based on the SEM image of the
異常時には、図４に示すように、ヒューズ３ａだけでなくその周囲の窒化シリコン膜１４が消失している。
At the time of abnormality, as shown in FIG. 4, not only the
図５は、図４のように異常が発生したときにおける、ヒューズ３ａの隣のヒューズ３ｂとその周囲のSEM画像を基にして描いた断面図である。
FIG. 5 is a cross-sectional view drawn on the basis of the
ヒューズ３ｂは切断の対象となっていないが、上記したヒューズ３ａ近傍での膜剥がれの影響がヒューズ３ｂの周囲にも及び、窒化シリコン膜１４が消失している。
Although the
図６は、このように窒化シリコン膜が消失したときの光学顕微鏡像を基にして描いた平面図である。 FIG. 6 is a plan view drawn based on an optical microscope image when the silicon nitride film disappears in this manner.
なお、図６の例では、各ヒューズ３ａ〜３ｄの全てをレーザで切断している。
In the example of FIG. 6, all the
図６に示されるように、窒化シリコン膜１４は、各ヒューズ３ａ〜３ｄの周囲の広範にわたって消失していることが分かる。
As shown in FIG. 6, it can be seen that the
既述のように、窒化シリコン膜１４は、パシベーション膜１５が有する防湿機能の大部分を担っているため、このように広範囲にわたって消失すると外部雰囲気中の水分から回路を保護することができず、半導体装置の信頼性が低下するおそれがある。
As described above, since the
窒化シリコン膜１４が消失する原因の一つに、窒化シリコン膜１４とその下のSOG膜１３との密着性が悪いことが挙げられる。すなわち、これらの膜１３、１４同士の密着性が悪いため、切断対象のヒューズ３ａの上方で窒化シリコン膜１４が消失すると、これがきっかけとなって広範囲にわたって窒化シリコン膜１４が消失すると考えられる。
One cause of the disappearance of the
このような知見に鑑み、本願発明者は以下に説明するような各実施形態に想到した。 In view of such knowledge, the inventors of the present application have come up with embodiments as described below.
（第１実施形態）
図７〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。
(First embodiment)
7 to 12 are cross-sectional views of the semiconductor device according to the present embodiment during manufacture.
これらの図面では、トランジスタ等の素子が形成される第１の領域Iと、回路をトリミングするためのヒューズが形成される第２の領域IIとを併記する。 In these drawings, a first region I where an element such as a transistor is formed and a second region II where a fuse for trimming a circuit is formed are shown.
最初に、図７（ａ）に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、シリコン基板２０に素子分離溝を形成し、その素子分離溝の中に素子分離絶縁膜２１として酸化シリコン膜を埋め込む。
First, an element isolation trench is formed in the
このような素子分離方法はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。 Such an element isolation method is called STI (Shallow Trench Isolation). Alternatively, element isolation may be performed by LOCOS (Local Oxidation of Silicon).
次いで、イオン注入によりシリコン基板２０にp型不純物を導入してpウェル２２を形成する。
Next, a p-type impurity is introduced into the
次に、シリコン基板２０の表面を熱酸化することによりゲート絶縁膜２３となる熱酸化膜を形成し、更にその上にポリシリコン膜を形成した後、そのポリシリコン膜をパターニングしてゲート電極２４とする。
Next, the surface of the
更に、ゲート電極２４をマスクに使用しながら、ゲート電極２４の横のシリコン基板２０にn型不純物をイオン注入することによりn型ソースドレイン領域２５を形成する。
Further, n-type source /
そして、シリコン基板２０の上側全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極２４の横に絶縁性サイドウォール２６を形成する。その絶縁膜は、例えば、CVD法により形成された酸化シリコン膜である。
Then, after forming an insulating film on the entire upper surface of the
続いて、シリコン基板２０の上側全面にコバルト層等の高融点金属層をスパッタ法により形成する。その高融点金属層は、成膜後に行われるアニールによってシリコンと反応して高融点金属シリサイド層２８となる。この後に、素子分離絶縁膜２１上等で未反応となっている高融点金属層をウエットエッチングにより除去する。
Subsequently, a refractory metal layer such as a cobalt layer is formed on the entire upper surface of the
ここまでの工程により、ゲート絶縁膜２３、ゲート電極２４、及びソースドレイン領域２５等を備えたMOSトランジスタTRの基本構造が完成した。
The basic structure of the MOS transistor TR including the
次いで、図７（ｂ）に示すように、シリコン基板１の上側全面にカバー絶縁膜３１としてプラズマCVD法により窒化シリコン膜を形成する。
Next, as shown in FIG. 7B, a silicon nitride film is formed as a
そして、このカバー絶縁膜３１の上にプラズマCVD法で第１の層間絶縁膜３２として酸化シリコン膜を形成した後、この第１の層間絶縁膜３２の上面をCMP(Chemical Mechanical Polishing)により研磨して平坦化する。
Then, after forming a silicon oxide film as the first
次に、図８に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、カバー絶縁膜３１と第１の層間絶縁膜３２とをパターニングして、ソースドレイン領域２５の上のこれらの膜にコンタクトホールを形成してその中に第１の導電性プラグ３３を埋め込む。
First, the
その第１の導電性プラグ３３は、最下層にチタン膜と窒化チタン膜とを備えたグルー膜を有し、そのグルー膜の上にタングステン膜を有する。 The first conductive plug 33 has a glue film having a titanium film and a titanium nitride film in the lowermost layer, and has a tungsten film on the glue film.
次いで、この第１の導電性プラグ３３と第１の層間絶縁膜３４の上に金属積層膜を形成した後、この金属積層膜をパターニングして第１の配線３４を形成する。その金属積層膜としては、例えば、アルミニウムを含む積層膜がスパッタ法で形成される。
Next, after forming a metal laminated film on the first conductive plug 33 and the first
本実施形態では、このような第１の層間絶縁膜３２、第１の導電性プラグ３３、及び第１の配線３４の形成方法を繰り返すことでシリコン基板２０の上に多層配線構造を作製する。その多層配線構造は、図８に示されるように、第２の層間絶縁膜３５、第２の導電性プラグ３６、第２の配線３７、第３の層間絶縁膜３８、及び第３の導電性プラグ３９を有する。
In the present embodiment, a multilayer wiring structure is formed on the
これらのうち、第２の層間絶縁膜３５と第３の層間絶縁膜３８としては、第１の層間絶縁膜３２と同様に、プラズマCVD法により酸化シリコン膜を形成し得る。
Among these, as the second
また、第２の導電性プラグ３６と第３の導電性プラグ３９は、第１の導電性プラグ３３と同様に、タングステンを主にしてなる。
Similarly to the first conductive plug 33, the second conductive plug 36 and the third
次に、図９に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第３の層間絶縁膜３８と第３の導電性プラグ３９のそれぞれの上に、スパッタ法で金属積層膜を形成する。その金属積層膜は、下から順に、厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約５００nmの銅含有アルミニウム膜、及び厚さ約１００nmの窒化チタン膜である。
First, a metal laminated film is formed on each of the third
次いで、この金属積層膜をパターニングすることにより、第１領域Iに第３の配線４１を形成すると共に、第２の領域IIに複数のヒューズ４１ａ、４１ｂを互いに間隔をおいて形成する。
Next, by patterning this metal laminated film, a
そして、これらのヒューズ４１ａ、４１ｂの間には、上記の金属積層膜をパターニングして得られたダミーパターン４１ｘが形成される。
A
そのダミーパターン４１ｘは、各ヒューズ４１ａ、４１ｂと同じ金属積層膜を有するが、トランジスタ等の素子や配線等とは電気的に接続されず、電気的に孤立した状態である。
The
図１３は、本工程を終了した後の第の２領域IIの平面図である。 FIG. 13 is a plan view of the second region II after the process is completed.
なお、先の図９における第２の領域IIの断面図は、図１３のX1-X1線に沿う断面図に相当する。 Note that the cross-sectional view of the second region II in FIG. 9 corresponds to a cross-sectional view taken along line X1-X1 of FIG.
図１３に示されるように、各ヒューズ４１ｂ、４１ｂはストライプ状の平面形状を有する。
As shown in FIG. 13, each
そして、ダミーパターン４１ｘは、各ヒューズ４１ｂ、４１ｂの間において、矩形状の平面形状を有するように形成される。
The
なお、各ヒューズ４１ａ、４１ｂの寸法は特に限定されない。本実施形態では、各ヒューズ４１ａ、４１ｂの幅Wを約１．６μmとし、隣接するヒューズ４１ａ、４１ｂの間隔Lを約１４．４μmとする。これらについては、後述の各実施形態でも同様である。
In addition, the dimension of each
次に、図１０に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第３の層間絶縁膜３８、第３の配線４１、ヒューズ４１ｂ、４１ｂ、及びダミーパターン４１ｘのそれぞれの上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜４５を約５００nmの厚さに形成する。
First, a
第１領域Iに示されるように、その酸化シリコン膜４５の上面には、下地の第３の配線４１の厚さを反映した凹凸が形成される。
As shown in the first region I, irregularities reflecting the thickness of the underlying
第２の領域IIにおける酸化シリコン膜４５の上面にもそのような凹凸は形成される。ただし、第２の領域IIでは、各ヒューズ４１ｂ、４１ｂとダミーパターン４１ｘとの間の隙間Sに酸化シリコン膜４５が埋め込まれるので、酸化シリコン膜４５の上面の凹凸の高さh2は第１の領域Iにおける高さh1よりも低くなる。
Such irregularities are also formed on the upper surface of the
次に、不図示のスピンコータを用いて、酸化シリコン膜４５の上に酸化シリコンの液体材料を塗布した後、それを加熱して硬化することにより、塗布型絶縁膜４６として酸化シリコン膜を形成する。
Next, a silicon oxide liquid material is applied onto the
第１の領域Iにおける酸化シリコン膜４５の表面の凹凸は、この塗布型絶縁膜４６によって埋め込まれる。
Unevenness on the surface of the
一方、第２の領域IIにおいては、上記のように酸化シリコン膜４５の表面の凹凸が小さいため、酸化シリコンの液体材料は酸化シリコン膜４５の表面に溜まり難くなる。そのため、第２の領域IIでは、第１の領域Iと比較して、塗布型絶縁膜４６が形成される領域が少なくなる。
On the other hand, in the second region II, since the irregularities on the surface of the
次いで、この塗布型絶縁膜４６と酸化シリコン膜４５の上に、プラズマCVD法により窒化シリコン膜４７を約５５０nm程度の厚さに形成する。
Next, a
このとき、第１の領域Iでは酸化シリコン膜４５の上面の凹凸が塗布型絶縁膜４６によって埋め込まれているため、その凹凸が原因で窒化シリコン膜４７と酸化シリコン膜４５との間にボイドが発生するのを防止できる。
At this time, in the first region I, the unevenness on the upper surface of the
以上により、酸化シリコン膜４５、塗布型絶縁膜４６、及び窒化シリコン膜４７を順に積層してなるパシベーション膜４８が形成されたことになる。
As described above, the
そのパシベーション膜４８が有する防湿機能の大部分は、酸化シリコン膜よりも耐湿性に優れた窒化シリコン膜４７が担うことになる。その窒化シリコン膜４７には酸化シリコン膜よりも大きな応力が発生するが、酸化シリコン膜４５がその応力を緩和するように機能するので、窒化シリコン膜４７の応力が原因で基板２０に顕著な反りが発生するのを防止できる。
Most of the moisture-proof function of the
図１４は、本工程を終了した後の平面図であり、先の図１０は図１４のX2-X2線に沿う断面図に相当する。 FIG. 14 is a plan view after the process is completed, and FIG. 10 corresponds to a cross-sectional view taken along line X2-X2 of FIG.
図１４に示されるように、塗布型絶縁膜４６は、ダミーパターン４１ｘが存在する各ヒューズ４１ａ、４１ｂの間の隙間Sには形成されない。
As shown in FIG. 14, the coating
次に、図１１に示すように、パシベーション膜４８の上に感光性ポリイミドの塗膜を形成し、それを露光、現像して保護膜５０とする。
Next, as shown in FIG. 11, a photosensitive polyimide coating film is formed on the
その保護膜５０は、トランジスタTR等の素子が形成される第１領域Iに形成され、ヒューズ４１ａ、４１ｂの切断のために後でレーザが照射される第２の領域IIには形成されない。
The
次いで、図１２に示すように、出荷前に回路のトリミングを行うために、複数のヒューズ４１ａ、４１ｂのうちの一部のヒューズにパシベーション膜４８を介してレーザLを照射し、当該ヒューズを切断する。
Next, as shown in FIG. 12, in order to perform circuit trimming before shipment, a part of the plurality of
この例では、レーザLによってヒューズ４１ａを切断している。
In this example, the
このようにレーザLを照射すると、切断対象のヒューズ４１ａだけでなく、その上方の酸化シリコン膜４５と窒化シリコン膜４７も熱エネルギによって消失する。
When the laser L is irradiated in this way, not only the
また、パシベーション膜４８を介してレーザLを照射することにより、複数のヒューズ４１ａ、４１ｂのうち切断対象となっていない一部のヒューズ４１ｂ上にパシベーション膜４８を残すことができ、当該ヒューズ４１ｂ近傍での耐湿性を維持できる。
Further, by irradiating the laser L through the
また、トランジスタTR等の素子を形成する第１の領域Iと、ヒューズ４１ａ、４１ｂが形成される第２の領域IIとを分けることで、レーザLの熱が原因でトランジスタTRがダメージを受けるのを防止できる。
Further, by separating the first region I for forming an element such as the transistor TR and the second region II for forming the
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。 As described above, the basic structure of the semiconductor device according to the present embodiment is completed.
上記した本実施形態では、図１２に示したように、第２の領域IIにおいて、各ヒューズ４１ａ、４１ｂの間にダミーパターン４１ｘを形成する。
In the present embodiment described above, as shown in FIG. 12, in the second region II, the
そのダミーパターン４１ｘによって酸化シリコン膜４５の上面の凹凸が小さくなるので、当該凹凸に塗布型絶縁膜４５用の液体材料が溜まり難くなり、第２の領域IIにおいて塗布型絶縁膜４５が形成される領域を第１の領域Iにおけるよりも小さくすることができる。
Since the unevenness on the upper surface of the
その結果、レーザLの照射によってヒューズ４１ａの近傍の窒化シリコン膜４７が消失しても、塗布型絶縁膜４５と窒化シリコン膜４７との密着性の悪さが原因で当該窒化シリコン膜４７が広範囲に消失するのを防止できる。これにより、半導体装置の耐湿性が維持され、半導体装置の信頼性を向上させることができる。
As a result, even if the
このように、ダミーパターン４１ｘは、窒化シリコン膜４７の膜剥がれ防止に寄与する。以下に、このダミーパターン４１ｘの平面形状の様々な例について説明する。
Thus, the
・第１例
図１５は第１例に係るダミーパターン４１ｘとその周囲の平面図であり、図１６は図１５のX3-X3線に沿う断面図である。
First Example FIG. 15 is a plan view of a
本例では、図１５に示すように、隣接する各ヒューズ４１ａ、４１ｂの間に２つのダミーパターン４１ｘを形成する。
In this example, as shown in FIG. 15, two
また、これら複数のダミーパターン４１ｘの各々は、ヒューズ４１ａ、４１ｂの延在方向Dに伸びるストライプ状の平面形状を有する。
Each of the plurality of
レーザでヒューズ４１ａを切断するとき、ヒューズ４１ａから導電性の切断片Pが飛散することがある。
When the
その切断片Pがダミーパターン４１ｘに接触しても、本例のようにダミーパターン４１ｘを複数個としてそれらの間に隙間を多数形成すれば、ダミーパターン４１ｘと切断片Pとを介して各ヒューズ４１ａ、４１ｂ同士が電気的に接続されるリスクを低減できる。
Even if the cut piece P comes into contact with the
図１７は、図１５の場合よりも各ダミーパターン４１ｘ同士の間隔Wxを広げた場合の平面図である。
FIG. 17 is a plan view in the case where the interval W x between the
この場合、各ダミーパターン４１ｘの間に塗布型絶縁膜４６が形成されるが、その形成領域はダミーパターン４１ｘがない場合よりも少なく、ダミーパターン４１ｘによる窒化シリコン膜４７の膜剥がれ防止の効果は維持される。
In this case, the coating-
・第２例
図１８は第２例に係るダミーパターン４１ｘとその周囲の平面図であり、図１９は図１８のX4-X4線に沿う断面図である。
Second Example FIG. 18 is a plan view of a
本例では、図１８に示すように、隣接する各ヒューズ４１ａ、４１ｂに形成されるダミーパターン４１ｘの数を、第１例よりも多い３個とする。
In this example, as shown in FIG. 18, the number of
このようにダミーパターン４１ｘの数を複数とすることで、第１例と同じ理由により、切断片Pが原因で隣接するヒューズ４１ａ、４１ｂ同士が電気的にショートするのを防止できる。
Thus, by making the number of the
更に、第１例よりもダミーパターン４１ｘの数を増やしたことで、複数のダミーパターン４１間の隙間の数が増え、ダミーパターン４１ｘと切断片Pとを介して各ヒューズ４１ａ、４１ｂ同士がショートする危険性を更に低減できる。
Furthermore, by increasing the number of
図２０は、図１８の場合よりも各ダミーパターン４１ｘ同士の間隔Wxを広げた場合の平面図である。
Figure 20 is a plan view of a case of increasing spacing W x between the
この場合、各ダミーパターン４１ｘの間に塗布型絶縁膜４６が形成されるが、その形成領域はダミーパターン４１ｘがない場合よりも少なく、ダミーパターン４１ｘによる窒化シリコン膜４７の膜剥がれ防止の効果は維持される。
In this case, the coating-
・第３例
図２１は第３例に係るダミーパターン４１ｘとその周囲の平面図であり、図２２（ａ）、（ｂ）はそれぞれ図２１のX5-X5線とX6-X6線に沿う断面図である。
Third Example FIG. 21 is a plan view of a
図２１に示すように、本例では、隣接するヒューズ４１ａ、４１ｂの間に、複数の島状のダミーパターン４１ｘを形成する。
As shown in FIG. 21, in this example, a plurality of island-shaped
このようにすると、第２例と比較して、各ダミーパターン４１ｘの間の隙間が増える。その隙間によって各ダミーパターン４１ｘは電気的に孤立するので、ダミーパターン４１と切断片Pとを介して各ヒューズ４１ａ、４１ｂ同士がショートする危険性を第２例よりも低減できる。
In this case, the gap between the
本例において、各ヒューズ４１ａ、４１ｂ間に形成される塗布型絶縁膜４６の平面形状は、各ダミーパターン４１ｘ同士の間隔に依存する。
In this example, the planar shape of the coating
図２１の例では、ヒューズ４１ａ、４１ｂの延在方向Dに垂直な方向における各ダミーパターン４１ｘ同士の間隔をWx、延在方向Dに平行な方向における各ダミーパターン４１ｘ同士の間隔をWyとしたとき、Wx＜Wyである場合を想定している。
In the example of FIG. 21, the interval between the
この場合は、図２１のように、延在方向Dに垂直な方向にストライプ状に塗布型絶縁膜４６が形成される。
In this case, as shown in FIG. 21, the coating
一方、図２３は、Wx＝Wyとしたときの平面図である。 On the other hand, FIG. 23 is a plan view when W x = W y .
この場合は、各ダミーパターン４１ｘの間に塗布型絶縁膜４６が点状に形成される。
In this case, the coating
また、図２４は、Wx＞Wyとしたときの平面図である。 FIG. 24 is a plan view when W x > W y .
この場合は、各ヒューズ４１ａ、４１ｂ寄りの部分では塗布型絶縁膜４６が点状に形成され、各ヒューズ４１ａ、４１ｂから離れた部分では延在方向Dに延びるストライプ状に塗布型絶縁膜４６が形成される。
In this case, the coating-
図２１〜図２４のいずれの場合でも、塗布型絶縁膜４６の形成領域はダミーパターン４１ｘがない場合よりも少なく、ダミーパターン４１ｘによる窒化シリコン膜４７の膜剥がれ防止の効果は維持される。
In any of the cases shown in FIGS. 21 to 24, the formation region of the coating
・第４例
図２５は、第４例に係るダミーパターン４１ｘとその周囲の平面図であり、図２６（ａ）、（ｂ）はそれぞれ図２５のX7-X7線とX8-X8線に沿う断面図である。
Fourth Example FIG. 25 is a plan view of the
図２５に示すように、本例では、複数のダミーパターン４１ｘの各々の平面形状を島状にすると共に、隣接するダミーパターン４１ｘ同士をヒューズ４１ａ、４１ｂの延在方向Dに対して斜めにずらす。
As shown in FIG. 25, in this example, the planar shape of each of the plurality of
このようにすると、各ダミーパターン４１ｘの間において塗布型絶縁膜４６が分断され易くなる。これにより、窒化シリコン膜４７が塗布型絶縁膜４６と広範囲に接触するのが防止され、塗布型絶縁膜４６との密着性が悪い窒化シリコン膜４７の膜剥がれを第３例よりも効果的に抑制することができる。
In this way, the coating
なお、図２５の例では、各ダミーパターン４１ａ、４１ｂ同士の間隔Wx、WyがWx＜Wyである場合を想定しているが、間隔Wx、Wyの大小関係はこれに限定されない。
In the example of FIG. 25, the
図２７は、Wx＝Wyとしたときの平面図である。 FIG. 27 is a plan view when W x = W y .
この場合は、塗布型絶縁膜４６の平面形状は点状となる。
In this case, the planar shape of the coating
一方、図２８は、Wx＞Wyとしたときの平面図である。 On the other hand, FIG. 28 is a plan view when W x > W y .
この場合は、各ヒューズ４１ａ、４１ｂ寄りの部分では塗布型絶縁膜４６の平面形状は点状となり、各ヒューズ４１ａ、４１ｂから離れた部分での塗布型絶縁膜４６の平面形状はヒューズ４１ａ、４１ｂの延在方向Dに延びるストライプ状になる。
In this case, the planar shape of the coating
図２５〜図２８のいずれの場合でも、塗布型絶縁膜４６の形成領域はダミーパターン４１ｘがない場合よりも少なく、ダミーパターン４１ｘによる窒化シリコン膜４７の膜剥がれ防止の効果は維持される。
In any of the cases shown in FIGS. 25 to 28, the formation region of the coating
・第５例
図２９は、第５例に係るダミーパターン４１ｘとその周囲の平面図であり、図３０（ａ）、（ｂ）はそれぞれ図２９のX9-X9線とX10-X10線に沿う断面図である。
Fifth Example FIG. 29 is a plan view of the
図２９に示すように、本例では、複数のダミーパターン４１ｘのうちヒューズ４１ａ、４１ｂに最も近いダミーパターン４１ｘの平面形状をヒューズ４１ａ、４１ｂの延在方向Dに平行なストライプ状にし、残りのダミーパターン４１ｘの平面形状を島状にする。
As shown in FIG. 29, in this example, of the plurality of
このようにヒューズ４１ａ、４１ｂに近い部分においてダミーパターン４１ｘをストライプ状にすると、図２９に示されるように、ヒューズ４１ａ、４１ｂの近傍で塗布型絶縁膜４６が形成され難くなる。
As described above, when the
そのため、ヒューズ４１ａ、４１ｂの近傍において、塗布型絶縁膜４６が原因で窒化シリコン膜４７が剥がれるのを防止しやすくなる。
Therefore, it becomes easy to prevent the
特に、ヒューズ４１ａ、４１ｂの近傍では、トリミングのためにヒューズ４１ａ、４１ｂを切断した際にパシベーション膜４８の断面が露出し、パシベーション膜４８の耐湿性が劣化し易いので、このように窒化シリコン膜４７の膜剥がれを防止する実益がある。
In particular, in the vicinity of the
なお、図２９の例では、各ダミーパターン４１ａ、４１ｂ同士の間隔Wx、WyがWx＜Wyである場合を想定しているが、間隔Wx、Wyの大小関係はこれに限定されない。
In the example of FIG. 29, it is assumed that the distances W x and W y between the
図３１は、Wx＝Wyとしたときの平面図である。 FIG. 31 is a plan view when W x = W y .
この場合は、塗布型絶縁膜４６の平面形状は点状となる。
In this case, the planar shape of the coating
一方、図３２は、Wx＞Wyとしたときの平面図である。 On the other hand, FIG. 32 is a plan view when W x > W y .
この場合は、各ヒューズ４１ａ、４１ｂ寄りの部分では塗布型絶縁膜４６の平面形状は点状となり、各ヒューズ４１ａ、４１ｂから離れた部分での塗布型絶縁膜４６の平面形状はヒューズ４１ａ、４１ｂの延在方向Dに延びるストライプ状になる。
In this case, the planar shape of the coating
図２９〜図３２のいずれの場合でも、塗布型絶縁膜４６の形成領域はダミーパターン４１ｘがない場合よりも少なく、ダミーパターン４１ｘによる窒化シリコン膜４７の膜剥がれ防止の効果は維持される。
In any of the cases shown in FIGS. 29 to 32, the formation region of the coating
・第６例
図３３は、第６例に係るダミーパターン４１ｘとその周囲の平面図であり、図３４（ａ）、（ｂ）はそれぞれ図３３のX11-X11線とX12-X12線に沿う断面図である。
FIG. 33 is a plan view of the
図３３に示すように、本例では、複数のダミーパターン４１ｘのうち、ヒューズ４１ａ、４１ｂに最も近いダミーパターン４１ｘの平面形状を島状にし、これ以外のダミーパターン４１ｘの平面形状をヒューズ４１ａ、４１ｂの延在方向Dに平行なストライプ状にする。
As shown in FIG. 33, in this example, among the plurality of
ダミーパターン４１ｘをこのような平面形状とすることによっても、ダミーパターン４１ｘがない場合と比較して塗布型絶縁膜４６の形成領域を減らすことができ、密着性が悪い塗布型絶縁膜４６が原因で窒化シリコン膜４７が剥がれるのを防止できる。
Even if the
なお、図３３の例では、各ダミーパターン４１ａ、４１ｂ同士の間隔Wx、WyがWx＜Wyである場合を想定しているが、間隔Wx、Wyの大小関係はこれに限定されない。
In the example of FIG. 33, it is assumed that the distances W x and W y between the
図３５は、Wx＝Wyとしたときの平面図である。 FIG. 35 is a plan view when W x = W y .
この場合は、塗布型絶縁膜４６の平面形状は点状となる。
In this case, the planar shape of the coating
一方、図３６は、Wx＞Wyとしたときの平面図である。 On the other hand, FIG. 36 is a plan view when W x > W y .
この場合は、各ヒューズ４１ａ、４１ｂ寄りの部分では塗布型絶縁膜４６の平面形状は点状となり、各ヒューズ４１ａ、４１ｂから離れた部分での塗布型絶縁膜４６の平面形状はヒューズ４１ａ、４１ｂの延在方向Dに延びるストライプ状になる。
In this case, the planar shape of the coating
図３３〜図３６のいずれの場合でも、ダミーパターン４１ｘによる窒化シリコン膜４７の膜剥がれ防止の効果を奏することができる。
In any of the cases shown in FIGS. 33 to 36, the effect of preventing the
・第７例
図３７は、第７例に係るダミーパターン４１ｘとその周囲の平面図であり、図３８（ａ）、（ｂ）はそれぞれ図３７のX13-X13線とX14-X14線に沿う断面図である。
FIG. 37 is a plan view of the
本例では、ヒューズ４１ａ、４１ｂの延在方向Dに延びるストライプ状のダミーパターン４１ｘの一部に、当該延在方向Dに垂直な方向に延びる延在部４１ｙを設ける。そして、これ以外のダミーパターン４１ｘについては島状とする。
In this example, an extending
ダミーパターン４１ｘをこのような平面形状とすることによっても、ダミーパターン４１ｘがない場合と比較して塗布型絶縁膜４６の形成領域を減らすことができ、密着性が悪い塗布型絶縁膜４６が原因で窒化シリコン膜４７が剥がれるのを防止できる。
Even if the
なお、図３７の例では、各ダミーパターン４１ａ、４１ｂ同士の間隔Wx、WyがWx＜Wyである場合を想定しているが、間隔Wx、Wyの大小関係はこれに限定されない。
In the example of FIG. 37, the
図３９は、Wx＝Wyとしたときの平面図である。 FIG. 39 is a plan view when W x = W y .
この場合は、塗布型絶縁膜４６の平面形状は点状となる。
In this case, the planar shape of the coating
一方、図４０は、Wx＞Wyとしたときの平面図である。 On the other hand, FIG. 40 is a plan view when W x > W y .
この場合は、各ヒューズ４１ａ、４１ｂ寄りの部分では塗布型絶縁膜４６の平面形状は点状となり、各ヒューズ４１ａ、４１ｂから離れた部分での塗布型絶縁膜４６の平面形状はヒューズ４１ａ、４１ｂの延在方向Dに延びるストライプ状になる。
In this case, the planar shape of the coating
図３７〜図４０のいずれの場合でも、ダミーパターン４１ｘによる窒化シリコン膜４７の膜剥がれ防止の効果を奏することができる。
In any of the cases of FIGS. 37 to 40, the effect of preventing the
（第２実施形態）
第１実施形態では、ダミーパターン４１ｘを設けることで、窒化シリコン膜４７の膜剥がれを防止した。
(Second Embodiment)
In the first embodiment, the
これに対し、本実施形態では、ダミーパターン４１ｘに代えて第３の層間絶縁膜３８に溝を形成することで、窒化シリコン膜４７の膜剥がれを防止する。
On the other hand, in the present embodiment, a groove is formed in the third
図４１〜図４４は、本実施形態に係る半導体装置の製造途中の断面図である。 41 to 44 are cross-sectional views in the middle of manufacturing the semiconductor device according to the present embodiment.
なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。 In these drawings, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and description thereof will be omitted below.
最初に、図４１に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、第１実施形態で説明した図７（ａ）〜図８の工程を行うことにより、最上層に第３の層間絶縁膜３８と第３の導電性プラグ３９とが形成された状態とする。
First, by performing the steps of FIGS. 7A to 8 described in the first embodiment, the third
なお、第３の層間絶縁膜３８として形成される酸化シリコン膜の膜厚は特に限定されないが、本実施形態では約９５０nmとする。
The thickness of the silicon oxide film formed as the third
次いで、その第３の層間絶縁膜３８と導電性プラグ３９の上にフォトレジストを塗布し、それを露光、現像してレジストパターン５１を形成する。
Next, a photoresist is applied on the third
そして、RIE(Reactive Ion Etching)チャンバ内にエッチングガスとしてC4F8ガスとArガスとを供給しながら、レジストパターン５１の窓５１ａを通じて第３の層間絶縁膜３８をドライエッチングすることにより、第３の層間絶縁膜３８に凹部３８ａを形成する。
Then, the third
その凹部３８ａの深さは特に限定されず、第３の層間絶縁膜３８の途中の深さでエッチングを停止してもよいし、エッチングを更に進めて第２の層間絶縁膜３５にも凹部を形成するようにしてもよい。
The depth of the
本実施形態では、エッチング時間によりエッチングの深さをコントロールすることで、図４１のように第２の層間絶縁膜３５の上面でエッチングを停止する。
In the present embodiment, by controlling the etching depth by the etching time, the etching is stopped on the upper surface of the second
この後に、レジストパターン５０は除去される。
Thereafter, the resist
次に、図４２に示すように、第３の層間絶縁膜３８と第３の導電性プラグ３９のそれぞれの上に、スパッタ法で金属積層膜を形成する。その金属積層膜は、下から順に、厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約５００nmの銅含有アルミニウム膜、及び厚さ約１００nmの窒化チタン膜である。
Next, as shown in FIG. 42, a metal laminated film is formed on each of the third
次いで、この金属積層膜をパターニングすることにより、第１の領域Iに第３の配線４１を形成すると共に、第２の領域IIに複数のヒューズ４１ａ、４１ｂを互いに間隔をおいて形成する。
Next, by patterning this metal laminated film, a
図４５は、本工程を終了した後の第２の領域IIの平面図である。 FIG. 45 is a plan view of the second region II after the process is completed.
なお、先の図４２における第２の領域IIの断面図は、図４５のX15-X15線に沿う断面図に相当する。 Note that the cross-sectional view of the second region II in FIG. 42 corresponds to a cross-sectional view taken along line X15-X15 in FIG.
図４５に示されるように、隣接するヒューズ４１ａ、４１ｂは、凹部３８ａを間に挟むように第３の層間絶縁膜３８の上に形成される。
As shown in FIG. 45,
なお、凹部３８ａを形成する工程と、第３の配線４１及びヒューズ４１ａ、４１ｂを形成する工程の順序は特に限定されない。例えば、本実施形態とは逆に、先に第３の配線４１及びヒューズ４１ａ、４１ｂを形成し、次に凹部３８ａを形成するようにしてもよい。
The order of the step of forming the
この後に、第１実施形態で説明した図１０と図１１の工程を行うことにより、図４３に示すように、パシベーション膜４８と保護膜５０とを順に形成する。
Thereafter, by performing the steps of FIGS. 10 and 11 described in the first embodiment, a
このうち、パシベーション膜４８は、ヒューズ４１ａ、４１ｂの各々を覆うと共に、凹部３８ａを埋め込むように形成される。また、第１実施形態で説明したように、パシベーション膜４１ａは、下から順に酸化シリコン膜４５、塗布型絶縁膜４６、及び窒化シリコン膜４７をこの順に形成してなる。
Of these, the
本実施形態のように凹部３８ａを形成すると、凹部３８ａを反映して酸化シリコン膜４５に形成される斜面４５ａが長くなり、その斜面４５ａが塗布型絶縁膜４６と接していない領域Rを広くすることができる。
When the
その領域Rでは、塗布型絶縁膜４６を介さずに酸化シリコン膜４５と窒化シリコン膜４７とが接するので、密着性が悪い塗布型絶縁膜４６が原因で窒化シリコン膜４７が剥がれるのを防止できる。
In the region R, since the
図４６は、本工程を終了後の平面図であり、先の図４３のX16-X16線に沿う断面図である。 FIG. 46 is a plan view after the process is completed, and is a cross-sectional view taken along line X16-X16 in FIG.
図４６に示されるように、塗布型絶縁膜４６は、凹部３８ａの底面近傍に形成される。
As shown in FIG. 46, the coating
この後は、図４４に示すように、第１実施形態と同様にしてパシベーション膜４８を介してヒューズ４１ａにレーザLを照射することにより、当該レーザ４１ａを切断して回路のトリミングを行う。
Thereafter, as shown in FIG. 44, similarly to the first embodiment, the
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。 As described above, the basic structure of the semiconductor device according to the present embodiment is completed.
上記した本実施形態では、図４４に示されるように、凹部３８ａを形成したことにより、酸化シリコン膜４５の斜面４５ａと窒化シリコン膜４７とが接触する領域Rを広くすることができる。
In the present embodiment described above, as shown in FIG. 44, by forming the
その領域Rでは、密着性が悪い塗布型絶縁膜４６が存在しないため、ヒューズ４１ａの切断時に窒化シリコン膜４７が剥離するのを防止できる。
In the region R, since the coating
このように、第３の層間絶縁膜３８の凹部３８ａは、窒化シリコン膜４７の膜剥がれ防止に寄与する。以下に、この凹部３８ａの平面形状の様々な例について説明する。
As described above, the
・第１例
図４７は第１例に係る凹部３８ａとその周囲の平面図であり、図４８は図４７のX17-X17線に沿う断面図である。
First Example FIG. 47 is a plan view of the
本例では、図４７に示すように、隣接するヒューズ４１ａ、４１ｂの間に二つの凹部３８ａを形成すると共に、これらの凹部３８ａの平面形状を各ヒューズ４１ａ、４１ｂの延在方向Dに延びるストライプ状にする。
In this example, as shown in FIG. 47, two
このようにすると、凹部３８ａを一つのみ形成する場合（図４６参照）と比較して、二つのヒューズ４１ａ、４１ｂの間に形成される塗布型絶縁膜４６の面積を減らすことができる。これにより、塗布型絶縁膜４６が原因で窒化シリコン膜４７が剥がれるのを効果的に防止することができる。
In this way, the area of the coated insulating
・第２例
図４９は第２例に係る凹部３８ａとその周囲の平面図であり、図５０は図４９のX18-X18線に沿う断面図である。
Second Example FIG. 49 is a plan view of the
本例では、図４９に示すように、第１例よりも凹部３８ａの数を増やして三つとする。このようにすると、二つのヒューズ４１ａ、４１ｂの間に形成される塗布型絶縁膜４６の面積を第１例よりも減らすことができ、窒化シリコン膜４７を一層剥がれ難くすることができる。
In this example, as shown in FIG. 49, the number of
（その他の実施形態）
第２実施形態では、図４１を参照して説明したように、エッチング時間を制御することにより凹部３８ａの深さを制御した。
(Other embodiments)
In the second embodiment, as described with reference to FIG. 41, the depth of the
このような方法に代えて、以下の図５１又は図５２の断面図のように凹部３８ａの深さを制御してもよい。
Instead of such a method, the depth of the
なお、図５１と図５２において、第２実施形態で説明したのと同じ要素には同じ符号を付し、その説明は省略する。 51 and 52, the same elements as those described in the second embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図５１の例では、第２の配線３７の形成工程において、第２の領域IIにおける第２の層間絶縁膜３５の上に、第２の配線３７と同じ金属膜を備えたエッチングストッパ膜３７ａを形成する。
In the example of FIG. 51, in the step of forming the
これによれば、凹部３８ａを形成する際のエッチングがエッチングストッパ膜３７ａの上面で自動停止し、簡単に凹部３８ａの深さを制御することができる。
According to this, the etching for forming the
一方、図５２の例では、第１の配線３４の形成工程において、第２の領域IIにおける第１の層間絶縁膜３２の上に、第１の配線３４と同じ金属膜を備えたエッチングストッパ膜３４ａを形成する。
On the other hand, in the example of FIG. 52, in the step of forming the
このようにしても、凹部３８ａを形成する際のエッチングをエッチングストッパ膜３７ａの上面で自動停止させることができ、凹部３８ａの深さの制御が簡単になる。
Even in this case, the etching for forming the
以上説明した各実施形態に関し、更に以下の付記を開示する。 The following additional notes are disclosed for each embodiment described above.
（付記１） 半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に互いに間隔をおいて複数形成されたヒューズと、
前記層間絶縁膜の上であって、隣接する前記ヒューズの間に形成されたダミーパターンと、
前記複数のヒューズのうちの少なくとも一部と前記ダミーパターンとを覆うと共に、下から順に塗布型絶縁膜と窒化シリコン膜とを備えたパシベーション膜と、
有することを特徴とする半導体装置。
(Appendix 1) a semiconductor substrate;
An interlayer insulating film formed above the semiconductor substrate;
A plurality of fuses formed on the interlayer insulating film at intervals from each other;
A dummy pattern formed on the interlayer insulating film and between the adjacent fuses;
A passivation film that covers at least a part of the plurality of fuses and the dummy pattern, and includes a coating type insulating film and a silicon nitride film in order from the bottom;
A semiconductor device comprising:
（付記２） 前記ダミーパターンは、前記隣接するヒューズの間において複数形成されたことを特徴とする付記１に記載の半導体装置。
(Supplementary note 2) The semiconductor device according to
（付記３） 前記複数のダミーパターンの各々は、前記隣接するヒューズの延在方向に伸びるストライプ状の平面形状を有することを特徴とする付記２に記載の半導体装置。
(Supplementary note 3) The semiconductor device according to
（付記４） 前記複数のダミーパターンの各々は島状の平面形状を有し、隣接する複数の該ダミーパターン同士を前記ヒューズの延在方向に対して斜めにずらしたことを特徴とする付記２に記載の半導体装置。 (Supplementary Note 4) Each of the plurality of dummy patterns has an island-like planar shape, and the plurality of adjacent dummy patterns are obliquely shifted with respect to the extending direction of the fuse. A semiconductor device according to 1.
（付記５） 前記複数のダミーパターンのうち、前記隣接するヒューズに最も近いダミーパターンの平面形状をストライプ状にし、残りの前記ダミーパターンの平面形状を島状にしたことを特徴とする付記２に記載の半導体装置。
(Supplementary note 5) The
（付記６） 半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に互いに間隔をおいて複数形成されたヒューズと、
前記複数のヒューズのうちの少なくとも一部覆うと共に、下から順に塗布型絶縁膜と窒化シリコン膜とを備えたパシベーション膜とを有し、
隣接する前記ヒューズの間の前記層間絶縁膜に凹部が形成され、該凹部内が前記パシベーション膜により埋め込まれたことを特徴とする半導体装置。
(Appendix 6) a semiconductor substrate;
An interlayer insulating film formed above the semiconductor substrate;
A plurality of fuses formed on the interlayer insulating film at intervals from each other;
And covering at least a part of the plurality of fuses, and having a passivation film including a coating type insulating film and a silicon nitride film in order from the bottom,
A semiconductor device, wherein a recess is formed in the interlayer insulating film between the adjacent fuses, and the recess is filled with the passivation film.
（付記７） 前記凹部は、前記隣接するヒューズの間の前記層間絶縁膜に複数形成されると共に、
前記複数の凹部の各々の平面形状は、前記隣接するヒューズの延在方向に伸びるストライプ状であることを特徴とする付記６に記載の半導体装置。
(Supplementary note 7) A plurality of the recesses are formed in the interlayer insulating film between the adjacent fuses,
7. The semiconductor device according to appendix 6, wherein the planar shape of each of the plurality of recesses is a stripe shape extending in the extending direction of the adjacent fuse.
（付記８） 前記パシベーション膜は、最下層に酸化シリコン膜を有し、
前記酸化シリコン膜の上に前記塗布型絶縁膜が形成されたことを特徴とする付記１又は付記６に記載の半導体装置。
(Additional remark 8) The said passivation film has a silicon oxide film in the lowest layer,
7. The semiconductor device according to
（付記９） 半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、複数のヒューズを間隔をおいて形成する工程と、
前記層間絶縁膜の上であって、隣接する前記ヒューズの間に、ダミーパターンを形成する工程と、
前記複数のヒューズの各々と前記ダミーパターンとを覆うパシベーション膜として、塗布型絶縁膜と窒化シリコン膜とをこの順に形成する工程と、
前記複数のヒューズのうちの少なくとも一部のヒューズに、前記パシベーション膜を介してレーザを照射することにより、該ヒューズを切断する工程と、
を有することを特徴とする半導体装置の製造方法。
(Appendix 9) A step of forming an interlayer insulating film above the semiconductor substrate;
Forming a plurality of fuses at intervals on the interlayer insulating film;
Forming a dummy pattern between the adjacent fuses on the interlayer insulating film; and
Forming a coating type insulating film and a silicon nitride film in this order as a passivation film covering each of the plurality of fuses and the dummy pattern;
Irradiating at least some of the plurality of fuses with a laser through the passivation film to cut the fuses;
A method for manufacturing a semiconductor device, comprising:
（付記１０） 半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に凹部を形成する工程と、
前記凹部を間に挟むようにして、前記層間絶縁膜の上に複数のヒューズを形成する工程と、
前記複数のヒューズの各々を覆い、かつ前記凹部を埋め込むパシベーション膜として、塗布型絶縁膜と窒化シリコン膜とをこの順に形成する工程と、
前記複数のヒューズのうちの少なくとも一部のヒューズに、前記パシベーション膜を介してレーザを照射することにより、該ヒューズを切断する工程と、
を有することを特徴とする半導体装置の製造方法。
(Additional remark 10) The process of forming an interlayer insulation film above a semiconductor substrate,
Forming a recess in the interlayer insulating film;
Forming a plurality of fuses on the interlayer insulating film with the recess interposed therebetween;
Forming a coating type insulating film and a silicon nitride film in this order as a passivation film that covers each of the plurality of fuses and embeds the recess;
Irradiating at least some of the plurality of fuses with a laser through the passivation film to cut the fuses;
A method for manufacturing a semiconductor device, comprising:
１、２…第１、第２の端子、３ａ〜３ｄ…ヒューズ、４ａ〜４ｊ…調節抵抗、５…抵抗素子、１１…層間絶縁膜、１２…酸化シリコン膜、１３…SOG膜、１４…窒化シリコン膜、１５…パシベーション膜、２０…シリコン基板、２１…素子分離絶縁膜、２２…pウェル、２３…ゲート絶縁膜、２４…ゲート電極、２５…n型ソースドレイン領域、２８…高融点金属シリサイド層、３１…カバー絶縁膜、３２…第１の層間絶縁膜、３３…第１の導電性プラグ、３４…第１の配線、３５…第２の層間絶縁膜、３６…第２の導電性プラグ、３７…第２の配線、３８…第３の層間絶縁膜、３８ａ…凹部、３９…第３の導電性プラグ、４１…第３の配線、４１ａ、４１ｂ…ヒューズ、４１ｘ…ダミーパターン、４５…酸化シリコン膜、４６…塗布型絶縁膜、４７…窒化シリコン膜、４８…パシベーション膜、５０…保護膜、５１…レジストパターン。
DESCRIPTION OF
Claims (5)
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に互いに間隔をおいて複数形成されたヒューズと、
前記層間絶縁膜の上であって、隣接する前記ヒューズの間に形成されたダミーパターンと、
前記複数のヒューズのうちの少なくとも一部と前記ダミーパターンとを覆うと共に、下から順に塗布型絶縁膜と窒化シリコン膜とを備えたパシベーション膜と、
を有することを特徴とする半導体装置。 A semiconductor substrate;
An interlayer insulating film formed above the semiconductor substrate;
A plurality of fuses formed on the interlayer insulating film at intervals from each other;
A dummy pattern formed on the interlayer insulating film and between the adjacent fuses;
A passivation film that covers at least a part of the plurality of fuses and the dummy pattern, and includes a coating type insulating film and a silicon nitride film in order from the bottom;
A semiconductor device comprising:
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に互いに間隔をおいて複数形成されたヒューズと、
前記複数のヒューズのうちの少なくとも一部覆うと共に、下から順に塗布型絶縁膜と窒化シリコン膜とを備えたパシベーション膜とを有し、
隣接する前記ヒューズの間の前記層間絶縁膜に凹部が形成され、該凹部内が前記パシベーション膜により埋め込まれたことを特徴とする半導体装置。 A semiconductor substrate;
An interlayer insulating film formed above the semiconductor substrate;
A plurality of fuses formed on the interlayer insulating film at intervals from each other;
And covering at least a part of the plurality of fuses, and having a passivation film including a coating type insulating film and a silicon nitride film in order from the bottom,
A semiconductor device, wherein a recess is formed in the interlayer insulating film between the adjacent fuses, and the recess is filled with the passivation film.
前記層間絶縁膜の上に、複数のヒューズを間隔をおいて形成する工程と、
前記層間絶縁膜の上であって、隣接する前記ヒューズの間に、ダミーパターンを形成する工程と、
前記複数のヒューズの各々と前記ダミーパターンとを覆うパシベーション膜として、塗布型絶縁膜と窒化シリコン膜とをこの順に形成する工程と、
前記複数のヒューズのうちの少なくとも一部のヒューズに、前記パシベーション膜を介してレーザを照射することにより、該ヒューズを切断する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming an interlayer insulating film above the semiconductor substrate;
Forming a plurality of fuses at intervals on the interlayer insulating film;
Forming a dummy pattern between the adjacent fuses on the interlayer insulating film; and
Forming a coating type insulating film and a silicon nitride film in this order as a passivation film covering each of the plurality of fuses and the dummy pattern;
Irradiating at least some of the plurality of fuses with a laser through the passivation film to cut the fuses;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010065056A JP2011199063A (en) | 2010-03-19 | 2010-03-19 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010065056A JP2011199063A (en) | 2010-03-19 | 2010-03-19 | Semiconductor device and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011199063A true JP2011199063A (en) | 2011-10-06 |
Family
ID=44876893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010065056A Pending JP2011199063A (en) | 2010-03-19 | 2010-03-19 | Semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011199063A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345880A (en) * | 1998-06-01 | 1999-12-14 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JP2004006772A (en) * | 1999-01-04 | 2004-01-08 | Internatl Business Mach Corp <Ibm> | Crack stop between adjacent fuses for protecting it from fusing damage |
| JP2005223172A (en) * | 2004-02-06 | 2005-08-18 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP2006507668A (en) * | 2002-09-19 | 2006-03-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Reduces the scattering of unpassivated laser fuses |
-
2010
- 2010-03-19 JP JP2010065056A patent/JP2011199063A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345880A (en) * | 1998-06-01 | 1999-12-14 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JP2004006772A (en) * | 1999-01-04 | 2004-01-08 | Internatl Business Mach Corp <Ibm> | Crack stop between adjacent fuses for protecting it from fusing damage |
| JP2006507668A (en) * | 2002-09-19 | 2006-03-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Reduces the scattering of unpassivated laser fuses |
| JP2005223172A (en) * | 2004-02-06 | 2005-08-18 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11056450B2 (en) | Semiconductor device | |
| US9105706B2 (en) | Semiconductor device fabrication method capable of scribing chips with high yield | |
| JP5448304B2 (en) | Semiconductor device | |
| JP5329068B2 (en) | Semiconductor device | |
| TWI398913B (en) | Semiconductor device having seal ring structure and method of forming the same | |
| US20170186704A1 (en) | Method for manufacturing a semiconductor device having moisture-resistant rings being formed in a peripheral region | |
| US20060145347A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2008109043A (en) | Semiconductor device manufacturing method and semiconductor device | |
| JPWO2008126268A1 (en) | Semiconductor device | |
| JP2001185626A (en) | Fuse part of semiconductor element and method of fabrication | |
| US20140035139A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2007214178A (en) | Semiconductor device and manufacturing method therefor | |
| JP2011199063A (en) | Semiconductor device and method of manufacturing the same | |
| JP2014017437A (en) | Semiconductor device and manufacturing method of the same | |
| JP2009218503A (en) | Semiconductor device and manufacturing method thereof | |
| JP2014175525A (en) | Semiconductor device and manufacturing method of the same | |
| JP4932944B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5726989B2 (en) | Semiconductor device | |
| JP2007214433A (en) | Semiconductor device and manufacturing method therefor | |
| JP5801329B2 (en) | Semiconductor device | |
| KR20080060360A (en) | Method for forming metal line in semiconductor device | |
| JP2016174089A (en) | Semiconductor device | |
| JPH1174350A (en) | Semiconductor device and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140415 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140513 |